KR20080021649A - 메모리 프로그래밍을 위한 디바이스 - Google Patents

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KR20080021649A
KR20080021649A KR1020077028807A KR20077028807A KR20080021649A KR 20080021649 A KR20080021649 A KR 20080021649A KR 1020077028807 A KR1020077028807 A KR 1020077028807A KR 20077028807 A KR20077028807 A KR 20077028807A KR 20080021649 A KR20080021649 A KR 20080021649A
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쭝 에이치. 구엔
벤자민 루이
하곱 에이. 나자리안
아론 입
진만 한
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마이크론 테크놀로지, 인크.
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Abstract

메모리 디바이스의 목표 메모리 셀은 목표 메모리 셀을 포함하는 워드 라인에 프로그래밍 전압을 인가하고, 이 목표 메모리 셀이 프로그램되었는지 여부를 판정하고, 목표 메모리 셀이 프로그램되지 않았다고 판정된 경우, 프로그래밍 전압을 스텝 전압 단위로 증가시킴으로써 프로그램된다. 초기 프로그래밍 전압 및 스텝 전압은 메모리 디바이스의 제조 후에 각각 선택가능하다.
목표 메모리 셀, 스텝 전압, 초기 프로그래밍 전압, 프로그래밍 전압

Description

메모리 프로그래밍을 위한 디바이스 {DEVICES FOR PROGRAMMING A MEMORY}
본 발명은 일반적으로 메모리 디바이스들에 관한 것이며, 특히 본 발명은 메모리 디바이스들을 프로그래밍하는 것에 관한 것이다.
전형적인 플래시(flash) 메모리는 다수의 메모리 셀들을 포함하는 메모리 어레이(memory array)를 포함한다. 메모리 셀들의 각각은 MOS 트랜지스터에 임베디드된(embedded) 플로팅 게이트(floating gate)를 포함한다. 셀들은 일반적으로 "소거 블럭들(erase blocks)"로 지칭되는 섹션들로 그룹화된다. 소거 블럭 내의 셀들 각각은 전하들을 플로팅 게이트로 터널링(tunneling)함으로써 선택적으로, 전기적으로 프로그램될 수 있다. 음전하는 통상적으로 블럭 소거 동작에 의해 플로팅 게이트로부터 제거되며, 소거 블럭 내의 모든 플로팅 게이트 메모리 셀들은 단일 동작으로 소거된다.
플래시 메모리 어레이 구조들의 두 가지 일반적인 유형들에는, "NAND" 와 "NOR" 구조들이 있으며, 이들은 소위 각 구조의 기본 메모리 셀 구성이 각각 기본적인 NAND 또는 NOR 게이트 회로에 대한 유사성을 갖는다. NOR 어레이 구조에서, 메모리 어레이의 플로팅 게이트 메모리 셀들은 행렬로 배열된다. 어레이 행렬의 각각의 플로팅 게이트 메모리 셀의 게이트들은 행들에 의해 워드 선택 라인들(워드 라인들)에 접속되고 그들의 드레인들은 열 비트 라인들에 접속된다. 각각의 플로팅 게이트 메모리 셀의 소스는 통상적으로 공통 소스 라인에 접속된다. NOR 구조 플로팅 게이트 메모리 어레이는 그들의 게이트들에 접속된 워드 라인을 선택함으로써 플로팅 게이트 메모리 셀들의 행을 활성화하는 행 디코더에 의해 액세스된다. 그 다음에, 선택된 메모리 셀들의 행은, 프로그램된 상태에서든 또는 프로그램되지 않은(non-programmed) 상태에서든 접속된 소스 라인으로부터 접속된 열 비트 라인들로 상이한 전류를 흐르게 함으로써, 그들의 저장된 데이터 값들을 열 비트 라인들 상에 배열한다.
NAND 어레이 구조는 또한 그것의 플로팅 게이트 메모리 셀들의 어레이를 행렬에 배열하여 어레이의 각각의 플로팅 게이트 메모리 셀의 게이트들이 행들에 의해 워드 라인들에 접속되도록 한다. 그러나, 각각의 메모리 셀은 소스 라인과 열 비트 라인에 직접 접속되지 않는다. 대신에, 어레이의 메모리 셀들은, 통상적으로 8, 16, 32개 또는 더 많은 스트링들(strings)에서 함께 배열되고, 스트링의 메모리 셀들은 공통 소스 라인과 열 비트 라인 사이에서, 소스에서 드레인으로 함께 직렬로 접속된다. 다음에 NAND 구조 플로팅 게이트 메모리 어레이는 그들의 게이트들에 접속된 워드 선택 라인들을 선택함으로써 플로팅 게이트 메모리 셀들의 행을 활성화시키는 행 디코더에 의해 액세스된다. 각각의 스트링의 선택되지 않은 메모리 셀들의 게이트들에 접속된 워드 라인들은, 트랜지스터들이 그들의 저장된 데이터 값들에 제한받지 않는 방식으로 전류를 통과시키는 패스(pass) 트랜지스터들로서 동작하도록 구동된다. 다음에 전류는, 판독되도록 선택된 각각의 스트링의 메모리 셀들에 의해서만 제한되는, 직렬로 접속된 스트링의 각각의 플로팅 게이트 메모리 셀을 통해 소스 라인으로부터 열 비트 라인으로 흐른다. 그럼으로써, 선택된 메모리 셀의 행의, 전류에 의해 인코드되어 저장된 데이터 값들을, 열 비트 라인들 상에 둔다.
NAND 구조 플래시 메모리들에 대한 두가지 공통적인 프로그래밍 기법들은 "부스트된 비트 라인" 과 "부스트된 소스 라인"이다. 이들 기법들에서, 스트링의 선택된 플로팅 게이트 트랜지스터의 게이트에 높은 전압이 인가되고, 나머지 트랜지스터들은 플로팅 게이트 트랜지스터들의 스트링의 반대편 종단에 접속된 소스 라인으로부터 또는 접속된 비트 라인으로부터 통과 모드로 턴-온되어 있다.
디바이스들이 지속적으로 크기가 작아지기 때문에, 개별적인 데이터 값들에 대응하는 문턱 전압 범위들 또한 작아지고 있다. 이것은 데이터 값들 사이의 구분이 명확하지 않게 하기 때문에, 프로그래밍을 더욱 어렵게 만든다.
일 실시예에서, 본 발명은, 목표 메모리 셀을 포함하는 워드 라인에 프로그래밍 전압을 인가하고, 목표 메모리 셀이 프로그램되었는지의 여부를 판정하고, 목표 메모리 셀이 프로그램되지 않았다고 판정되면, 스텝(step) 전압에 의해 프로그래밍 전압을 증가시키는 것을 포함하는, 메모리 디바이스의 목표 메모리 셀을 프로그래밍하는 방법을 제공한다. 초기 프로그래밍 전압 및 스텝 전압은 메모리 디바이스의 제조 후에 각각 선택 가능하다.
또 다른 실시예에서, 본 발명은 메모리 셀들의 어레이, 초기 프로그래밍 전압에 대응하는 값을 저장하기 위한 제1 레지스터, 전압 스텝에 대응하는 값을 저장하기 위한 제2 레지스터, 및 메모리 셀들의 어레이와 상기 제1 및 제2 레지스터들에 접속된 제어 회로를 포함하는 메모리 디바이스를 제공한다. 제어 회로는, 목표 메모리 셀의 프로그래밍 동안에 목표 메모리 셀의 제어 게이트에 프로그래밍 전압을 반복적으로 인가하고, 제1 반복에서 초기 프로그래밍 전압과 실질적으로 동일한 프로그래밍 전압을 인가하고, 연속하는 반복들 동안 전압 스텝과 실질적으로 동일한 양만큼 프로그래밍 전압을 증가시키도록 구성된다. 제1 및 제2 레지스터들은 제조 후에 프로그램 가능하다.
본 발명의 추가적인 실시예들은 다양한 범주의 방법들 및 장치들을 포함한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 도시하는 블럭도.
도 2는 본 발명의 다른 실시예에 따른 메모리 어레이를 도시하는 도면.
도 3은 본 발명의 또 다른 실시예에 따른 메모리 어레이에 인가된 파형들을 도시하는 도면.
이하의 본 발명의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부하는 도면이 참조될 것이며, 이 도면들은 본 발명이 구현될 수 있는 구체적인 실시예들을 예로서 도시한다. 도면들에서, 유사한 숫자들은 실질적으로 여러 도면에 걸쳐서 유사한 구성 요소들을 기술한다. 이러한 실시예들은 본 기술분야에 통상적인 지식을 가진 자들이 본 발명을 구현할 수 있도록 충분히 자세히 기술된다. 그외의 실시예들이 이용될 수 있으며, 본 발명의 범주를 벗어나지 않으면서 구조적, 논리적 및 전기적 변경을 행할 수 있다. 따라서, 이하의 상세 설명은 제한적인 의미에서 고려되어서는 안되며, 본 발명의 범주는 첨부된 특허 청구 범위 및 그 등가물에 의해서만 정의된다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 도시하는 블럭도이다. 메모리 시스템은 플래시 메모리 디바이스, 예를 들어 NAND 플래시와 같은 메모리 디바이스(100)를 포함한다. 메모리 디바이스(100)는 행과 열 방식으로 배열된 복수의 메모리 셀들을 갖는 메모리 어레이(102)를 포함한다. 일 실시예에서, 각각의 메모리 셀들은 데이터의 비휘발성 저장을 위해 전하를 보유할 수 있는 플로팅 게이트 전계 효과 트랜지스터(floating gate field effect transistor)를 포함할 수 있다. 각각의 셀들은 플로팅 게이트를 충전함으로써 개별적으로, 전기적으로 프로그램될 수 있다.
메모리 어레이(102)의 행들은 블럭들 내에 배열될 수 있으며, 이들 블럭들 내에서 메모리 블럭은 메모리 어레이(102)의 일부 분리된 부분이다. 개별적인 워드 라인들은 일반적으로 오직 하나의 메모리 블럭쪽으로 확장하고, 비트 라인들은 복수의 메모리 블럭들쪽으로 확장한다. 메모리 셀들은 일반적으로 블럭들 단위로 소거될 수 있다. 그러나, 데이터는 블럭 구조와는 분리된 메모리 어레이(102)에 저장될 수 있다.
메모리 어레이(102)는, 어드레스 신호 접속들(130)을 통하여 어드레스 레지 스터(112)에 의해 수신된 외부적으로 제공된 위치 어드레스들을 이용하여 액세스될 수 있다. 어드레스 신호들이 디코드되고(decoded), 디코드된 어드레스 신호들에 응답하여 디코드 및 선택 회로를 포함하는 액세스 회로(114)를 이용하여 하나 이상의 목표 메모리 셀들이 선택된다.
데이터는 데이터 접속(132)에 의해 I/O 회로(122)를 통한 입력 및 출력이다. I/O 회로(122)는 데이터 출력 레지스터들, 출력 구동기들, 및 출력 버퍼들을 포함한다. 명령 실행 로직(124)이 제공되어 제어 신호 접속들(128)에 의해 수신된 제어 신호에 응답하여 메모리 디바이스(100)의 기본적인 동작을 제어한다. 일 실시예에서, 명령 실행 로직(124)은 트림(trim) 회로(125)를 포함한다. 트림 회로(125)는 메모리 어레이(102)에 대한 동작들을 제어하기 위한 상태 머신(state machine)(226)에 의해 이용되는 제어 파라미터(parameter) 값들을 저장하도록 구성된다. 일 실시예에서 고전압 생성 회로를 포함하는 상태 머신(126)이 또한 제공되어 메모리 어레이 및 메모리 셀들에 대해 행해지는 특정 동작들을 제어할 수 있다. 명령 실행 로직(124) 및/또는 상태 머신(126)은 판독, 기입, 소거, 및 그외의 메모리 동작들을 제어하는 제어 회로(127)로 일반적으로 지칭될 수 있다. 제어 회로(127)는 다양한 실시예들의 방법들을 용이하게 하도록 구성된다. 데이터 접속들(132)은 통상적으로 양방향 데이터 통신에 사용된다. 메모리는 동작을 위해 외부 프로세서(150)에 접속될 수 있다. 프로세서(150)의 예로는 개인용 컴퓨터의 메모리 제어기를 포함한다.
트림 회로(125)는 메모리 어레이(102)에 대한 동작들을 제어하기 위한 상태 머신(126)에 의해 이용되는 제어 파라미터 값들을 저장하도록 구성된다. 특히, 트림 회로(125)는 메모리 디바이스 제조 후에 제어 파라미터 값들을 저장할 수 있는 레지스터들을 포함할 수 있다. 예시적인 제어 파라미터들은 프로그래밍 동작과 소거 동작들을 수행하기 위해 메모리 어레이(102)에 인가되는 전압 펄스들의 크기 및 지속시간을 조정하기 위한 파라미터들을 포함할 수 있다.
부가적인 회로 및 제어 신호들이 제공될 수 있고, 본 발명에 집중하는 것을 돕기 위해 도 1의 메모리 디바이스가 간략화되어 있다는 것을 당업자라면 이해할 것이다. 또한 상술한 메모리 디바이스의 설명은 메모리에 대한 일반적인 이해를 제공하는 것을 의도하며, 통상적인 메모리 디바이스의 모든 구성요소 및 특징에 대한 완전한 설명은 아닌 것을 이해할 것이다.
도 2는 본 발명의 다른 실시예에 따른 메모리 어레이(102)의 부분으로서 NAND 메모리 어레이(200)를 도시한다. 도 2에 도시된 바와 같이, 메모리 어레이(200)는 워드 라인들(2021 내지 202N) 및 교차하는 로컬 비트 라인들(2041 내지 204M)을 포함한다. 디지털 환경에서의 어드레싱을 용이하게 하기 위해서, 워드 라인들(202)의 수와 및 비트 라인들(204)의 수는 각각 임의의 2의 멱수, 예를 들어, 256 워드 라인들(202) 대 4,096 비트 라인들(204)이다.
메모리 어레이(200)는 NAND 스트링들(2061 내지 206M)을 포함한다. 각각의 NAND 스트링은, 각각이 워드 라인(202)과 로컬 비트 라인(204)의 교차점에 위치하는 플로팅 게이트 트랜지스터들(2081 내지 208N)을 포함한다. 플로팅 게이트 트랜 지스터들(208)은 데이터 저장을 위한 비휘발성 메모리 셀들을 나타낸다. 각각의 NAND 스트링(206)의 플로팅 게이트 트랜지스터들(208)은 소스 선택 게이트(210), 예를 들어 전계 효과 트랜지스터(FET)와 드레인 선택 게이트(212), 예를 들어 FET 사이에 소스에서 드레인으로, 직렬로 접속되어 있다. 각각의 소스 선택 게이트(210)는 로컬 비트 라인(204)과 소스 선택 라인(214)의 교차점에 위치하며, 각각의 드레인 선택 게이트(212)는 로컬 비트 라인(204)과 드레인 선택 라인(215)의 교차점에 위치한다.
각각의 소스 선택 게이트(210)의 소스는 공통 소스 라인(216)에 접속된다. 각 소스 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208)의 소스에 접속된다. 예를 들어, 소스 선택 게이트(2101)의 드레인은 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(2081)의 소스에 접속된다. 각 소스 선택 게이트(210)의 제어 게이트(220)는 소스 선택 라인(214)에 접속된다. 공통소스 라인이 상이한 두 개의 NAND 어레이들의 NAND 스트링들에 대한 소스 선택 게이트들 사이에 접속되는 것은 일반적이다. 그러하듯이, 두 개의 NAND 어레이들은 공통 소스 라인을 공유한다.
드레인 컨택트(228)에서, 각각의 드레인 선택 게이트(212)의 드레인은 대응하는 NAND 스트링에 대해 로컬 비트 라인(204)에 접속된다. 예를 들어, 드레인 컨택트(2281)에서, 드레인 선택 게이트(2121)의 드레인은 대응하는 NAND 스트링(2061)에 대해 로컬 비트 라인(2041)에 접속된다. 각각의 드레인 선택 게이트(212)의 소 스는 대응하는 NAND 스트링(206)의 최종 플로팅 게이트 트랜지스터(208N)의 드레인에 접속된다. 예를 들어, 드레인 선택 게이트의 소스(2121)는 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(208N)의 드레인에 접속된다. 두 개의 NAND 스트링들이 동일한 드레인 컨택트를 공유하는 것은 일반적이다.
플로팅 게이트 트랜지스터들(208)의 통상적인 구성은, 도 2에 도시된 바와 같이 소스(230) 및 드레인(232), 플로팅 게이트(234), 및 제어 게이트(236)를 포함한다. 플로팅 게이트 트랜지스터들(208)은 워드 라인(202)에 접속된 그들의 제어 게이트들(236)을 갖는다. 플로팅 게이트 트랜지스터들(208)의 열은 소정의 로컬 비트 라인(204)에 접속된 NAND 스트링(206)이다. 플로팅 게이트 트랜지스터들(208)의 행은 소정의 워드 라인(202)에 공통적으로 접속된 트랜지스터들이다.
도 3은, 도 2의 메모리 어레이(200)와 같은 메모리 어레이에, 목표 메모리 셀을 포함하는 워드 라인의 목표 메모리 셀을 프로그래밍하기 위해 인가된 파형들을 도시한다. 시간 t1에서 시작하여, 소스 라인(216)의 전압 SL이 전압 레벨(302), 예를 들어, 약 0 볼트에서, 시간 t2에서의 Vcc 등의 전압 레벨(304), 예를 들어, 약 1.8 볼트까지 증가한다. 시간 t1 과 시간 t2 사이의 시간 간격 동안에, 드레인 선택 라인(215), 및 각 드레인 선택 게이트들(212)의 제어 게이트들의 전압 SG(D)은 전압 레벨(306), 예를 들어, 약 Vss 또는 0 볼트로부터, 피크 전압 레벨(308), 예를 들어, Vcc까지 증가하고, 그 다음에 시간 t2에서 전압 레벨(310)까지 감소한다. 일 실시예에서, 전압 레벨(310)은, 메모리 디바이스(100)의 제조 후에 예를 들어 메모리 디바이스(100)의 트림 회로(125)의 레지스터로 프로그램된다. 다른 실시예에서, 레지스터는 전압 레벨(310)에 대응하는 4개의 상이한 제어 파라미터 값들을 저장하도록 프로그램될 수 있는 2-비트 레지스터이다.
프로그래밍 동안에, 소스 선택 라인(215), 및 각각의 소스 선택 게이트들(212)의 제어 게이트들의 전압 SG(S)은 전압 레벨(312), 예를 들어, Vss 또는 0 볼트에서 유지된다. 비트 라인들(204)의 전압 BL은 로직을 로우(low)로 프로그래밍하기 위해 전압 레벨(314), 예를 들어, 0 볼트에서 유지되거나, 또는 시간 t1에서 전압 레벨(314)로부터 시간 t2에서 전압 레벨(316), 예를 들어, 1.8 볼트까지 증가한다. 전압 레벨(316)은 프로그래밍을 방지하여 비트 라인들의 선택된 메모리 셀들을 소거된 상태로 유지되도록 하고 따라서 그들을 변화되지 않은 상태, 예를 들어, 로직 하이로 남겨두는 억제 전압(inhibit voltage)에 대응한다. 일 실시예에서, 시간 t1 과 시간 t2 사이의 시간 간격의 길이는 고정되거나 또는 메모리 디바이스의 제조 중에, 예를 들어, 메탈 옵션(metal option)을 이용하여 하드(hard) 프로그래밍된다.
본 기술 분야의 당업자라면, 로직 로우 값에 대한 하나 이상의 제1 비트 라인들 각각의 선택된 메모리 셀들을 프로그래밍하기 위한 하나 이상의 제1 비트 라인들에 대해 전압 레벨(332)에서 전압 BL이 유지될 수 있고, 이 전압 BL은 로직 하이 값에 대한 하나 이상의 제2 비트 라인들 각각의 선택된 메모리 셀들을 효과적으 로 프로그래밍(유지)하기 위해 하나 이상의 제2 비트 라인들에 대해 전압 레벨(316)까지 증가할 수 있음이 이해될 것이다.
목표 메모리 셀을 포함하지 않는 하나 이상의 워드 라인들(202)의 전압 WLUS은, 시간 t2에서 시작하여, 전압 레벨(320), 예를 들어, 약 0볼트로부터 시간 t3에서 전압 레벨(322)까지 증가하고 시간 t5까지 전압 레벨(322)에서 유지된다. 이 상황에서, 전압 레벨(322)은 메모리 셀들을 프로그래밍하기에는 충분치 않고 통상적으로 통과 전압으로 지칭된다. 이 통과 전압은 목표 메모리 셀을 포함하지 않는 하나 이상의 워드 라인들의 메모리 셀들을, 그들 내부의 플로팅 게이트의 프로그램된 상태와 상관없이 턴 온(turn on)시키는 효과를 가져서, 메모리 셀들이 비트 라인의 비트 라인 전압 BL을 목표 메모리 셀로 통과할 수 있게 한다. 일 실시예에서, 전압 레벨(322)은 메모리 디바이스(100)의 제조 후에, 예를 들어, 메모리 디바이스(100)의 트림 회로(125)의 레지스터로 프로그램된다. 다른 실시예에서, 레지스터는 전압 레벨(322)에 대응하는 4개의 상이한 제어 파라미터 값들을 저장하도록 프로그램될 수 있는 2-비트 레지스터이다.
목표 메모리 셀을 포함하는 워드 라인(이하, 선택된 워드 라인으로 지칭함)의 전압 WLS는 시간 t2에서 전압 레벨(320)로부터 시간 t3에서 전압 레벨(322)까지 증가한다. 선택된 워드 라인의 전압 WLS은 시간 t3에서의 전압 레벨(322)로부터 시간(t4)에서 초기 프로그래밍 전압 레벨(324)까지 더 증가하고, 시간 t5까지 전압 레 벨(324)에서 유지된다. 일 실시예에서, 초기 프로그래밍 전압 레벨(324)이 메모리 디바이스(100)의 제조 후에, 예를 들어, 메모리 디바이스(100)의 트림 회로(125)의 레지스터로 프로그램된다. 또 다른 실시예에 대해, 레지스터는 초기 프로그래밍 전압 레벨(324)에 대응하는 4개의 상이한 제어 파라미터 값들을 저장하도록 프로그램될 수 있는 2-비트 레지스터이다.
일 실시예에서, 시간 t2 와 시간 t3 사이의 시간 간격의 길이는, 메모리 디바이스(100)의 제조 후에, 예를 들어, 메모리 디바이스(100)의 트림 회로(125)의 레지스터로 프로그램된다. 또 다른 실시예에서, 레지스터는 시간 t2 와 시간 t3 사이의 시간 간격의 길이에 대응하는 4개의 상이한 제어 파라미터 값들을 저장하도록 프로그램될 수 있는 2-비트 레지스터이다. 시간 t2 와 시간 t3 사이의 시간 간격의 길이는 하나 이상의 선택되지 않은 워드 라인들에 전압 WLUS이 인가되고 선택된 워드 라인에 전압 WLS이 인가되어 전압 레벨(320)로부터 전압 레벨(322), 즉, 통과 전압까지 증가시키도록 허용하는 시간임을 유의한다. 또 다른 실시예에서, 시간 t3 과 시간 t5 사이의 시간 간격의 길이는, 메모리 디바이스(100)의 제조 후에, 예를 들어, 메모리 디바이스(100)의 트림 회로(125)의 레지스터로 프로그램된다. 또 다른 실시예에서, 레지스터는 시간 t3 과 시간 t5 사이의 시간 간격의 길이에 대응하는 4개의 상이한 제어 파라미터 값들을 저장하도록 프로그램될 수 있는 2-비트 레 지스터이다. 시간 t3 과 시간 t5 사이의 시간 간격의 길이는 선택된 워드 라인에 프로그래밍 전압이 인가되는 시간임을 유의한다.
시간 t5에서, 전압 WLS이 초기 프로그래밍 전압 레벨(324)로부터 전압 레벨(322)까지 방전되고, 전압들 WLS 및 WLUS은 전압 레벨(322)로부터 전압 레벨(326), 예를 들어, 약 0볼트로 방전된다. 시간 t6 후에 시작하는 프로그램 검증이 행해진다. 일 실시예에서 전압 WLS 및 전압 WLUS이 방전된 후, 전압들 SL 및 SG(D)은 전압 레벨들(304 및 310)로부터 전압 레벨들(328 및 330), 예를 들어, 0볼트로 각각 방전됨을 유의한다. 또 다른 실시예에서, 전압 SG(D)이, 도 3에 도시된 바와 같이, 프로그램 검증 전에 시간 t6에서 방전이 시작된다. 일 실시예에서 전압들 WLS 및 WLUS이 방전된 후에, 전압 BL이 전압 레벨(316)로부터 전압 레벨(332), 예를 들어, 약 0볼트로 방전됨을 또한 유의한다.
선택된 워드 라인의 목표 메모리 셀이 프로그램되어 있다고 프로그램 검증이 나타내면, 프로그래밍이 완료된다. 그렇지 않으면, 또 다른 시도를 행하여 전압들 BL, SL, WLUS, SG(S), 및 SG(D)을 전술되고 도 3에 도시된 바와 같이 설정함으로써 선택된 워드 라인의 목표 메모리 셀을 프로그램한다. 그러나, 이 프로그래밍 시도를 위해, 스텝 전압(step voltage)(334)이 초기 프로그래밍 전압 레벨(324)에 부가되어, 일 실시예에서, 전압 WLS이 시간 t2에서의 전압 레벨(320)로부터 시간 t3에서 의 전압 레벨(322)까지 증가하고, 후속하여 시간 t3에서의 전압 레벨(322)로부터 시간 t4에서의 제2 프로그래밍 전압 레벨(336)까지 증가하고, 시간 t5까지 전압 레벨(336)에서 유지된다. 초기 프로그래밍 전압 레벨(324)과 제2 프로그래밍 전압 레벨(336) 사이의 차이점은 스텝 전압(334)임을 유의한다. 시간 t5 및 그 이후에, 도 3에 도시되고 상술된 과정이 진행된다. 특히, 전압 WLS이 초기 프로그래밍 전압 레벨(336)로부터 전압 레벨(322)까지 방전되고, 전압들 WLS 및 WLUS은 전압 레벨(322)로부터 전압 레벨(326)까지 방전되고, 시간 t6에서 시작하는 프로그램 검증이 행해진다.
선택된 워드 라인의 목표 메모리 셀이 프로그램되어 있다고 프로그램 검증이 나타내면, 프로그래밍이 완료된다. 그렇지 않으면, 또 다른 시도를 행하여 전압들 BL, SL, WLUS, SG(S), 및 SG(D)을 도 3에서 도시되고 전술된 바와 같이 설정하고 전압 WLS을, 도 3에 도시된 바와 같이, 제2 프로그래밍 전압 레벨(336)로부터 제3 프로그래밍 전압 레벨(342)까지 전압 스텝(340)만큼 증가시킴으로써, 선택된 워드 라인의 목표 메모리 셀을 프로그램하고, 전술된 처리를 반복하여, 선택된 워드 라인의 목표 메모리 셀이 프로그램되는지의 여부를 판정한다. 이것은 선택된 워드 라인의 목표 메모리 셀이 프로그램될 때까지 반복적 처리로서 반복된다.
일 실시예에서, 전압 스텝들은, 메모리 디바이스(100)의 제조 후에, 예를 들어, 메모리 디바이스(100)의 트림 회로(125)를 이용하는 레지스터로 프로그램된다. 또 다른 실시예에서, 레지스터는 전압 스텝들에 대응하는 4개의 상이한 제어 파라미터 값들을 저장하도록 프로그램될 수 있는 2-비트 레지스터이다.
목표 메모리 셀을 포함하는 NAND 스트링(string)에 접속된 비트 라인에 인가된 전압(BL)이 전압 레벨(314)에서 유지되는 경우, 프로그래밍 전압과 전압 BL 간의 차이가, 프로그래밍 전압이 적절한 값에 도달할 때, 목표 메모리 셀이 프로그램될 수 있도록 한다. 그러나, 목표 메모리 셀을 포함하는 NAND 스트링에 접속된 비트 라인에 인가된 전압 BL이 전압 레벨(316), 예를 들어, 억제 전압에 있는 경우, 프로그래밍 전압과 전압 BL 간의 차이가, 목표 메모리 셀이 프로그램되는 것을 방지하도록, 예를 들어, 목표 메모리가 소거된 상태로 유지되도록 한다.
<결론>
본 발명은 프로그래밍 전압들/시간들에 있어서 다양한 초기값들 및 증분의 변화들을 허용함으로써 프로세싱의 변동에 대한 보상을 가능하게 한다. 초기 프로그래밍 전압들 및 증분의 변화들을 허용함으로써, 제조 후에 디바이스의 성능을 조정할 수 있다. 심지어 상이한 성능 특성들을 구비한 디바이스들을 사용하기 쉽도록 할 수 있어서, 제조자가 디바이스들의 복수의 재고들을 요구하지 않고 프로그래밍 속도의 변경을 제공할 수 있게 한다.
비록 본 명세서에서 구체적인 실시예들이 도시되고 설명되었으나, 동일한 목적을 달성하기 위해 계산된 임의의 구성이 도시된 구체적인 실시예들을 대체할 수 있음은 본 기술 분야의 당업자에 의해 이해될 것이다. 본 발명의 다수의 응용들은 당업자에게는 명백할 것이다. 따라서, 이 출원은 본 발명의 임의의 응용 또는 변 형들을 포함하는 것을 의도한다. 본 발명은 명백히 이하의 청구범위와 그 등가물에 의해서만 제한된다.

Claims (36)

  1. 메모리 디바이스의 목표 메모리 셀을 프로그래밍(programming)하는 방법으로서,
    상기 목표 메모리 셀을 포함하는 워드 라인에 프로그래밍 전압을 인가하는 단계;
    상기 목표 메모리 셀이 프로그램되는지의 여부를 판정하는 단계; 및
    상기 목표 메모리 셀이 프로그램되어 있지 않다고 판정되는 경우, 상기 프로그래밍 전압을 스텝(step) 전압에 의해 증가시키는 단계
    를 포함하고,
    초기 프로그래밍 전압 및 상기 스텝 전압은 상기 메모리 디바이스의 제조 후에 각각 선택 가능한 방법.
  2. 제1항에 있어서,
    상기 초기 프로그래밍 전압은 복수의 초기 프로그래밍 전압으로부터 선택되는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 스텝 전압은 복수의 스텝 전압으로부터 선택되는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 목표 메모리 셀을 포함하지 않는 워드 라인들에는 통과 전압을 인가하고 상기 목표 메모리 셀을 포함하는 워드 라인들에는 상기 프로그래밍 전압을 인가하는 단계를 더 포함하며, 상기 통과 전압은 메모리 셀들을 프로그래밍하기에는 충분치 않고 상기 목표 메모리 셀을 포함하지 않는 워드 라인들의 메모리 셀들을 활성화하는 방법.
  5. 제4항에 있어서,
    상기 통과 전압은 상기 메모리 디바이스의 제조 후에 선택가능한 방법.
  6. 제5항에 있어서,
    상기 통과 전압은 복수의 통과 전압으로부터 선택되는 방법.
  7. 제4항에 있어서,
    상기 목표 메모리 셀을 포함하지 않는 워드 라인들에 인가된 전압 및 상기 목표 메모리 셀을 포함하는 상기 워드 라인에 인가된 전압을 초기 레벨로부터 상기 통과 전압까지 증가시킬 수 있게 하는 시간의 길이를 설정하는 단계를 더 포함하는 방법.
  8. 제7항에 있어서,
    상기 시간의 길이는 상기 메모리 디바이스의 제조 후에 선택가능한 방법.
  9. 제8항에 있어서,
    상기 시간의 상기 길이를 설정하는 단계는 복수의 시간의 길이로부터 상기 시간의 길이를 선택하는 단계를 포함하는 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    소스 선택 게이트에 의해 목표 메모리 셀을 포함하는 메모리 셀들의 NAND 스트링에 선택적으로 접속된 소스 라인에 전압을 인가하는 단계를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 소스 라인에 전압을 인가하는 단계는 상기 소스 라인에 Vcc를 인가하는 단계를 포함하는 방법.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 목표 메모리 셀을 포함하는 메모리 셀들의 NAND 스트링에 비트 라인을 선택적으로 접속하는 드레인 선택 게이트의 제어 게이트에 접속된 드레인 선택 라인에 전압을 인가하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 전압을 상기 드레인 선택 라인에 인가하는 단계는 상기 드레인 선택 라인으로의 상기 전압을 제1 전압 레벨로부터 제2 전압 레벨까지 증가시키는 것과 상기 드레인 선택 라인으로의 전압을 상기 제2 전압 레벨로부터 제3 전압 레벨까지 감소시키는 것을 포함하며, 상기 목표 메모리 셀을 포함하는 상기 워드 라인에 상기 프로그래밍 전압을 인가하는 동안, 상기 제3 전압 레벨은 상기 드레인 선택 라인에 인가되는 방법.
  14. 제13항에 있어서,
    상기 제3 전압 레벨은 상기 메모리 디바이스의 제조 후에 선택가능한 방법.
  15. 제14항에 있어서,
    상기 제3 전압 레벨은 복수의 제3 전압 레벨로부터 선택되는 방법.
  16. 제13항에 있어서,
    상기 제2 전압 레벨은 Vcc인 방법.
  17. 제16항에 있어서,
    상기 제3 전압은 Vss와 Vcc 사이에 존재하는 방법.
  18. 제1항 내지 제4항 중 어느 한 항에 있어서,
    소스 라인을 상기 목표 메모리 셀을 포함하는 메모리 셀들의 NAND 스트링에 선택적으로 접속하는 소스 선택 게이트의 제어 게이트에 접속된 소스 선택 라인에 전압을 인가하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서,
    상기 소스 선택 라인에 상기 전압을 인가하는 단계는 Vss를 상기 소스 선택 라인에 인가하는 단계를 포함하는 방법.
  20. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 목표 메모리 셀을 포함하는 메모리 셀들의 NAND 스트링에 선택적으로 접속된 비트 라인에 전압을 인가하는 단계를 더 포함하는 방법.
  21. 제20항에 있어서,
    상기 비트 라인에 상기 전압을 인가하는 단계는 상기 목표 메모리 셀의 프로그래밍을 방지하기 위해 상기 비트 라인에 억제 전압을 인가하는 단계를 포함하는 방법.
  22. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 목표 메모리 셀을 포함하는 상기 워드 라인에 상기 프로그래밍 전압이 인가되는 시간의 길이를 설정하는 단계를 더 포함하는 방법.
  23. 제22항에 있어서,
    상기 시간의 길이는 상기 메모리 디바이스의 제조 후에 선택가능한 방법.
  24. 제23항에 있어서,
    상기 시간의 상기 길이를 설정하는 단계는 복수의 시간의 길이로부터 시간의 길이를 선택하는 단계를 포함하는 방법.
  25. 메모리 디바이스로서,
    메모리 셀들의 어레이;
    초기 프로그래밍 전압에 대응하는 값을 저장하기 위한 제1 레지스터;
    전압 스텝에 대응하는 값을 저장하기 위한 제2 레지스터; 및
    메모리 셀들의 상기 어레이 및 상기 제1 및 제2 레지스터들에 접속된 제어 회로
    를 포함하고,
    상기 제어 회로는 목표 메모리 셀의 프로그래밍 동안에 상기 목표 메모리 셀의 제어 게이트에 프로그래밍 전압을 반복적으로 인가하도록 구성되고,
    상기 제어 회로는 제1 반복에서 상기 초기 프로그래밍 전압과 실질적으로 동일한 프로그래밍 전압이 인가되도록 구성되고,
    상기 제어 회로는 연속적인 반복들 동안에 상기 전압 스텝과 실질적으로 동 일한 양만큼 상기 프로그래밍 전압을 증가시키도록 구성되며,
    상기 제1 및 제2 레지스터들은 제조 후에 프로그램가능한 메모리 디바이스.
  26. 제25항에 있어서,
    상기 제1 및 제2 레지스터들은 2-비트 레지스터들인 메모리 디바이스.
  27. 제25항 또는 26항에 있어서,
    상기 제어 회로는 비-목표 메모리 셀들의 제어 게이트들에 통과 전압을 인가하도록 구성되는 메모리 디바이스.
  28. 제27항에 있어서,
    상기 통과 전압에 대응하는 값을 저장하기 위해 상기 제어 회로에 접속된 제3 레지스터를 더 포함하는 메모리 디바이스.
  29. 제28항에 있어서,
    상기 제3 레지스터는 제조 후에 프로그램가능한 메모리 디바이스.
  30. 제19항에 있어서,
    상기 제3 레지스터는 2-비트 레지스터인 메모리 디바이스.
  31. 제27항에 있어서,
    상기 제어 회로는 비-목표 메모리 셀들의 상기 제어 게이트들에 인가된 전압 및 상기 목표 메모리 셀의 상기 제어 게이트에 인가된 전압을 초기 레벨로부터 상기 통과 전압까지 증가시킬 수 있는 시간의 길이를 설정하도록 구성되는 메모리 디바이스.
  32. 제31항에 있어서,
    비-목표 메모리 셀들의 상기 제어 게이트들에 인가된 전압 및 상기 목표 메모리 셀의 상기 제어 게이트에 인가된 전압을 초기 레벨로부터 상기 통과 전압까지 증가시킬 수 있는 시간의 상기 길이에 대응하는 값을 저장하기 위해 상기 제어 회로에 접속된 제3 레지스터
    를 더 포함하는 메모리 디바이스.
  33. 제32항에 있어서,
    상기 제3 레지스터는 2-비트 레지스터인 메모리 디바이스.
  34. 제25항 내지 제27항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 프로그래밍 전압이 상기 목표 메모리 셀의 상기 제어 게이트에 인가되는 동안의 상기 시간 간격의 길이를 설정하도록 구성되는 메모리 디바이스.
  35. 제34항에 있어서,
    상기 프로그래밍 전압이 상기 목표 메모리 셀의 상기 제어 게이트에 인가되는 동안의 시간 간격의 상기 길이에 대응하는 값을 저장하기 위해 상기 제어 회로에 접속된 제3 레지스터를 더 포함하는 메모리 디바이스.
  36. 제25항 내지 제27항 및 제34항 중 어느 한 항에 있어서,
    상기 메모리 디바이스는 NAND 메모리 디바이스인 메모리 디바이스.
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