JP5870017B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明の実施形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。

近年、フラッシュメモリは、ＨＤＤ、ＣＤ／ＤＶＤなどとともに、主要なストレージデバイスとして、様々な電子機器に用いられている。

特表２００７−５１７３５３号公報

本実施形態は、動作特性の向上が可能な不揮発性半導体記憶装置を提供する。

本実施形態の不揮発性半導体記憶装置は、カラムに割り付けられる複数のカラムユニット、前記カラムに割り付けされる１個のリダンダンシユニットを含むカラムブロックを複数個有するメモリセルアレイと、外部から供給されるアドレス信号に対応する第１のポインタを用いて、前記カラムブロックを順次選択し、前記カラムユニットに関する不良アドレス情報と前記アドレス信号とが一致した場合に、前記不良アドレス情報に対応する前記リダンダンシユニットのデータに基づいて前記不良アドレス情報に登録されたカラムユニットのデータを置き換えるよう、第２のポインタを用いて前記リダンダンシユニットを選択するカラム制御回路と、前記アドレス信号と前記不良アドレス情報との比較結果に基づいて、前記カラムユニットのデータ及び前記リダンダンシユニットのデータのうちいずれか一方を選択して出力する選択回路とを備える。

実施形態に係る不揮発性半導体記憶装置の回路構成の一例を示すブロック図。 メモリセルアレイの内部構成の一例を示す等価回路図。 メモリセルアレイ近傍の回路構成の一例を示す模式図。 カラムユニットＣＵの回路構成の一例を示す模式図。 リダンダンシユニットＲＵの回路構成の一例を示す模式図。 第１の実施形態の不揮発性半導体記憶装置の構成例を示す模式図。 第１の実施形態の不揮発性半導体記憶装置の動作例を説明するための図。 第１の実施形態の不揮発性半導体記憶装置の動作例を示すタイミングチャート。 第２の実施形態の不揮発性半導体記憶装置の構成例を示す模式図。 第２の実施形態の不揮発性半導体記憶装置の動作例を説明するための図。 第２の実施形態の不揮発性半導体記憶装置の動作例を示すタイミングチャート。 第３の実施形態の不揮発性半導体記憶装置の構成例を示す図。 第３の実施形態の不揮発性半導体記憶装置の動作例を説明するための図。 第３の実施形態の不揮発性半導体記憶装置の構成例を示す図。 第３の実施形態の不揮発性半導体記憶装置の動作例を説明するための図。 第４の実施形態のメモリセルアレイ近傍の回路構成の一例を示す模式図。 変形例のメモリセルアレイの一部の斜視図。 変形例に係るメモリセルアレイの一部の断面図。 変形例に係るメモリセルトランジスタの断面図

［実施形態］
以下、図１乃至図１８を参照しながら、本実施形態に係る不揮発性半導体記憶装置について詳細に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施形態）
第１の実施形態の不揮発性半導体記憶装置について、図１乃至図８を用いて説明する。

［第１実施形態の不揮発性半導体記憶装置の構成］
図１乃至図５を用いて、本実施形態の不揮発性半導体記憶装置の構成及び機能について、説明する。

図１は、本実施形態の不揮発性半導体記憶装置の構成の主要部を示すブロック図である。図２は、メモリセルアレイの内部構成の一例を示す等価回路図である。図３は、メモリセルアレイ近傍の回路構成の一例を示す模式図である。

本実施形態の不揮発性半導体記憶装置は、例えば、不揮発性半導体記憶装置であって、より具体的な一例としては、フラッシュメモリである。

本実施形態のフラッシュメモリ１００は、フラッシュメモリ１００のチップの外部に設けられたメモリコントローラ又はホストデバイス１２０などの外部装置から供給される信号を受信し、メモリコントローラ１２０又はホストデバイス１２０に対して信号を送信する。フラッシュメモリ１００とメモリコントローラ又はホストデバイス１２０との間において、制御信号（コマンド又はステータス）は制御信号入出力端子１０Ａを介して入出力され、データはデータ入出力端子１０Ｂを介して入出力され、アドレス信号はアドレス入出力端子１０Ｃを介して入出力される。本実施形態のフラッシュメモリ１００とメモリコントローラ又はホストデバイス１２０とによって、メモリシステム２００が、形成される。

本実施形態のフラッシュメモリ１００は、データを記憶するためのメモリセルアレイ１
を含んでいる。メモリセルアレイ１は、複数のメモリセルを有している。
図１に示されるフラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合
、メモリセルアレイ１は、複数のブロックを有する。このブロックＢＬＫとは、消去の最
小単位を示している。

ここで、図１に加えて、図２を用いて、図１のメモリセルアレイ１の内部構成について
説明する。図２は、１つのブロックＢＬＫの回路構成を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリにおいて、１つのブロックＢＬＫは、ｘ方向（第１の方向
、ロウ方向）に並んだ複数のメモリセルユニット（以下では、ＮＡＮＤセルユニットとも
よぶ）ＭＵから構成される。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニ
ットＭＵが設けられている。

１つのメモリセルユニットＭＵは、複数（例えば、ｐ個）のメモリセルＭＣ０〜ＭＣ（
ｐ−１）から形成されるメモリセルストリングと、メモリセルストリングの一端に接続さ
れた第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）
と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下
、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにお
いて、メモリセルＭＣ０〜ＭＣ（ｐ−１）の電流経路が、ｙ方向（第２の方向、カラム方
向）に沿って直列接続されている。

メモリセルユニットＭＵの一端（ソース側）、より具体的には、ソース側セレクトトラ
ンジスタＳＴＳの電流経路の一端には、ソース線ＳＬが接続される。また、メモリセルユ
ニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの
電流経路の一端に、ビット線ＢＬが接続されている。

尚、１つのメモリセルユニットＭＵを構成するメモリセルの個数は、２個以上であれば
よく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ
０〜ＭＣ（ｐ−１）を区別しない場合には、メモリセルＭＣと表記する。

メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、トラップ準位を含む
絶縁膜）を有するスタックゲート構造の電界効果トランジスタである。ｙ方向に隣接する
２つのメモリセルＭＣはソース／ドレインが接続されている。これによって、メモリセル
ＭＣの電流経路が直列接続され、メモリセルストリングが形成される。

ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ０のソースに接続
される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。

ドレイン側セレクトトランジスタのソースは、メモリセルＭＣ（ｐ−１）のドレインに接
続される。ドレイン側セレクトトランジスタＳＴＤのドレインは、複数のビット線ＢＬ０
〜ＢＬ（ｑ−１）のうち一本のビット線に接続される。ビット線ＢＬ０〜ＢＬ（ｑ−１）
の本数は、ブロックＢＬＫ内のメモリセルユニットＭＵの個数と同じである。

ワード線ＷＬ０〜ＷＬ（ｐ−１）はｘ方向に延在し、各ワード線ＷＬ０〜ＷＬ（ｐ−１
）はｘ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つ
のメモリセルユニットＭＵにおいて、ワード線の本数は、１つのメモリセルストリングを
構成するメモリセルの個数と、同じである。

ドレイン側セレクトゲート線ＳＧＤＬはｘ方向に延び、ｘ方向に沿って配列された複数
のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレク
トゲート線ＳＧＳＬはｘ方向に延び、ｘ方向に沿って配列された複数のソース側セレクト
トランジスタＳＴＳのゲートに共通に接続される。

以下では、各ビット線ＢＬ０〜ＢＬ（ｑ−１）を区別しない場合には、ビット線ＢＬと
表記し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）を区別しない場合には、ワード線ＷＬと表記
する。

各メモリセルＭＣは、トランジスタのしきい値電圧の大きさ（しきい値電圧の分布）と
データとが対応づけられることによって、外部からのデータを記憶する。
各メモリセルＭＣは、２値（1 bit）、又は、３値（2 bit）以上のデータを記憶する。

例えば、１つのメモリセルＭＣが２値（1 bit）のデータ“０”，“１”を記憶する場
合、メモリセルＭＣは、それらのデータに対応する２つのしきい値分布を有する。また、
１つのメモリセルＭＣが４値（2 bit）のデータ“００”，“０１”，“１０”，“１１
”を記憶する場合、メモリセルＭＣは、それらのデータに対応する４つのしきい値分布を
有する。以下では、３値（2bit）以上のデータを記憶するメモリセルのことを、多値メモ
リともよぶ。

データは、同一のワード線ＷＬに接続されたメモリセルＭＣに対して、一括して書き込
まれる、または、読み出される。データの書き込み／読み出しの制御単位は、ページＰＧ
とよばれる。

多値メモリのデータは、下位ビット毎又は上位ビット毎に書き込まれ、また読み出され
る。したがって、メモリセルＭＣが２ビットデータを保持している場合には、１本のワー
ド線ＷＬあたり、２つのページが割り当てられていることになる。以下では、下位ビット
について一括して書き込み又は読み出されるページは、下位ページとよび、上位ビットに
ついて一括して書き込み又は読み出されるページは、上位ページとよぶ。

メモリセルアレイ１は、図２及び図３に示すように、複数のカラムブロックＣＢを有する。各カラムブロックＣＢは、複数のカラムユニットＣＵと、リダンダンシユニットＲＵを有する。ここで、カラムユニットＣＵは、外部からの通常データを記憶するために主に使用される記憶領域である。各カラムユニットＣＵは８本のビット線ＢＬを有する。

リダンダンシユニットＲＵは、カラムブロックＣＢ内に不良のメモリセル（以下では、不良セルとよぶ）又は不良のビット線（以下では、不良ビット線とよぶ）が生じた場合に、不良セル及び不良ビット線を救済するためのメモリセル（以下では、リダンダンシセルとよぶ）及びビット線（以下では、リダンダンシビット線とよぶ）を含んでいる。

カラムユニットＣＵとリダンダンシユニットＲＵは同一の構造であり、リダンダンシセルと各配線ＷＬ，ＢＬ，ＳＬとの接続関係は、カラムユニットＣＵのメモリセルと各配線との接続関係と実質的に同じである。

リダンダンシユニットＲＵは、複数のメモリセルストリングを有する。メモリストリングは、複数のリダンダンシセルで構成する。リダンダンシセルからなるメモリストリングの一端及び他端のそれぞれに、セレクトトランジスタが接続され、メモリセルユニットが形成される。リダンダンシユニットＲＵは、カラムユニットＣＵ１個と同じ記憶容量を有する。すなわち、リダンダンシユニットＲＵは８本のビット線ＢＬを有する。

各カラムブロックＣＢでは、リダンダンシユニットＲＵは、複数のカラムユニットＣＵとロウ方向に隣り合っている。リダンダンシセルは、メモリセルと共通のワード線ＷＬに接続されている。リダンダンシユニットＲＵのセレクトトランジスタは、カラムユニットＣＵのセレクトトランジスタと共通のセレクトゲート線に接続されている。リダンダンシセルは、メモリセルユニット毎に、１本のビット線（以下では、リダンダンシビット線ともよぶ）に接続される。リダンダンシユニットＲＵのメモリセルユニットは、リダンダンシユニットＲＵのメモリセルユニットと共通のソース線ＳＬに接続されている。

メモリセルアレイ１内におけるリダンダンシユニットＲＵの記憶容量は、複数のカラムユニットＣＵの記憶容量よりも小さくすることができる。

ロウ制御回路２は、メモリセルアレイ１のロウを制御する。ロウ制御回路２は、メモリ
セルアレイ１内に設けられたワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬに接
続されている。ロウ制御回路２は、ロウデコーダ及びドライバを有し、アドレスバッファ
９から転送されたアドレス信号に基づいて、ブロックＢＬＫ及びページＰＧを選択し、ワ
ード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬの動作（電位）を制御する。

ソース線制御回路４は、メモリセルユニットＭＵに接続されたソース線ＳＬの電位を制
御する。ウェル制御回路５は、メモリセルアレイ１内のウェル領域の電位を制御する。

電位生成回路６は、データの書き込み（プログラム）時、データの読み出し時及び消去
時に、各ワード線ＷＬに印加される書き込み電圧、読み出し電位、中間電位及び非選択電
位を生成する。電位生成回路６は、例えば、セレクトゲート線ＳＧＤＬ，ＳＧＳＬに印加
される電位も生成する。電位生成回路６によって生成された電位は、ロウ制御回路２に入
力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ印加される。電
位生成回路６は、ソース線ＳＬに印加される電位及びウェル領域に印加される電位を生成
する。電位生成回路６は、ソース線制御回路５及びウェル制御回路６に、生成した電位を
転送する。

データ入出力バッファ７は、データの入出力のインターフェイスとなる。データ入出力
バッファ７は、データ入出力端子１０Ｂを介して入力された外部からのデータを、一時的
に保持し、所定のタイミングで、保持しているデータをメモリセルアレイ１へ出力する。

データ入出力バッファ７は、メモリセルアレイ１から出力されたデータを一時的に保持し
、所定のタイミングで、保持しているデータをデータ入出力端子１０Ｂへ出力する。

アドレスバッファ９は、アドレス信号端子１０Ｃを介して入力されたアドレス信号を、
一時的に保持する。外部からのアドレス信号は、物理アドレスを示し、物理ロウアドレス
及び物理カラムアドレスを含んでいる。

内部制御回路（ステートマシンともよばれる）８は、フラッシュメモリ全体の動作を管
理する。内部制御回路８は、制御信号入出力端子１０Ａから入力された制御信号（コマン
ド）を受信する。この制御信号は、例えば、メモリコントローラ１２０やホストデバイス
１２０から出力される。例えば、内部制御回路８は、コマンドインターフェイスを含んで
いる。例えば、内部制御回路８は、フラッシュメモリ１００の内部の動作状況を示す制御
信号（ステータス）を、制御信号入出力端子１０Ａを介して、メモリコントローラ１２０
又はホストデバイス１２０へ、送信する。これによって、フラッシュメモリ１００の動作
状況が、フラッシュメモリ１００の外部のメモリコントローラ１２０又はホストデバイス
１２０に通知される。

カラム制御回路３は、メモリセルアレイ１のビット線ＢＬ、メモリセルＭＣから読み出
したデータの入出力、メモリセルＭＣに書き込むデータの入出力などを制御する。カラム
制御回路３は、センスアンプ回路３０、データラッチ回路３１及びカラムデコーダ３５を
含んでいる。

センスアンプ回路３０は、メモリセルアレイ１内に設けられたビット線ＢＬに接続され
ている。センスアンプ回路３０は、データの読み出し時（メモリセルアレイ１からのデー
タの出力時）、ビット線ＢＬの電位変動を検知及び増幅し、メモリセルＭＣが記憶してい
るデータを判別する。センスアンプ回路３０は、データの書き込み時（メモリセルアレイ
１に対するデータの入力時）、ビット線ＢＬを充電又は放電させる。

データラッチ回路３１は、メモリセルアレイ１内から読み出されたデータ及びメモリセ
ルアレイ１内に書き込むデータを、一時的に記憶する。
カラムデコーダ３５は、メモリセルアレイ１のカラムに対して設定された制御単位の選
択及び活性化を行う。

本実施形態のフラッシュメモリ１００は、ポインタｍＰＴを用いてメモリセルアレイ１
及びカラム制御回路３内の回路３０，３１，３５の動作を制御する。本実施形態のフラッ
シュメモリ１００は、カラム制御回路３内に、ポインタｍＰＴを制御するためのポインタ
制御回路３８を含んでいる。

ポインタｍＰＴを用いて、フラッシュメモリ１００の動作を制御することによって、フ
ラッシュメモリ１００のデータの入出力を高速化できる。

ポインタ制御回路３８は、アドレスバッファ９から転送されたアドレス信号に基づいて
、カラムの制御単位を選択するためのポインタｍＰＴを、生成する。

センスアンプ回路３０は、信号（データ）の検知及び増幅ための複数のセンスユニット
（ＳＵ）を有している。データラッチ回路３１は、信号（データ）の一時的に格納するための複数のラッチユニット（ＬＵ）を有している。カラムデコーダ３５は、メモリセルアレイ１のカラムの制御単位毎に割り付けられた複数のローカルカラムデコーダ（ＬＣＤ）を有している。

ここで、図１に加えて、図３及び図４を用いて、メモリセルアレイ１のカラムに割り付けられた制御単位及びカラム制御回路３の内部構成について、説明する。

図３は、メモリセルアレイ１のカラムに対して設定された制御単位、その制御単位に対応するカラム制御回路３内の回路構成を説明するための模式図である。
図４Ａは、カラムユニットＣＵにおいて、メモリセルアレイ１内のビット線、センスアンプ回路３１内のセンスユニット及びデータラッチ回路３１内のラッチユニットの接続関係を説明するための模式図である。

図３及び図４Ａに示されるように、センスアンプ回路３０は、複数のセンスアンプユニット３０１を含んでいる。１つのセンスアンプユニット３０１は、例えば、１本のビット線ＢＬに接続される。センスアンプユニット３０１は、データの書き込み時、センスアンプ回路３０及び内部制御回路８の制御によって、所定のビット線ＢＬを充電及び放電させる。センスアンプユニット３０１は、データの読み出し時、所定のビット線ＢＬの電位変動を増幅及び検知する。センスアンプユニット３０１は、ラッチ（バッファ）としての機能を有していてもよい。

尚、ビット線ＢＬのセンス方式に応じて、１つのセンスアンプユニット３０１は、互い
に隣接する偶数ビット線と奇数ビット線とで共有されてもよい。センスアンプユニット３
０１が２つのビット線で共有される場合、センスアンプユニット３０１を共有する偶数及
び奇数ビット線は、動作に応じて異なるタイミングで、センスアンプユニット３０１に接
続される。

データラッチ回路３１は、複数のラッチユニット３１１を含んでいる。１つのラッチユ
ニット３１１は、センスアンプユニット３０１（センスアンプ回路３０）を経由して、１
本のビット線ＢＬに接続される。ラッチユニット３１１は、メモリセルに書き込むデータ
、メモリセルから読み出されたデータ及びメモリセルに対する動作を示す設定情報（フラ
グ）などを、一時的に保持する。ラッチユニット３１１は、センスアンプユニット３０１
からの信号又は外部からの信号を増幅する機能を有する。

ラッチユニット３１１は、複数のラッチを含んでいる。ラッチユニット３１１は、例え
ば、メモリセルＭＣが２ビットのデータを記憶する場合、上位１ビットのデータを保持す
る上位データラッチと、下位１ビットのデータを保持する下位データラッチとを含んでい
る。ラッチユニット３１１は、動作モードを示すフラグを保持するフラグラッチを含んで
いる。また、ラッチユニット３１１は、キャッシュ読み出し用のラッチや、フェイルビッ
トの判定結果を保持するラッチを、さらに含んでいてもよい。

例えば、８本のビット線（８個のメモリセルユニット）ＢＬ０〜ＢＬ７、及び、それら
のビット線ＢＬ０〜ＢＬ７に対応する８個のセンスユニット３０１及び８個のラッチユニ
ット３１１が、１つの制御単位ＣＵ又はＲＵを形成する。以下では、８本のビット線及び８個のセンスユニット及び８個のラッチユニットによって形成される制御単位のことを、カラムユニットＣＵ、リダンダンシユニットＲＵとよぶ。

この場合、１ページのデータにおける１つのカラムユニットＣＵ又はリダンダンシユニットＲＵは、８ビット（１バイト）のデータに対応する。但し、１つのカラムユニット（ＣＯＬともよぶ）ＣＵ、リダンダンシユニットＲＵに含まれるビット線ＢＬの本数、センスユニット３０１の個数、及び、ラッチユニット３１１の個数は、８つに限定されない。

図４Ａに示すように、カラムシユニットＣＵでは、８個のセンスアンプユニット３０１と８個のラッチユニット３１１が１本のデータバスで共通に接続される。

なお、図示の便宜上、図３では、図示の便宜上、８個のセンスアンプユニットＳＵをまとめて１個のセンスアンプユニットとして図示した。同様に、８個のラッチユニット３１１をまとめて１個のラッチユニット３１１として図示した。

８本のビット線ＢＬは、対応するセンスユニット３０１に接続される。８個のセンスユニット３０１は、対応するラッチユニット３１１に接続される。

各カラムユニットＣＵは、カラムユニットＣＵの選択スイッチとしての電界効果トラン
ジスタ３１９を介して、カラムデコーダ３５及びデータパスに接続されている。また、各リダンダンシユニットＲＵは、リダンダンシユニットＲＵの選択スイッチとしての電界効果トランジスタ３１９を介して、カラムデコーダ３５及びデータパスに接続されている。

以下では、各カラムユニットＣＵ又は各リダンダンシユニットＲＵの選択及び活性化に用いられる選択スイッチ３１９のことを、カラムユニット選択スイッチ３１９ともよぶ。

図示の便宜上、図３では、８個のカラムユニット選択スイッチ３１９をまとめて１個のカラムユニット選択スイッチ３１９として図示した。

８個のラッチユニット３１１は、対応するカラムユニット選択スイッチ３１９の一端に接続される。

次に、図３及び図４Ｂを用いて、リダンダンシユニットＲＵにおいて、メモリセルアレイ１内のビット線、センスアンプ回路３１内のセンスユニット及びデータラッチ回路３１内のラッチユニットの接続関係を説明するための模式図である。

図４Ｂに示すように、リダンダンシユニットＲＵのセンスアンプ回路３０及びデータラッチ回路３１は、カラムユニットＣＵのセンスアンプ回路３０及びデータラッチ回路３１と同じ構造である。

リダンダンシユニットＲＵでは、８個のセンスアンプユニット３０１と８個のラッチユニット３１１が１本のデータバスで共通に接続される。

このデータバスの一端は、リダンダンシユニットＲＵ内のカラムユニット選択スイッチ３１９の一端に接続される。

リダンダンシユニットＲＵは、カラムユニットＣＵとは異なり、カラムユニット選択スイッチ３１９を１個のみ有する。

リダンダンシユニットＲＵのカラムユニット選択スイッチ３１９の電流経路の他端は、ラッチ回路７４に接続される。

ラッチ回路７４は、少なくとも８ビットを保持可能なラッチを有する。このラッチ回路７４は、リダンダンシユニットＲＵのデータを一時的に保持するバッファとしての機能を有する。このラッチ回路７４により、リダンダンシユニットＲＵのデータを一時的に保持することができる。

本実施形態のラッチ回路７４は、リダンダンシユニットＲＵとＬＣＤとの間に設けられている。比較例として、ラッチ回路がカラムブロックＣＢとセレクタ６９との間に設けられておらず、周辺回路に設けられている場合を検討する。この比較例の場合には、リダンダンシユニットＲＵのデータを一度周辺回路にあるラッチ回路へ読み出し、そのデータを再度カラムユニットＣＵのデータラッチ回路３１１に戻す必要がある。

しかし、本実施形態では、ラッチ回路７４がリダンダンシユニットＲＵとＬＣＤとの間に設けられているため、周辺回路にデータを読み出す必要がない。その結果、本実施形態は、比較例と比べて、読み出し時間を短くすることができる。

図３に示されるように、カラムデコーダ３５は、複数のローカルカラムデコーダ（Loca
l Column Decoder）５０_０，５０_１，・・・，５０_ｍ−１，５０Ｒ_０，５０Ｒ_１，・・・，５０Ｒ_ｍ−１を含んでいる。以下では、説明の簡単化のため、ローカルカラムデコーダを、ＬＣＤと表記し、各ＬＣＤ５０_０，５０_１，・・・，５０_ｍ−１を区別しない場合には、ＬＣＤ５０と表記する。各ＬＣＤ５０Ｒ_０，５０Ｒ_１，・・・，５０Ｒ_ｍ−１を区別しない場合には、ＬＣＤ５０Ｒと表記する。

複数のＬＣＤ５０は、メモリセルアレイ１のカラムブロックＣＢの選択及び活性化を制御する。ある一群（制御単位）に属する複数（ｘ個）のカラムユニットＣＵに対して、１つのＬＣＤ５０が対応付けられている。この一群（制御単位）に属するリダンダンシユニットＲＵに対して、１つのＬＣＤ５０Ｒが対応付けられている。

１つのＬＣＤ５０が、ある順序及びある動作タイミングに基づいて、カラムユニットＣＵの選択及び活性化を制御する。１つのＬＣＤ５０Ｒが、ある順序及びある動作タイミングに基づいて、リダンダンシユニットＲＵの選択及び活性化を制御する。１つのＬＣＤ５０に対応付けられている複数のカラムユニットＣＵと、１つのＬＣＤ５０Ｒに対応付けられているリダンダンシユニットＲＵから形成されるグループのことを、カラムブロックＣ
Ｂとよぶ。

各ＬＣＤ５０は、レジスタ５０１_０，５０１_１，・・・，５０１_ｍ−１と選択スイッチ
５０５_０，５０５_１，・・・，５０５_ｍ−１とを含んでいる。説明の明確化のため、各Ｌ
ＣＤ５０のレジスタ５０１_０，５０１_１，・・・，５０１_ｍ−１を区別しない場合には、
レジスタ５０１と表記し、選択スイッチ５０５_０，５０５_１，・・・，５０５_ｍ−１を区
別しない場合には、選択スイッチ５０５と表記する。

同様に、各ＬＣＤ５０Ｒは、レジスタ５０１Ｒ_０，５０１Ｒ_１，・・・，５０１Ｒ_ｍ−１と選択スイッチ５０５Ｒ_０，５０５Ｒ_１，・・・，５０５Ｒ_ｍ−１とを含んでいる。説明の明確化のため、各ＬＣＤ５０Ｒのレジスタ５０１Ｒ_０，５０１Ｒ_１，・・・，５０１Ｒ_ｍ−１を区別しない場合には、レジスタ５０１Ｒと表記し、選択スイッチ５０５Ｒ_０，５０５Ｒ_１，・・・，５０５Ｒ_ｍ−１を区別しない場合には、選択スイッチ５０５Ｒと表記する。

カラムデコーダ３５内において、各レジスタ５０１は、隣接するレジスタ５０１に接続
される。これらの複数のＬＣＤ５０にまたがって、シフトレジスタ５９を形成している。

ＬＣＤ５０内の選択スイッチ５０５は、例えば、電界効果トランジスタ５０５である。

選択スイッチ５０５としての電界効果トランジスタ５０５は、カラムブロックＣＢのカラムユニットＣＵとデータパス７５との接続を制御する。例えば、レジスタ５０１が保持している信号が、電界効果トランジスタ５０５のオン及びオフを制御する制御信号として用いられる。８個の選択スイッチ５０５の電流経路の一端は、対応するカラムユニット選択スイッチ３１９の電流経路の他端に接続される。すなわち、カラムブロックＣＢ内の各カラムユニットＣＵにおいて、対応するカラムユニット選択スイッチ３１９は、データバスを介して共有に接続されており、各カラムユニットＣＵとＬＣＤは８本のデータバスで電気的に接続される。

リダンダンシユニットＲＵでは、８個の選択スイッチ５０５は、８本のデータバスを介してラッチ回路７４に接続される。

トランジスタ５０５がオンすることによって、カラムブロックＣＢのうち、複数のカラムユニットＣＵが、データパス７５に電気的に接続される。以下では、ＬＣＤ５０内の選択スイッチ５０５のことを、データパススイッチ５０５ともよぶ。

同様に、カラムデコーダ３５内において、各レジスタ５０１Ｒは、隣接するレジスタ５０１Ｒに接続される。これらの複数のＬＣＤ５０Ｒにまたがって、シフトレジスタ５９Ｒを形成している。また、各レジスタ５１０Ｒは、ラッチ回路７４の一端に電気的に接続されている。このラッチ回路７４の他端は、選択スイッチ５０５Ｒに電気的に接続される。

そして、ＬＣＤ５０Ｒ内の選択スイッチ５０５Ｒは、例えば、電界効果トランジスタ５０５Ｒである。選択スイッチ５０５Ｒとしての電界効果トランジスタ５０５Ｒは、ラッチ回路７４とデータパス７５Ｒとの接続を制御する。例えば、レジスタ５０１Ｒが保持している信号が、電界効果トランジスタ５０５Ｒのオン及びオフを制御する制御信号として用いられる。

複数のリダンダンシＬＣＤ５０Ｒのレジスタ５０１Ｒによって形成されるシフトレジスタ５９Ｒは、複数のＬＣＤ５０のレジスタ５０１によって形成されるシフトレジスタ５９から電気的に分離されている。

カラムユニットＣＵとリダンダンシユニットＲＵとは上述したとおり使用方法が相違するが、カラムユニットＣＵ又はリダンダンシユニットＲＵのいずれかの単位で制御する。

以下では、説明の明確化のため、カラムデコーダ３５のうち、カラムユニットＣＵのカラムを制御する部分（回路領域）を、メインカラムデコーダ３５０とよび、リダンダンシユニットＲＵのカラムを制御する部分を、リダンダンシカラムデコーダ３５０Ｒとよぶ。

例えば、１つのメモリセルアレイ１内において、ｍ個のカラムブロックＣＢが設けられ、カラムデコーダ３５内において、ｍ個のＬＣＤ５０とｍ個のＬＣＤ５０Ｒが設けられている。例えば、１つのカラムブロックＣＢは、１６個のカラムユニットＣＵと１個のリダンダンシユニットＲＵを含む。カラムブロックＣＢの個数は、限定されず、いくつであってもよい。

メインカラムデコーダ３５０は、カラムブロックＣＢの個数と同じ数のＬＣＤ５０を含んでいる。

本実施形態では、全てのカラムブロックＣＢそれぞれが複数のカラムユニットＣＵと１個のリダンダンシユニットＲＵを有するが、この場合には限定されず、例えば複数のカラムブロックＣＢのみが、複数のカラムユニットＣＵと1個リダンダンシユニットＲＵを有し、残りのカラムブロックＣＢはリダンダンシユニットＲＵを有さない構成としてもよい。

例えばリダンダンシユニットＲＵを含まないカラムブロックＣＢと、リダンダンシユニットＲＵを含むカラムブロックＣＢを接続することで、カラム数を任意に変更することができる。

カラムブロックＣＢに設けられているリダンダンシユニットＲＵの個数は、カラムユニットＣＵの個数よりも少ない。リダンダンシカラムデコーダ３５０Ｒ内のリダンダンシＬＣＤ５０Ｒの個数は、カラムブロックＣＢの個数と同じ数のＬＣＤ５０Ｒを含んでいる。

尚、メモリセルアレイ１に関して、１つのＬＣＤ５０，５０Ｒが１つのカラムブロックＣＢに対応するように設けられている。

本実施形態のフラッシュメモリ１００において、カラムブロックＣＢ内の複数のカラムユニットＣＵは、ＬＣＤ５０を介して、データパス７５に接続される。同様に、カラムブロックＣＢ内のリダンダンシユニットＲＵは、ＬＣＤ５０を介して、データパス７５Ｒに接続される。データパス７５とデータパス７５Ｒとは、電気的に分離されている。以下では、独立に設けられたデータパス７５，７５Ｒのことを、ローカルデータパス７５，７５Ｒともよぶ。２つのローカルデータパス７５，７５Ｒは、セレクタ（選択回路）６９に接続されている。

セレクタ６９に対して、メモリセルアレイ１とメモリセルアレイ１の外部（例えば、デ
ータ入出力バッファ７）とのデータの入出力のためのデータパス（以下では、グローバル
データパス又はＩ／Ｏパスともよぶ）７０が、接続されている。セレクタ６９は、制御信
号ＳＬＴに基づいて、２つのローカルデータパス７５，７５Ｒのうちいずれか一方を選択
し、選択された一方のローカルデータパス７５，７５Ｒを、グローバルデータパス７０に
接続する。例えば、グローバルデータパス７０は、データ入出力バッファ７に接続されて
いる。

図３に示されるように、本実施形態において、フラッシュメモリ１００のメモリセルア
レイ１のカラムの選択は、ポインタｍＰＴ，ｒＰＴを用いて、実行される。

ポインタｍＰＴ，ｒＰＴは、アドレスバッファ９を介して外部からカラム制御回路３に
入力されたアドレス信号（カラムアドレス）又はフラッシュメモリ１００の内部回路によ
って生成された内部アドレス信号に基づいて、生成される。

例えば、ポインタｍＰＴ，ｒＰＴは、カラム制御回路３内に設けられたポインタ制御回
路３８によって、生成される。ポインタ（ポインタの値）によって、現在選択されている
アドレス（カラムユニット、カラムブロック）及びこれから選択されるアドレスが、識別
される。

外部からのアドレス信号（スタートアドレス）ＡＤＲが入力された場合、ポインタ制御
回路３８は、カラムブロックＣＢの動作を制御するために、生成されたポインタｍＰＴをアドレス信号が示すＬＣＤ５０にセットするための制御信号を、メインカラムデコーダ３５０に出力する。

ポインタｍＰＴが、外部アドレス信号ＡＤＲが示す１つのＬＣＤ５０内のレジスタ５０
１にセットされ、ポインタｍＰＴがセットされたＬＣＤ５０に対応したカラムブロックＣ
Ｂが、データの書き込み時又は読み出し時の最初の動作対象となる。

本実施形態において、“ポインタがセットされる”とは、カラムアドレス（カラムブロ
ック及びカラムユニット）に対応するＬＣＤ５０のレジスタ５０１内に、ポインタｍＰＴ
に基づく信号（例えば、“Ｈ”レベルの信号）が保持されている状態を意味する。レジス
タ５０１の信号の保持状態に応じて、ＬＣＤ５０内のデータパススイッチ５０５としての
電界効果トランジスタ５０５が、オン又はオフする。以下では、ポインタがセットされて
いる状態を示す信号のことを、セット状態信号とよぶ。

ポインタ制御回路３８は、ポインタｍＰＴの生成及びセットとともに、ポインタｍＰＴを複数のＬＣＤ５０間において移動（シフト）させるためのシフトクロックｍＣＬＫを生成する。ポインタ制御回路３８の内部で生成されたシフトクロックｍＣＬＫが、各ＬＣＤ５０に入力される。

上述のように、複数のＬＣＤ５０内のレジスタ５０１は、シフトレジスタ５９を形成している。各ＬＣＤ５０に入力されるシフトクロックｍＣＬＫに同期して、あるＬＣＤ（例えば、ｋ番目のＬＣＤ）５０内のレジスタ５０１が保持する信号（セット状態信号）が、後段のＬＣＤ（例えば、ｋ＋１番目のＬＣＤ）５０内のレジスタ５０１へ、シフトされる。この結果として、ポインタｍＰＴが、ＬＣＤ５０間をシフトし、シフトクロックｍＣＬＫに同期して、選択されるカラムブロックＣＢが順次切り替わる。

例えば、１番目のＬＣＤ５０_０のレジスタ５０５_０に、ポインタｍＰＴが最初にセット
された場合、シフトクロックｍＣＬＫに同期して、２番目のＬＣＤ５０_１のレジスタ５０５_１、３番目のＬＣＤ５０_２のレジスタ５０５_２へ順次転送される。ポインタｍＰＴが最終段のＬＣＤ５０_ｍ−１のレジスタ５０５_ｍ−１に到達する。

コマンドに対応する所定のデータ長のデータの入出力が完了していない場合、ＬＣＤ５
０_ｍ−１に対応するカラムブロックＣＢの動作が実行された後、ポインタｍＰＴは、１番目のＬＣＤ５０_０のレジスタ５０５_０に転送され、再び、シフトクロックｍＣＬＫに同期して、１番目、２番目、３番目のＬＣＤ５０に順次セット及びシフトされる。

カラムブロックＣＢ内の複数のカラムユニットＣＵの選択に関して、例えば、１番目の
ＬＣＤ５０_０のレジスタ５０５_０からｍ番目のＬＣＤのレジスタ５０５_ｍ−１へポインタがシフトされる１つの動作サイクルにおいて、選択されたカラムブロックＣＢの全てのカラムユニットＣＵに対する動作が完了すると、ポインタｍＰＴのシフトに同期して、次のカラムブロックＣＢの１つのカラムユニットＣＵへ、動作の対象のカラムブロックＣＢが１つずつ順次切り替わる。選択されたカラムブロックＣＢの中で、カラムユニット選択スイッチ３１９により、カラムユニットＣＵは順次切り替わる。

ｍ個のＬＣＤ５０のレジスタ５０１間においてポインタがシフトされる１つの動作サイクルが繰り返し実行されることによって、メモリセルアレイ１のカラムに割り付けられた連続したアドレスが順次選択され、例えば、１ページ分のデータの転送が実行される。

このように、メモリセルアレイ１のカラムの制御に関して、ポインタｍＰＴが、複数のＬＣＤ５０のレジスタによって形成されるシフトレジスタ５９内を、所定のタイミングでシフトされ、複数のカラムブロックＣＢが、所定の順序で選択される。

ポインタ制御回路３８は、カラムブロックＣＢのカラムユニットＣＵに対する制御を実行するとともに、カラムブロックＣＢのリダンダンシユニットＲＵに対する制御を実行する。ポインタ制御回路３８は、ＬＣＤ５０を制御する回路とＬＣＤ５０Ｒを制御する回路を含んでいる。

ポインタ制御回路３８は、カラムブロックＣＢのカラムユニットＣＵ内を駆動させるための各回路内に不良が存在した場合に、その不良のあるカラムユニットＣＵとリダンダンシユニットＲＵとの置換を制御する。以下では、リダンダンシの制御するための回路（機能）を含むポインタ制御回路３８のことを、ポインタ／リダンダンシ制御回路３８とよぶ。

ポインタ／リダンダンシ制御回路３８は、カラムユニットＣＵを救済単位として、例えば不良セルを含むカラムユニットＣＵをリダンダンシユニットＲＵに置換する。

その結果、不良セルや不良ビット線を含むカラムユニットＣＵは、リダンダンシユニットＲＵによって、救済される。

本実施形態のフラッシュメモリにおいて、メモリセルアレイ１のリダンダンシユニットＲＵに対するカラムの制御は、ポインタｒＰＴを用いて、実行される。

リダンダンシユニットＲＵのカラムの制御は、カラムブロックＣＢのカラムユニットＣＵに用いられるポインタｍＰＴとは異なるポインタｒＰＴを用いて、制御される。

上述のように、リダンダンシカラムデコーダ３５０Ｒでは、複数のリダンダンシＬＣＤ５０Ｒにわたってシフトレジスタ５９Ｒが形成される。このシフトレジスタ５９Ｒは、シフトレジスタ５９とは電気的に分離されている。

ポインタｒＰＴは、リダンダンシＬＣＤ５０Ｒにまたがって形成されたシフトレジスタ５９Ｒに、“Ｈ”レベルの信号（セット状態信号）として保持され、ポインタｍＰＴとは異なる経路で、複数のリダンダンシＬＣＤ５０Ｒ間を移動する。

ポインタｒＰＴは、ポインタｍＰＴのシフトに用いられるシフトクロックｍＣＬＫと異なるシフトクロックｒＣＬＫを用いて、リダンダンシカラムデコーダ３５０Ｒ内の複数のリダンダンシＬＣＤ５０Ｒ間を、シフトされる。

シフトクロックｒＣＬＫが、複数のリダンダンシＬＣＤ５０Ｒに入力される。例えば、ポインタｒＰＴは、入力されたシフトクロックｒＣＬＫに同期して、シフトレジスタ５９Ｒ内を移動する。

メモリセルアレイ１内の不良のカラムユニットＣＵが、リダンダンシユニットＲＵと置換される場合において、ポインタｒＰＴのセット又はシフトによって、選択されるカラムブロックＣＢのリダンダンシユニットＲＵが、切り替わる。

このように、本実施形態のフラッシュメモリ１００において、リダンダンシカラムデコーダ３５０Ｒは、メインカラムデコーダ３５０内のＬＣＤ５０とは異なるポインタｒＰＴ及びシフトクロックｒＣＬＫを用いて、リダンダンシユニットＲＵを制御する。

図１乃至図４Ａに加えて、図５を用いて、本実施形態のフラッシュメモリにおけるポイン
タ／リダンダンシ制御回路３８の構成について、説明する。

図５は、本実施形態のフラッシュメモリが含むポインタ／リダンダンシ制御回路３８の
内部構成の一例を示す図である。

ポインタ／リダンダンシ制御回路３８は、例えば、複数のアドレスデコード線（図示せ
ず）を介して、アドレスバッファ９に接続されている。アドレスバッファ９からのアドレ
ス信号（物理カラムアドレス）が、アドレスデコード線を介して、ポインタ／リダンダン
シ制御回路３８に入力される。

ポインタ／リダンダンシ制御回路３８は、外部アドレス信号ＡＤＲの入力時、ポインタ
ｍＰＴ，ｒＰＴのセットを制御する信号（以下では、セット信号とよぶ）を“Ｌ（０）”
レベルから“Ｈ（１）”レベルへ遷移し、入力された外部アドレス信号ＡＤＲに対応する
ＬＣＤ５０に対するポインタｍＰＴ、ＬＣＤ５０Ｒに対するｒＰＴのセットの準備を行う。

ポインタ／リダンダンシ制御回路３８は、アドレス生成ユニット３８１を用いて内部ア
ドレス信号（入力アドレス信号）Ａｉｎの生成を開始し、入力された外部アドレス信号Ａ
ＤＲを、インクリメントする。

例えば、最初に選択されるカラムアドレスを示す外部アドレス信号ＡＤＲの値が、アド
レス生成ユニット３８１内のカウンタ６１によって、フラッシュメモリの動作クロックＣ
ＬＫに同期して、インクリメントされる。外部アドレス信号ＡＤＲの変換値及びインクリ
メントされたアドレスの値は、内部アドレス信号Ａｉｎとして、出力される。内部アドレ
ス信号Ａｉｎは、外部アドレス信号ＡＤＲに対応するカラムブロックＣＢのカラムアドレス（スタートアドレス）、及び、外部アドレス信号ＡＤＲに連続するカラムブロックＣＢのカラムアドレスを、示している。例えば、隣接する２つのカラムアドレスは、異なるカラムブロックＣＢのアドレスに対応している。

また、内部アドレス信号Ａｉｎは、外部アドレス信号ＡＤＲが示すカラムブロックＣＢを示すポインタ、及び、それに続いて順次選択されるカラムブロックＣＢのアドレス（カラムアドレス）を示すポインタｍＰＴに、対応する。現在の（選択中の）カラムアドレス（ポインタ値）に＋１の加算が施された値が、次に選択されるカラムアドレスを示している。

ポインタｍＰＴの値は、選択されたＬＣＤ５０に対応した物理カラムアドレスを示している。ポインタｍＰＴの値は、カラムブロックＣＢの物理カラムアドレスに一致する。尚、ポインタｍＰＴがデクリメントされることによって、選択されるカラムブロックＣＢが切り替えられてもよい。

ポインタ／リダンダンシ制御回路３８は、外部アドレス信号ＡＤＲからポインタｍＰＴ
への変換が完了し、且つ、カラムユニットＣＵを駆動させるための準備が完了した後、カラム制御信号生成ユニット３８４によって、ポインタｍＰＴを選択されたＬＣＤ５０にセットする。

ポインタ／リダンダンシ制御回路３８は、ＬＣＤ５０にポインタｍＰＴをセットするの
と同期して、シフトクロックｍＣＬＫを生成し、ポインタ／リダンダンシ制御回路３８は、シフトクロックｍＣＬＫをメインカラムデコーダ３５０のＬＣＤ５０に供給する。シフトクロックｍＣＬＫは、メインカラムデコーダ３５０内のシフトレジスタ５９の制御信号として、用いられる。例えば、シフトクロックｍＣＬＫの周波数は、フラッシュメモリの動作クロックＣＬＫの周波数と異なる。

シフトクロックｍＣＬＫに同期して、シフトレジスタ５９を形成する各レジスタ５０１の信号保持状態（“Ｈ”又は“Ｌ”レベルの保持状態）が、遷移する。この結果として、“Ｈ”レベルのセット状態信号が、メインカラムデコーダ３５０内においてＬＣＤ５０間を順次移動し、ポインタｍＰＴがセットされるカラムアドレスがシフトし、選択（アクセス）されるカラムブロックＣＢが順次切り替わる。このように、シフトレジスタ５９内の信号保持状態の遷移が、ポインタｍＰＴのシフトと等価になる。

本実施形態のフラッシュメモリ１００において、ポインタｍＰＴを用いて、現在の選択
カラムブロックＣＢのアドレスを、認識できる。ポインタ／リダンダンシ制御回路３８は、例えば、ＬＣＤ５０のポインタ保持状態を判別することによって、現在の動作対象のカラムブロックＣＢを識別することもできる。

例えば、動作対象のカラムブロックＣＢを示すポインタ（ポインタ値）が内部制御回路８又は他の回路へ出力されることによって、フラッシュメモリを形成する周辺回路（例えば、内部制御回路８）、外部のメモリコントローラ１２０又はホストデバイス１２０が、現在の動作対象が、どのカラムブロックＣＢであるかを、認識できる。

図５に示されるポインタ／リダンダンシ制御回路３８は、カラムユニット選択スイッチ３１９により選択されるカラムユニットＣＵのカラムアドレスが不良であるか否か判定結果に基づいて、不良カラムアドレスとリダンダンシアドレスとの置換処理の判定を行う置換判定回路３８２を、含んでいる。

置換判定回路３８２内には、カラムブロックＣＢのうち、カラムユニットＣＵの不良情報を記憶する不良アドレス情報記憶回路６４が、設けられている。

不良アドレス情報記憶回路６４は、不良セル、不良ビット線、又は、不良センスユニッ
ト／ラッチユニットなどを含む不良カラムユニットＣＵのアドレス（ポインタの値）ＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋを、不良情報として記憶する。不良アドレス情報記憶回路６４は、複数の不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋが記憶されるように、各不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋが格納される記憶素子（例えば、ラッチ）６４１を複数個含んでいる。以下では、複数の不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋを区別しない場合には、不良カラムアドレスＣＲＤと表記する。

フラッシュメモリ１００のテスト時において、メモリセルアレイ１のカラムユニットＣＵに動作不良が検出された場合、その不良を含むカラムユニットＣＵ（又はカラムブロックＣＢ）のアドレスＣＲＤが、フラッシュメモリ１００に対する電源投入時に、不良アドレス情報記憶回路６４内のラッチ（以下では、不良カラムアドレス格納ラッチとよぶ）６４１に格納される。カラムユニットＣＵの不良情報としての不良カラムアドレスＣＲＤは、メモリコントローラ１２０及びホストデバイス１２０に、通知される場合もあるし、通知されない場合もある。

不良カラムアドレス格納ラッチ６４１に格納される不良カラムアドレスＣＲＤは、別途に設けられたメモリセルアレイ１内の不揮発性記憶領域に記憶されているもよいし、チップ内部に設けられた他の記憶領域（例えば、フューズ回路）に記憶されてもよい。不良カラムアドレスＣＲＤは、電源投入時に、メモリコントローラ１２０又はホストデバイス１２０などのフラッシュメモリ１００の外部から与えられてもよい。また、不良アドレス情報記憶回路６４が、不良アドレスを不揮発に記憶していてもよい。

例えば、不良カラムアドレス格納ラッチ６４１は、リダンダンシユニットＲＵのアドレス（リダンダンシアドレス）ＲＤ０，ＲＤ１，・・・，ＲＤｋに関連付けられている。この結果として、カラムユニットＣＵの不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｋが、リダンダンシユニットＲＵのリダンダンシアドレスＲＤ０，ＲＤ１，・・・，ＣＲＤｋに関連付けられている。以下では、複数のリダンダンシアドレスＲＤ０，ＲＤ１，・・・，ＲＤｋを区別しない場合には、リダンダンシアドレスＲＤと表記する。
各不良カラムアドレス格納ラッチ６４１の個数は、不良の救済単位としてのリダンダン
シアドレスＲＤ、例えば、リダンダンシユニットＲＵの個数と同じ個数にすることができる。

フラッシュメモリ１００の動作時において、不良カラムユニットＣＵが動作対象になった場合、不良カラムユニットＣＵはアクセスされずに、その不良カラムユニットＣＵを示す不良カラムアドレスＣＲＤに関連付けられたリダンダンシアドレスＲＤがアクセスされる。リダンダンシアドレスＲＤに対応するリダンダンシユニットＲＵが、データの入出力（データの書き込み／読み出し）の対象となる。このように、カラムユニットＣＵ内の不良が、リダンダンシとの置換処理によって、救済される。

図５に示されるように、ポインタ／リダンダンシ制御回路３８内の置換判定回路３８２
は、比較回路６３と判定ユニット６５とを含んでいる。

比較回路６３は、入力された内部アドレス信号（これから選択されるカラムアドレス／
ポインタｍＰＴの値）Ａｉｎと不良アドレス情報記憶回路６４内の各不良カラムアドレス
（不良のポインタ値）ＣＲＤとを比較する。例えば、比較回路６３は、複数の比較ユニッ
ト６３１を有する。１つの比較ユニット６３１が、１つの不良カラムアドレス格納ラッチ
６４１に対応するように、比較ユニット６３１が、比較回路６３内に設けられている。

各比較ユニット６３１は、例えば、入力された内部アドレス信号Ａｉｎが、その比較ユ
ニット６３１に対応する不良カラム格納ラッチ６４１内の不良カラムアドレスＣＲＤと一
致しない場合に、“Ｌ（０）”レベルの信号を出力し、内部アドレス信号Ａｉｎが不良カ
ラムアドレスＣＲＤと一致した場合に、“Ｈ（１）”レベルの信号を出力する。

判定ユニット６５は、内部アドレス信号Ａｉｎと不良カラムアドレスＣＲＤとの比較結
果に基づいた置換処理の有無の判定結果を、判定信号として、出力する。

判定ユニット６５は、例えば、ＯＲゲートを含む計算ユニット６５１を有し、各比較ユ
ニット６３１からの出力（比較結果）が、ＯＲゲート６５１の各入力端子に、入力される
。各比較ユニット６３１の出力が全て“０”であれば、判定ユニット６５のＯＲゲート６
５１の出力は、“０”となる。これに対して、複数の比較ユニット６３１の出力に“１”
が含まれていれば、判定ユニット６５のＯＲゲート６５１の出力は、“１”となる。

置換判定回路３８２内に入力された内部アドレス信号Ａｉｎが、不良アドレス情報記憶
回路６４内の不良カラムアドレスと一致しない場合において、判定ユニット６５は、これ
から選択されるカラムユニットＣＵが不良でない（置換処理しない）ことを示す判定信号（例えば、“Ｌ（０）”レベルの信号）を出力する。

置換判定回路３８２内に入力された内部アドレス信号Ａｉｎが、不良アドレス情報記憶
回路６４内の不良カラムアドレスと一致した場合において、判定ユニット６５は、これか
ら選択されるカラムユニットＣＵが不良である（置換処理する）ことを示す判定信号（例えば、“Ｈ（１）”レベルの信号）を出力する。

判定ユニット６５の判定信号は、ポインタ／リダンダンシ制御回路６８内のカラム制御
信号生成ユニット３８４に入力される。

カラム制御信号生成ユニット３８４は、ポインタ／リダンダンシ制御回路３８に対する
外部／内部アドレス信号ＡＤＲ，Ａｉｎの入力及び判定信号の入力に基づいて、カラムブロックＣＢに対するポインタｍＰＴ，ｒＰＴのセットを制御する。

カラム制御信号生成ユニット３８４は、ポインタｍＰＴ，ｒＰＴに基づいて、選択されたアドレスに対応したＬＣＤ５０，５０Ｒを、セット状態（“Ｈ”レベル信号の保持状態）にする。セット状態となるＬＣＤ５０のカラムブロックＣＢは、セット状態となるＬＣＤ５０ＲのカラムブロックＣＢと同じとなる場合もあるが、この場合に限られず、異なる場合もある。

カラム制御信号生成ユニット３８４は、ポインタｍＰＴ及びシフトクロックｍＣＬＫの生成及び制御のための制御ユニット６６と、ポインタｒＰＴ及びシフトクロックｒＣＬＫの生成及び制御のためのリダンダンシ側制御ユニット６７と、を含んでいる。また、カラム制御信号生成ユニット３８４は、ポインタｍＰＴ，ｒＰＴのセットのタイミング及びシフトクロックｍＣＬＫ，ｒＣＬＫの生成のタイミングを制御するためのセット信号ＳＥＴの信号レベルを制御するセット信号制御ユニット６８を、含んでいる。

カラム制御信号生成ユニット３８４は、上述のようにカラムアドレスに対応するカラムブロックＣＢのカラムユニットＣＵを選択するよう、ポインタｍＰＴをセットする。

不良カラムユニットの置換処理を制御するために、カラム制御信号生成ユニット３８４は、リダンダンシアドレスに対応するリダンダンシユニットＲＵにポインタｒＰＴをセットする。

カラム制御信号生成ユニット３８４の制御によって、不良カラムアドレスＣＲＤがリダ
ンダンシアドレスＲＤと置換される場合において、リダンダンシカラムデコーダ３５０Ｒ
内のシフトレジスタ５９Ｒを形成するレジスタのうち、置換処理されるリダンダンシアド
レスＲＤに対応するリダンダンシＬＣＤ５０Ｒのレジスタ５０１が、“Ｈ”レベルの信号
を保持する。“Ｈ”レベルの信号を保持するリダンダンシＬＣＤ５０Ｒに対応するカラムブロックＣＢが活性化され、リダンダンシアドレスＲＤが示すリダンダンシユニットＲＵが選択される。これによって、リダンダンシユニットＲＵに対するデータの入出力が実行される。

カラム制御信号生成ユニット３８４は、各ポインタｍＰＴ，ｒＰＴの制御とともに、シフトクロックｍＣＬＫ，ｒＣＬＫを生成する。

カラム制御信号生成ユニット３８４は、所定の周波数のシフトクロックｍＣＬＫを生成する。生成されたシフトクロックｍＣＬＫは、上述のように、メインカラムデコーダ３５０内の各ＬＣＤ５０に供給される。

カラム制御信号生成ユニット３８４のリダンダンシ側制御ユニット６７は、シフトクロックｒＣＬＫを生成する。そのシフトクロックｒＣＬＫを、リダンダンシカラムデコーダ３５０Ｒ内においてシフトレジスタ５９Ｒを形成するレジスタ５０１Ｒに供給する。

供給されたシフトクロックｒＣＬＫに同期して、置換対象となるリダンダンシアドレスＲＤに対応するカラムブロックＣＢのリダンダンシユニットＲＵが選択及び活性化される。供給されたシフトクロックｒＣＬＫに同期して、ポインタｒＰＴが、リダンダンシＬＣＤ５０Ｒ間でシフトされ、リダンダンシカラムデコーダ３５０Ｒ内のシフトレジスタ５９Ｒ内のレジスタ５０１Ｒの信号保持状態が、遷移する。

シフトクロックｒＣＬＫは、シフトクロックｍＣＬＫとは異なった周波数を有する。置換判定回路３８２に入力された内部アドレス信号Ａｉｎが不良アドレス情報記憶回路６４内の不良カラムアドレスＣＲＤと一致しない場合（置換処理が実行されない場合）、カラム制御信号生成ユニット３８４のリダンダンシ側制御ユニット６７は、シフトクロックｒＣＬＫの信号レベルを“Ｌ”レベルに維持する。

入力された内部アドレス信号Ａｉｎが不良カラムアドレスＣＲＤと一致した場合（置換処理が実行される場合）において、カラム制御信号生成ユニット３８４のリダンダンシ側制御ユニット６７は、シフトクロックｒＣＬＫの信号レベルを“Ｌ”レベルから“Ｈ”レベルに遷移する。

置換判定回路３８２の判定ユニット６５の判定信号は、２つのローカルデータパス７５
，７５Ｒのうち一方を選択するための選択信号ＳＬＴとして、セレクタ６９に入力される
。セレクタ６９は、入力された判定ユニット６５からの信号ＳＬＴに基づいて、ローカルデータパス７５及びリダンダンシ側ローカルデータパス７５Ｒのうち、いずれか
一方を選択する。

上述のように、これから選択されるカラムブロックＣＢ内のカラムユニットＣＵが不良でない場合、判定信号は“Ｌ”レベルを示し、これから選択されるカラムブロックＣＢ内のカラムユニットＣＵが不良である場合、判定信号は“Ｈ”レベルを示す。“Ｌ”レベルの信号が選択信号ＳＬＴとしてセレクタ６９に入力された場合、セレクタ６９は、ローカルデータパス７５を選択する。これによって、ローカルデータパス７５が、グローバルデータパス７０に導通し、ポインタｍＰＴがセットされたカラムアドレスに対応するメイン領域１１のカラムユニットＣＵに対してデータＤＴの入出力が実行される。
この一方、“Ｈ”レベルの信号が、選択信号ＳＬＴとしてセレクタ６９に入力された場
合、セレクタ６９は、リダンダンシ側ローカルデータパス７５Ｒを選択する。これによって、リダンダンシ側ローカルデータパス７５Ｒが、グローバルデータパス７０に導通し、
ポインタｒＰＴがセットされたリダンダンシアドレスに対応するリダンダンシユニットＲＵに対してデータＤＴの入出力が実行される。リダンダンシユニットＲＵとグローバスデータパス７０との間のデータ転送は、ＬＣＤ５０及びラッチユニット３１１を経由せずに、置換されたリダンダンシユニットＲＵとグローバルデータパス７０との間で、直接実行される。

このように、不良のカラムユニットＣＵが、リダンダンシユニットＲＵに置換されて、カラムユニットＣＵの不良が救済される。

例えば、フラッシュメモリ１００の動作中において、不良カラムアドレスＣＲＤは、メ
モリコントローラ１２０及びホストデバイス１２０などの外部装置に通知されず、メモリ
コントローラ１２０及びホストデバイス１２０は、不良の救済（置換処理）によってリダ
ンダンシユニットＲＵがアクセスされたことを、検知しない。

尚、データの読み出し時において、不良カラムユニットＣＵの代わりにリダンダンシユニットＲＵがグローバルデータパス７０に接続された場合にあっても、不良カラムユニット（又は不良カラムブロック）からのデータは、ローカルデータパス７５まで出力されている。この場合において、ローカルデータパス７５に出力された不良カラムユニットからのデータは、セレクタ６９によって、グローバルデータパス７５への出力を、遮断されている。

本実施形態のフラッシュメモリにおいて、不良の救済単位であるカラムユニットＣＵは、メモリセルＭＣとともにビット線に接続されているセンスユニット３０１及びラッチユ
ニット３１１を、含んでいる。それゆえ、本実施形態のフラッシュメモリは、不良セル及
び不良ビット線の置換に加えて、カラムブロックＣＢのカラムユニットＣＵが含むセンスユニット３０１及びラッチユニット３１１に不良が生じた場合に、上記の互いに独立したポインタｍＰＴ，ｒＰＴによる置換処理（救済処理）によって、リダンダンシユニットＲＵを用いて、不良カラムユニットＣＵの不良を救済できる。

以上のように、本実施形態のフラッシュメモリ１００は、メモリセルアレイ１のカラム
の制御に関して、ポインタｍＰＴ及びシフトクロックｍＣＬＫと、ポインタｒＰＴ及びシフトクロックｒＣＬＫとを、互いに独立に、生成及び制御する。
本実施形態のフラッシュメモリ１００は、互いに独立なポインタｍＰＴ，ｒＰＴ及びシ
フトクロックｍＣＬＫ，ｒＣＬＫを用いて、カラムユニットＳＵの不良とリダンダンシユニットＲＵとの置換処理を制御し、カラムユニットＳＵ内の不良を救済する。

そして、本実施形態のフラッシュメモリ１００は、不良カラムアドレスＣＲＤとこれか
ら選択されるアドレスＡｉｎとの比較結果に基づいて、セレクタ６９によって、カラムユニットＳＵ及びリダンダンシユニットＲＵのうち一方とデータパス７０とを選択的に接続し、カラムユニットＳＵとデータパス７０との間において、又は、置換処理に用いられるリダンダンシユニットＲＵとデータパス７０との間において、データＤＴを直接転送する。

本実施形態のフラッシュメモリは、リダンダンシユニットＲＵとデータパス７０との間のデータ転送を、カラムユニットＳＵのラッチユニット３１１やデータパス７５を経由せずに、実行できる。これによって、本実施形態のフラッシュメモリは、高速動作できる。

したがって、本実施形態の不揮発性半導体記憶装置は、動作特性を向上できる。

（ｂ） 動作
図６及び図７を参照して、第１の実施形態のフラッシュメモリの制御方法（動作）につ
いて、説明する。尚、以下では、図６及び図７に加えて、図１乃至図５も適宜用いて、本
実施形態のフラッシュメモリの動作について説明する。

ここでは、説明の簡単化のため、１番目のカラムブロックＣＢ（ＣＢ＃０）が、外部アドレス信号ＡＤＲによって選択され、それに続いて、各カラムブロックＣＢ及び各カラムユニットＣＵが順次選択される動作について、説明する。

図６は、フラッシュメモリのメモリセルアレイ1内における、カラムブロックＣＢのうち、不良カラムユニットＳＵを示すカラムアドレスＣＲＤとリリダンダンシユニットＲＵ内の救済単位としてのリダンダンシアドレスとの対応関係を示している。ここでは、図６に示されるように、一例として、ポインタｍＰＴのシフトにしたがって３番目及びｊ＋１番目のカラムアドレスＭＡ２，ＭＡｊが不良カラムアドレスＣＲＤ０，ＣＲＤ１である場合について、述べる。

例えば、隣接する２つのカラムアドレスは、隣接する２つのカラムブロックＣＢにそれ
ぞれ属し、隣接する２つのリダンダンシアドレスは、隣接する２つのリダンダンシカラム
ブロックＲＢにそれぞれ属している。

図７は、本実施形態のフラッシュメモリの動作例を説明するためのタイミングチャート
を示している。

例えば、図１のフラッシュメモリ１００において、メモリコントローラ１２０又はホス
トデバイス１２０から制御信号（コマンド）が、制御信号入出力端子１０Ａを介して、フ
ラッシュメモリ１００の内部に、入力される。メモリコントローラ１２０又はホストデバ
イス１２０からアドレス信号が、アドレス入出力端子１０Ｃを介して、フラッシュメモリ
１００の内部に入力される。

メモリコントローラ１２０又はホストデバイス１２０が、フラッシュメモリ１００に対
してデータの書き込みを指示している場合、データ入出力端子１０Ｂを介して、書き込む
べきデータが、フラッシュメモリ１００の内部に、入力される。
外部からのアドレス信号は、アドレスバッファ９に入力される。尚、入力されたコマン
ドに基づいて、フラッシュメモリ１００の内部制御回路（ステートマシン）８が、アドレ
ス信号を生成する場合もある。

フラッシュメモリ１００に対するコマンドの入力時、又は、フラッシュメモリ１００に
対する電源の投入時、不良情報（不良アドレス情報）が、ポインタ／リダンダンシ制御回
路３８の置換判定回路３８２内に、入力されている。例えば、不良情報が含む不良カラム
アドレスは、置換判定回路３８２内の不良アドレス情報記憶回路６４内に、記憶される。

１つ又は複数の不良カラムアドレスＣＲＤは、不良アドレス記憶回路６４内の不良カラム
アドレス格納ラッチ６４１に、カラムブロックＣＢのリダンダンシユニットＲＵ（救済単位）に対応付けられるように、それぞれ格納される。

アドレス信号ＡＤＲは、アドレスバッファ９から、ロウ制御回路２、カラム制御回路３
及び内部制御回路８に、それぞれ出力される。

内部制御回路８は、コマンド及びアドレス信号に基づいて、要求された動作を実行する
ために、フラッシュメモリ内部の各回路を駆動する。ロウ制御回路２は、アドレス信号に
基づいたブロック及びページ（ワード線）を駆動するための準備を行う。また、電位生成
回路６は、ワード線、セレクトゲート線、ソース線及びウェル領域に印加する電位の生成
を開始する。

外部アドレス信号（物理カラムアドレス）ＡＤＲは、カラム制御回路３のポインタ／リ
ダンダンシ制御回路３８内に入力される。

図７に示されるように、外部アドレス信号ＡＤＲの入力に対応して、カラム領域１１及
びリダンダンシ領域１２に対するセット信号ｍＳＥＴ，ｒＳＥＴの信号レベルが、ポイン
タ／リダンダンシ制御回路３８内のカラム制御信号生成ユニット３８４のセット信号制御
ユニット６８によって、“Ｌ（０）”レベルから“Ｈ（１）”レベルにされる。セット信
号ＳＥＴの信号レベルの変化によって、メモリセルアレイ１のカラムを制御するための動
作が準備される。

カラムブロックＣＢのカラムユニットＣＵ側を制御する“Ｈ”レベルのセット信号ｍＳＥＴ及び外部アドレス信号ＡＤＲによって、カラムブロックＣＢに対応するポインタｍＰＴが、カラム制御信号生成ユニット３８４によって生成される。
“Ｈ”レベルのセット信号ｍＳＥＴによって、外部アドレス信号ＡＤＲが示すＬＣＤ５０に、ポインタｍＰＴをセットさせるためのシフトクロックｍＣＬＫが、カラム制御信号生成ユニット３８４によって生成される。シフトクロックｍＣＬＫは、メインカラムデコーダ３５０の複数のＬＣＤ５０に、それぞれ供給される。

生成されたポインタｍＰＴは、入力された外部アドレス信号ＡＤＲに対応するカラムブ
ロックＣＢを示す値を有する。生成されたポインタｍＰＴは、カラムアドレス（ここでは、アドレスＭＡ０）が示すカラムブロックＣＢに対応するＬＣＤ５０に、“Ｈ”レベルの信号としてセットされる。

セット信号ｍＳＥＴの信号レベルは、カラムブロックＣＢのカラムユニットＣＵに対する制御の準備が開始された後、カラム制御信号生成ユニット３８４のセット信号制御部６８によって、あるタイミングで、“Ｈ”レベルから“Ｌ”レベルに遷移される。

セット信号ｍＳＥＴが“Ｈ”レベルに遷移してから選択アドレスに対する実質的なアク
セスが開始されるまでの期間（ＬＣＤ５０が駆動されるまでの期間）において、外部アド
レス信号ＡＤＲに対応した内部アドレス信号Ａｉｎが、置換判定回路３８２に転送され、
内部アドレス信号Ａｉｎ（＝ＡＤＲ）は、置換判定回路３８２の比較回路６３に入力され
る。内部アドレス信号Ａｉｎ（又はポインタｍＰＴ）は、比較回路６３の各比較ユニット６３に入力される。

アドレス信号ＡＤＲは、各比較ユニット６３によって、不良カラム情報記憶回路６４の
各不良カラムアドレス格納ラッチ６４１内に格納された不良カラムアドレスＣＲＤと一致
するか否か、比較される。

ここでは、図６に示されるように、外部アドレス信号ＡＤＲに基づいて最初に選択され
る選択アドレスＭＡ０（例えば、１番目のカラムブロックＣＢ＃０）は、不良ではない。この場合において、外部アドレス信号ＡＤＲと各不良カラムアドレスＣＲＤ０，ＣＲＤ１，・・・，ＣＲＤｉとが一致しないので、“０”の信号（“Ｌ”レベルの信号）が、各比較ユニット６３１から判定ユニット６５に出力される。

判定ユニット６５内の計算ユニット６５１が含んでいるＯＲゲートの全ての入力端子に
、“０”が入力され、ＯＲゲートは、“Ｌ（０）”レベルの信号を出力する。

置換判定処理回路３８２が“Ｌ”レベルの判定信号を得た場合、カラムブロックＣＢのカラムユニットＣＵとリダンダンシユニットＲＵとの置換処理は実行されない。
“Ｌ”レベルの判定信号がカラム制御信号生成ユニット３８４に入力された場合（選択アドレスが不良でない場合）、例えば、カラム制御信号生成ユニット３８４内のリダンダンシ側制御ユニット６７は、駆動されず、リダンダンシユニットＲＵに対する制御信号（ポインタ及びシフトクロック）は、生成及び出力されない。

このように、入力されたアドレスが不良カラムアドレスＣＲＤと一致しない場合（これ
から選択されるカラムユニットが不良でない場合）、リダンダンシＬＣＤ５０のシフトレジスタ５９０のデータ保持状態は、“Ｌ（０）”レベルになっており、リダンダンシＬＣＤ５０Ｒ内のデータパススイッチ５０５Ｒは、オンしない。カラムブロックＣＢのリダンダンシユニットＲＵは、ローカルデータパスＬＤＰ２（７５Ｒ）に、電気的に接続されない。

メモリセルアレイ１のカラムの制御が開始されるとき、ポインタｍＰＴ及びシフトクロックｍＣＬＫの生成は、例えば、判定信号に依存せずに、外部アドレス信号（又は内部制御回路８からのアドレス信号）ＡＤＲが入力したタイミングに基づいて、“Ｈ”レベルのセット信号ｍＳＥＴによって、開始されている。

例えば、カラム制御信号生成ユニット３８４のメイン側制御ユニット６６は、判定信号
の入力前に、ＬＣＤ５０、カラムブロックＣＢに対する制御信号としてのポインタｍＰＴ及びシフトクロックｍＣＬＫを生成し、それらの信号ｍＰＴ，ｍＣＬＫの出力の準備を、完了している。例えば、判定信号の入力されるタイミングに同期して、ポインタｍＰＴとしての“Ｈ”レベルの信号が、メイン側制御ユニット６６によって、アドレス信号ＡＤＲに対応する所定のＬＣＤ５０に供給される。ここで、ポインタｍＰＴは、シフトクロックｍＣＬＫの１番目のクロック信号に同期して、カラムアドレスに対応するＭＡに対応する所定のＬＣＤ５０に、保持される。ＬＣＤ５０内のレジスタ５０１のデータ保持状態が、“Ｈ”レベルとなり、“Ｈ”レベルの信号に基づいて、データパススイッチ５０５がオンする。これによって、カラムアドレスＭＡ（ここでは、アドレスＭＡ０）に対応するカラムブロックＣＢのカラムユニットＳＵが、ローカルデータパスＬＤＰ１（７５）に電気的に接続される。

置換判定回路３８２からの判定信号は、セレクタ６９の選択信号ＳＬＴとして、セレク
タ６９の制御端子に供給される。選択信号ＳＬＴが、“Ｌ”レベルである場合、ローカルデータパスＬＤＰ１（７５）が、セレクタ６９によって、グローバルデータパスＧＤＰ（７０）に接続される。この場合、ローカルデータパスＬＤＰ２（７５Ｒ）は、セレクタ６９によって、グローバルデータパスＧＤＰ（７０）から電気的に分離される。

図６に示されるように、外部アドレス信号ＡＤＲに基づいた選択カラムアドレスＭＡ０（ここでは、１番目のカラムブロックＣＢ＃０）が、不良でない場合、ポインタｍＰＴがセットされた状態のＬＣＤ５０に関して、カラムブロックＣＢが、アクセスされ、選択カラムアドレスＭＡ０としてのカラムユニットＣＵとデータパスＧＤＰとの間で、データＤＴがシリアルに入出力される。

データの書き込み時、所定のサイズのデータＤＴが、グローバルデータパス７０、セレ
クタ６９によって選択されたローカルデータパス７５、オン状態のデータパススイッチ５０５及びカラムユニット選択スイッチ３１９を経由して、選択カラムユニットＣＵ内のラッチユニット３１１又はセンスアンプユニット３０１に入力される。
尚、データの書き込み時において、選択カラムユニットＣＵに入力されたデータは、す
ぐに書き込まれずに、１ページ分のデータが、複数のカラムブロックＣＢ及びカラムユニ
ットＣＵのラッチユニット及びセンスユニットにわたって格納された後に、アドレス信号
（物理ロウアドレス）が示す選択ワード線に書き込み電圧が印加されることによって、選
択ワード線に接続された複数のメモリセルＭＣに一括に書き込むことができる。

データの読み出し時、所定のサイズのデータＤＴが、選択カラムユニットＣＵ内のラッ
チユニット３１１又はセンスアンプユニット３０１に入力されている。そして、オン状態
のデータパススイッチ５０５及びカラムユニット選択スイッチ３１９、セレクタ６９によって選択されたローカルデータパス７５及びグローバルデータパス７０を経由して、例えば、データ入出力バッファ（ページバッファ）７へ出力される。

尚、データの読み出し時において、選択カラムユニットＣＵから出力されたデータは、１ページ分のデータがデータ入出力バッファ７に格納されてからフラッシュメモリ１００の外部へ転送されてもよいし、選択カラムユニットＣＵからのデータ毎に、随時、外部へ転送されてもよい。

例えば、アドレス信号ＡＤＲ，Ａｉｎと不良カラムアドレスＣＲＤとが一致した場合に
おいて、ポインタｒＰＴを、所定のリダンダンシアドレスＲＤにいつでもセット可能なように、リダンダンシ側セット信号ｒＳＥＴは、セット信号制御部６８によって、“Ｈ”レベルに維持される。

外部アドレス信号ＡＤＲ又はその外部アドレス信号ＡＤＲから得られたポインタｍＰＴ
は、ポインタ／リダンダンシ制御回路３８の制御ユニット３８１のカウンタ６１内に、入
力される。フラッシュメモリ１００の動作クロックＣＬＫに同期して、ポインタｍＰＴのインクリメント動作（“＋１”の計算処理）が実行される。

インクリメントされた内部アドレス信号Ａｉｎは、これからアクセスしようとする（次
に選択される）カラムブロックＣＢのカラムユニットＣＵのカラムアドレス（ポインタ）ＭＡに対応している。

例えば、ポインタｍＰＴがあるＬＣＤ５０にセットされてからポインタが次の選択アド
レスのＬＣＤ５０にシフトされるまでの期間（選択カラムユニットＣＵに対してデータＤ
Ｔの入力又は出力が実行されている期間）において、インクリメントされた内部アドレス
信号Ａｉｎが、不良であるか否か判定される。

上述の外部アドレス信号ＡＤＲに対する動作と実質的に同様の動作によって、インクリ
メント処理によって得られた内部アドレス信号（ポインタ）Ａｉｎが、置換判定回路３８
２内の各比較ユニット６３１に入力される。入力されたアドレス信号Ａｉｎは、不良カラ
ムアドレスＣＲＤと比較され、比較結果が、各比較ユニット６３１から判定ユニット６５
へ出力される。比較結果に基づいた判定信号が、判定ユニット６５からカラム制御信号生
成ユニット３８４に出力され、選択信号ＳＬＴが、判定ユニット６５からセレクタ６９に
出力される。

内部アドレス信号Ａｉｎに対する良／不良の判定結果に依存せずに、ポインタｍＰＴは、所定の周波数のシフトクロックｍＣＬＫによって、データの入出力が全て完了したカラムユニットＣＵに対応するＬＣＤ５０から次に選択されるＬＣＤ５０にシフトされる。これによって、ローカルデータパス７５に接続されるカラムブロックＣＢが、自動的に順次切り替わる。

図６に示される例において、２番目のカラムアドレスＭＡ１が不良でない場合、１番目
のカラムアドレスＭＡ０に対応するカラムユニットＣＵに対するデータの入出力の後、シ
フトされたポインタｍＰＴによって、２番目のカラムアドレスＭＡ１に対応するカラムユニットが、ローカルデータパスＬＤＰ１に接続されている。一方、リダンダンシユニットＲＵに対応するＬＣＤ５０Ｒにポインタがセットされず、ローカルデータパス７５Ｒ及びグローバルデータパス７０に接続されない。

置換判定回路３８２による内部アドレス信号Ａｉｎの判定結果に基づいて、ローカルデータパスＬＤＰ１が、セレクタ６９の制御によって、グローバルデータパスＧＤＰに接続される。

そして、ローカルデータパスＬＤＰ１を経由したカラムユニットＳＵとグローバルデータパスＧＤＰとの間のデータ転送によって、アクセス対象の２番目のカラムアドレスＭＡ１に対応するカラムユニット（ここでは、２番目のカラムブロックＣＢ＃１）に対して、上述の１番目の選択アドレスＭＡ０に対する動作と同様に、データの入力、又は、データの出力が、実行される。

上述と同様に、動作対象のカラムユニットＣＵに対応するＬＣＤ５０から後続のＬＣＤ５０にポインタｍＰＴがシフトされるまでの期間において、インクリメントされた内部アドレス信号Ａｉｎと不良カラムアドレスＣＲＤとが、比較される。

図６に示される例において、メイン領域１１内の３番目のカラムアドレスＭＡ２は、不
良アドレスＣＲＤである。それゆえ、カラムアドレスＭＡ２が、不良カラムアドレスＣＲ
Ｄとして、不良アドレス記憶回路６４内の１つの不良カラムアドレス格納ラッチ６４１内
に格納されている。

カラムアドレスＭＡ２を示す内部アドレス信号Ａｉｎが、置換判定回路３８２内に入力
された場合、置換判定回路３８２の複数の比較ユニット６３１のうち、不良カラムアドレ
スＣＲＤ１としてカラムアドレスＭＡ２を格納しているラッチ６４１に対応する比較ユニ
ット６３１の出力信号（比較結果）は、“１”を示す。他の比較ユニット６３１の出力信
号は、“０”を示す。

各比較ユニット６３１からの信号は、判定ユニット６５に入力される。比較ユニット６
３１からの信号が、判定ユニット６５１の計算ユニット６５１のＯＲゲートの入力端子に
それぞれ入力される場合、複数の比較ユニット６３１からの信号において１つでも“１”
が含まれていれば、ＯＲゲートの出力（判定信号）は“１”となる。

それゆえ、これから選択されるメイン領域１１のカラムアドレスＭＡ２が不良である場
合、“Ｈ（１）”の判定信号が、置換判定回路３８２からカラム制御信号生成ユニット３
８４に出力される。

“Ｈ”の判定信号に基づいて、カラムブロックＣＢのリダンダンシユニットＲＵのセット信号ｒＳＥＴが、カラム制御信号生成ユニット３８４内のセット信号制御部６８によって、“Ｈ”レベルから“Ｌ”レベルにされる。

セット信号ｒＳＥＴが“Ｌ”レベルに遷移するタイミングで、制御信号ｒＰＴ，ｒＣＬＫが、カラム制御信号生成ユニット３８４のリダンダンシ側ユニット６８によって、生成される。例えば、“Ｈ”の判定信号に基づいて、シフトクロックｒＣＬＫが、リダンダンシ側制御ユニット６８によって生成され、シフトクロックｒＣＬＫの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移する。

シフトクロックｒＣＬＫが、リダンダンシカラムデコーダ３５０Ｒ内の各リダンダンシＬＣＤ５０Ｒに供給されるとともに、ポインタｒＰＴが、置換対象のアドレスに対応するリダンダンシＬＣＤ５０Ｒに、供給される。シフトクロックｒＣＬＫに同期したタイミングで、ポインタｒＰＴとしての“Ｈ”レベルの信号が、リダンダンシＬＣＤ５０Ｒに入力され、不良カラムアドレスＣＲＤに置換されるリダンダンシアドレスＲＤに、ポインタｒＰＴがセットされる。

そして、ポインタｒＰＴ及びシフトクロックｒＣＬＫによって、制御単位としてのリダンダンシユニットＲＵが、不良カラムアドレスＣＲＤ（＝ＭＡ２）が選択されるタイミングで、選択及び活性化される。

カラムブロックＣＢのリダンダンシユニットＲＵの選択及び活性化の動作は、カラムブ
ロックＣＢのカラムユニットＣＵの選択及び活性化の動作と実質的に同じである。

不良カラムアドレスＣＲＤ（不良のカラムユニットＣＵ）とリダンダンアドレスＲＡ（
リダンダンシユニットＲＵ）との置換処理により、リダンダンシユニットＲＵが選択される場合、ポインタｒＰＴがセットされたアドレスＲＤに対応するリダンダンシＬＣＤ５０Ｒ内のレジスタ５０１に、“Ｈ”レベルの信号が保持され、その信号に基づいて、リダンダンシＬＣＤ５０Ｒ内のデータパススイッチ５０５Ｒがオンする。

このように、不良カラムユニットＣＵを含むカラムブロックＣＢと、置換されるリダンダンシユニットＲＵを含むカラムブロックＣＢが選択される。また、不良カラムアドレスＣＲＤと置換されるリダンダンシユニットＲＵに対応するカラムユニット選択スイッチ３１９が、オンされる。これによって、不良カラムアドレスＣＲＤと置換されるリダンダンシユニットＲＵが活性化され、リダンダンシユニットＲＵが、ローカルデータパスＬＤＰ２に、接続される。

尚、メイン領域１１側の不良カラムユニットＣＵがリダンダンシユニットＲＵと置換される場合でもあっても、所定の周波数のシフトクロックｍＣＬＫが継続して出力されている。それゆえ、カラムユニットＳＵのカラムアドレスＭＡ２が不良である場合であっても、ポインタｍＰＴは、シフトクロックｍＣＬＫに同期して、不良カラムアドレスＭＡ２に対応するＬＣＤ５０にセットされ、不良カラムユニットＣＵが、ローカルデータパスＬＤＰ１に導通している。

上述のように、本実施形態において、ローカルデータパスＬＤＰ１とローカルデータパスＬＤＰ２とは、セレクタ６９を介して、グローバルデータパス７０に接続されている。内部アドレス信号Ａｉｎと不良カラムアドレスＣＲＤとの比較結果に対応する判定信号が、選択信号ＳＬＴとして、セレクタ６９に供給される。これから選択されるカラムブロックＣＢのカラムアドレス（ここでは、アドレスＭＡ２）と不良カラムアドレスＣＲＤとが一致した場合、選択信号ＳＬＴとしての判定信号は、“Ｈ（１）”レベルを示している。

“Ｈ”レベルの選択信号（判定信号）ＳＬＴが、セレクタ６９に供給された場合、ローカルデータパスＬＤＰ２が、セレクタ６９によって、グローバルデータパスＧＤＰに接続される。ローカルデータパスＬＤＰ１は、セレクタ６９によって、グローバルデータパスＧＤＰから電気的に分離される。それゆえ、不良カラムアドレスＣＲＤのカラムユニットが、ローカルデータパスＬＤＰ１と接続されていても、不良カラムアドレスＣＲＤのカラムユニットとグローバルデータパスＧＤＰとの間のデータ転送は、セレクタ６９によって遮断される。

セレクタ６９が、グローバルデータパス７０と２つのローカルデータパス７５，７５Ｒ
との接続を切り替えるタイミングは、例えば、現在選択中のアドレスに対応するＬＣＤの
ポインタ保持状態が“Ｈ”レベルから“Ｌ”レベルに遷移するタイミング、換言すると、シフトクロックｍＣＬＫが“Ｈ”レベルから“Ｌ”レベルに遷移するタイミングに、同期する。

以上のように、不良を含むカラムユニットＳＵのカラムアドレスＭＡ２が、選択されるカラムアドレスである場合、そのカラムアドレスＭＡ２に対応するカラムユニットＣＵが、カラムアドレスＲＡ０に対応するリダンダンシユニットＲＵに置換される。不良カラムアドレスＭＡ２（ＣＲＤ０）のカラムユニットＣＵの代わりに、リダンダンシユニットＲＵがデータの入出力の対象として、アクセスされる。これによって、不良を含むカラムユニットＳＵが、救済される。

リダンダンシアドレスＲＡに対応するリダンダンシユニットＲＵが、グローバルデータパスＧＤＰに接続され、リダンダンシユニットＲＵに対して、データ書き込み時においてデータが入力される、又は、データ読み出し時においてデータが出力される。

データの読み出し時において、リダンダンシユニットＲＵがアクセス対象である場合であっても、不良のカラムユニットＣＵのデータは、メモリセルユニットからセンスユニット及びラッチユニットに読み出されている。上述のように、セレクタ６９によって、ローカルデータパス（ＬＤＰ２）がグローバルデータパスＧＤＰに接続され、ローカルデータパスＬＤＰ１は、グローバルデータパスＧＤＰから分離されている。それゆえ、リダンダンシユニットＲＵがアクセスされている場合、カラムブロックＣＢのカラムユニットＣＵからのデータは、グローバルデータパスＧＤＰ及び外部に出力されない。

尚、データ書き込み時において不良カラムユニットがリダンダンシユニットＲＵに置換
される場合、セレクタ６９によって、ポインタｒＰＴがセットされているリダンダンシＬ
ＣＤ５０Ｒに対応するリダンダンシユニットＲＵにおいて、そのリダンダンシカラムユニ
ットＲＵ内のラッチユニット３１１に、外部からのデータＤＴが入力され、不良カラムユ
ニット内のラッチユニット３１１に、データは入力されない。

不良カラムユニットと置換されたリダンダンシユニットＲＵとグローバルデータパスＧ
ＤＰとの間のデータＤＴの転送が完了した後、シフトクロックｒＣＬＫは、リダンダンシ側制御ユニット６７によって、“Ｈ”レベルから“Ｌ”レベルにされる。

この時、ポインタｒＰＴは、セット状態のＬＣＤ５０Ｒから後段のＬＣＤ５０Ｒにシフトされずに、例えば、データの入力又は出力が完了したアドレスＲＡ０に対応するリダンダンシＬＣＤ５０Ｒに、保持される。但し、リダンダンシユニットＲＵに対するアクセスが完了した後、ポインタｒＰＴは、後段のリダンダンシＬＣＤ５０Ｒにシフトされてもよいし、全てのリダンダンシＬＣＤ５０Ｒの信号保持状態が、一度リセット状態（“Ｌ”レベル）にされてもよい。

ここで、ポインタｒＰＴが保持されたＬＣＤにおいて、不良カラムアドレスＣＲＤと置換されるリダンダンシユニットＲＵに対応するカラムユニット選択スイッチ３１９が、オンされる。しかし、これから選択されるカラムブロックＣＢのカラムアドレスと不良カラムアドレスとが一致していなければ、セレクタ６９の制御によって、データパス７５Ｒはグローバルデータパス７０に接続されない。その結果として、ＬＣＤ５０ＲがポインタｒＰＴを保持していても、リダンダンシユニットＲＵ内のラッチユニット３１１に対するデータの入出力を行わないように制御することができる。

例えば、不良カラムユニットと置換されたリダンダンシユニットＲＵとグローバルデー
タパスＧＤＰとの間のデータＤＴの転送が完了した後、セット信号ｒＳＥＴは、次にカラムアドレスと不良カラムアドレスとが一致した時に、ポインタｒＰＴのセットがランダムなタイミングで可能なように、セット信号制御部６８によって、“Ｌ”レベルから“Ｈ”レベルに遷移される。

例えば、フラッシュメモリ１００の動作中において、選択されたリダンダンシアドレス
は、メモリコントローラ１２０又はホストデバイス１２０に通知されない。すなわち、フ
ラッシュメモリ１００の内部制御回路８又はポインタ／リダンダンシ制御回路３８は、不
良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとの置換処理によって、リダンダン
シアドレスＲＤがアクセスされ、リダンダンシアドレスＲＤに対応するリダンダンシユニ
ットＲＵにデータが入力されたこと、又は、リダンダンシユニットＲＵからデータが出力
されたことを、メモリコントローラ１２０又はホストデバイス１２０などの外部装置に、
通知しない。

リダンダンシユニットＲＵに対してデータＤＴが入力又は出力されている期間内におい
て、上述のカラムブロックＣＢ内のカラムユニットＣＵに対してデータが入力又は出力されている期間と同様に、不良カラムアドレスＣＲＤとこれから選択されるカラムブロックＣＢのカラムアドレス（内部アドレス信号）Ａｉｎが一致しているか否か、置換判定回路３８２によって、比較及び判定されている。

不良カラムアドレスＣＲＤとこれから選択されるカラムブロックＣＢのアドレス信号Ａｉｎとの比較結果及び判定結果に基づいて、次に選択されるカラムアドレスが不良ではないと判定された場合、判定信号に基づいて、シフトクロックｍＣＬＫ（又は、シフトクロックｒＣＬＫ）が“Ｈ”レベルから“Ｌ”レベルに立ち下がるタイミングにおいて、ローカルデータパスＬＤＰ１が、セレクタ６９によって、グローバルデータパスＧＤＰに電気的に接続される。この一方で、ローカルデータパスＬＤＰ２がグローバルデータパスＧＤＰから電気的に分離される。

そして、上述のカラムブロックＣＢのカラムアドレスに対する動作と同様に、シフトクロックｍＣＬＫに同期して、ポインタ（“Ｈ”レベルの信号）が、シフトされる。ポインタｍＰＴがセットされたＬＣＤ５０に関して、グローバルデータパス７０とカラムアドレスＭＡに対応するカラムユニットＣＵとの間で、データが転送される。

不良カラムアドレスＣＲＤとこれから選択されるアドレス信号Ａｉｎとの比較及び判定
結果に基づいて、次に選択されるカラムアドレス（例えば、アドレスＭＡｊ）が不良であ
ると判定された場合、判定信号に基づいて、シフトクロックｍＣＬＫが“Ｈ”レベルから“Ｌ”レベルに立ち下がるタイミングにおいて、ローカルデータパス７５Ｒが、セレクタ６９によって、グローバルデータパス７０に電気的に接続される。この一方、ローカルデータパス７５がグローバルデータパス７０から電気的に分離される。

リダンダンシ側セット信号ｒＳＥＴが“Ｈ”レベルから“Ｌ”レベルに遷移される期間
において、シフトクロックｒＣＬＫが、カラム制御信号生成ユニット３８４によって、“Ｌ”レベルから“Ｈ”レベルにされる。“Ｈ”レベルのシフトクロックｒＣＬＫによって、ポインタｒＰＴが、所定のリダンダンシＬＣＤ５０Ｒへシフトする。また、ポインタｒＰＴが新たに生成され、不良カラムアドレスＣＲＤと置換されるリダンダンシアドレスＲＤのリダンダンシＬＣＤ５０Ｒにセットされてもよい。

そして、上述のカラムブロックＣＢの不良カラムアドレスＣＲＤと置換されるリダンダンシアドレスに対する動作と同様に、ポインタｒＰＴがセットされたリダンダンシＬＣＤ５０に関して、グローバルデータパス７０と不良カラムアドレスＣＲＤに関連付けられたリダンダンシアドレスＲＤのリダンダンシユニットＲＵと間で、データが入力される、又は、データが出力される。

尚、リダンダンシユニットＲＵの使用されないリダンダンシアドレスＲＤに関して、不良カラムアドレス格納ラッチ６４１に、１ビット又は２ビットで示されるフラグデータを格納することによって、使用されないリダンダンシアドレス（リダンダンシユニット）を判別できる。このフラグデータに基づいて、未使用を示すフラグデータが格納された不良カラムアドレス格納ラッチ６４１に対応したリダンダンシアドレスＲＤがアクセスされないように、リダンダンシユニットＲＵに対する動作を制御できる。

以上の動作が、外部から要求された所定のサイズのデータの入力又は出力が完了するま
で、繰り返し行われる。上述のように、データの書き込み時において、所定のサイズのデ
ータが揃った後、各カラムユニットのラッチユニットに格納されたデータが、カラムユニットＣＵとリダンダンシユニットＲＵの複数のメモリセルＭＣに一括に書き込まれる。データの読み出し時において、所定のサイズのデータが入出力バッファ７内に揃った後、入出力バッファ７からフラッシュメモリ１００の外部へ転送される。

以上のように、本実施形態のフラッシュメモリに関して、メモリセルアレイ１のカラムユニットＣＵとリダンダンシユニットＲＵとにおいて、互いに独立なポインタｒＰＴ，ｍＰＴを用いて、カラムユニットＣＵ及びリダンダンシユニットＲＵのカラムの動作が、制御される。

これによって、本実施形態の不揮発性半導体記憶装置の制御方法によれば、メモリの動作特性が向上される。

（ｃ） まとめ
第１の実施形態のフラッシュメモリは、互いに独立なポインタｍＰＴ，ｒＰＴを用いて、カラム（カラムブロック及びカラムユニット）を制御する。

本実施形態のように、メモリセルアレイのカラムの制御がポインタによって実行される
ことによって、データの転送が高速化される。

本実施形態において、カラムユニットＳＵに対するカラムの制御は、所定の周波数のシフトクロックｍＣＬＫを用いてポインタｍＰＴをシフトさせ、所定の順序で、選択及び活性化されるカラムアドレスＭＡを切り替えることによって、実行される。一方、リダンダンシユニットＲＵに対するカラムの制御は、これから選択されるカラムアドレスＭＡが不良カラムアドレスＣＲＤであった場合に、不良カラムアドレスＣＲＤと置換されるリダンダンシアドレスＲＤに、カラムユニットＳＵ側の制御に用いるポインタｍＰＴとは独立に制御されるポインタｒＰＴをセットすることによって、実行される。
そして、本実施形態のフラッシュメモリは、選択されるカラムアドレスが正常であるか
不良であるかに応じて、独立に設けられたローカルデータパス７５，７５Ｒと外部に接続されるグローバルデータパス７０との接続を切り替える。その結果、リダンダンシユニットＲＵのデータをカラムユニットＣＵに転送することなく、高速にデータ転送することができる。以下、具体的に説明する。

一般的なフラッシュメモリにおいて、不良のカラムユニットＣＵのデータをリダンダンシユニットＲＵで置換する場合、リダンダンシユニットＲＵのデータは、一度カラムユニットＣＵのラッチ回路に出力され、データパスに転送される。

この場合、リダンダンシユニットＲＵからカラムユニットＣＵのラッチ回路へのデータ転送は、フラッシュメモリの動作速度が制限される可能性がある。

これに対して、本実施形態のフラッシュメモリ１００において、選択されるカラムアドレスが正常であるか不良であるかに応じて、独立に設けられたローカルデータパス７５，７５Ｒと外部に接続されるグローバルデータパス７０との接続を切り替える。すなわち、リダンダンシユニットＲＵからカラムユニットＣＵのラッチ回路へのデータ転送はなく、フラッシュメモリの動作速度がほとんど遅延しない。したがって、高速にデータ転送することができる。

また、本実施形態のフラッシュメモリによれば、カラムユニットＣＵに対応するラッチ（ラッチユニット）３１１に不良が生じた場合であっても、データはリダンダンシユニットＲＵからグローバルデータパス７０へと直接転送されるので、フラッシュメモリ全体（チップ）が不良と判定されない
フラッシュメモリの動作におけるタイミングのマージンを考慮すると、カラムブロックＣＢのカラムユニットＣＵにアクセスされた後に、リダンダンシユニットＲＵにポインタを直接セットし、再度カラムブロックＣＢのカラムユニットＣＵにポインタを直接セットし直す動作は、困難な場合がある。
これに対して、本実施形態のフラッシュメモリにおいて、カラムブロックＣＢのカラムユニットＣＵに対するポインタｍＰＴのセットは、最初のアドレス信号（外部アドレス信号）ＡＤＲがポインタ／リダンダンシ制御回路３８内に入力されたときのみで、カラムブロックＣＢのカラムユニットＣＵのポインタｍＰＴは、所定の周波数のシフトクロックｒＣＬＫに同期して、不良のカラムユニットＣＵが選択されているか否かに依存しない。

このように、本実施形態のフラッシュメモリにおいて、リダンダンシユニットＲＵにポインタｒＰＴがセットされた後に、カラムブロックＣＢのカラムユニットＣＵに対してポインタｍＰＴをセットし直す動作はない。その結果、本実施形態のフラッシュメモリによれば、タイミングのマージンを比較的容易に確保でき、且つ、動作も高速化できる。

本実施形態のフラッシュメモリにおいて、不良の救済処理によってリダンダンシユニットＲＵがアクセス状態であっても、カラムブロックＣＢのカラムユニットＣＵに対して、リダンダンシユニットＲＵに対する制御とは独立して、制御単位の選択（ポインタのシフト）が所定のサイクルで実行されている。それゆえ、本実施形態のフラッシュメモリは、入出力されるデータとアドレスとの対応関係のずれは、生じにくい。

また、本実施形態のフラッシュメモリのように、互いに独立なポインタｍＰＴ，ｒＰＴ
を用いて、メモリセルアレイ１のカラムブロックＣＢのカラムユニットＣＵ及びリダンダンシユニットＲＵ及びそれらに対応する回路を制御することによって、比較的簡便な回路で、カラムユニットＣＵの不良を救済できる。それゆえ、本実施形態のフラッシュメモリによれば、フラッシュメモリ内の不良を救済するための回路規模を小さくでき、フラッシュメモリのチップの面積を小さくできる。

（２） 第２の実施形態
図８乃至図１０を参照して、第２の実施形態の不揮発性半導体記憶装置（例えば、フラッシュメモリ）について、説明する。本実施形態において、第１の実施形態のフラッシュメモリが含む構成と実質的に同じ構成については、同じ符号を付す。本実施形態のフラッシュメモリにおいて、第１の実施形態のフラッシュメモリと実質的に同じ構成、同じ機能或いは同じ動作に関する説明は、必要に応じて行う。

図８は、第２の実施形態のフラッシュメモリのポインタ／リダンダンシ制御回路３８の
内部構成を示す模式図である。

メモリセルアレイ１のカラムブロックＣＢのリダンダンシユニットＲＵに対応する各回
路に関して、カラムアドレスの選択順序の規定が設定されていない場合がある。
本実施形態のフラッシュメモリは、リダンダンシアドレスＲＤの選択順序が規定されていない場合に、どのようなタイミングにおいてもカラムブロックＣＢのリダンダンシユニットＲＵに対応するＬＣＤ５０Ｒ内にポインタをセットするできる。そのため、リダンダンシアドレスＲＤにポインタがセットされるまで、セット信号ｒＳＥＴの信号レベルが、常に“Ｈ”レベルに維持される。

そして、選択されるメイン領域１１のカラムアドレスＭＡと不良カラムアドレスＣＲＤとが一致した場合に、ポインタｒＰＴが、リダンダンシアドレスＲＤに、逐次セットされる。

図８に示される第２の実施形態のフラッシュメモリは、ポインタｒＰＴのセットを制御する回路（以下では、ポインタ設定回路とよぶ）３８９を含む。

ポインタ設定回路３８９は、カラムブロックＣＢのスタートアドレスを示す外部アドレス信号ＡＤＲに基づいて、ポインタｒＰＴを最初にセットされるリダンダンシアドレスＲＤを、判別する。その判別結果に基づいて、カラムユニットＣＵに対するデータの入出力の開始前において、所定のリダンダンシＬＣＤ５０ＲにポインタｒＰＴがセットされる。

また、本実施形態において、所定の順序で選択されるカラムブロックＣＢのアドレスに対して、アドレスの配列に従った所定の順序でリダンダンシアドレスＲＤが所定の順序の不良カラムアドレスＣＲＤに関連付けられる。これによって、所定の順序に基づいたポインタｒＰＴのシフトによって、リダンダンシユニットＲＵを置換単位としての各リダンダンシアドレスが、一方向に順次選択され、データパス７０に接続される。

本実施形態のフラッシュメモリは、カラムブロックＣＢの選択されるカラムアドレスが不良カラムアドレスである場合に、設定された順序に基づいて、不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤ（置換単位又は救済単位）とが、置換及び選択される。

第２の実施形態のフラッシュメモリにおいて、リダンダンシアドレスに対して選択される順序を規定し、メモリセルアレイ１のカラムブロックＣＢのカラムユニットＣＵに対するアクセスとリダンダンシユニットＲＵに対するアクセスとをそれぞれ実行する例について、説明する。

図９は、不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとの対応関係の一例を示している。

図９に示されるように、本実施形態において、カラムユニットＣＵの複数のカラムアドレスにおいて、“３”を示すカラムアドレス（カラムユニット）ＭＡ３、“６”を示すカラムアドレスＭＡ６、“７”を示すカラムアドレスＭＡ７及び“９”を示すカラムアドレスＭＡ９が、不良カラムアドレスＣＲＤである場合について、述べる。例えば、“３”、“６”、“７”及び“９”のカラムアドレスＭＡ３、ＭＡ６，ＭＡ７，ＭＡ９は、先頭のカラムアドレス（“０”のカラムアドレス）ＭＡ０から数えて、４番目、７番目、８番目及び１０番目に選択されるアドレスにそれぞれ対応する。１つのカラムアドレスＭＡは、１つのカラムユニットＣＵに対応する。

本実施形態において、不良カラムアドレス格納ラッチ６４１は、例えば、不良カラムア
ドレスに対応して、昇順になるように、ソーティングされる。ソーティングされた不良カ
ラムアドレス格納ラッチ６４１が、置換単位（救済単位）であるリダンダンシアドレスＲ
Ｄに、それぞれ対応付けられている。

リダンダンシ領域１２内の複数のリダンダンシアドレスＲＤにおいて、１番目のリダン
ダンシアドレスＲＤ０は、“３”のカラムアドレスＭＡ３（＝ＣＲＤ０）の置換対象とし
て用いられ、２番目のリダンダンシアドレスＲＤ１は、“６”のカラムアドレスＭＡ６（
＝ＣＲＤ１）の置換対象として用いられ、３番目のリダンダンシアドレスＲＤ２は、“７
”のカラムアドレスＭＡ７（＝ＣＲＤ２）の置換対象として用いられ、４番目のリダンダ
ンシアドレスＲＤ３は、“９”のカラムアドレスＭＡ９（＝ＣＲＤ３）の置換対象として
用いられている。１つのリダンダンシアドレスＲＤは、１つのリダンダンシユニットＲＵ
に対応している。例えば、隣接するリダンダンシアドレスＲＤのリダンダンシユニットＲ
Ｕは、異なるカラムブロックＣＢに属し、異なるリダンダンシＬＣＤ５０Ｄによって、制御される。

尚、不良カラムアドレス格納ラッチ６４１のソーティングに関しては、不良アドレス情
報内の不良カラムアドレスＣＲＤを並び替えることによって、比較的容易に実行される。

不良カラムアドレスＣＲＤを、格納ラッチ６４１に格納する際に、内部制御回路８によっ
て自動的にソーティングが実行されてもよいし、不良カラムアドレスＣＲＤに基づいて外
部（例えば、メモリコントローラ又はホスト）からソーティングが実行されてもよい。ま
た、フラッシュメモリの内部処理によって自動的に実行されたソーティングに対して、外
部からソーティング結果を書き換えることもできる。

フラッシュメモリのユーザーの使用時において、メイン領域１１内のカラムに不良が生じた場合であっても、メモリコントローラ１２０又はホストデバイス１２０によって、不良を含むカラムユニットＣＵに対応するカラムアドレスが、不良カラムアドレスとして新たに追加され、不良カラムアドレスとリダンダンシアドレスとの関連付けのために再びソーティングされることが、可能である。

図８に示されるように、ポインタ／リダンダンシ制御回路３８は、リダンダンシ側ポイ
ンタ設定回路３８９を含んでいる。ポインタ設定回路３８９は、複数の比較ユニット６３９を含む比較回路６３Ｚと、計算ユニット６２とを有している。

ポインタ設定回路３８９内の各比較ユニット６３９は、フラッシュメモリの動作のスタートアドレスを示す外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤとの大小関係を比較する。

ポインタ設定回路３８９が用いる不良カラムアドレスＣＲＤは、置換判定回路３８２内の不良カラムアドレス格納ラッチ６４１からポインタ設定回路３８９内の比較ユニット６３９へ、それぞれ転送される。尚、置換判定回路３８２内の不良カラムアドレス格納ラッチ６４１とは別途に追加されたラッチが、リダンダンシ側ポインタ設定回路３８９の比較ユニット６３９に対応するように、設けられてもよい。

比較ユニット６３９は、不良カラムアドレスＣＲＤ（不良カラムアドレス格納ラッチ６
４１）と一対一で対応するように、ポインタ設定回路３８９内の比較回路６３Ｚ内に、設けられている。

ポインタ設定回路３８９内の比較ユニット６３９は、外部アドレス信号ＡＤＲが不良カラムアドレスＣＲＤより大きいか否か判定する。比較ユニット６３９は、外部アドレス信号ＡＤＲの値が不良カラムアドレスＣＲＤの値以下である場合、“Ｌ（０）”レベルの信号を、後段の計算ユニット６２へ出力する。比較ユニット６３９は、外部アドレス信号ＡＤＲの値が不良カラムアドレスＣＲＤの値より大きい場合、“Ｈ（１）”レベルの信号を、後段の計算ユニット６２へ出力する。

計算ユニット６２は、例えば、カウンタによって形成されている。計算ユニットとしてのカウンタ６２は、外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤとの比較結果のうち、外部アドレス信号ＡＤＲが不良カラムアドレスより大きい比較結果の個数（“Ｈ”レベルの信号の個数）を、カウントする。カウンタ６２は、計算結果（“Ｈ”のカウント数）を、カラム制御信号生成ユニット３８４に出力する。

カウンタ６２からの計算結果に基づいて、ポインタ設定回路３８９は、制御信号ＳＲＰを出力する。カラム制御信号生成ユニット３８４は、制御信号ＳＲＰに基づいて、カウンタ６２のカウント数に対応したリダンダンシアドレスＲＤにポインタｒＰＴをセットするために、最初に選択されるリダンダンシアドレスＲＤを制御する所定のリダンダンシＬＣＤ５０Ｒに、“Ｈ”レベルの信号を出力し、“Ｈ”レベルの信号を保持させる。

カラム制御信号生成ユニット３８４は、リダンダンシＬＣＤ５０Ｒに、“Ｈ”レベルの
信号を保持させるために、例えば、シフトクロックｒＣＬＫを、“Ｈ”レベルにする。但し、シフトクロックｒＣＬＫが“Ｌ”レベルに設定された状態において、リダンダンシＬＣＤ５０Ｒに、“Ｈ”レベルの信号が保持させてもよい。

制御信号ＳＲＰに基づいて、リダンダンシ側セット信号ｒＳＥＴは、リダンダンシ側ポ
インタｒＰＴをセットするタイミングで、カラム制御信号生成ユニット３８によって、“
Ｌレベルから”“Ｈ”レベルにされる。そして、ポインタｒＰＴが所定のリダンダンシアドレスＲＤにセットされた後、リダンダンシ側セット信号ｒＳＥＴは、“Ｌ”レベルにされる。

図１０を用いて、第２の実施形態のフラッシュメモリの動作について、説明する。図１
０は、本実施形態のフラッシュメモリの動作例を説明するためのタイミングチャートを示
している。

本実施形態では、カラムユニットＣＵに対する“５”を示すカラムアドレスＭＡ５が、外部アドレス信号ＡＤＲとして、カラム制御回路３内に入力された場合を例にあげて、説明する。

リダンダンシアドレスＲＤと不良カラムアドレスＣＲＤとの対応関係は、例えば、図９
に示されように、あらかじめソーティングされ、例えば、カラムアドレスＭＡの昇順に、
不良カラムアドレスＣＲＤ０，ＣＲＤ１，ＣＲＤ２・・・・が、リダンダンシアドレスＲ
Ｄ０，ＲＤ１，ＲＤ２・・・に、それぞれ関連づけられている。

カラムユニットＣＵに対する“５”のカラムアドレスＭＡ５を示す外部アドレス信号（スタートアドレス）ＡＤＲが、ポインタ／リダンダンシ制御回路３８内に入力される。

“５”の外部アドレス信号ＡＤＲは、アドレス生成ユニット３８１を経由して、置換判
定部３８２に内部アドレス信号（カラムアドレス）Ａｉｎとして入力されると共に、リダ
ンダンシ側ポインタ設定回路３８９の比較回路６３Ｚに入力される。そして、リダンダン
シ側ポインタ設定回路３８９の比較回路６３Ｚ内の各比較ユニット６３９によって、“５
”の外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤ０，ＣＲＤ１，ＣＲＤ２，ＣＲ
Ｄ３との大小関係が、それぞれ比較される。

外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤ０として“３”のカラムアドレス
との比較に関して、アドレス信号ＡＤＲの値である“５”は、不良カラムアドレスＣＲＤ
０の値である“３”より大きい。それゆえ、不良カラムアドレスＣＲＤ０に対応する比較
ユニット６３９において、ＡＤＲ＞ＣＲＤの関係を有する。この場合において、外部アド
レス信号ＡＤＲより小さい不良カラムアドレスＣＲＤを格納するラッチ６４１に対応する
比較ユニット６３９は、“Ｈ（１）”の比較結果を出力する。

外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤ１としての“６”のカラムアドレ
スＭＡ６との比較に関して、アドレス信号ＡＤＲの値の“５”は、不良カラムアドレスＣ
ＲＤ１の値の“６”より小さい。それゆえ、不良カラムアドレスＣＲＤ１に対応する比較
ユニット６３９において、ＡＤＲ＞ＣＲＤの関係を有さない。この場合において外部アド
レス信号ＡＤＲより大きい不良カラムアドレスＣＲＤを格納するラッチ６４１に対応する
比較ユニット６３９は、“Ｌ（０）”の比較結果を出力する。

また、外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤ２，ＣＲＤ３としての“７
”及び“９”との比較のそれぞれに関しても、不良カラムアドレスＣＲＤ１に対応する比
較ユニット６３９と同様に、外部アドレス信号ＡＤＲの値の“５”は、不良カラムアドレ
スＣＲＤ２，ＣＲＤ３の値の“７”及び“９”よりそれぞれ小さい。それゆえ、不良カラ
ムアドレスＣＲＤ２，ＣＲＤ３に対応する各比較ユニット６３９において、Ａｉｎ＞ＣＲ
Ｄの関係が成立せず、各比較ユニット６３９は、“Ｌ（０）”の比較結果を、それぞれ出
力する。

外部アドレス信号ＡＤＲと各不良カラムアドレスＣＲＤとの比較結果が、後段のカウン
タ６２に出力される。カウンタ６２は、比較ユニット６３９からの複数の比較結果のうち
、“Ｈ（１）”レベルの信号の個数をカウントする、換言すると、比較ユニット６３９か
らの出力である“１”又は“０”の加算処理を行う。

上述のように、４つの比較結果のうち、１つの出力が“１”、残りの出力が“０”であ
る場合、カウンタ６２の出力（“１”のカウント結果、加算結果）は、１となる。

カウンタ６２の出力としての“１（0001）”の値は、複数のリダンダンシアドレスＲＤ
のうち、２番目のリダンダンシアドレスＲＤ１に、関連付けられている。

それゆえ、ポインタｒＰＴをセットするために、リダンダンシ側セット信号ｒＳＥＴは、制御信号ＳＲＰに基づいて、“Ｌ”レベルから“Ｈ”に設定される。

ポインタ設定回路３８９からの制御信号ＳＲＰに基づいて、２番目のリダンダンシアドレスＲＤ１にポインタｒＰＴをセットするために、“Ｈ”レベルの信号が、２番目のリダンダンシアドレスＲＤ１に対応するリダンダンシＬＣＤ５０Ｒに、出力される。これによって、リダンダンシアドレスＲＤに対応するリダンダンシＬＣＤ５０Ｒのレジスタ５０１Ｒが、“Ｈ”レベルの信号を保持する。

リダンダンシポインタｒＰＴが所定のリダンダンシアドレスＲＤにセットされた後、リ
ダンダンシ側セット信号ｒＳＥＴは、“Ｈ”レベルから“Ｌ”レベルに設定され、入力さ
れた外部アドレス信号ＡＤＲ（又はコマンド）に対応した動作期間中において“Ｌ”レベ
ル状態が継続される。

また、“５”の外部アドレス信号ＡＤＲは、ポインタ設定回路３８９に入力されるのと実質的に同時に、置換判定回路３８２の各比較ユニット６３１Ｚに入力され、第1の実施形態で述べた動作と実質的に同じ動作が実行される。

ポインタ設定回路３８９の動作と実質的に同時に、スタートアドレスとしての外部アドレス信号ＡＤＲが、置換判定回路３８２内において、不良カラムアドレスＣＲＤ０，ＣＲＤ１，ＣＲＤ２，ＣＲＤ３と、それぞれ比較される。

スタートアドレスとしての外部アドレス信号ＡＤＲに関して、“５”のカラムアドレス
ＭＡに対応するメイン領域１１のカラムユニットＣＵは、置換判定回路３８２の判定ユニ
ット６５によって、不良を含まないカラムアドレスと判定される。カラムブロックＣＢ内において、アドレスＭＡ５に対応するＬＣＤ５０のレジスタ５０１に、“Ｈ”レベルの信号が入力され、外部アドレス信号（スタートアドレス）ＡＤＲに対応するカラムブロックＣＢ及びカラムユニットＣＵに、ポインタｍＰＴがセットされる。

外部アドレス信号ＡＤＲと不良カラムアドレスＣＲＤとの判定結果に基づいて、セレク
タ６９は、ローカルデータパス７５とグローバルデータパス７０とを接続する。

一方、ローカルデータパス７５Ｒは、セレクタ６９によって、グローバルデータパス７０から電気的に分離される。それゆえ、リダンダンシアドレスＲＤがアクセスされる前に、ポインタｒＰＴのセット状態であることに対応する“Ｈ”レベルの信号が、リダンダンシＬＣＤ５０Ｒに、あらかじめ保持された場合であっても、ポインタｒＰＴがセットされたリダンダンシアドレスＲＤに対応するリダンダンシユニットＲＵが、グローバルデータパス７０に接続されることはない。

したがって、ポインタｒＰＴがあらかじめセットされていたとしても、スタートアドレスＡＤＲに対応する正常なカラムユニットＣＵのアクセスに、ポインタｒＰＴがセットされたリダンダンシユニットＲＵが悪影響を及ぼすことはない。

スタートアドレスＡＤＲ（“５”）に対応するカラムユニットＣＵのデータの入力又は
出力が完了した後、メイン領域１１側にセットされたポインタｍＰＴは、所定の周波数のシフトクロックｍＣＬＫに同期して、メインカラムデコーダ３５０のＬＣＤ５０間において、順次シフトされる。

置換判定回路３８２は、インクリメントされたカラムアドレス（内部アドレス信号）Ａ
ｉｎに対して、上述のカラムアドレスＡｉｎと不良カラムアドレスＣＲＤとの比較を、順
次実行する。例えば、ポインタ設定回路３８９は、外部アドレス信号ＡＤＲに対応するカラムアドレスと不良カラムアドレスＣＲＤとの比較を完了すると、次の外部アドレス信号ＡＤＲが入力されるまで駆動されず、インクリメントされたカラムアドレスＡｉｎに対する比較処理を実行しない。

メイン領域１１内の“６”に対応するカラムアドレスＭＡ６が動作対象となる場合、“
６”のカラムアドレスＭＡ６は不良カラムアドレスＣＲＤ１であるため、置換判定回路３
８２の判定ユニット６５１の出力信号は、置換処理を示す“１”となる。これによって、
シフトクロックｒＣＬＫが“Ｈ”レベルに遷移し、リダンダンシユニットＲＵに対するアクセスが実行される。

第１の実施形態で述べた動作と実質的に同様に、“６”のカラムアドレス（不良カラム
アドレス）に関連付けられたリダンダンシアドレスＲＤ１のリダンダンシユニットＲＵが
、セレクタ６９によってグローバルデータパス７０に電気的に接続される。そして、リダ
ンダンシユニットＲＵとグローバルデータパス７０との間で、データＤＴが直接転送され
る。

“６”のカラムアドレスと置換されたリダンダンシユニットＲＵに対するデータの入力
又は出力が完了した後、シフトクロックｒＣＬＫは、“Ｈ”レベルから“Ｌ”レベルに遷移される。

尚、上述のように、メイン領域１１内の不良カラムユニットは、ポインタｍＰＴがセットされていても、グローバルデータパス７０に接続されない。置換されたリダンダンシユニットＲＵに対するアクセス後、メイン領域１１内の不良カラムユニットＣＵにセットされたポインタｍＰＴは、シフトクロックｍＣＬＫに同期して、次のカラムアドレスに、シフトされる。シフトされたポインタｍＰＴが、次段のＬＣＤ５０にセットされる。

図９に示されるように、カラムブロックＣＢにおいて、“６”に連続する“７”のカラムアドレスＭＡ７に対応するカラムユニットＣＵが、不良である場合、２つのリダンダンシユニットが連続してアクセスの対象となる。

置換判定回路３８２による判定結果に基づいて、シフトクロックｒＣＬＫの信号レベルが“Ｈ”レベルに遷移され、そのシフトクロックｒＣＬに同期して、隣接するリダンダンシＬＣＤ５０Ｒ間において、ポインタｒＰＴに対応する“Ｈ”レベルの信号がシフトする。

本実施形態において、所定の順序で不良カラムアドレスＣＲＤとリダンダンシアドレス
ＲＤとが関連付けられ、リダンダンシアドレスＲＤの選択順序があらかじめ設定されてい
る。それゆえ、リダンダンシ側セット信号ｒＳＥＴが“Ｈ”レベルに設定されること無し
に、ポインタｒＰＴは、シフトクロックｒＣＬＫのみで、隣接するリダンダンシアドレスＲＤにシフトする。

上述の動作と同様に、“７”のカラムアドレスＭＡ７の不良カラムユニットと置換され
たリダンダンシユニットＲＵがアクセスされ、リダンダンシユニットＲＵに対するデータ
ＤＴの入力又は出力が実行される。

この後、第１の実施形態で述べた動作と同様に、内部アドレス信号（インクリメントさ
れたカラムアドレス）Ａｉｎと不良カラムアドレスＣＲＤとの比較結果に基づいて、カラムユニットＣＵ及びリダンダンシユニットＲＵのいずれか一方が、セレクタ６９を介して、グローバルデータパス７０に電気的に直接接続される。

尚、図９に示される例において、外部アドレス信号ＡＤＲが、複数の不良カラムアドレ
スＣＲＤの中で最も小さい不良カラムアドレスＣＲＤ０（ここでは、“３”）より小さい
場合、ポインタ設定回路３８９内のすべての比較ユニット６３９に関して、ＡＤＲ＞ＣＲＤの関係を有さない。それゆえ、比較ユニット６３９の出力（比較結果）は、全て“０（Ｌ）”レベルとなる。この場合、カウンタ６２の出力（カウントされた“Ｈ”の個数）は“０(0000)”となる。カウンタ６２の出力が“０”の場合、ポインタｒＰＴは、最も小さい不良カラムアドレスＣＲＤ０との置換対象となるリダンダンシアドレスＲＤ０にポインタがセットされ、“Ｈ”レベルの信号がそのリダンダンシアドレスＲＤ０に対応するリダンダンシＬＣＤ５０Ｒに保持される。

例えば、“８”の外部アドレス信号ＡＤＲが入力された場合、ポインタ設定回路３８９の各比較ユニット６３９の出力は、“１”が３つ、“０”が１つとなり、カウンタ６２の計算結果は、“３（0011）”となる。これによって、“９”の不良カラムアドレスＣＲＤ３に関連付けられたリダンダンシアドレスＲＤ３に、ポインタｒＰＴがセットされる。

不良カラムアドレスＣＲＤと一致する外部アドレス信号ＡＤＲが入力された場合（ここ
では、“７”のアドレス信号が入力された場合）、ポインタ設定回路３８９の各比較ユニット６３９の出力は、“１”が２つ、“０”が２つとなり、カウンタ６２の計算結果は、“２（0010）”となる。この計算結果は、“７”のカラムアドレスＣＲＤ２に関連付けられたリダンダンシアドレスＲＤ２を、示す。また、スタートアドレスとしての外部アドレス信号ＡＤＲに対する置換判定回路３８２の判定結果も、不良カラムアドレスＣＲＤ２が入力されたことを示す。これによって、ポインタ設定回路３８９の制御信号ＳＲＰによって、リダンダンシアドレスＲＤにポインタがセットされ、置換判定回路３８２及びカラム制御信号生成ユニット３８４によって、シフトクロックｒＣＬＫが生成される。

それゆえ、スタートアドレスが不良カラムアドレスＣＲＤである場合であっても、本実
施形態のフラッシュメモリが含む置換判定回路３８２及びポインタ設定回路３８９によって、ポインタｒＰＴをセットすることができ、不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとを置換できる。

以上のように、本実施形態において、不良カラムアドレスＣＲＤとリダンダンシアドレ
スＲＤとがソーティングされ、不良カラムアドレスＣＲＤの配列に応じて、リダンダンシ
アドレスＲＤの選択順序が規定される。リダンダンシアドレスＲＤの選択順序を規定した
状態で、これから選択されるアドレス（例えば、ある動作シーケンスで最初に選択される
アドレス）ＡＤＲと不良カラムアドレスＣＲＤとを比較することによって、最初にアクセ
ス対象となるリダンダンシアドレスＲＤが、置換処理によって活性化される前に、そのリ
ダンダンシアドレスＲＤに対してポインタｒＰＴをあらかじめセットすることができる。

これによって、本実施形態のフラッシュメモリは、ポインタｒＰＴの制御を、ポインタｍＰＴの制御と同様に、クロックｒＣＬＫに同期したポインタｒＰＴのシフトによって実行でき、シフトされたポインタｒＰＴがセットされたリダンダンシアドレスＲＤに、アクセスできる。

したがって、第２の実施形態の不揮発性半導体記憶装置及びその制御方法によれば、第１の実施形態と同様の効果が得られると共に、不揮発性半導体記憶装置の動作特性を向上できる。

（３） 第３の実施形態
図１１乃至図１４を参照して、第３の実施形態の不揮発性半導体記憶装置（例えば、フラッシュメモリ）について、説明する。本実施形態のフラッシュメモリにおいて、第１及び第２の実施形態のフラッシュメモリと実質的に同じ構成、機能及び動作に関する説明は、必要に応じて行う。

図１１は、第３の実施形態のフラッシュメモリのポインタ／リダンダンシ制御回路の内
部構成を示す模式図である。

リダンダンシユニットＲＵが、不良セル、不良ビット線、不良センスユニット３０１、或いは、不良ラッチユニット３１９を含む可能性がある。

図１１に示されるように、本実施形態のフラッシュメモリは、リダンダンシアドレスＲＤの正常／不良を示すフラグデータＦＬＧが、リダンダンシアドレスＲＤに関連付けられた不良カラムアドレス格納ラッチ６４１に付加される。例えば、リダンダンシアドレスＲＤの良／不良を示すフラグデータ（不良リダンダンシ情報）は、メモリコントローラ１２０又はホストデバイス１２０などの外部装置に通知しないことができる。

本実施形態のフラッシュメモリは、フラグデータＦＬＧを用いて、リダンダンシユニットＲＵが不良のリダンダンシアドレスＲＤを含む場合においても、互いに独立したポインタｍＰＴ，ｒＰＴによって、カラムユニットＣＵとリダンダンシユニットＲＵとを、置換する。

図１２は、不良カラムアドレスＣＲＤとリダンダンシアドレスＲＤとの対応関係の一例を示す模式図である。

図１２に示されるように、リダンダンシユニットＲＵにおいて、２番目のリダンダンシアドレスＲＤ１が不良である場合を例示して、本実施形態のフラッシュメモリについて説明する。図１２において、カラムブロックＣＢのカラムユニットＣＵ内において、“３”、“７”及び“９”のカラムアドレスＭＡ３，ＭＡ７，ＭＡ９が、不良カラムアドレスＣＲＤ０，ＣＲＤ１，ＣＲＤ２の場合を例示している。

例えば、１番目のリダンダンシアドレスＲＤ０が、“３”のカラムアドレスＭＡ３（Ｃ
ＲＤ０）に関連付けられ、３番目のリダンダンシアドレスＲＤ２が、“７”のカラムアド
レスＭＡ７（ＣＲＤ１）に関連付けられ、４番目のリダンダンシアドレスＲＤ３が、“９
”のカラムアドレスＭＡ９（ＣＲＤ２）に関連付けられている。これによって、カラムブロックＣＢのカラムユニットＣＵ内の不良カラムアドレスＣＲＤが、リダンダンシユニットＲＵ内の正常なリダンダンシアドレスＲＤと置換される。
また、不良リダンダンシアドレスＲＤに関連付けられた不良カラムアドレス格納ラッチ
６４１Ｚ内には、ダミーアドレスＤＡが格納される。例えば、ダミーアドレスＤＡには、
不良リダンダンシアドレスＲＤの前後のリダンダンシアドレスＲＤに対応するカラムアド
レスＭＡ間のアドレスのうちいずれかのアドレスが、用いられる。すなわち、不良リダン
ダンシアドレスＲＤの前後のリダンダンシアドレスＲＤに対応するカラムアドレスＭＡを
“Ｍｎ”、“Ｍｍ”（Ｍｎ、Ｍｍは０以上の整数で、Ｍｍは“２”よりも２以上大きい）
であるとすると、Ｍｎ＜ダミーアドレスＤＡ＜Ｍｍの大小関係となる。

図１１及び図１２に示されるように、本実施形態のフラッシュメモリにおいて、１ビッ
ト又は２ビット以上のフラグデータＦＬＧが、各リダンダンシアドレスＲＤに対応する不
良カラムアドレス格納ラッチ６４１に、追加される。各不良カラムアドレス格納ラッチ６
４１Ｚは、メイン領域１１の不良カラムアドレスＣＲＤとともに、リダンダンシ領域１２
の不良リダンダンシ情報をフラグデータＦＬＧとして格納している。

本実施形態において、“０”のフラグデータＦＬＧが、不良を含まないリダンダンシア
ドレス（ここでは、リダンダンシアドレスＲＤ０，ＲＤ２，ＲＤ３）に関連付けられた不
良カラムアドレス格納ラッチ６４１Ｚに、格納される。“１”のフラグデータＦＬＧが、
不良のリダンダンシアドレス（ここでは、リダンダンシアドレスＲＤ１）に関連付けられ
た不良カラムアドレス格納ラッチ６４１Ｚに、格納される。

内部アドレス信号（カラムアドレス）Ａｉｎと不良カラムアドレスＣＲＤとの比較結果
に加えて、“０”又は“１”のフラグデータＦＬＧに基づいて、リダンダンシアドレスＲ
Ａに対応するリダンダンシユニットＲＵとデータパス７０との接続関係が制御される。

図１３は、フラグデータＦＬＧを用いてリダンダンシ領域１２の動作を制御する置換判
定回路３８２の内部構成の一例を示している。

例えば、図１３に示されるように、フラグデータＦＬＧは、比較ユニット６３１の出力
とともに、ＡＮＤゲート６４９に入力される。比較ユニット６３１の出力（アドレスの比
較結果）とフラグデータＦＬＧとのＡＮＤ演算（論理和）によって、不良リダンダンシユ
ニットがデータパス７０に接続されないように、制御される。

判定ユニット６５は、比較ユニット６３１の出力を演算する計算ユニット（ＮＯＲゲー
トを含む回路）６５１に加えて、ＡＮＤゲート６４９の出力を計算/検知する回路（以下
では、不良リダンダンシアドレス判定ユニットとよぶ）６５９を含んでいる。

上述のように、内部アドレス信号Ａｉｎが、不良カラムアドレス格納ラッチ６４１Ｚ内
の不良カラムアドレスＣＲＤと一致しない場合において、比較ユニット６３１の比較結果
が“０”となるので、フラグデータが“０”又“１”であっても、ＡＮＤゲート６４９の
出力は、“０”となる。

内部アドレス信号Ａｉｎが示しているカラムアドレスが、不良カラムアドレス格納ラッ
チ６４１Ｚの不良カラムアドレスＣＲＤと一致した場合、比較ユニット６３１の比較結果
６３１は、“１”となる。フラグデータＦＬＧが“０”である場合、ＡＮＤゲート６４９
の出力は、“０”となる。“０”のフラグデータＦＬＧは、不良カラムアドレス格納ラッ
チ６４１Ｚに対応するリダンダンシアドレスＲＡが、正常であることを示している。

ＡＮＤゲート６４９の出力が全て“０”である場合、計算ユニット６５１の出力信号（
判定信号）に基づいて、カラム制御信号生成ユニット３８４及びセレクタ６９が駆動する
。不良リダンダンシアドレス判定ユニット６５９は、カラム制御信号生成ユニット３８４
及びセレクタ６９を駆動及び制御する信号を出力しない。

比較ユニット６３１が、“１”の比較結果を出力し、フラグデータＦＬＧが“１”であ
る場合、ＡＮＤゲート６４９の出力は、“１”となる。“１”のフラグデータＦＬＧは、
“１”のフラグデータＦＬＧを保持する不良カラム格納ラッチ６４１Ｚに対応するリダン
ダンシユニットが、不良であることを示している。ＡＮＤゲート６４９の出力が“１”で
ある場合、内部アドレス信号Ａｉｎは、ダミーアドレス（正常なカラムアドレス）ＤＡと
一致している。

判定ユニット６５内の不良リダンダンシアドレス判定ユニット６５９が、ＡＮＤゲート
６４９からの“１”の信号を検知した場合、比較ユニット６３１の“１”の信号に基づい
た置換処理が実行されないように（不良リダンダンシアドレスがアクセスされないように
）、不良リダンダンシアドレス判定ユニット６５９が、セレクタ６９の動作を制御する。

また、不良リダンダンシアドレス判定ユニット６５９が、ＡＮＤゲート６４９からの“
１”の信号を検知した場合、ダミーアドレスＤＡとして正常なカラムアドレスＭＡが用い
られているため、アクセスの対象は、カラムブロックＣＢのカラムユニットＣＵのカラムアドレスである。不良リダンダンシアドレス判定ユニット６５９からの制御信号によって、セレクタ６９が、ローカルデータパス７５を、グローバルデータパス７０に接続する。上述のように、置換処理が実行されている場合においても、ポインタｍＰＴは、所定の周期でシフトされ、不良/正常に関わらず、カラムアドレスに対応するカラムユニットＣＵは、ローカルデータパス７５に接続されている。

それゆえ、ダミーアドレスＤＡによって置換処理の対象と判定された場合であっても、
ＡＮＤゲート６４９からの“１”の出力信号及び不良リダンダンシアドレス判定ユニット
６５９の制御信号に基づいて、セレクタ６９の動作を制御することによって、カラムユニットＣＵを、グローバルデータパス７０に接続される。

このように、不良リダンダンシアドレスＲＤにポインタｒＰＴがセットされている状態
で、計算ユニット（ＯＲゲート）６５１の出力が置換処理を示す“１”となっても、不良
リダンダンシアドレスＲＤはグローバルデータパス７０に接続されず、カラムユニットＳＵのダミーアドレスＤＡに対応する正常なカラムユニット（カラムアドレス）とグローバルデータパス７０との間で、データＤＴが転送される。

不良リダンダンシアドレスにセットされたポインタｒＰＴは、置換判定回路３８２から
の制御信号及びシフトクロックｒＣＬＫに基づいて、次に置換対象となるリダンダンシアドレスＲＤに対応するリダンダンシＬＣＤ５０Ｒに、シフトされる。

このように、内部アドレス信号ＡｉｎとダミーアドレスＤＡとが一致した場合において
、ダミーアドレスＤＡに対応する比較ユニット６３１の出力とフラグデータＦＬＧとのＡ
ＮＤ演算は、“１”となる。ＡＮＤゲート６４９からの“１”の出力が検知された場合、
ダミーアドレスＤＡが格納された不良カラムアドレス格納ラッチ６４１に関連付けられて
いるリダンダンシアドレスＲＤは、アクセスされない。リダンダンシユニットＲＵ内の不良リダンダンシアドレス（不良のリダンダンシユニット又は不良のリダンダンシカラムブロック）は、スキップされる。

この一方で、正常なリダンダンシアドレスＲＤに関して、フラグデータＦＬＧが“０”
に設定されているので、比較ユニット６３１の出力（アドレスＡｉｎ，ＣＲＤの比較結果
）とフラグデータＦＬＧとのＡＮＤ演算が、“１”になることはない。

以上のように、フラグデータＦＬＧを用いて、不良リダンダンシアドレスＲＤ（不良リ
ダンダンシユニット）が、アクセスされないように、制御（スキップ）される。

不良リダンダンシアドレスＲＤに対応する不良カラムアドレス格納ラッチ６４１に格納
されるダミーアドレスＤＡに関して、ｋ番目のリダンダンシアドレスＲＤｋが不良である
場合、ｋ番目のリダンダンシアドレスＲＤｋに関連付けられた不良カラムアドレス格納ラ
ッチに、（ｋ＋１）番目のリダンダンシアドレスＲＤｋ＋１に関連付けられた不良カラム
アドレス格納ラッチが格納している不良カラムアドレスＣＲＤから１を引いたカラムアド
レスが、ダミーアドレスＤＡとして、格納される。

図１２に示される例において、２番目のリダンダンシアドレスＲＤ１が不良である場合
、ダミーアドレスＤＡを形成するために３番目のリダンダンシアドレスＲＤ２に関連付け
られている不良カラムアドレス格納ラッチ６４１Ｚ内の不良カラムアドレスの値（ここで
は、“７”）から１が減算（デクリメント）される。その減算されたカラムアドレスの値
“６”が、ダミーアドレスＤＡとして、不良リダンダンシアドレスＲＤ１に関連付けられ
た不良カラムアドレス格納ラッチ６４１Ｚ内に、格納される。

ここで、図１２に示される例において、ダミーアドレスＤＡとしての“６”のカラムア
ドレスＭＡ６が用いられ、内部カラムアドレスＡｉｎとして“６”の正常なカラムアドレ
スが、各比較ユニット６３１に入力された場合の動作について、述べる。

内部カラムアドレスＡｉｎとして入力された“６”のカラムアドレスに関して、比較ユ
ニット６３１の出力とフラグデータＦＬＧとが、ＡＮＤゲート６４９によって、計算され
る。

“６”のカラムアドレスは、正常なアドレスであるので、不良カラムアドレスＣＲＤと
関連付けられた比較ユニット６３１の出力は、“０”となる。
一方、不良リダンダンシアドレスＲＤに対応する不良カラムアドレス格納ラッチ６４１
Ｚに、ダミーアドレスＤＡとして“６”のアドレスが格納されているため、比較ユニット
６３１は、“１”を出力する。

そして、不良リダンダンシアドレスを示す“１”のフラグデータＦＬＧと、ダミーアド
レスＤＡと一致した比較ユニット６４１の“１”の出力によって、ダミーアドレスＤＡが
格納されたラッチ６４１Ｚに対応するＡＮＤゲート６４９の計算結果は、“１”となる。

ダミーアドレスＤＡは、不良を含まないカラムアドレスと同じ値（ここでは、“６”）
を有するので、ダミーアドレスＤＡに対応するカラムアドレスは、アクセスの対象となる
。それゆえ、ＡＮＤゲート６４９からの“１”の出力に基づいて、ローカルデータパス７５が、グローバルデータパス７０に接続され、ローカルデータパス７５Ｒが、グローバルデータパスに接続されないように、判定ユニット６５からの信号に基づいて、セレクタ６９が制御される。
これによって、ダミーアドレスＤＡとして扱われたカラムアドレスＭＡ６に対応する正
常なカラムユニットＣＵが、グローバルデータパス７０に接続される。

一方、不良リダンダンシアドレスＲＤに対応する不良リダンダンシユニットＲＵに、ポ
インタｒＰＴがセットされるが、セレクタ６９によって、グローバルデータパス７５に接
続されない。

このように、内部アドレス信号Ａｉｎが、不良リダンダンシアドレスに関連付けられた
ダミーアドレスＤＡと一致した場合、ダミーアドレスＤＡが示す正常なカラムユニットＣ
Ｕがアクセスされ、ダミーアドレスＤＡに関連付けられたリダンダンシアドレスＲＤが示
す不良リダンダンシユニットＲＵは、スキップされる。

ダミーアドレスＤＡと異なる値のカラムアドレスＡｉｎが、各比較ユニット６３１に入
力された場合において、上述のように、比較ユニット６３１の出力及びフラグデータＦＬ
Ｇの少なくとも一方は、“０”である。この場合、各ＡＮＤゲート６４９の計算結果は、
“０”となる。それゆえ、上述の動作のように、不良カラムアドレスＣＲＤと内部アドレ
ス信号Ａｉｎとの比較結果に基づいて、カラムアドレス（カラムユニットＣＵ、リダンダンシユニットＲＵ）のいずれか一方が、グローバルデータパス７０に接続される。

尚、連続した複数のリダンダンシアドレスＲＤが不良である場合、隣接する正常なリダ
ンダンシアドレスＲＤに関連付けられた不良カラムアドレス格納ラッチ６４１Ｚのアドレ
ス（不良カラムアドレス）から１ずつ減算した値が、連続した値のダミーアドレスＤＡと
して、連続した不良リダンダンシアドレスＲＤに関連付けられた不良カラムアドレス格納
ラッチ６４１に、それぞれ格納される。

ダミーアドレスＤＡが不良カラムアドレスＣＲＤに対する減算処理によって生成される
場合、ダミーアドレスＤＡが“０”のカラムアドレスＭＡ０より小さくなる可能性がある
。この場合において、不良リダンダンシアドレスＲＤを示すフラグデータＦＬＧを２ビッ
トで表現し、例えば、“０”のカラムアドレスＭＡ０より小さくなるダミーアドレスＤＡ
が格納される不良カラムアドレス格納ラッチ６４１Ｚにおいて、フラグデータＦＬＧの上
位の１ビットを“１”に設定すればよい。フラグデータＦＬＧの上位ビットによって、不
良リダンダンシアドレスに関連付けられた不良カラムアドレス格納ラッチ６４１のダミー
アドレスＤＡの値に関わらず、不良リダンダンシアドレスがアクセスされないように制御
される。

例えば、連続した複数のリダンダンシアドレスＲＤｋ−１，ＲＤｋ，ＲＤｋ＋１におい
て、リダンダンシアドレスＲＤｋが不良であり、その前後の正常なリダンダンシアドレス
ＲＤｋ−１，ＲＤｋ＋１が、メイン領域１１側の連続した不良カラムアドレスＭＡｊ，Ｍ
Ａｊ＋１にそれぞれ置換される場合がある。

但し、図１４に示されるメイン／リダンダンシのカラムアドレスの対応関係例のように
、不良リダンダンシアドレスの位置に応じて、不良カラムアドレスＣＲＤとリダンダンシ
アドレスＲＤとにおけるポインタｍＰＴ，ｒＰＴの制御の効率化のため、正常なリダンダ
ンシアドレスＲＤを未使用としてもよい。

ここで、２番目のリダンダンシアドレスＲＤ１が不良であり、カラムユニットＣＵの連続する“５”及び“６”のカラムアドレスＭＡ５，ＭＡ６が、不良である場合を例示して、説明する。

この場合、１番目のリダンダンシアドレスＲＤ０を、不良の“５”のカラムアドレスＭ
Ａ５の置換処理のために用いずに、“５”のカラムアドレスＭＡ５を正常な３番目のリダ
ンダンシアドレスＲＤ１に関連付け、“６”のカラムアドレスを正常な４番目のリダンダ
ンシアドレスＲＤ４に関連付けてもよい。２番目のリダンダンシアドレスＲＤ１は、不良
であるため、使用されず、上述のように、フラグデータＦＬＧ及びダミーアドレスＤＡが
格納される。

例えば、未使用の１番目のリダンダンシアドレスＲＤ０に対応する不良カラムアドレス
格納ラッチ６４１Ｚに、“１”のフラグデータＦＬＧと、不良のリダンダンシアドレスＲ
Ｄ１とは異なる値のダミーアドレスが、格納される。例えば、リダンダンシアドレスＲＤ
１のダミーアドレスＤＡ（“ＤＡ１”と表記する）には、リダンダンシアドレスＲＤ２に
対応するカラムアドレスＭＡより前のアドレスのうちいずれかのアドレスが、用いられる
。例えば、リダンダンシアドレスＲＤ０のダミーアドレスＤＡ（“ＤＡ０”と表記する）
には、不良リダンダンシアドレスＲＤ１に対応するカラムアドレスＭＡより前のアドレス
のうちいずれかのアドレスが、用いられる。すなわち、不良リダンダンシアドレスＲＤ１
の後のリダンダンシアドレス（ここでは、ＲＤ２）に対応するカラムアドレスＭＡを“Ｍ
ｚ”（ｚは０以上の整数で、ｚは“２”よりも２以上大きい値）であるとすると、ダミー
アドレスＤＡ０＜ダミーアドレスＤＡ１＜Ｍｚの大小関係となる。

このように、不良リダンダンシアドレスＲＤｋの前後の２つのリダンダンシアドレスＲ
Ｄｋ−１，ＲＤｋ＋１に、連続した不良カラムアドレスＣＲＤｋ，ＣＲＤｋ＋１が関連付
けられること無しに、正常なリダンダンシアドレスＲＤｋ−１が未使用にされ、連続する
不良カラムアドレスＣＲＤｋ，ＣＲＤｋ＋１が、連続するリダンダンシアドレスＲＤｋ＋
１，ＲＤｋ＋２に関連付けられるように、リダンダンシアドレスの選択順序が設定される
。これによって、リダンダンシ領域１２に対するポインタｒＰＴの制御を、効率化できる
。

尚、“Ｍｚ”が２よりも小さい場合は、前述したように、不良リダンダンシアドレスＲ
Ｄを示すフラグデータＦＬＧを２ビットで表現すれば良い。

本実施形態で述べたように、カラムブロックＣＢのリダンダンシユニットＲＵに対応する回路に不良が存在した場合においても、リダンダンシアドレスＲＤが不良であることを
示すフラグデータＦＬＧを用いて、不良リダンダンシアドレスを動作の対象から除外する
ことによって、フラッシュメモリの動作速度を劣化させずに、メイン領域１１の不良カラ
ムアドレスＣＲＤとリダンダンシアドレスＲＤとを置換できる。

尚、本実施形態のフラッシュメモリと第２の実施形態のフラッシュメモリとを組み合わ
せて、メイン領域１１及びリダンダンシ領域１２のカラムを制御することも可能である。

以上のように、第３の実施形態の不揮発性半導体記憶装置及びその制御方法によれば、第１及び第２の実施形態と同様の効果が得られると共に、不揮発性半導体記憶装置の動作特性を向上できる。

（４） 第４の実施形態
図１５を参照して、第４の実施形態の不揮発性半導体記憶装置（例えば、フラッシュメモリ）について、説明する。本実施形態のフラッシュメモリにおいて、第１の実施形態のフラッシュメモリと実質的に同じ構成、機能及び動作に関する説明は、必要に応じて行う。第４の実施形態の不揮発性半導体記憶装置は、第１の実施形態に対して、データラッチ回路９が比較回路８１に接続されている点と、複数のカラムユニットＣＵ内のカラムユニット選択スイッチ３１９の一端とリダンダンシユニットＲＵ内のカラムユニット選択スイッチ３１９の一端がラッチ回路９に共通に接続される点が相違し、その他の構成は第１の実施形態と同様であり、詳細な説明は省略する。

図１５に示すように、同じカラムブロックＣＢ内で、複数のカラムユニットＣＵのカラムユニット選択スイッチ３１９の一端と、リダンダンシユニットＲＵのカラムユニット選択スイッチ３１９の一端は、ラッチ回路７４に共通に接続される。したがって、カラムユニットＣＵのデータをラッチ回路７４に供給することができる。

図１５に示す比較回路８１は、所定のデータを保持するレジスタ８２を有する。比較回路８１は、ラッチ回路７４と電気的に接続される。比較回路８１は、ラッチ回路７４のデータとレジスタ８２で保持するデータを比較して、両者のデータが一致するとき内部制御回路８に所望の制御信号を出力する。

具体的な例を用いて説明する。

複数のカラムユニットＣＵのいずれかには、フラグデータを有する領域（フラグデータ領域）がある。フラグデータ領域からフラグデータを読み出すとき、カラムユニット選択スイッチ３１９を介してラッチ回路７４に一時記憶させておくことができる。

比較回路８１は、このフラグデータがレジスタ８２のデータと一致するか否かを比較して、一致するときに内部制御回路８に所望の信号を出力する。

書き込み動作／消去動作の回数が所望の回数を超えるときに“１”データを保持する第１フラグを例に説明すると、この第１フラグが“１”データとなっているかセレクタ６９から読み出さずとも、比較回路８１で第１フラグのデータを検知することができる。その結果、書き込み動作／消去動作の回数が所望の回数を超えるときに、内部制御回路８が制御方法を高速に変更することができる。

［その他］
本実施形態において、不揮発性半導体記憶装置として、フラッシュメモリを例示したが、本実施形態は、メモリセルアレイのカラムの制御方式が実質的に同じであれば、ＭＲＡＭ（Magneto resistive RAM）、ＲｅＲＡＭ（Resistive RAM）及びＰＣＲＡＭ（Phase Change RAM）のようなメモリにも適用できる。

本実施形態では、ＮＡＮＤ型フラッシュメモリを用いて説明したが、この場合に限られず、例えばメモリセルアレイ１が３次元のセル構造であってもよい。

メモリセルアレイ１の構成について、例えば図１６、図１７を用いて説明する。図１６は、変形例のメモリセルアレイの一部の斜視図である。図１７は、変形例に係るメモリセルアレイの一部の断面図である。図１６では２つのストリングユニットを有するメモリブロックの斜視図を例に説明する。図１７はｙｚ平面に沿っている。

図１６，図１７に示されるように、基板ｓｕｂの上方には導電材料からなるバックゲートＢＧが形成されている。バックゲートＢＧはｘｙ平面に沿って広がる。また、基板ｓｕｂの上方には複数のストリングユニットＳＵが形成されている。ストリングユニットＳＵには複数のストリングＳＴｒが形成されている。具体的には、ビット線ＢＬに対して直交する方向（図１６のｘ方向）に並んだ複数のストリングＳＴｒでストリングユニットＳＵは構成される。１つのブロックは、ｉ個のストリングユニットを含んでいる。ｉは自然数である。ストリングＳＴｒ_０を含むストリングユニットをストリングユニットＳＵ_０と呼ぶ。同様にストリングＳＴｒ_Ｙを含むストリングユニットをストリングユニットＳＵ_Ｙと呼ぶ（Ｙ＝１〜ｉ−１）。図示の便宜上、図１６では、ストリングユニットＳＵ_０とストリングユニットＳＵ_１のみを示した。末尾に数字が付いている参照符号（例えばストリングＳＴｒ_０〜ＳＴｒ_ｉ−１）が相互に区別される必要がない場合，参照符号の末尾の数字が省略された記載が用いられ，この記載は全ての添え字付きの参照符号を指すものとする。

図１６では、１つのストリングＳＴｒはｎ個のメモリセルトランジスタＭＴｒを含んでいる。ｎは自然数である。図１６および図１７は、１ストリングが１６個のセルトランジスタＭＴｒ_０〜ＭＴｒ_１５を含んでいる例を示している。セルトランジスタＭＴｒ_７とＭＴｒ_８とは、バックゲートトランジスタＢＴｒを介して接続されている。ソース側選択ゲートトランジスタＳＳＴｒおよびドレイン側選択ゲートトランジスタＳＤＴｒの各第１端は、それぞれ，セルトランジスタＭＴｒ_０、ＭＴｒ_１５と接続されている。トランジスタＳＳＴｒ、ＳＤＴｒの上方において，それぞれソース線ＳＬ、ビット線ＢＬが延びている。トランジスタＳＳＴｒおよびトランジスタＳＤＴｒの各第２端は、それぞれソース線ＳＬ、ビット線ＢＬと接続されている。

セルトランジスタＭＴｒ_０〜ＭＴｒ_１５は、半導体柱ＳＰおよび半導体柱ＳＰの表面の絶縁膜ＩＮ２（図１８に示す）を含んでいる。半導体柱ＳＰは例えばバックゲートＢＧの上方のシリコンからなる。１つのストリングＳＴｒを構成する２本の半導体柱ＳＰは、バックゲートＢＧ中の導電材料からなるパイプ層により接続されている。パイプ層はバックゲートトランジスタＢＴｒを構成する。絶縁膜ＩＮ２は、図４に示されるように，半導体柱Ｓｐ上のブロック絶縁膜ＩＮ２ａ、絶縁膜ＩＮ２ａ上の電荷トラップ層ＩＮ２ｂ、電荷トラップ層ＩＮ２ｂ上のトンネル絶縁膜ＩＮ２ｃを含む。電荷トラップ層ＩＮ２ｂは絶縁材料からなる。

図１６，図１７に示されるように，セルトランジスタＭＴｒ_０〜ＭＴｒ_１５は、さらにｘ軸に沿って延びるワード線（制御ゲート）ＷＬ_０〜ＷＬ_１５をそれぞれ含む。ワード線ＷＬ_０〜ＷＬ_１５は、ロウデコーダ５によって、対応するＣＧ線ＣＧ（ＣＧ線ＣＧ_０〜ＣＧ_１５）に選択的に接続される。ＣＧ線ＣＧは，図１６，図１７には示されていない。セルトランジスタＭＴｒは、電荷トラップ層ＩＮ２ｂ中のキャリアの個数に基づいて定まるデータを不揮発に記憶する。

各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳＴｒ_０の各セルトランジスタＭＴｒ_０のゲート電極（ゲート）は、ワード線ＷＬ_０に共通に接続されている。同様に、各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳＴｒ_Ｘの各セルトランジスタＭＴｒ_Ｘの各ゲートは、ワード線ＷＬ_Ｘに共通に接続されている。Ｘは０またはｎ以下の自然数である。さらに、その他のストリングＳＴｒについても同じである。すなわち、各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳＴｒ_Ｙの各セルトランジスタＭＴｒ_Ｘの各ゲートは、ワード線ＷＬ_Ｘに共通に接続されている。Ｙは０またはｉ以下の自然数である。ワード線ＷＬ_０は、さらに１つのブロックＭＢ中の全てのストリングＳＴｒによって共有されている。ワード線ＷＬ_１〜ＷＬ_７も同様に共有されている。

各ブロックＭＢ中のｙ軸に沿って並ぶ複数のストリングＳＴｒは、ビット線ＢＬに共通に接続される。ブロックＭＢ内の全セルトランジスタＭＴｒ_０はワード線ＷＬ_０に共通に接続される。同様に、ブロックＭＢ内の全セルトランジスタＭＴｒ_Ｚは、ワード線ＷＬ_Ｚに共通に接続される。Ｚは０またはｉ以下の自然数である。したがって、各ワード線ＷＬは，櫛葉状に形成される。

ワード線ＷＬは、セル領域ＲＭにある第１部分と引き出し領域ＲＤＤ、ＲＤＳにある第２部分を有する。引き出し領域ＲＤＤと引き出し領域ＲＤＳは対向して配置される。また、セル領域ＲＭが引き出し領域ＲＤＤと引き出し領域ＲＤＳとの間に配置される。

各ワード線ＷＬにおいて、第２部分から複数の第１部分がｘ方向に延びて櫛歯形状が形成される。

また、ブロックＭＢは、消去の際に、いずれのストリングについても同じバイアスが印加される特徴を有し、それゆえにブロックＭＢは消去単位である。バックゲートトランジスタＢＴｒのゲートはバックゲート線ＢＧに共通に接続されている。

ワード線を共有する複数のセルトランジスタＭＴｒのうち、共通のストリングユニットＳＵに含まれるメモリセルトランジスタＭｔｒまたはその記憶空間でページを構成する。１ページは、例えば８Ｋバイトの大きさを有する。なお、各セルトランジスタＭＴｒに例えば２ビットデータが保持される場合には、ワード線ＷＬを共有する複数のセルトランジスタＭＴｒのうち、共通のストリングユニットＳＵに含まれるメモリセルトランジスタＭｔｒのデータは２ページ分のデータとなる。

選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは，半導体柱ＳＰ、半導体柱ＳＰの表面のゲート絶縁膜（図示せず）を含み、さらにゲート（選択ゲート線）ＳＧＳＬ、ＳＧＤＬをそれぞれ含んでいる。

各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳＴｒ_０の各ソース側選択ゲートトランジスタＳＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳＬ_０に共通に接続されている。同様に、各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳＴｒ_Ｙの各トランジスタＳＳＴｒの各ゲートは、選択ゲート線ＳＧＳＬ_Ｙに共通に接続されている。選択ゲート線ＳＧＳＬはｘ軸に沿って延びている。選択ゲート線ＳＧＳＬは、ロウデコーダ５によってＳＧＳ線ＳＧＳ（図示せず）に選択的に接続される。隣接する２つのストリングＳＴｒの各トランジスタＳＳＴｒの第１端は同じソース線ＳＬに接続されている。１ブロック中のソース線ＳＬは相互に接続されている。

各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳＴｒ_０の各ドレイン側選択ゲートトランジスタＳＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤＬ_０に共通に接続されている。同様に、各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳＴｒ_Ｙの各トランジスタＳＤＴｒの各ゲートは選択ゲート線ＳＧＤＬ_Ｙに共通に接続されている。選択ゲート線ＳＧＤＬはｘ軸に沿って延びている。ｙ軸に沿って並び且つ１ブロック中の全てのストリングＳＴｒの各トランジスタＳＤＴｒの第１端は，同じビット線ＢＬに接続されている。

上記のように，各ブロックＭＢ中のｘ軸に沿って並ぶ（相違するビット線ＢＬと接続された）複数のストリングＳＴｒ_Ｙは，選択ゲート線ＳＧＳＬ、ＳＧＤＬ、ワード線ＷＬ_０〜ＷＬ_１５を共有する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

以下の実施態様も検討できる。

（付記１）
カラムに割り付けられる複数のカラムユニット、前記カラムに割り付けされる１個のリダンダンシユニットを含むカラムブロックを複数個有するメモリセルアレイと、
外部から供給されるアドレス信号に対応する第１のポインタを用いて、前記カラムブロックを順次選択し、前記カラムユニットに関する不良アドレス情報と前記アドレス信号とが一致した場合に、前記不良アドレス情報に対応する前記リダンダンシユニットのデータに基づいて前記不良アドレス情報に登録されたカラムユニットのデータを置き換えるよう、第２のポインタを用いて前記リダンダンシユニットを選択するカラム制御回路と、
前記アドレス信号と前記不良アドレス情報との比較結果に基づいて、前記カラムユニットのデータ及び前記リダンダンシユニットのデータのうちいずれか一方を選択して出力する選択回路と、
を備える不揮発性半導体記憶装置。

（付記２）
前記第１選択スイッチの一端に接続されたラッチ回路をさらに備え、
前記リダンダンシユニットは、複数の第１センスアンプ回路と、複数の第１データラッチ回路と、第１選択スイッチを有し、
前記複数の第１センスアンプ回路と前記複数の第１データラッチ回路は、１本の第１データバスで共通に前記第１選択スイッチの他端に接続されることを特徴とする付記１記載の不揮発性半導体記憶装置。

（付記３）
前記カラムユニットは、複数の第２センスアンプ回路と、複数の第２データラッチ回路と、複数の第２選択スイッチを有し、
前記複数の第２センスアンプ回路と前記複数の第２データラッチ回路は、１本の第２データバスで共通に接続され、
前記第２センスアンプ回路と前記第２データラッチ回路は、第３データバスで共通に対応する前記第２選択スイッチの一端に接続され、
前記第１選択スイッチの他端と、前記第２選択スイッチの一端は、共通に前記ラッチ回路に接続されることを特徴とする付記２記載の不揮発性半導体記憶装置。

（付記４）
前記不揮発性半導体記憶装置の動作を制御する制御回路をさらに備え、
前記ラッチ回路は比較回路に接続され、
前記比較回路は、保持された第１データ（不揮発性半導体記憶装置の動作を変更するためのデータであればいかなるデータであってもよい）と、前記ラッチ回路に保持された第２データを比較して第１信号を前記制御回路に出力し、
前記制御回路は、前記第１信号に基づいて前記不揮発性半導体記憶装置の動作を制御することを特徴とする付記３記載の不揮発性半導体記憶装置。

１：メモリセルアレイ、２：ロウ制御回路、３：カラム制御回路、８：内部制御回路、３０：センスアンプ回路、３１：データラッチ回路、３５：カラムデコーダ、５０：ローカルカラムデコーダ

Claims (3)

1. カラムに割り付けられる複数のカラムユニット、前記カラムに割り付けされる１個のリダンダンシユニットを含むカラムブロックを複数個有するメモリセルアレイと、
   外部から供給されるアドレス信号に対応する第１のポインタを用いて、前記カラムブロックを順次選択し、前記カラムユニットに関する不良アドレス情報と前記アドレス信号とが一致した場合に、前記不良アドレス情報に対応する前記リダンダンシユニットのデータに基づいて前記不良アドレス情報に登録されたカラムユニットのデータを置き換えるよう、第２のポインタを用いて前記リダンダンシユニットを選択するカラム制御回路と、
   前記アドレス信号と前記不良アドレス情報との比較結果に基づいて、前記カラムユニットのデータ及び前記リダンダンシユニットのデータのうちいずれか一方を選択して出力する選択回路と、
   を備える不揮発性半導体記憶装置。
2. 前記リダンダンシユニットに接続されたラッチ回路をさらに備え、
   前記リダンダンシユニットは、複数の第１センスアンプ回路と、複数の第１データラッチ回路と、第１選択スイッチを有し、
   前記複数の第１センスアンプ回路と前記複数の第１データラッチ回路は、１本の第１データバスで共通に前記第１選択スイッチに接続されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記カラムユニットは、複数の第２センスアンプ回路と、複数の第２データラッチ回路と、複数の第２選択スイッチを有し、
   前記複数の第２センスアンプ回路と前記複数の第２データラッチ回路は、１本の第２データバスで共通に接続され、
   前記第２センスアンプ回路と前記第２データラッチ回路は、第３データバスで共通に対応する前記第２選択スイッチに接続され、
   前記第１選択スイッチと、前記第２選択スイッチは、共通に前記ラッチ回路に接続されることを特徴とする請求項２記載の不揮発性半導体記憶装置。

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