CN116364155A - 对存储器装置中的多个块的并发扫描操作 - Google Patents

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Abstract

本申请案涉及对存储器装置中的多个块的并发扫描操作。存储器装置中的控制逻辑在扫描操作期间选择多个块中的两个或更多个块以并发地进行扫描。所述控制逻辑可进一步致使将第一电压施加到所述两个或更多个块中的每一块的虚设字线以将所述两个或更多个块中的每一块中的存储器单元串选择性地耦合到与所述多个块耦合的感测放大器集合的不同感测放大器。所述控制逻辑可致使将第二电压施加到所述两个或更多个块中的每一块的选定字线以将存储于每一块中的所述存储器单元串的相应存储器单元处的位读出到所述感测放大器集合。

Description

对存储器装置中的多个块的并发扫描操作
技术领域
本公开的实施例大体上涉及存储器子系统，且更具体来说涉及对存储器装置中的多个块的并发扫描操作。
背景技术
存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。
发明内容
在一个方面中，本申请是针对一种存储器装置，其包括：存储器阵列，其包括耦合到感测放大器集合的多个块；以及控制逻辑，其与所述存储器阵列以操作方式耦合，用以执行包括以下各项的操作：在扫描操作期间选择所述多个块中的两个或更多个块以并发地进行扫描；致使将第一电压施加到所述两个或更多个块中的每一块的虚设字线以将所述两个或更多个块中的每一块中的存储器单元串选择性地耦合到所述感测放大器集合的不同感测放大器；以及致使将第二电压施加到所述两个或更多个块中的每一块的选定字线以将存储于每一块中的所述存储器单元串的相应存储器单元处的位读出到所述感测放大器集合。
在另一方面中，本申请案是针对一种方法，其包括：在扫描操作期间选择存储器阵列中的多个块中的两个或更多个块以并发地进行扫描；致使将第一电压施加到所述两个或更多个块中的每一块的虚设字线以将所述两个或更多个块中的每一块中的存储器单元串选择性地耦合到与所述多个块耦合的感测放大器集合的不同感测放大器；以及致使将第二电压施加到所述两个或更多个块中的每一块的选定字线以将存储于每一块中的所述存储器单元串的相应存储器单元处的位读出到所述感测放大器集合。
在另一方面中，本申请案是针对一种存储器装置，其包括：存储器阵列，其包括耦合到感测放大器集合的多个块，其中每一块包括与多个存储器单元串耦合的虚设字线，且其中所述多个存储器单元串中的每一存储器单元串包括与所述感测放大器集合的相应感测放大器耦合的晶体管；以及控制逻辑，其与所述存储器阵列以操作方式耦合，用以执行包括以下各项的操作：在扫描操作期间选择所述多个块中的两个或更多个块以并发地进行扫描；致使将第一电压施加到每一块的所述虚设字线以选择性地激活所述两个或更多个块中的每一块中的存储器单元串的晶体管且将所述相应存储器单元串耦合到所述感测放大器集合的所述相应感测放大器，每一块中的所述存储器单元串耦合到所述放大器集合的不同相应感测放大器；以及致使将第二电压施加到耦合到所述两个或更多个块中的每一块中的所述多个存储器单元串的选定字线以将存储于每一块中的所述相应存储器单元串的相应存储器单元处的位读出到感测放大器集合的所述相应感测放大器。
附图说明
根据下文给出的详细描述和本公开的各种实施例的附图，将更充分地理解本公开。然而，图式不应视为将本公开限制于具体实施例，而是仅用于解释和理解。
图1A示出根据本公开的一些实施例的包含存储器子系统的实例计算系统。
图1B是根据本公开的一些实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。
图2是根据本公开的一些实施例的可用于参考图1B所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3是根据本公开的一些实施例的对存储器装置中的多个块实施并发扫描操作的存储器单元阵列的部分的示意图。
图4是根据本公开的实施例的对存储器装置中的多个块实施并发扫描操作的存储器单元阵列的部分的示意图。
图5是根据本公开的一些实施例的对存储器装置中的多个块的并发扫描操作的实例方法的流程图。
图6是其中本公开的实施例可操作的实例计算机系统的框图。
具体实施方式
本公开的方面涉及对存储器子系统的存储器装置中的多个块的并发扫描操作。存储器子系统可以为存储装置、存储器模块，或存储装置和存储器模块的组合。下文结合图1A描述存储装置和存储器模块的实例。大体来说，主机系统可利用包含例如存储数据的存储器装置等一或多个组件的存储器子系统。主机系统可提供数据以存储于存储器子系统处，且可请求从存储器子系统检索数据。
存储器子系统可以包含高密度非易失性存储器装置，其中当没有电力被供应到存储器装置时需要数据的保持。举例来说，例如3D快闪NAND存储器等NAND存储器以紧凑的高密度配置的形式提供存储。非易失性存储器装置是一或多个裸片的封装，每一裸片包含一或多个平面。对于一些类型的非易失性存储器装置(例如，NAND存储器)，每一平面包含物理块集合。每一块包含页集合。每一页由存储器单元(“单元”)集合构成。单元是存储信息的电子电路。取决于单元类型，单元可存储一或多个二进制信息位，且具有与所存储的位数相关的各种逻辑状态。逻辑状态可由例如“0”和“1”等二进制值或这些值的组合表示。
存储器装置可由按二维或三维网格布置的位组成。将存储器单元蚀刻到列(下文也称为位线)及行(下文也称为字线)的阵列中的硅晶片上。字线可指存储器装置的与一或多个位线一起用于产生存储器单元中的每一个的地址的一或多个存储器单元行。位线和字线的相交点构成存储器单元的地址。在下文中，块是指用于存储数据的存储器装置的单元，且可包含存储器单元群组、字线群组、字线或单独存储器单元。可将一或多个块分组在一起以形成存储器装置的单独分区(例如，平面)，以便允许在每一平面上进行并行操作。一些存储器装置也可具有多个存储器裸片(例如，经蚀刻于相应硅晶片上的单元群组)，其中每一存储器裸片可包含若干平面。每一数据块可包含数个子块，其中每一子块由从共享位线延伸的相关联支柱(例如，竖直导电迹线)限定。存储器页(在本文中也被称为“页”)存储对应于从主机系统接收到的数据的二进制数据的一或多个位。为了实现高密度，非易失性存储器装置中的存储器单元串可被构造成包含至少部分地包围信道材料的支柱的若干存储器单元。存储器单元可耦合到存取线，所述存取线通常被称为“字线”，通常与存储器单元共同制造，以便在存储器块中形成串阵列。例如3D快闪NAND存储器的某些非易失性存储器装置的紧凑性质意味着字线对于存储器块内的许多存储器单元来说是常见的。
某些存储器装置可对用于每一存储器裸片的每一平面执行并发操作。举例来说，存储器装置可从每一存储器裸片的每一平面的块读取数据。在此类存储器装置中，并发地执行的读取操作的数目可受平面的数目限制，因为平面中的每个块共享共同的感测放大器集合-例如，如果每存储器裸片存在四(4)个平面，那么存储器装置可限于每存储器裸片四(4)个读取操作。即，如果从平面中的多个块读取数据，那么所述所述共同感测放大器集合可从跨越块共享的位线接收无效数据-例如，不表示来自任何给定块的数据的来自位线上的多个块的重叠数据。创建平面(例如，单独分区)减少了在每一存储器裸片上可蚀刻存储器单元的面积-例如，存在的平面越多，用以蚀刻存储器单元的面积越少，且因此每一存储器裸片存在的存储器单元越少。因此，为了减少成本且增加相应裸片中的存储器单元的数目，减少平面的数目。举例来说，随着裸片大小增加(例如，存储器裸片的存储容量增加)，增加的平面的数目不会按比例增加-即，如果存储容量加倍，那么平面的数目可增加1.5倍而不是也增加双倍。这可减少存储器装置可执行的并发读取操作的数目-例如，减少存储器装置的读取并行度。减少存储器装置可执行的读取操作的数目会降低存储器装置的性能且增加读取时延，特别是在扫描操作的情况下。
存储于存储器单元处的数据的可靠性可随时间减小。举例来说，多个存储器单元的阈值电压或阈值分布可随时间移位(例如，电压阈值漂移可发生)。一些存储器单元可由于电压阈值漂移、温度或存储器单元上的其它应力而损坏或不可读。因此，存储器装置可对块周期性地执行扫描操作以检查所存储数据的可靠性。举例来说，存储器装置可读取每一平面的块中的页以确定存储器单元是否已移位逻辑状态或不可读，确定错误率，或确定在跨越存储器单元存储的码字不可读或损坏之前允许多少位失效。扫描操作可为由存储器装置的控制逻辑执行的内部操作。即，存储器装置可执行周期性扫描操作而无需来自主机装置的命令。在某些实例中，在存储器装置从主机装置接收命令时其可执行扫描操作-例如，存储器装置可在执行扫描的同时接收读取命令。在此类实例中，存储器装置可在执行读取命令之前完成扫描操作。因此，存储器装置读取时延(例如，存储器装置执行读取操作所花费的时间)可增加且系统的总体性能可减小-例如，因为主机装置必须等待较长时间来接收从存储器装置请求的数据。在平面的数目减少时读取时延增加较多-例如，因为读取并行度减小。即，在平面的数目减小时，存储器装置可执行的并发扫描的数目减少。
本公开的方面通过实施用于存储器装置的平面中的多个块的并发扫描操作而解决以上和其它缺陷。在一实施例中，存储器装置的每一块可包含与块中的若干存储器单元串耦合的虚设字线。虚设字线可为连接到并不存储用户数据的存储器单元串中的晶体管(例如，虚设存储器单元)的字线-例如，并不存储用于主机装置的数据。子块中的每一存储器单元串可与用于块的所述共同组放大器的感测放大器耦合-例如，如果子块包含四(4)个存储器单元串，那么每一存储器串可耦合到一组四(4)个放大器的不同感测放大器。在一些实例中，子块中的每一存储器单元串可与所述感测放大器集合的不同逻辑片段耦合。在任一情况下，每一子块可甚至跨越块共享所述组放大器-例如，第一块的第一子块和第二块的第一子块可共享所述感测放大器集合。
控制逻辑可对每一块的每一虚设字线上的晶体管进行编程，使得耦合到每一虚设字线的选定晶体管经编程于低阈值电压，同时耦合到虚设字线的剩余晶体管经编程于高阈值电压。晶体管可以交错或不重叠方式经编程以使得针对块集合(例如，如果子块中存在四个存储器单元串则四个块，或如果存在十六个存储器单元串则十六个块)，经编程为低阈值电压的晶体管的位置不同于经编程为低阈值电压的其它晶体管。举例来说，控制逻辑可致使第一存储器单元串的晶体管在第一子块处经编程于低阈值电压，致使第二存储器单元串的晶体管在第二子块处经编程于低阈值电压，致使第三存储器单元串的第三晶体管在第三子块处经编程于低阈值电压等等，使得经编程于低阈值电压的晶体管在并不共享感测放大器的存储器单元串上。在扫描操作期间，控制逻辑可从每一平面选择块集合以用于扫描操作。控制逻辑可致使将掩蔽电压施加于虚设字线以激活经编程于低阈值电压的晶体管且去活经编程于高阈值电压的晶体管。因此，包含经编程于低阈值电压的晶体管的每一存储器单元串可耦合到感测放大器，而包含经编程于高阈值电压的晶体管的每一存储器单元串可从感测放大器解耦。控制逻辑可随后致使将读取电压施加于与相应存储器单元每一存储器单元串耦合的选定字线。在一些实例中，包含经编程于低阈值电压的晶体管的存储器单元串中的相应存储器单元的位或逻辑状态可经读取到感测放大器，而剩余存储器单元串的位或逻辑状态不读取到感测放大器。因为晶体管以交错方式经编程于低阈值电压，所以不会存在所述组放大器的每一感测放大器上接收的重叠数据-例如，第一感测放大器可从第一子块中的第一存储器单元串接收数据，第二感测放大器可从第二子块中的第二存储器单元串接收数据，第三感测放大器可从第三子块中的第三存储器单元串接收数据等等。因此，存储器装置可从块集合(例如，四个、十六或等效于感测放大器或逻辑片段数目的任何数目的块)并发地读取。控制逻辑可重复此过程直到每一平面中的所有块已经扫描为止。
此方法的优点包含(但不限于)存储器装置中的改进的性能和读取时延的减少。本文所描述的扫描操作并发地扫描多个块，从而减少完成每一扫描操作所花费的时间，减少执行扫描操作的功率消耗，且使存储器装置能够校准块-例如，在扫描操作之后的块可校准以补救数据损坏。通过减少扫描操作的时间，存储器装置可减少与执行用于主机装置的读取命令相关联的读取时延-例如，存储器装置可更快完成扫描操作且更快开始执行读取命令。因此，存储器装置的性能可改进。
图1A示出根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或这些的组合。
存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态硬盘(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)，和各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算系统100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网市售装置中的计算机)，或这类包含存储器和处理装置的计算装置。
计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1A示出耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与...耦合”通常是指组件之间的连接，其可为间接通信连接或直接通信连接(例如不具有中间组件)，无论有线还是无线，包括例如电连接、光学连接、磁性连接等连接。
主机系统120可包含处理器芯片组和由处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用例如存储器子系统110以将数据写入到存储器子系统110和从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口来存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1A示出存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的一些实例包含“与非”(NAND)类型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来进行位存储。另外，与许多基于闪存的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含(例如)二维NAND(2D NAND)和三维NAND(3D NAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单电平单元(SLC)可每单元存储一个位。其它类型的存储器单元，例如多电平单元(MLC)、三电平单元(TLC)和四电平单元(QLC)可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分、和MLC部分、TLC部分、或QLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可进行分组以形成块。
虽然描述例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2DNAND、3D NAND)等非易失性存储器组件，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫族化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路以执行本文所描述的操作。存储器子系统控制器115可为微控制器、专用逻辑电路(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。
存储器子系统控制器115可包含处理器117(例如，处理装置)，其经配置以执行存储在本地存储器119中的指令。在所示的实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其经配置以存储用于执行控制存储器子系统110的操作(包含处置存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流和例程的指令。
在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然在图1A中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。
通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令来实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测及错误校正码(ECC)操作、加密操作、高速缓存操作，及与存储器装置130相关联的逻辑地址(如，逻辑块地址(LBA)、名称空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可包含高速缓冲存储器或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址且对地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130为受管理存储器装置，其为具有裸片上的控制逻辑(例如，本地控制器135)和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。举例来说，存储器装置130可表示具有体现在其上的一些控制逻辑(例如，本地媒体控制器135)的单个裸片。在一些实施例中，可省略存储器子系统110的一或多个组件。
在一个实施例中，存储器装置130包含存储器装置扫描管理组件113，其可监管、控制和/或管理对存储器子系统110的非易失性存储器装置(例如，存储器装置130)执行的数据存取操作，例如扫描操作。举例来说，扫描操作可包含确定存储于存储器阵列104处的数据的可靠性。在一些实施例中，扫描管理组件113可执行扫描操作以确定存储器阵列104处的错误的数目-例如，确定翻转逻辑状态(例如，从‘1’到‘0’，反之亦然)的位的数目或与存储器阵列104的块相关联的错误率。在一些实施例中，扫描管理组件113可基于扫描而校准块-例如，响应于确定存储器单元的电压分布阈值的移位而校准用于读取存储于存储器阵列104处的存储器单元的分界电压。
扫描管理组件113负责致使在扫描操作期间将特定电压施加(或指示哪些电压被施加)到存储器装置130。在一个实施例中，扫描管理组件113致使对存储器阵列104的多个块执行并发扫描操作。举例来说，扫描管理组件113可致使耦合到块的虚设字线的存储器单元串中的晶体管选择性地经编程。举例来说，扫描管理组件113可致使将低电压阈值编程到块中的存储器单元串中的一个的晶体管-例如，一个晶体管经编程到用于每一块的低电压阈值。在一些实施例中，扫描管理组件113可致使跨越多个块以不重叠方式编程晶体管。举例来说，扫描管理组件113可对晶体管进行编程使得一个晶体管经编程到用于耦合到相应感测放大器的一个存储器单元串的低电压阈值，如参考图3和4所描述。因此，扫描管理组件113可致使将掩蔽电压施加于虚设字线以激活经编程到低电压阈值的晶体管且将相应存储器单元串耦合到感测放大器-例如，与不同感测放大器耦合的每一存储器单元串。扫描管理组件113可随后施加读取电压(或选择电压)且从耦合到感测放大器的存储器单元串中的每一个的相应存储器单元读取数据。因此，扫描管理组件113可对多个块执行并发扫描操作且减少执行扫描操作所花费的时间-例如，改进存储器装置130的性能，减小读取时延，减小校准块的时间。
在一些实施例中，存储器子系统控制器115包含编程管理组件113的至少部分。举例来说，存储器子系统控制器115可包含处理器117(例如，处理装置)，所述处理器经配置以执行存储在本地存储器119中的指令以用于执行本文所描述的操作。在一些实施例中，编程管理组件113是主机系统110、应用或操作系统的一部分。在其它实施例中，本地媒体控制器135包含编程管理组件113的至少一部分且被配置成执行本文中所描述的功能性。在此类实施例中，编程管理组件113可使用硬件或作为固件来实施，其存储在存储器装置130上，由控制逻辑(例如，编程管理组件113)执行以执行与本文中所描述的编程恢复相关的操作。
图1B是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1A的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话及类似者。存储器子系统控制器115(例如，存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置130包含以行和列逻辑地布置的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(例如，字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(例如，位线)。单个存取线可与超过一个逻辑行的存储器单元相关联，且单个数据线可与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1B中未图示)能够经编程为至少两个目标数据状态中的一个。在一个实施例中，存储器单元阵列104(即，“存储器阵列”)可包含用于检测存储器装置130中的读取干扰的发生的数个牺牲存储器单元，如本文中详细地描述。
提供行解码电路系统108和列解码电路系统109以解码地址信号。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置130还包含输入/输出(I/O)控制电路系统160，其用以管理将命令、地址和数据输入到存储器装置130以及从存储器装置130输出数据和状态信息。地址寄存器114与I/O控制电路系统160和行解码电路系统108以及列解码电路系统109通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统160和本地媒体控制器135通信以锁存传入命令。
控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令控制对存储器单元阵列104的存取，并生成外部存储器子系统控制器115的状态信息，即，本地媒体控制器135被配置成对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统108和列解码电路系统109通信，以响应于地址控制行解码电路系统108和列解码电路系统109。
本地媒体控制器135还与高速缓冲寄存器172通信。高速缓冲寄存器172锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，同时存储器单元阵列104正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器172传递到数据寄存器170以用于传送到存储器单元阵列104；接着可将新数据从I/O控制电路系统160锁存在高速缓冲寄存器172中。在读取操作期间，数据可从高速缓冲寄存器172传递到I/O控制电路系统160以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器170传递到高速缓冲寄存器172。高速缓冲寄存器172和/或数据寄存器170可形成存储器装置130的页缓冲器(例如，可形成其部分)。页缓冲器可进一步包含感测装置(图1B中未展示)以感测存储器单元阵列104的存储器单元的数据状态，例如，通过感测连接到所述存储器单元的数据线的状态。状态寄存器122可与I/O控制电路系统160和本地存储器控制器135通信，以锁存状态信息来输出到存储器子系统控制器115。
存储器装置130通过控制链路132从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可进一步在控制链路132上接收额外或替代的控制信号(未示出)。在一个实施例中，存储器装置130经由多路复用的输入/输出(I/O)总线236从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由I/O总线236将数据输出到存储器子系统控制器115。
举例来说，可通过I/O控制电路系统160处的I/O总线236的输入/输出(I/O)引脚[7:0]接收命令，且接着可将命令写入到命令寄存器124中。可在I/O控制电路系统160处经由I/O总线236的输入/输出(I/O)引脚[7:0]接收地址，且可接着将所述地址写入到地址寄存器114中。可在I/O控制电路系统160处通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓冲寄存器172中。随后可将数据写入到数据寄存器170中以用于对存储器单元阵列104进行编程。
在实施例中，可省略高速缓冲寄存器172，并且可将数据直接写入到数据寄存器170中。还可在用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]上输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1B的存储器装置130。应认识到，参考图1B描述的各种块组件的功能性可不必与集成电路装置的相异组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1B的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1B的单个块组件的功能性。此外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2为根据实施例的如可用于参考图1B所描述的类型的存储器中的存储器单元阵列104(例如，NAND存储器阵列)的部分的示意图。存储器阵列104包含例如字线2020至202N的存取线以及例如位线2040至204M的数据线。字线202可以多对一关系连接到未在图2中展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列104可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性的导电类型以例如形成p阱，或具有例如n型导电性的导电类型以例如形成n阱。
存储器阵列104可布置成行(每一行对应于字线202)和列(每一列对应于位线204)。每列可包含经串联连接存储器单元串(例如，非易失性存储器单元)，例如NAND串2060到206M中的一个。每个NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可在选择栅极210(例如，场效晶体管)与选择栅极212(例如，场效晶体管)之间串联连接，所述选择栅极例如为选择栅极2100到210M中的一者(例如，其可为源极选择晶体管，通常称为选择栅极源极)，且所述选择栅极例如为选择栅极2120到212M中的一者(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)。选择栅极2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择栅极2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管描绘为传统场效晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的数个选择栅极，每一选择栅极串联地配置成接收相同或独立控制信号。
每个选择栅极210的源极可连接到共同源极216。每个选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。例如，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每个选择栅极210可配置成将对应NAND串206选择性地连接到共同源极216。每个选择栅极210的控制栅极可连接到选择线214。
每个选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到用于对应NAND串2060的位线2040。每个选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每个选择栅极212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
在一个实施例中，NAND串206中的一或多个可指定为牺牲串，且用于检测存储器阵列104中的读取干扰。举例来说，NAND串2060可指定为牺牲串。在其它实施例中，可存在不同NAND串或额外NAND串，包含两个或更多个NAND串，其指定为牺牲串。在一个实施例中，NAND串2060可包含来自每一字线202的至少一个牺牲存储器单元208。牺牲存储器串2060中的这些牺牲存储器单元208不可用于存储器子系统控制器，且因此不用于存储主机数据。确切地说，牺牲存储器单元208保持在默认状态(例如，擦除状态)或编程到已知电压(例如，对应于已知状态的电压)。当对存储器阵列104内的字线中的任一者执行读取操作时，将读取电压施加到所选字线且将传递电压施加到未选字线，且牺牲存储器单元将经历与存储主机数据的存储器单元相同的读取干扰效应。当读取干扰效应变得足够强时，牺牲存储器单元中的一或多者可从默认状态或已知状态移位到不同状态(例如，移位到与较高电压电平相关联的状态)。因此，本地媒体控制器135可对牺牲存储器单元串执行串感测操作以确定读取干扰是否已发生。在一个实施例中，为了执行串感测操作，将预定义读取电压并发地施加到每一字线202，且感测通过牺牲串2060的电流。如果牺牲串2060中的牺牲存储器单元208中的任一者已移位到不同状态，那么牺牲串2060将不导电，且电流将不流动。因此，在此情形下，本地媒体控制器135可确定读取干扰存在于存储器阵列104的块中。
图2中的存储器阵列104可为准二维存储器阵列，且可具有大体平面结构，例如其中共同源极216、NAND串206和位线204在大体上平行的平面中延伸。替代地，图2中的存储器阵列104可为三维存储器阵列，例如其中NAND串206可以大体上垂直于含有共同源极216的平面且大体上垂直于含有位线204的平面的方式延伸，所述位线可大体上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷阱等等)，及控制栅极236，如图2中所示。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208还可具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况下形成)字线202。
存储器单元208的列可为NAND串206或选择性地连接到给定位线204的数个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但未必)包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行可常常被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页常常包含共同地连接到给定字线202的每隔一个存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208的另一物理页(例如，奇数存储器单元)。
虽然图2中未明确描绘位线2043-2045，但从图中显而易见的是，存储器单元阵列104的位线204可从位线2040连续编号到位线204M。共同地连接到给定字线202的存储器单元208的其它分组也可界定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可被视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)中的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部或下部页)可视为存储器单元的逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020-202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元的页的参考在本文中是指存储器单元的逻辑页的存储器单元。虽然结合NAND快闪存储器论述图2的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。
图3是对存储器装置中的多个块实施并发扫描操作的存储器单元阵列的部分的示意图。举例来说，例如存储器阵列104的存储器单元阵列的部分可以是平面300。在一个实施例中，平面300包含块305和页缓冲器310。块305可包含虚设字线320、未选定字线325(例如，不与扫描操作相关联的字线)和选定字线330(例如，与扫描操作相关联的字线)。在至少一个实施例中，每一块中的加阴影部分可表示包含存储器单元308的存储器单元串306。可根据逻辑片段315划分页缓冲器310。
在一些实施例中，平面300可包含多个块305。虽然示出四(4)个块，但在一些实施例中，平面300可包含不同于四(4)个块的任何数目的块305-例如，平面300可包含一、二、三、四、五...500或更多个块305。每一块305可包含多个子块。举例来说，图3可示出用于每一块305的一个子块-例如，每一子块可包含四(4)个存储器单元串308。在一些实施例中，每一块305可包含多于一个子块-例如，块305可包含二、三、四、五或更多个子块。每一块305可包含虚设字线320。在一些实施例中，耦合到虚设字线320的晶体管(例如，存储器单元308或虚设存储器单元)可不存储用户数据-例如，本地媒体控制器135可致使耦合到虚设字线320的虚设存储器单元不存储用于耦合到存储器装置的主机装置的数据。在一些实施例中，虚设字线320可为弃用字线-例如，先前耦合到曾存储数据但由于存储数据的存储器中的太多错误而已经弃用的存储器单元308的字线。在一些实施例中，虚设字线320可为耦合到并不存储数据且用于本文所描述的目的的存储器单元308的正常字线。
在一些实施例中，块305的每一子块可包含对应于逻辑片段315的数目或基于存储于存储器单元串306的每一存储器单元308处的数据量的数目的存储器单元串306。举例来说，在一个实施例中，页缓冲器310可经配置以存储某一数据量-例如，16千字节(KB)。即，存储器装置的每一页可存储所述数据量且页缓冲器310可经配置以在读取操作期间存储所述量。在一些实施例中，存储器单元串306中的存储器单元308可存储用于页的数据的一部分-例如，每一存储器单元308可存储对应于平面的逻辑片段315的数目的量。举例来说，在图3中示出的实施例中，每一子块可包含四(4)个存储器单元串306，其中每一子页可当存在四(4)个逻辑片段315时存储页的数据量的四分之一-例如当页大小是16KB时为四(4)KB。在一些实施例中，页可不同地分段为具有任何数目的逻辑片段315-例如，页可划分成16个逻辑片段315，其各自与一(1)KB的数据相关联。在此类实施例中，子块可具有等于逻辑片段315的数目的数目的存储器单元串306-例如，当页划分成16个逻辑片段315时为16个存储器单元串306。在一些实施例中，页缓冲器310可包含(或耦合到)感测放大器集合。在至少一个实施例中，感测放大器的数目可对应于逻辑片段315的数目-例如，用于图3中示出的实施例的四(4)个感测放大器或当存在16个逻辑片段315时的16个感测放大器。
在一些实施例中，页缓冲器310可为平面300的每一块305共同的-例如所述感测放大器集合可为每一块305共同的。举例来说，块305-a中的第一存储器单元串306可与用于逻辑片段315-a的第一感测放大器相关联，且块305-a中的第一存储器单元串306也可与第一感测放大器相关联，而块305-a和305-b中的第二存储器单元串308可与用于逻辑片段315-b的第二感测放大器相关联。在一些实施例中，从第一块305-a和第二块305-b的第一存储器单元串306并发地读取数据可导致第一感测放大器处的无效数据-例如，数据可从块305-a和块305-b的第一存储器单元串306读取到共同位线，且可致使第一感测放大器接收重叠且无法经处理或读取的数据。因此，存储器装置可使用本文所描述的用于并发地扫描多个块305的方法。
举例来说，本地媒体控制器135可针对对应于页的块集合以不重叠模式致使耦合到每一虚设字线320(例如，虚设存储器单元308)的一个晶体管经编程到低电压阈值。在一个实施例中，本地媒体控制器135可致使与用于块305-a的第一存储器单元串306中的虚设字线320-a耦合的晶体管、与第二存储器单元串306中的虚设字线320-b耦合的晶体管、与用于块305-c的第三存储器单元串306中的虚设字线320-c耦合的晶体管以及与用于块305-d的第四存储器单元串306中的虚设字线320-d耦合的晶体管全部经编程到低电压阈值。在此类实施例中，针对用于对应于页缓冲器310的块305的集合的每一逻辑片段315，一(1)个晶体管经编程到低电压阈值。即，本地媒体控制器135可对与用于所示的块305的集合的虚设字线320耦合的任何四(4)个晶体管进行编程，只要每一逻辑片段315与具有经编程到低阈值电压的晶体管的仅一个存储器单元串306相关联即可。本地媒体控制器135可将耦合到虚设字线320的剩余晶体管编程到高电压阈值。在其中页划分成不同数目的逻辑片段315的实施例中，本地媒体控制器135可针对等于逻辑片段315的数目的数目的块以不重叠方式对耦合到虚设字线320的晶体管进行编程。举例来说，如果页划分成16个逻辑片段315，那么本地媒体控制器135可以不重叠方式对来自16个块中的每一个的晶体管进行编程-例如，使得十六个逻辑片段315中的每一个与包含经编程到低电压阈值的晶体管的一个存储器单元串306相关联。在一些实施例中，本地媒体控制器135可根据擦除算法对晶体管进行编程-例如，在擦除操作期间。在一些实施例中，本地媒体控制器135可在编程操作期间对晶体管进行编程。在一些实施例中，可在制造过程期间对晶体管进行编程。
在以不重叠方式对晶体管进行编程之后，本地媒体控制器135可执行扫描操作以确定存储于平面300处的数据的可靠性。在一些实施例中，本地媒体控制器135可根据经编程时间表、模式或算法周期性地执行扫描操作。为了发起编程操作，本地媒体控制器135可选择块305进行扫描-例如，本地媒体控制器135可选择所有块135用于扫描操作或选择某些块305。在一些实施例中，本地媒体控制器135可对与页相关联的块集合305执行并发扫描。举例来说，本地媒体控制器可选择块305-a至305-d用于第一扫描操作-例如，并发地激活块305-a至305-d。在一些实施例中，本地媒体控制器135可基于逻辑片段315选择较少或较多的块305。本地媒体控制器可致使将掩蔽电压(例如，第一电压)施加于块305的集合的每一虚设字线320。在一些实施例中，掩蔽电压可在低阈值电压与高阈值电压之间。因此，通过施加掩蔽电压，本地媒体控制器135可致使经编程到低阈值电压(例如，小于掩蔽电压的阈值电压)的晶体管激活且不致使经编程到高电压阈值的晶体管激活-例如，保持被去活或无法激活经编程到高电压阈值的晶体管。在一些实施例中，具有经编程到高电压阈值且与虚设字线320耦合的晶体管的存储器单元串306当相应晶体管被去活时可为开路。即，存储器单元串306可与页缓冲器310和所述感测放大器集合解耦-例如，即使选择存储器单元串306中的另一存储器单元308，经去活晶体管也会阻止来自存储器单元308的数据或位被读取到耦合位线或读取到感测放大器。在一些实施例中，具有经编程到低电压阈值且与虚设字线320耦合的有源晶体管的存储器单元串306可与相应位线和感测放大器耦合-例如，来自存储器单元串306中的相应存储器单元308的数据或位可经读取到感测放大器。
在将掩蔽电压施加到虚设字线之后，本地媒体控制器135可致使将选择电压(例如，第二电压)施加于块305的每一选定字线330。在一些实施例中，虽然可选择与选定字线330耦合的所有存储器单元308，但包含经去活晶体管的存储器单元串308可与其相应位线解耦-例如，相应选定存储器单元308无法影响位线或感测放大器。在此类实施例中，存储于包含有源晶体管的存储器单元串308中的存储器单元308处的数据可经读取到感测放大器-例如，来自块305-a中的第一存储器单元串306中的存储器单元308的数据、来自块305-b中的第二存储器单元串306中的存储器单元308的数据、来自块305-c中的第三存储器单元串306中的存储器单元308的数据以及来自块305-d中的第四存储器单元串306中的存储器单元308的数据可经读取到感测放大器。因此，本地媒体控制器135可对块305-a至305-d执行并发扫描操作-例如，块305中的每一子块和存储器单元串306可面临相似的应力和媒体降级，因此可从每一块305取样单个存储器单元串306以确定可靠性。通过利用并发扫描操作，存储器装置可改进性能且减少读取时延。
图4是对存储器装置中的多个块实施并发扫描操作的存储器单元阵列的部分的详细示意图。举例来说，例如存储器阵列104的存储器单元阵列的部分可以是平面400。在一个实施例中，平面400包含耦合到如参考图3所描述的页缓冲器的块305。块305可包含虚设字线(WLd)、未选定字线WLx和WLy(例如，不与扫描操作相关联的字线)以及选定字线Wz(例如，与扫描操作相关联的字线)。每一块305可包含子块-例如，子块407或子块409。在一个实施例中，每一子块可包含存储器单元串406或存储器单元串416。在其它实施例中，可包含其它数目的子块。子块中的存储器单元串的数目在其它实施例中可不同。
具体地，在至少一些实施例中，块305-a的第一子块407-a可包含存储器单元串4060至4063，其各自具有耦合到存储器单元串406的第一漏极选择(SGD)412。举例来说，子块407-a可包含耦合到第一漏极选择(SGD)晶体管4120的第一存储器单元串4060。举例来说，第一存储器单元串4060包含多个存储器单元(例如，晶体管)409，包含虚设存储器单元(例如，晶体管)408d。在一些实施例中，晶体管408d(例如，408d、408d+1、408d+2等)可为并不存储任何用户数据的虚设存储器单元，如参考图3所描述。在一些实施例中，相应VSG线激活子块中的SGD-例如，VSG0激活第一子块407中的SGD。块305可进一步包含额外子块。举例来说，块305-a的第二子块407-b可包含存储器单元串4064至4067，其各自具有耦合到存储器单元串406的第一漏极选择(SGD)412。平面400可包含第二块305-b。在一些实施例中，第二块305-b可包含子块409-a和409-b。在一些实施例中，每一子块409可包含并不存储数据的存储器单元串416，其具有耦合到虚设字线WLd的晶体管418，如参考图3所描述。
在一些实施例中，相应子块407-a和407-b中的每一存储器单元串406和416可与平面400共同的一组放大器中的不同感测放大器耦合。举例来说，存储器单元串4060可与第一感测放大器耦合，存储器单元串4061可与第二感测放大器耦合，存储器单元串4062可与第三感测放大器耦合，且存储器单元串4063可与第四感测放大器耦合。在一些实施例中，子块中的同一位置中的存储器单元串可耦合到同一感测放大器。举例来说，存储器单元串4060、存储器单元串4064、存储器单元串4160和存储器单元串4164可全部与第一感测放大器耦合，而存储器单元串4061、存储器单元串4065、存储器单元串4161和存储器单元串4165可全部与第二感测放大器耦合。因此，为了执行并发扫描操作，本地媒体控制器135可致使选择性晶体管408d经编程到低阈值电压，使得当执行扫描操作时，共享共同位置的存储器单元串中的单个存储器单元串耦合到感测放大器。举例来说，本地媒体控制器135可致使将低阈值电压施加于晶体管408d和418d+1，同时致使将高阈值电压施加于耦合到虚设字线WLd的剩余晶体管408和418。
在一些实施例中，本地媒体控制器135可执行如参考图3所描述的并发扫描操作。举例来说，本地媒体控制器135可选择块305-a和块305-b用于并发扫描操作。在一些实施例中，本地媒体控制器可进一步选择子块407-a和子块409-a用于扫描操作-例如，本地媒体控制器135可通过扫描一个子块来确定块305的可靠性，因为块305的每一子块面临相同的应力(例如，温度)。在此类实施例中，本地媒体控制器可致使将VSG高电压施加于子块407-a和409-a的VSG0以激活两个子块，且致使将VSG低电压施加于子块407-b和409-b的VSG1以将两个子块去活。本地媒体控制器135可随后将Vmask电压施加到虚设字线WLd以激活经编程到低阈值电压的晶体管408和418-例如，408d和418d+1。在一些实施例中，Vmask电压也可致使剩余晶体管408和418保持去活。因此，本地媒体控制器135可致使存储器单元串4060耦合到第一感测放大器且存储器单元串4161耦合到第二放大器，而剩余存储器单元串406和416保持与感测放大器集合解耦。在一些实施例中，本地媒体控制器135也可致使将Vpass电压施加于未选定字线(例如，未选定字线WLx和WLy)以允许耦合到未选定字线的存储器单元408传递数据-例如，使存储器单元408x和408y能够沿着存储器单元串4060朝向SGD0传递从存储器单元408z读取的数据。在一些实施例中，本地媒体控制器135可随后将Vselect电压施加到选定字线WLz以选择耦合到选定字线WLz的存储器单元408。在一些实施例中，来自包含经编程到低阈值电压的晶体管408的存储器单元串406和416中的相应存储器单元408和418的数据可响应于施加Vselect电压而经读取到感测放大器-例如，来自存储器单元408z和存储器单元418z+1的数据可分别经读取到第一感测放大器和第二放大器。因此，本地媒体控制器135可跨越多个块执行并发扫描操作且改进存储器装置的性能。
图5是根据本公开的用于对存储器装置中的多个块的并发扫描操作的实例方法500的流程图。方法500可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法500由图1A和图1B的本地媒体控制器135执行。虽然以特定顺序或次序来展示，但是除非另有指定，否则可修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序进行，且一些过程可并行地进行。另外，在各个实施例中可以省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
在操作505处，对与虚设字线耦合的晶体管选择性地进行编程。举例来说，处理逻辑(例如，本地媒体控制器135)可致使耦合到存储器阵列中的多个块的(例如，两个或更多个块的)块集合的每一虚设字线的选择性晶体管经编程到低电压阈值-例如，致使存储器单元串的晶体管经编程到低阈值电压(例如，第一阈值电压)。在一些实施例中，处理逻辑可致使耦合到虚设字线的剩余数目的晶体管经编程到高阈值电压-例如，致使剩余存储器单元串中的每一个的晶体管经编程到高阈值电压(例如，第二阈值电压)。在一些实施例中，第二阈值电压可大于第一阈值电压。在一些实施例中，虚设字线可与并不存储数据的晶体管耦合-例如，处理逻辑可避免致使所述晶体管经编程有数据。在一些实施例中，处理逻辑可以不重叠方式对耦合到虚设字线的晶体管进行编程，如参考图3和4所描述。即，处理逻辑可致使放大器集合的每一感测放大器与包含经编程到低阈值电压的晶体管的单个存储器单元串耦合-例如，因此每一感测放大器可在扫描操作期间与单个感测组件耦合-例如，与确定与在所述多个块中的每一块处存储数据相关联的一或多个错误相关联的操作。在一些实施例中，处理逻辑可在擦除操作期间根据擦除算法对晶体管进行编程。在其它实施例中，处理逻辑可在编程操作期间或在制造过程期间对晶体管进行编程。
在操作510处，可选择两个或更多个块。举例来说，处理逻辑可从存储器阵列中的所述多个块选择两个或更多个块以用于并发扫描操作。在至少一个实施例中，处理逻辑可选择对应于包括如参考图3所描述的感测放大器集合的页缓冲器的逻辑片段的数目的数目的块用于并发扫描操作-例如，如果页缓冲器划分成四(4)个逻辑片段，那么处理逻辑可选择四(4)个块，或如果页缓冲器划分成16个逻辑片段，那么处理逻辑可选择16个块。
在操作515处，可将第一电压施加到虚设字线。举例来说，处理逻辑可致使将第一电压施加到所述两个或更多个块的每一虚设字线。在一些实施例中，第一电压可为如参考图3和4所描述的Vmask(或掩蔽电压)。在一个实施例中，第一电压可具有低阈值与高阈值之间的量值-例如，第一电压阈值与第二电压阈值之间。在一些实施例中，第一电压可选择性地激活存储器单元串的晶体管-例如，激活经编程到第一阈值电压的晶体管。在至少一个实施例中，第一电压可将剩余存储器单元串的剩余晶体管选择性地去活(或保持去活)-例如，将经编程到第二阈值电压的晶体管去活。在一些实施例中，施加第一电压(例如，选择性地激活晶体管)可耦合相应存储器单元串与感测放大器集合的感测放大器-例如，将所述两个或更多个块中的每一块中的存储器单元串选择性地耦合到不同感测放大器。举例来说，处理逻辑可响应于致使第一电压施加到虚设字线而致使第一块中的第一存储器单元串与第一感测放大器耦合且耦合第二块中的第二存储器单元集合与第二感测放大器。在至少一个实施例中，处理逻辑可响应于施加第一电压而致使第一块中的第三存储器单元串与第二感测放大器解耦且第二块中的第四存储器单元串与第一感测放大器解耦。
在操作520处，可将第二电压施加到选定字线。举例来说，处理逻辑可致使将第二电压施加到所述两个或更多个块中的每一块的选定字线。在一些实施例中，施加第二电压可致使存储于存储器单元串(例如，包含经编程到低阈值电压的晶体管的存储器单元串和/或与感测放大器耦合的存储器单元串)的相应存储器单元处的位经读取到感测放大器集合。在一些实施例中，每一相应存储器单元可经读取到放大器集合的不同感测放大器，如参考图3和4所描述。
在操作525处，可执行扫描操作。举例来说，处理逻辑可执行扫描操作。在一些实施例中，处理逻辑可使用从相应存储器单元读取的位以确定存储于所述两个或更多个块处的数据的一或多个错误-例如，通过对翻转逻辑状态(例如，从‘1’翻转到‘0’或从‘0’翻转到‘1’)的位的数目进行计数来确定数据的可靠性。在一些实施例中，处理逻辑可通过确定与所述两个或更多个块相关联的错误率来执行扫描操作。在一些实施例中，处理逻辑可通过在确定所述一个或多个错误或错误率之后校准所述两个或更多个块来执行扫描操作。举例来说，处理逻辑可基于与存储器单元相关联的电压阈值分布的移位而校准为读取块的存储器单元而施加的分界电压。通过执行并发扫描操作，处理逻辑可减少执行扫描操作的时间且改进扫描操作的性能。
图6示出计算机系统600的实例机器，在所述计算机系统内可执行用于致使机器执行本文中所论述的方法中的任何一或多个的指令集。在一些实施例中，计算机系统600可对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用以执行控制器的操作(例如，以执行操作系统以执行对应于图1的扫描管理组件113的操作以执行扫描操作)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量进行操作。
所述机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定待由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以进行本文中所论述的方法中的任何一或多种。
实例计算机系统600包含经由总线630彼此通信的处理装置602、主存储器604(例如，只读存储器(ROM)、快闪存储器、例如同步DRAM(SDRAM)或RDRAM的动态随机存取存储器(DRAM)等)、静态存储器606(例如，快闪存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统618。
处理装置602表示一或多个通用处理装置，例如微处理器、中央处理单元等等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置602也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器或类似物。处理装置602被配置成执行用于执行本文所论述的操作和步骤的指令626。计算机系统600可进一步包含用以经由网络620通信的网络接口装置608。
数据存储系统618可包含机器可读存储媒体624(也称为计算机可读媒体)，其上存储有一或多个指令集626或体现本文中所描述的方法或功能中的任一或多种的软件。指令626还可在由计算机系统600执行期间完全或至少部分地驻存在主存储器604内和/或处理装置602内，主存储器604和处理装置602也构成机器可读存储媒体。机器可读存储媒体624、数据存储系统618和/或主存储器404可以对应于图1的存储器子系统110。
在一个实施例中，指令626包含用以实施对应于扫描管理组件113的功能性以执行用于处理装置602的编程操作的指令。尽管在实例实施例中机器可读存储媒体624展示为单个媒体，但应认为术语“机器可读存储媒体”包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一种或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体以及磁性媒体。
已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量采用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。
然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可指将计算机系统的寄存器和存储器内的表示为物理(电子)量的数据操控和变换为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本公开还涉及用于执行本文中的操作的设备。这一设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。这种计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、CD-ROM和磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，其各自连接到计算机系统总线。
本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教示的程序一起使用，或可以证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示内容。
本公开可以提供为计算机程序产品或软件，其可以包含在其上存储有可以用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书及图式。

Claims (20)

1.一种存储器装置，其包括：
存储器阵列，其包括耦合到感测放大器集合的多个块；以及
控制逻辑，其与所述存储器阵列以操作方式耦合，用以执行包括以下各项的操作：
在扫描操作期间选择所述多个块中的两个或更多个块以并发地进行扫描；
致使将第一电压施加到所述两个或更多个块中的每一块的虚设字线以将所述两个或更多个块中的每一块中的存储器单元串选择性地耦合到所述感测放大器集合的不同感测放大器；以及
致使将第二电压施加到所述两个或更多个块中的每一块的选定字线以将存储于每一块中的所述存储器单元串的相应存储器单元处的位读出到所述感测放大器集合。
2.根据权利要求1所述的存储器装置，其中所述第一电压耦合所述两个或更多个块中的第一块中的第一存储器单元串与所述放大器集合的第一感测放大器，且耦合所述两个或更多个块中的第二块中的第二存储器单元串与所述感测放大器集合的第二感测放大器。
3.根据权利要求2所述的存储器装置，其中所述第一电压将所述第一块中的第三存储器单元串与所述放大器集合的所述第二感测放大器解耦，且将所述第二块中的第四存储器单元串与所述放大器集合的所述第一感测放大器解耦。
4.根据权利要求1所述的存储器装置，其中每一虚设字线耦合到多个存储器单元串，且其中所述第一电压激活所述多个存储器单元串中的所述存储器单元串的晶体管以将所述存储器单元串耦合到所述相应感测放大器。
5.根据权利要求4所述的存储器装置，其中所述第一电压将所述多个存储器单元串中的每一剩余存储器单元串的晶体管去活以将所述剩余存储器单元串与所述感测放大器集合解耦。
6.根据权利要求5所述的存储器装置，其中所述存储器单元串的所述晶体管经编程到第一阈值电压，且所述剩余存储器单元串的每一晶体管经编程到大于所述第一阈值电压的第二阈值电压。
7.根据权利要求6所述的存储器装置，其中所述控制逻辑进一步执行包括以下各项的操作：
在选择所述两个或更多个块之前根据擦除算法将所述存储器单元串的所述晶体管编程到所述第一阈值电压且将所述剩余存储器单元串的每一晶体管编程到所述第二阈值电压。
8.根据权利要求1所述的存储器装置，其中从所述多个块选择以用于所述并发扫描的块的数目对应于包括所述感测放大器集合的页缓冲器的逻辑片段的数目。
9.一种方法，其包括：
在扫描操作期间选择存储器阵列中的多个块中的两个或更多个块以并发地进行扫描；
致使将第一电压施加到所述两个或更多个块中的每一块的虚设字线以将所述两个或更多个块中的每一块中的存储器单元串选择性地耦合到与所述多个块耦合的感测放大器集合的不同感测放大器；以及
致使将第二电压施加到所述两个或更多个块中的每一块的选定字线以将存储于每一块中的所述存储器单元串的相应存储器单元处的位读出到所述感测放大器集合。
10.根据权利要求9所述的方法，其中所述第一电压耦合所述两个或更多个块中的第一块中的第一存储器单元串与所述放大器集合的第一感测放大器，且耦合所述两个或更多个块中的第二块中的第二存储器单元串与所述感测放大器集合的第二感测放大器。
11.根据权利要求10所述的方法，其中所述第一电压将所述第一块中的第三存储器单元串与所述放大器集合的所述第二感测放大器解耦，且将所述第二块中的第四存储器单元串与所述放大器集合的所述第一感测放大器解耦。
12.根据权利要求9所述的方法，其中每一虚设字线耦合到多个存储器单元串，且其中所述第一电压激活所述多个存储器单元串中的所述存储器单元串的晶体管以将所述存储器单元串耦合到所述相应感测放大器。
13.根据权利要求12所述的方法，其中所述第一电压将所述多个存储器单元串中的每一剩余存储器单元串的晶体管去活以将所述剩余存储器单元串与所述感测放大器集合解耦。
14.根据权利要求13所述的方法，其中所述存储器单元串的所述晶体管经编程到第一阈值电压，且所述剩余存储器单元串的每一晶体管经编程到大于所述第一阈值电压的第二阈值电压。
15.根据权利要求14所述的方法，其进一步包括：
在选择所述两个或更多个块之前根据擦除算法将所述存储器单元串的所述晶体管编程到所述第一阈值电压且将所述剩余存储器单元串的每一晶体管编程到所述第二阈值电压。
16.根据权利要求9所述的方法，其中从所述多个块选择以用于所述并发扫描的块的数目对应于包括所述感测放大器集合的页缓冲器的逻辑片段的数目。
17.一种存储器装置，其包括：
存储器阵列，其包括耦合到感测放大器集合的多个块，其中每一块包括与多个存储器单元串耦合的虚设字线，且其中所述多个存储器单元串中的每一存储器单元串包括与所述感测放大器集合的相应感测放大器耦合的晶体管；以及
控制逻辑，其与所述存储器阵列以操作方式耦合，用以执行包括以下各项的操作：
在扫描操作期间选择所述多个块中的两个或更多个块以并发地进行扫描；
致使将第一电压施加到每一块的所述虚设字线以选择性地激活所述两个或更多个块中的每一块中的存储器单元串的晶体管且将所述相应存储器单元串耦合到所述感测放大器集合的所述相应感测放大器，每一块中的所述存储器单元串耦合到所述放大器集合的不同相应感测放大器；以及
致使将第二电压施加到耦合到所述两个或更多个块中的每一块中的所述多个存储器单元串的选定字线以将存储于每一块中的所述相应存储器单元串的相应存储器单元处的位读出到感测放大器集合的所述相应感测放大器。
18.根据权利要求17所述的存储器装置，其中所述两个或更多个块中的第一块的所述相应存储器单元串与所述感测放大器集合的第一感测放大器耦合，且所述两个或更多个块中的第二块的所述相应存储器单元串与所述感测放大器集合的第二感测放大器耦合。
19.根据权利要求17所述的存储器装置，其中所述控制逻辑避免致使将数据编程到与所述虚设字线耦合的所述晶体管。
20.根据权利要求17所述的存储器装置，其中所述扫描操作与确定一或多个错误相关联，所述一或多个错误与在所述多个块中的每一块处存储数据相关联。
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