JPH11260073A

JPH11260073A - 半導体記憶装置及び半導体記憶装置におけるデータ消去方法

Info

Publication number: JPH11260073A
Application number: JP7847598A
Authority: JP
Inventors: Manabu Komiya; 学小宮
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-03-11
Filing date: 1998-03-11
Publication date: 1999-09-24

Abstract

(57)【要約】【課題】半導体記憶装置（フラッシュメモリ）の
消去回路の占有面積を大幅に削減してチップ面積を縮小
すること【解決手段】複数のスタックゲート型メモリセル群２
〜５に対して消去回路１１を共通に使用して保持情報を
消去する。保持情報の消去は、ＭＯＳスイッチ７〜１０
を時間をずらして順次に短くオンさせて初期の過渡電流
を吸収し（第１の消去）、続いて、ＭＯＳスイッチ７〜
１０を同時にオンさせて残余の電子を吸収すること（第
２の消去）によって行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置及び半
導体記憶装置におけるデータ消去方法に関する。

【０００２】

【従来の技術】コントロールゲート及びフローティング
ゲートを有するいわゆるスタックゲート型メモリセルを
マトリクス状に配置し、例えば、共通のワード線に結合
された複数のメモリセルを含むメモリセルブロックを単
位として保持データの一括消去を行うことができるブロ
ック消去型のフラッシュメモリがある。

【０００３】フラッシュメモリでは、フローティングゲ
ートとソース拡散層間の酸化膜に高電界を印加すること
でＦＮ（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ：ファウラー
・ノルトハイム）トンネル電流を発生させて保持データ
の消去（すなわち、フローティングゲートからの電子の
引き抜き）を行う。

【０００４】上述の消去を行う場合には、メモリセルの
フローティングゲートを例えばグランドに保持し、ソー
スに高電圧（例えば１０ｖ程度）を印加する必要があ
る。消去用高電圧は、例えば、消去回路に内蔵される昇
圧回路が発生させる。

【０００５】

【発明が解決しようとする課題】図１６は、本発明前に
本発明者によって検討されたフラッシュメモリにおける
ブロック単位の消去を行うための回路構成例を示す図で
ある。

【０００６】メモリセルブロック４１は保持情報の一括
消去の対象となるブロックである。このメモリセルブロ
ック４１は、複数のスタックゲート型メモリセルからな
るメモリセル群４２〜４５を具備し、各メモリセル群４
２〜４５のそれぞれに対して昇圧回路を内蔵する消去回
路４６〜４９が設けられている。

【０００７】各メモリセル群に対応して消去回路を設け
るのは、フラッシュメモリの大規模化に伴なって一括消
去の際に流れる電流量が増大し、一つの消去回路の電流
能力では、ブロックの一括消去に対応できないと考えら
れるからである。

【０００８】しかし、このように消去回路を各メモリセ
ル群に対して設けたのでは、消去回路の数が増大し、ま
た、配線パターンも複雑化し、したがって、チップ面積
が増大する。

【０００９】本発明は上述の問題点に鑑みてなされたも
のであり、半導体記憶装置において、チップ面積の増大
を防止しつつ、所定容量のメモリセルブロックの一括消
去を可能とすることを目的とする。

【００１０】

【課題を解決するための手段】請求項１記載の半導体記
憶装置におけるデータ消去方法の発明では、複数のメモ
リセル群を含むメモリセルブロックについてデータの一
括消去を行う場合に、前記複数のメモリセル群の各々に
ついて順次にタイミングをずらしながら第１の消去を行
い、その後、前記複数のメモリセル群の全群について同
じタイミングで第２の消去を行うようにした。

【００１１】一括消去の対象となるブロックを複数のメ
モリセル群に分け、各メモリセル群について、時分割方
式で第１の消去を行って、各メモリセル群における消去
の初期に流れる過渡電流（電子電流）を吸収し、続い
て、第２の消去によって各メモリセル群の残りの電子を
一括して引き抜く。これによって、少ない消去回路でも
って、ブロック内の複数のメモリセル群の全部について
一括して保持データの消去を行うことができる。

【００１２】請求項２記載の半導体記憶装置におけるデ
ータ消去方法の発明では、請求項１記載の発明におい
て、前記複数のメモリセル群の各々に対して共通の消去
回路を設け、この消去回路を前記メモリセル群の各群に
時間をずらしながら接続して前記第１の消去を行い、そ
の後、前記共通の消去回路を前記複数のメモリセル群の
各群に同じタイミングで接続して前記第２の消去を行う
ようにした。

【００１３】これにより、複数のメモリセル群のデータ
消去を一つの消去回路（共通の消去回路）を用いて行う
ことができ、チップ面積を削減できる。

【００１４】請求項３記載の半導体記憶装置におけるデ
ータ消去方法の発明では、請求項２記載の発明におい
て、前記消去回路と前記複数のメモリセル群の各々との
間にスイッチ回路を設け、このスイッチ回路の開閉制御
によって前記第１の消去及び第２の消去のタイミングを
制御するようにした。

【００１５】これにより、スイッチのオン／オフという
簡単な方法によって、各メモリセル群についての消去タ
イミングを自由に制御することができる。

【００１６】請求項４記載の半導体記憶装置におけるデ
ータ消去方法の発明では、請求項３記載の発明におい
て、前記第１の消去では前記スイッチ回路の各々をタイ
ミングをずらしながら予め定められた時間だけ開状態と
し、前記第２の消去では前記スイッチ回路を同じタイミ
ングで、予め定められた時間だけ開状態とするようにし
た。

【００１７】これにより、予め定めた期間のみスイッチ
回路をオンさせればよく、スイッチのオン／オフ制御が
容易である。

【００１８】請求項５記載の半導体記憶装置におけるデ
ータ消去方法の発明では、請求項４記載の発明におい
て、前記第１の消去を行う際に、前記スイッチ回路の各
々が開状態となる期間に部分的な重なりを設けるように
した。

【００１９】これにより、第１の消去に要する時間を短
縮でき、この結果としてデータの一括消去に要する時間
ならびに半導体記憶装置の検査に要する時間を短縮でき
る。

【００２０】請求項６記載の半導体記憶装置におけるデ
ータ消去方法の発明では、請求項３記載の発明におい
て、前記第１の消去のタイミング制御を行うに際し、一
つのメモリセル群についての消去電流が所定値以下とな
ったことを検出することによって前記スイッチ回路の開
閉タイミングを制御するようにした。

【００２１】これにより、各メモリセル群における第１
の消去後の状態を同じにすることができる。したがっ
て、第２の消去後の状態も同じとなり、消去状態にばら
つきが生じない。また、第２の消去を行う際に流れる消
去電流の量を、消去回路の電流能力の範囲内に確実に収
めることができる。

【００２２】請求項７記載の半導体記憶装置におけるデ
ータ消去方法の発明では、請求項６記載の発明におい
て、前記第１の消去において、前記複数のメモリセル群
の各々についての消去電流が前記所定値以下となったこ
とを検出して第１の消去を終了させ、これによって前記
第２の消去では、前記複数のメモリセル群の全群に流れ
る消去電流の総計が前記消去回路の電流能力以下となる
ようにした。

【００２３】これにより、第２の消去を行う場合に流れ
る消去電流の量を、消去回路の電流能力の範囲内に確実
に収めることができる。よって、消去が不十分となるこ
とがない。

【００２４】請求項８記載の半導体記憶装置におけるデ
ータ消去方法の発明は、請求項２〜請求項７のいずれか
に記載の発明において、前記メモリセルは、コントロー
ルゲート及びフローティングゲートをもつ２層ゲート構
造の絶縁ゲート型電界効果トランジスタを含んで構成さ
れ、前記各メモリセル群は、コントロールゲートが共通
のワード線に接続され、ソースが共通のソース線に接続
された複数のメモリセルを含んで構成され、また、前記
消去回路は昇圧回路を具備しており、前記第１及び第２
の消去を、各メモリセル群の前記共通のワード線を選択
電位にした状態で、前記昇圧回路から発生した電圧を前
記各メモリセル群における前記共通のソース線に供給す
ることにより行うようにした。

【００２５】これにより、スタックゲート型メモリセル
を用いたフラッシュメモリにおいて、チップ面積を大幅
に削減しつつ、ブロック単位の一括消去が可能となる。

【００２６】請求項９記載の半導体記憶装置におけるデ
ータ消去方法の発明では、複数のメモリセル群を含むメ
モリセルブロックについてデータの一括消去を行う場合
に、前記複数のメモリセル群の各々に対して共通の消去
回路を設け、その共通の消去回路を用いて前記複数のメ
モリセル群の各々について順次にタイミングをずらしな
がら第１の消去を行い、その後、前記複数のメモリセル
群について同じタイミングで第２の消去を行い、その
後、前記複数のメモリセル群について同じタイミングで
第３の消去を行うようにした。

【００２７】これにより、大容量のメモリ装置について
も、少ない消去回路でもって各メモリセルについて十分
なデータの消去を行うことができる。

【００２８】請求項１０記載の半導体記憶装置における
データ消去方法は、請求項９記載の発明において、Ｌ個
（Ｌは２以上の自然数）のメモリセル群を含むメモリセ
ルブロックについてデータの一括消去を行う場合に、前
記Ｌ個のメモリセル群の各々に対して共通の消去回路を
設け、その共通の消去回路を用いて前記Ｌ個のメモリセ
ル群の各々について順次にタイミングをずらしながら第
１の消去を行い、その後、前記Ｌ個のメモリセル群につ
いてＭ個（１≦Ｍ≦Ｌ：Ｍは自然数）毎に前記第２の消
去を行い、その後、前記Ｌ個のメモリセル群についてＮ
個（１≦Ｎ≦Ｌ：Ｎは自然数）毎に前記第３の消去を行
うようにした。

【００２９】消去回路の電流能力やデータの一括消去の
対象となるメモリセルの総数などに応じて、一つのメモ
リセル群について時分割で実行される消去の回数や、第
２，第３の消去において同じタイミングで消去されるメ
モリセル群の個数などを適宜に設定することにより、メ
モリ装置の規模にかかわらず、少ない消去回路でもって
各メモリセルについて十分なデータの消去を行うことが
できる。

【００３０】請求項１１記載の半導体記憶装置における
データ消去方法では、複数のメモリセル群を含むメモリ
セルブロックについてデータの一括消去を行う場合に、
各メモリセル群についての消去期間を少なくとも期間Ｔ
１と期間Ｔ２に分割して消去を行うようにした。

【００３１】消去期間を複数回に分割し、かつ各期間の
長さを調整することにより、各消去期間に流れる消去電
流の量を制御することができる。これにより、一括消去
の対象となるブロックのメモリ容量と、データ消去用の
高電圧を発生させる消去回路の電流能力とを整合させる
ことが容易となる。

【００３２】請求項１２記載の半導体記憶装置における
データ消去方法では、請求項１１記載の発明において、
前記期間Ｔ１と期間Ｔ２の間に、Ｔ１＜Ｔ２の関係が成
立するようにした。

【００３３】これにより、データの消去に要するトータ
ルの期間を縮小できる。

【００３４】請求項１３記載の半導体記憶装置における
データ消去方法は、請求項１２記載の発明において、前
記期間Ｔ１は、前記各メモリセル群の消去の際に流れる
過渡電流が流れる期間に対応するようにした。

【００３５】これにより、期間Ｔ１を十分に小さくでき
る。

【００３６】請求項１４記載の半導体記憶装置の発明
は、複数のスタックゲート型メモリセル群と、この複数
のスタックゲート型メモリセル群について共通に使用さ
れる消去回路と、この消去回路と前記複数のスタックゲ
ート型メモリセル群の各々との間に設けられたスイッチ
回路と、このスイッチ回路の各々の開閉を制御する制御
回路と、を有する構成とした。

【００３７】これにより、ブロック単位の一括消去が可
能な、大容量かつコンパクトな半導体記憶装置が得られ
る。

【００３８】請求項１５記載の半導体記憶装置の発明
は、請求項１４記載の発明において、前記制御回路は、
前記スイッチ回路の各々をタイミングをずらしながら順
次にオンさせた後、全スイッチ回路を同じタイミングで
オンさせる構成とした。

【００３９】これにより、一つの消去回路でもって複数
のメモリセル群の消去を行うことが可能となる。

【００４０】請求項１６記載の半導体記憶装置の発明で
は、請求項１５記載の発明において、前記制御回路は、
前記複数のスイッチ回路の各々をタイミングをずらしな
がら順次にオンさせる際に、各スイッチ回路のオン期間
を部分的に重複させる構成とした。

【００４１】これにより、各メモリセル群のデータ消去
に要する時間を短縮できる。

【００４２】請求項１７記載の半導体記憶装置の発明で
は、請求項１４〜請求項１６のいずれかに記載の発明に
おいて、前記スタックゲート型メモリセル群の各々に流
れる消去電流値が所定値以下となったことを検出する検
出回路をさらに具備し、前記制御回路は、一つのメモリ
セル群の消去を開始した後に前記検出回路によって消去
電流値が前記所定値以下となったことが検出されると、
前記一つのメモリセル群についてのスイッチ回路をオフ
させると共に、前記検出と同時あるいはその検出の後に
次のスタックゲート型メモリセル群についてのスイッチ
回路をオンさせる構成とした。

【００４３】これにより、各メモリセル群における第１
の消去の後における状態をそろえることができる。ゆえ
に、続く第２の消去後の状態も同じとなる。したがっ
て、ばらつきの少ない安定した一括消去を行うことがで
きる。

【００４４】請求項１８記載の半導体記憶装置の発明
は、請求項１４〜請求項１７のいずれかに記載の発明に
おいて、前記スタックゲート型メモリセルは、コントロ
ールゲート及びフローティングゲートをもつ２層ゲート
構造の絶縁ゲート型電界効果トランジスタを含んで構成
され、前記各メモリセル群はコントロールゲートが共通
のワード線に接続され、ソースが共通のソース線に接続
された複数のメモリセルを含んで構成され、また、前記
消去回路は昇圧回路を具備しており、前記メモリセルの
データの消去を、各メモリセル群の共通ワード線を選択
電位にした状態で、前記昇圧回路から発生した電圧を前
記スイッチ回路の各々を介して前記各メモリセル群にお
ける前記共通のソース線に供給することにより行う構成
とした。

【００４５】これにより、スタックゲート型メモリセル
を用いた、大容量かつコンパクトなフラッシュメモリを
実現できる。

【００４６】請求項１９記載の半導体記憶装置の発明
は、請求項１８記載の発明において、前記複数のメモリ
セル群の少なくとも一つにおいて、ｍ（ｍは任意の自然
数）番目のワード線にコントロールゲートが共通接続さ
れた複数の絶縁ゲート型電界効果トランジスタのソース
と、ｍ＋１番目のワード線にコントロールゲートが共通
接続された複数の絶縁ゲート型電界効果トランジスタの
ソースとが、共通のソース線に接続されている構成とし
た。

【００４７】これにより、ソース線の数を増やさずに、
一括消去の対象となるメモリセルの数を増やすことがで
きる。

【００４８】請求項２０記載の半導体記憶装置の発明で
は、請求項１８又は請求項１９記載の発明において、前
記消去回路が具備する前記昇圧回路は、ＭＯＳトランジ
スタとＭＯＳ容量とを組み合わせた単位回路を複数段接
続して構成した。

【００４９】これによって、コンデンサに保持された電
荷の移動を繰り返して少しずつ電圧を昇圧する、簡単な
構成のチャージポンプ回路を昇圧回路として使用でき
る。

【００５０】請求項２１記載の半導体記憶装置の発明
は、請求項１４〜請求項２０のいずれかに記載の発明に
おいて、前記消去回路は前記複数のスタックゲート型メ
モリセル群の近傍に配置され、かつ、前記消去回路から
前記スタックゲート型メモリセル群の各々に至る配線に
よる信号遅延のばらつきが所定の範囲内になるように、
前記配線の長さが調整されている構成とした。

【００５１】これにより、消去回路から各メモリセル群
までの信号遅延が略同一となり、ばらつきの少ない安定
した消去を行える。

【００５２】請求項２２記載の半導体記憶装置の発明
は、請求項２１記載の発明において、前記複数のメモリ
セル群及び前記消去回路とを含む単位回路が複数、半導
体チップ上に配置され、それらの単位回路のうちの少な
くとも一組は略線対称の位置に配置されている構成とし
た。

【００５３】これにより、チップ全体として、安定した
均一な消去を実現できる。

【００５４】

【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１について図面を参照して説明する。

【００５５】図１は本実施の形態にかかる半導体記憶装
置（ＮＯＲ型フラッシュメモリ）の要部の回路構成を示
す図である。

【００５６】図１において、メモリセルブロック１は保
持情報の一括消去の対象となる基本単位であり、４つの
メモリセル群２，３，４，５からなっている。

【００５７】各メモリセル群２〜５は、スタックゲート
型メモリセルがマトリクス状に配置されて構成されてお
り、各メモリセル群２〜５はどれも同じ構成をしてい
る。

【００５８】メモリセル群２において具体的に示される
ように、メモリセルＭＬ１，ＭＬ２はそれぞれ、コント
ロールゲート（ＣＧ）がワード線Ｗ１，Ｗ２に接続さ
れ、ドレインが共通のビット線Ｂ１に接続され、ソース
が共通のソース線Ｓ１に接続されている。メモリセルＭ
Ｌ１，ＭＬ２のソースを共通のソース線Ｓ１に接続して
いるのは、ソース線Ｓ１の数を減らし、配線を簡素化す
るためである。

【００５９】各ソース線Ｓ１〜Ｓ４と消去回路１１（消
去用の昇圧回路を内蔵する）との間にはＭＯＳスイッチ
７〜１０が介在している。各ＭＯＳスイッチ７〜１０の
オン／オフはコントロール回路６によって制御される。

【００６０】コントロール回路６は、ＭＯＳスイッチ７
〜１０を順次に所定時間だけオンさせて、メモリセル群
２〜５の各々を時間をずらしながら、共通の消去回路１
１に順次に接続していき、最後に、各ＭＯＳスイッチ７
〜１０を同時にオンさせる働きをする。この点について
は後述する。

【００６１】図１６との比較から明らかなように、本実
施の形態では、メモリセル群２〜５に対して共通の消去
回路１１が設けられているだけであり、これによって、
消去回路の占有面積の大幅な削減が図られている。

【００６２】スタックゲート型メモリセルＭＬ１（ＭＬ
２）の断面構造が図２に示される。図２において、ｐ型
半導体基板１２の表面にはｎ型のソース拡散層（Ｓ）１
４及びドレイン拡散層（Ｄ）１４が設けられている。符
号１５，１６はそれぞれ、ポリシリコンからなるコント
ロールゲート（ＣＧ）及びフローティングゲート（Ｆ
Ｇ）であり、符号１７は薄い酸化膜である。

【００６３】このスタックゲート型メモリセルにおい
て、保持情報の消去（フローティングゲート１５に蓄積
されている電子を放出することである）は、酸化膜１７
に高電界を印加することでＦＮ（ＦｏｗｌｅｒＮｏｒ
ｄｈｅｉｍ：ファウラー・ノルトハイム）トンネル電流
を発生させることによって行われる。

【００６４】図３（ａ），（ｂ）に消去（フローティン
グゲートからの電子の放出）時と書き込み（フローティ
ングゲートへの電子の注入）時におけるワード線（Ｗ
１），ソース線（Ｓ１）及びビット線（Ｂ１〜Ｂ４）の
状態を示す。

【００６５】図３（ａ）に示すように、消去時には、ワ
ード線Ｗ１はＸデコーダ（ＸＤ）１８の働きによってグ
ランド（選択レベル）に保持され、一方、ソース線Ｓ１
は消去回路１１に接続され、この結果としてソース線Ｓ
１にはＶＰＰ（例えば、１０Ｖ）が印加される。このと
き、ビット線Ｂ１〜Ｂ４はＹスイッチ（ＹＳ）１９の働
きによって切断状態となっている。

【００６６】一方、書き込み時には、図３（ｂ）に示す
ように、ワード線Ｗ１にＶＰＰ（例えば１０Ｖ）が印加
され、ソース線Ｓ１はグランドに保持され、ビット線Ｂ
１〜Ｂ４には、書き込み回路（ＷＲ）２０の働きによっ
てＶＣＣ（例えば５Ｖ）が印加される。

【００６７】次に、図１のフラッシュメモリの消去動作
について図４，図５を用いて説明する。

【００６８】図５に、保持情報の消去時に流れるＦＮト
ンネル電流の電流量の時間に対する変化を示す。この図
から明かなように、ＭＯＳスイッチ（例えば、図１の符
号７）のゲートを時刻ｔ８〜ｔ９までの間ハイレベルと
してオンさせた場合、時刻ｔ８の直後に過渡的な大電流
が流れ、その後、電流量は急激に低下し、電流量が所定
の値（しきい値）以下となった時刻ｔ９に消去は終了す
る。

【００６９】すなわち、図３（ａ）に示すように、コン
トロールゲートを接地して、スタック型メモリセルのソ
ースに消去回路１１から発生させた高電圧を印加する
と、高電圧が印加された瞬間、コントロールゲート電位
に対してソース拡散層の電位が十分に高いために拡散層
表面がディープディプレッション状態となり、基板側の
価電子帯から、伝導帯に電子がトンネルする結果として
ホールが発生し、これが基板に流れて、消去の初期に過
渡的な電流（バンド間トンネル電流）が発生するのであ
る。

【００７０】その過渡的な消去電流の電流値がかなり大
きいため、１つの消去回路の電流能力を非常に大きくと
る必要があり、ゆえに、図１６のような構成では消去回
路の占有面積が大きくなってしまうしかし、図５から明
かなように、過渡電流が流れるのは一瞬であり、その過
渡電流が流れた後の消去電流の電流値はわずかである。
この点に着目し、本実施の形態では、消去の初期に流れ
る過渡的な電流を吸収する能力をもった消去回路を一つ
用意しておき、まず、この消去回路を各メモリセル群に
時間をずらしながら、所定のごく短い期間だけ順次に接
続することで、各メモリセル群から過渡的に放出される
電子を吸収してしまう（第１の消去）。そして、その
後、全メモリセル群を一度に消去回路に接続すること
で、各メモリセル群のフローティングゲートに残留して
いる電子を一括して吸収する（第２の消去）。

【００７１】この様子を図４に示す。図４において、一
番上側の図が消去電流の電流量の経時変化を示し、その
下に示されるＡ〜Ｄは、図１のコントロール回路６の４
つの出力Ａ〜Ｄの電圧レベルを示す。

【００７２】時刻ｔ１〜ｔ２にコントロール回路出力Ａ
がハイレベルになって図１のＭＯＳスイッチ７がオン
し、消去回路１１から発生する高電圧がソース線Ｓ１を
介してメモリセル群２の各メモリセルのソースに印加さ
れ、メモリセル群２についての「第１の消去」が実施さ
れる。

【００７３】同様に、時刻ｔ２〜ｔ３にコントロール回
路出力Ｂがハイレベルとなり、時刻ｔ３〜ｔ４にコント
ロール回路出力Ｃがハイレベルとなり、時刻ｔ４〜ｔ５
にコントロール回路出力Ｄがハイレベルとなり、これに
よって、図１のメモリセル群３，４，５のソース線Ｓ
２，Ｓ３，Ｓ４に順次に消去回路１１が発生する高電圧
が印加されて、各メモリセル群３〜５についての「第１
の消去」が行われる。

【００７４】第１の消去の時間はいずれのメモリセル群
についても「Ｔ」であり、この「Ｔ」は、各メモリセル
群２〜５の第１の消去の初期に流れる過渡的消去電流の
電流値が所定のしきい値「ｉ」以下となるように決定さ
れる。また、この消去時間「Ｔ」を決めるにあたって
は、各メモリセル群における消去特性のばらつきを十分
に考慮しなければならない。

【００７５】次に、時刻ｔ６〜ｔ７（期間Ｔ２）にコン
トロール回路出力Ａ〜Ｄが全部ハイレベルとなって図１
のＭＯＳスイッチ７〜１０が同じタイミングでオンし、
各メモリセル群３〜５の各メモリセルのソースに消去回
路１１が発生する高電圧が印加されて、「第２の消去」
が行われる。これによって、各メモリセル群の各メモリ
セルのフローティングゲートに残留していた電子は十分
に放出され、メモリセルの保持情報の十分な消去が実現
される。

【００７６】期間Ｔ２と期間Ｔ１との間には、Ｔ１＜Ｔ
２の関係が成立する。

【００７７】ここで注意すべきは、第２の消去の際に４
つのメモリセル群（図１の符号２，３，４，５）に流れ
る消去電流の合計値が、消去回路１１の電流能力を越え
ないように、第１の消去の際の各ＭＯＳスイッチのオン
時間「Ｔ」が調整されていることである。

【００７８】つまり、図４の一番上の図に示される「４
ｉ」を消去回路１１が有する電流能力とすると、第１の
消去において、メモリセル群２〜５の各々について、消
去電流の電流値が所定のしきい値「ｉ」より小さくなる
ように消去時間「Ｔ」が設定されている。このようにす
ることで、時刻ｔ６〜ｔ７に消去回路１１に４つのメモ
リセル群２〜５が同時に接続された時に流れる電流の合
計値は消去回路１１の電流能力「４ｉ」を越えることが
ない。したがって、第２の消去を終了した時点で、各メ
モリセル群２〜５の各メモリセルの保持データはすべて
十分に消去される。

【００７９】以上のべた新規な消去方式を採用すること
で、１つの消去回路で、複数のメモリセル群の一括消去
を行える。なお、図１では、一括消去するメモリセル群
の数を「４」としたが、これに限定されるものではな
く、消去回路１１の電流能力を増すか、第１の消去にお
ける消去時間「Ｔ」を更にのばすことによって、さらに
多くの数のメモリセル群の一括消去を行うことができる
ようになる。

【００８０】次に、図１の回路の細部について具体的に
説明する。図６はコントロール回路６の具体的構成の一
例を示す図であり、図７はその図６の回路における信号
波形図である。

【００８１】図６に示すように、コントロール回路６
は、２分周器として動作する二つのＴ型フリップフロッ
プ２１，２２と、各Ｔ型フリップフロップの出力パルス
を交互に選択する（通過させる）セレクタ２３と、セレ
クタ２３を介して供給されるパルスを４つのスイッチａ
〜ｄを介して順次に分配して出力する分配器２４と、時
間幅「Ｔ２」のパルスを出力するモノステーブルマルチ
バイブレータ５０とからなってる。

【００８２】図７に示すように、Ｔ型フリップフロップ
２１，２２には、位相が１８０度異なる基準クロックＣ
ＬＫ１，ＣＬＫ２が入力される。この２つのクロックＣ
ＬＫ１，ＣＬＫ２はＴ型フリップフロップ２１，２２で
分周されてパルス幅「Ｔ」のパルスが生成され、セレク
タ２３でＴ型フリップフロップ２１，２２の出力パルス
を交互に選択することによって図７（図４）に示すよう
な、第１の消去に必要な時間幅「Ｔ」のパルスがコント
ロール回路６から出力される。

【００８３】また、セレクタ２３が所定の回数だけパル
スを選択すると、そのことを示す信号がモノステーブル
マルチバイブレータ（モノマルチ）５０に出力され、こ
れを受けてモノステーブルマルチバイブレータ５０が時
間幅「Ｔ２」のパルスを出力する。このパルスは、すべ
て閉状態となっているスイッチａ〜ｄを介して並列に同
時に出力される。これによって、図４に示すような第２
の消去用パルスがコントロール回路６から出力される。

【００８４】次に、消去回路１１に内蔵されている昇圧
回路（チャージポンプ回路）の具体的回路構成ならびに
その動作を図８（ａ），（ｂ）を用いて説明する。

【００８５】図８（ａ）に示すように、チャージポンプ
回路は、ドレインとゲートを接続したＭＯＳＦＥＴ（２
５ａ〜２５ｎ）をｎ段（ｎは、例えば２０〜３０）縦列
接続し、各段の接点にＭＯＳ容量（ブートストラップコ
ンデンサ）Ｃ１〜Ｃｎの一極を接続し、各ＭＯＳ容量
（ブートストラップコンデンサ）Ｃ１〜Ｃｎの他極に、
位相が１８０度異なるクロックφ１，φ２を供給する構
成となっている。

【００８６】図８（ｂ）に示すように、各ブートストラ
ップコンデンサに蓄えた後に、コンデンサの極性を反転
させて昇圧し、電荷を次段のコンデンサに移動させ、こ
れを繰り返して最終的に１０〜２０Ｖの高電圧を発生さ
せる。

【００８７】このチャージポンプ回路の電流能力は、ブ
ートストラップコンデンサＣ１〜Ｃｎの容量値で決定さ
れる。上述のとおり、多くのメモリセルから放出される
電子を吸収するためには、チャージポンプ回路の電流能
力を高める必要があるが、このためには各ブートストラ
ップコンデンサ（ＭＯＳ容量）の容量値を大きくする必
要がある。このことが、ＩＣチップにおける消去回路１
１の占有面積の増大を招く原因となる。

【００８８】ところが、本実施の形態の消去方式を用い
ることによって、複数のメモリセル群について消去回路
を一つ設ければよいことになり、図１６のように各メモ
リセル群に対応して消去回路を設ける場合に比べ、その
占有面積は大幅に減少する。

【００８９】また、スペース的に余裕ができた分、共通
の消去回路（チャージポンプ回路）の電流能力を増大さ
せることも比較的容易にでき、これにより、さらに多く
のメモリセルの一括消去を行えるようになる。一括消去
の対象となるメモリセルの数を増やすには、図１に示す
ように、異なるワード線に接続されている上下２段のメ
モリセルのソースを共通のソース線（Ｓ１等）に接続す
るのが有効である。

【００９０】図９（ａ）にＩＣチップにおける回路のレ
イアウト例を示す。図示されるとおり、中央部分に電源
等（ＶＤＤ，ＶＳＳ，ＶＰＰ）の配線が配置され、メモ
リセルブロック１ａ〜１ｄ，Ｘデコーダ（Ｘ−ＤＥＣ）
２７ａ〜２７ｄ，Ｙデコーダ（Ｙ−ＤＥＣ）２９ａ及び
２９ｂ，Ｙゲート２８ａ〜２８ｄ，書き込み回路（ＷＲ
回路）３０ａ，３０ｂ等が線対称の形態で規則的に配置
されている。

【００９１】このような規則的なシンメトリー形状の配
置は、チップ面積を削減する点、ならびに各回路ブロッ
クにおける信号遅延のばらつきを抑えて均一な動作を保
証する点などにおいて重要である。

【００９２】図９（ｂ）は、消去回路（１１ｃ）と、一
括消去の対象となるメモリセルブロック（１ｂ）を構成
する各メモリセル群（２〜５）とを結ぶ配線（Ｌ１〜Ｌ
６）の好ましい形態を示す図である。

【００９３】本実施の形態では、図４を用いて説明した
ように、共通の消去回路１１から発生する高電圧を各メ
モリセル群に時分割で供給して所定の時間内に所定の消
去を行う必要がある。

【００９４】したがって、消去回路１１から発生する高
電圧が、各メモリセル群に同一の条件で均等に供給され
るのが望ましい。ゆえに、図９に示すように、消去回路
１１ｃから各メモリセル群に至る配線（Ｌ１〜Ｌ６）の
配線長がどれも同じ程度になるようにするのが望まし
い。これによって、消去回路１１ｃから最も遠い地点に
あるメモリセルＭＬ（Ａ）〜ＭＬ（ｄ）にも所定の高電
圧が均一に供給され、保持情報の消去の特性のばらつき
を最小限に抑えることができる。

【００９５】なお、以上の説明では、消去回路がＩＣチ
ップに搭載されていることを前提に説明したが、必ずし
もこれに限定されるものではなく、ＩＣの外部から専用
の端子を介して高電圧を供給するようにしてもよい。

【００９６】このとき、電流能力の確保のために、消去
用高電圧を供給する電源配線の幅をかなり太くする必要
があり、このために配線領域の占有面積が増大しがちで
あるが、本実施の形態によれば、高電圧を供給するピン
が複数のメモリセル群に一つですみ、ゆえに、配線領域
の占有面積も削減される。よって、消去回路をＩＣチッ
プ上に搭載する場合と同様に、チップ面積の削減に効果
がある。

【００９７】なお、以上の説明において、「第１の消
去」と「第２の消去」という用語を用いたが、このこと
によって、消去の回数が２回に限定されるものではな
い。

【００９８】また、「第１の消去」における「各メモリ
セル群にタイミングをずらして消去を行う」という表現
は、各メモリセル群の一つ一つについて時間をずらしな
がら消去を行う場合の他、例えば、所定の個数のメモリ
セル群を一つのグループと考え、そのグループ毎にタイ
ミングをずらしながら消去を行う場合も含むものであ
る。

【００９９】また、「第２の消去」における「各メモリ
セル群について同じタイミングで消去する」という表現
は、データの一括消去の対象となる複数のメモリセル群
の全部について同じタイミングで消去する場合の他に、
複数のメモリセル群をさらにいくつかのグループに分
け、そのグループ内のメモリセル群について同じタイミ
ングで消去を行うという場合も含むものである。

【０１００】例えば、データの一括消去の対象となるメ
モリセル群の数（Ｌ）が増大して１６個となった場合を
考える（Ｌ＝１６）。このとき、１６個の各メモリセル
群の一つ一つについてタイミングを少しずつずらしなが
ら第１の消去を行い、その後、Ｍ個（Ｍ＝４）を一つの
グループと考え、このＭ個について同じタイミングで第
２の消去を行い、そのＭ個毎の消去を時間をずらしなが
ら４回行って、計１６個のメモリセル群についての第２
の消去を行い、さらに、Ｌ個（Ｌ＝１６）のメモリセル
群全部について同じタイミングで第３の消去を行い、こ
れらの３回の消去によって、各メモリセルについてのデ
ータの消去を完了させるという方法を採ることもでき
る。

【０１０１】このように、本実施の形態のデータ消去方
法の大きな特徴は、複数回に分けて少しずつデータを消
去していき、最終的に必要なレベルのデータの消去を実
現することにある。そして、消去の回数や各消去の期
間、あるいは同時に消去するメモリセル群の個数など
は、メモリ容量や消去回路の電流能力、その他の条件に
応じて適宜に設定することができる。

【０１０２】このような新規なデータ消去方法を採用す
ることによって、消去回路の数を減少させることができ
る。そして、メモリ容量が大きくなればなるほど、この
新規なデータ消去方法を採用することによるチップ面積
の削減効果は顕著になるものと考えられる。（実施の形態２）以下、本発明の実施の形態２につい
て、図１０及び図１１を参照して説明する。

【０１０３】本実施の形態の全体の回路構成は図１と同
じである。但し、前掲の実施例では、図４に示すように
第１の消去に際し、各ＭＯＳスイッチ７〜１０のオン時
間に重なりがなかったのに対し、本実施の形態では、図
１０に示すように、各ＭＯＳスイッチ７〜１０のオン時
間に重なりを設ける。

【０１０４】図１０では、第１の消去において、各ＭＯ
Ｓスイッチ７〜１０のパルス幅「Ｔ」に対して、「Ｔ／
２」だけオン時間を重ねている。

【０１０５】これにより、前掲の実施の形態よりも消去
に要する時間が短縮される（約１／２となる）。また、
フラッシュメモリの検査に要する時間も同様に短縮され
る。

【０１０６】なお、本実施の形態では、ＭＯＳスイッチ
７〜１０のオンが重なった部分の消去電流は、前掲の実
施の形態における消去電流よりも多くなり、これに対応
するために、消去回路１１の電流能力を上げたり、ある
いは消去電圧印加用の電源配線を太くしなければならな
い。

【０１０７】しかし、図１６の場合と比べ、本実施の形
態では、ＩＣチップにおける消去回路や電源配線の占め
る割合は大幅に削減されており、スペース的には十分な
余裕あり、何ら問題は生じない。

【０１０８】このようなＭＯＳスイッチのオンタイミン
グの変更は、コントロール回路６（図１）に、例えば、
図１１（ａ）に示すようなシフトレジスタを搭載するこ
とにより容易に行える。

【０１０９】図１１（ａ）のシフトレジスタは、ポジテ
ィブエッジトリガータイプのＤ型フリップフロップ３２
〜３５を４段、接続した構成となっている。このシフト
レジスタは基準クロック（ＣＬＫ）により動作する。

【０１１０】図１１（ｂ）に示すように、初段のＤ型フ
リップフロップ３２に初期ＤＡＴＡを入力することで、
パルス幅が「Ｔ」で、「Ｔ／２」だけ時間的に重複した
パルスが連続的に得られる。これらのパルスが、ＭＯＳ
スイッチ７〜１０をオンさせるパルスとなる。

【０１１１】なお、図１０では、各ＭＯＳスイッチ７〜
１０のオン期間をＴ／２だけ重ねたがこれに限定される
ものではなく、消去回路の電流能力等を勘案して適宜に
各ＭＯＳスイッチ７〜１０のオン期間の重なりの割合を
変化させ、さらなる消去時間及び検査時間の短縮を図る
ことも可能である。

【０１１２】（実施の形態３）以下、本発明の実施の形
態３について図１２〜図１５を参照して説明する。

【０１１３】図１２は本発明の実施の形態３にかかるフ
ラッシュメモリの要部の回路構成を示す図である。

【０１１４】基本的な構成は図１の回路とほぼ同様であ
る。但し、本実施の形態では、過渡的なバンド間トンネ
ル電流を含んだ消去電流が所定のしきい値以下に減少し
たことを検出するための消去電流検出回路３６が設けら
れ、コントロール回路３７は、第１の消去の際、その消
去電流検出回路３６の検出信号を受けてＭＯＳスイッチ
７〜１０のオンを順次に切り替えていくようになってい
る。

【０１１５】図１３は本実施の形態における消去動作の
タイミング及び消去電流の様子を示す図である。

【０１１６】図１３は図４とよく似ているが、図４で
は、第１の消去において、コントロール回路がＭＯＳス
イッチを順次にオンさせる場合のオン時間は一律に
「Ｔ」と定められていた。これに対し、本実施の形態で
は、消去電流検出回路３６によって実際の消去電流を検
出し、その電流値が所定のしきい値「ｉ」以下となった
ときにＭＯＳスイッチ７〜１０の切り替えを行うため、
各ＭＯＳスイッチ７〜１０のオン期間はそれぞれ「Ｔ
３」，「Ｔ４」，「Ｔ５」，「Ｔ６」となり、これらの
期間は必ずしも一致しない。

【０１１７】本実施の形態の消去方式を用いると、第１
の消去後の各メモリセル群の消去状態が同じとなり、し
たがって、第２の消去後の各メモリセル群の消去状態も
ほぼ同じとなって、一括消去後における各メモリセル群
間における消去後の状態のばらつきを最小限に抑えるこ
とができる。

【０１１８】また、第２の消去における消去電流の合計
値も所定の範囲内となり、これによって、消去電流が消
去回路の電流能力を越えてしまうといった事態の発生も
確実に防止される。

【０１１９】また、本実施の形態の消去方式によれば、
実際の消去電流の値を検出して各ＭＯＳスイッチの切り
替えを行うので、各ＭＯＳスイッチのオン時間を、メモ
リセル群の消去特性（消去速度）や配線のインピーダン
ス等に起因する信号遅延などを考慮して予め決定すると
いう面倒な作業が不要となる。

【０１２０】つまり、各ＭＯＳスイッチのオン期間を予
め一律に定める場合は、種々のばらつきを考慮して相当
の余裕（マージン）をもってそのオン期間を定める必要
があるが、本実施の形態では、そのようなマージンは不
要であり、したがって、効率的な消去を行える。これに
より、フラッシュメモリの検査時間の短縮も可能とな
る。

【０１２１】図１４は、消去電流検出回路３６の具体的
構成例を示す図である。

【０１２２】図示されるとおり、この消去電流検出回路
３６は、オペアンプ３９の非反転端子に基準電圧源３８
が接続され、反転端子に共通のソース線（Ｓ１等）が接
続された電圧比較器からなっている。基準電圧源３８の
電圧値は、上述の第１の消去における電流しきい値
「ｉ」に相当する電圧値となっている。

【０１２３】フラッシュメモリが消去モードとなって消
去電流Ｉ１及びＩ２が流れると、その電圧降下によりオ
ペアンプ３９の反転端子の電圧が上昇し、反転端子の電
圧が非反転端子の電圧を越えるのでオペアンプ出力はロ
ーレベルとなり（時刻ｔ１）、その後、消去電流の電流
値が減少してしきい値「ｉ」以下となると、オペアンプ
３９の非反転端子の電圧が反転端子の電圧以上となっ
て、オペアンプ３９の出力はハイレベルに復帰する（時
刻ｔ２）。したがって、オペアンプ３９の出力レベルが
変化した後、もとのレベルに復帰するタイミングを調べ
ることによって、消去電流の電流量がしきい値「ｉ」以
下となったことを検出することができる。

【０１２４】図１５は、コントロール回路３７における
ＭＯＳスイッチ７〜１０をオンさせるためのパルスを生
成する回路の要部構成を示す図である。

【０１２５】図示されるとおり、図１５では、リセット
セットフリップフロップ（ＲＳフリップフロップ）４０
を用いて、ＭＯＳスイッチ７〜１０をオンさせるための
パルスを生成する。

【０１２６】すなわち、スタートパルスをセット端子
（Ｓ）に入力してそのポジティブエッジでフリップフロ
ップのＱ出力をハイレベルに変化させ、続いて、消去電
流検出回路３６の検出出力のポジティブエッジでＱ出力
をローレベルに戻す。これによって、図１３に示すよう
な第１の消去に用いられるパルスを生成することができ
る。

【０１２７】

【発明の効果】以上説明したように本発明によれば、少
ない消去回路で複数のメモリセル群の保持情報を効率的
に消去することができ、チップ面積の大幅削減が可能と
なる。また、消去時間の短縮や一括消去後の各メモリセ
ル群の消去状態のばらつきの低減も図ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１にかかる半導体記憶装置
（フラッシュメモリ）の要部の回路構成を示す図

【図２】スタックゲート構造のメモリセルの断面構造を
示す図

【図３】（ａ）図１の半導体記憶装置における消去時
の各部の電圧状態を示す図（ｂ）図１の半導体記憶装置における書き込み時の各
部の電圧状態を示す図

【図４】図１の半導体記憶装置における消去タイミング
及び消去電流の様子を示す図

【図５】半導体記憶装置における消去電流の特性を説明
するための図

【図６】図１に示されるコントロール回路の具体的構成
を示す回路図

【図７】図６の回路の動作タイミングを示す図

【図８】（ａ）消去回路に搭載される昇圧回路（チャ
ージポンプ回路）の具体的構成例を示す図（ｂ）昇圧回路の昇圧動作を説明するための電圧波形
図

【図９】（ａ）ＩＣチップにおける回路配置の一例を
示す図（ｂ）消去回路，各メモリセル群及び配線の相互の位
置関係を示す図

【図１０】本発明の実施の形態２にかかる半導体記憶装
置の消去動作及び消去電流の様子を示す図

【図１１】（ａ）図１０に示されるパルスを生成する
回路の要部構成を示す図（ｂ）（ａ）に示される回路の動作タイミングを示す
図

【図１２】本発明の実施の形態３にかかる半導体記憶装
置の要部の構成を示す図

【図１３】図１２の半導体記憶装置における消去時の動
作タイミング及び消去電流の様子を示す図

【図１４】図１３に示される消去電流検出回路の具体的
回路構成例を示す図

【図１５】図１３に示されるパルスを生成する回路の構
成例を示す図

【図１６】本発明前に本発明者によって検討された半導
体記憶装置の基本的構成を示す図

【符号の説明】

１メモリセルブロック２〜５メモリセル群６コントロール回路７〜１０ＭＯＳスイッチ１１消去回路１２半導体基板１３ドレイン拡散層１４ソース拡散層１５フローティングゲート（ＦＧ）１６コントロールゲート（ＣＧ）１７トンネル酸化膜Ｗ１，Ｗ２ワード線Ｂ１〜Ｂ４ビット線ＭＬ１，ＭＬ２メモリセルＳ１〜Ｓ４ソース線

Claims

【特許請求の範囲】

【請求項１】複数のメモリセル群を含むメモリセルブ
ロックについてデータの一括消去を行う場合に、前記複
数のメモリセル群の各々について順次にタイミングをず
らしながら第１の消去を行い、その後、前記複数のメモ
リセル群の全群について同じタイミングで第２の消去を
行うことを特徴とする半導体記憶装置におけるデータ消
去方法。
【請求項２】前記複数のメモリセル群の各々に対して
共通の消去回路を設け、この消去回路を前記メモリセル
群の各群に時間をずらしながら接続して前記第１の消去
を行い、その後、前記共通の消去回路を前記複数のメモ
リセル群の各群に同じタイミングで接続して前記第２の
消去を行うことを特徴とする請求項１記載の半導体記憶
装置におけるデータ消去方法。
【請求項３】前記消去回路と前記複数のメモリセル群
の各々との間にスイッチ回路を設け、このスイッチ回路
の開閉制御によって前記第１の消去及び第２の消去のタ
イミングを制御することを特徴とする請求項２記載の半
導体記憶装置におけるデータ消去方法。
【請求項４】前記第１の消去では前記スイッチ回路の
各々をタイミングをずらしながら予め定められた時間だ
け開状態とし、前記第２の消去では前記スイッチ回路を
同じタイミングで予め定められた時間だけ開状態とする
ことを特徴とする請求項３記載の半導体記憶装置におけ
るデータ消去方法。
【請求項５】前記第１の消去を行う際に、前記スイッ
チ回路の各々が開状態となる期間に部分的な重なりを設
けることを特徴とする請求項４記載の半導体記憶装置に
おけるデータ消去方法。
【請求項６】前記第１の消去のタイミング制御を行う
に際し、一つのメモリセル群についての消去電流が所定
値以下となったことを検出することによって前記スイッ
チ回路の開閉タイミングを制御することを特徴とする請
求項３記載の半導体記憶装置におけるデータ消去方法。
【請求項７】前記第１の消去において、前記複数のメ
モリセル群の各々についての消去電流が前記所定値以下
となったことを検出して第１の消去を終了させ、これに
よって前記第２の消去では、前記複数のメモリセル群の
全群に流れる消去電流の総計が前記消去回路の電流能力
以下となるようにすることを特徴とする請求項６記載の
半導体記憶装置におけるデータ消去方法。
【請求項８】前記メモリセルは、コントロールゲート
及びフローティングゲートをもつ２層ゲート構造の絶縁
ゲート型電界効果トランジスタを含んで構成され、前記
各メモリセル群は、コントロールゲートが共通のワード
線に接続され、ソースが共通のソース線に接続された複
数のメモリセルを含んで構成され、また、前記消去回路
は昇圧回路を具備しており、前記第１及び第２の消去
は、各メモリセル群の前記共通のワード線を選択電位に
した状態で、前記昇圧回路から発生した電圧を前記各メ
モリセル群における前記共通のソース線に供給すること
により行われることを特徴とする請求項２〜請求項７の
いずれかに記載の半導体記憶装置におけるデータ消去方
法。
【請求項９】複数のメモリセル群を含むメモリセルブ
ロックについてデータの一括消去を行う場合に、前記複
数のメモリセル群の各々に対して共通の消去回路を設
け、その共通の消去回路を用いて前記複数のメモリセル
群の各々について順次にタイミングをずらしながら第１
の消去を行い、その後、前記複数のメモリセル群につい
て同じタイミングで第２の消去を行い、その後、前記複
数のメモリセル群について同じタイミングで第３の消去
を行うことを特徴とする半導体記憶装置におけるデータ
消去方法。
【請求項１０】Ｌ個（Ｌは２以上の自然数）のメモリ
セル群を含むメモリセルブロックについてデータの一括
消去を行う場合に、前記Ｌ個のメモリセル群の各々に対
して共通の消去回路を設け、その共通の消去回路を用い
て前記Ｌ個のメモリセル群の各々について順次にタイミ
ングをずらしながら第１の消去を行い、その後、前記Ｌ
個のメモリセル群についてＭ個（１≦Ｍ≦Ｌ：Ｍは自然
数）毎に前記第２の消去を行い、その後、前記Ｌ個のメ
モリセル群についてＮ個（１≦Ｎ≦Ｌ：Ｎは自然数）毎
に前記第３の消去を行うことを特徴とする請求項９記載
の半導体記憶装置におけるデータ消去方法。
【請求項１１】複数のメモリセル群を含むメモリセル
ブロックについてデータの一括消去を行う場合に、各メ
モリセル群についての消去期間を少なくとも期間Ｔ１と
期間Ｔ２に分割して消去を行うことを特徴とする半導体
記憶装置におけるデータ消去方法。
【請求項１２】前記期間Ｔ１と期間Ｔ２の間に、Ｔ１
＜Ｔ２の関係が成立することを特徴とする請求項９記載
の半導体装置におけるデータ消去方法。
【請求項１３】前記期間Ｔ１は前記各メモリセル群の
消去の際に流れる過渡電流が流れる期間に対応すること
を特徴とする請求項１２記載の半導体装置におけるデー
タ消去方法。
【請求項１４】複数のスタックゲート型メモリセル群
と、この複数のスタックゲート型メモリセル群について
共通に使用される消去回路と、この消去回路と前記複数
のスタックゲート型メモリセル群の各々との間に設けら
れたスイッチ回路と、このスイッチ回路の各々の開閉を
制御する制御回路と、を有することを特徴とする半導体
記憶装置。
【請求項１５】前記制御回路は、前記スイッチ回路の
各々をタイミングをずらしながら順次にオンさせた後、
全スイッチ回路を同じタイミングでオンさせることを特
徴とする請求項１４記載の半導体記憶装置。
【請求項１６】前記制御回路は、前記複数のスイッチ
回路の各々をタイミングをずらしながら順次にオンさせ
る際に、各スイッチ回路のオン期間を部分的に重複させ
ることを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】前記スタックゲート型メモリセル群の
各々に流れる消去電流値が所定値以下となったことを検
出する検出回路をさらに具備し、前記制御回路は、一つ
のメモリセル群の消去を開始した後に前記検出回路によ
って消去電流値が前記所定値以下となったことが検出さ
れると、前記一つのメモリセル群についてのスイッチ回
路をオフさせると共に、前記検出と同時あるいはその検
出の後に次のスタックゲート型メモリセル群についての
スイッチ回路をオンさせることを特徴とする請求項１４
〜請求項１６のいずれかに記載の半導体記憶装置。
【請求項１８】前記スタックゲート型メモリセルは、
コントロールゲート及びフローティングゲートをもつ２
層ゲート構造の絶縁ゲート型電界効果トランジスタを含
んで構成され、前記各メモリセル群はコントロールゲー
トが共通のワード線に接続され、ソースが共通のソース
線に接続された複数のメモリセルを含んで構成され、ま
た、前記消去回路は昇圧回路を具備しており、前記メモ
リセルのデータの消去は、各メモリセル群の共通ワード
線を選択電位にした状態で、前記昇圧回路から発生した
電圧を前記スイッチ回路の各々を介して前記各メモリセ
ル群における前記共通のソース線に供給することにより
行われることを特徴とする請求項１４〜請求項１７のい
ずれかに記載の半導体記憶装置。
【請求項１９】前記複数のメモリセル群の少なくとも
一つにおいて、ｍ（ｍは任意の自然数）番目のワード線
にコントロールゲートが共通接続された複数の絶縁ゲー
ト型電界効果トランジスタのソースと、ｍ＋１番目のワ
ード線にコントロールゲートが共通接続された複数の絶
縁ゲート型電界効果トランジスタのソースとが、共通の
ソース線に接続されていることを特徴とする請求項１８
記載の半導体記憶装置。
【請求項２０】前記昇圧回路は、ＭＯＳトランジスタ
とＭＯＳ容量とを組み合わせた単位回路を複数段接続し
て構成されることを特徴とする請求項１８又は請求項１
９記載の半導体記憶装置。
【請求項２１】前記消去回路は前記複数のスタックゲ
ート型メモリセル群の近傍に配置され、かつ、前記消去
回路から前記スタックゲート型メモリセル群の各々に至
る配線による信号遅延のばらつきが所定の範囲内になる
ように、前記配線の長さが調整されていることを特徴と
する請求項１４〜請求項２０のいずれかに記載の半導体
記憶装置。
【請求項２２】前記複数のメモリセル群及び前記消去
回路とを含む単位回路が複数、半導体チップ上に配置さ
れ、それらの単位回路のうちの少なくとも一組は略線対
称の位置に配置されていることを特徴とする請求項２１
記載の半導体記憶装置。