JP2003281895A - 半導体記憶素子への電圧印加方法及び半導体記憶装置 - Google Patents
半導体記憶素子への電圧印加方法及び半導体記憶装置Info
- Publication number
- JP2003281895A JP2003281895A JP2002086706A JP2002086706A JP2003281895A JP 2003281895 A JP2003281895 A JP 2003281895A JP 2002086706 A JP2002086706 A JP 2002086706A JP 2002086706 A JP2002086706 A JP 2002086706A JP 2003281895 A JP2003281895 A JP 2003281895A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- delay
- word line
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims description 15
- 230000001934 delay Effects 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000009467 reduction Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 43
- 230000005684 electric field Effects 0.000 abstract description 21
- 230000006866 deterioration Effects 0.000 abstract description 10
- 230000007423 decrease Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 32
- 238000010586 diagram Methods 0.000 description 21
- 230000008859 change Effects 0.000 description 11
- 230000003247 decreasing effect Effects 0.000 description 11
- 230000014759 maintenance of location Effects 0.000 description 10
- 230000004913 activation Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 トンネル酸化膜にピーク電界がかかることを
防止し、書換え回数の減少やデータ保持特性の低下を防
ぐ。 【解決手段】 本発明の半導体記憶装置は、メモリセル
１０とコントロールワード線選択・駆動回路２０５と、
ウエル駆動回路２０７とソース線選択・駆動回路２０６
と、メモリセル１０におけるフローティングゲート１０
１に電子を注入する際にパルス信号Ｓ１を出力するパル
ス発生回路３０１と、遅延回路３０２と、遅延回路３０
３と、遅延回路３０４とを備える。そして、コントロー
ルワード線選択・駆動回路２０５は遅延回路３０２から
の遅延信号Ｓ２を受けてコントロールワード線の電位を
変化させ、ウエル駆動回路２０７は遅延回路３０３から
の遅延信号Ｓ３を受けてウエルの電位を変化させ、ソー
ス線選択・駆動回路２０６は遅延回路３０４からの遅延
信号Ｓ４を受けてソース線の電位を変化させる。
防止し、書換え回数の減少やデータ保持特性の低下を防
ぐ。 【解決手段】 本発明の半導体記憶装置は、メモリセル
１０とコントロールワード線選択・駆動回路２０５と、
ウエル駆動回路２０７とソース線選択・駆動回路２０６
と、メモリセル１０におけるフローティングゲート１０
１に電子を注入する際にパルス信号Ｓ１を出力するパル
ス発生回路３０１と、遅延回路３０２と、遅延回路３０
３と、遅延回路３０４とを備える。そして、コントロー
ルワード線選択・駆動回路２０５は遅延回路３０２から
の遅延信号Ｓ２を受けてコントロールワード線の電位を
変化させ、ウエル駆動回路２０７は遅延回路３０３から
の遅延信号Ｓ３を受けてウエルの電位を変化させ、ソー
ス線選択・駆動回路２０６は遅延回路３０４からの遅延
信号Ｓ４を受けてソース線の電位を変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
び半導体記憶素子への電圧印加方法に関する。
び半導体記憶素子への電圧印加方法に関する。
【０００２】
【従来の技術】近年、携帯用機器の普及や、省エネルギ
ー、廃棄物削減などの要望に伴い、データの書換えが可
能であり、かつ電源を切ってもデータの保持が可能な不
揮発性メモリを内蔵した半導体装置の需要が高まってい
る。半導体不揮発性メモリとしてフラッシュメモリや強
誘電体メモリがあるが、いずれにも長所と短所があって
使用される製品分野に特徴をもつ。例えばフラッシュメ
モリは、メモリセルサイズが小さいために大容量化には
向いているが、書換え回数は大きくない。一方、強誘電
体メモリは、書換え回数は大きいが、メモリセルサイズ
も大きいために大容量化には向いていない。なお、メモ
リセルサイズ及び書換え回数の点で両者の中間に位置す
るのがＥＥＰＲＯＭである。
ー、廃棄物削減などの要望に伴い、データの書換えが可
能であり、かつ電源を切ってもデータの保持が可能な不
揮発性メモリを内蔵した半導体装置の需要が高まってい
る。半導体不揮発性メモリとしてフラッシュメモリや強
誘電体メモリがあるが、いずれにも長所と短所があって
使用される製品分野に特徴をもつ。例えばフラッシュメ
モリは、メモリセルサイズが小さいために大容量化には
向いているが、書換え回数は大きくない。一方、強誘電
体メモリは、書換え回数は大きいが、メモリセルサイズ
も大きいために大容量化には向いていない。なお、メモ
リセルサイズ及び書換え回数の点で両者の中間に位置す
るのがＥＥＰＲＯＭである。
【０００３】図８は従来のフラッシュメモリの一例であ
り、２つのトランジスタで構成された１ビットのメモリ
セル８０部の断面図を示している。
り、２つのトランジスタで構成された１ビットのメモリ
セル８０部の断面図を示している。
【０００４】図８に示すメモリセル８０は、フローティ
ングゲート８０１、トンネル酸化膜８０２、ＯＮＯなど
の層間膜８０３、コントロールワード線につながるコン
トロールゲート８０４、セレクトワード線につながるゲ
ート８０５、Ｐウエル８０６、ソース線につながるソー
ス８０７、データ線につながるドレイン８０８、薄いＮ
型の拡散層８０９、及びＮウエル８１０を有している。
ングゲート８０１、トンネル酸化膜８０２、ＯＮＯなど
の層間膜８０３、コントロールワード線につながるコン
トロールゲート８０４、セレクトワード線につながるゲ
ート８０５、Ｐウエル８０６、ソース線につながるソー
ス８０７、データ線につながるドレイン８０８、薄いＮ
型の拡散層８０９、及びＮウエル８１０を有している。
【０００５】図９は図８に示したフラッシュメモリ８０
を動作させるための回路の構成例を示す図である。
を動作させるための回路の構成例を示す図である。
【０００６】図９に示す回路は、所定の正負の電圧を発
生するための電源回路９０１、電圧を印加するタイミン
グを制御するためのタイミング制御回路９０２、データ
線を選択してドライブするためのデータ線選択・駆動回
路９０３、セレクトワード線を選択してドライブするた
めのセレクトワード線選択・駆動回路９０４、コントロ
ールワード線を選択してドライブするためのコントロー
ルワード線選択・駆動回路９０５、ソース線を選択して
ドライブするためのソース線選択・駆動回路９０６、及
びウエルをドライブするためのウエル駆動回路９０７を
有している。
生するための電源回路９０１、電圧を印加するタイミン
グを制御するためのタイミング制御回路９０２、データ
線を選択してドライブするためのデータ線選択・駆動回
路９０３、セレクトワード線を選択してドライブするた
めのセレクトワード線選択・駆動回路９０４、コントロ
ールワード線を選択してドライブするためのコントロー
ルワード線選択・駆動回路９０５、ソース線を選択して
ドライブするためのソース線選択・駆動回路９０６、及
びウエルをドライブするためのウエル駆動回路９０７を
有している。
【０００７】図１０は図９に示したタイミング制御回路
９０２、特にデータを書込む場合に用いるタイミング制
御回路９０２Ａの構成を説明するためのブロック図であ
る。
９０２、特にデータを書込む場合に用いるタイミング制
御回路９０２Ａの構成を説明するためのブロック図であ
る。
【０００８】図１０に示すタイミング制御回路９０２Ａ
は、基本クロックから所定の書込みパルスを生成するパ
ルス発生回路１００１と、上記各駆動回路９０７、９０
５、及び９０６の起動にそれぞれ所定の遅延を与えるた
めの信号を出力する遅延回路１００２、１００３、及び
１００４とを有している。なお、図１０に示す通り、ウ
エル駆動回路９０７は遅延回路１００２からの信号を受
けるように、コントロールワード線選択・駆動回路９０
５は遅延回路１００３からの信号を受けるように、ソー
ス線選択・駆動回路９０６は遅延回路１００４からの信
号を受けるようにそれぞれタイミング制御回路９０２Ａ
に接続されている。
は、基本クロックから所定の書込みパルスを生成するパ
ルス発生回路１００１と、上記各駆動回路９０７、９０
５、及び９０６の起動にそれぞれ所定の遅延を与えるた
めの信号を出力する遅延回路１００２、１００３、及び
１００４とを有している。なお、図１０に示す通り、ウ
エル駆動回路９０７は遅延回路１００２からの信号を受
けるように、コントロールワード線選択・駆動回路９０
５は遅延回路１００３からの信号を受けるように、ソー
ス線選択・駆動回路９０６は遅延回路１００４からの信
号を受けるようにそれぞれタイミング制御回路９０２Ａ
に接続されている。
【０００９】データを書込む場合、まず、ウエル駆動回
路９０７は遅延回路１００２からの信号を受け、書込み
パルスから所定の遅れをもって動作し、Ｐウエル８０６
に所定の電圧を印加する。そして、コントロールワード
線選択・駆動回路９０５は遅延回路１００３からの信号
を受け、それから所定の遅れをもって動作し、コントロ
ールワード線に所定の電圧を印加する。さらに、ソース
線選択・駆動回路９０６は遅延回路１００４からの信号
を受け、それからさらに所定の遅れをもって動作し、ソ
ース線に所定の電圧を印加する。このようにして、メモ
リセル８０へのデータの書込みが実行される。
路９０７は遅延回路１００２からの信号を受け、書込み
パルスから所定の遅れをもって動作し、Ｐウエル８０６
に所定の電圧を印加する。そして、コントロールワード
線選択・駆動回路９０５は遅延回路１００３からの信号
を受け、それから所定の遅れをもって動作し、コントロ
ールワード線に所定の電圧を印加する。さらに、ソース
線選択・駆動回路９０６は遅延回路１００４からの信号
を受け、それからさらに所定の遅れをもって動作し、ソ
ース線に所定の電圧を印加する。このようにして、メモ
リセル８０へのデータの書込みが実行される。
【００１０】図１１は図９に示したタイミング制御回路
９０２、特にデータを消去する場合に用いるタイミング
制御回路９０２Ｂの構成を説明するためのブロック図で
ある。
９０２、特にデータを消去する場合に用いるタイミング
制御回路９０２Ｂの構成を説明するためのブロック図で
ある。
【００１１】図１１に示すタイミング制御回路９０２Ｂ
は、基本クロックから所定の消去パルスを生成するパル
ス発生回路１００５と、上記各駆動回路９０７及び９０
５の起動にそれぞれ所定の遅延を与えるための遅延回路
１００６及び１００７とを有している。なお、図１１に
示す通り、ウエル駆動回路９０７は遅延回路１００６か
らの信号を受けるように、コントロールワード線選択・
駆動回路９０５は遅延回路１００７からの信号を受ける
ようにそれぞれタイミング制御回路９０２Ｂに接続され
ている。
は、基本クロックから所定の消去パルスを生成するパル
ス発生回路１００５と、上記各駆動回路９０７及び９０
５の起動にそれぞれ所定の遅延を与えるための遅延回路
１００６及び１００７とを有している。なお、図１１に
示す通り、ウエル駆動回路９０７は遅延回路１００６か
らの信号を受けるように、コントロールワード線選択・
駆動回路９０５は遅延回路１００７からの信号を受ける
ようにそれぞれタイミング制御回路９０２Ｂに接続され
ている。
【００１２】データを消去する場合、まず、ウエル駆動
回路９０７は遅延回路１００６からの信号を受け、消去
パルスから所定の遅れをもって動作し、Ｐウエル８０６
に所定の電圧を印加する。そして、コントロールワード
線選択・駆動回路９０５は遅延回路１００７からの信号
を受け、さらに所定の遅れをもって動作し、コントロー
ルワード線に所定の電圧を印加する。このようして、メ
モリセル８０のデータの消去が実行される。
回路９０７は遅延回路１００６からの信号を受け、消去
パルスから所定の遅れをもって動作し、Ｐウエル８０６
に所定の電圧を印加する。そして、コントロールワード
線選択・駆動回路９０５は遅延回路１００７からの信号
を受け、さらに所定の遅れをもって動作し、コントロー
ルワード線に所定の電圧を印加する。このようして、メ
モリセル８０のデータの消去が実行される。
【００１３】図１２はメモリセル８０にデータを書込む
場合、すなわちフローティングゲート８０１に電子を注
入する場合の各信号線の動作タイミングと極性を示す図
である。
場合、すなわちフローティングゲート８０１に電子を注
入する場合の各信号線の動作タイミングと極性を示す図
である。
【００１４】トンネル酸化膜８０２を通してフローティ
ングゲート８０１に電子を注入する場合、同図に示すよ
うに、まず最初に時刻１２ａで示す点でＰウエル８０６
に負電位を印加し、続いて時刻１２ｂに示す点でコント
ロールワード線に正電位を印加し、その後時刻１２ｃに
示す点でソース線に負電位を印加する。なお、このとき
のセレクトワード線は０Ｖのままである。
ングゲート８０１に電子を注入する場合、同図に示すよ
うに、まず最初に時刻１２ａで示す点でＰウエル８０６
に負電位を印加し、続いて時刻１２ｂに示す点でコント
ロールワード線に正電位を印加し、その後時刻１２ｃに
示す点でソース線に負電位を印加する。なお、このとき
のセレクトワード線は０Ｖのままである。
【００１５】図１３はメモリセル８０のデータを消去す
る場合、すなわちフローティングゲート８０１から電子
を引き抜く場合の各信号線の動作タイミングと極性を示
す図である。
る場合、すなわちフローティングゲート８０１から電子
を引き抜く場合の各信号線の動作タイミングと極性を示
す図である。
【００１６】トンネル酸化膜８０２を通してフローティ
ングゲート８０１から電子を引き抜く場合、同図に示す
ように、まず最初に時刻１３ａに示す点でＰウエル８０
６に正電位を印加し、続いて時刻１３ｂに示す点でコン
トロールワード線に負電位を印加する。なお、このとき
のデータ線とソース線とはオープン、セレクトワード線
は電源電位のままである。
ングゲート８０１から電子を引き抜く場合、同図に示す
ように、まず最初に時刻１３ａに示す点でＰウエル８０
６に正電位を印加し、続いて時刻１３ｂに示す点でコン
トロールワード線に負電位を印加する。なお、このとき
のデータ線とソース線とはオープン、セレクトワード線
は電源電位のままである。
【００１７】以上のようにして、データの書込み及び消
去動作は実行される。
去動作は実行される。
【００１８】
【発明が解決しようとする課題】しかしながら、図１２
に示すように、データを書込む場合においては、ソース
線が負電位に変化した瞬間にトンネル酸化膜８０２に大
きなピーク電界がかかる。このため、トンネル酸化膜８
０２の膜質が劣化し、書換え回数の減少やデータ保持特
性の低下を招く。その結果、信頼性の低下が生じる。
に示すように、データを書込む場合においては、ソース
線が負電位に変化した瞬間にトンネル酸化膜８０２に大
きなピーク電界がかかる。このため、トンネル酸化膜８
０２の膜質が劣化し、書換え回数の減少やデータ保持特
性の低下を招く。その結果、信頼性の低下が生じる。
【００１９】また、図１３に示すように、データを消去
する場合においては、コントロールワード線が負電位に
変化した瞬間にトンネル酸化膜８０２に上記書込みの場
合とは逆向きの大きなピーク電界がかかる。このため、
トンネル酸化膜８０２の膜質が劣化し、書換え回数の減
少やデータ保持特性の低下を招く。その結果、信頼性の
低下が生じる。
する場合においては、コントロールワード線が負電位に
変化した瞬間にトンネル酸化膜８０２に上記書込みの場
合とは逆向きの大きなピーク電界がかかる。このため、
トンネル酸化膜８０２の膜質が劣化し、書換え回数の減
少やデータ保持特性の低下を招く。その結果、信頼性の
低下が生じる。
【００２０】そこで、上記に鑑み、本発明の目的は、ト
ンネル酸化膜にピーク電界がかかることを防止し、書換
え回数の減少やデータ保持特性の低下を防ぐことができ
る半導体記憶装置及び半導体記憶素子への電圧印加方法
を提供することである。
ンネル酸化膜にピーク電界がかかることを防止し、書換
え回数の減少やデータ保持特性の低下を防ぐことができ
る半導体記憶装置及び半導体記憶素子への電圧印加方法
を提供することである。
【００２１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載の半導体記憶装置は、ウエ
ル上に形成された、第１のトランジスタと第２のトラン
ジスタとを含む半導体記憶素子を備え、前記第１のトラ
ンジスタは、トンネル酸化膜と、フローティングゲート
と、ドレインと、ソース線に接続されたソースと、コン
トロールワード線に接続されたコントロールゲートとを
有し、前記第２のトランジスタは、データ線に接続され
たドレインと、ソースと、セレクトワード線に接続され
たゲートとを有し、前記第１のトランジスタのドレイン
と前記第２のトランジスタのソースとが接続されてお
り、前記第１のトランジスタのフローティングゲートに
電子を注入する際にパルス信号を出力する第１のパルス
発生回路と、前記第１のパルス発生回路からのパルス信
号を受け、当該パルス信号を遅延させて第１の遅延信号
として出力する第１の遅延回路と、前記第１の遅延回路
からの第１の遅延信号を受け、当該第１の遅延信号を遅
延させて第２の遅延信号として出力する第２の遅延回路
と、前記第２の遅延回路からの第２の遅延信号を受け、
当該第２の遅延信号を遅延させて第３の遅延信号として
出力する第３の遅延回路と、前記第１の遅延回路からの
第１の遅延信号を受けると、前記コントロールワード線
の電位を所定の電圧に変化させるコントロールワード線
駆動回路と、前記第２の遅延回路からの第２の遅延信号
を受けると、前記ウエルの電位を所定の電圧に変化させ
るウエル駆動回路と、前記第３の遅延回路からの第３の
遅延信号を受けると、前記ソース線の電位を所定の電圧
に変化させるソース線駆動回路とをさらに備えるもので
ある。
に、本発明の請求項１に記載の半導体記憶装置は、ウエ
ル上に形成された、第１のトランジスタと第２のトラン
ジスタとを含む半導体記憶素子を備え、前記第１のトラ
ンジスタは、トンネル酸化膜と、フローティングゲート
と、ドレインと、ソース線に接続されたソースと、コン
トロールワード線に接続されたコントロールゲートとを
有し、前記第２のトランジスタは、データ線に接続され
たドレインと、ソースと、セレクトワード線に接続され
たゲートとを有し、前記第１のトランジスタのドレイン
と前記第２のトランジスタのソースとが接続されてお
り、前記第１のトランジスタのフローティングゲートに
電子を注入する際にパルス信号を出力する第１のパルス
発生回路と、前記第１のパルス発生回路からのパルス信
号を受け、当該パルス信号を遅延させて第１の遅延信号
として出力する第１の遅延回路と、前記第１の遅延回路
からの第１の遅延信号を受け、当該第１の遅延信号を遅
延させて第２の遅延信号として出力する第２の遅延回路
と、前記第２の遅延回路からの第２の遅延信号を受け、
当該第２の遅延信号を遅延させて第３の遅延信号として
出力する第３の遅延回路と、前記第１の遅延回路からの
第１の遅延信号を受けると、前記コントロールワード線
の電位を所定の電圧に変化させるコントロールワード線
駆動回路と、前記第２の遅延回路からの第２の遅延信号
を受けると、前記ウエルの電位を所定の電圧に変化させ
るウエル駆動回路と、前記第３の遅延回路からの第３の
遅延信号を受けると、前記ソース線の電位を所定の電圧
に変化させるソース線駆動回路とをさらに備えるもので
ある。
【００２２】請求項１に係る半導体記憶装置によると、
半導体記憶素子のフローティングゲートに電子を注入す
る際、トンネル酸化膜に対してピーク電界のような過剰
な電界がかかることを抑えることが可能になる。このた
め、トンネル酸化膜の劣化を防止し、書換え回数の減少
やデータ保持特性の低下を防ぐことができる。ひいては
信頼性の向上を図ることができる。
半導体記憶素子のフローティングゲートに電子を注入す
る際、トンネル酸化膜に対してピーク電界のような過剰
な電界がかかることを抑えることが可能になる。このた
め、トンネル酸化膜の劣化を防止し、書換え回数の減少
やデータ保持特性の低下を防ぐことができる。ひいては
信頼性の向上を図ることができる。
【００２３】また、請求項２の発明は、ウエル上に形成
された、第１のトランジスタと第２のトランジスタとを
含む半導体記憶素子を備え、前記第１のトランジスタ
は、トンネル酸化膜と、フローティングゲートと、ドレ
インと、ソース線に接続されたソースと、コントロール
ワード線に接続されたコントロールゲートとを有し、前
記第２のトランジスタは、データ線に接続されたドレイ
ンと、ソースと、セレクトワード線に接続されたゲート
とを有し、前記第１のトランジスタのドレインと前記第
２のトランジスタのソースとが接続されており、前記第
１のトランジスタのフローティングゲートから電子を引
き抜く際にパルス信号を出力する第２のパルス発生回路
と、前記第２のパルス発生回路からのパルス信号を受
け、当該パルス信号を遅延させて第４の遅延信号として
出力する第４の遅延回路と、前記第４の遅延回路からの
第４の遅延信号を受け、当該第４の遅延信号を遅延させ
て第５の遅延信号として出力する第５の遅延回路と、前
記第４の遅延回路からの第４の遅延信号を受けると、前
記コントロールワード線の電位を所定の電圧に変化させ
るコントロールワード線駆動回路と、前記第５の遅延回
路からの第５の遅延信号を受けると、前記ウエルの電位
を所定の電圧に変化させるウエル駆動回路とをさらに備
えるものである。
された、第１のトランジスタと第２のトランジスタとを
含む半導体記憶素子を備え、前記第１のトランジスタ
は、トンネル酸化膜と、フローティングゲートと、ドレ
インと、ソース線に接続されたソースと、コントロール
ワード線に接続されたコントロールゲートとを有し、前
記第２のトランジスタは、データ線に接続されたドレイ
ンと、ソースと、セレクトワード線に接続されたゲート
とを有し、前記第１のトランジスタのドレインと前記第
２のトランジスタのソースとが接続されており、前記第
１のトランジスタのフローティングゲートから電子を引
き抜く際にパルス信号を出力する第２のパルス発生回路
と、前記第２のパルス発生回路からのパルス信号を受
け、当該パルス信号を遅延させて第４の遅延信号として
出力する第４の遅延回路と、前記第４の遅延回路からの
第４の遅延信号を受け、当該第４の遅延信号を遅延させ
て第５の遅延信号として出力する第５の遅延回路と、前
記第４の遅延回路からの第４の遅延信号を受けると、前
記コントロールワード線の電位を所定の電圧に変化させ
るコントロールワード線駆動回路と、前記第５の遅延回
路からの第５の遅延信号を受けると、前記ウエルの電位
を所定の電圧に変化させるウエル駆動回路とをさらに備
えるものである。
【００２４】請求項２に係る半導体記憶装置によると、
半導体記憶素子のフローティングゲートから電子を引き
抜く際、トンネル酸化膜に対してピーク電界のような過
剰な電界がかかることを抑えることが可能になる。この
ため、トンネル酸化膜の劣化を防止し、書換え回数の減
少やデータ保持特性の低下を防ぐことができる。ひいて
は信頼性の向上を図ることができる。
半導体記憶素子のフローティングゲートから電子を引き
抜く際、トンネル酸化膜に対してピーク電界のような過
剰な電界がかかることを抑えることが可能になる。この
ため、トンネル酸化膜の劣化を防止し、書換え回数の減
少やデータ保持特性の低下を防ぐことができる。ひいて
は信頼性の向上を図ることができる。
【００２５】また、請求項３の発明は、請求項１または
請求項２のいずれかに記載の半導体記憶装置において、
前記第２のトランジスタのゲートは、前記第１のトラン
ジスタのフローティングゲートの形成とともに形成さ
れ、当該フローティングゲートと同じ配線層からなる第
１のゲート配線層であるものとする。
請求項２のいずれかに記載の半導体記憶装置において、
前記第２のトランジスタのゲートは、前記第１のトラン
ジスタのフローティングゲートの形成とともに形成さ
れ、当該フローティングゲートと同じ配線層からなる第
１のゲート配線層であるものとする。
【００２６】また、請求項４の発明は、請求項１または
請求項２のいずれかに記載の半導体記憶装置において、
前記第２のトランジスタのゲートは、前記第１のトラン
ジスタのフローティングゲートの形成とともに形成さ
れ、当該フローティングゲートと同じ配線層からなる第
１のゲート配線層と、前記第１のトランジスタのコント
ロールゲートの形成とともに形成され、当該コントロー
ルゲートと同じ配線層からなる第２のゲート配線層とを
接続したものであるものとする。
請求項２のいずれかに記載の半導体記憶装置において、
前記第２のトランジスタのゲートは、前記第１のトラン
ジスタのフローティングゲートの形成とともに形成さ
れ、当該フローティングゲートと同じ配線層からなる第
１のゲート配線層と、前記第１のトランジスタのコント
ロールゲートの形成とともに形成され、当該コントロー
ルゲートと同じ配線層からなる第２のゲート配線層とを
接続したものであるものとする。
【００２７】また、上記課題を解決するために請求項５
に記載の半導体記憶素子への電圧印加方法は、トンネル
酸化膜と、フローティングゲートと、ドレインと、ソー
ス線に接続されたソースと、コントロールワード線に接
続されたコントロールゲートとを有する、ウエル上に形
成された第１のトランジスタと、データ線に接続された
ドレインと、ソースと、セレクトワード線に接続された
ゲートとを有する、前記ウエル上に形成された第２のト
ランジスタとを含み、前記第１のトランジスタのドレイ
ンと前記第２のトランジスタのソースとが接続された半
導体記憶素子への電圧印加方法であって、前記第１のト
ランジスタのフローティングゲートに電子を注入する
際、前記コントロールワード線の電位を所定の電圧に変
化させる第１のステップと、前記第１のステップによっ
てコントロールワード線の電位を所定の電圧に変化させ
た後、前記ウエルの電位を所定の電圧に変化させる第２
のステップと、前記第２のステップによってウエルの電
位を所定の電圧に変化させた後、前記ソース線の電位を
所定の電圧に変化させる第３のステップとを備えるもの
である。
に記載の半導体記憶素子への電圧印加方法は、トンネル
酸化膜と、フローティングゲートと、ドレインと、ソー
ス線に接続されたソースと、コントロールワード線に接
続されたコントロールゲートとを有する、ウエル上に形
成された第１のトランジスタと、データ線に接続された
ドレインと、ソースと、セレクトワード線に接続された
ゲートとを有する、前記ウエル上に形成された第２のト
ランジスタとを含み、前記第１のトランジスタのドレイ
ンと前記第２のトランジスタのソースとが接続された半
導体記憶素子への電圧印加方法であって、前記第１のト
ランジスタのフローティングゲートに電子を注入する
際、前記コントロールワード線の電位を所定の電圧に変
化させる第１のステップと、前記第１のステップによっ
てコントロールワード線の電位を所定の電圧に変化させ
た後、前記ウエルの電位を所定の電圧に変化させる第２
のステップと、前記第２のステップによってウエルの電
位を所定の電圧に変化させた後、前記ソース線の電位を
所定の電圧に変化させる第３のステップとを備えるもの
である。
【００２８】請求項５に係る半導体記憶素子への電圧印
加方法によると、半導体記憶素子のフローティングゲー
トに電子を注入する際、トンネル酸化膜に対してピーク
電界のような過剰な電界がかかることを抑えることが可
能になる。このため、トンネル酸化膜の劣化を防止し、
書換え回数の減少やデータ保持特性の低下を防ぐことが
できる。ひいては信頼性の向上を図ることができる。
加方法によると、半導体記憶素子のフローティングゲー
トに電子を注入する際、トンネル酸化膜に対してピーク
電界のような過剰な電界がかかることを抑えることが可
能になる。このため、トンネル酸化膜の劣化を防止し、
書換え回数の減少やデータ保持特性の低下を防ぐことが
できる。ひいては信頼性の向上を図ることができる。
【００２９】また、請求項６の発明は、トンネル酸化膜
と、フローティングゲートと、ドレインと、ソース線に
接続されたソースと、コントロールワード線に接続され
たコントロールゲートとを有する、ウエル上に形成され
た第１のトランジスタと、データ線に接続されたドレイ
ンと、ソースと、セレクトワード線に接続されたゲート
とを有する、前記ウエル上に形成された第２のトランジ
スタとを含み、前記第１のトランジスタのドレインと前
記第２のトランジスタのソースとが接続された半導体記
憶素子への電圧印加方法であって、前記第１のトランジ
スタのフローティングゲートから電子を引き抜く際、前
記コントロールワード線の電位を所定の電圧に変化させ
る第４のステップと、前記第４のステップによってコン
トロールワード線の電位を所定の電圧に変化させた後、
前記ウエルの電位を所定の電圧に変化させる第５のステ
ップとを備えるものである。
と、フローティングゲートと、ドレインと、ソース線に
接続されたソースと、コントロールワード線に接続され
たコントロールゲートとを有する、ウエル上に形成され
た第１のトランジスタと、データ線に接続されたドレイ
ンと、ソースと、セレクトワード線に接続されたゲート
とを有する、前記ウエル上に形成された第２のトランジ
スタとを含み、前記第１のトランジスタのドレインと前
記第２のトランジスタのソースとが接続された半導体記
憶素子への電圧印加方法であって、前記第１のトランジ
スタのフローティングゲートから電子を引き抜く際、前
記コントロールワード線の電位を所定の電圧に変化させ
る第４のステップと、前記第４のステップによってコン
トロールワード線の電位を所定の電圧に変化させた後、
前記ウエルの電位を所定の電圧に変化させる第５のステ
ップとを備えるものである。
【００３０】請求項６に係る半導体記憶素子への電圧印
加方法によると、半導体記憶素子のフローティングゲー
トから電子を引き抜く際、トンネル酸化膜に対してピー
ク電界のような過剰な電界がかかることを抑えることが
可能になる。このため、トンネル酸化膜の劣化を防止
し、書換え回数の減少やデータ保持特性の低下を防ぐこ
とができる。ひいては信頼性の向上を図ることができ
る。
加方法によると、半導体記憶素子のフローティングゲー
トから電子を引き抜く際、トンネル酸化膜に対してピー
ク電界のような過剰な電界がかかることを抑えることが
可能になる。このため、トンネル酸化膜の劣化を防止
し、書換え回数の減少やデータ保持特性の低下を防ぐこ
とができる。ひいては信頼性の向上を図ることができ
る。
【００３１】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００３２】図１は本発明の一実施形態に係る半導体記
憶装置の一例であり、２トランジスタ（第１及び第２の
トランジスタに対応する）で構成された１ビットのメモ
リセル（半導体記憶素子）１０部の断面図を示す図であ
る。
憶装置の一例であり、２トランジスタ（第１及び第２の
トランジスタに対応する）で構成された１ビットのメモ
リセル（半導体記憶素子）１０部の断面図を示す図であ
る。
【００３３】図１に示すメモリセル１０は、フローティ
ングゲート１０１、トンネル酸化膜１０２、ＯＮＯなど
の層間膜１０３、コントロールワード線につながるコン
トロールゲート１０４、セレクトワード線につながるゲ
ート１０５、Ｐウエル１０６、ソース線につながるソー
ス１０７、データ線につながるドレイン１０８、薄いＮ
型の拡散層１０９、及びＮウエル１１０を有している。
ングゲート１０１、トンネル酸化膜１０２、ＯＮＯなど
の層間膜１０３、コントロールワード線につながるコン
トロールゲート１０４、セレクトワード線につながるゲ
ート１０５、Ｐウエル１０６、ソース線につながるソー
ス１０７、データ線につながるドレイン１０８、薄いＮ
型の拡散層１０９、及びＮウエル１１０を有している。
【００３４】図２は図１に示したメモリセル１０を動作
させるための回路の構成例を示す図である。
させるための回路の構成例を示す図である。
【００３５】図２に示す回路は、所定の正負の電圧を発
生するための電源回路２０１、所定の電圧を印加するタ
イミングを制御するためのタイミング制御回路２０２、
データ線を選択してドライブするためのデータ線選択・
駆動回路２０３、セレクトワード線を選択してドライブ
するためのセレクトワード線選択・駆動回路２０４、コ
ントロールワード線を選択してドライブするためのコン
トロールワード線選択・駆動回路２０５（コントロール
ワード線駆動回路に対応する）、ソース線を選択してド
ライブするためのソース線選択・駆動回路２０６（ソー
ス線駆動回路に対応する）、ウエルをドライブするため
のウエル駆動回路２０７を有している。なお、ウエル駆
動回路のドライブ能力はウエルの容量を充電するために
低い能力に抑えてある。
生するための電源回路２０１、所定の電圧を印加するタ
イミングを制御するためのタイミング制御回路２０２、
データ線を選択してドライブするためのデータ線選択・
駆動回路２０３、セレクトワード線を選択してドライブ
するためのセレクトワード線選択・駆動回路２０４、コ
ントロールワード線を選択してドライブするためのコン
トロールワード線選択・駆動回路２０５（コントロール
ワード線駆動回路に対応する）、ソース線を選択してド
ライブするためのソース線選択・駆動回路２０６（ソー
ス線駆動回路に対応する）、ウエルをドライブするため
のウエル駆動回路２０７を有している。なお、ウエル駆
動回路のドライブ能力はウエルの容量を充電するために
低い能力に抑えてある。
【００３６】以下では、データを書込む場合とデータを
消去する場合に分けて説明する。
消去する場合に分けて説明する。
【００３７】＜データの書込み＞図３はタイミング制御
回路２０２、特にデータを書込む場合に用いるタイミン
グ制御回路２０２Ａの構成を示すブロック図である。
回路２０２、特にデータを書込む場合に用いるタイミン
グ制御回路２０２Ａの構成を示すブロック図である。
【００３８】図３に示すタイミング制御回路２０２Ａ
は、基本クロックから所定の書込みパルス信号Ｓ１を生
成するパルス発生回路３０１（第１のパルス発生回路に
対応する）と、上記各駆動回路２０５、２０７、及び２
０６の起動にそれぞれ所定の遅延を与えるための遅延信
号を出力する遅延回路３０２、３０３、及び３０４とを
有している。また、図３に示す通り、コントロールワー
ド線選択・駆動回路２０５は遅延回路３０２からの遅延
信号Ｓ２（第１の遅延信号に対応する）を受けるよう
に、ウエル駆動回路２０７は遅延回路３０３からの遅延
信号Ｓ３（第２の遅延信号に対応する）を受けるよう
に、ソース線選択・駆動回路２０６は遅延回路３０４か
らの遅延信号Ｓ４（第３の遅延信号に対応する）を受け
るようにタイミング制御回路２０２Ａに接続されてい
る。したがって、図３に示すタイミング制御回路２０２
Ａによって、図１０に示した従来のタイミング制御回路
９０２Ａによる場合と比べると、コントロールワード線
選択・駆動回路２０５とウエル駆動回路２０７の起動開
始順序が逆になる。
は、基本クロックから所定の書込みパルス信号Ｓ１を生
成するパルス発生回路３０１（第１のパルス発生回路に
対応する）と、上記各駆動回路２０５、２０７、及び２
０６の起動にそれぞれ所定の遅延を与えるための遅延信
号を出力する遅延回路３０２、３０３、及び３０４とを
有している。また、図３に示す通り、コントロールワー
ド線選択・駆動回路２０５は遅延回路３０２からの遅延
信号Ｓ２（第１の遅延信号に対応する）を受けるよう
に、ウエル駆動回路２０７は遅延回路３０３からの遅延
信号Ｓ３（第２の遅延信号に対応する）を受けるよう
に、ソース線選択・駆動回路２０６は遅延回路３０４か
らの遅延信号Ｓ４（第３の遅延信号に対応する）を受け
るようにタイミング制御回路２０２Ａに接続されてい
る。したがって、図３に示すタイミング制御回路２０２
Ａによって、図１０に示した従来のタイミング制御回路
９０２Ａによる場合と比べると、コントロールワード線
選択・駆動回路２０５とウエル駆動回路２０７の起動開
始順序が逆になる。
【００３９】データの書込み時は、まず、遅延信号Ｓ２
を受けたコントロールワード線選択・駆動回路２０５が
書込みパルス信号Ｓ１から所定の遅れをもって動作し、
コントロールワード線に所定の電圧を印加してその電位
を変化させる。そして、遅延信号Ｓ３を受けたウエル駆
動回路２０７がそれから所定の遅れをもって動作し、Ｐ
ウエル１０６に所定の電圧を印加してその電位を変化さ
せる。さらに、遅延信号Ｓ４を受けたソース線選択・駆
動回路２０６がそれからさらに所定の遅れをもって動作
し、ソース線に所定の電圧を印加してその電位を変化さ
せる。このようにして、メモリセル１０へのデータの書
込みが実行される。
を受けたコントロールワード線選択・駆動回路２０５が
書込みパルス信号Ｓ１から所定の遅れをもって動作し、
コントロールワード線に所定の電圧を印加してその電位
を変化させる。そして、遅延信号Ｓ３を受けたウエル駆
動回路２０７がそれから所定の遅れをもって動作し、Ｐ
ウエル１０６に所定の電圧を印加してその電位を変化さ
せる。さらに、遅延信号Ｓ４を受けたソース線選択・駆
動回路２０６がそれからさらに所定の遅れをもって動作
し、ソース線に所定の電圧を印加してその電位を変化さ
せる。このようにして、メモリセル１０へのデータの書
込みが実行される。
【００４０】図４はメモリセル１０にデータを書込む場
合、すなわちフローティングゲート１０１にトンネル酸
化膜１０２を通して電子を注入する場合の各信号線の動
作タイミングと極性を示す図である。なお、同図は、デ
ータを書込む場合のメモリセル１０への電圧の印加順序
も示している。
合、すなわちフローティングゲート１０１にトンネル酸
化膜１０２を通して電子を注入する場合の各信号線の動
作タイミングと極性を示す図である。なお、同図は、デ
ータを書込む場合のメモリセル１０への電圧の印加順序
も示している。
【００４１】まず最初に、時刻４ａに示す点でコントロ
ールワード線に正電位を印加してその電位を変化させ
（第１のステップに対応する）、続いて時刻４ｂに示す
点でＰウエル１０６に負電位を印加してその電位を変化
させ（第２のステップに対応する）、その後時刻４ｃに
示す点でソース線に負電位を印加してその電位を変化さ
せる（第３のステップに対応する）。なお、このときの
セレクトワード線は０Ｖのままである。
ールワード線に正電位を印加してその電位を変化させ
（第１のステップに対応する）、続いて時刻４ｂに示す
点でＰウエル１０６に負電位を印加してその電位を変化
させ（第２のステップに対応する）、その後時刻４ｃに
示す点でソース線に負電位を印加してその電位を変化さ
せる（第３のステップに対応する）。なお、このときの
セレクトワード線は０Ｖのままである。
【００４２】この書込み方法によると、図４に示す通
り、Ｐウエル１０６の充電に要する時間トンネル酸化膜
１０２の電界もゆっくりと増加するため、図１２の従来
例に示したようなピーク電界は発生しない。なお、この
間もフローティングゲート１０１への電子の注入は行わ
れているため書込みサイクル時間は増加しない。
り、Ｐウエル１０６の充電に要する時間トンネル酸化膜
１０２の電界もゆっくりと増加するため、図１２の従来
例に示したようなピーク電界は発生しない。なお、この
間もフローティングゲート１０１への電子の注入は行わ
れているため書込みサイクル時間は増加しない。
【００４３】また、図４においては、Ｐウエル１０６の
電位の変化開始時刻（４ｂ）とソース線の電位の変化開
始時刻（４ｃ）との間に差をもたせているが、Ｐウエル
１０６及びソース線の電位を同時に変化させる場合であ
っても、本発明は同様に実施可能である。
電位の変化開始時刻（４ｂ）とソース線の電位の変化開
始時刻（４ｃ）との間に差をもたせているが、Ｐウエル
１０６及びソース線の電位を同時に変化させる場合であ
っても、本発明は同様に実施可能である。
【００４４】＜データの消去＞図５はタイミング制御回
路２０２、特にデータを消去する場合に用いるタイミン
グ制御回路２０２Ｂの構成を示すブロック図である。
路２０２、特にデータを消去する場合に用いるタイミン
グ制御回路２０２Ｂの構成を示すブロック図である。
【００４５】図５に示すタイミング制御回路２０２Ｂ
は、基本クロックから所定の消去パルス信号Ｓ５を生成
するパルス発生回路５０１（第２のパルス発生回路に対
応する）と、上記各駆動回路２０５及び２０７の起動に
それぞれ所定の遅延を与えるための遅延信号を出力する
遅延回路５０２及び５０３とを有している。また、図５
に示す通り、コントロールワード線選択・駆動回路２０
５は遅延回路５０２からの遅延信号Ｓ６（第４の遅延信
号に対応する）を受けるように、ウエル駆動回路２０７
は遅延回路５０３からの遅延信号Ｓ７（第５の遅延信号
に対応する）を受けるようにタイミング制御回路２０２
Ｂに接続されている。このため、図５に示すタイミング
制御回路２０２Ｂによって、図１１に示した従来のタイ
ミング制御回路９０２Ｂによる場合と比べると、コント
ロールワード線選択・駆動回路２０５とウエル駆動回路
２０７の起動開始順序が逆になる。
は、基本クロックから所定の消去パルス信号Ｓ５を生成
するパルス発生回路５０１（第２のパルス発生回路に対
応する）と、上記各駆動回路２０５及び２０７の起動に
それぞれ所定の遅延を与えるための遅延信号を出力する
遅延回路５０２及び５０３とを有している。また、図５
に示す通り、コントロールワード線選択・駆動回路２０
５は遅延回路５０２からの遅延信号Ｓ６（第４の遅延信
号に対応する）を受けるように、ウエル駆動回路２０７
は遅延回路５０３からの遅延信号Ｓ７（第５の遅延信号
に対応する）を受けるようにタイミング制御回路２０２
Ｂに接続されている。このため、図５に示すタイミング
制御回路２０２Ｂによって、図１１に示した従来のタイ
ミング制御回路９０２Ｂによる場合と比べると、コント
ロールワード線選択・駆動回路２０５とウエル駆動回路
２０７の起動開始順序が逆になる。
【００４６】データの消去時は、まず、遅延信号Ｓ６を
受けたコントロールワード線の選択・駆動回路２０５が
消去パルスから所定の遅れをもって動作し、コントロー
ルワード線に所定の電圧を印加してその電位を変化させ
る。そして、遅延信号Ｓ７を受けたウエル駆動回路２０
７がそれから所定の遅れをもって動作し、Ｐウエル１０
６に所定の電圧を印加してその電位を変化させる。この
ようにして、メモリセル１０のデータの消去が実行され
る。
受けたコントロールワード線の選択・駆動回路２０５が
消去パルスから所定の遅れをもって動作し、コントロー
ルワード線に所定の電圧を印加してその電位を変化させ
る。そして、遅延信号Ｓ７を受けたウエル駆動回路２０
７がそれから所定の遅れをもって動作し、Ｐウエル１０
６に所定の電圧を印加してその電位を変化させる。この
ようにして、メモリセル１０のデータの消去が実行され
る。
【００４７】図６はメモリセルのデータを消去する場
合、すなわちフローティングゲート１０１から電子を引
き抜く場合の各信号線の動作タイミングと極性を示す図
である。なお、同図は、データを消去する場合のメモリ
セル１０への電圧の印加順序も示している。
合、すなわちフローティングゲート１０１から電子を引
き抜く場合の各信号線の動作タイミングと極性を示す図
である。なお、同図は、データを消去する場合のメモリ
セル１０への電圧の印加順序も示している。
【００４８】まず最初に、時刻６ａに示す点でコントロ
ールワード線に負電位を印加してその電位を変化させ
（第４のステップに対応する）、その後時刻６ｂに示す
点でＰウエル１０６に正電位を印加してその電位を変化
させる（第５のステップに対応する）。なお、このとき
のデータ線とソース線とはオープンであり、セレクトワ
ード線は電源電位のままである。
ールワード線に負電位を印加してその電位を変化させ
（第４のステップに対応する）、その後時刻６ｂに示す
点でＰウエル１０６に正電位を印加してその電位を変化
させる（第５のステップに対応する）。なお、このとき
のデータ線とソース線とはオープンであり、セレクトワ
ード線は電源電位のままである。
【００４９】この消去方法によると、図６に示す通り、
Ｐウエル１０６の放電に要する時間トンネル酸化膜１０
２の電界もゆっくりと減少するため、図１３の従来例に
示したようなピーク電界は発生しない。なお、この間も
フローティングゲート１０１からの電子の引き抜きは行
われているため消去サイクル時間は増加はしない。
Ｐウエル１０６の放電に要する時間トンネル酸化膜１０
２の電界もゆっくりと減少するため、図１３の従来例に
示したようなピーク電界は発生しない。なお、この間も
フローティングゲート１０１からの電子の引き抜きは行
われているため消去サイクル時間は増加はしない。
【００５０】以上のように、本実施形態に係る半導体記
憶装置及びメモリセル１０への電圧印加方法によると、
以下の作用を有する。まず、データを書込む場合、すな
わちメモリセル１０におけるフローティングゲート１０
１に電子を注入する際、トンネル酸化膜１０２に対して
ピーク電界のような過剰な電界がかかることを抑えるこ
とが可能になる。このため、トンネル酸化膜１０２の劣
化を防止して、チップサイズを増加することなく書換え
回数の減少やデータ保持特性の低下を防ぐことができ、
ひいては信頼性の向上を図ることができる。また、デー
タを消去するする場合、すなわちフローティングゲート
１０１から電子を引き抜く際、トンネル酸化膜１０２に
対してピーク電界のような過剰な電界がかかることを抑
えることが可能になる。このため、トンネル酸化膜１０
２の劣化を防止して、チップサイズを増加することなく
書換え回数の減少やデータ保持特性の低下を防ぐことが
でき、ひいては信頼性の向上を図ることができる。
憶装置及びメモリセル１０への電圧印加方法によると、
以下の作用を有する。まず、データを書込む場合、すな
わちメモリセル１０におけるフローティングゲート１０
１に電子を注入する際、トンネル酸化膜１０２に対して
ピーク電界のような過剰な電界がかかることを抑えるこ
とが可能になる。このため、トンネル酸化膜１０２の劣
化を防止して、チップサイズを増加することなく書換え
回数の減少やデータ保持特性の低下を防ぐことができ、
ひいては信頼性の向上を図ることができる。また、デー
タを消去するする場合、すなわちフローティングゲート
１０１から電子を引き抜く際、トンネル酸化膜１０２に
対してピーク電界のような過剰な電界がかかることを抑
えることが可能になる。このため、トンネル酸化膜１０
２の劣化を防止して、チップサイズを増加することなく
書換え回数の減少やデータ保持特性の低下を防ぐことが
でき、ひいては信頼性の向上を図ることができる。
【００５１】なお、上記では、データを書込む場合につ
いてフローティングゲート１０１へ電子を注入する場合
とし、また逆にデータを消去する場合についてフローテ
ィングゲート１０１から電子を引き抜く場合として説明
した。しかしながら、データの書込みをフローティング
ゲート１０１からの電子の引き抜き、データの消去をフ
ローティングゲート１０１への電子の注入としても何ら
不都合は生じない。
いてフローティングゲート１０１へ電子を注入する場合
とし、また逆にデータを消去する場合についてフローテ
ィングゲート１０１から電子を引き抜く場合として説明
した。しかしながら、データの書込みをフローティング
ゲート１０１からの電子の引き抜き、データの消去をフ
ローティングゲート１０１への電子の注入としても何ら
不都合は生じない。
【００５２】また、遅延回路３０２及び遅延回路５０２
は、それぞれコントロールワード線選択・駆動回路２０
５に含めることも可能であるため、省略して構成するこ
ともできる。その場合は、パルス信号Ｓ１と遅延信号Ｓ
２とは同じになり、またパルス信号Ｓ５と遅延信号Ｓ６
とは同じになる。
は、それぞれコントロールワード線選択・駆動回路２０
５に含めることも可能であるため、省略して構成するこ
ともできる。その場合は、パルス信号Ｓ１と遅延信号Ｓ
２とは同じになり、またパルス信号Ｓ５と遅延信号Ｓ６
とは同じになる。
【００５３】＜変形例＞図７は本実施形態の変形例に係
る半導体記憶装置の一例であり、２トランジスタで構成
された１ビットのメモリセル１０Ａ部の断面図を示す図
である。
る半導体記憶装置の一例であり、２トランジスタで構成
された１ビットのメモリセル１０Ａ部の断面図を示す図
である。
【００５４】図７に示すメモリセル１０Ａは、フローテ
ィングゲート１０１、トンネル酸化膜１０２、ＯＮＯな
どの層間膜１０３、コントロールワード線につながるコ
ントロールゲート１０４、Ｐウエル１０６、ソース線に
つながるソース１０７、データ線につながるドレイン１
０８、薄いＮ型の拡散層１０９、及びＮウエル１１０を
有する。加えて、配線層７０１（第１のゲート配線層に
対応する）及び配線層７０２（第２のゲート配線層に対
応する）をさらに有している。
ィングゲート１０１、トンネル酸化膜１０２、ＯＮＯな
どの層間膜１０３、コントロールワード線につながるコ
ントロールゲート１０４、Ｐウエル１０６、ソース線に
つながるソース１０７、データ線につながるドレイン１
０８、薄いＮ型の拡散層１０９、及びＮウエル１１０を
有する。加えて、配線層７０１（第１のゲート配線層に
対応する）及び配線層７０２（第２のゲート配線層に対
応する）をさらに有している。
【００５５】配線層７０１は、フローティングゲート１
０１が有する配線層と同じ配線層を有する。また。配線
層７０２は、コントロールゲート１０４が有する配線層
と同じ配線層を有する。なお、配線層７０１、７０２
は、それぞれフローティングゲート１０１、コントロー
ルゲート１０４の形成と同時に形成する。
０１が有する配線層と同じ配線層を有する。また。配線
層７０２は、コントロールゲート１０４が有する配線層
と同じ配線層を有する。なお、配線層７０１、７０２
は、それぞれフローティングゲート１０１、コントロー
ルゲート１０４の形成と同時に形成する。
【００５６】このような配線層７０１と配線層７０２と
を互いに接続することによって、配線層７０１をゲート
（セレクトワード線）として使用することが可能にな
る。
を互いに接続することによって、配線層７０１をゲート
（セレクトワード線）として使用することが可能にな
る。
【００５７】これにより、上部にあるメタル配線（図示
せず）と配線層７０１と配線層７０２とを接続すれば、
図７に示すメモリセル１０Ａは図１に示したメモリセル
１０と同じ働きをすることが可能になる。
せず）と配線層７０１と配線層７０２とを接続すれば、
図７に示すメモリセル１０Ａは図１に示したメモリセル
１０と同じ働きをすることが可能になる。
【００５８】また、配線層７０１と配線層７０２とは相
互に接続せず、上部にあるメタル配線（図示せず）と配
線層７０１のみを接続しても、図７に示すメモリセル１
０Ａは図１に示したメモリセル１０と同じ働きをするこ
とは言うまでもない。
互に接続せず、上部にあるメタル配線（図示せず）と配
線層７０１のみを接続しても、図７に示すメモリセル１
０Ａは図１に示したメモリセル１０と同じ働きをするこ
とは言うまでもない。
【００５９】
【発明の効果】以上のように、本発明に係る半導体記憶
装置によると、半導体記憶素子のフローティングゲート
に電子を注入する際、トンネル酸化膜へ過剰な電界がか
かることを抑えることができる。このため、トンネル酸
化膜の劣化を防いで、チップサイズを増加することなく
書換え回数の減少やデータ保持特性の低下を防ぐことが
できる。ひいては、本発明の半導体記憶装置に対する信
頼性がさらに向上し、不揮発性メモリの各種用途への使
用が増加するなど産業上の効果はきわめて大きい。
装置によると、半導体記憶素子のフローティングゲート
に電子を注入する際、トンネル酸化膜へ過剰な電界がか
かることを抑えることができる。このため、トンネル酸
化膜の劣化を防いで、チップサイズを増加することなく
書換え回数の減少やデータ保持特性の低下を防ぐことが
できる。ひいては、本発明の半導体記憶装置に対する信
頼性がさらに向上し、不揮発性メモリの各種用途への使
用が増加するなど産業上の効果はきわめて大きい。
【図１】 本発明の一実施形態に係るメモリセル１０部
の断面図である。
の断面図である。
【図２】 メモリセル１０を動作させるための回路構成
例を示す図である。
例を示す図である。
【図３】 データを書込む場合のタイミング制御回路２
０２Ａのブロック図である。
０２Ａのブロック図である。
【図４】 データを書込む場合の各信号線の動作タイミ
ングと極性を示す図である。
ングと極性を示す図である。
【図５】 データを消去する場合のタイミング制御回路
２０２Ｂのブロック図である。
２０２Ｂのブロック図である。
【図６】 データを消去する場合の各信号線の動作タイ
ミングと極性を示す図である。
ミングと極性を示す図である。
【図７】 本発明の一実施形態の変形例に係るメモリセ
ル１０Ａ部の断面図である。
ル１０Ａ部の断面図である。
【図８】 従来例におけるメモリセル８０を説明するた
めの図である。
めの図である。
【図９】 メモリセル８０を動作させるための回路構成
例を示す図である。
例を示す図である。
【図１０】 データを書込む場合の従来のタイミング制
御回路９０２Ａのブロック図である。
御回路９０２Ａのブロック図である。
【図１１】 データを消去する場合のタイミング制御回
路９０２Ｂのブロック図である。
路９０２Ｂのブロック図である。
【図１２】 従来例におけるデータを書込む場合の各信
号線の動作タイミングと極性を示す図である。
号線の動作タイミングと極性を示す図である。
【図１３】 従来例におけるデータを消去する場合の各
信号線の動作タイミングと極性を示す図である。
信号線の動作タイミングと極性を示す図である。
１０、１０Ａ メモリセル
１０１ フローティングゲート
１０２ トンネル酸化膜
１０４ コントロールゲート
１０５ ゲート
１０６ Ｐウエル
１０７ ソース
１０８ ドレイン
１１０ Ｎウエル
２０２、２０２Ａ、２０２Ｂ タイミング制御回路
２０３ データ線選択・駆動回路
２０４ セレクトワード線選択・駆動回路
２０５ コントロールワード線選択・駆動回路（コン
トロールワード線駆動回路） ２０６ ソース線選択・駆動回路（ソース線駆動回
路） ２０７ ウエル駆動回路 ３０１、５０１ パルス発生回路 ３０２、３０３、３０４、５０２、５０３ 遅延回路 ７０１ フローティングゲート１０１と同じ配線層
（第１のゲート配線層） ７０２ コントロールゲートと同じ配線層（第２のゲ
ート配線層） Ｓ１、Ｓ５ パルス信号 Ｓ２ 遅延信号（第１の遅延信号） Ｓ３ 遅延信号（第２の遅延信号） Ｓ４ 遅延信号（第３の遅延信号） Ｓ６ 遅延信号（第４の遅延信号） Ｓ７ 遅延信号（第５の遅延信号）
トロールワード線駆動回路） ２０６ ソース線選択・駆動回路（ソース線駆動回
路） ２０７ ウエル駆動回路 ３０１、５０１ パルス発生回路 ３０２、３０３、３０４、５０２、５０３ 遅延回路 ７０１ フローティングゲート１０１と同じ配線層
（第１のゲート配線層） ７０２ コントロールゲートと同じ配線層（第２のゲ
ート配線層） Ｓ１、Ｓ５ パルス信号 Ｓ２ 遅延信号（第１の遅延信号） Ｓ３ 遅延信号（第２の遅延信号） Ｓ４ 遅延信号（第３の遅延信号） Ｓ６ 遅延信号（第４の遅延信号） Ｓ７ 遅延信号（第５の遅延信号）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６３３Ｄ
29/792 ６３３Ｅ
６３５
６２３Ａ
６３２Ｚ
Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04
AD08 AD09 AD12 AD15 AE08
5F083 EP02 EP23 EP33 EP63 EP68
ER03 ER14 ER30 GA21 LA10
5F101 BA01 BB05 BC02 BD22 BE02
BE05 BE07 BF03
Claims (6)
- 【請求項１】 ウエル上に形成された、第１のトランジ
スタと第２のトランジスタとを含む半導体記憶素子を備
え、 前記第１のトランジスタは、トンネル酸化膜と、フロー
ティングゲートと、ドレインと、ソース線に接続された
ソースと、コントロールワード線に接続されたコントロ
ールゲートとを有し、 前記第２のトランジスタは、データ線に接続されたドレ
インと、ソースと、セレクトワード線に接続されたゲー
トとを有し、 前記第１のトランジスタのドレインと前記第２のトラン
ジスタのソースとが接続されており、 前記第１のトランジスタのフローティングゲートに電子
を注入する際にパルス信号を出力する第１のパルス発生
回路と、 前記第１のパルス発生回路からのパルス信号を受け、当
該パルス信号を遅延させて第１の遅延信号として出力す
る第１の遅延回路と、 前記第１の遅延回路からの第１の遅延信号を受け、当該
第１の遅延信号を遅延させて第２の遅延信号として出力
する第２の遅延回路と、 前記第２の遅延回路からの第２の遅延信号を受け、当該
第２の遅延信号を遅延させて第３の遅延信号として出力
する第３の遅延回路と、 前記第１の遅延回路からの第１の遅延信号を受けると、
前記コントロールワード線の電位を所定の電圧に変化さ
せるコントロールワード線駆動回路と、 前記第２の遅延回路からの第２の遅延信号を受けると、
前記ウエルの電位を所定の電圧に変化させるウエル駆動
回路と、 前記第３の遅延回路からの第３の遅延信号を受けると、
前記ソース線の電位を所定の電圧に変化させるソース線
駆動回路とをさらに備えることを特徴とする半導体記憶
装置。 - 【請求項２】 ウエル上に形成された、第１のトランジ
スタと第２のトランジスタとを含む半導体記憶素子を備
え、 前記第１のトランジスタは、トンネル酸化膜と、フロー
ティングゲートと、ドレインと、ソース線に接続された
ソースと、コントロールワード線に接続されたコントロ
ールゲートとを有し、 前記第２のトランジスタは、データ線に接続されたドレ
インと、ソースと、セレクトワード線に接続されたゲー
トとを有し、 前記第１のトランジスタのドレインと前記第２のトラン
ジスタのソースとが接続されており、 前記第１のトランジスタのフローティングゲートから電
子を引き抜く際にパルス信号を出力する第２のパルス発
生回路と、 前記第２のパルス発生回路からのパルス信号を受け、当
該パルス信号を遅延させて第４の遅延信号として出力す
る第４の遅延回路と、 前記第４の遅延回路からの第４の遅延信号を受け、当該
第４の遅延信号を遅延させて第５の遅延信号として出力
する第５の遅延回路と、 前記第４の遅延回路からの第４の遅延信号を受けると、
前記コントロールワード線の電位を所定の電圧に変化さ
せるコントロールワード線駆動回路と、 前記第５の遅延回路からの第５の遅延信号を受けると、
前記ウエルの電位を所定の電圧に変化させるウエル駆動
回路とをさらに備えることを特徴とする半導体記憶装
置。 - 【請求項３】 請求項１または請求項２のいずれかに記
載の半導体記憶装置において、 前記第２のトランジスタのゲートは、 前記第１のトランジスタのフローティングゲートの形成
とともに形成され、当該フローティングゲートと同じ配
線層からなる第１のゲート配線層であることを特徴とす
る半導体記憶装置。 - 【請求項４】 請求項１または請求項２のいずれかに記
載の半導体記憶装置において、 前記第２のトランジスタのゲートは、 前記第１のトランジスタのフローティングゲートの形成
とともに形成され、当該フローティングゲートと同じ配
線層からなる第１のゲート配線層と、 前記第１のトランジスタのコントロールゲートの形成と
ともに形成され、当該コントロールゲートと同じ配線層
からなる第２のゲート配線層とを接続したものであるこ
とを特徴とする半導体記憶装置。 - 【請求項５】 トンネル酸化膜と、フローティングゲー
トと、ドレインと、ソース線に接続されたソースと、コ
ントロールワード線に接続されたコントロールゲートと
を有する、ウエル上に形成された第１のトランジスタ
と、 データ線に接続されたドレインと、ソースと、セレクト
ワード線に接続されたゲートとを有する、前記ウエル上
に形成された第２のトランジスタとを含み、 前記第１のトランジスタのドレインと前記第２のトラン
ジスタのソースとが接続された半導体記憶素子への電圧
印加方法であって、 前記第１のトランジスタのフローティングゲートに電子
を注入する際、 前記コントロールワード線の電位を所定の電圧に変化さ
せる第１のステップと、 前記第１のステップによってコントロールワード線の電
位を所定の電圧に変化させた後、前記ウエルの電位を所
定の電圧に変化させる第２のステップと、 前記第２のステップによってウエルの電位を所定の電圧
に変化させた後、前記ソース線の電位を所定の電圧に変
化させる第３のステップとを備えることを特徴とする半
導体記憶素子への電圧印加方法。 - 【請求項６】 トンネル酸化膜と、フローティングゲー
トと、ドレインと、ソース線に接続されたソースと、コ
ントロールワード線に接続されたコントロールゲートと
を有する、ウエル上に形成された第１のトランジスタ
と、 データ線に接続されたドレインと、ソースと、セレクト
ワード線に接続されたゲートとを有する、前記ウエル上
に形成された第２のトランジスタとを含み、 前記第１のトランジスタのドレインと前記第２のトラン
ジスタのソースとが接続された半導体記憶素子への電圧
印加方法であって、 前記第１のトランジスタのフローティングゲートから電
子を引き抜く際、 前記コントロールワード線の電位を所定の電圧に変化さ
せる第４のステップと、 前記第４のステップによってコントロールワード線の電
位を所定の電圧に変化させた後、前記ウエルの電位を所
定の電圧に変化させる第５のステップとを備えることを
特徴とする半導体記憶素子への電圧印加方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086706A JP3978062B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体記憶素子への電圧印加方法及び半導体記憶装置 |
| TW092106728A TWI260087B (en) | 2002-03-26 | 2003-03-25 | Semiconductor memory and method for applying voltage to semiconductor memory device |
| US10/395,193 US6667907B2 (en) | 2002-03-26 | 2003-03-25 | Semiconductor memory and method for applying voltage to semiconductor memory device |
| CNB031075282A CN1234171C (zh) | 2002-03-26 | 2003-03-26 | 半导体存储器及向半导体存储元件施加电压的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086706A JP3978062B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体記憶素子への電圧印加方法及び半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003281895A true JP2003281895A (ja) | 2003-10-03 |
| JP3978062B2 JP3978062B2 (ja) | 2007-09-19 |
Family
ID=28449324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002086706A Expired - Fee Related JP3978062B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体記憶素子への電圧印加方法及び半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6667907B2 (ja) |
| JP (1) | JP3978062B2 (ja) |
| CN (1) | CN1234171C (ja) |
| TW (1) | TWI260087B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4285082B2 (ja) * | 2003-05-27 | 2009-06-24 | ソニー株式会社 | 記憶装置 |
| KR100572331B1 (ko) * | 2004-10-25 | 2006-04-18 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것을 위한 프로그램 방법 |
| JP4167677B2 (ja) * | 2005-07-14 | 2008-10-15 | 株式会社東芝 | 半導体装置 |
| TWI414926B (zh) * | 2009-12-16 | 2013-11-11 | Silicon Motion Inc | 控制裝置與其相關控制方法 |
| JP6103664B1 (ja) * | 2016-02-18 | 2017-03-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US10109365B2 (en) | 2016-11-28 | 2018-10-23 | Taiwan Semiconductor Manufacturing Company Limited | Word line driver |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3605122B2 (ja) * | 1991-12-13 | 2004-12-22 | テキサス インスツルメンツ インコーポレイテツド | 補償回路と遅延を補償する方法 |
| JPH0730076A (ja) | 1993-07-13 | 1995-01-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその動作制御方法 |
| JP3378879B2 (ja) | 1997-12-10 | 2003-02-17 | 松下電器産業株式会社 | 不揮発性半導体記憶装置及びその駆動方法 |
| JP2001101868A (ja) * | 1999-09-30 | 2001-04-13 | Hitachi Ltd | 半導体記憶装置 |
-
2002
- 2002-03-26 JP JP2002086706A patent/JP3978062B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-25 TW TW092106728A patent/TWI260087B/zh active
- 2003-03-25 US US10/395,193 patent/US6667907B2/en not_active Expired - Fee Related
- 2003-03-26 CN CNB031075282A patent/CN1234171C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030185069A1 (en) | 2003-10-02 |
| JP3978062B2 (ja) | 2007-09-19 |
| TWI260087B (en) | 2006-08-11 |
| CN1449048A (zh) | 2003-10-15 |
| US6667907B2 (en) | 2003-12-23 |
| CN1234171C (zh) | 2005-12-28 |
| TW200304699A (en) | 2003-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7254084B2 (en) | Data processing device | |
| US7613044B2 (en) | Method and apparatus for high voltage operation for a high performance semiconductor memory device | |
| TW200304655A (en) | Non-volatile memory, IC card, and data processing apparatus | |
| TW508812B (en) | Nonvolatile memory | |
| WO1994008340A1 (en) | Non-volatile semiconductor memory device having floating gate | |
| US20060044871A1 (en) | Semiconductor integrated circuit | |
| US6147906A (en) | Method and system for saving overhead program time in a memory device | |
| US6259625B1 (en) | Method and apparatus for reducing high current chip erase in flash memories | |
| JP3998908B2 (ja) | 不揮発性メモリ装置 | |
| US7054201B2 (en) | Driving circuit for non-volatile DRAM | |
| JPH0271499A (ja) | 半導体記憶装置 | |
| US6738292B2 (en) | Nonvolatile semiconductor storage device | |
| JP2003281895A (ja) | 半導体記憶素子への電圧印加方法及び半導体記憶装置 | |
| US6532177B1 (en) | Low voltage charge pump apparatus and method | |
| JP2515703B2 (ja) | Ｅｅｐｒｏｍ装置 | |
| JP2000252447A (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるデータの消去方法 | |
| JP4068194B2 (ja) | Ｍｏｓトランジスタおよびｍｏｓトランジスタの電位制御方法 | |
| JP3133706B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2002176765A (ja) | 昇圧回路 | |
| JP3392438B2 (ja) | 不揮発性半導体記憶装置 | |
| US6229735B1 (en) | Burst read mode word line boosting | |
| JP3580726B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100308120B1 (ko) | 스테이틱번-인테스트회로를구비한반도체메모리장치 | |
| JPH11284153A (ja) | 不揮発性半導体メモリセル及び不揮発性半導体メモリセルにおけるデータ書き込み方法 | |
| US9070444B2 (en) | Semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070313 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070529 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070622 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |