CN1449048A - 半导体存储器及向半导体存储元件的电压施加方法 - Google Patents

Abstract

本发明提供能够防止在隧道氧化膜上施加峰值电场，防止重写次数减少或数据保持特性降低的半导体存储器及向半导体存储元件施加电压的方法。本发明的半导体存储器具备：存储单元(10)和控制字线选择驱动电路(205)、阱驱动电路(207)和源线选择驱动电路(206)、当在存储单元(10)中的浮动栅(101)上注入电子时输出脉冲信号(S1)的脉冲发生电路(301)、延迟电路(302)、延迟电路(303)和延迟电路(304)。而且，控制字线选择驱动电路(205)接受来自延迟电路(302)的延迟信号(S2)使控制字线的电位变化，阱驱动电路(207)接受来自延迟电路(303)的延迟信号(S3)使阱的电位变化，源线选择驱动电路(206)接受来自延迟电路(304)的延迟信号(S4)使源线的电位变化。

Description

半导体存储器及向半导体存储元件的电压施加方法

技术领域

本发明涉及半导体存储器及向半导体存储元件的电压施加方法。

背景技术

近年来，随着便携式仪器的普及和省能、减少废弃物等的要求，对内装数据能够重写而且即使切断电源也能够保持数据的非易失性存储器的半导体器件的需要越来越高。作为半导体非易失性存储器有闪存和铁电体存储器，任何一种都有优点和缺点，在被使用的产品领域中具有各自的特征。例如闪存，由于存储单元的尺寸小有利于大容量化，但是重写的次数不多。另一方面，铁电体存储器重写的次数多，但是由于存储单元的尺寸也大，不利于大容量化。此外，就存储单元尺寸及重写次数两点来说处于二者之间的是EEPROM。

图8是现有的闪存的一例，示出了用2个晶体管构成的1位的存储单元80部分的剖面图。

图8所示的存储单元80具有：浮动栅801；隧道氧化膜802；ONO等的层间绝缘膜803；连接在控制字线上的控制栅804；连接在选择字线上的栅805；P阱806；连接在源线上的源807；连接在数据线上的漏808；薄的N型扩散层809；以及N阱810。

图9示出用于使图8所示的闪存80动作的电路的结构例。

图9所示的电路具有：用于产生规定的正负的电压的电源电路901；用于控制施加电压的定时的定时控制电路902；用于选择驱动数据线的数据线选择·驱动电路903；用于选择驱动选择字线的选择字线选择·驱动电路904；用于选择驱动控制字线的控制字线选择·驱动电路905；用于选择驱动源线的源线选择·驱动电路906；以及用于驱动阱的阱驱动电路907。

图10是用于说明图9所示的定时控制电路902，特别是在数据写入情况下使用的定时控制电路902A的结构的方框图。

图10所示的定时控制电路902A具有：从基本时钟产生规定的写入脉冲的脉冲发生电路1001和在上述各驱动电路907、905、及906的起动时输出给予各自规定的延迟的信号的延迟电路1002、1003及1004。此外，如图10所示，阱驱动电路907、控制字线选择·驱动电路905、源线选择·驱动电路906被分别连接在定时控制电路902A上，使得阱驱动电路907接受来自延迟电路1002的信号、控制字线选择·驱动电路905接受来自延迟电路1003的信号、源线选择·驱动电路906接受来自延迟电路1004的信号。

在写入数据的情况下，首先，阱驱动电路907接受来自延迟电路1002的信号，从写入脉冲经过规定的延迟后动作，在P阱806上施加规定的电压。而且，控制字线选择·驱动电路905接受来自延迟电路1003的信号，然后经过规定的延迟后动作，在控制字线上施加规定的电压。进而，源线选择·驱动电路906接受来自延迟电路1004的信号，然后再经过规定的延迟后动作，在源线上施加规定的电压。这样，实行向存储单元80的数据的写入。

图11是用于说明图9所示的定时控制电路902、特别是在擦除数据的情况下使用的定时控制电路902B的结构的方框图。

图11所示的定时控制电路902B具有从基本时钟生成规定的擦除脉冲的脉冲发生电路1005和用于在上述各驱动电路907及905的起动中给予各自规定的延迟的延迟电路1006及1007。此外，如图11所示，阱驱动电路907和控制字线选择·驱动电路905分别连接在定时控制电路902B上，使得阱驱动电路907接受来自延迟电路1006的信号，控制字线选择·驱动电路905接受来自延迟电路1007的信号。

在擦除数据的情况下，首先，阱驱动电路907接受来自延迟电路1006的信号，从擦除脉冲经过规定的延迟后动作，在P阱806上施加规定的电压。而且，控制字线选择·驱动电路905接受来自延迟电路1007的信号，进而经过规定的延迟后动作，在控制字线上施加规定的电压。这样，实行存储单元80的数据的擦除。

图12是示出在存储单元80上写入数据的情况下，即在浮动栅801上注入电子的情况下各信号线的动作定时和极性图。

通过隧道氧化膜802将电子注入浮动栅801的情况下，如同图所示，首先，最初在时刻12a所示的点上在P阱806上施加负电位，接着在时刻12b所示的点上在控制字线上施加正电位，然后在时刻12c所示的点上在源线上施加负电位。此外，这时的选择字线维持0V不动。

图13是示出在擦除存储单元80的数据的情况下，即从浮动栅801抽出电子的情况下的各信号线的动作定时和极性图。

在通过隧道氧化膜802从浮动栅801抽出电子的情况下，如同图所示，首先，最初在时刻13a所示的点上在P阱806上施加正电位，接着在时刻13b所示的点上在控制字线上施加负电位。此外，这时的数据线和源线断开，选择字线维持电源电位不动。

经以上动作实行数据的写入及擦除动作。

发明内容

(发明要解决的课题)

但是，如图12所示，在写入数据的情况中，在源线变化到负电位的瞬间在隧道氧化膜802上施加大的峰值电场。因此，隧道氧化膜802的膜质损坏，招致重写次数的减少或数据保持特性的下降。其结果是导致可靠性的降低。

还有，如图13所示，在擦除数据的情况中，当控制字线变化到负电位的瞬间在隧道氧化膜802上施加与上述写入的情况相反方向的大的峰值电场。因此，隧道氧化膜802的膜质损坏，招致重写次数的减少或数据保持特性的下降，其结果是导致可靠性的下降。

因此，鉴于上述情况，本发明的目的在于：提供能够防止在隧道氧化膜上施加峰值电场，能够防止重写次数减少或数据保持特性降低的半导体存储器及向半导体存储元件施加电压的方法。

(解决课题的手段)

为解决上述课题，本发明1所述的半导体存储器具备形成在阱上的、包含第1晶体管和第2晶体管的半导体存储元件，上述第1晶体管具有隧道氧化膜、浮动栅、漏、连接在源线上的源、以及连接在控制字线上的控制栅，上述第2晶体管具有连接在数据线上的漏、源、以及连接在选择字线上的栅，上述第1晶体管的漏和上述第2晶体管的源连接，当向上述第1晶体管的浮动栅注入电子时，进而具备：输出脉冲信号的第1脉冲发生电路；接受来自上述第1脉冲发生电路的脉冲信号、使该脉冲信号延迟作为第1延迟信号输出的第1延迟电路；接受来自上述第1延迟电路的第1延迟信号、使该第1延迟信号延迟作为第2延迟信号输出的第2延迟电路；接受来自上述第2延迟电路的第2延迟信号，使该第2延迟信号延迟作为第3延迟信号输出的第3延迟电路；当接受来自上述第1延迟电路的第1延迟信号时，使上述控制字线的电位变化到规定的电压的控制字线驱动电路；当接受来自上述第2延迟电路的第2延迟信号时，使上述阱的电位变化到规定的电压的阱驱动电路；以及当接受来自上述第3延迟电路的第3延迟信号时，使上述源线的电位变化到规定的电压的源线驱动电路。

根据与本发明1相关的半导体存储器，当将电子注入半导体存储元件的浮动栅时，能够抑制对隧道氧化膜施加峰值电场那样的过剩的电场。因此，防止隧道氧化膜的损坏，能够防止重写次数的减少或数据保持特性的降低。进而能够提高可靠性。

还有，本发明2的发明具备形成在阱上的包含第1晶体管和第2晶体管的半导体存储元件，上述第1晶体管具有：隧道氧化膜、浮动栅、漏、连接在源线上的源、连接在控制字线上的控制栅，上述第2晶体管具有：连接在数据线上的漏、源、连接在选择字线上的栅，上述第1晶体管的漏与上述第2晶体管的源连接，进而具备：当从上述第1晶体管的浮动栅抽出电子时输出脉冲信号的第2脉冲发生电路；接受来自上述第2脉冲发生电路的脉冲信号、使该脉冲信号延迟作为第4延迟信号输出的第4延迟电路；接受来自上述第4延迟电路的第4延迟信号、使该第4延迟信号延迟作为第5延迟信号输出的第5延迟电路；接受来自上述第4延迟电路的第4延迟信号、使上述控制字线的电位变化到规定的电压的控制字线驱动电路；以及接受来自上述第5延迟电路的第5延迟信号、使上述阱的电位变化到规定的电压的阱驱动电路。

根据与本发明2相关的半导体存储器，当从半导体存储元件的浮动栅抽出电子时，能够抑制对隧道氧化膜施加峰值电场那样的过剩的电场。因此，防止隧道氧化膜的损坏，能够防止重写次数的减少或数据保持特性的降低。进而能够提高可靠性。

还有，本发明3的发明是在本发明1或者本发明2的任何一项所述的半导体存储器中，上述第2晶体管的栅与形成上述第1晶体管的浮动栅的同时形成，是由与该浮动栅相同的布线层构成的第1栅布线层。

还有，本发明4的发明是在本发明1或者本发明2的任何一项所述的半导体存储器中，上述第2晶体管的栅是将与上述第1晶体管的浮动栅的形成同时形成、由与该浮动栅相同的布线层构成的第1栅布线层和与上述第1晶体管的控制栅的形成同时形成、由与该控制栅相同的布线层构成的第2栅布线层连接而成。

还有，为了解决上述课题本发明5所述的向半导体存储元件的电压施加方法是包含：具有隧道氧化膜、浮动栅、漏、连接在源线上的源、连接在控制字线上的控制栅、形成在阱上的第1晶体管和具有连接在数据线上的漏、源、连接在选择字线上的栅、形成在上述阱上的第2晶体管，将上述第1晶体管的漏和上述第2晶体管的源连接起来的向半导体存储元件的电压施加方法，具备：当在上述第1晶体管的浮动栅上注入电子时，使上述控制字线的电位变化到规定的电压的第1步骤；当由上述第1步骤使控制字线的电位变化到规定的电压后，使上述阱的电位变化到规定的电压的第2步骤；以及当由上述第2步骤使阱的电位变化到规定的电压后，使上述源线的电位变化到规定的电压的第3步骤。

根据与本发明5相关的向半导体存储元件施加电压的方法，当在半导体存储元件的浮动栅上注入电子时，能够抑制对隧道氧化膜施加峰值电场那样的过剩的电场。因此，防止隧道氧化膜的损坏，能够防止重写次数减少或数据保持特性的降低。进而能够提高可靠性。

还有，本发明6的发明的向半导体存储元件的电压施加方法是包含：具有隧道氧化膜、浮动栅、漏、连接在源线上的源、连接在控制字线上的控制栅、形成在阱上的第1晶体管和具有连接在数据线上的漏、源、连接在选择字线上的栅、形成在上述阱上的第2晶体管，将上述第1晶体管的漏和上述第2晶体管的源连接起来的向半导体存储元件的电压施加方法，当从上述第1晶体管的浮动栅抽出电子时，具备：使上述控制字线的电位变化到规定的电压的第4步骤和由上述第4步骤使控制字线的电位变化到规定的电压后使上述阱的电位变化到规定的电压的第5步骤。

根据与本发明6相关的向半导体存储元件的电压施加方法，当从半导体存储元件的浮动栅抽出电子时，能够抑制对隧道氧化膜施加峰值电场那样的过剩的电场。因此，能够防止隧道氧化膜的损坏，防止重写次数的减少或数据保持特性的降低。进而能够提高可靠性。

附图说明

图1是与本发明的一实施方式相关的存储单元10部分的剖面图。

图2是示出用于使存储单元10动作的电路构成例。

图3是写入数据情况下的定时控制电路202A的方框图。

图4是示出数据写入情况下的各信号线的动作定时和极性图。

图5是擦除数据情况下的定时控制电路202B的方框图。

图6是示出擦除数据情况下的各信号线的动作定时和极性图。

图7是与本发明的一实施方式相关的存储单元10A部分的剖面图。

图8是在现有例中的存储单元80的说明图。

图9是示出使存储单元80动作的电路构成例图。

图10是在写入数据情况下的现有的定时控制电路902A的方框图。

图11是在擦除数据情况下的定时控制电路902B的方框图。

图12是示出在现有例中的数据写入情况下的各信号线的动作定时和极性图。

图13是示出在现有例中的擦除数据情况下的各信号线的动作定时和极性图。

符号说明

10、10A存储单元                  101浮动栅

102隧道氧化膜                    104控制栅

105栅                            106 P阱

107源                            108漏

110 N阱                      202、202A、202B定时控制电路

203数据线选择·驱动电路      204选择字线选择·驱动电路

205控制字线选择·驱动电路(控制字线驱动电路)

206源线选择·驱动电路(源线驱动电路)

207阱驱动电路                301、501脉冲发生电路

302、303、304、502、503延迟电路

701与浮动栅101相同的布线层(第1栅布线层)

702与控制栅相同的布线层(第2栅布线层)

S1、S5脉冲信号               S2延迟信号(第1延迟信号)

S3延迟信号(第2延迟信号       S4延迟信号(第3延迟信号)

S6延迟信号(第4延迟信号       S7延迟信号(第5延迟信号)

具体实施方式

以下，参照附图说明本发明的一实施方式。

图1是与本发明的一实施方式相关的半导体存储器的一例，是示出用2个晶体管(与第1及第2晶体管对应)构成的1位的存储单元(半导体存储元件)10部分的剖面图。

图1所示的存储单元10具有：浮动栅101、隧道氧化膜102、ONO等的层间膜103、连接在控制字线上的控制栅104、连接在选择字线上的栅105、P阱106、连接在源线上的源107、连接在数据线上的漏108、薄的N型扩散层109、以及N阱110。

图2是示出使图1所示的存储单元10动作的电路的构成例。

图2所示的电路具有：用于产生规定的正负的电压的电源电路201、用于控制施加规定的电压的定时的定时控制电路202、用于选择驱动数据线的数据线选择·区动电路203、用于选择驱动选择字线的选择字线选择·区动电路204、用于选择驱动控制字线的控制字线选择·驱动电路205(对应控制字线驱动电路)、用于选择驱动源线的源线选择·驱动电路206对应源线驱动电路)、以及用于驱动阱的阱驱动电路207。此外，由于充电阱的电容阱驱动电路的驱动能力抑制在低能力。

以下，分别说明数据写入的情况和擦除数据的情况。

(数据写入)

图3是示出定时控制电路202、特别是在数据写入情况下使用的定时控制电路202A的结构的方框图。

图3所示的定时控制电路202A具有：从基本时钟产生规定的写入脉冲信号S1的脉冲发生电路301(与第1脉冲发生电路对应)和输出用于当上述各驱动电路205、207及206的起动时给予各自规定的延迟的延迟信号的延迟电路302、303、及304。还有，如图3所示，控制字线选择驱动电路205连接在定时控制电路202A上，使之接受来自延迟电路302的延迟信号S2(与第1延迟信号对应)，阱驱动电路207连接在定时控制电路202A上，使之接受来自延迟电路303的延迟信号S3(与第2延迟信号对应)，源线选择驱动电路206连接在定时控制电路202A上，使之接受来自延迟电路304的延迟信号S4(与第3延迟信号对应)。因此，由图3所示的定时控制电路202A，与图10所示的现有的定时控制电路902A的情况相比，控制字线选择驱动电路205和阱驱动电路207的起动开始顺序相反。

当数据写入时，首先，接受了延迟信号S2的控制字线选择驱动电路205从写入脉冲信号S1经过规定的延迟后动作，在控制字线上施加规定的电压使它的电位变化。而且，接受了延迟信号S3的阱驱动电路207从那时开始经过规定的延迟后动作，在P阱106上施加规定的电压使它的电位变化。进而，接受了延迟信号S4的源线选择驱动电路206从那时起进而再经过规定的延迟后动作，在源线上施加规定的电压使它的电位变化。这样，实行向存储单元10的数据的写入。

图4是示出当在存储单元10上写入数据的情况下，即通过隧道氧化膜102在浮动栅101上注入电子情况下的各信号线的动作定时和极性。此外，同图也示出了在数据写入的情况下的向存储单元10的电压施加顺序。

首先，最初在时刻4a所示点上在控制字线上施加正电位使它的电位变化(与第1步骤对应)，接着在时刻4b所示点上在P阱106上施加负电位使它的电位变化(与第2步骤对应)，然后在时刻4c所示点上在源线上施加负电位使它的电位变化(与第30步骤对应)。此外，这时的选择字线维持0V不变。

采用该写入方法时，如图4所示，由于P阱106的充电需要时间隧道氧化膜102的电场也缓慢地增加，不发生图12的现有例所示那样的峰值电场。此外，由于在这期间也进行向浮动栅101的电子的注入，写入周期时间不增加。

还有，在图4中，虽然P阱106的电位的变化开始时刻(4b)和源线的电位的变化开始时刻(4C)之间存在时间差，但是即使在P阱106及源线的电位同时变化的情况下，本发明也能同样地实施。

(数据的擦除)

图5是示出定时控制电路202、特别是在擦除数据的情况下使用的定时控制电路202B的结构的方框图。

图5所示的定时控制电路202B具有从基本时钟生成规定的擦除脉冲信号S5的脉冲发生电路501(与第2脉冲发生电路对应)和输出用于在上述各驱动电路205及207的起动时给予各自规定的延迟的延迟信号的延迟电路502及503。还有，如图5所示控制字线选择驱动电路205连接在定时控制电路202B上，使之接受来自延迟电路502的延迟信号S6(与第4延迟信号对应)，阱驱动电路207连接在定时控制电路202B上使之接受来自延迟电路503的延迟信号S7(与第5延迟信号对应)。因此，由图5所示的定时控制电路202B与图11所示的现有的定时控制电路902B的情况相比较时，控制字线选择驱动电路205和阱驱动电路207的起动开始顺序相反。

数据擦除时，首先，接受了延迟信号S6的控制字线的选择驱动电路205从擦除脉冲经规定的延迟后动作，在控制字线上施加规定的电压使它的电位变化。而且，接受了延迟信号S7的阱驱动电路207然后经规定的延迟后动作，在P阱106上施加规定的电压使它的电位变化。这样，实行存储单元10的数据的擦除。

图6是示出在擦除存储单元的数据的情况下，即从浮动栅101抽出电子的情况下的各信号线的动作定时和极性图。此外，同图也示出向擦除数据情况下的存储单元10的电压施加顺序。

首先，最初在时刻6a所示的点上在控制字线上施加负电位使它的电位变化(与第4步骤对应)，然后在时刻6b所示的点上在P阱106上施加正电位使它的电位变化(与第5步骤对应)。此外，这时的数据线和源线是断开的，选择字线维持电源电位不变。

根据该擦除方法，如图6所示，由于P阱106的放电需要时间隧道氧化膜102的电场也缓慢地减少，不发生图13的现有例所示那样的峰值电场。此外，由于在这期间也进行从浮动栅101的电子的抽出，擦除周期时间不增加。

如上所述，根据向与本实施方式相关的半导体存储器及存储单元10的电压施加方法，具有如下的作用。首先，在写入数据的情况下，即在存储单元10中的浮动栅101注入电子时，能够抑制对隧道氧化膜102施加峰值电场那样的过剩的电场。因此，防止隧道氧化膜102的损坏，能够在不增加芯片尺寸的情况下防止重写次数的减少或数据保持特性的降低，进而能够提高可靠性。还有，当擦除数据的情况下，即从浮动栅101抽出电子时，能够抑制对隧道氧化膜102施加峰值电场那样的过剩的电场。因此，防止隧道氧化膜102的损坏，能够在不增加芯片尺寸的情况下防止重写次数的减少或数据保持特性的降低，进而提高可靠性。

此外，在以上叙述中，将数据写入情况作为向浮动栅101注入电子的情况，还有相反地将擦除数据的情况作为从浮动栅101抽出电子的情况进行了说明。但是，将数据写入作为从浮动栅101抽出电子，将数据擦除作为向浮动栅101注入电子没有任何不良情况产生。

还有，由于延迟电路302及延迟电路502也能够包含在各自的控制字线选择驱动电路205中，也能够将其省略构成电路。那种情况下，脉冲信号S1和延迟信号S2相同，还有脉冲信号S5和延迟信号S6也相同。

(变形例)

图7是与本实施方式的变形例相关的半导体存储器的一例，是示出用2个晶体管构成的1位的存储单元10A部的剖面图。

图7所示的存储单元10A具有：浮动栅101、隧道氧化膜102、ONO等层间膜103、连接在控制字线上的控制栅104、P阱106、连接在源线上的源107、连接在数据线上的漏108、薄的N型扩散层109以及N阱110。再加上进而具有的布线层701(与第1栅布线层对应)及布线层702(与第2栅布线层对应)。

布线层701具有与浮动栅101具有的布线层同样的布线层。还有，布线层702具有与控制栅104具有的布线层同样的布线层。此外，布线层701、702与形成各自的浮动栅101、控制栅104的同时形成。

由这样的布线层701和布线层702的相互的连接，能够将布线层701作为栅(选择字线)使用。

由此，如果将位于上部的金属布线(未图示)和布线层701、布线层702连接，图7所示的存储单元10A能够起到与图1所示的存储单元10相同的作用。

还有，如果不是将布线层701和布线层702相互连接，即使仅仅将位于上部的金属布线层(未图示)和布线层701连接，当然，图7所示的存储单元10A也能起到与图1所示的存储单元10同样的作用。

(发明的效果)

如上所述，根据与本发明相关的半导体存储器，当将电子注入半导体存储元件的浮动栅上时，能够抑制向隧道氧化膜施加过剩的电场。因此，防止隧道氧化膜的损坏，能够在不增加芯片尺寸的情况下防止重写次数的减少或数据保持特性的降低。进而提高对本发明的半导体存储器的可靠性，增加非易失性存储器在各种用途中的使用等，在产业上的效果极大。

Claims (6)

1、一种半导体存储器，其特征在于：

具备：形成在阱上的、包含第1晶体管和第2晶体管的半导体存储元件；

所述第1晶体管具有：隧道氧化膜、浮动栅、漏、连接在源线上的源、以及连接在控制字线上的控制栅；

所述第2晶体管具有连接在数据线上的漏、源和连接在选择字线上的栅；

所述第1晶体管的漏和所述第2晶体管的源连接，

进而具备：

当在所述第1晶体管的浮动栅上注入电子时，输出脉冲信号的第1脉冲发生电路；

接受来自所述第1脉冲发生电路的脉冲信号，使该脉冲信号延迟作为第1延迟信号输出的第1延迟电路；

接受来自所述第1延迟电路的第1延迟信号、使该第1延迟信号延迟作为第2延迟信号输出的第2延迟电路；

接受来自所述第2延迟电路的第2延迟信号、使该第2延迟信号延迟作为第3延迟信号输出的第3延迟电路；

接受来自所述第1延迟电路的第1延迟信号、使所述控制字线的电位变化到规定的电压的控制字线驱动电路；

接受来自所述第2延迟电路的第2延迟信号、使所述阱的电位变化到规定的电压的阱驱动电路；以及

接受来自所述第3延迟电路的第3延迟信号、使所述源线的电位变化到规定的电压的源线驱动电路。

2、一种半导体存储器，其特征在于：

具备：形成在阱上的、包含第1晶体管和第2晶体管的半导体存储元件；

所述第1晶体管具有：隧道氧化膜、浮动栅、漏、连接在源线上的源、以及连接在控制字线上的控制栅；

所述第2晶体管具有连接在数据线上的漏、源、以及连接在选择字线上的栅；

所述第1晶体管的漏和所述第2晶体管的源连接，

进而具备：

当从所述第1晶体管的浮动栅上抽出电子时，输出脉冲信号的第2脉冲发生电路；

接受来自所述第2脉冲发生电路的脉冲信号，使该脉冲信号延迟作为第4延迟信号输出的第4延迟电路；

接受来自所述第4延迟电路的第4延迟信号、使该第4延迟信号延迟作为第5延迟信号输出的第5延迟电路；

接受来自所述第4延迟电路的第4延迟信号、使所述控制字线的电位变化到规定的电压的控制字线驱动电路；

接受来自所述第5延迟电路的第5延迟信号、使所述阱的电位变化到规定的电压的阱驱动电路。

3、根据权利要求1或者权利要求2的任何一项所述的半导体存储器，其特征在于：

所述第2晶体管的栅是与所述第1晶体管的浮动栅的形成同时形成、由与该浮动栅相同的布线层构成的第1栅布线层。

4、根据权利要求1或者权利要求2的任何一项所述的半导体存储器，其特征在于：

所述第2晶体管的栅是将与所述第1晶体管的浮动栅的形成同时形成、由与该浮动栅相同的布线层构成的第1栅布线层和

与所述第1晶体管的控制栅的形成同时形成、由与该控制栅相同的布线层构成的第2栅布线层连接而成。

5、一种向半导体存储元件施加电压的方法，是包含具有隧道氧化膜、浮动栅、漏、连接在源线上的源、连接在控制字线上的控制栅、形成在阱上的第1晶体管和

具有连接在数据线上的漏、源、连接在选择字线上的栅、形成在所述阱上的第2晶体管，

将所述第1晶体管的漏和所述第2晶体管的源连接起来的向半导体存储元件的电压施加方法，其特征在于：

具备：

当在所述第1晶体管的浮动栅上注入电子时，

使所述控制字线的电位变化到规定的电压的第1步骤；

当由所述第1步骤使控制字线的电位变化到规定的电压后，使所述阱的电位变化到规定的电压的第2步骤；以及

当由所述第2步骤使阱的电位变化到规定的电压后，使所述源线的电位变化到规定的电压的第3步骤。

6、一种向半导体存储元件施加电压的方法，是包含具有隧道氧化膜、浮动栅、漏、连接在源线上的源、连接在控制字线上的控制栅、形成在阱上的第1晶体管和

具有连接在数据线上的漏、源、连接在选择字线上的栅、形成在所述阱上的第2晶体管，

将所述第1晶体管的漏和所述第2晶体管的源连接起来的向半导体存储元件的电压施加方法，其特征在于：

具备：

当从所述第1晶体管的浮动栅抽出电子时，

使所述控制字线的电位变化到规定的电压的第4步骤；以及

当由所述第4步骤使控制字线的电位变化到规定的电压后，使所述阱的电位变化到规定的电压的第5步骤。

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