CN1655357A - 半导体存储装置及其制造方法 - Google Patents
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Abstract
在将半导体衬底表面的反型层作为数据线利用的非易失性半导体存储装置中，可兼顾存储单元间特性离散的降低和位成本的降低。在p型阱3内经氧化硅膜4以被埋入的形态形成多个辅助电极A(An、An+1)，在硅衬底表面1a上形成的氧化硅膜(隧道绝缘膜)5的上部紧密地形成存储信息的平均粒径约为6nm的互不接触的硅微小结晶粒6，进而在与辅助电极A实质上垂直的方向上形成多条字线W，使字线W的间隔小于等于字线W的宽度(栅长)的1/2。由此，由于可将辅助电极A的侧面的反型层作为局部数据线来使用，故可降低电阻，此外，可降低存储器矩阵内的存储单元的特性离散。
Description
技术领域
本发明涉及半导体存储装置及其制造方法，特别是涉及应用于将在半导体衬底中形成的反型层作为数据线来利用的非易失性半导体存储装置时有效的技术。
背景技术
作为在携带性方面良好的数据存储的用途，已开始广泛地使用作为半导体非易失性存储器的闪速(flash)存储器。上述闪速存储器的每位的价格逐年地快速下降，其下降程度比只从微细化所预期的下降程度要快，而这一点是利用元件结构上的改善或多值存储的导入而实现的。
在文件用途的大容量的闪速存储器的存储单元阵列方式中，作为代表性的方式，有串联地连接了存储单元的NAND型和并列地连接了存储单元的AND型。前者的NAND型例如在F.Arai et al，IEEEInternational Electron Device Meeting pp775-778，2000年(非专利文献1)中作了叙述，AND型例如在T.Kobayashi et al，IEEEInternational Electron Device Meeting pp29-32，2001年(非专利文献2)中作了叙述。另一方面，由于后者的AND型是并列型的，故用于通过控制在浮栅内蓄积的电子的个数来进行多位存储的多值存储动作。此外，通过使用热电子写入方式，可高速地进行写入。
在特开2001-156275号公报(专利文献1)中公开了使并列型存储器阵列结构与小的存储单元面积兼顾的非易失性存储器技术。在该公报中，叙述了将辅助电极下的半导体衬底中形成的反型层作为布线来使用的动作。此外，在特开平7-169864号公报(专利文献2)中公开了具有埋入栅结构的存储器结构。除此以外，在特开2001-326288号公报(专利文献3)中公开了为了存储器的高密度化而用窄的字线间距构成存储单元阵列的现有技术。
【非专利文献1】F.Arai et al，IEEE International Electron DeviceMeeting pp775-778，2000年
【非专利文献2】T.Kobayashi et al，IEEE International ElectronDevice Meeting pp29-32，2001年
【专利文献1】特开2001-156275号公报(与USP6,674,122相对应)
【专利文献2】特开平7-169864号公报
【专利文献3】特开2001-326288号公报
如上所述，由于AND型闪速存储器采用热电子写入技术，故可高速地进行写入。此外，由于是源侧注入方式的热电子写入技术，故也适合于对多个存储单元的同时写入。另外，存储单元阵列结构是并列连接的，由于不象NAND型那样是串联连接的，故难以受到其它的存储单元的存储信息的影响，适合于在每个存储单元中进行多值存储。
但是，在AND型闪速存储器中存在以下的问题。首先，从存储单元面积的观点来看，因为作成了扩散层并行走向的阵列结构，故难以缩小扩散层的扩展或因元件隔离区的缘故难以缩小与数据线平行的方向的间距。作为解决该问题的方法，例如在上述专利文献1(特开2001-156275号公报)中记载的那样，可考虑将在与数据线平行走向的电极之下形成的反型层作为局部数据线使用的动作方式。
但是，一般来说，反型层与在半导体衬底中以高浓度导入并形成的扩散层相比，其电阻高。因此，因为局部数据线的电阻依赖于存储单元阵列内的场所而不同，故对存储单元施加的电位随电压降而变化，在存储单元之间写入特性有较大的差别。局部数据线的长度越长，该影响越显著。但是，如果单纯地采用以短的距离从局部数据线经开关连接到全局数据线上的结构，则每条局部数据线的存储单元数减少，存在选择晶体管部分的面积损失增大的问题。此外，特别是随着微细化的进展，要求与数据线并行走向的电极的宽度也减小，但其结果，由于反型层的布线宽度也减少，故电阻的问题变得显著。
发明内容
本发明的目的在于提供在将半导体衬底内的反型层作为数据线利用的非易失性半导体存储装置中，可兼顾依赖于存储单元阵列内的场所的存储单元的特性离散的降低和低的位成本的技术。
通过本说明书的记述和附图，本发明的上述和其它的目的以及新的特征将变得明白。
如果简单地说明本申请中公开了的发明中的代表性的内容的概要，则如下所述。
本发明的半导体存储装置具有：在第1导电类型的半导体衬底内埋入的、互相平行地设置的多条电极线；在与电极线实质上垂直的方向上设置的多条字线；以及在半导体衬底的主面与字线之间被绝缘膜包围的电荷保持部件，具有将由电极线在半导体衬底的表面上以电的方式形成的第2导电类型的反型层作为连接多个存储单元间的布线使用的存储单元阵列结构。
如果简单地说明由本申请中公开了的发明中的代表性的内容得到的效果，则如下所述。
在将半导体衬底表面的反型层作为数据线利用的非易失性半导体存储装置中，可兼顾存储单元间特性离散的降低和位成本的降低。
附图说明
图1是示出作为本发明的一实施形态的半导体存储装置的存储单元阵列的半导体衬底的主要部分的概略平面图。
图2是沿图1的A-B线(辅助电极的剖面方向)的半导体衬底的剖面图。
图3是沿图1的C-D线(字线的剖面方向)的半导体衬底的剖面图。
图4是作为本发明的一实施形态的半导体存储装置的存储单元阵列的等效电路图。
图5是说明作为本发明的一实施形态的半导体存储装置的存储单元阵列的各区域中的杂质浓度的、沿辅助电极的剖面方向的半导体衬底的主要部分的剖面图。
图6是说明作为本发明的一实施形态的半导体存储装置的存储单元阵列的对于字线的接点部分的布局的半导体衬底的主要部分的概略平面图。
图7是说明作为本发明的一实施形态的半导体存储装置的存储单元阵列的对于字线的接点结构的布局的半导体衬底的主要部分的剖面图。
图8是说明作为本发明的一实施形态的半导体存储装置的存储单元阵列的读出动作的、沿辅助电极的剖面方向的半导体衬底的主要部分的剖面图。
图9是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵(memory mat)的主要部分的概略平面图。
图10是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的概略平面图。
图11是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的概略平面图。
图12是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的概略平面图。
图13是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的概略平面图。
图14是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的概略平面图。
图15是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图16是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图17是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图18是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图19是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图20是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图21是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图22是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图23是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图24是示出作为本发明的一实施形态的半导体存储装置的制造方法的存储器矩阵的主要部分的剖面图，(a)是沿辅助电极的剖面方向的剖面图，(b)是沿字线的剖面方向的剖面图。
图25是示出作为本发明的另一实施形态的半导体存储装置的存储单元阵列的沿辅助电极的剖面方向的半导体衬底的主要部分的剖面图。
图26是示出作为本发明的另一实施形态的半导体存储装置的存储单元阵列的沿字线的剖面方向的半导体衬底的主要部分的剖面图。
图27是示出作为本发明的又一实施形态的半导体存储装置的存储单元阵列的沿辅助电极的剖面方向的半导体衬底的主要部分的剖面图。
图28是示出作为本发明的又一实施形态的半导体存储装置的存储单元阵列的沿字线的剖面方向的半导体衬底的主要部分的剖面图。
图29是示出作为本发明的再一实施形态的半导体存储装置的存储单元阵列的沿辅助电极的剖面方向的半导体衬底的主要部分的剖面图。
图30是示出作为本发明的再一实施形态的半导体存储装置的存储单元阵列的沿辅助电极的剖面方向的半导体衬底的主要部分的剖面图。
具体实施方式
以下，根据附图详细地说明本发明的实施形态。再有，在说明实施形态用的整个附图中，对于同一构件，原则上附以同一符号，省略其重复的说明。
(实施形态1)
图1是示出作为本实施形态的闪速存储器的存储单元阵列的半导体衬底的主要部分的概略平面图，图2是沿图1的A-B线(辅助电极的剖面方向)的半导体衬底的剖面图，图3是沿图1的C-D线(字线的剖面方向)的半导体衬底的剖面图，图4是存储单元阵列的等效电路图。此外，图5是说明闪速存储器的存储单元阵列的各区域中的杂质浓度的沿图1的A-B线(辅助电极的剖面方向)的半导体衬底的剖面图。再有，除了为了进行说明所必要的部位外，省略了金属布线等的图示。
在由p型单晶硅构成的半导体衬底(以下简单称为衬底)1中形成了n型阱2，在n型阱2内侧形成了p型阱3(3重阱结构)。如图中所示，本实施形态1的闪速存储器除了数据线取出部分外，具有在存储单元阵列的衬底1中未设置元件隔离区的特征。此外，通常也未设置通过导入高浓度的杂质而形成的MISFET(金属半导体场效应晶体管)的扩散层(源、漏)。
在p型阱3内经厚度约为8nm的氧化硅(SiO2)膜4以被埋入的形态形成了多个辅助电极A(An-2、An-1、...、An+2、An+3)。这些辅助电极A例如用n型多晶硅膜构成。辅助电极A上端的高度与硅衬底表面1a的高度相同。在硅衬底表面1a上形成了厚度约为7nm的氧化硅膜(隧道绝缘膜)5，在其上部紧密地设置了平均粒径约为6nm的互相不接触的硅微小结晶粒6。本实施形态1的闪速存储器成为通过在这些硅微小结晶粒6中注入电子而使之存储信息的结构。进而，在其上部设置了由氧化硅膜构成的厚度约为15nm的层间绝缘膜7。此外，在p型阱3内，埋入辅助电极A的中间区域3A的浓度比硅衬底表面1a的部分和辅助电极A的底面附近3B的浓度高(参照图5)。由于辅助电极A的下部区域成为低浓度的p型区，故在对辅助电极A施加电压形成了反型层的情况下可成为低电阻的区域。此外，辅助电极A的中间区域3A为高浓度的区域这一点在防止在不同的辅助电极A中形成的反型层间的穿通(punch through)方面具有效果。
在层间绝缘膜7的上部形成了兼作控制电极的字线W(W0、W1、W2、...、W66)。这些字线W成为从下层起按n型多晶硅膜8、硅化钨(WSi)膜9、氮化硅(SiN)膜10的顺序的层叠结构。再者，在其上部设置了氧化硅膜11。字线W在与辅助电极A的延伸方向正交的方向上延伸。
字线W的线宽例如为0.1μm，利用约15nm的未充填的间隙12与邻接的字线W隔开。即，在现有的闪速存储器中，字线W的间隔与字线W的宽度(栅长)为同等程度，而本实施形态1的闪速存储器在字线W的间隔小于等于字线W的宽度(栅长)的1/2这一点上具有特征。此外，在现有的闪速存储器及特开2001-326288号公报中公开了的技术中，在字线间存在氧化硅膜，在本发明中没有绝缘膜，具有成为中空结构这样的特征。由于是中空的，故介电常数低，例如与采用氧化硅膜那样的通常使用的绝缘膜的情况相比，邻接的字线间的静电电容小，尽管字线间的距离小，但可抑制低速化，可将字线间的干扰抑制得较小。
如图1中所示，存储单元阵列以沿图的Y方向配置了例如67条字线W(W0、W1、W2、...、W66)的结构为基本单位(以下，将其称为存储器矩阵)。该67条字线W中有效的字线W为64条(W1～W64)，位于存储器矩阵的Y方向两端部的3条字线W(W0、W65、W66)是不起到字线W的功能的虚设字线。一般来说，由于位于存储器矩阵的端部的字线W的加工时的尺寸偏移大，故通过不将其作为存储单元来使用，可减小存储器矩阵的特性变动。
另一方面，辅助电极A以沿图1的X方向邻接的4条辅助电极A(An-2、An-1、An、An+1)作为重复单位来构成，通过在与字线W平行的方向上延伸的控制线13、14、15、16被供给各自独立的电压。即，对用4除n时的余数相等的辅助电极A(例如A4、A8、A12、A16、...)施加相同的电压。辅助电极A的数目为例如在2048字节部分中包含了例如512字节的管理区和两端各4条虚设电极的16904条(A0～A16903)。
在存储器矩阵的Y方向的两端部的衬底1中夹住元件隔离沟17形成了多个有源区T(...、Tn-2、Tn-1、Tn、Tn+1、Tn+2、Tn+3、...)。
存储单元阵列成为例如在Y方向上并排了512个如上述那样构成的存储器矩阵的结构。
对于本实施形态1的闪速存储器来说，在对辅助电极A施加了正的电压时在附近的衬底1中形成反型层，形成电连接由反型层连接到同一辅助电极A上的存储单元之间的局部数据线D(...、Dn、Dn+1、...)。一般来说，这种反型层与以高浓度导入杂质形成的扩散层相比，其电阻高，因而，由于在动作时施加电压依赖于存储器矩阵内的场所而不同，故存储单元的特性容易发生离散。
但是，本实施形态1的闪速存储器因以下的二个原因抑制了离散性。作为第一个原因，可举出能将反型层的局部布线的宽度取得较宽。随着微细化的进展，如果辅助电极A的线宽不减小，则存储单元面积也不减小，但在特开2001-156275号公报中公开了的结构中，如果减小辅助电极的线宽，则也减小了反型层的局部布线的宽度，电阻变高。另一方面，在本发明中，由于能将辅助电极A的侧面的反型层作为局部数据线D来使用，故可减小电阻。作为第二个原因，可举出下述的情况：由于将字线W的间隔缩小到小于等于字线W的宽度(栅长)的1/2，故与按同一设计规则形成的现有结构相比，有效地缩短准备了相同条数的字线W时的局部数据线D的长度。其结果，可得到能降低依赖于存储器矩阵内的场所的存储单元的特性离散的效果。
在存储器矩阵的Y方向的两端部上形成的有源区T(...、Tn-2、Tn-1、Tn、Tn+1、Tn+2、Tn+3、...)的p型阱内设置了由高浓度的n型杂质构成的扩散层。该高浓度的n型杂质对辅助电极A的接点形成部18、19来说，是在其之下形成的，但没有导入到与选择用布线20、21连接的选择用栅22、23之下。即，在辅助电极A的接点形成部18、19之下总是电导通，但在选择用栅22、23之下通常因pn结的缘故而成为非导通，成为通过对选择用栅22、23施加电压来进行导通关断的MISFET。因而，例如在对辅助电极A(An)施加电压、在附近形成反型层从而形成局部数据线D(Dn)的情况下，该局部数据线D(Dn)与有源区T(Tn)的n型扩散层电连接，进而，经由选择用栅22控制的选择用MISFET连接到与接触孔24a连接的n型扩散层上。在本实施形态1中，将选择用MISFET的栅电极作成埋入型的，但当然也可象通常的MISFET那样作成在衬底1上设置栅电极的结构。
如图4中所示，在上述局部数据线D上经选择用MISFET连接了全局数据线G。全局数据线G跨越多个存储器矩阵延伸，成为在一条全局数据线G上连接多条局部数据线D的层次化的数据线结构。由此，与使由电阻高的反型层构成的局部数据线D较长地延伸的情况相比，可降低数据线电阻，可降低依赖于存储器矩阵内的场所的存储单元的特性离散。此外，除了对已选择的存储器矩阵写入时之外，由于不对存储单元施加高的数据线电压，故可减轻非选择存储单元的干扰。再者，由于也降低应充放电的电容，故也具有能实现高速动作、低功耗化的效果。
图6是示出存储器矩阵的X方向两端的接触区的主要部分的概略平面图，图7是沿图6的E-F线(字线的剖面方向)的半导体衬底的剖面图。
在象本实施形态1的闪速存储器那样将字线W的间隔缩小为小于等于字线W的宽度(栅长)的1/2的情况下，必须在连接到字线W上的接触孔的形成方面进行改善。因此，在本实施形态1中，相对于奇数编号的字线W(W1、W3、W5、...、W65)在存储器矩阵的右侧设置接触孔25，相对于偶数编号的字线W(W0、W2、W4、...、W66)在存储器矩阵的左侧设置接触孔26、27。将这些接触孔25、26、27配置成其一部分在偏离字线W的区域上突出。如从图6可明白，由于该结构不仅在上表面、而且在侧面也取得接触，故即使在上表面的接触面积因光刻的重合偏移而发生变化，接触电阻也不会有大的变化，可稳定地形成接点。此外，由于将接触面积取得较大，故在低电阻化方面也有效果。
由于在存储器矩阵的有源区T的外侧(元件隔离区)配置上述接触孔25、26、27，故即使在偏离字线W的区域上配置接触孔25、26、27，也不存在与其它的导电层电短路的可能性。
其次，使用图4和图8说明本实施形态1的闪速存储器的动作。在此，将由字线W(W4)、辅助电极A(An)和辅助电极A(An+1)驱动的存储单元(用图4的O标记包围的存储单元)作为写入、擦除、读出动作的对象来说明，但即使在将辅助电极A内的其它的存储单元作为对象的情况下，也只是所选择的字线W和辅助电极A不同，而动作依然是相同的。此外，在图4中，为了简单起见，省略写入对象单元的两侧的辅助电极A(An，An+1)，示出了由在辅助电极A(An，An+1)下形成的反型层形成的局部数据线D(Dn，Dn+1)。再有，用单一的白圈表现了由多个硅微小结晶粒6构成的电荷蓄积区。
本实施形态1的闪速存储器在由辅助电极A(An，An+1)间形成的硅微小结晶粒6构成的电荷蓄积区中使用4个等级的阈值存储2位数据。此时，分别与辅助电极A(An，An+1)邻接的辅助电极A(An-1，An+2)起到元件隔离的作用。由于辅助电极A以4条为一组进行了连接，故在以辅助电极A(An，An+1)间的存储单元为对象的写入、读出动作中，例如象辅助电极A(An+4，An+5)那样编号以4的倍数部分而不同的辅助电极A间的存储单元也同时成为对象单元。
首先，说明写入动作。在本实施形态1中，使用邻接的辅助电极A(An，An+1)间的由硅微小结晶粒6构成的电荷蓄积区的两端部28、29来存储信息。在此，假定在辅助电极A(An)的附近写入信息。将接近于打算写入的存储单元的电荷蓄积区的一端部28的辅助电极A(An)的电压设定为形成反型层的程度的电压(例如2V)，将另一个辅助电极A(An+1)的电压设定为更高的电压(例如7V)。此外，将与辅助电极A(An，An+1)邻接的辅助电极A(An-1，An+2)的电压设定为不形成反型层的程度的低电压(例如0V)，对元件进行电隔离。
在反型层形成时，n型的扩散层和局部数据线D(Dn，Dn+1)分别导通，通过连接到扩散层上的接触孔24a、24b从全局数据线G(Gn，Gn+1)施加电压。更详细地说，将这些全局数据线G(Gn，Gn+1)的电压设定为预定的电压，选择选择用MISFET的控制线(选择用布线16、21)。在打算写入的信息为“0”的情况下，在两端上都设定为Vsw(例如0V)。在打算写入的信息为“1”的情况下，将局部数据线D(Dn)的电压设定为Vsw(例如0V)，将局部数据线D(Dn+1)的电压设定为预定的Vdw(例如4V)。
如果对作为控制电极的字线W(W4)以预定的高电压Vww3(例如14V)施加一定时间(例如5μs)的写入脉冲，则在字线W(W4)下部的硅衬底表面1a上形成反型层，在辅助电极A(An)下部的与局部数据线D(Dn)的边界上引起电场集中，产生热电子。已产生的热电子被由字线W(W4)产生的与衬底1垂直的方向的电场吸引，注入到存储单元中。在此，具有下述的特征：因为在一个辅助电极A(An)下部的局部数据线D(Dn)的电阻高，故流过局部数据线D(Dn，Dn+1)间的电流不太大。因而，即使在同时对多个存储单元进行写入的动作中电流也不会太大，由于即使用受到限制的升压电路的电流驱动能力也能并列地对多个存储单元进行写入，故适合于一次进行大的位数的输入输出的文件应用。将这样的热电子注入方式称为源侧注入方式。此外，特别是在本发明的结构中，具有下述的特征：由于字线W的电场也用于对电子进行加速，故可实现高效率或高速的电子注入，写入速度快。
在打算写入的信息为“0”的情况下，由于在局部数据线D(Dn，Dn+1)间不产生电位差，故不产生热电子，因而，不引起电荷注入。此外，如果通过将非选择的字线W固定为充分低的电压(例如0V)而使被非选择的字线W驱动的存储单元的沟道为非导通，则不进行信息的写入。
在此，将写入时的一条局部数据线D(Dn)的电位定为固定的高电位Vdw，但也可采取下述的驱动方式：在使用了高电位的预充电后，转换与供电线之间的开关使其为浮置，其后对字线W施加写入脉冲。在用固定电压进行了驱动的情况下，由于反型层的局部数据线的电阻大，故写入电流存在发生离散的趋势，但由于在预充电方式中电荷为恒定的，故具有写入特性的离散性小的特征。这一点在以下的实施形态中也是同样的。此外，此时在辅助电极A(An+1)附近的电荷蓄积区中写入信息的情况下，在上述的动作中调换对辅助电极A(An，An+1)和局部数据线D(Dn，Dn+1)供给的电压即可。
在本实施形态1的结构中，存在以下的单独的课题：如果在与字线W正交的方向上注入电子发生扩展，则由于邻接的字线W处于接近的位置，故对邻接的字线W进行了写入。由于源侧注入方式与漏侧注入方式相比热电子的产生区域窄，此外，所产生的热电子的能量分布也达到了一致，故具有下述的特征：所产生的电子在与字线W正交的方向(与辅助电极A平行的方向)上的扩展少，能解决上述课题。
这样的两端的电荷蓄积区的2位存储与采用现有的浮栅型的2位存储中使用的4个等级的注入电荷量的方式相比，具有下述的特征：没有必要进行高精度的电荷注入量的控制，因而，由于可简化验证动作，故可使写入速度实现高速化。此外，由于可减小最低阈值电平与最高阈值电平的差，故可降低写入中使用的电压，该电压的保持也变得稳定。
其后，进行读出动作，验证阈值Vth是否比预定的写入电平Vh高。在后面详细地叙述读出动作的细节。在打算写入的信息为“1”、而且阈值Vth未比写入电平Vh高的情况下，再次将局部数据线D(Dn+1)的电位设定为预定的电压Vdw(例如4V)，在阈值Vth比写入电平Vh高的情况下，在将局部数据线D(Dn+1)的电位设定为Vsw(例如0V)后，对字线W(W4)施加写入脉冲。其后，再次进行读出验证动作，如果需要的话，重复进行施加写入脉冲这样的顺序。
在本实施形态1的存储器阵列的结构中，由于邻接的存储单元用于元件电隔离，故在用相同的字线W(W4)驱动的多个存储单元中的4个中不用说对1个存储单元的辅助电极A进行写入动作，但在这些写入对象单元全部通过了验证的时刻，结束写入顺序。
对用同一字线W(W4)驱动的多个存储单元一并地进行信息的擦除。对字线W施加比Vww3大的正电压Vew(例如20V)。被注入了电子的电荷蓄积区的电位下降，层间绝缘膜7的电场比隧道绝缘膜(氧化硅膜5)的电场强。其结果，电子被拉向控制电极(字线W(W4))一方，存储单元的阈值Vth下降。以字线为单位进行擦除，这样来进行擦除，使得用擦除对象字线W驱动的全部的存储单元的阈值Vth比写入电平Vh小，比预定的值V1低。再有，在擦除方法中也可使用不同的方法。例如也可使对字线W施加的电压为负电压(例如-18V)，将电子拉向衬底1一侧。此外，也可通过对p型阱3施加负电压(例如-3V)、对局部数据线D(...、Dn-2、Dn-1、Dn、Dn+1、Dn+2、Dn+3、...)施加正电压(例如3V)、进而对字线W(W4)施加负电压(例如-13V)来注入空穴以进行擦除。在该空穴注入擦除方式中，通过选择设于负电压的反型层，可有选择地只擦除一部分存储单元。
其次，说明读出动作。假定读出在辅助电极A(An)附近的电荷蓄积区的一个端部28中被存储的信息。通过全局数据线G(Gn，Gn+1)将局部数据线D(Dn)预充电为低的电位Vsr(例如0V)，将局部数据线D(Dn+1)预充电为较高的电位Vdr(例如3.0V)。
其后，对字线W(W4)施加V1＜Vrw的电压Vrw。此外，将Vrw设定为使对阈值Vth为写入电平Vh的存储单元施加了Vrw的字电压时流过的电流比对阈值Vth为V1的存储单元施加了Vrw的字电压时流过的电流小很多。如果存储单元的阈值电平小于等于V1，则在局部数据线D(Dn)与局部数据线D(Dn+1)之间成为导通状态，如果存储单元的阈值电平大于等于写入电平Vh，则在局部数据线D(Dn)与局部数据线D(Dn+1)之间成为非导通或高电阻状态。利用流过的电流的差别进行“0”或“1”的判定。此时，由于将局部数据线D(Dn+1)的电位设定得较高，故辅助电极A(An+1)附近的衬底1的表面被夹断，对在辅助电极A(An+1)附近的电荷蓄积区的一个端部29中所存储的信息的读出电流产生的影响小。因此，可只读出辅助电极A(An)附近的蓄积信息。在读出辅助电极A(An+1)附近的电荷蓄积区的一个端部29中所存储的信息的情况下，调换对辅助电极A(An，An+1)和局部数据线D(Dn，Dn+1)供给的电压即可。
在本实施形态1中，如在后面说明的制造工序那样，由于将偶数编号的字线W(W0、W2、W4、...、W66)和奇数编号的字线W(W1、W3、W5、...、W65)分开来制作，故存在邻接的字线间线宽不同的情况。为了解决该问题，采用利用字线编号的奇偶并利用电压发生电路的调节来改变发生电压以便能改变动作电压的结构。
此外，在本实施形态1中，利用字线电压来校正因字线编号的奇偶导致的特性的差别，但也可使用变更对其它的存储单元施加的脉冲宽度的方法。此外，也可采用利用字线编号的奇偶来变更数据线电压或对辅助电极供给的电压的方法。
再者，也可根据辅助电极A内的位置来控制辅助电极A的电压，进行抑制存储器矩阵内的位置依存的离散性的改进。根据写入时所选择的字线W的地址在辅助电极A内与高电压一侧的局部数据线D的接点在哪个位分离来进行供给电压的变更。在接点位置近的情况下，离低电压一侧的接点远。其结果，如果因电压下降的影响写入电流流过，则接点位置近的情况与接点位置远的情况相比，该单元的源、漏电压都上升。因此，由于电流减少，进而以源区为基准的字线电压也下降，故存在写入变慢的趋势。
在上述的写入动作中，也可根据存储器矩阵内的位置来控制辅助电极A的电压，以进行抑制存储器矩阵内的位置依存的离散性的改进。例如根据写入时所选择的字线W的地址在辅助电极A内与高电压一侧的局部数据线D的接点在哪个位分离来进行供给电压的变更。在接点位置近的情况下，离低电压一侧的接点远。其结果，如果因电压下降的影响写入电流流过，则接点位置近的情况与接点位置远的情况相比，该单元的源、漏电压都上升。因此，由于电流减少，进而以源区为基准的字线电压也下降，故存在写入变慢的趋势。
因而，将对与低电压一侧的局部数据(在该动作的情况下，实际起作用是源)线D对应的辅助电极A供给的电压设定得较高。其结果，可抑制源侧的电压上升，特性达到一致。这样的辅助电极控制可对每个地址改变较小的电压，但也可以多条字线W为一组，采用使用多种电压的控制方法，这样做可简化控制。
其次，使用图9至图24说明作为本实施形态1的闪速存储器的制造方法。在此，只说明存储单元阵列的制造方法，关于外围电路区域，省略其说明。图9至图14是主要部分的概略平面图，图15至图24是主要部分的剖面图。在剖面图中，(a)是辅助电极剖面方向，(b)是字线剖面方向。
首先，对p型的衬底1的表面进行氧化，在淀积了氮化硅膜后，以抗蚀剂为掩摸，刻蚀氮化硅膜、氧化硅膜和硅，形成沟，例如用由CVD(化学汽相淀积)法形成的氧化硅膜填埋沟后，进行平坦化，在衬底1中形成元件隔离区33和有源区T。图9是示出存储器矩阵的有源区T和其周围的元件隔离区33的平面图。如图中所示，在元件隔离区33上只形成存储器矩阵端部的辅助电极结束部、反型层(局部数据线)的接点取出部和字线接触部，在存储器矩阵的内部不形成上述部分。
其次，如图15中所示，注入杂质离子，形成n型阱2和p型阱3。进而以抗蚀剂图形为掩摸进行刻蚀，形成图10中示出的图形的沟34、35。该刻蚀是使用氧化硅膜的刻蚀率充分低的条件来进行的，以便不去除先前形成的元件隔离区33。其后，以孔图形36的抗蚀剂为掩摸，注入n型杂质。此时，在沟34之下注入n型杂质，但在沟35之下不注入杂质。再者，在存储单元阵列区域中注入n型杂质(例如砷(As))。由此，与辅助电极之间的区域(中间区域3A)相比，将辅助电极之下的区域(底面附近3B)和硅衬底表面1a定为低浓度的p型区域。
其次，如图11和图16中所示，在通过对衬底1进行热氧化在p型阱3的表面上形成了厚度约为8nm的氧化硅膜后，淀积n型多晶硅膜，通过进行平坦化，形成辅助电极A和选择用MISFET的选择用栅22、23。实际的辅助电极A的数目是在2048字节部分中包含了例如512字节的管理区和8条虚设辅助电极的16904条。再者，在利用CVD法淀积了氧化硅膜后，以图11中示出的抗蚀剂图形37为掩摸，注入n型杂质。其结果，形成选择用MISFET。
其后，在除去了由上述CVD法淀积的氧化硅膜后，通过对衬底1进行氧化，在p型阱3的表面上形成厚度约为7nm的氧化硅膜(隧道绝缘膜)5。
其次，如图17中所示，淀积硅微小结晶粒6。其后，进行氧化，使硅微小结晶粒6的表面氧化。再次淀积硅微小结晶粒6，提高硅微小结晶粒的密度。在这样做的情况下，由于以互相不接触的方式高密度地形成硅微小结晶粒6，故在同一写入条件下能蓄积更多的电子，其结果，各蓄积信息间的容限扩展，特性变得稳定。将最终的硅微小结晶粒6的密度定为约每平方厘米1012个，将平均粒径定为约6nm。其次，利用CVD法淀积厚度约为15nm的氧化硅膜，形成层间绝缘膜7，进而淀积高浓度的n型的多晶硅膜8，在其表面上形成硅化钨膜9。
其次，如图18中所示，淀积氮化硅膜10、多晶硅膜38。由于在衬底1中以埋入的形态形成辅助电极A，故在该时刻其特征为除去因硅微小结晶粒6形成的少量的凹凸而使其变得大体平坦，能容易地确保其后的字线加工的工艺容限。
其次，进行字线加工。首先，以抗蚀剂图形39为掩摸进行刻蚀，按图12中示出的图形40加工最上面的多晶硅膜38。
其次，如图19中所示，用CVD法淀积厚度约为18nm的氧化硅膜41，通过进行18nm部分的干法刻蚀在多晶硅膜38上形成侧壁。再者，如图20中所示，淀积多晶硅膜42，进行平坦化。其结果，用被最初形成的多晶硅膜38的侧壁的氧化硅膜41隔开的多晶硅膜38、42来覆盖整个面。
其次，如图21中所示，以图13中示出的抗蚀剂图形43为掩摸进行多晶硅膜38、42的干法刻蚀。在除去了抗蚀剂图形43后，利用湿法刻蚀除去氧化硅膜41。由此就完成了字线加工用的硬掩摸图形。
其次，如图14和图22中所示，通过对氮化硅膜10进行干法刻蚀，削去不存在字线的外围电路和局部数据线取出部分、以及由湿法刻蚀去除了的侧壁的氧化硅膜41存在的场所。接着也进行硅化钨膜9的干法刻蚀。
由此，如图23中所示，如果进行多晶硅膜8的干法刻蚀，则按与硬掩摸同样的图形加工字线W。同时作为硬掩摸使用的上面的多晶硅膜38、42消失了。在该时刻，完成了字线加工，也可在此结束字线加工。但是，在本实施形态1中，再刻蚀氧化硅膜，除去了在邻接的字线间存在的硅微小结晶粒6。由此，可禁止蓄积电荷在邻接的字线方向上移动，此外，可排除具有在邻接字线的中间存在的中途半端的信息的电荷蓄积区。
再者，如图24中所示，在进行了少量的氧化后，利用CVD法在字线W的上面淀积氧化硅膜11。此时，由于在填埋因加工在字线间构成的宽度约为15nm的间隙方面该间隙太窄，故按原有状态，不进行填埋。
使用了上述那样的虚设图形的字线加工方法与在特开2001-326288号公报中公开了的加工方法相比，具有对层间绝缘膜7的损伤小的特征。即，在已知的加工方式中，在最初的字线W的虚设图形的形成时作为字线W的基底的层间绝缘膜7被刻蚀。然而，在本发明中，以一次也不被除去的方式形成与层间绝缘膜7相接地形成的字线W的材料(多晶硅)。因而，在层间绝缘膜7中不造成损伤。在非易失性存储器中，由于施加高电压，故对隧道绝缘膜(氧化硅膜5)、层间绝缘膜7的可靠性有严格的要求，如果其可靠性不够，则引起保持特性、抗字干扰性能的恶化。
其后，形成外围电路，进行接触孔形成、布线工序。用第一层的金属布线形成辅助电极A的控制线13、14、15、16。其后，在控制线13、14、15、16的上部形成了层间绝缘膜(未图示)后，用第二层的金属布线形成全局数据线G(参照图4)。
在本实施形态1中，将阱定为p型的，将载流子定为电子，但也可将阱定为n型的，将载流子定为空穴。此时，电压的大小关系与本实施形态1相反。这一点即使在其它的实施形态中也是同样的。
构成电荷蓄积区的硅微小结晶粒6可用硅以外的半导体材料或金属材料来构成，也可用具有电荷陷阱的绝缘材料(例如氮化硅膜)来构成。在象本实施形态1那样用硅微小结晶粒6构成了电荷蓄积区的情况下，由于存储节点互相绝缘，故没有必要象现有的闪速存储器的存储节点那样在字线加工时通过一并地进行加工来分离。因而，可进行本实施形态1那样的加工。即使在使用了具有电荷陷阱的绝缘材料作为电荷蓄积区的情况下，也能得到同样的效果。因而，也可使用氮化硅或氧化铝等的具有俘获性的绝缘膜。在象本实施形态1那样用硅微小结晶粒6构成了电荷蓄积区的情况下，由于可用没有氧化硅膜那样的陷阱、势垒高的绝缘材料包围其周围，故可选择在硅微小结晶粒相互间难以引起电荷移动的材料，可实现在电荷保持特性方面良好的电荷蓄积区。因此，具有即使随着微细化的进展两端的电荷蓄积区接近、也难以引起在保持中发生电荷移动而使信息混杂这样的情况的特征。此外，在象本实施形态1那样字线相互间的距离极为接近的情况下，由于存在下述的单独的课题：如果在与字线W的延伸方向正交的方向上引起电荷移动，则邻接的存储单元的特性发生了变动，故在该课题的解决方面也有效果。
(实施形态2)
图25是示出作为本实施形态2的闪速存储器的半导体衬底的主要部分的剖面图(沿辅助电极的剖面方向的剖面图)，图26是与其垂直的方向的主要部分的剖面图(沿字线的剖面方向的剖面图)。
本实施形态2的闪速存储器的阵列结构、动作方法与上述实施形态1是同样的，但在用氮化硅膜44来形成电荷蓄积区这一点上具有特征。
由于具有平坦地形成氮化硅或氧化铝等的具有俘获性的绝缘膜的特征，故与硅微小结晶粒相比，具有加工更加容易的特征。此外，由于基本上说陷阱密度高，故与以人工方式制作硅微小结晶粒相比，具有容易进行高密度的电荷蓄积的特征。此外，由于膜本身具有电荷保持的性质，故与使用硅微小结晶粒的电荷蓄积区的情况相比，可将氧化硅膜(隧道绝缘膜)5或层间绝缘膜7的膜厚设定得较薄，也可省略层间绝缘膜7。在此，使用了约4nm的氧化硅膜作为隧道绝缘膜，使用了约3nm的氧化硅膜作为层间绝缘膜7。
(实施形态3)
图27是示出作为本实施形态3的闪速存储器的半导体衬底的主要部分的剖面图(沿辅助电极的剖面方向的剖面图)，图28是与其垂直的方向的主要部分的剖面图(沿字线的剖面方向的剖面图)。
本实施形态3的闪速存储器的阵列结构、动作方法与上述实施形态1是同样的，但在辅助电极正下方设置了由n型杂质构成的扩散层45这一点和在字线不是上述实施形态1、2那样的窄间距的字线、而是由最小加工尺寸的线与间隙的重复来形成这一点上不同。与只用反型层布线来形成局部数据线D的情况相比，可降低局部数据线电阻，可减小存储器矩阵内的特性离散。在上述的实施形态1中，利用由反型层构成的局部数据线D的电阻高这一点来减少写入电流，但在此通过降低局部数据线电阻并将成为源的扩散层附近的辅助电极A的电位设定得低，使与辅助电极A的侧面对置的衬底1的表面成为高电阻的表面，以谋求写入的高效率化。在为了元件隔离而使用辅助电极A的动作中，将辅助电极电位设定得低，辅助电极A的侧面成为元件隔离区。
当然，在该结构中，也可使用上述实施形态1、2那样的窄间距的字线以减小存储单元面积，在低成本化方面具有效果。此外，也可使用氮化硅或氧化铝等的具有俘获性的绝缘膜作为电荷蓄积区。再者，也可使用通常的闪速存储器那样的多晶硅的连续膜的浮栅结构。在图29中示出结构例。如果利用连续膜的浮栅46，则通过形状的改进可将字线与浮栅46之间的静电电容取得较大，其结果，即使降低写入、擦除等的电压，也能高速地动作。
(实施形态4)
图30是示出作为本实施形态4的闪速存储器的半导体衬底的主要部分的剖面图(沿辅助电极的剖面方向的剖面图)。
本实施形态4的闪速存储器具有与上述实施形态3的闪速存储器类似的剖面结构，但在2条中只在1条辅助电极A的正下方设置了由n型杂质构成的扩散层47、48这一点上不同。由于闪速存储器的写入和读出动作与迄今为止的实施形态不同，故以下进行说明。
在写入动作中，迄今为止的实施形态将相邻的辅助电极A(例如An，An+1)作为源、漏来使用，而在本实施形态4中，相邻的扩散层布线、即在跳过1条辅助电极A的两侧的2条辅助电极A(例如An，An+2)的正下方设置的扩散层47、48与源、漏相对应。将扩散层47和扩散层48分别设定为0V和4V，将其间的辅助电极A(An+1)设定为1.5V。此时，将辅助电极A(An)的电压定为比扩散层47的设定电压高的电压、例如3V，将辅助电极A(An+2)的电压定为比扩散层48的设定电压高的电压、例如7V。其结果，在辅助电极A(An，An+2)的侧面上形成反型层。由于将不打算流过电流的辅助电极A的下方定为关断，故将辅助电极A(例如An-1，An+3)的电压定为比辅助电极A(An+1)低的电压、例如-1V。如果对字线W施加高的电压，则在硅衬底表面1a中形成反型层，在扩散层47与扩散层48之间流过电流，但由于其间的辅助电极A(An+1)的电压低，故辅助电极A(An+1)的正下方和侧面因弱反型而成为高电阻。其结果，在辅助电极A(An+1)的右端附近电场集中增强，对位于辅助电极A(An+1)与辅助电极A(An+2)之间的电荷保持部件注入电荷。如果调换扩散层47和扩散层48的电压，也调换对应的辅助电极A(An)和辅助电极A(An+2)的电压关系，则在辅助电极A(An+1)的左侧注入电荷。此外，通过将辅助电极A(An+1)的电压设定为低的电压进行元件电隔离、与上述的写入动作中的辅助电极A(An+1)同样地使用辅助电极A(An-1)或辅助电极A(An+3)，可在辅助电极A(An-1)或辅助电极A(An+3)的两侧注入电荷。即，可在邻接的任一个辅助电极A之间注入电荷。
其次，说明读出动作。假定打算读出的信息被保持在辅助电极A(An+1)与辅助电极A(An+2)之间的电荷蓄积区中。此时，对辅助电极A(An+1)施加预定的电压(例如3V)，在正下方和侧面形成反型层。如上述实施形态1那样将其作为反型层的布线使用。从辅助电极A内的端子对反型层施加0V。如果将扩散层48的电压设定为预定的电压、例如1V，进而对字线W施加预定的读出电压、例如4V，则在反型层布线与扩散层48之间流过电流。利用读出电流的值依赖于保持信息而不同这一点进行读出。此时，将扩散层47的电位设定为与反型层的电位为相同的电位(0V)、或将辅助电极A(An)的电位设定得较低、例如0V，或通过进行这两者来避免不打算读出的蓄积信息的影响。通过进行以4条辅助电极A为1组的驱动可重复进行上述的动作。
通过采用本实施形态4的结构、驱动方法，与上述的实施形态3的结构相比，可使邻接的扩散层间的距离为原来的2倍。其结果，具有能将邻接的扩散层间的漏泄电流抑制得较小的特征。
当然，在该结构中，也可使用上述的实施形态1、2、3那样的窄间距的字线，可减小存储单元面积，在低成本化方面有效果。此外，也可使用氮化硅或氧化铝等的具有俘获性的绝缘膜作为电荷蓄积区。再者，也可使用通常的闪速存储器那样的多晶硅的连续膜的浮栅结构。
以上根据实施形态说明了由本发明者进行的发明，但本发明不限定于上述的实施形态，在不脱离其要旨的范围内当然可作各种变更。
产业上利用的可能性
本发明的半导体存储装置可广泛地应用于需要非易失性存储装置的各种各样的半导体制品。
Claims (13)
1.一种半导体存储装置，其特征在于具有：
在第1导电类型的半导体衬底内埋入的、互相平行地设置的多条电极线和在与上述电极线实质上垂直的方向上设置的多条字线以及在上述半导体衬底的主面与上述字线之间由绝缘膜包围的电荷保持部件，
具有将由上述电极线在上述半导体衬底的表面上电气形成的第2导电类型的反型层用作连接多个存储单元间的布线的存储单元阵列结构。
2.权利要求1所述的半导体存储装置，其特征在于：
互相邻接的上述字线的间隔小于等于上述字线宽度的1/2。
3.权利要求1所述的半导体存储装置，其特征在于：
上述电荷保持部件包括通过绝缘膜互相绝缘的多个半导体微小结晶粒或金属微小结晶粒。
4.权利要求1所述的半导体存储装置，其特征在于：
上述电荷保持部件包括具有电荷俘获能的绝缘膜。
5.权利要求4所述的半导体存储装置，其特征在于：
上述电荷保持部件由氮化硅或氧化铝构成。
6.权利要求1所述的半导体存储装置，其特征在于：
上述多个存储单元中的每一个存储单元都是多值存储型存储单元。
7.一种半导体存储装置，其特征在于具备：
在第1导电类型的半导体衬底内隔着第1绝缘膜埋入形成的、且在第1方向上延伸的多个辅助电极；在上述多个辅助电极上隔着第2绝缘膜形成的、且在与上述第1方向交叉的第2方向上延伸的多条字线；以及在上述多个辅助电极与上述多条字线的交点上配置的多个存储单元。
8.权利要求7所述的半导体存储装置，其特征在于：
互相邻接的上述字线的间隔小于等于上述字线宽度的1/2。
9.权利要求7所述的半导体存储装置，其特征在于：
在上述辅助电极的下部隔着上述第1绝缘膜形成有第2导电类型的扩散层。
10.一种半导体存储装置，具备：在半导体衬底的第1方向上延伸的多个辅助电极；在与上述第1方向交叉的第2方向上延伸的多条字线；以及在上述多个辅助电极与上述多条字线的交点上配置的多个存储单元，其特征在于：
互相邻接的上述字线的间隔小于等于上述字线宽度的1/2，互相邻接的上述字线之间由空隙进行分离。
11.一种半导体存储装置的制造方法，该半导体存储装置具有：在第1导电类型的半导体衬底内埋入的、互相平行地设置的多条电极线和在与上述电极线实质上垂直的方向上设置的多条字线以及在上述半导体衬底的主面与上述字线之间由绝缘膜包围的电荷保持部件，还具有将由上述电极线在上述半导体衬底的表面上电气形成的第2导电类型的反型层用作连接多个存储单元间的布线的存储单元阵列结构，其特征在于：形成上述多条字线的工序包含以下工序：
(a)在上述第1绝缘膜上形成字线用的第1导电膜并在上述第1导电膜上形成第2绝缘膜的工序；
(b)通过对上述第2绝缘膜和上述第1导电膜进行构图，以夹持间隙区域的方式形成多条第1字线的工序；
(c)在上述多条第1字线各自的侧面上形成由绝缘膜构成的侧壁的工序；
(d)通过在各自的上述间隙区域中埋入字线用的第2导电膜，在各自的上述间隙区域中形成多条第2字线的工序；以及
(e)除去上述侧壁的工序。
12.权利要求11所述的半导体存储装置的制造方法，其特征在于：
使互相邻接的上述第1字线与上述第2字线的间隔小于等于它们宽度的1/2。
13.权利要求11所述的半导体存储装置的制造方法，其特征在于，在上述工序(a)之前还包含形成以下多个辅助电极的工序：
(f)在上述半导体衬底上形成辅助电极用的沟并在上述沟的内部形成第3绝缘膜的工序；
(g)在上述沟的底部导入相对高浓度的上述第2导电类型的杂质的工序；
(h)在上述沟的内部埋入第3导电膜的工序；以及
(i)在上述半导体衬底的表面上形成第4绝缘膜的工序。
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