JP2001167587A - 半導体記憶装置及び記憶方法 - Google Patents
半導体記憶装置及び記憶方法Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】データの書き込み／消去を繰り返し行うことに
よるゲート絶縁膜の劣化を防止すること。 【解決手段】Ｐ型シリコン基板に形成されたソース／ド
レイン拡散層８、９と、その上層に形成されたゲート絶
縁膜４とフローティングゲート５とポリ間絶縁膜６とコ
ントロールゲート７とにより単位メモリセルが構成さ
れ、ドレイン領域に接続されるビット線と制御ゲートに
接続されるゲート線とに正の電圧を印加してデータの書
き込みを行う手段と、ゲート線に負の電圧を印加し、半
導体基板又は共通ソース線に正の電圧を印加してデータ
の消去を行う手段と、共通ソース線及び過剰消去状態の
メモリセルに接続される選択ワード線に、略５Ｖの正の
電圧を印加し、Ｐ型シリコン基板及び過剰消去状態のメ
モリセルの選択ビット線とを接地し、一方過剰消去状態
になっていないメモリセルの非選択ビット線に略５Ｖの
正の電圧を印加して書き戻しを行う手段を備える。
よるゲート絶縁膜の劣化を防止すること。 【解決手段】Ｐ型シリコン基板に形成されたソース／ド
レイン拡散層８、９と、その上層に形成されたゲート絶
縁膜４とフローティングゲート５とポリ間絶縁膜６とコ
ントロールゲート７とにより単位メモリセルが構成さ
れ、ドレイン領域に接続されるビット線と制御ゲートに
接続されるゲート線とに正の電圧を印加してデータの書
き込みを行う手段と、ゲート線に負の電圧を印加し、半
導体基板又は共通ソース線に正の電圧を印加してデータ
の消去を行う手段と、共通ソース線及び過剰消去状態の
メモリセルに接続される選択ワード線に、略５Ｖの正の
電圧を印加し、Ｐ型シリコン基板及び過剰消去状態のメ
モリセルの選択ビット線とを接地し、一方過剰消去状態
になっていないメモリセルの非選択ビット線に略５Ｖの
正の電圧を印加して書き戻しを行う手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
び記憶方法に関し、特に、半導体記憶装置に記憶したデ
ータを消去後、過剰消去状態のセルを書き戻す動作を行
う半導体記憶装置及び記憶方法に関する。
び記憶方法に関し、特に、半導体記憶装置に記憶したデ
ータを消去後、過剰消去状態のセルを書き戻す動作を行
う半導体記憶装置及び記憶方法に関する。
【０００２】
【従来の技術】フラッシュメモリにおける低電圧動作を
達成するには、消去後のセルしきい値電圧を小さくする
必要があり、様々な検討がなされている。
達成するには、消去後のセルしきい値電圧を小さくする
必要があり、様々な検討がなされている。
【０００３】従来、フラッシュメモリのデータ書き込み
動作は、選択セルのドレイン拡散層に接続されている選
択ビット線に５Ｖ程度の電圧を、選択セルのコントロー
ルゲートに接続されている選択ワード線に高電圧として
１０Ｖ程度の電圧を印加して、ドレイン拡散層近傍のチ
ャネル領域（ソース−ドレイン間のＰウェル表層領域）
に発生する電子をＦＧ（フローティングゲート）中に注
入するＣＨＥ（チャネルホットエレクトロン）注入方式
が用いられている。
動作は、選択セルのドレイン拡散層に接続されている選
択ビット線に５Ｖ程度の電圧を、選択セルのコントロー
ルゲートに接続されている選択ワード線に高電圧として
１０Ｖ程度の電圧を印加して、ドレイン拡散層近傍のチ
ャネル領域（ソース−ドレイン間のＰウェル表層領域）
に発生する電子をＦＧ（フローティングゲート）中に注
入するＣＨＥ（チャネルホットエレクトロン）注入方式
が用いられている。
【０００４】また、データ消去に関しては、基板（もし
くはソース拡散層）に５Ｖ程度の電圧を、全ワード線も
しくは選択ワード線（コントロールゲート）に負の高電
圧を印加して、ＦＧに蓄積されている電子を基板（もし
くはソース拡散層）に引き抜くことで消去を行う（ＦＮ
トンネリング方式）。
くはソース拡散層）に５Ｖ程度の電圧を、全ワード線も
しくは選択ワード線（コントロールゲート）に負の高電
圧を印加して、ＦＧに蓄積されている電子を基板（もし
くはソース拡散層）に引き抜くことで消去を行う（ＦＮ
トンネリング方式）。
【０００５】消去動作後、ドレイン拡散層に５Ｖ程度の
電圧、コントロールゲートに５Ｖ程度の電圧を印加し
て、ディプレッション状態（過剰消去状態）のセルに対
して、ＦＧに電子を注入して、軽く書き戻す動作（コン
パクション）を行うことで、消去状態のセルしきい値分
布を収束させる動作がよく知られており、例えば、特願
平５−１１６６６０号公報等に記載されている。上記し
たセルの書き込み、消去、書き戻しの動作を表１に示
す。
電圧、コントロールゲートに５Ｖ程度の電圧を印加し
て、ディプレッション状態（過剰消去状態）のセルに対
して、ＦＧに電子を注入して、軽く書き戻す動作（コン
パクション）を行うことで、消去状態のセルしきい値分
布を収束させる動作がよく知られており、例えば、特願
平５−１１６６６０号公報等に記載されている。上記し
たセルの書き込み、消去、書き戻しの動作を表１に示
す。
【０００６】
【表１】
【０００７】
【発明が解決しようとする課題】上記の方法でコンパク
ション動作を行う場合、繰り返し動作を行うと、ドレイ
ン側近傍のゲート絶縁膜に対しては、書き込み動作にお
ける電子注入の他に、コンパクション動作における電子
注入によるストレスが加わるため、ゲート絶縁膜が劣化
しやすくなり、半導体記憶装置の信頼性に欠けるという
問題が生じる。
ション動作を行う場合、繰り返し動作を行うと、ドレイ
ン側近傍のゲート絶縁膜に対しては、書き込み動作にお
ける電子注入の他に、コンパクション動作における電子
注入によるストレスが加わるため、ゲート絶縁膜が劣化
しやすくなり、半導体記憶装置の信頼性に欠けるという
問題が生じる。
【０００８】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、データの書き込み／消
去を繰り返し行うことによるゲート絶縁膜の劣化を防止
することができる半導体記憶装置及び記憶方法を提供す
ることにある。
のであって、その主たる目的は、データの書き込み／消
去を繰り返し行うことによるゲート絶縁膜の劣化を防止
することができる半導体記憶装置及び記憶方法を提供す
ることにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、半導体基板に形成
されたソース／ドレイン領域と、その上層にゲート絶縁
膜を介して形成された浮遊ゲートと、該浮遊ゲート上に
層間絶縁膜を介して形成された制御ゲートと、により単
位メモリセルが構成され、前記ドレイン領域に接続され
るビット線と前記制御ゲートに接続されるワード線とに
所定の正電圧を印加し、選択された前記メモリセルの前
記浮遊ゲートに電子を注入して、データの書き込みを行
う手段と、前記ゲート線に所定の負電圧を印加し、前記
半導体基板又は前記ソース領域に接続される共通ソース
線に所定の正電圧を印加し、選択された前記メモリセル
の前記浮遊ゲートに蓄積している電子を放出して、デー
タの消去を行う手段と、を有する半導体記憶装置におい
て、データの消去後、前記浮遊ゲートに前記ソース領域
近傍のチャネル領域から電子を注入するために必要な所
定の正電圧を前記共通ソース線に印加し、過剰に消去し
た前記メモリセルの書き戻しを行う手段を備えたもので
ある。
に、本発明は、第１の視点において、半導体基板に形成
されたソース／ドレイン領域と、その上層にゲート絶縁
膜を介して形成された浮遊ゲートと、該浮遊ゲート上に
層間絶縁膜を介して形成された制御ゲートと、により単
位メモリセルが構成され、前記ドレイン領域に接続され
るビット線と前記制御ゲートに接続されるワード線とに
所定の正電圧を印加し、選択された前記メモリセルの前
記浮遊ゲートに電子を注入して、データの書き込みを行
う手段と、前記ゲート線に所定の負電圧を印加し、前記
半導体基板又は前記ソース領域に接続される共通ソース
線に所定の正電圧を印加し、選択された前記メモリセル
の前記浮遊ゲートに蓄積している電子を放出して、デー
タの消去を行う手段と、を有する半導体記憶装置におい
て、データの消去後、前記浮遊ゲートに前記ソース領域
近傍のチャネル領域から電子を注入するために必要な所
定の正電圧を前記共通ソース線に印加し、過剰に消去し
た前記メモリセルの書き戻しを行う手段を備えたもので
ある。
【００１０】また、本発明は、第２の視点において、半
導体記憶装置による記憶方法を提供する。該方法は、半
導体基板に形成されたソース／ドレイン領域と、その上
層にゲート絶縁膜を介して形成された浮遊ゲートと、該
浮遊ゲート上に層間絶縁膜を介して形成された制御ゲー
トと、により単位メモリセルが構成され、前記ドレイン
領域に接続されるビット線と前記制御ゲートに接続され
るワード線とに所定の正電圧を印加し、前記浮遊ゲート
に電子を注入して、選択された前記メモリセルにデータ
の書き込みを行う手段と、前記ゲート線に所定の負電圧
を印加し、前記半導体基板又は前記ソース領域に接続さ
れる共通ソース線に所定の正電圧を印加し、選択された
前記メモリセルの前記浮遊ゲートに蓄積している電子を
放出して、データの消去を行う手段と、を有する半導体
記憶装置による記憶方法において、データの消去後、前
記浮遊ゲートに前記ソース領域近傍のチャネル領域から
電子を注入するために必要な所定の正電圧を前記共通ソ
ース線に印加し、過剰に消去した前記メモリセルの書き
戻しを行うものである。
導体記憶装置による記憶方法を提供する。該方法は、半
導体基板に形成されたソース／ドレイン領域と、その上
層にゲート絶縁膜を介して形成された浮遊ゲートと、該
浮遊ゲート上に層間絶縁膜を介して形成された制御ゲー
トと、により単位メモリセルが構成され、前記ドレイン
領域に接続されるビット線と前記制御ゲートに接続され
るワード線とに所定の正電圧を印加し、前記浮遊ゲート
に電子を注入して、選択された前記メモリセルにデータ
の書き込みを行う手段と、前記ゲート線に所定の負電圧
を印加し、前記半導体基板又は前記ソース領域に接続さ
れる共通ソース線に所定の正電圧を印加し、選択された
前記メモリセルの前記浮遊ゲートに蓄積している電子を
放出して、データの消去を行う手段と、を有する半導体
記憶装置による記憶方法において、データの消去後、前
記浮遊ゲートに前記ソース領域近傍のチャネル領域から
電子を注入するために必要な所定の正電圧を前記共通ソ
ース線に印加し、過剰に消去した前記メモリセルの書き
戻しを行うものである。
【００１１】
【発明の実施の形態】本発明に係る半導体記憶装置は、
その好ましい一実施の形態において、Ｐ型シリコン基板
に形成されたソース／ドレイン拡散層（図１の８、９）
と、その上層に形成されたゲート絶縁膜（図１の４）と
フローティングゲート（図１の５）とポリ間絶縁膜（図
１の６）とコントロールゲート（図１の７）と、により
単位メモリセルが構成され、ドレイン領域に接続される
ビット線と制御ゲートに接続されるゲート線とに正の電
圧を印加してデータの書き込みを行う手段と、ゲート線
に負の電圧を印加し、半導体基板又はソース領域に接続
される共通ソース線に正の電圧を印加してデータの消去
を行う手段と、共通ソース線及び過剰消去状態のメモリ
セルに接続される選択ワード線に、略５Ｖの正の電圧を
印加し、Ｐ型シリコン基板及び過剰消去状態のメモリセ
ルのドレイン領域に接続される選択ビット線とを接地
し、過剰消去状態になっていないメモリセルのドレイン
領域に接続される非選択ビット線に略５Ｖの正の電圧を
印加して書き戻しを行う手段を備えたものである。
その好ましい一実施の形態において、Ｐ型シリコン基板
に形成されたソース／ドレイン拡散層（図１の８、９）
と、その上層に形成されたゲート絶縁膜（図１の４）と
フローティングゲート（図１の５）とポリ間絶縁膜（図
１の６）とコントロールゲート（図１の７）と、により
単位メモリセルが構成され、ドレイン領域に接続される
ビット線と制御ゲートに接続されるゲート線とに正の電
圧を印加してデータの書き込みを行う手段と、ゲート線
に負の電圧を印加し、半導体基板又はソース領域に接続
される共通ソース線に正の電圧を印加してデータの消去
を行う手段と、共通ソース線及び過剰消去状態のメモリ
セルに接続される選択ワード線に、略５Ｖの正の電圧を
印加し、Ｐ型シリコン基板及び過剰消去状態のメモリセ
ルのドレイン領域に接続される選択ビット線とを接地
し、過剰消去状態になっていないメモリセルのドレイン
領域に接続される非選択ビット線に略５Ｖの正の電圧を
印加して書き戻しを行う手段を備えたものである。
【００１２】このように、フラッシュメモリにおけるデ
ータ消去後の書き戻し動作において、ソース電極及びゲ
ート電極に電圧を印加することで、ゲート絶縁膜の劣化
等を抑制することができる。
ータ消去後の書き戻し動作において、ソース電極及びゲ
ート電極に電圧を印加することで、ゲート絶縁膜の劣化
等を抑制することができる。
【００１３】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１４】［実施例１］まず、本発明の第１の実施例
に係る半導体記憶装置及び記憶方法について、図１及び
表２を参照して説明する。図１は、一般的な半導体記憶
装置の構造を模式的に示す断面図である。また、表１
は、第１の実施例に係る半導体記憶装置の書き込み／消
去／書き戻し動作を説明するための表である。
に係る半導体記憶装置及び記憶方法について、図１及び
表２を参照して説明する。図１は、一般的な半導体記憶
装置の構造を模式的に示す断面図である。また、表１
は、第１の実施例に係る半導体記憶装置の書き込み／消
去／書き戻し動作を説明するための表である。
【００１５】図１に示すように、一般的な半導体記憶装
置は、Ｐ型シリコン基板１上にＮウェル２が形成され、
Ｎウェル２内のＰ型シリコン基板１上にＰウェル３が形
成されている。このＰウェル３内には、Ｎ型不純物拡散
層からなるソース拡散層８及びドレイン拡散層９が形成
され、このソース拡散層８とドレイン拡散層９の間のＰ
ウェル３上には、厚さ１０ｎｍ程度の薄いゲート絶縁膜
４を介して、厚さ１００〜２００ｎｍ程度の多結晶シリ
コン膜からなるフローティングゲート５が形成される。
置は、Ｐ型シリコン基板１上にＮウェル２が形成され、
Ｎウェル２内のＰ型シリコン基板１上にＰウェル３が形
成されている。このＰウェル３内には、Ｎ型不純物拡散
層からなるソース拡散層８及びドレイン拡散層９が形成
され、このソース拡散層８とドレイン拡散層９の間のＰ
ウェル３上には、厚さ１０ｎｍ程度の薄いゲート絶縁膜
４を介して、厚さ１００〜２００ｎｍ程度の多結晶シリ
コン膜からなるフローティングゲート５が形成される。
【００１６】フローティングゲート５上には、膜厚１０
〜２５ｎｍ程度の熱酸化膜、もしくは酸化膜／窒化膜／
酸化膜の積層構造からなるポリ間絶縁膜６を介して、コ
ントロールゲート７が形成されている。
〜２５ｎｍ程度の熱酸化膜、もしくは酸化膜／窒化膜／
酸化膜の積層構造からなるポリ間絶縁膜６を介して、コ
ントロールゲート７が形成されている。
【００１７】このような構造をもった半導体記憶装置に
おける書き込み／消去／書き戻し動作について、表２を
参照して説明する。表２は、書き込み／消去／書き戻し
動作におけるドレイン配線、ゲート配線、ソース配線及
びＰウェル基板に印加する電圧を表したものである。
おける書き込み／消去／書き戻し動作について、表２を
参照して説明する。表２は、書き込み／消去／書き戻し
動作におけるドレイン配線、ゲート配線、ソース配線及
びＰウェル基板に印加する電圧を表したものである。
【００１８】
【表２】
【００１９】表２に示すように、メモリセルへのデータ
書き込み／消去動作に関しては、従来と同様に行う。具
体的には、書き込み時は、選択セルのドレイン拡散層９
に接続されたビット線（選択ビット線）に５Ｖ程度の電
圧を印加し、選択セルのコントロールゲート７に接続さ
れたワード線（選択ワード線）に１０Ｖ程度の電圧を印
加する。
書き込み／消去動作に関しては、従来と同様に行う。具
体的には、書き込み時は、選択セルのドレイン拡散層９
に接続されたビット線（選択ビット線）に５Ｖ程度の電
圧を印加し、選択セルのコントロールゲート７に接続さ
れたワード線（選択ワード線）に１０Ｖ程度の電圧を印
加する。
【００２０】また、ソース拡散層８に接続されている共
通ソース線と基板（ここではＰウェル３）をＧＮＤにす
ることで、チャネルホットエレクトロン方式により、ソ
ース拡散層８とドレイン拡散層９の間に形成されたチャ
ネル領域、特にドレイン拡散層９近傍のチャネル領域に
発生したホットエレクトロンをフローティングゲート５
に注入することで、選択的にデータ書き込みを行う。
通ソース線と基板（ここではＰウェル３）をＧＮＤにす
ることで、チャネルホットエレクトロン方式により、ソ
ース拡散層８とドレイン拡散層９の間に形成されたチャ
ネル領域、特にドレイン拡散層９近傍のチャネル領域に
発生したホットエレクトロンをフローティングゲート５
に注入することで、選択的にデータ書き込みを行う。
【００２１】また、消去に関しては、Ｐウェル３に５Ｖ
程度の電圧を印加し、全ワード線（コントロールゲート
７）に−１０Ｖ程度の負の高電圧を印加して、Ｐウェル
３内にある全メモリセルのフローティングゲート５中に
蓄積されている電子をＦＮトンネリング現象により、フ
ローティングゲート５下の薄いゲート絶縁膜４を通して
基板（Ｐウェル３）に一括して放出する。
程度の電圧を印加し、全ワード線（コントロールゲート
７）に−１０Ｖ程度の負の高電圧を印加して、Ｐウェル
３内にある全メモリセルのフローティングゲート５中に
蓄積されている電子をＦＮトンネリング現象により、フ
ローティングゲート５下の薄いゲート絶縁膜４を通して
基板（Ｐウェル３）に一括して放出する。
【００２２】この状態では、メモリセルアレイ内に過剰
消去セルが多数存在するため、コンパクション（書き戻
し動作）を行う必要がある。この書き戻し動作は、ま
ず、ソース拡散層８に接続されている共通ソース線に５
Ｖ程度の電圧を印加して、過剰消去セルに接続されてい
るコントロールゲート７の選択ワード線には５Ｖ程度の
電圧を印加する。
消去セルが多数存在するため、コンパクション（書き戻
し動作）を行う必要がある。この書き戻し動作は、ま
ず、ソース拡散層８に接続されている共通ソース線に５
Ｖ程度の電圧を印加して、過剰消去セルに接続されてい
るコントロールゲート７の選択ワード線には５Ｖ程度の
電圧を印加する。
【００２３】また、基板（またはＰウェル３）をＧＮＤ
レベルにして、過剰消去が存在するセルのドレイン拡散
層９に接続されている選択ビット線をＧＮＤレベルにし
て、その他の非選択ビット線には５Ｖ程度の電圧を印加
することで、選択的に過剰消去セルに書き戻し動作を行
う。
レベルにして、過剰消去が存在するセルのドレイン拡散
層９に接続されている選択ビット線をＧＮＤレベルにし
て、その他の非選択ビット線には５Ｖ程度の電圧を印加
することで、選択的に過剰消去セルに書き戻し動作を行
う。
【００２４】上述した半導体記憶装置の記憶方法では、
書き込み時は、ドレイン拡散層９近傍から電子をフロー
ティングゲート５に注入し、消去後の書き戻し時は、ソ
ース拡散層８近傍から電子をフローティングゲ−ト５に
注入するため、フローティングゲート５下のゲート絶縁
膜４にかかるストレスを分散することができ、繰り返し
動作におけるゲート絶縁膜４の劣化を抑制し、信頼性の
向上を図ることができる。
書き込み時は、ドレイン拡散層９近傍から電子をフロー
ティングゲート５に注入し、消去後の書き戻し時は、ソ
ース拡散層８近傍から電子をフローティングゲ−ト５に
注入するため、フローティングゲート５下のゲート絶縁
膜４にかかるストレスを分散することができ、繰り返し
動作におけるゲート絶縁膜４の劣化を抑制し、信頼性の
向上を図ることができる。
【００２５】［実施例２］次に、本発明の第２の実施例
に係る半導体記憶装置及び記憶方法について、表３を参
照して説明する。表３は、書き込み／消去／書き戻し動
作におけるドレイン配線、ゲート配線、ソース配線及び
Ｐウェル基板に印加する電圧を表したものである。
に係る半導体記憶装置及び記憶方法について、表３を参
照して説明する。表３は、書き込み／消去／書き戻し動
作におけるドレイン配線、ゲート配線、ソース配線及び
Ｐウェル基板に印加する電圧を表したものである。
【００２６】
【表３】
【００２７】表３に示すように、メモリセルへのデータ
書き込み／消去動作に関しては、実施例１と同様に行
う。具体的には、書き込み時は、選択ビット線に５Ｖ程
度、選択ワード線に１０Ｖ程度の電圧を印加し、共通ソ
ース線とＰウェル３をＧＮＤにすることで、ホットエレ
クトロンをフローティングゲート５に注入して選択的に
データ書き込みを行う。また、消去に関しては、Ｐウェ
ル３に５Ｖ程度の電圧を印加し、コントロールゲート７
に−１０Ｖ程度の負の高電圧を印加して、フローティン
グゲート５中に蓄積されている電子をＦＮトンネリング
現象により、Ｐウェル３に一括して放出する。
書き込み／消去動作に関しては、実施例１と同様に行
う。具体的には、書き込み時は、選択ビット線に５Ｖ程
度、選択ワード線に１０Ｖ程度の電圧を印加し、共通ソ
ース線とＰウェル３をＧＮＤにすることで、ホットエレ
クトロンをフローティングゲート５に注入して選択的に
データ書き込みを行う。また、消去に関しては、Ｐウェ
ル３に５Ｖ程度の電圧を印加し、コントロールゲート７
に−１０Ｖ程度の負の高電圧を印加して、フローティン
グゲート５中に蓄積されている電子をＦＮトンネリング
現象により、Ｐウェル３に一括して放出する。
【００２８】コンパクション動作に関して、ビット線の
選択は行わず、ワード線単位で選択的に書き戻し動作を
行うことを特徴とする。具体的には、ソース拡散層８に
接続されている共通ソース線に５Ｖ程度の電圧を印加し
て、過剰消去セルに接続されているコントロールゲート
７の選択ワード線に５Ｖ程度の電圧を印加する。また、
基板（Ｐウェル３）をＧＮＤレベルにして、ドレイン拡
散層９に接続されている全デジット線をＧＮＤレベルに
することによって、過剰消去セルの書き戻しを行う。
選択は行わず、ワード線単位で選択的に書き戻し動作を
行うことを特徴とする。具体的には、ソース拡散層８に
接続されている共通ソース線に５Ｖ程度の電圧を印加し
て、過剰消去セルに接続されているコントロールゲート
７の選択ワード線に５Ｖ程度の電圧を印加する。また、
基板（Ｐウェル３）をＧＮＤレベルにして、ドレイン拡
散層９に接続されている全デジット線をＧＮＤレベルに
することによって、過剰消去セルの書き戻しを行う。
【００２９】この場合、過剰消去セルと同一ワード線上
に存在する過剰消去セルの確率は小さく、書き戻しの際
に電流の増加は殆ど無い事が予想される。また、ワード
線単位で書き戻し動作を行うことで、書き戻し動作の時
間を大幅に短縮することができる。
に存在する過剰消去セルの確率は小さく、書き戻しの際
に電流の増加は殆ど無い事が予想される。また、ワード
線単位で書き戻し動作を行うことで、書き戻し動作の時
間を大幅に短縮することができる。
【００３０】［実施例３］次に、本発明の第３の実施例
に係る半導体記憶装置及び記憶方法について、表４を参
照して説明する。表４は、第３の実施例に係る半導体記
憶装置の書き込み／消去／書き戻し動作におけるドレイ
ン配線、ゲート配線、ソース配線及びＰウェル基板に印
加する電圧を表したものである。なお、本実施例と前記
した第１の実施例との相違点は、書き戻し動作に関して
のみであり、書き込み／消去動作に関しては前記した第
１の実施例と同様である。
に係る半導体記憶装置及び記憶方法について、表４を参
照して説明する。表４は、第３の実施例に係る半導体記
憶装置の書き込み／消去／書き戻し動作におけるドレイ
ン配線、ゲート配線、ソース配線及びＰウェル基板に印
加する電圧を表したものである。なお、本実施例と前記
した第１の実施例との相違点は、書き戻し動作に関して
のみであり、書き込み／消去動作に関しては前記した第
１の実施例と同様である。
【００３１】
【表４】
【００３２】表４に示すように、本実施例の記憶方法で
は、コンパクション動作に関して、デジット線／ワード
線の選択はせず、ソース拡散層８に接続されている共通
ソース線単位（セクター単位）で書き戻し動作を行うこ
とを特徴としている。
は、コンパクション動作に関して、デジット線／ワード
線の選択はせず、ソース拡散層８に接続されている共通
ソース線単位（セクター単位）で書き戻し動作を行うこ
とを特徴としている。
【００３３】具体的には、ソース拡散層８に接続されて
いる共通ソース線に５Ｖ程度の電圧を印加して、セクタ
ー内（Ｐウェル３内）の全ワード線に５Ｖ程度の電圧を
印加する。また、基板（Ｐウェル３）をＧＮＤレベルに
して、ドレイン拡散層９に接続されている全デジット線
をＧＮＤレベルにすることによって、セクター内の全て
の過剰消去セルの書き戻しを行う。
いる共通ソース線に５Ｖ程度の電圧を印加して、セクタ
ー内（Ｐウェル３内）の全ワード線に５Ｖ程度の電圧を
印加する。また、基板（Ｐウェル３）をＧＮＤレベルに
して、ドレイン拡散層９に接続されている全デジット線
をＧＮＤレベルにすることによって、セクター内の全て
の過剰消去セルの書き戻しを行う。
【００３４】この場合、コンパクション動作時間を大幅
に削減することができるため、消去時間の大幅短縮、す
なわち半導体記憶装置の性能を向上させることができ
る。
に削減することができるため、消去時間の大幅短縮、す
なわち半導体記憶装置の性能を向上させることができ
る。
【００３５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置及び記憶方法によれば、データの書き込み／消去
／書き戻し動作を繰り返すことによるゲート酸化膜の劣
化を抑制することができ、デバイスの信頼性向上を達成
することができるという効果を奏する。
憶装置及び記憶方法によれば、データの書き込み／消去
／書き戻し動作を繰り返すことによるゲート酸化膜の劣
化を抑制することができ、デバイスの信頼性向上を達成
することができるという効果を奏する。
【００３６】その理由は、本発明の記憶方法では、書き
込み時とは異なるソース／ドレインで書き戻し動作を行
うことにより、書き込み／書き戻し動作の繰り返しにお
けるフローティングゲート下の薄いゲート酸化膜のスト
レスを分散させることができるからである。
込み時とは異なるソース／ドレインで書き戻し動作を行
うことにより、書き込み／書き戻し動作の繰り返しにお
けるフローティングゲート下の薄いゲート酸化膜のスト
レスを分散させることができるからである。
【図１】半導体記憶装置の構造を模式的に示す断面図で
ある。
ある。
１ ｐ型シリコン基板 ２ Ｎウェル ３ Ｐウェル ４ ゲート絶縁膜 ５ フローティングゲート ６ 層間絶縁膜 ７ コントロールゲート ８ ソース拡散層 ９ ドレイン拡散層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AC01 AD08 AE05 AE07 AE08 5F001 AA01 AB08 AD61 AE02 AE03 AE08 AF07 5F083 EP02 EP23 ER02 ER05 ER09 ER14 ER16 ER19 ER22 ER30 GA17 GA21 5F101 BA01 BB05 BD36 BE02 BE05 BE07 BF03
Claims (8)
- 【請求項１】半導体基板に形成されたソース／ドレイン
領域と、その上層にゲート絶縁膜を介して形成された浮
遊ゲートと、該浮遊ゲート上に層間絶縁膜を介して形成
された制御ゲートと、により単位メモリセルが構成さ
れ、 前記ドレイン領域に接続されるビット線と前記制御ゲー
トに接続されるワード線とに所定の正電圧を印加し、選
択された前記メモリセルの前記浮遊ゲートに電子を注入
して、データの書き込みを行う手段と、 前記ゲート線に所定の負電圧を印加し、前記半導体基板
又は前記ソース領域に接続される共通ソース線に所定の
正電圧を印加し、選択された前記メモリセルの前記浮遊
ゲートに蓄積している電子を放出して、データの消去を
行う手段と、を有する半導体記憶装置において、 データの消去後、前記浮遊ゲートに前記ソース領域近傍
のチャネル領域から電子を注入するために必要な所定の
正電圧を前記共通ソース線に印加し、過剰に消去した前
記メモリセルの書き戻しを行う手段を備えたことを特徴
とする半導体記憶装置。 - 【請求項２】前記書き戻し手段に、 過剰消去状態のメモリセルに接続される選択ワード線
に、所定の正電圧を印加し、 前記半導体基板と、前記過剰消去状態のメモリセルの前
記ドレイン領域に接続される選択ビット線と、を接地す
ると共に、 過剰消去状態になっていないメモリセルの前記ドレイン
領域に接続される非選択ビット線に所定の正電圧を印加
し、前記過剰消去状態のメモリセルを選択的に書き戻す
手段を備えたことを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】前記書き戻し手段に、 過剰消去状態のメモリセルに接続される選択ワード線
に、所定の正電圧を印加し、 前記半導体基板とすべての前記ビット線とを接地し、前
記選択ワード線単位で書き戻す手段を備えたことを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項４】前記書き戻し手段に、 すべてのワード線に、所定の正電圧を印加し、 前記半導体基板とすべてのビット線とを接地し、すべて
のメモリセルを一括して書き戻す手段を備えたことを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項５】半導体基板に形成されたソース／ドレイン
領域と、その上層にゲート絶縁膜を介して形成された浮
遊ゲートと、該浮遊ゲート上に層間絶縁膜を介して形成
された制御ゲートと、により単位メモリセルが構成さ
れ、 前記ドレイン領域に接続されるビット線と前記制御ゲー
トに接続されるワード線とに所定の正電圧を印加し、前
記浮遊ゲートに電子を注入して、選択された前記メモリ
セルにデータの書き込みを行う手段と、 前記ゲート線に所定の負電圧を印加し、前記半導体基板
又は前記ソース領域に接続される共通ソース線に所定の
正電圧を印加し、選択された前記メモリセルの前記浮遊
ゲートに蓄積している電子を放出して、データの消去を
行う手段と、を有する半導体記憶装置による記憶方法に
おいて、 データの消去後、前記浮遊ゲートに前記ソース領域近傍
のチャネル領域から電子を注入するために必要な所定の
正電圧を前記共通ソース線に印加し、過剰に消去した前
記メモリセルの書き戻しを行うことを特徴とする半導体
記憶装置による記憶方法。 - 【請求項６】前記書き戻しに際し、 過剰消去状態のメモリセルに接続される選択ワード線
に、所定の正電圧を印加し、 前記半導体基板と、前記過剰消去状態のメモリセルの前
記ドレイン領域に接続される選択ビット線と、を接地す
ると共に、 過剰消去状態になっていないメモリセルの前記ドレイン
領域に接続される非選択ビット線に所定の正電圧を印加
し、前記過剰消去状態のメモリセルを選択して書き戻す
ことを特徴とする請求項５記載の半導体記憶装置による
記憶方法。 - 【請求項７】前記書き戻し手段に、 過剰消去状態のメモリセルに接続される選択ワード線
に、所定の正電圧を印加し、 前記半導体基板とすべての前記ビット線とを接地し、前
記選択ワード線単位で書き戻すことを特徴とする請求項
５記載の半導体記憶装置による記憶方法。 - 【請求項８】前記書き戻し手段に、 すべてのワード線に、所定の正電圧を印加し、 前記半導体基板とすべてのビット線とを接地し、すべて
のメモリセルを一括して書き戻すことを特徴とする請求
項５記載の半導体記憶装置による記憶方法。
Priority Applications (3)
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|---|---|---|---|
| JP34487399A JP3464955B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置及び記憶方法 |
| US09/726,981 US6278635B1 (en) | 1999-12-03 | 2000-11-30 | Storage method of semiconductor storage apparatus |
| KR10-2000-0072691A KR100383057B1 (ko) | 1999-12-03 | 2000-12-02 | 반도체저장장치의 저장방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34487399A JP3464955B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置及び記憶方法 |
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|---|---|
| JP2001167587A true JP2001167587A (ja) | 2001-06-22 |
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Family
ID=18372660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34487399A Expired - Fee Related JP3464955B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置及び記憶方法 |
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| Country | Link |
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| JP (1) | JP3464955B2 (ja) |
| KR (1) | KR100383057B1 (ja) |
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| US7710787B2 (en) * | 2006-04-11 | 2010-05-04 | Analog Devices, Inc. | Method of erasing an EEPROM device |
| US20070247915A1 (en) * | 2006-04-21 | 2007-10-25 | Intersil Americas Inc. | Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide |
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| US5856944A (en) * | 1995-11-13 | 1999-01-05 | Alliance Semiconductor Corporation | Self-converging over-erase repair method for flash EPROM |
-
1999
- 1999-12-03 JP JP34487399A patent/JP3464955B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-30 US US09/726,981 patent/US6278635B1/en not_active Expired - Fee Related
- 2000-12-02 KR KR10-2000-0072691A patent/KR100383057B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| US6278635B1 (en) | 2001-08-21 |
| KR100383057B1 (ko) | 2003-05-09 |
| JP3464955B2 (ja) | 2003-11-10 |
| KR20010070261A (ko) | 2001-07-25 |
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