JP3908432B2 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置とその書き込み方法に係り、特にＮＡＮＤ構造を有するメモリセルアレイにおいて、メモリセルへの記憶データの誤書き込みを生じる恐れがないＮＡＮＤ型不揮発性半導体記憶装置とその書き込み方法に関するものである。また、ページ単位での記憶データの書き換えができるＮＡＮＤ型不揮発性半導体記憶装置とその書き換え方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置にはメモリセルにフローティングゲートを備え、複数の前記メモリセルが隣り合うソース・ドレイン領域を共通にして直列に接続されたＮＡＮＤ束をアレイ状に配列したＮＡＮＤ型不揮発性半導体記憶装置と呼ばれるものがある。
【０００３】
このＮＡＮＤ型不揮発性半導体記憶装置において、メモリセルはフローティングゲートとコントロールゲートの積層構造からなるスタックドゲート型の構造を有し、半導体基板表面とフローティングゲートとの間のトンネル酸化膜を介してフローティングゲートに電子を注入又は放出することによりメモリセルのしきい値を変化させ、記憶データの書き込み、読み出し、及び消去動作を行う。
【０００４】
従来のＮＡＮＤ型不揮発性半導体記憶装置において、書き込みや読み出し動作は１つのコントロールゲート線（ワード線）に接続された全てのメモリセルに対して同時に行われる。この書き込み／読み出し単位を、以下ページと呼ぶことにする。また消去動作は一つのロウデコーダにより選択される全てのＮＡＮＤ束に対して行われる。この消去単位を以下ブロックと呼ぶ。
【０００５】
従来のＮＡＮＤ型フラッシュメモリには、セルフブート書き込み方法（例えばK.D.Suh et al.,IEEE Journal of Solid-State Circuits,vol.30,No.11(1995)参照）が一般に採用されている。
【０００６】
この書き込み方法では、ＮＡＮＤ束を選択するドレイン側のセレクトゲートトランジスタのゲートにＶcc、ＮＡＮＤ束内の非選択メモリセルのコントロールゲートに１０Ｖ程度の中間電位を与え、ＮＡＮＤ束のソース側のセレクトゲートトランジスタのゲートに０Ｖを与えてオフ状態とし、選択されたメモリセルのコントロールゲートに２０Ｖ程度の書き込み用高電圧Ｖpgmを与える。
【０００７】
“０”データを書き込む場合には、ドレイン側のセレクトゲートトランジスタと非選択メモリセルのチャンネル部を介して、ビット線の０Ｖが選択されたメモリセルのチャンネル部まで伝達され、トンネル酸化膜に加わる高電界によりトンネル電流がトンネル酸化膜に流れ、電子がフローティングゲートに注入される。このためメモリセルのしきい値が正の側に変化する。
【０００８】
また“１”データ書き込みむ場合には、ビット線からセルのチャンネル部を初期充電してドレイン側のセレクトゲートトランジスタをオフ状態にし、その後チャンネル部の電位を非選択メモリセルのコントロールゲートとチャンネル部とのカップリングにより上昇させることでトンネル電流を阻止し、メモリセルの負のしきい値を維持させる。
【０００９】
“１”データ書き込み時に消去状態のメモリセルのしきい値を正の方向に変化させないためには、“１”データ書き込み時において、選択メモリセルと同一のＮＡＮＤ束に直列に接続された複数個の非選択メモリセルのコントロールゲートに、できるだけ高い電圧を印加することが望ましい。しかし、非選択メモリセルに高い電圧を印加するほど、逆に“０”データ書き込みのビット線に接続された非選択メモリセルに対しては誤書き込みし易くなるという問題がある。
【００１０】
このため、従来は“１”データ書き込み時の選択メモリセルの誤書き込み耐性と、“０”データ書き込み時の非選択メモリセルの誤書き込み耐性が同程度となるように、非選択メモリセルに印加する中間電位を設定している。しかし、従来のＮＡＮＤ型不揮発性半導体記憶装置では、この制限によりページ単位での書き換えを行うと容易に誤書き込みを生じるという問題があった。次にその理由を説明する。
【００１１】
通常消去後や読み出し後には、Ｐウエル領域表面における負のしきい値をもつメモリセルのチャンネル部に多数の電子が存在する。このため、書き込み動作時において書き込み電圧Ｖpgmが印加される選択メモリセルのチャンネル電位は、電子の再分布により中間電位が印加されるメモリセルのチャンネル電位とほぼ等しくなる。
【００１２】
書き込み時にロウデコーダ回路により選択されるＮＡＮＤ束内のメモリセルは１個であるのに対して、例えばＮＡＮＤ束が８個のメモリセルからなる場合、同じＮＡＮＤ束内の非選択メモリセルの数は７個と多数を占めるため、選択されたメモリセルのチャンネル電位は、実効的に非選択メモリセルに印加される中間電位で決定される。
【００１３】
このため、従来のＮＡＮＤ型不揮発性半導体記憶装置では、書き込み時の非選択メモリセルのゲート電極に印加される中間電位を１０Ｖより下げれば“１”データ書き込みのメモリセルへの誤書き込みを生じることになる。
【００１４】
また、従来のＮＡＮＤ型不揮発性半導体記憶装置において、消去動作がメモリセルアレイのブロックごとに行われ、ページ単位での記憶データの書き換えができないという問題があった。このページ単位の書き換えをブロック内の特定ページアドレスについてのみ連続して実行すれば、同じブロック内の他の７ページのメモリセルの消去しきい値が上昇し“０”データに変化するからである。
【００１５】
このため、従来のＮＡＮＤ型不揮発性半導体記憶装置の書き換え単位はブロックに限定されていた。このように、消去単位のブロックと書き込み単位のページが異なるため、従来のＮＡＮＤ型不揮発性半導体記憶装置の制御系にはＮＡＮＤ束を構成するページ分のＤＲＡＭやＳＲＡＭからなるバッファメモリを内部に備える必要があった。
【００１６】
【発明が解決しようとする課題】
上記したように従来のＮＡＮＤ型不揮発性半導体記憶装置は、“１”データ書き込みに際し、ＮＡＮＤ束内の非選択メモリセルのコントロールゲートにできるだけ高い電圧を印加することが望ましいが、非選択メモリセルに高い電圧を印加するほど“０”データ書き込みのビット線に接続された非選択メモリセルへの誤書き込みを生じ易くなるという問題があった。
【００１７】
また、“１”データ書き込み時の選択メモリセルの誤書き込み耐性と、“０”データ書き込み時の非選択メモリセルの誤書き込み耐性が同程度となるように非選択メモリセルに印加する中間電位を設定しているので、ページ単位での書き換えを行うと容易に誤書き込みを生じるという問題があった。
【００１８】
本発明は上記の問題点を解決すべくなされたもので、従来のＮＡＮＤ型不揮発性半導体記憶装置における誤書き込みの発生を回避する手段を提供することを第１の目的とする。また、“１”データ書き込み時の誤書き込みストレスを減少させることにより、記憶データの書き換えを複数ページからなるブロック単位から１ページからなるセクター単位に縮小することが可能なＮＡＮＤ型不揮発性半導体記憶装置を提供することを第２の目的とする。
【００１９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置及びその書き込み方法は、選択されたブロックのメモリセルの制御ゲート電圧を０Ｖに設定し、ＮＡＮＤ型メモリセルが形成されるＰウエルに、消去電圧よりも低い所定の電圧を印加するチャネル電子放出動作を実行した後、通常のトンネル電流による書き込みを行う手段を具備することを主な特徴とする。
【００２０】
具体的には本発明の不揮発性半導体記憶装置の書き込み方法は、第１導電型の第１の半導体領域内に第２導電型の第２の半導体領域を形成し、この第２の半導体領域の表面上に、電気的に書き換え可能な複数の不揮発性メモリセルを直列に接続したＮＡＮＤ束からなるマトリックス状の配列を備える不揮発性半導体記憶装置において、前記ＮＡＮＤ束の全てのメモリセルの制御ゲートに第１の電圧を設定し、少なくとも前記第２の半導体領域に前記第１の電圧よりも高い第２の電圧を印加することにより、前記メモリセルのチャンネル内の電子を排出する第１のステップと、引き続き前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第２の電圧よりも高い第３の電圧を印加することにより、前記メモリセルに記憶データを書き込む第２のステップとを備えることを特徴とする。
【００２１】
好ましくは前記不揮発性半導体記憶装置の書き込み方法において、前記第１の半導体領域はＰ型基板上に形成されたＮウエル領域であり、前記第２の半導体領域は前記Ｎウエル領域内に形成されたＰウエル領域であることを特徴とする。
【００２２】
また好ましくは前記不揮発性半導体記憶装置の書き込み方法において、前記第１の電圧は接地電圧であり、前記第２の電圧は読み出し動作時に前記ＮＡＮＤ束内の非選択メモリセルに印加する電圧にほぼ等しいことを特徴とする。
【００２３】
また好ましくは前記不揮発性半導体記憶装置の書き込み方法において、前記第１の電圧は負の電圧であり、前記第２の電圧は接地電圧であることを特徴とする。
【００２４】
本発明の不揮発性半導体記憶装置の記憶データの書き換え方法は、ページ単位での書き換え動作の対象とする１ページの選択メモリセルが含まれたメモリセルブロックを選択する第１のステップと、このメモリセルブロックにおける前記１ページの選択メモリセルのページアドレスに対応する制御ゲート線に所定の電圧を印加し、前記メモリセルブロックにおける全ての非選択メモリセルの制御ゲート線に前記所定の電圧よりも高い消去用の高電圧を印加し、かつ前記第１、第２の半導体領域に前記消去用の高電圧を印加することにより前記１ページの選択メモリセルのしきい値を消去状態に設定すると共に、前記メモリセルブロックにおける全ての非選択メモリセルのしきい値を維持する第２のステップと、前記メモリセルブロックの全てのメモリセルの制御ゲート電圧を第１の電圧に設定し、少なくとも前記第２の半導体領域に前記第１の電圧より高い第２の電圧を印加することにより前記メモリセルブロックの全てのメモリセルのチャンネル内の電子を排出する第３のステップと、前記消去状態にされた前記１ページの選択メモリセルに所定の記憶データを書き込む第４のステップとを含むことを特徴とする。
【００２５】
本発明の不揮発性半導体記憶装置は、第１導電型の第１の半導体領域内に形成された第２導電型の第２の半導体領域と、この第２の半導体領域の表面上に形成された電気的に書き換え可能な複数の不揮発性メモリセルを直列に接続したＮＡＮＤ束からなるマトリックス状の配列とを備え、消去動作において前記第１、第２の半導体領域にデータ消去用の高電圧を供給し、書き込み動作の第１の期間内において少なくとも前記第２の半導体領域に前記消去用の高電圧より低い第１の電圧を供給し、書き込み動作の第２の期間内において少なくとも前記第２の半導体領域に所定の第２の電圧を供給するバイアス手段と、前記書き込み動作の第１の期間内において前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第１の電圧より低い第３の電圧を供給し、前記書き込み動作の第２の期間内において前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第２の電圧より高い書き込み用高電圧を供給するデコード手段とを具備することを特徴とする。
【００２６】
好ましくは前記不揮発性半導体記憶装置は、前記ＮＡＮＤ束のマトリックス状の配列からなる電流通路の一端にそれぞれ接続されたビット線と、外部から入力された書き込みデータを一時的に記憶し、前記ビット線を介して選択されたメモリセルのデータを読み出すデータラッチ回路とを備え、前記書き込み動作の第１の期間内において前記ビット線と前記データラッチ回路とを電気的に切り離す手段を具備することを特徴とする。
【００２７】
また好ましくは、前記不揮発性半導体記憶装置は、前記書き込み動作終了後にベリファイ読み出しを行う手段をさらに備え、前記ベリファイ読み出しを行う手段は、メモリセルのしきい値が所定の値に変化している場合には追加書き込み動作を禁止する手段と、メモリセルのしきい値が所定の値に変化していない場合には追加書き込み動作の第１の期間内に前記第１の電圧を少なくとも前記第２の半導体領域に供給する手段と、追加書き込み動作の第２の期間内に前記書き込み用高電圧より所定の電圧だけ高い第２の書き込み用高電圧を前記選択されたメモリセルの制御ゲートに供給する書き込み制御手段とからなることを特徴とする。
【００２８】
本発明の不揮発性半導体記憶装置は、ＮＡＮＤ束のマトリックス状の配列からなる電流通路の一端にそれぞれ接続された第１のセレクトゲートトランジスタと、この第１のセレクトゲートトランジスタを介して前記電流通路の一端にそれぞれ接続されたビット線と、外部から入力された書き込みデータを一時的に記憶し、書き込みデータに基づき所定の電圧を前記ビット線にそれぞれ供給するデータラッチ回路と、前記ＮＡＮＤ束のマトリックス状の配列からなる電流通路の他端にそれぞれ接続された第２のセレクトゲートトランジスタと、消去動作において、前記第１、第２の半導体領域に消去用高電圧を供給し、書き込み動作の第１の期間内において、少なくとも前記第２の半導体領域に前記消去用高電圧より低い第１の電圧を供給し、書き込み動作の第２の期間内において、少なくとも前記第２の半導体領域に所定の第２の電圧を供給するバイアス手段と、前記書き込み動作の第１の期間内において、前記ＮＡＮＤ束内の全てのメモリセルの制御ゲートに前記第１の電圧より低い第３の電圧を供給し、前記書き込み動作の第２の期間内において、前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第２の電圧より高い書き込み用高電圧を供給すると共に、前記ＮＡＮＤ束内の非選択メモリセルの制御ゲートに所定の前記書き込み用高電圧より低い第４の電圧を供給するデコード手段とを備え、前記デコード手段は、前記書き込み動作の第２の期間内において、ＮＡＮＤ束内の非選択のメモリセルの制御ゲートに前記第４の電圧を供給した後に、前記第１のセレクトゲートトランジスタのゲート電極に、前記ビット線電位が低レベルの場合に前記第１のセレクトゲートトランジスタが導通状態となるような所定の電圧を供給することを特徴とする。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。はじめに、図１、図２及び図３を用いて、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の構成例について説明する。
【００３０】
図１は第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置のメモリセル部の断面構造である。このメモリセルはコントロールゲート１乃至８とフローティングゲート９乃至１６とを積層したスタックドゲート型のゲート構造を備え、８個のメモリセルが直列に接続されて１つのＮＡＮＤ束を構成している。
【００３１】
コントロールゲート１乃至８とフローティングゲート９乃至１６との間には厚さ１５ｎｍ程度の酸化膜が形成され、フローティングゲート９乃至１６とＰ−ウエル領域２３との間には、厚さ８ｎｍのトンネル酸化膜が形成される。これらの８個のメモリセルの電流通路は、セレクトゲートトランジスタ１７、１８を介してソース線１９とビット線２１に接続され、Ｐウエル領域２３内のメモリセルとセレクトゲートトランジスタのチャンネルとの間には、Ｎ+型拡散層２２からなるソース・ドレイン領域がイオン注入法により形成される。
【００３２】
セレクトゲートトランジスタ１７のドレイン側Ｎ+型拡散層２２は、タングステンが埋め込まれたコンタクトホール２０を介して２層目メタルからなるビット線２１に接続される。このビット線２１は、メモリセル領域に隣接して設けられたデータラッチ回路に電気的に接続される。
【００３３】
また、８個のメモリセルの電流通路は、セレクトゲートトランジスタ１８のソース側Ｎ+型拡散層２２と、タングステンが埋め込まれたコンタクトホール２０とを介して１層目メタルからなるソース線１９に電気的に接続される。Ｐウエル領域２３はＮウエル領域２４内に形成され、周辺回路のＰウエル領域（図示せず）から切り離されている。また、Ｎウエル領域２４は周辺回路のＰウエル領域やＮウエル領域と同様にＰ型基板２５内に形成される。
【００３４】
図２は、２個のセレクトゲートトランジスタ１７、１８の間に直列に接続された８個のメモリセルからなるＮＡＮＤ束が、Ｐウエル内にマトリックス状に配置されたメモリセルアレイの回路構成を示す平面図である。図２において、図１に対応する部分には同様の参照番号を付している。
【００３５】
図２に示すように、メモリセルアレイのカラム方向に沿ってｎ本（ｎは自然数）のビット線２１−１乃至２１−ｎが配置され、各ビット線に沿ってそれぞれ８個のＮＡＮＤ束が配置され、ドレイン側セレクトトランジスタのドレイン電極は各ビット線２１−１乃至２１−ｎに接続される。選択されたＮＡＮＤ束のセレクトゲート線とコントロールゲート線８本には、それぞれのＮＡＮＤ束に対応して設けられたロウデコーダ回路から所定の電圧が供給される。
【００３６】
さらに具体的に示せば、ロウデコーダ１からはドレイン側セレクトゲート線１−１７、ソース側セレクトゲート線１−１８、メモリセルのコントロールゲート線１−１乃至１−８の計１０本のゲート線がメモリセル領域に出力され、対応するセレクトゲートトランジスタとメモリセルのゲートにそれぞれ接続される。
【００３７】
同様にして、ロウデコーダ２からは、ドレイン側セレクトゲート線２−１７、ソース側セレクトゲート線２−１８、メモリセルのコントロールゲート線２−１乃至２−８の計１０本のゲート線がメモリセル領域に出力され、対応するトランジスタのゲートに接続される。ロウデコーダ３乃至８（図示せず）も同様に構成される。
【００３８】
簡単のため、図２には１０本のゲート線を接続したロウデコーダ回路８個とｎ本のビット線を有する場合が示されているが、第１の実施の形態では２５６ＭｂのＮＡＮＤ型不揮発性半導体記憶装置を実施の対象としているので、例えば、カラム方向に沿ったビット線の数は４０９６本である。
【００３９】
ｎ本のビット線にはｎ個のデータラッチ回路ＤＬ１乃至ＤＬｎが接続される。これらのデータラッチ回路ＤＬ１乃至ＤＬｎは、書き込み時にはインターフェイス回路を介して入力される外部からの書き込みデータを記憶すると共に、読み出し時にはメモリセルの記憶データによって変化するビット線の電位をセンスして読み出しデータを記憶する。記憶された読み出しデータは、前述のインターフェイス回路を介して外部にシリアルに読み出すことができる。
【００４０】
メモリセルのソース線１９は、メモリセル領域内で共通に接続され、メモリセル領域の外側に配置されたソース線バイアス回路２６に接続される。メモリセルが形成されるＰウエル領域２３はＮウエル領域２４により囲まれており、Ｐウエル領域２３には、Ｐウエルバイアス回路２７から電位が与えられ、Ｎウエル領域２４にはＮウェルバイアス回路２８から電位が与えられる。これらのＰウエルバイアス回路２７とＮウエルバイアス回路２８は、メモリセル領域外の周辺回路に配置される。
【００４１】
図３にＰウエルバイアス回路２７とＮウエルバイアス回路２８の制御系のブロック構成を示す。図３において、図２に対応する部分には同一の参照番号を付している。なお、ロウデコーダ２９とメモリセルアレイ３０は、この制御系の説明に必要な範囲内で図２の回路を簡略化して示しいる。
【００４２】
外部からのコマンド信号はＩ／Ｆ回路３１に入力され、コマンドデコーダ３２で所要のデータにデコードされる。デコードされたコマンド信号は、それぞれチャンネル電子排出動作制御回路３３と、読み出し制御回路３４と、消去制御回路３５と、書き込み制御回路３６に、それぞれ所定のタイミングで入力される。
【００４３】
チャンネル電子排出動作制御回路３３及び読み出し制御回路３４の出力信号はバイアス電圧Ｖreadの昇圧回路３９の出力を制御し、消去制御回路３５の出力信号は消去電位の昇圧回路３８の出力を制御し、書き込み制御回路３６の出力信号は、書き込み電圧Ｖpgmの昇圧回路３７と前記Ｖreadの昇圧回路３９の出力を制御する。
【００４４】
これらの制御回路の出力信号は、ロウデコーダ２９、ソース線バイアス回路２６、Ｐウエルバイアス回路２７、Ｎウエルバイアス回路２８にも供給され、後述する動作を可能にしている
書き込み電圧Ｖpgmの昇圧回路３７の出力はロウデコーダ２９を介してメモリセルアレイ３０の選択されたワード線に印加され、消去電位の昇圧回路３８の出力はＰウエルバイアス回路２７とＮウエルバイアス回路２８を介して、Ｐウエル領域２３とＮウエル領域２４に印加される。
【００４５】
また、昇圧回路３８の出力は、ロウデコーダ２９を介して選択されたブロック内の非選択ワード線に印加される。また、Ｖreadの昇圧回路３９の出力は、通常の読み出し動作と同様に読み出し時にロウデコーダ２９を介して非選択メモリセルのコントロールゲート線に印加され、ＮＡＮＤ束につながる非選択メモリセルをオン状態にするのに用いられる。
【００４６】
また、本発明では後に説明するように、従来のセルフブート“１”書き込みにおける誤書き込み防止に用いる中間電圧と前記読み出しに用いるＶreadとを共用することができるため、図３に示すＰウエルバイアス回路２７とＮウエルバイアス回路２８の制御系のブロック構成では、Ｖreadの昇圧回路３９の出力をＰウエルバイアス回路２７とＮウエルバイアス回路２８にも供給している。このとき設計条件により、Ｐウエル領域２３のみにＶreadの昇圧回路３９の出力を印加することも可能である。
【００４７】
次に、本発明の第２の実施の形態について説明する。第２の実施の形態では、図４のタイミング波形図を参照して、第１の実施の形態で説明したＮＡＮＤ型不揮発性半導体記憶装置の書き込み動作について述べる。書き込み動作の開始時には書き込みデータを１バイトづつ外部から入力し、データラッチ回路ＤＬ１乃至ＤＬｎに記憶させる。
【００４８】
次に、書き込み動作に先立ち本発明の主な特徴をなすチャンネル電子排出動作を実施する。チャンネル電子排出動作はメモリセルのチャンネルの電子をＰウエル側に排出するための動作であり、このチャンネル電子排出動作に引き続き書き込み動作を行えば、ＮＡＮＤ型不揮発性半導体記憶装置の誤書き込み特性を大幅に改善することができる。
【００４９】
先に述べたように、通常ＮＡＮＤ型不揮発性半導体記憶装置の消去動作や読み出し動作の後には、Ｐウエル領域の表面に形成された負のしきい値をもつメモリセルのチャンネル部に多数の電子が存在する。このため、電子の再分布により、書き込み動作時において書き込み電圧Ｖpgmが印加される選択されたメモリセルのチャンネル電位は、中間電位が印加されるメモリセルのチャンネル電位とほぼ等しくなる。
【００５０】
図４のタイミング波形図において、縦の破線の左側に示されるように、本発明では書き込み動作に先立ってチャンネル電子排出動作を実施することにより、書き込み動作の開始前にメモリセルのチャンネル部に存在する電子をＰウエル側に吐き出すことが可能となり、引き続き行う書き込み時において、メモリセルのチャンネル部には電子が存在しない状況を作り出すことができる。
【００５１】
この結果、選択されたメモリセルのチャンネル電位と非選択メモリセルのチャンネル電位は異なる値をとることが可能になり、高い書き込み電圧が印加される選択メモリセルのチャンネル電位は、中間電位が印加される非選択メモリセルのチャンネル電位より高くなる。このとき、メモリセルのチャンネル部には電子が存在しないので、従来のチャンネルブート効果における中間電位の役割はほぼ消滅することになる。
【００５２】
従って、チャンネル電子排出動作を伴う本発明の書き込み方法では、書き込み時における非選択メモリセルのコントロールゲートに印加する中間電位を従来より低く設定しても、“１”書き込みの選択メモリセルに対する誤書き込みの耐性を大幅に向上させることができる。また、非選択メモリセルの中間電位が低く設定されているので、データ書き込みの際、非選択メモリセルのコントロールゲートに加わる中間電位のストレスによる非選択メモリセルへの誤書き込みの耐性も大幅に改善することができる。
【００５３】
第２の実施の形態では、非選択メモリセルのコントロールゲートに与えられる中間電位は４Ｖ程度に設定される。これは“０”データ書き込みの際、選択されたメモリセルよりビット線側に配置された書き込み状態のメモリセルをオン状態にする必要があることから、中間電圧の値として“０”データ書き込みセルのしきい値より高い電圧を印加するためである。
【００５４】
このように、第２の実施の形態では、例えば書き込み時の非選択メモリセルの中間電位を、非選択メモリセルのコントロールゲート線に印加する読み出し時における電圧Ｖreadと等しくすることができる。このため、中間電位の昇圧回路とＶreadの昇圧回路とを共用することが可能となり（図３の昇圧回路３９参照）、チップサイズが縮される利点がある。
【００５５】
次に、第２の実施の形態の書き込み動作と各信号の動作タイミングについて、図４を用いてさらに具体的に説明する。チャンネル電子排出動作時には、データラッチ回路とビット線間の高耐圧トランジスタをオフ状態にし、また、メモリ領域外のソース線バイアス回路２６とセルアレイ内のソース線１９とを電気的に切り離し、ビット線及びソース線をフローティング状態にしてチャンネル電子排出動作を実施する。
【００５６】
さらに、選択ブロックのロウデコーダ回路から出力される選択及び非選択メモリセルのコントロールゲート線（図４の選択及び非選択ワード線）の電圧は０Ｖに設定され、ドレイン側のセレクトゲート線ＳＧＤとソース側のセレクトゲート線ＳＧＳ、及びＰ型基板も０Ｖに設定される。
【００５７】
この状態でＰウエルバイアス回路２７とＮウエルバイアス回路２８から、Ｐウエル２３とＮウエル２４に５Ｖ程度のチャンネル電子排出電圧を印加する。図４ではＶread電圧を５Ｖとして説明している。
【００５８】
このチャンネル電子排出電圧は、記憶データが書き込まれたメモリセルのしきい値をチャンネル電子排出動作時間内に低下させるほど高くはなく、また消去されたメモリセルの負のしきい値の絶対値より大きな電圧に設定される。Ｐウエル領域２３に５Ｖを印加することでデプレッション化していた消去状態のメモリセルのチャンネル部に蓄えられた電子がＰウエル領域２３の側に吐き出される。
【００５９】
このとき、ビット線とソース線に接続されたＰウエル領域２３内のＮ+型拡散層は順方向接続となるため、ビット線とソース線の電位は前述のチャンネル電子排出電圧より若干低い電圧になる。チャンネル電子排出動作の最後にＰウエル領域２３とＮウエル領域２４に印加した５Ｖを０Ｖに戻し、引き続き通常の書き込み動作が行われる。
【００６０】
チャンネル中の電子の排出に要する時間は、通常のトンネル電流による書き込みや消去に要する時間に比べて短い。このため、チャンネル電子排出動作による書き込み時間の増加量は小さく実用上の問題にはならない。チャンネル電子排出動作と引き続き行う書き込み動作との間に数ｍｓｅｃ以上の間隔があると、熱的に発生した電子がメモリセルのチャンネル部に再度集まるため本発明の効果は得られない。このため、この間の時間は数１０μｓｅｃ程度に短くすることが望ましい。Ｎウエル領域２４にもＰウエル領域２３と同電位を印加するのは、両者の間のＰＮ接合が順方向にバイアスされのを防止するためである。
【００６１】
前述のように、Ｐ型基板２５内にＮウエル領域２４を形成し、さらにそのＮウエル領域内にＰウエル領域２３を形成する構造のほか、基板２５としてＮ型のウエハを使用し、Ｎウエルバイアス回路２８とＮウエル２４を電気的に切り離し、Ｎウエル領域をフローティングにしてもＮウエルからＰ型基板２５に電流は流れることはないため、同じ効果が得られる。
【００６２】
Ｎ型基板内にＰウエル領域２３を形成しても同様な効果が得られる。この場合は、チャンネル電子排出動作時にＰウエル領域２３と前記Ｎ型基板に同時に５Ｖを印加する。また、前記同様にＰウエル領域２３のみにチャンネル電子排出電圧を印加することも可能である。
【００６３】
次に、チャンネル電子排出動作に引き続き実行される書き込み動作について説明する。書き込み動作の時間ｔ1で選択ブロック内の８本のコントロールゲート信号を全てＶread電圧に昇圧する。このＶread電圧は、読み出し時に選択ＮＡＮＤ束内の非選択メモリセルに印加される電圧であり、“０”データが書き込まれた非選択メモリセルのしきい値より２Ｖ程度高い電圧が好ましい。
【００６４】
近年、不揮発性半導体記憶装置の電源電圧として、一般に３．３Ｖが用いられるため、メモリセルのしきい値の上限より２Ｖ程高い５Ｖの電圧Ｖreadは、不揮発性半導体記憶装置内の昇圧回路（図３の昇圧回路３９）により形成される。また時間ｔ1では、データラッチに記憶された書き込みデータに従い、ビット線ごとにビット線電位が０Ｖ、又は電源電圧Ｖddに設定される。
【００６５】
まず、書き込みデータが“１”の場合について説明する。時間ｔ1から時間ｔ2の間、ドレイン側のセレクトゲート線の電圧ＳＧＤは０Ｖであり、ドレイン側セレクトゲートトランジスタはオフ状態となっている。このため、ＮＡＮＤ束内のドレイン側のセレクトゲートトランジスタに隣接するメモリセルのチャンネル電位は、Ｖread電圧とメモリセルのカップリング比で決まる値まで上昇する。
【００６６】
例えばメモリセルのしきい値が２Ｖであると仮定する。このメモリセルの表面ポテンシャルはおよそ１．５Ｖ程度まで上昇する。この結果セレクトゲートトランジスタのしきい値電圧が１Ｖであるとすれば、ドレイン側セレクトゲートトランジスタはオフ状態を維持する。
【００６７】
次に、時間ｔ2において、選択メモリセルのコントロールゲート線に書き込み用高電圧Ｖpgmが供給される。本発明では前述のチャンネル電子排出動作によりすでにチャンネル下の電子が全て排出されているため、選択された書き込みメモリセルのチャンネルポテンシャルは書き込み用高電圧Ｖpgmに近い値まで上昇する。このため、選択された“１”データ書き込みメモリセルの消去しきい値は、従来のＮＡＮＤ型不揮発性半導体記憶装置に比べて変化し難い。
【００６８】
次に、書き込みデータが“０”の場合について説明する。データ書き込み情報“０”を記憶するデータラッチ回路に接続されたビット線の電位は、０Ｖに設定され、ドレイン側セレクトゲート線の電圧ＳＧＤが時間ｔ2で２．５Ｖに上昇すればドレイン側セレクトゲートトランジスタはオン状態となる。
【００６９】
このため、ビット線の電位０Ｖが非選択メモリセルのチャンネルを介して選択メモリセルのチャンネル部まで伝達され、選択メモリセルのトンネル酸化膜にはトンネル現象を生じるに十分な電界が印加される。
【００７０】
前述のチャンネル電子排出動作は、メモリセルのコントロールゲートに０Ｖを供給し、Ｐウエル領域２３に５Ｖを供給することにより、メモリセルのチャンネル中における不要な電子を排出する例について説明したが、メモリセルのコントロールゲートにマイナス５Ｖを供給し、セルＰウエルを０Ｖに接地する方法を用いても同一の効果が得られる。この場合ロウデコーダ内に負の電圧を発生する回路が必要になる。
【００７１】
次に、図５を用いて本発明の第３の実施の形態について説明する。第３の実施の形態では、図５に示す処理フローを参照して、第１の実施の形態で説明したＮＡＮＤ型不揮発性半導体記憶装置のオート書き込み動作について説明する。
【００７２】
ＮＡＮＤ型不揮発性半導体記憶装置において読み出し動作を行うためには、
“０”データが書き込まれたメモリセルのしきい値が、読み出し電圧Ｖreadより低くなるように制御する必要がある。しかし、メモリセルの書き込み特性は各メモリセルごとに異なり、ロウデコーダにより選択されたページ内の全てのメモリセルに対して同一条件で書き込みを実行すると、もっとも書き込みの速いメモリセルのしきい値がＶread以上になるという問題がある。
【００７３】
このため、従来は書き込み電圧Ｖpgmを低い値から徐々に変化させ、書き込み後にベリファイ読み出し動作を行いながら“０” データ書き込みメモリセルのしきい値の上限がある値以下になるように設定するオート書き込み動作が採用されている。
【００７４】
このオート書き込み動作では、毎回の書き込み動作後にベリファイ読み出し動作が行われるため、選択されたＮＡＮＤ束におけるしきい値が負のメモリセルのチャンネル部には、読み出し時にメモリセルのソース線から供給された電子が残留している。
【００７５】
図５に示す第３の実施の形態におけるオート書き込み動作の処理フローでは、ステップＳ１でデータラッチに書き込みデータをロードし、Ｓ２で書き込み動作を開始し、Ｓ３でチャンネル電子排出動作を行い、Ｓ４でフローティングゲートへのトンネル書き込み動作を行い、Ｓ５でベリファイ読み出し動作を実施し、その結果メモリセルのしきい値電圧が所定の値に達していればＳ６で書き込み動作を終了し、所定の値に達していなければＳ３に戻って再度ベリファイ読み出しまでの処理フローを繰り返す。
【００７６】
図５に示すように、ベリファイ読み出し動作Ｓ５の後、毎回書き込み動作の直前にチャンネル電子排出動作Ｓ３を実行することにより、本発明のオート書き込み動作では、選択されたＮＡＮＤ束内のメモリセルのチャンネル部に電子が残留しないように制御している。
【００７７】
次に、再度図１乃至図４を参照して、本発明の第４の実施の形態について説明する。第４の実施の形態では、第１、第２の実施の形態で説明したＮＡＮＤ型不揮発性半導体記憶装置の書き換え動作について説明する。
【００７８】
本発明の不揮発性半導体記憶装置の書き換え単位はページ単位である。つまり１つのコントロールゲートに接続された１ページ内の全てのメモリセルは同時に消去され、その後このページ内の全てのメモリセルに同時にデータが書き込まれることにより、ページ単位での書き換え動作を行うことが可能である。
【００７９】
先に述べたように、従来のＮＡＮＤ型フラッシュメモリにおいて、このページ単位の書き換えをブロック内の特定ページアドレスについてのみ連続して実行すれば、同一ブロック内の他の７ページのメモリセルの消去しきい値が上昇し、
“０”データに変化してしまうという問題があった。
【００８０】
このため、従来のＮＡＮＤ型フラッシュメモリの書き換え単位はブロックに限定され、消去単位のブロックと書き込み単位のページが異なるためＤＲＡＭやＳＲＡＭからなるバッファメモリを内部に備える必要があった。しかし、前記第２の実施の形態で説明したチャンネル電子排出動作を伴う書き込み動作を応用した不揮発性半導体記憶装置では、ページ単位での書き換え動作が可能となり、
ＤＲＡＭやＳＲＡＭからなるバッファメモリが不要となるため、制御チップを縮小することが可能になる。
【００８１】
次に、本発明におけるページ単位の書き換え動作を詳細に説明する。まず選択されたブロックの選択されたページアドレスに対応するコントロールゲート線（選択ワード線）にロウデコーダ回路から０Ｖを供給し、他の７本のコントロールゲート線（非選択ワード線）に２０Ｖ程度の消去用高電圧を供給する。この状態でＰウエル領域２３とＮウエル領域２４にもこの消去用高電圧を供給する。
【００８２】
この消去動作により、選択されたページアドレスの全てのメモリセルが負のしきい値を有する消去状態に変化し、残りのＮＡＮＤ束内の非選択メモリセルのしきい値は前の状態が維持される。非選択ワード線に２０Ｖ程度の消去用高電圧を供給する手段として、図３に示すように、消去電圧をロウデコーダ２９を介して非選択ワード線のみに供給する方法のほかに、非選択ブロックのコントロールゲート線を全てフローティング状態にして、非選択ブロックのコントロールゲート線をセルチャンネル部とコントロール線間のカップリングにより、ほぼ消去用高電圧まで上昇する方法がある。
【００８３】
このように全てのメモリセルの内、消去動作が行われるのは選択されたページアドレスに対応したメモリセルのみとなる。消去動作が行われたメモリセルの負のしきい値電圧が深くなりすぎれば、チャンネル中の不要な電子を排出するために必要なチャンネル電子排出動作時におけるＰウエル領域２３とＮウエル領域２４に供給する電圧も高く設定しなければならない。このため、チャンネル電子排出動作にかかる時間が長くなるという問題がある。
【００８４】
例えば、読み出し時において、非選択コントロールゲート線に印加する５Ｖ程度のＶread電圧をチャンネル電子排出動作にも共通に使用する場合、消去後のメモリセルのしきい値はマイナス５Ｖとマイナス１Ｖの間に入るように制御しなければならない。このため、消去の速いメモリセルのしきい値がマイナス５Ｖ以下とならないよう、前記消去動作後に１０Ｖ程度の低い書き込み電圧を選択コントロールゲート線に印加して、選択ページアドレスの全てのメモリセルに弱い書き込みを行う。
【００８５】
この弱い書き込み動作の結果、深い消去しきい値のメモリセルはマイナス５Ｖより高く、かつ、マイナス１Ｖ以上には消去メモリセルのしきい値が存在しない状態を作り出すことができる。このようにして、消去メモリセルのしきい値は所定の値に制御することができる。引き続きページ消去されたメモリセルに図５に示す処理フローで書き込みが行われる。
【００８６】
書き込み時の非選択コントロールゲート線の電位は、読み出し時の非選択コントロールゲート線の電位Ｖreadと同じに設定しているため、特定ページで前記ページ単位の書き換え動作を繰り返し行っても、書き込みストレスは読み出し時のストレスと同程度でしかないので非選択メモリセルへの誤書き込みを生じる恐れはない。
【００８７】
読み出し時の非選択メモリセルのストレス時間に対して書き込み時のストレス時間は８倍程度長い。また、１×１０6回の書き換え保証回数中に１つのＮＡＮＤ束内の全てのページが均等に書き換えられると仮定すれば、あるページの受ける書き換えによるストレス回数は７×１０6回となる。
【００８８】
このため、書き込みによるストレス時間の合計は、読み出し回数換算で５．６×１０7回となる。ＮＡＮＤ型不揮発性半導体記憶装置の読み出し回数の実力が１×１０8回程度であるため、前述のページ単位の書き換えを実行しても１×１０6回の書き換えを保証することができる。
【００８９】
このように、第４の実施の形態によればページ単位の書き換え動作が可能になるため、現在のＮＡＮＤ型不揮発性半導体記憶装置の８Ｍバイトの消去単位を、５１２バイトのページ単位での消去にまで縮小することができる。このため、従来のＮＡＮＤ型不揮発性半導体記憶装置におけるブロック管理コントローラの制御動作を簡素化し、バッファメモリの少ない小さなコントローラを備えたチップサイズの小さいＮＡＮＤ型不揮発性半導体記憶装置を実現することができる。
【００９０】
なお本発明は上記の実施の形態に限定されることはない。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００９１】
【発明の効果】
上述したように本発明のＮＡＮＤ型不揮発性半導体記憶装置によれば、選択されたブロックのメモリセルの制御ゲート電圧を０Ｖに設定し、ＮＡＮＤ型メモリセルが形成されるＰウエル領域に消去電圧よりも低い所定の電圧を印加するチャネル電子排出動作を実行した後、通常のトンネル電流による書き込みを行うことにより、メモリセルへの記憶データの誤書き込みを生じる恐れがないＮＡＮＤ型不揮発性半導体記憶装置とその書き込み方法、オート書き込み方法、及びページ単位での記憶データの書き換えができるＮＡＮＤ型不揮発性半導体記憶装置とその書き換え方法を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセル部の断面図。
【図２】本発明の不揮発性半導体記憶装置のメモリセル部と周辺回路の配置を示す図。
【図３】本発明の不揮発性半導体記憶装置の周辺回路における制御系のブロック構成を示す図。
【図４】本発明の不揮発性半導体記憶装置のメモリセルへの書き込み方式を示すタイミング波形図。
【図５】本発明の半導体記憶装置の書き込み動作における処理フローを示す図
【符号の説明】
１〜８…メモリセルのコントロールゲート
９〜１６…メモリセルのフローティングゲート
１７、１８…セレクトゲートトランジスタのコントロールゲート
１９…ソース線
２０…ソース側、ドレイン側コンタクト
２１…ビット線
２２…ソース、ドレインＮ+拡散層
２３…Ｐウエル領域
２４…Ｎウエル領域
２５…Ｐ型基板
２６…ソース線バイアス回路
２７…Ｐウエルバイアス回路
２８…Ｎウエルバイアス回路
２９…ロウデコーダ
３０…メモリセルアレイ
３１…Ｉ／Ｆ回路
３２…コマンドデコーダ
３３…チャンネル電子排出動作制御回路
３４…読み出し制御回路
３５…消去制御回路
３６…書き込み制御回路
３７…昇圧回路（Ｖpgm）
３８…昇圧回路（消去電位）
３９…昇圧回路（Ｖread）
1-1〜1-8、2-1〜2-8、7-1〜7-8、8-1〜8-8…メモリセルのゲートコントロール線
1-17〜1-18、2-17〜2-18、7-17〜7-18、8-17〜8-18…セレクトゲートトランジスタのコントロールゲート線
21-1〜21-n…ビット線
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置とその書き込み方法に係り、特にＮＡＮＤ構造を有するメモリセルアレイにおいて、メモリセルへの記憶データの誤書き込みを生じる恐れがないＮＡＮＤ型不揮発性半導体記憶装置とその書き込み方法に関するものである。また、ページ単位での記憶データの書き換えができるＮＡＮＤ型不揮発性半導体記憶装置とその書き換え方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置にはメモリセルにフローティングゲートを備え、複数の前記メモリセルが隣り合うソース・ドレイン領域を共通にして直列に接続されたＮＡＮＤ束をアレイ状に配列したＮＡＮＤ型不揮発性半導体記憶装置と呼ばれるものがある。
【０００３】
このＮＡＮＤ型不揮発性半導体記憶装置において、メモリセルはフローティングゲートとコントロールゲートの積層構造からなるスタックドゲート型の構造を有し、半導体基板表面とフローティングゲートとの間のトンネル酸化膜を介してフローティングゲートに電子を注入又は放出することによりメモリセルのしきい値を変化させ、記憶データの書き込み、読み出し、及び消去動作を行う。
【０００４】
従来のＮＡＮＤ型不揮発性半導体記憶装置において、書き込みや読み出し動作は１つのコントロールゲート線（ワード線）に接続された全てのメモリセルに対して同時に行われる。この書き込み／読み出し単位を、以下ページと呼ぶことにする。また消去動作は一つのロウデコーダにより選択される全てのＮＡＮＤ束に対して行われる。この消去単位を以下ブロックと呼ぶ。
【０００５】
従来のＮＡＮＤ型フラッシュメモリには、セルフブート書き込み方法（例えばK.D.Suh et al.,IEEE Journal of Solid-State Circuits,vol.30,No.11(1995)参照）が一般に採用されている。
【０００６】
この書き込み方法では、ＮＡＮＤ束を選択するドレイン側のセレクトゲートトランジスタのゲートにＶcc、ＮＡＮＤ束内の非選択メモリセルのコントロールゲートに１０Ｖ程度の中間電位を与え、ＮＡＮＤ束のソース側のセレクトゲートトランジスタのゲートに０Ｖを与えてオフ状態とし、選択されたメモリセルのコントロールゲートに２０Ｖ程度の書き込み用高電圧Ｖpgmを与える。
【０００７】
“０”データを書き込む場合には、ドレイン側のセレクトゲートトランジスタと非選択メモリセルのチャンネル部を介して、ビット線の０Ｖが選択されたメモリセルのチャンネル部まで伝達され、トンネル酸化膜に加わる高電界によりトンネル電流がトンネル酸化膜に流れ、電子がフローティングゲートに注入される。このためメモリセルのしきい値が正の側に変化する。
【０００８】
また“１”データ書き込みむ場合には、ビット線からセルのチャンネル部を初期充電してドレイン側のセレクトゲートトランジスタをオフ状態にし、その後チャンネル部の電位を非選択メモリセルのコントロールゲートとチャンネル部とのカップリングにより上昇させることでトンネル電流を阻止し、メモリセルの負のしきい値を維持させる。
【０００９】
“１”データ書き込み時に消去状態のメモリセルのしきい値を正の方向に変化させないためには、“１”データ書き込み時において、選択メモリセルと同一のＮＡＮＤ束に直列に接続された複数個の非選択メモリセルのコントロールゲートに、できるだけ高い電圧を印加することが望ましい。しかし、非選択メモリセルに高い電圧を印加するほど、逆に“０”データ書き込みのビット線に接続された非選択メモリセルに対しては誤書き込みし易くなるという問題がある。
【００１０】
このため、従来は“１”データ書き込み時の選択メモリセルの誤書き込み耐性と、“０”データ書き込み時の非選択メモリセルの誤書き込み耐性が同程度となるように、非選択メモリセルに印加する中間電位を設定している。しかし、従来のＮＡＮＤ型不揮発性半導体記憶装置では、この制限によりページ単位での書き換えを行うと容易に誤書き込みを生じるという問題があった。次にその理由を説明する。
【００１１】
通常消去後や読み出し後には、Ｐウエル領域表面における負のしきい値をもつメモリセルのチャンネル部に多数の電子が存在する。このため、書き込み動作時において書き込み電圧Ｖpgmが印加される選択メモリセルのチャンネル電位は、電子の再分布により中間電位が印加されるメモリセルのチャンネル電位とほぼ等しくなる。
【００１２】
書き込み時にロウデコーダ回路により選択されるＮＡＮＤ束内のメモリセルは１個であるのに対して、例えばＮＡＮＤ束が８個のメモリセルからなる場合、同じＮＡＮＤ束内の非選択メモリセルの数は７個と多数を占めるため、選択されたメモリセルのチャンネル電位は、実効的に非選択メモリセルに印加される中間電位で決定される。
【００１３】
このため、従来のＮＡＮＤ型不揮発性半導体記憶装置では、書き込み時の非選択メモリセルのゲート電極に印加される中間電位を１０Ｖより下げれば“１”データ書き込みのメモリセルへの誤書き込みを生じることになる。
【００１４】
また、従来のＮＡＮＤ型不揮発性半導体記憶装置において、消去動作がメモリセルアレイのブロックごとに行われ、ページ単位での記憶データの書き換えができないという問題があった。このページ単位の書き換えをブロック内の特定ページアドレスについてのみ連続して実行すれば、同じブロック内の他の７ページのメモリセルの消去しきい値が上昇し“０”データに変化するからである。
【００１５】
このため、従来のＮＡＮＤ型不揮発性半導体記憶装置の書き換え単位はブロックに限定されていた。このように、消去単位のブロックと書き込み単位のページが異なるため、従来のＮＡＮＤ型不揮発性半導体記憶装置の制御系にはＮＡＮＤ束を構成するページ分のＤＲＡＭやＳＲＡＭからなるバッファメモリを内部に備える必要があった。
【００１６】
【発明が解決しようとする課題】
上記したように従来のＮＡＮＤ型不揮発性半導体記憶装置は、“１”データ書き込みに際し、ＮＡＮＤ束内の非選択メモリセルのコントロールゲートにできるだけ高い電圧を印加することが望ましいが、非選択メモリセルに高い電圧を印加するほど“０”データ書き込みのビット線に接続された非選択メモリセルへの誤書き込みを生じ易くなるという問題があった。
【００１７】
また、“１”データ書き込み時の選択メモリセルの誤書き込み耐性と、“０”データ書き込み時の非選択メモリセルの誤書き込み耐性が同程度となるように非選択メモリセルに印加する中間電位を設定しているので、ページ単位での書き換えを行うと容易に誤書き込みを生じるという問題があった。
【００１８】
本発明は上記の問題点を解決すべくなされたもので、従来のＮＡＮＤ型不揮発性半導体記憶装置における誤書き込みの発生を回避する手段を提供することを第１の目的とする。また、“１”データ書き込み時の誤書き込みストレスを減少させることにより、記憶データの書き換えを複数ページからなるブロック単位から１ページからなるセクター単位に縮小することが可能なＮＡＮＤ型不揮発性半導体記憶装置を提供することを第２の目的とする。
【００１９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置及びその書き込み方法は、選択されたブロックのメモリセルの制御ゲート電圧を０Ｖに設定し、ＮＡＮＤ型メモリセルが形成されるＰウエルに、消去電圧よりも低い所定の電圧を印加するチャネル電子放出動作を実行した後、通常のトンネル電流による書き込みを行う手段を具備することを主な特徴とする。
【００２０】
具体的には本発明の不揮発性半導体記憶装置の書き込み方法は、第１導電型の第１の半導体領域内に第２導電型の第２の半導体領域を形成し、この第２の半導体領域の表面上に、電気的に書き換え可能な複数の不揮発性メモリセルを直列に接続したＮＡＮＤ束からなるマトリックス状の配列を備える不揮発性半導体記憶装置において、前記ＮＡＮＤ束の全てのメモリセルの制御ゲートに第１の電圧を設定し、少なくとも前記第２の半導体領域に前記第１の電圧よりも高い第２の電圧を印加することにより、前記メモリセルのチャンネル内の電子を排出する第１のステップと、引き続き前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第２の電圧よりも高い第３の電圧を印加することにより、前記メモリセルに記憶データを書き込む第２のステップとを備えることを特徴とする。
【００２１】
好ましくは前記不揮発性半導体記憶装置の書き込み方法において、前記第１の半導体領域はＰ型基板上に形成されたＮウエル領域であり、前記第２の半導体領域は前記Ｎウエル領域内に形成されたＰウエル領域であることを特徴とする。
【００２２】
また好ましくは前記不揮発性半導体記憶装置の書き込み方法において、前記第１の電圧は接地電圧であり、前記第２の電圧は読み出し動作時に前記ＮＡＮＤ束内の非選択メモリセルに印加する電圧にほぼ等しいことを特徴とする。
【００２３】
また好ましくは前記不揮発性半導体記憶装置の書き込み方法において、前記第１の電圧は負の電圧であり、前記第２の電圧は接地電圧であることを特徴とする。
【００２４】
本発明の不揮発性半導体記憶装置の記憶データの書き換え方法は、ページ単位での書き換え動作の対象とする１ページの選択メモリセルが含まれたメモリセルブロックを選択する第１のステップと、このメモリセルブロックにおける前記１ページの選択メモリセルのページアドレスに対応する制御ゲート線に所定の電圧を印加し、前記メモリセルブロックにおける全ての非選択メモリセルの制御ゲート線に前記所定の電圧よりも高い消去用の高電圧を印加し、かつ前記第１、第２の半導体領域に前記消去用の高電圧を印加することにより前記１ページの選択メモリセルのしきい値を消去状態に設定すると共に、前記メモリセルブロックにおける全ての非選択メモリセルのしきい値を維持する第２のステップと、前記メモリセルブロックの全てのメモリセルの制御ゲート電圧を第１の電圧に設定し、少なくとも前記第２の半導体領域に前記第１の電圧より高い第２の電圧を印加することにより前記メモリセルブロックの全てのメモリセルのチャンネル内の電子を排出する第３のステップと、前記消去状態にされた前記１ページの選択メモリセルに所定の記憶データを書き込む第４のステップとを含むことを特徴とする。
【００２５】
本発明の不揮発性半導体記憶装置は、第１導電型の第１の半導体領域内に形成された第２導電型の第２の半導体領域と、この第２の半導体領域の表面上に形成された電気的に書き換え可能な複数の不揮発性メモリセルを直列に接続したＮＡＮＤ束からなるマトリックス状の配列とを備え、消去動作において前記第１、第２の半導体領域にデータ消去用の高電圧を供給し、書き込み動作の第１の期間内において少なくとも前記第２の半導体領域に前記消去用の高電圧より低い第１の電圧を供給し、書き込み動作の第２の期間内において少なくとも前記第２の半導体領域に所定の第２の電圧を供給するバイアス手段と、前記書き込み動作の第１の期間内において前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第１の電圧より低い第３の電圧を供給し、前記書き込み動作の第２の期間内において前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第２の電圧より高い書き込み用高電圧を供給するデコード手段とを具備することを特徴とする。
【００２６】
好ましくは前記不揮発性半導体記憶装置は、前記ＮＡＮＤ束のマトリックス状の配列からなる電流通路の一端にそれぞれ接続されたビット線と、外部から入力された書き込みデータを一時的に記憶し、前記ビット線を介して選択されたメモリセルのデータを読み出すデータラッチ回路とを備え、前記書き込み動作の第１の期間内において前記ビット線と前記データラッチ回路とを電気的に切り離す手段を具備することを特徴とする。
【００２７】
また好ましくは、前記不揮発性半導体記憶装置は、前記書き込み動作終了後にベリファイ読み出しを行う手段をさらに備え、前記ベリファイ読み出しを行う手段は、メモリセルのしきい値が所定の値に変化している場合には追加書き込み動作を禁止する手段と、メモリセルのしきい値が所定の値に変化していない場合には追加書き込み動作の第１の期間内に前記第１の電圧を少なくとも前記第２の半導体領域に供給する手段と、追加書き込み動作の第２の期間内に前記書き込み用高電圧より所定の電圧だけ高い第２の書き込み用高電圧を前記選択されたメモリセルの制御ゲートに供給する書き込み制御手段とからなることを特徴とする。
【００２８】
本発明の不揮発性半導体記憶装置は、ＮＡＮＤ束のマトリックス状の配列からなる電流通路の一端にそれぞれ接続された第１のセレクトゲートトランジスタと、この第１のセレクトゲートトランジスタを介して前記電流通路の一端にそれぞれ接続されたビット線と、外部から入力された書き込みデータを一時的に記憶し、書き込みデータに基づき所定の電圧を前記ビット線にそれぞれ供給するデータラッチ回路と、前記ＮＡＮＤ束のマトリックス状の配列からなる電流通路の他端にそれぞれ接続された第２のセレクトゲートトランジスタと、消去動作において、前記第１、第２の半導体領域に消去用高電圧を供給し、書き込み動作の第１の期間内において、少なくとも前記第２の半導体領域に前記消去用高電圧より低い第１の電圧を供給し、書き込み動作の第２の期間内において、少なくとも前記第２の半導体領域に所定の第２の電圧を供給するバイアス手段と、前記書き込み動作の第１の期間内において、前記ＮＡＮＤ束内の全てのメモリセルの制御ゲートに前記第１の電圧より低い第３の電圧を供給し、前記書き込み動作の第２の期間内において、前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第２の電圧より高い書き込み用高電圧を供給すると共に、前記ＮＡＮＤ束内の非選択メモリセルの制御ゲートに所定の前記書き込み用高電圧より低い第４の電圧を供給するデコード手段とを備え、前記デコード手段は、前記書き込み動作の第２の期間内において、ＮＡＮＤ束内の非選択のメモリセルの制御ゲートに前記第４の電圧を供給した後に、前記第１のセレクトゲートトランジスタのゲート電極に、前記ビット線電位が低レベルの場合に前記第１のセレクトゲートトランジスタが導通状態となるような所定の電圧を供給することを特徴とする。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。はじめに、図１、図２及び図３を用いて、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の構成例について説明する。
【００３０】
図１は第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置のメモリセル部の断面構造である。このメモリセルはコントロールゲート１乃至８とフローティングゲート９乃至１６とを積層したスタックドゲート型のゲート構造を備え、８個のメモリセルが直列に接続されて１つのＮＡＮＤ束を構成している。
【００３１】
コントロールゲート１乃至８とフローティングゲート９乃至１６との間には厚さ１５ｎｍ程度の酸化膜が形成され、フローティングゲート９乃至１６とＰ−ウエル領域２３との間には、厚さ８ｎｍのトンネル酸化膜が形成される。これらの８個のメモリセルの電流通路は、セレクトゲートトランジスタ１７、１８を介してソース線１９とビット線２１に接続され、Ｐウエル領域２３内のメモリセルとセレクトゲートトランジスタのチャンネルとの間には、Ｎ+型拡散層２２からなるソース・ドレイン領域がイオン注入法により形成される。
【００３２】
セレクトゲートトランジスタ１７のドレイン側Ｎ+型拡散層２２は、タングステンが埋め込まれたコンタクトホール２０を介して２層目メタルからなるビット線２１に接続される。このビット線２１は、メモリセル領域に隣接して設けられたデータラッチ回路に電気的に接続される。
【００３３】
また、８個のメモリセルの電流通路は、セレクトゲートトランジスタ１８のソース側Ｎ+型拡散層２２と、タングステンが埋め込まれたコンタクトホール２０とを介して１層目メタルからなるソース線１９に電気的に接続される。Ｐウエル領域２３はＮウエル領域２４内に形成され、周辺回路のＰウエル領域（図示せず）から切り離されている。また、Ｎウエル領域２４は周辺回路のＰウエル領域やＮウエル領域と同様にＰ型基板２５内に形成される。
【００３４】
図２は、２個のセレクトゲートトランジスタ１７、１８の間に直列に接続された８個のメモリセルからなるＮＡＮＤ束が、Ｐウエル内にマトリックス状に配置されたメモリセルアレイの回路構成を示す平面図である。図２において、図１に対応する部分には同様の参照番号を付している。
【００３５】
図２に示すように、メモリセルアレイのカラム方向に沿ってｎ本（ｎは自然数）のビット線２１−１乃至２１−ｎが配置され、各ビット線に沿ってそれぞれ８個のＮＡＮＤ束が配置され、ドレイン側セレクトトランジスタのドレイン電極は各ビット線２１−１乃至２１−ｎに接続される。選択されたＮＡＮＤ束のセレクトゲート線とコントロールゲート線８本には、それぞれのＮＡＮＤ束に対応して設けられたロウデコーダ回路から所定の電圧が供給される。
【００３６】
さらに具体的に示せば、ロウデコーダ１からはドレイン側セレクトゲート線１−１７、ソース側セレクトゲート線１−１８、メモリセルのコントロールゲート線１−１乃至１−８の計１０本のゲート線がメモリセル領域に出力され、対応するセレクトゲートトランジスタとメモリセルのゲートにそれぞれ接続される。
【００３７】
同様にして、ロウデコーダ２からは、ドレイン側セレクトゲート線２−１７、ソース側セレクトゲート線２−１８、メモリセルのコントロールゲート線２−１乃至２−８の計１０本のゲート線がメモリセル領域に出力され、対応するトランジスタのゲートに接続される。ロウデコーダ３乃至８（図示せず）も同様に構成される。
【００３８】
簡単のため、図２には１０本のゲート線を接続したロウデコーダ回路８個とｎ本のビット線を有する場合が示されているが、第１の実施の形態では２５６ＭｂのＮＡＮＤ型不揮発性半導体記憶装置を実施の対象としているので、例えば、カラム方向に沿ったビット線の数は４０９６本である。
【００３９】
ｎ本のビット線にはｎ個のデータラッチ回路ＤＬ１乃至ＤＬｎが接続される。これらのデータラッチ回路ＤＬ１乃至ＤＬｎは、書き込み時にはインターフェイス回路を介して入力される外部からの書き込みデータを記憶すると共に、読み出し時にはメモリセルの記憶データによって変化するビット線の電位をセンスして読み出しデータを記憶する。記憶された読み出しデータは、前述のインターフェイス回路を介して外部にシリアルに読み出すことができる。
【００４０】
メモリセルのソース線１９は、メモリセル領域内で共通に接続され、メモリセル領域の外側に配置されたソース線バイアス回路２６に接続される。メモリセルが形成されるＰウエル領域２３はＮウエル領域２４により囲まれており、Ｐウエル領域２３には、Ｐウエルバイアス回路２７から電位が与えられ、Ｎウエル領域２４にはＮウェルバイアス回路２８から電位が与えられる。これらのＰウエルバイアス回路２７とＮウエルバイアス回路２８は、メモリセル領域外の周辺回路に配置される。
【００４１】
図３にＰウエルバイアス回路２７とＮウエルバイアス回路２８の制御系のブロック構成を示す。図３において、図２に対応する部分には同一の参照番号を付している。なお、ロウデコーダ２９とメモリセルアレイ３０は、この制御系の説明に必要な範囲内で図２の回路を簡略化して示しいる。
【００４２】
外部からのコマンド信号はＩ／Ｆ回路３１に入力され、コマンドデコーダ３２で所要のデータにデコードされる。デコードされたコマンド信号は、それぞれチャンネル電子排出動作制御回路３３と、読み出し制御回路３４と、消去制御回路３５と、書き込み制御回路３６に、それぞれ所定のタイミングで入力される。
【００４３】
チャンネル電子排出動作制御回路３３及び読み出し制御回路３４の出力信号はバイアス電圧Ｖreadの昇圧回路３９の出力を制御し、消去制御回路３５の出力信号は消去電位の昇圧回路３８の出力を制御し、書き込み制御回路３６の出力信号は、書き込み電圧Ｖpgmの昇圧回路３７と前記Ｖreadの昇圧回路３９の出力を制御する。
【００４４】
これらの制御回路の出力信号は、ロウデコーダ２９、ソース線バイアス回路２６、Ｐウエルバイアス回路２７、Ｎウエルバイアス回路２８にも供給され、後述する動作を可能にしている
書き込み電圧Ｖpgmの昇圧回路３７の出力はロウデコーダ２９を介してメモリセルアレイ３０の選択されたワード線に印加され、消去電位の昇圧回路３８の出力はＰウエルバイアス回路２７とＮウエルバイアス回路２８を介して、Ｐウエル領域２３とＮウエル領域２４に印加される。
【００４５】
また、昇圧回路３８の出力は、ロウデコーダ２９を介して選択されたブロック内の非選択ワード線に印加される。また、Ｖreadの昇圧回路３９の出力は、通常の読み出し動作と同様に読み出し時にロウデコーダ２９を介して非選択メモリセルのコントロールゲート線に印加され、ＮＡＮＤ束につながる非選択メモリセルをオン状態にするのに用いられる。
【００４６】
また、本発明では後に説明するように、従来のセルフブート“１”書き込みにおける誤書き込み防止に用いる中間電圧と前記読み出しに用いるＶreadとを共用することができるため、図３に示すＰウエルバイアス回路２７とＮウエルバイアス回路２８の制御系のブロック構成では、Ｖreadの昇圧回路３９の出力をＰウエルバイアス回路２７とＮウエルバイアス回路２８にも供給している。このとき設計条件により、Ｐウエル領域２３のみにＶreadの昇圧回路３９の出力を印加することも可能である。
【００４７】
次に、本発明の第２の実施の形態について説明する。第２の実施の形態では、図４のタイミング波形図を参照して、第１の実施の形態で説明したＮＡＮＤ型不揮発性半導体記憶装置の書き込み動作について述べる。書き込み動作の開始時には書き込みデータを１バイトづつ外部から入力し、データラッチ回路ＤＬ１乃至ＤＬｎに記憶させる。
【００４８】
次に、書き込み動作に先立ち本発明の主な特徴をなすチャンネル電子排出動作を実施する。チャンネル電子排出動作はメモリセルのチャンネルの電子をＰウエル側に排出するための動作であり、このチャンネル電子排出動作に引き続き書き込み動作を行えば、ＮＡＮＤ型不揮発性半導体記憶装置の誤書き込み特性を大幅に改善することができる。
【００４９】
先に述べたように、通常ＮＡＮＤ型不揮発性半導体記憶装置の消去動作や読み出し動作の後には、Ｐウエル領域の表面に形成された負のしきい値をもつメモリセルのチャンネル部に多数の電子が存在する。このため、電子の再分布により、書き込み動作時において書き込み電圧Ｖpgmが印加される選択されたメモリセルのチャンネル電位は、中間電位が印加されるメモリセルのチャンネル電位とほぼ等しくなる。
【００５０】
図４のタイミング波形図において、縦の破線の左側に示されるように、本発明では書き込み動作に先立ってチャンネル電子排出動作を実施することにより、書き込み動作の開始前にメモリセルのチャンネル部に存在する電子をＰウエル側に吐き出すことが可能となり、引き続き行う書き込み時において、メモリセルのチャンネル部には電子が存在しない状況を作り出すことができる。
【００５１】
この結果、選択されたメモリセルのチャンネル電位と非選択メモリセルのチャンネル電位は異なる値をとることが可能になり、高い書き込み電圧が印加される選択メモリセルのチャンネル電位は、中間電位が印加される非選択メモリセルのチャンネル電位より高くなる。このとき、メモリセルのチャンネル部には電子が存在しないので、従来のチャンネルブート効果における中間電位の役割はほぼ消滅することになる。
【００５２】
従って、チャンネル電子排出動作を伴う本発明の書き込み方法では、書き込み時における非選択メモリセルのコントロールゲートに印加する中間電位を従来より低く設定しても、“１”書き込みの選択メモリセルに対する誤書き込みの耐性を大幅に向上させることができる。また、非選択メモリセルの中間電位が低く設定されているので、データ書き込みの際、非選択メモリセルのコントロールゲートに加わる中間電位のストレスによる非選択メモリセルへの誤書き込みの耐性も大幅に改善することができる。
【００５３】
第２の実施の形態では、非選択メモリセルのコントロールゲートに与えられる中間電位は４Ｖ程度に設定される。これは“０”データ書き込みの際、選択されたメモリセルよりビット線側に配置された書き込み状態のメモリセルをオン状態にする必要があることから、中間電圧の値として“０”データ書き込みセルのしきい値より高い電圧を印加するためである。
【００５４】
このように、第２の実施の形態では、例えば書き込み時の非選択メモリセルの中間電位を、非選択メモリセルのコントロールゲート線に印加する読み出し時における電圧Ｖreadと等しくすることができる。このため、中間電位の昇圧回路とＶreadの昇圧回路とを共用することが可能となり（図３の昇圧回路３９参照）、チップサイズが縮される利点がある。
【００５５】
次に、第２の実施の形態の書き込み動作と各信号の動作タイミングについて、図４を用いてさらに具体的に説明する。チャンネル電子排出動作時には、データラッチ回路とビット線間の高耐圧トランジスタをオフ状態にし、また、メモリ領域外のソース線バイアス回路２６とセルアレイ内のソース線１９とを電気的に切り離し、ビット線及びソース線をフローティング状態にしてチャンネル電子排出動作を実施する。
【００５６】
さらに、選択ブロックのロウデコーダ回路から出力される選択及び非選択メモリセルのコントロールゲート線（図４の選択及び非選択ワード線）の電圧は０Ｖに設定され、ドレイン側のセレクトゲート線ＳＧＤとソース側のセレクトゲート線ＳＧＳ、及びＰ型基板も０Ｖに設定される。
【００５７】
この状態でＰウエルバイアス回路２７とＮウエルバイアス回路２８から、Ｐウエル２３とＮウエル２４に５Ｖ程度のチャンネル電子排出電圧を印加する。図４ではＶread電圧を５Ｖとして説明している。
【００５８】
このチャンネル電子排出電圧は、記憶データが書き込まれたメモリセルのしきい値をチャンネル電子排出動作時間内に低下させるほど高くはなく、また消去されたメモリセルの負のしきい値の絶対値より大きな電圧に設定される。Ｐウエル領域２３に５Ｖを印加することでデプレッション化していた消去状態のメモリセルのチャンネル部に蓄えられた電子がＰウエル領域２３の側に吐き出される。
【００５９】
このとき、ビット線とソース線に接続されたＰウエル領域２３内のＮ+型拡散層は順方向接続となるため、ビット線とソース線の電位は前述のチャンネル電子排出電圧より若干低い電圧になる。チャンネル電子排出動作の最後にＰウエル領域２３とＮウエル領域２４に印加した５Ｖを０Ｖに戻し、引き続き通常の書き込み動作が行われる。
【００６０】
チャンネル中の電子の排出に要する時間は、通常のトンネル電流による書き込みや消去に要する時間に比べて短い。このため、チャンネル電子排出動作による書き込み時間の増加量は小さく実用上の問題にはならない。チャンネル電子排出動作と引き続き行う書き込み動作との間に数ｍｓｅｃ以上の間隔があると、熱的に発生した電子がメモリセルのチャンネル部に再度集まるため本発明の効果は得られない。このため、この間の時間は数１０μｓｅｃ程度に短くすることが望ましい。Ｎウエル領域２４にもＰウエル領域２３と同電位を印加するのは、両者の間のＰＮ接合が順方向にバイアスされのを防止するためである。
【００６１】
前述のように、Ｐ型基板２５内にＮウエル領域２４を形成し、さらにそのＮウエル領域内にＰウエル領域２３を形成する構造のほか、基板２５としてＮ型のウエハを使用し、Ｎウエルバイアス回路２８とＮウエル２４を電気的に切り離し、Ｎウエル領域をフローティングにしてもＮウエルからＰ型基板２５に電流は流れることはないため、同じ効果が得られる。
【００６２】
Ｎ型基板内にＰウエル領域２３を形成しても同様な効果が得られる。この場合は、チャンネル電子排出動作時にＰウエル領域２３と前記Ｎ型基板に同時に５Ｖを印加する。また、前記同様にＰウエル領域２３のみにチャンネル電子排出電圧を印加することも可能である。
【００６３】
次に、チャンネル電子排出動作に引き続き実行される書き込み動作について説明する。書き込み動作の時間ｔ1で選択ブロック内の８本のコントロールゲート信号を全てＶread電圧に昇圧する。このＶread電圧は、読み出し時に選択ＮＡＮＤ束内の非選択メモリセルに印加される電圧であり、“０”データが書き込まれた非選択メモリセルのしきい値より２Ｖ程度高い電圧が好ましい。
【００６４】
近年、不揮発性半導体記憶装置の電源電圧として、一般に３．３Ｖが用いられるため、メモリセルのしきい値の上限より２Ｖ程高い５Ｖの電圧Ｖreadは、不揮発性半導体記憶装置内の昇圧回路（図３の昇圧回路３９）により形成される。また時間ｔ1では、データラッチに記憶された書き込みデータに従い、ビット線ごとにビット線電位が０Ｖ、又は電源電圧Ｖddに設定される。
【００６５】
まず、書き込みデータが“１”の場合について説明する。時間ｔ1から時間ｔ2の間、ドレイン側のセレクトゲート線の電圧ＳＧＤは０Ｖであり、ドレイン側セレクトゲートトランジスタはオフ状態となっている。このため、ＮＡＮＤ束内のドレイン側のセレクトゲートトランジスタに隣接するメモリセルのチャンネル電位は、Ｖread電圧とメモリセルのカップリング比で決まる値まで上昇する。
【００６６】
例えばメモリセルのしきい値が２Ｖであると仮定する。このメモリセルの表面ポテンシャルはおよそ１．５Ｖ程度まで上昇する。この結果セレクトゲートトランジスタのしきい値電圧が１Ｖであるとすれば、ドレイン側セレクトゲートトランジスタはオフ状態を維持する。
【００６７】
次に、時間ｔ2において、選択メモリセルのコントロールゲート線に書き込み用高電圧Ｖpgmが供給される。本発明では前述のチャンネル電子排出動作によりすでにチャンネル下の電子が全て排出されているため、選択された書き込みメモリセルのチャンネルポテンシャルは書き込み用高電圧Ｖpgmに近い値まで上昇する。このため、選択された“１”データ書き込みメモリセルの消去しきい値は、従来のＮＡＮＤ型不揮発性半導体記憶装置に比べて変化し難い。
【００６８】
次に、書き込みデータが“０”の場合について説明する。データ書き込み情報“０”を記憶するデータラッチ回路に接続されたビット線の電位は、０Ｖに設定され、ドレイン側セレクトゲート線の電圧ＳＧＤが時間ｔ2で２．５Ｖに上昇すればドレイン側セレクトゲートトランジスタはオン状態となる。
【００６９】
このため、ビット線の電位０Ｖが非選択メモリセルのチャンネルを介して選択メモリセルのチャンネル部まで伝達され、選択メモリセルのトンネル酸化膜にはトンネル現象を生じるに十分な電界が印加される。
【００７０】
前述のチャンネル電子排出動作は、メモリセルのコントロールゲートに０Ｖを供給し、Ｐウエル領域２３に５Ｖを供給することにより、メモリセルのチャンネル中における不要な電子を排出する例について説明したが、メモリセルのコントロールゲートにマイナス５Ｖを供給し、セルＰウエルを０Ｖに接地する方法を用いても同一の効果が得られる。この場合ロウデコーダ内に負の電圧を発生する回路が必要になる。
【００７１】
次に、図５を用いて本発明の第３の実施の形態について説明する。第３の実施の形態では、図５に示す処理フローを参照して、第１の実施の形態で説明したＮＡＮＤ型不揮発性半導体記憶装置のオート書き込み動作について説明する。
【００７２】
ＮＡＮＤ型不揮発性半導体記憶装置において読み出し動作を行うためには、
“０”データが書き込まれたメモリセルのしきい値が、読み出し電圧Ｖreadより低くなるように制御する必要がある。しかし、メモリセルの書き込み特性は各メモリセルごとに異なり、ロウデコーダにより選択されたページ内の全てのメモリセルに対して同一条件で書き込みを実行すると、もっとも書き込みの速いメモリセルのしきい値がＶread以上になるという問題がある。
【００７３】
このため、従来は書き込み電圧Ｖpgmを低い値から徐々に変化させ、書き込み後にベリファイ読み出し動作を行いながら“０” データ書き込みメモリセルのしきい値の上限がある値以下になるように設定するオート書き込み動作が採用されている。
【００７４】
このオート書き込み動作では、毎回の書き込み動作後にベリファイ読み出し動作が行われるため、選択されたＮＡＮＤ束におけるしきい値が負のメモリセルのチャンネル部には、読み出し時にメモリセルのソース線から供給された電子が残留している。
【００７５】
図５に示す第３の実施の形態におけるオート書き込み動作の処理フローでは、ステップＳ１でデータラッチに書き込みデータをロードし、Ｓ２で書き込み動作を開始し、Ｓ３でチャンネル電子排出動作を行い、Ｓ４でフローティングゲートへのトンネル書き込み動作を行い、Ｓ５でベリファイ読み出し動作を実施し、その結果メモリセルのしきい値電圧が所定の値に達していればＳ６で書き込み動作を終了し、所定の値に達していなければＳ３に戻って再度ベリファイ読み出しまでの処理フローを繰り返す。
【００７６】
図５に示すように、ベリファイ読み出し動作Ｓ５の後、毎回書き込み動作の直前にチャンネル電子排出動作Ｓ３を実行することにより、本発明のオート書き込み動作では、選択されたＮＡＮＤ束内のメモリセルのチャンネル部に電子が残留しないように制御している。
【００７７】
次に、再度図１乃至図４を参照して、本発明の第４の実施の形態について説明する。第４の実施の形態では、第１、第２の実施の形態で説明したＮＡＮＤ型不揮発性半導体記憶装置の書き換え動作について説明する。
【００７８】
本発明の不揮発性半導体記憶装置の書き換え単位はページ単位である。つまり１つのコントロールゲートに接続された１ページ内の全てのメモリセルは同時に消去され、その後このページ内の全てのメモリセルに同時にデータが書き込まれることにより、ページ単位での書き換え動作を行うことが可能である。
【００７９】
先に述べたように、従来のＮＡＮＤ型フラッシュメモリにおいて、このページ単位の書き換えをブロック内の特定ページアドレスについてのみ連続して実行すれば、同一ブロック内の他の７ページのメモリセルの消去しきい値が上昇し、
“０”データに変化してしまうという問題があった。
【００８０】
このため、従来のＮＡＮＤ型フラッシュメモリの書き換え単位はブロックに限定され、消去単位のブロックと書き込み単位のページが異なるためＤＲＡＭやＳＲＡＭからなるバッファメモリを内部に備える必要があった。しかし、前記第２の実施の形態で説明したチャンネル電子排出動作を伴う書き込み動作を応用した不揮発性半導体記憶装置では、ページ単位での書き換え動作が可能となり、
ＤＲＡＭやＳＲＡＭからなるバッファメモリが不要となるため、制御チップを縮小することが可能になる。
【００８１】
次に、本発明におけるページ単位の書き換え動作を詳細に説明する。まず選択されたブロックの選択されたページアドレスに対応するコントロールゲート線（選択ワード線）にロウデコーダ回路から０Ｖを供給し、他の７本のコントロールゲート線（非選択ワード線）に２０Ｖ程度の消去用高電圧を供給する。この状態でＰウエル領域２３とＮウエル領域２４にもこの消去用高電圧を供給する。
【００８２】
この消去動作により、選択されたページアドレスの全てのメモリセルが負のしきい値を有する消去状態に変化し、残りのＮＡＮＤ束内の非選択メモリセルのしきい値は前の状態が維持される。非選択ワード線に２０Ｖ程度の消去用高電圧を供給する手段として、図３に示すように、消去電圧をロウデコーダ２９を介して非選択ワード線のみに供給する方法のほかに、非選択ブロックのコントロールゲート線を全てフローティング状態にして、非選択ブロックのコントロールゲート線をセルチャンネル部とコントロール線間のカップリングにより、ほぼ消去用高電圧まで上昇する方法がある。
【００８３】
このように全てのメモリセルの内、消去動作が行われるのは選択されたページアドレスに対応したメモリセルのみとなる。消去動作が行われたメモリセルの負のしきい値電圧が深くなりすぎれば、チャンネル中の不要な電子を排出するために必要なチャンネル電子排出動作時におけるＰウエル領域２３とＮウエル領域２４に供給する電圧も高く設定しなければならない。このため、チャンネル電子排出動作にかかる時間が長くなるという問題がある。
【００８４】
例えば、読み出し時において、非選択コントロールゲート線に印加する５Ｖ程度のＶread電圧をチャンネル電子排出動作にも共通に使用する場合、消去後のメモリセルのしきい値はマイナス５Ｖとマイナス１Ｖの間に入るように制御しなければならない。このため、消去の速いメモリセルのしきい値がマイナス５Ｖ以下とならないよう、前記消去動作後に１０Ｖ程度の低い書き込み電圧を選択コントロールゲート線に印加して、選択ページアドレスの全てのメモリセルに弱い書き込みを行う。
【００８５】
この弱い書き込み動作の結果、深い消去しきい値のメモリセルはマイナス５Ｖより高く、かつ、マイナス１Ｖ以上には消去メモリセルのしきい値が存在しない状態を作り出すことができる。このようにして、消去メモリセルのしきい値は所定の値に制御することができる。引き続きページ消去されたメモリセルに図５に示す処理フローで書き込みが行われる。
【００８６】
書き込み時の非選択コントロールゲート線の電位は、読み出し時の非選択コントロールゲート線の電位Ｖreadと同じに設定しているため、特定ページで前記ページ単位の書き換え動作を繰り返し行っても、書き込みストレスは読み出し時のストレスと同程度でしかないので非選択メモリセルへの誤書き込みを生じる恐れはない。
【００８７】
読み出し時の非選択メモリセルのストレス時間に対して書き込み時のストレス時間は８倍程度長い。また、１×１０6回の書き換え保証回数中に１つのＮＡＮＤ束内の全てのページが均等に書き換えられると仮定すれば、あるページの受ける書き換えによるストレス回数は７×１０6回となる。
【００８８】
このため、書き込みによるストレス時間の合計は、読み出し回数換算で５．６×１０7回となる。ＮＡＮＤ型不揮発性半導体記憶装置の読み出し回数の実力が１×１０8回程度であるため、前述のページ単位の書き換えを実行しても１×１０6回の書き換えを保証することができる。
【００８９】
このように、第４の実施の形態によればページ単位の書き換え動作が可能になるため、現在のＮＡＮＤ型不揮発性半導体記憶装置の８Ｍバイトの消去単位を、５１２バイトのページ単位での消去にまで縮小することができる。このため、従来のＮＡＮＤ型不揮発性半導体記憶装置におけるブロック管理コントローラの制御動作を簡素化し、バッファメモリの少ない小さなコントローラを備えたチップサイズの小さいＮＡＮＤ型不揮発性半導体記憶装置を実現することができる。
【００９０】
なお本発明は上記の実施の形態に限定されることはない。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００９１】
【発明の効果】
上述したように本発明のＮＡＮＤ型不揮発性半導体記憶装置によれば、選択されたブロックのメモリセルの制御ゲート電圧を０Ｖに設定し、ＮＡＮＤ型メモリセルが形成されるＰウエル領域に消去電圧よりも低い所定の電圧を印加するチャネル電子排出動作を実行した後、通常のトンネル電流による書き込みを行うことにより、メモリセルへの記憶データの誤書き込みを生じる恐れがないＮＡＮＤ型不揮発性半導体記憶装置とその書き込み方法、オート書き込み方法、及びページ単位での記憶データの書き換えができるＮＡＮＤ型不揮発性半導体記憶装置とその書き換え方法を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセル部の断面図。
【図２】本発明の不揮発性半導体記憶装置のメモリセル部と周辺回路の配置を示す図。
【図３】本発明の不揮発性半導体記憶装置の周辺回路における制御系のブロック構成を示す図。
【図４】本発明の不揮発性半導体記憶装置のメモリセルへの書き込み方式を示すタイミング波形図。
【図５】本発明の半導体記憶装置の書き込み動作における処理フローを示す図
【符号の説明】
１〜８…メモリセルのコントロールゲート
９〜１６…メモリセルのフローティングゲート
１７、１８…セレクトゲートトランジスタのコントロールゲート
１９…ソース線
２０…ソース側、ドレイン側コンタクト
２１…ビット線
２２…ソース、ドレインＮ+拡散層
２３…Ｐウエル領域
２４…Ｎウエル領域
２５…Ｐ型基板
２６…ソース線バイアス回路
２７…Ｐウエルバイアス回路
２８…Ｎウエルバイアス回路
２９…ロウデコーダ
３０…メモリセルアレイ
３１…Ｉ／Ｆ回路
３２…コマンドデコーダ
３３…チャンネル電子排出動作制御回路
３４…読み出し制御回路
３５…消去制御回路
３６…書き込み制御回路
３７…昇圧回路（Ｖpgm）
３８…昇圧回路（消去電位）
３９…昇圧回路（Ｖread）
1-1〜1-8、2-1〜2-8、7-1〜7-8、8-1〜8-8…メモリセルのゲートコントロール線
1-17〜1-18、2-17〜2-18、7-17〜7-18、8-17〜8-18…セレクトゲートトランジスタのコントロールゲート線
21-1〜21-n…ビット線
Claims (9)
- 第１導電型の第１の半導体領域内に第２導電型の第２の半導体領域を形成し、
この第２の半導体領域の表面上に、電気的に書き換え可能な複数の不揮発性メモリセルを直列に接続したＮＡＮＤ束からなるマトリックス状の配列を備える不揮発性半導体記憶装置の記憶データの書き込み方法において、
前記ＮＡＮＤ束の全てのメモリセルの制御ゲートに第１の電圧を設定し、
少なくとも前記第２の半導体領域に前記第１の電圧よりも高い第２の電圧を印加することにより、前記メモリセルのチャンネル内の電子を排出する第１のステップと、
引き続き前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第２の電圧よりも高い第３の電圧を印加することにより、前記メモリセルに記憶データを書き込む第２のステップと、
を備えることを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 前記第１の半導体領域はＰ型基板上に形成されたＮウエル領域であり、前記第２の半導体領域は前記Ｎウエル領域内に形成されたＰウエル領域であることを特徴とする請求項１記載の不揮発性半導体記憶装置の書き込み方法。
- 前記第１の電圧は接地電圧であり、前記第２の電圧は読み出し動作時に前記ＮＡＮＤ束内の非選択メモリセルに印加する電圧にほぼ等しいことを特徴とする請求項１記載の不揮発性半導体記憶装置の書き込み方法。
- 前記第１の電圧は負の電圧であり、前記第２の電圧は接地電圧であることを特徴とする請求項１記載の不揮発性半導体記憶装置の書き込み方法。
- 第１導電型の第１の半導体領域内に第２導電型の第２の半導体領域を形成し、
この第２の半導体領域の表面上に電気的に書き換え可能な複数の不揮発性メモリセルを直列に接続したＮＡＮＤ束からなるマトリックス状の配列を備える不揮発性半導体記憶装置の記憶データの書き換え方法において、
ページ単位での書き換え動作の対象とする１ページの選択メモリセルが含まれたメモリセルブロックを選択する第１のステップと、
このメモリセルブロックにおける前記１ページの選択メモリセルのページアドレスに対応する制御ゲート線に所定の電圧を印加し、前記メモリセルブロックにおける全ての非選択メモリセルの制御ゲート線に前記所定の電圧よりも高い消去用の高電圧を印加し、かつ、前記第１、第２の半導体領域に前記消去用の高電圧を印加することにより前記１ページの選択メモリセルのしきい値を消去状態に設定すると共に、前記メモリセルブロックにおける全ての非選択メモリセルのしきい値を維持する第２のステップと、
前記メモリセルブロックの全てのメモリセルの制御ゲート電圧を第１の電圧に設定し、少なくとも前記第２の半導体領域に前記第１の電圧より高い第２の電圧を印加することにより前記メモリセルブロックの全てのメモリセルのチャンネル内の電子を排出する第３のステップと、
前記消去状態にされた前記１ページの選択メモリセルに所定の記憶データを書き込む第４のステップと、
を含むことを特徴とする不揮発性半導体記憶装置の書き換え方法。 - 第１導電型の第１の半導体領域内に形成された第２導電型の第２の半導体領域と、
この第２の半導体領域の表面上に形成された電気的に書き換え可能な複数の不揮発性メモリセルを直列に接続したＮＡＮＤ束からなるマトリックス状の配列とを備えた不揮発性半導体記憶装置において、
消去動作において前記第１、第２の半導体領域にデータ消去用の高電圧を供給し、書き込み動作の第１の期間内において少なくとも前記第２の半導体領域に前記消去用の高電圧より低い第１の電圧を供給し、書き込み動作の第２の期間内において少なくとも前記第２の半導体領域に所定の第２の電圧を供給するバイアス手段と、
前記書き込み動作の第１の期間内において前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第１の電圧より低い第３の電圧を供給し、前記書き込み動作の第２の期間内において前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第２の電圧より高い書き込み用高電圧を供給するデコード手段とを具備することを特徴とする不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、前記ＮＡＮＤ束のマトリックス状の配列からなる電流通路の一端にそれぞれ接続されたビット線と、
外部から入力された書き込みデータを一時的に記憶し、前記ビット線を介して選択されたメモリセルのデータを読み出すデータラッチ回路とを備え、
前記書き込み動作の第１の期間内において前記ビット線と前記データラッチ回路とを電気的に切り離す手段を具備することを特徴とする請求項６記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、前記書き込み動作終了後にベリファイ読み出しを行う手段をさらに備え、
前記ベリファイ読み出しを行う手段は、メモリセルのしきい値が所定の値に変化している場合には追加書き込み動作を禁止する手段と、メモリセルのしきい値が所定の値に変化していない場合には追加書き込み動作の第１の期間内に前記第１の電圧を少なくとも前記第２の半導体領域に供給する手段と、追加書き込み動作の第２の期間内に前記書き込み用高電圧より所定の電圧だけ高い第２の書き込み用高電圧を前記選択されたメモリセルの制御ゲートに供給する書き込み制御手段と、からなることを特徴とする請求項６記載の不揮発性半導体記憶装置。 - 第１導電型の第１の半導体領域と、
前記第１の半導体層領域に形成された第２導電型の第２の半導体領域と、
第２の半導体領域の表面上に形成された電気的に書き換え可能な複数の不揮発性メモリセルとを備え、
前記複数の不揮発性メモリセルは、この不揮発性メモリセルを複数個直列に接続したＮＡＮＤ束のマトリックス状の配列からなり、
このＮＡＮＤ束のマトリックス状の配列からなる電流通路の一端にそれぞれ接続された第１のセレクトゲートトランジスタと、
この第１のセレクトゲートトランジスタを介して前記電流通路の一端にそれぞれ接続されたビット線と、
外部から入力された書き込みデータを一時的に記憶し、書き込みデータに基づき所定の電圧を前記ビット線にそれぞれ供給するデータラッチ回路と、
前記ＮＡＮＤ束のマトリックス状の配列からなる電流通路の他端にそれぞれ接続された第２のセレクトゲートトランジスタと、
消去動作において、前記第１、第２の半導体領域に消去用高電圧を供給し、書き込み動作の第１の期間内において、少なくとも前記第２の半導体領域に前記消去用高電圧より低い第１の電圧を供給し、書き込み動作の第２の期間内において、少なくとも前記第２の半導体領域に所定の第２の電圧を供給するバイアス手段と、
前記書き込み動作の第１の期間内において、前記ＮＡＮＤ束内の全てのメモリセルの制御ゲートに前記第１の電圧より低い第３の電圧を供給し、前記書き込み動作の第２の期間内において、前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲートに前記第２の電圧より高い書き込み用高電圧を供給すると共に、前記ＮＡＮＤ束内の非選択メモリセルの制御ゲートに所定の前記書き込み用高電圧より低い第４の電圧を供給するデコード手段とを備え、
前記デコード手段は、前記書き込み動作の第２の期間内において、ＮＡＮＤ束内の非選択のメモリセルの制御ゲートに前記第４の電圧を供給した後に、前記第１のセレクトゲートトランジスタのゲート電極に、前記ビット線電位が低レベルの場合に前記第１のセレクトゲートトランジスタが導通状態となるような所定の電圧を供給することを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000039972A JP3908432B2 (ja) | 2000-02-17 | 2000-02-17 | 不揮発性半導体記憶装置及びその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000039972A JP3908432B2 (ja) | 2000-02-17 | 2000-02-17 | 不揮発性半導体記憶装置及びその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001230391A JP2001230391A (ja) | 2001-08-24 |
| JP3908432B2 true JP3908432B2 (ja) | 2007-04-25 |
Family
ID=18563453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000039972A Expired - Fee Related JP3908432B2 (ja) | 2000-02-17 | 2000-02-17 | 不揮発性半導体記憶装置及びその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3908432B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4284300B2 (ja) | 2005-05-02 | 2009-06-24 | 株式会社東芝 | 半導体記憶装置 |
| JP4761872B2 (ja) * | 2005-08-01 | 2011-08-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4939971B2 (ja) * | 2007-02-20 | 2012-05-30 | 株式会社東芝 | 不揮発性半導体メモリ |
| US7518921B2 (en) * | 2007-03-20 | 2009-04-14 | Kabushiki Kaish Toshiba | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate |
| JP2009003991A (ja) * | 2007-06-19 | 2009-01-08 | Toshiba Corp | 半導体装置及び半導体メモリテスト装置 |
| JP2010080007A (ja) * | 2008-09-26 | 2010-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5193815B2 (ja) * | 2008-11-12 | 2013-05-08 | 株式会社東芝 | 半導体記憶装置 |
| JP2010198685A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | 不揮発性半導体メモリ |
| JP4750906B2 (ja) * | 2009-04-30 | 2011-08-17 | Ｐｏｗｅｒｃｈｉｐ株式会社 | Ｎａｎｄフラッシュメモリデバイスのプログラミング方法 |
| JP4511627B1 (ja) * | 2009-11-04 | 2010-07-28 | 高 三井田 | 不揮発性半導体記憶装置における書き込み方法及び不揮発性半導体記憶装置 |
-
2000
- 2000-02-17 JP JP2000039972A patent/JP3908432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001230391A (ja) | 2001-08-24 |
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