JP4750906B2 - Ｎａｎｄフラッシュメモリデバイスのプログラミング方法 - Google Patents

Description

本発明は、ＮＡＮＤフラッシュメモリアレイを含むＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法に関し、ＮＡＮＤフラッシュメモリアレイを含むＮＡＮＤフラッシュメモリデバイスに関する。

ＮＡＮＤフラッシュメモリは、デジタルカメラのピクチャカード、ＭＰプレーヤのメモリ及びユニバーサルシリアルバス（ＵＳＢ）メモリ等の高密度記憶アプリケーション用に開発されてきている。具体的には、携帯電話システム及びパーソナルデジタルアシスタント（ＰＤＡ）が急速な成長を示し、その市場セグメントを広げている。さらに、そのアプリケーションは、ハードディスクドライブ（ＨＤＤ）の代替物であるソリッドステートドライブ（以下、ＳＳＤという。）としてのＰＣストレージ用途まで拡大され、将来のＮＡＮＤフラッシュメモリのための最も有望な市場ドメインとなっている。しかしながら、半導体メモリにおけるより精密なパターンのためのスケーリング技術がさらに開発されるにつれて、ＮＡＮＤフラッシュメモリは、狭いしきい値電圧（Ｖｔｈ）窓が具体的にはマルチレベルセル（ＭＬＣ）動作にとって重大な問題となるセルの実現可能性に関する物理的限界に直面する。以下、ＭＯＳトランジスタのしきい値電圧をＶｔｈ電圧という。

ＮＡＮＤフラッシュメモリに関して高密度記憶及びデータ信頼性におけるより高いパフォーマンスを追求する際には、プログラミングディスターブが最も重大な問題の１つであり、近傍のフローティングゲート間の容量結合ディスターブも重大である。これらの要素は、ＭＬＣ動作のためのＶｔｈ分布を広げ、Ｖｔｈ窓を縮小させる。このようなプログラミングディスターブはシングルレベルセル（ＳＬＣ）にとっても重大な問題であり、１つのページにおける複数の上書き動作、又はソースラインＳＬ側からビットラインＢＬ側への不連続なデータプログラミングにおける失敗の原因となる。

米国特許第５，６７７，８７３号明細書。 特開２００２−０６３７９５号公報。 特開平１０−００３７９４号公報。 特開平１０−２７５４８４号公報。 特開平６−２４４３８６号公報。 米国特許第６，６２１，７３５号明細書。 米国特許第６，９１２，１５７号明細書。 米国特許第７，０８５，１６２号明細書。 米国特許第７，２８６，４０２号明細書。 米国特許第５，６５９，５０５号明細書。 米国特許第５，７４５，４１７号明細書。 米国特許第５，８９８，６０６号明細書。

R. Bez, et. al., "Introduction to Flash Memory", Proceeding of IEEE, Vol. 91, No. 4, pp. 489-501, April 2003. T. Kobayashi, et. al., "A Giga-Scale Assist-Gate (AG)-AND-Type Flash Memory Cell with 20-MB/s Programming Throughput for Content-Downloading Applications", IEEE Technical Digest of IEDM 2001, pp. 29-32, December 2001. S. Kobayashi, et. al., "Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasable DINOR Flash Memory", IEEE Journal of Solid-state Circuit, Vol. 29, No.4, pp. 454-460, April 1994.

プログラミングディスターブを回避しすべての禁止セルの耐性を向上させるために、特許文献１に開示されるセルフブースト動作が開発され、適用される。しかしながら、選択されるワードラインＷＬ下の禁止セルでは、通常、表面チャネルの電位降下により引き起こされる酸化膜における過剰な電界増強に起因して望ましくないプログラミングが生じることから、この方法を行ってもディスターブを完全に防止することはできない。このチャネル電位降下は、ＮＡＮＤフラッシュメモリのセルストリングのチャネル表面における電子が禁止セル内へ移動することによって生じる。故に、プログラムの間に、選択されないワードラインへプログラム電圧より低い正の中間パス電圧（Ｖｐａｓｓ）を印加することが必要である（以下、中間パス電圧をＶｐａｓｓ電圧という。）。しかしながら、あまりにも高いＶｐａｓｓは逆に中間パス電圧（Ｖｐａｓｓ）ディスターブを引き起こすことから、Ｖｐａｓｓ電圧には上限がある。以下、中間パス電圧（Ｖｐａｓｓ）ディスターブをＶｐａｓｓディスターブという。

以下、従来のセルフブースト方法を使用してプログラミングディスターブを防止する従来のプログラミング方法について述べる。

図４は、従来技術によるＮＡＮＤフラッシュメモリデバイスの従来のプログラミング動作を示すタイミング図である。図４を参照すると、ドレイン側セレクトトランジスタのゲートラインＳＧＤＬへは５Ｖ等のプラス電圧が印加される一方、禁止セルストリングへ接続されるビットラインＢＬへは２．４Ｖ等の別のプラス電圧が印加されて、期間ｔ＜ｔ０（ｔ０＝０）におけるボディバイアス状態下でチャネル電子が低減されるチャネルストリング領域がプリチャージされる。一方、ビットラインＢＬは、プログラムするために接地され、選択されたセルストリングへ接続される。選択されるビットラインの事例又は選択されないビットラインの事例のいずれについても、ソース側セレクトトランジスタのゲートラインＳＧＳＬ（以下、ＳＧＳＬトランジスタという。）及びセルストリングにおけるＰウェルは接地されるように設定され、ソースライン（ＳＬ）は１．９Ｖに設定される。

期間ｔ＜ｔ０の間、すべてのワードラインＷＬは接地され、ゲートラインＳＧＤＬへ印加される電圧は１．５Ｖ等の電圧へ変更され、ここで、ゲートラインＳＧＤＬは、電圧２．４Ｖで印加された非選択のビットラインから遮断されてブーストフェーズにおける非選択セルのプログラミングが禁止される一方、ゲートラインＳＧＤＬへ接続されるトランジスタ（以下、ＳＧＤＬトランジスタという。）が、接地される選択されるビットラインＢＬ上でオンにされ、選択されるセルがプログラムされる。セルストリング内のすべてのメモリセルが消去された状態にある事例では、フローティングゲートＦＧは正に荷電され、Ｓｉ表面における高密度電子の誘起によって強力な反転層が形成される。

図４を参照すると、期間ｔ＜ｔ０（ｔ０＝０）において、選択されないビットラインＢＬへ電圧Ｖ１が印加される一方、選択されるビットラインＢＬは接地されて同一のセルがプログラムされる。さらに、ソースラインＳＬへ電圧Ｖ２が印加され、選択されるゲートラインＳＧＤＬへ電圧Ｖ３が印加され、これが電圧Ｖ４へ変更され、ワードラインＷＬ及び選択されるゲートラインＳＧＳＬは接地されて電圧０Ｖに設定される。この従来技術例では、電圧Ｖ１は約２．４Ｖに設定され、電圧Ｖ２は約１．９Ｖに設定され、電圧Ｖ３は約５Ｖに設定され、セルストリング内の電子はＳＧＤＬトランジスタを介してビットラインＢＬへと掃き出される。次に、ゲートラインＳＧＤＬへのバイアス電圧が電圧Ｖ３から電圧Ｖ４へ変更され、ＢＬからのチャネルストリング電位が遮断されて禁止セルでチャネルがブーストされる。ここで、電圧Ｖ４は、期間ｔ＜ｔ０において約１．５Ｖに設定される。

期間ｔ＜ｔ０において、ドレイン側及び選択されるＳＧＳＬトランジスタへの接続部は、ビットラインＢＬ又はソースラインＳＬからセルストリングへの電子の逆流を防止するために遮断されなければならない。従って、幾分かの電子はＳＧＤＬトランジスタを介して掃き出されるとしても、大量の電子がセルチャネル並びにソース領域及びドレイン領域において均一に分布する。

図５は、前記従来技術によるＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であって、期間ｔ＜ｔ０の間のＳｉ界面における電子密度を示し、図６は、前記従来技術によるＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った垂直エネルギーバンド図であって、期間ｔ＞ｔ０の間のそのセルチャネルにおける電子密度を示す。図５及び図６及び後続の図において、Ｅｃは伝導レベルを示し、Ｅｉは固有フェルミレベルを示し、Ｅｖは価電子レベルを示す。図５及び図６から明らかであるように、セルチャネル領域では、ハイレベルの電子密度が誘起されて反転層が形成される。

この後、期間ｔ１＜ｔ＜ｔ２の間、すべてのワードラインＷＬへＶｐａｓｓ電圧パルスが印加されてチャネル電位がブーストされ、ここで、Ｐウェル全体に深い空乏層が拡がり、正孔は基板へと掃き出される。加えて、軽くドープされたソース領域及びドレイン領域におけるドナーはイオン化され、電子全体はチャネル領域に移動されて集められ、完全空乏の事例に比べて表面電位が低減される。

図７は、前記従来技術によるＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であって、期間ｔ１＜ｔ＜ｔ２の間の前記Ｓｉ界面における電子密度を示し、図８は、前記従来技術によるＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った垂直エネルギーバンド図であって、期間ｔ１＜ｔ＜ｔ２の間のそのセルチャネルにおける電子密度を示す。すなわち、図７は、軽くドープされたソース及びドレインの事例におけるＳｉ表面の電子密度及び水平バンド図を示し、図８は、このブーストフェーズにおける、すなわち表面電位が熱的非平衡状態へ動的に変えられるＶｐａｓｓ期間におけるセルチャネルに沿った垂直バンド図を示す。

プログラミング期間ｔ２＜ｔ＜ｔ３の間は、選択されるワードラインＷＬへプログラムパルスが印加される。禁止セルストリング全体における大部分のチャネル電子は、ドリフト及び拡散駆動によるキャリア移動によって横方向へ移動され、選択されるワードラインＷＬの下のセルのチャネルに集められ、その結果、図９に示す水平バンド図の電子密度によって示されるように、禁止セルの表面電位は低減される。図９は、前記従来技術によるＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であって、期間ｔ２＜ｔ＜ｔ３の間の前記Ｓｉ界面における電子密度を示す。次に、電子はトンネル酸化膜にわたって電界を増強し、これにより、望ましくないトンネル電流が流れる重大なプログラミングディスターブが発生する。

図１０は、前記従来技術によるＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った垂直エネルギーバンド図であって、期間ｔ２＜ｔ＜ｔ３の間のそのセルチャネルにおける電子密度を示す。すなわち、図１０が示す電子密度による垂直バンド図は、同一の禁止セルのトンネル酸化膜にわたる高い電界を示している。この理由は、表面チャネルにおける残余過剰電子は移動され、選択されるワードラインＷＬの下の禁止セル内に集められることにある。これは、従来のプログラミング方法においてＮＡＮＤフラッシュメモリのセルストリングに発生するプログラミング（Ｖｐｒｇ）ディスターブ問題の主たる根源的原因であると考えられる。以下、プログラミングディスターブをＶｐｒｇディスターブという。

図１１は、従来技術による基本的なＮＡＮＤフラッシュメモリデバイスのビットラインプログラミング方法を示す概略回路図である。図１１を参照すると、ストリング内のＶｐａｓｓからフローティングゲートまで電子注入の原因となる電気的ストレスを受けるＶｐａｓｓディスターブ、及びＶｐｒｇディスターブは同時に発生し、相互にトレードオフの関係にある。Ｖｐｒｇディスターブ問題は、ＮＡＮＤフラッシュメモリのセルストリングアーキテクチャが採用される限り発生し、フラッシュメモリがＳＯＮＯＳ（シリコン−酸化膜−窒化膜−酸化膜−シリコン）型のような電荷トラッピング型であること、又は従来のフローティングゲート型であることに関わりはない。

ちなみに、特許文献２〜１２には、ＮＡＮＤフラッシュメモリデバイスにおいて使用するための、プログラミングシーケンスの間にワードラインＷＬへ種々の電圧を供給する従来のロウデコーダが開示される。プログラミングシーケンスの間、負電圧をワードラインＷＬへ印加する方法は特許文献２〜１２及び非特許文献１〜３に開示される。ここで、特許文献６〜９はそれぞれ特許文献２のファミリー出願であり、特許文献１０〜９はそれぞれ特許文献３のファミリー出願である。

非特許文献１は、ＣＨＥ（チャネルホットエレクトロン）注入プログラミング及びＦＮ（ファウラ−ノルトハイム）トンネル消去を採用するＮＯＲ型フラッシュメモリを開示している。消去モードにおいて、選択されるメモリセルアレイユニット内のすべてのワードラインＷＬは負電圧に設定される。特許文献２及び３及び非特許文献２はそれぞれ、ワードラインＷＬに負電圧を印加することによって前記ワードラインＷＬ上のメモリセルを消去できるＡＧ−ＡＮＤ型フラッシュメモリを開示している。特許文献４及び非特許文献３はそれぞれ、選択されるワードラインＷＬのみが負電圧に設定されてセルがプログラミングされるＤＩＮＯＲ型フラッシュメモリを開示している。

これらの従来技術に共通するのは、ワードラインＷＬへ負電圧を印加する目的が単にプログラミング又は消去にあり、負電圧を付加する期間がプログラミングの間に限定されることであるが、従来技術は、プログラミングの前にセルチャネル領域における電子を減少させる動作を目的として負電圧を使用するわけではない。

さらに、あるファイルシステムにおいて、１つのページにおけるファイル管理の単位としての区分であるセクタサイズは、従来のＯＳプラットフォームにおけるページサイズよりはるかに小さくなる。ページサイズは、より高い密度のＮＡＮＤの開発に伴って増大するが、その理由は、メモリ領域のペナルティに基づくチップコストの優位性に関連してより大きいページサイズが要求されることにある。さらに、ストリングの数はコスト優位性を追求して例えば３２〜６４へと増加することから、ＮＡＮＤフラッシュメモリの密度が高まるにつれてブロックサイズも増大する。

その理由は、これが、図３１Ａに示すように、セルストリングにおいてページをワードラインで結合することによって画定されることにある。図３１Ａは、ＮＡＮＤフラッシュメモリデバイス８０の一部におけるデータのプログラム及び読み出しの単位であるページ３、及びデータ消去の単位であるブロック１２を示す概略回路図であり、図３１Ｂは、この従来技術のデザインルールのスケーリングに対するページサイズの傾向を示すグラフであり、図３１Ｃは、この従来技術のデザインルールのスケーリングに対するブロックサイズの傾向を示すグラフである。図３１Ｂ及び図３１Ｃから明らかであるように、ブロック単位では消去動作が実行されるものの、特有のファイルの更新は、ブロックサイズより小さいセクタ又はページ等によって容易には実行されない。

図３２Ａは、従来技術のＮＡＮＤフラッシュメモリアレイの一部における１つのページを示す概略回路図であり、図３２Ｂは、図３２ＡのＮＡＮＤフラッシュメモリアレイの一部におけるページのサイズを示す概略回路図である。ピクチャカード又は携帯オーディオ等の従来のアプリケーションではＮＡＮＤフラッシュメモリにはより大きいページサイズが適するが、ファイルコピーの場合等の１ページにおける１つのセクタプログラミングは、図３２Ａ及び図３２Ｂに示すようにメモリスペースの大部分を浪費する。その原因は、禁止セルにおいて望ましくないプログラムが発生され、ＮＯＰ（１つのページにおけるプログラミング動作の回数）が上述のデバイス上の理由で僅か１回に制限されるプログラムディスターブにある。従ってこれは、ブロックコピー等のデータの時間的再配置を必要とするが、これは、図３３に示すように余分なプログラム及び消去動作を必要とすることから、ソリッドステートドライブ等の用途では時間のかかる（＞１００ミリ秒）作業である。

図３３は、従来技術のＮＡＮＤフラッシュメモリデバイスに新しいブロック１２ｂのデータをファイルするために古いブロック１２ａのファイルデータを更新するときのブロックコピー動作を示す概略ブロック図である。図３３を参照すると、ＮＡＮＤフラッシュメモリデバイスはＮＡＮＤフラッシュメモリアレイとページバッファ９とを含み、ページバッファ９はバッファメモリ６１ｍを含むＮＡＮＤコントローラ６１へ接続され、ＮＡＮＤコントローラ６１はホストコンピュータ５０へ接続される。ファイル更新方法は、ステップＳ１０１においてセルの古いブロック１２ａからブロックデータを読み出すステップと、ステップＳ１０２において前記データを出力し、データ及びＥＣＣ（エラー訂正コード）を入力するステップと、ステップＳ１０３において前記ブロックデータをセルの新しいブロック１２ｂへ書き込むステップとを含む。このとき、ブロックコピー動作の時間は次式（１）によって表される。
［数１］
ブロックコピーの時間
＝（セルからデータを読み出す時間）
＋（データを出力する時間）
＋（ＥＣＣを処理する時間）
＋（データをセルへ書き込む時間）
×（ブロック当たりのページ数）
＝１２５ミリ秒 （１）

このブロックコピー動作は、通常、ＳＳＤにおけるファイル更新及びデフラグ等の事例においてファイルを編成するために動作されるガーベッジコレクションを使用して実行される。これは、向上されるべき速度パフォーマンスに関連するファイル管理システムにおいて主たるオーバーヘッドとなる。

伝統的に、ＮＡＮＤフラッシュメモリデバイスは、従来技術において説明されるような同一のワードラインＷＬにおけるプログラム禁止ディスターブに起因して、１ページのＮＯＰを１に限定する。ＮＡＮＤフラッシュメモリデバイスのサイズが１６Ｇビット等を超えて増大すると、メモリの最大読み出し可能でプログラム可能な単位であるページサイズは２ＫＢではなく４ＫＢに増大する。オペレーティングシステムによるファイル単位が、例えば５１２Ｂのセクタであれば、４ＫＢのページは８つのセクタからなる。ＮＯＰ要件に起因して、ＮＡＮＤコントローラ６１は、バッファメモリ６１ｍを使用するＮＡＮＤコントローラ６１による連続的なデータ管理を伴うページプログラミングを有効化するために、４ＫＢを２つのセットで実装する必要がある。

ブロックコピー動作を使用するデータシステムの欠点は、下記の通りである。
（Ａ）ＮＡＮＤコントローラ６１は、ホストコンピュータ５０のオペレーティングシステムのセクタアクセス単位とＮＡＮＤフラッシュメモリデバイスのページアクセス単位との間のデータ構造配置を管理する。ページ内の不十分なセクタ利用はリソースを浪費する結果となり、言い替えれば、これにより、先に述べたようにブロックコピー動作を介するページ再配置によるセクタデータの更新頻度が高まる。
（Ｂ）４ＫＢページを有するバッファメモリ６１ｍの実装は、コストペナルティになる。さらに、高性能ＮＡＮＤフラッシュメモリデバイスのページサイズのアップサイジングに起因してＮＡＮＤコントローラ６１の設計を変更するためのコストもコストペナルティになる。

本発明の本質的な目的は、ＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法、及び従来技術のそれに比較してプログラミングディスターブを低減すること、又は防止することができるＮＡＮＤフラッシュメモリデバイスを提供することにある。

本発明の別の目的は、ＮＡＮＤフラッシュメモリデバイスに格納されるデータを、従来技術のそれより小さい単位において任意のブロック消去動作によって従来技術の速度より高速で更新することができる、ＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法及びＮＡＮＤフラッシュメモリデバイスを提供することにある。

本発明の別の目的は、ＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法、及び前記ＮＡＮＤフラッシュメモリデバイスに格納されるデータをランダムにプログラムすることができるＮＡＮＤフラッシュメモリデバイスを提供することにある。

本発明の第１の態様によれば、半導体基板のＰウェル上に形成されるメモリセルアレイを含むＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法が提案される。メモリセルアレイは、複数のワードラインへ接続される複数のセルストリングを含む。本プログラミング方法は、プログラムすべきメモリセルをプログラムするステップより前に、セルストリングのチャネル領域、ソース領域及びドレイン領域における電子を低減するステップを含む。

前記プログラミング方法において、前記電子を低減するステップは、禁止セルをプログラミングするときにセルフブースト動作の間に、Ｐウェルのバイアス電圧より低い電圧となるようにワードラインをバイアスしてチャネル表面に正孔を蓄積することにより、電子と再結合する界面トラップをイオン化するステップを含む。

さらに、前記プログラミング方法において、前記低減するステップは、Ｐウェルに対してワードラインを負にバイアスするステップを含む。

さらに、前記プログラミング方法において、前記負にバイアスするステップは、Ｐウェルが接地された状態でワードラインに負電圧を印加するステップを含む。

またさらに、前記プログラミング方法において、前記低減するステップは、ワードラインに対してＰウェルを正にバイアスするステップを含む。

またさらには、前記プログラミング方法において、前記正にバイアスするステップは、ワードラインが接地された状態でＰウェルに正電圧を印加するステップを含む。

またさらには、前記プログラミング方法において、前記正にバイアスするステップは、Ｐウェルに正電圧を印加する一方、ワードラインに負電圧を印加するステップを含む。

本発明の第２の態様によれば、半導体基板のＰウェル上に形成されるメモリセルアレイを含むＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法が提案される。前記メモリセルアレイは、ワードラインへ接続される複数のセルストリングを含み、複数のブロックに分割され、各ブロックは複数のワードラインから選択される個々のワードラインに対応する。本プログラミング方法は、セルストリング内のチャネル電子を低減するステップと、前記低減するステップの後に、少なくとも１つの選択されるワードラインへプログラム電圧を印加する一方、選択されないワードラインへ０Ｖからプログラム電圧までの範囲内である１つ又は幾つかのパス電圧Ｖｐａｓｓを印加するステップとを含む。

前記プログラミング方法において、前記低減するステップは、Ｐウェルに対してワードラインを負にバイアスするステップを含む。

さらに、前記プログラミング方法において、前記負にバイアスするステップは、Ｐウェルが接地された状態でワードラインに負電圧を印加するステップを含む。

さらに、前記プログラミング方法において、負にバイアスされるワードラインはプログラムすべきメモリセルへ接続される唯一のワードラインである。

さらに、前記プログラミング方法において、前記負にバイアスするステップは、プログラムすべきメモリセルへ接続される１つのワードラインを含むセルストリング内の複数のワードラインへ負電圧を印加するステップを含む。

またさらに、前記プログラミング方法において、前記負にバイアスするステップは、プログラムすべきメモリセルを含む選択されるブロック内のすべてのワードラインへ負電圧を印加するステップを含む。

またさらには、前記プログラミング方法において、前記負にバイアスするステップは、複数の選択されるブロック内のすべてのワードラインへ負電圧を印加するステップを含み、選択されるブロックの１つはプログラムすべきメモリセルを含む。

またさらに、前記プログラミング方法において、前記各セルストリングは各ビットラインへ接続される。本方法はさらに、前記チャネル電子を低減するステップより前に、プログラムすべきセルストリングへ接続されるビットラインへプログラム電圧に対応する電圧を印加するステップと、前記チャネル電子を低減するステップより前に、プログラムしないセルストリングへ接続されるビットラインへプログラム禁止電圧に対応する電圧を印加するステップとを含む。

またさらには、前記プログラミング方法において、前記各セルストリングは各ビットラインへ接続される。本方法はさらに、前記チャネル電子を低減するステップより前に、ビットラインへプログラム禁止電圧に対応する電圧を印加するステップと、プログラミングの開始時に、プログラムすべきセルストリングへ接続されるビットラインへプログラム電圧に対応する電圧を印加するステップとを含む。

前記プログラミング方法において、前記低減するステップは、前記セルストリング内のワードラインに対してＰウェルを正にバイアスするステップを含む。

さらに、前記プログラミング方法において、前記正にバイアスするステップは、前記セルストリング内のワードラインが接地された状態でＰウェルに正電圧を印加するステップを含む。

さらに、前記プログラミング方法において、前記正にバイアスするステップは、Ｐウェルに正電圧を印加する一方、前記セルストリング内のワードラインに負電圧を印加するステップを含む。

さらに、前記プログラミング方法はまた、プログラム電圧を印加するときにＰウェルを接地するステップも含む。

またさらに、前記プログラミング方法において、前記ワードラインに対してＰウェルを正にバイアスするステップは、プログラムすべきメモリセルへ接続される唯一のワードラインへ負電圧を印加するステップを含む。

またさらには、前記プログラミング方法において、前記正にバイアスするステップは、前記セルストリング内の複数のワードラインへ負電圧を印加するステップを含み、前記複数のワードラインはプログラムすべきメモリセルへ接続される１つのワードラインを含む。

またさらに、前記プログラミング方法において、前記正にバイアスするステップは、前記セルストリング内の複数のワードラインへ負電圧を印加するステップを含み、前記複数のワードラインはプログラムすべきメモリセルを含む選択されるブロック内のすべてのワードラインを含む。

またさらには、前記プログラミング方法において、前記正にバイアスするステップは、複数の選択されるワードラインへ負電圧を印加するステップを含み、前記複数の選択されるワードラインは複数の選択されるブロック内のすべてのワードラインを含み、選択される１つのブロックはプログラムすべきメモリセルを含む。

前記プログラミング方法はさらに、前記Ｐウェルを正にバイアスするときにビットライン及びソースラインをフローティング状態に設定するステップを含む。

加えて、前記プログラミング方法はさらに、前記Ｐウェルを正にバイアスするステップより前に、プログラムすべきメモリセルを含むビットラインへプログラム電圧に対応する電圧を印加するステップと、前記Ｐウェルを正にバイアスするステップより前に、プログラムすべきメモリセルを含むビットライン以外のビットラインへプログラム禁止電圧に対応する電圧を印加するステップとを含む。

前記プログラミング方法はさらに、前記Ｐウェルを正にバイアスするステップの後に、プログラムすべきメモリセルを含むビットラインへプログラム電圧に対応する電圧を印加するステップと、前記Ｐウェルを正にバイアスするステップの後に、プログラムすべきメモリセルを含むビットライン以外のビットラインへプログラム禁止電圧に対応する電圧を印加するステップとを含む。

さらに、前記プログラミング方法は、前記Ｐウェルを正にバイアスするステップより前に、ビットラインへプログラム禁止電圧に対応する電圧を印加するステップと、メモリセルをプログラムするときに、プログラムすべきメモリセルを含むビットラインへプログラム電圧に対応する電圧を印加するステップとを含む。

さらに、前記プログラミング方法において、前記Ｐウェルに対してワードラインを負にバイアスするステップは、Ｐウェルに対して、選択されるワードラインへバイアスすべき相対電圧を、第１の期間より前は負電圧、前記第１の期間では０Ｖ、第２の期間ではパス電圧Ｖｐａｓｓ及び第３の期間ではプログラム電圧又はパス電圧Ｖｐａｓｓの順序で変更するステップを含む。

さらに、前記プログラミング方法において、前記Ｐウェルに対してワードラインを負にバイアスするステップは、Ｐウェルに対して、選択されるワードラインへバイアスすべき相対電圧を、第１の期間より前は０Ｖ、前記第１の期間では負電圧、第２の期間ではパス電圧Ｖｐａｓｓ及び第３の期間ではプログラム電圧又はパス電圧Ｖｐａｓｓの順序で変更するステップを含む。

またさらに、前記プログラミング方法において、前記Ｐウェルに対してワードラインを負にバイアスするステップは、Ｐウェルに対して、選択されるワードラインへバイアスすべき相対電圧を、第１の期間より前はプリチャージ電圧、前記第１の期間では負電圧、第２の期間ではパス電圧Ｖｐａｓｓ及び第３の期間ではプログラム電圧又はパス電圧Ｖｐａｓｓの順序で変更するステップを含む。

またさらには、前記プログラミング方法において、前記Ｐウェルに対してワードラインを負にバイアスするステップは、Ｐウェルに対して、選択されるワードラインへバイアスすべき相対電圧を負電圧、次いでプログラム電圧又はパス電圧Ｖｐａｓｓの順序で変更するステップを含む。

本発明の第３の態様によれば、メモリセルアレイと、プログラム電圧を印加する第１の手段と、チャネル電子を低減する第２の手段とを含むＮＡＮＤフラッシュメモリデバイスが提供される。前記メモリセルアレイは半導体基板のＰウェル上に形成され、前記メモリセルアレイは、ワードラインへ接続される複数のセルストリングを含み、複数のブロックに分割され、各ブロックは複数のワードラインから選択される個々のワードラインに対応する。前記第１の手段は、選択されるブロック内の少なくとも１つの選択されるワードラインへプログラム電圧を印加する一方、選択されないワードラインへパス電圧Ｖｐａｓｓを印加する。前記第２の手段は、プログラム電圧を印加する前に前記セルストリング内のチャネル電子を低減する。

前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記チャネル電子を低減する手段は、選択されるブロック内のワードラインへ負電圧を印加する。

さらに、前記プログラム電圧を印加する手段はロウデコーダを含む。前記ロウデコーダは、ブロックデコーダと、レベルシフタと、ワードラインドライバとを含む。前記ブロックデコーダは、アドレス信号を、ブロックを選択するための選択信号にデコードする。前記レベルシフタは、前記選択信号に応答して、予め決められた電圧をゲート駆動電圧に変換する。前記ワードラインドライバは、グローバルワードライン電圧をワードラインへ移動させる。前記レベルシフタ及びワードラインドライバはそれぞれ、半導体基板のトリプルウェル内に形成されるＮチャネルトランジスタを含む。前記ロウデコーダは、前記チャネル電子を低減するための負電圧を発生する。

前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記ロウデコーダは、前記チャネル電子を低減した後に負電圧を０Ｖに変更する。

さらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記ロウデコーダは負電圧より高い高電圧を発生し、少なくともチャネル電子を低減するときの前記高電圧は、プログラム時の高電圧から負電圧の絶対値を減算する式で得られる電圧より低くなるように設定される。

さらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記プログラム電圧を印加する手段はロウデコーダを含む。前記ロウデコーダは、ブロックデコーダと、レベルシフタと、ワードラインドライバとを含む。前記ブロックデコーダは、アドレス信号を、ブロックを選択するための選択信号にデコードし、前記レベルシフタは、前記選択信号に応答して、予め決められた電圧をゲート駆動電圧に変換する。前記ワードラインドライバは、グローバルワードライン電圧をワードラインへ移動させる。前記レベルシフタは、Ｐチャネルトランジスタを含む。

さらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記チャネル電子を低減する手段は、半導体基板のＰウェルへ正電圧を印加する。

またさらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記チャネル電子を低減する手段は、外部回路からの正電圧を取り込み、当該正電圧を半導体基板のＰウェルへ印加する。

本発明の第４の態様によれば、メモリセルアレイと、低減手段と、プログラミング手段とを含むＮＡＮＤフラッシュメモリデバイスが提供される。前記メモリセルアレイは半導体基板のＰウェル上に形成され、前記メモリセルアレイは、ワードラインへ接続される複数のセルストリングを含み、複数のブロックに分割され、各ブロックは複数のワードラインから選択される個々のワードラインに対応する。各ブロックは、それぞれが各ワードラインに沿って位置する複数のページに分割され、各ページは予め決められたメモリセルの数に対応する複数のセクタに分割される。前記低減手段は、前記セルストリング内のチャネル電子を減らす。前記プログラミング手段は、前記チャネル電子が低減された後に、１つのページ内に位置するセクタから選択される１セクタの単位におけるメモリセルをプログラムする。

前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記プログラミング手段はメモリセルをプログラムする一方、ページを、前記ページ内に最大で幾つかのセクタを有するセクタに分割する。

さらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記プログラミング手段が第１のブロックの第１のページの第１のセクタに格納されるデータを更新すると、前記プログラミング手段は更新されたデータを、（ａ）第１のブロックの第１のページの第２のセクタ、（ｂ）第１のブロックの第２のページの１つのセクタ、及び（ｃ）第２のブロックの１つのページの１つのセクタの中から選択される１つ又は複数の組み合わせへとランダムにプログラムする。

本発明の第５の態様によれば、ＮＡＮＤフラッシュメモリと、周辺回路と、コントロールロジックと、ＮＡＮＤコントローラとを含むＮＡＮＤフラッシュメモリデバイスのためのシステムが提供される。前記ＮＡＮＤフラッシュメモリアレイは、プログラムすべきメモリセルをプログラムする前に、セルストリングのチャネル領域、ソース領域及びドレイン領域における電子を低減するステップを実行する。前記周辺回路は、前記ＮＡＮＤフラッシュメモリアレイにおける前記低減するステップを制御する。前記コントロールロジックは、前記周辺回路の動作を制御する。前記ＮＡＮＤコントローラはバッファメモリを含み、前記ＮＡＮＤフラッシュメモリアレイの１つのセクタの単位における動作システムとのインタフェースを管理する。

前記システムにおいて、前記ＮＡＮＤコントローラは、前記ＮＡＮＤフラッシュメモリアレイ内部でランダムにプログラムすべき当該データを制御する。

さらに、前記システムにおいて、前記バッファメモリは前記ＮＡＮＤフラッシュメモリアレイの１つのセクタのサイズを有する。

さらに、前記システムにおいて、前記ＮＡＮＤフラッシュメモリアレイのＮＯＰ（１つのページにおけるプログラミング動作の回数）は２以上である。

またさらに、前記システムにおいて、前記ＮＡＮＤコントローラは、前記ＮＡＮＤメモリアレイの１つのページにおける更新データを制御して、古いデータを削除することなく同一のページへ再配置する。

またさらには、前記システムにおいて、前記ＮＡＮＤコントローラは、前記ＮＡＮＤフラッシュメモリアレイの１つのページにおける更新データを制御して、古いデータの削除及び同一のブロック内の消去動作無しに同一のページへ再配置する。

またさらには、前記システムにおいて、前記ＮＡＮＤコントローラは、前記ＮＡＮＤフラッシュメモリアレイの１つのページの１つのセクタにおける更新データを制御して、同一のブロック内の消去動作無しに、古いデータを無効データとして保存しつつ同一のページ内の空のセクタへ再配置する。

本発明は、プログラミング方法に新しいパルスシーケンス及びバイアス条件を適用して禁止セルストリングのプログラミングディスターブを防止するＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法を提供する。

従って、本発明は、プログラミングディスターブを発生させるＮＡＮＤフラッシュメモリのセルストリングのチャネル内の過剰電子をなくする新しいセルフブーストアーキテクチャを利用することによってプログラミングディスターブを減らすことができる、ＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法を提供する。

また、本発明は、セルストリングをブーストする前に前記チャネル電子の低減ステップを実行してプログラミングディスターブを減らす、ＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法も提供する。

本発明の一態様によれば、禁止セルストリングのセルフブーストを生じさせ、禁止セルストリングのセルフブーストより前に前記チャネル電子の低減ステップを実行するＮＡＮＤフラッシュメモリデバイスのプログラミング方法が提供される。

本発明の別の態様によれば、前記チャネル電子の低減ステップは、禁止セルストリングへ結合されるワードラインへ負電圧を印加するステップを含む。

本発明の別の態様によれば、前記負電圧は、禁止セルストリング内のメモリセルのしきい値電圧以下である。

本発明のさらに別の態様によれば、ＰウェルへはＮウェルを介して正バイアスが印加され、ワードラインＷＬは接地され、前記正のバイアス電圧は禁止セルストリング内のメモリセルのしきい値電圧以上である。本プログラミング方法は、ワードラインＷＬへ負電圧を印加してＰウェルが接地される正孔蓄積状態を達成することに等しい。

本発明のさらに別の態様によれば、高い信頼性及びパフォーマンスを有するＮＡＮＤフラッシュメモリが提供される。提案するＮＡＮＤ動作は、メモリチャネルをブーストする前に負電圧を印加してチャネル表面に正孔を蓄積させることにより、高いプログラミングディスターブ耐性をもたらす。これらの正孔は、ドナー型の界面トラップを正に荷電されるようにイオン化し、前記界面トラップは電子を捕獲し、前記界面トラップにおいて電子及び正孔の再結合プロセスが達成される。従って、そうでなければプログラミングディスターブを引き起こすチャネル電子は負電圧期間を通じて排除され、その結果、不良ブーストの問題が防止される。

本発明のまたさらに別の態様によれば、提案している周辺回路及びシーケンスは、提案しているロウデコーダにより供給される負のバイアス電圧及び正のバイアス電圧を発生するための今回発明したプログラミング方法を有効化するために提供される。

本発明のまたさらに別の態様によれば、ＮウェルからＰウェルへ正バイアスするための提案する別のシーケンスも記述されるが、これは、電子低減ステップとしてＰウェルが接地された状態におけるＷＬゲートへの負バイアスに等しい。

本発明によれば、ＮＡＮＤフラッシュメモリデバイスのための提案するプログラミング方法及び提案するＮＡＮＤフラッシュメモリデバイスは、従来技術よりもプログラミングディスターブを減らす、又は防止することができる。

本発明によれば、ＮＡＮＤフラッシュメモリデバイスのための提案するプログラミング方法及び提案するＮＡＮＤフラッシュメモリデバイスは、ＮＡＮＤフラッシュメモリデバイスに格納されるデータを、従来技術のそれより小さい単位において、ブロック消去動作を有する従来技術の速度より高速で、プログラミングディスターブによるガーベッジ無しに更新することができる。

さらに、本発明によれば、ＮＡＮＤフラッシュメモリデバイスのための提案するプログラミング方法及び提案するＮＡＮＤフラッシュメモリデバイスは、ＮＡＮＤフラッシュメモリデバイスに格納されるデータをランダムにプログラムすることができる。

またさらに、本発明によれば、ＮＡＮＤフラッシュメモリデバイスのための提案するプログラミング方法及び提案するＮＡＮＤフラッシュメモリデバイスは、ページ再配置の頻度を減らすことができる。すなわち、使用されるページに空のセクタが存在すれば、周知のリードモディファイライトプロセスによってセクタの更新を実行することができる。提案するプログラミング方法は、選択されるセクタをＮＡＮＤフラッシュメモリからＮＡＮＤコントローラのバッファメモリへ読み出すステップと、次いでロードされたコンテンツを変更するステップとを含む。この後、ＮＡＮＤコントローラは更新されたセクタを同一のページ内の空のセクタへ書き戻し、適宜フラグを変更する。その結果、ブロック消去のない使用済みページの再使用がページ再配置の頻度を大幅に下げる。

またさらには、本発明によれば、ＮＡＮＤフラッシュメモリデバイスのための提案するプログラミング方法及び提案するＮＡＮＤフラッシュメモリデバイスは、ＮＡＮＤコントローラのバッファメモリのサイズを縮小することができ、ＮＡＮＤフラッシュメモリの更新に起因する製品の改訂頻度をなくすることができる。

またさらに、本発明によれば、ＮＡＮＤフラッシュメモリデバイスのための提案するプログラミング方法及び提案するＮＡＮＤフラッシュメモリデバイスは、ページ再配置の頻度が低減されることにより、ストレージの消耗レートを下げることができる。使用済みページに空のセクタが存在すれば、周知のリードモディファイライトプロセスによってセクタの更新を実行することができる。提案するプログラミング方法は、選択されるセクタのデータをＮＡＮＤフラッシュメモリからＮＡＮＤコントローラのバッファメモリへ読み出すステップと、次いでロードされたコンテンツを変更するステップとを含む。この後、ＮＡＮＤコントローラは更新されたセクタを同一のページ内の空のセクタへ書き戻し、適宜フラグを変更する。その結果、この動作を通じてＮＯＰは制限されず、余分な消去も実行されないことから、使用済みページの再使用はページ再配置の頻度を大幅に下げることができる。バックグラウンドにおけるこの優位な効果は、記憶デバイスに改善された消耗レートをもたらす。

またさらには、本発明によれば、ＮＡＮＤフラッシュメモリデバイスのための提案するプログラミング方法及び提案するＮＡＮＤフラッシュメモリデバイスは、費用効果的な小容量バッファ型ＮＡＮＤコントローラを活用することによって記憶素子のコストを下げることができ、ＮＡＮＤフラッシュメモリ技術のアップグレードに起因するストレージ製品の改訂頻度をなくすることができる。

本発明による第１の好ましい実施形態のＮＡＮＤフラッシュメモリアレイ２の構造を示す概略回路図である。 図１のＮＡＮＤフラッシュメモリアレイ２の構造とその周辺回路を示す概略ブロック図である。 図１Ａ及び図１ＢのＮＡＮＤフラッシュメモリアレイ２の構造のセルストリングに沿った縦断面図である。 図１Ａ、図１Ｂ及び図２のＮＡＮＤフラッシュメモリアレイ２を含むＮＡＮＤフラッシュメモリデバイス８０の構造を示す概略ブロック図である。 従来技術によるＮＡＮＤフラッシュメモリデバイスの従来のプログラミング動作を示すタイミング図である。 前記従来技術のＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であり、期間ｔ＜ｔ０の間のＳｉ界面における電子密度を示す。 前記従来技術のＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った垂直エネルギーバンド図であり、期間ｔ＞ｔ０の間のそのセルチャネルにおける電子密度を示す。 前記従来技術のＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であり、期間ｔ１＜ｔ＜ｔ２の間のＳｉ界面における電子密度を示す。 前記従来技術のＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った垂直エネルギーバンド図であり、期間ｔ１＜ｔ＜ｔ２の間のそのセルチャネルにおける電子密度を示す。 前記従来技術のＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であり、期間ｔ２＜ｔ＜ｔ３の間のＳｉ界面における電子密度を示す。 前記従来技術のＮＡＮＤフラッシュメモリデバイスの禁止セルストリングに沿った垂直エネルギーバンド図であり、期間ｔ２＜ｔ＜ｔ３の間のそのセルチャネルにおける電子密度を示す。 従来技術の基本的なＮＡＮＤフラッシュメモリデバイスのためのビットラインプログラミング方法を示す概略回路図である。 本発明による好ましい一実施形態の図３のＮＡＮＤフラッシュメモリデバイス８０のためのプログラミング方法を示すタイミング図である。 図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であり、期間ｔ０＜ｔ＜ｔ１の間のＳｉ界面における電子密度を示す。 図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った垂直エネルギーバンド図であり、期間ｔ０＜ｔ＜ｔ１の間のそのセルチャネルにおける電子密度を示す。 図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であり、期間ｔ１＜ｔ＜ｔ２の間のＳｉ界面における電子密度を示す。 図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った垂直エネルギーバンド図であり、期間ｔ１＜ｔ＜ｔ２の間のそのセルチャネルにおける電子密度を示す。 図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であり、期間ｔ２＜ｔ＜ｔ３の間のＳｉ界面における電子密度を示す。 図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った垂直エネルギーバンド図であり、期間ｔ２＜ｔ＜ｔ３の間のそのセルチャネルにおける電子密度を示す。 前記好ましい実施形態、前記従来技術及びＶｐａｓｓディスターブの事例係る、ＮＡＮＤフラッシュメモリデバイスのＶｐａｓｓ電圧に対するしきい値電圧Ｖｔｈのディスターブ特性を示すグラフである。 本発明の第２の好ましい実施形態に係るロウデコーダ４ａの高電圧レベルシフタ（ＨＶＬＳ）２１及びワードラインドライバ２２の構造を示す概略回路図である。 本発明の前記第２の好ましい実施形態に係るロウデコーダ４ａの高電圧レベルシフタ（ＨＶＭＶＬＳ）２４及びワードラインドライバ２２の構造を示す概略回路図である。 前記第１の好ましい実施形態の図１２のタイミング図を基礎とする前記第２の好ましい実施形態のプログラミング方法を示すタイミング図である。 合計プログラミング時間を短縮するための前記第２の好ましい実施形態の別のプログラミング方法を示すタイミング図である。 前記第２の好ましい実施形態の別のプログラミング方法を示すタイミング図であり、特にビットラインプリチャージのタイミングとワードライン負電圧設定のタイミングとの関係を示している。 第２の好ましい実施形態のタイミング図から変形された別のプログラミング方法を示すタイミング図である。 本発明の前記第２の好ましい実施形態に係る、図３のグローバルワードライン（ＧＷＬ）電圧スイッチ回路１５の構造を示す詳細な回路図である。 本発明の前記第２の好ましい実施形態に係る、図３のロウデコーダ４ａの変形された構造を示す詳細な回路図である。 図２４のＧＷＬ電圧スイッチ回路１５及び図２５のロウデコーダ４ａによって実行されるプログラミング方法を示すタイミング図である。 図２４のＧＷＬ電圧スイッチ回路１５及び図２０Ｂのロウデコーダ４ａによって実行され、図２１Ａのタイミング図から変形され、それぞれが負電圧を有する複数のワードラインと正電圧を有するＰウェル１０４との組み合わせを有するプログラミング方法を示すタイミング図である。 本発明の前記第２の好ましい実施形態の変形例である図３のＮＡＮＤフラッシュメモリデバイス８０のためのプログラミング方法を示すタイミング図である。 図２８のタイミング図を基礎とする図２４のＧＷＬ電圧スイッチ回路１５及び図２０Ａのロウデコーダ４ａによって実行されるプログラミング方法を示すタイミング図である。 図２８のそれに類似する他のＳＧＤＬ信号設定事例におけるプログラミング方法を示すタイミング図である。 ＮＡＮＤフラッシュメモリデバイス８０の一部における、データのプログラム及び読み出しの単位であるページ３及びデータの消去単位であるブロック１２を示す概略回路図である。 従来技術のデザインルールのスケーリングに対するページサイズの傾向を示すグラフである。 従来技術のデザインルールのスケーリングに対するブロックサイズの傾向を示すグラフである。 従来技術のＮＡＮＤフラッシュメモリアレイの一部におけるページを示す概略回路図である。 図３２ＡのＮＡＮＤフラッシュメモリアレイの一部におけるページのサイズを示す概略回路図である。 従来技術のＮＡＮＤフラッシュメモリデバイスにおけるファイルデータ更新時のブロックコピー動作を示す概略ブロック図である。 従来技術による部分的なプログラミングの後のプログラムディスターブによるしきい値電圧Ｖｔｈのシフトを示すグラフである。 本発明の好ましい実施形態に係る部分的なプログラミングの後のプログラムディスターブによるしきい値電圧Ｖｔｈのシフトを示すグラフである。 ページ３における部分的なプログラミングの単位を示す概略ブロック図である。 プログラミングシーケンスを示す略図である。 従来技術のプログラミングシーケンスに係る、ＮＡＮＤフラッシュメモリアレイ２のページ３における１つのセクタ内のプログラムされたセルと浪費領域とを示す概略ブロック図である。 本発明の好ましい実施形態のプログラミングシーケンス（ＮＯＰ（１つのページにおけるプログラミング動作の数）は限定されない。）に係る、ＮＡＮＤフラッシュメモリアレイ２のページ３におけるプログラムされたセルと浪費領域とを示す概略ブロック図である。 ホストコンピュータ５０と本発明の好ましい実施形態のＮＡＮＤフラッシュメモリデバイス８０を有するソリッドステートドライブ６０との組み合わせであるソフトウェアシステムの構造を示す概略ブロック図である。 ホストコンピュータ５０と本発明の好ましい実施形態のＮＡＮＤフラッシュメモリデバイス８０を有するソリッドステートドライブ６０との組み合わせであるハードウェアシステムの構造を示す概略ブロック図である。 従来技術のＮＡＮＤフラッシュメモリアレイにおけるセクタデータの更新を示す概略ブロック図である。 本発明の第３の好ましい実施形態に係る、バッファメモリ６１ｍとＮＡＮＤメモリアレイ２との間の再配置方法を示す概略ブロック図である。 本発明の第３の好ましい実施形態の第１の変形例に係る、バッファメモリ６１ｍとＮＡＮＤメモリアレイ２との間の再配置方法を示す概略ブロック図である。 本発明の第３の好ましい実施形態の第２の変形例に係る、バッファメモリ６１ｍとＮＡＮＤメモリアレイ２との間の再配置方法を示す概略ブロック図である。 従来技術に係る、８ＫＢのページ３の単位を使用する不可能なランダムプログラミングを示すＮＡＮＤメモリアレイ２のブロック１２の概略ブロック図である。 本発明の好ましい実施形態に係る、５１２ＫＢのセクタ１１の単位を使用するランダムプログラミングが可能なＮＡＮＤメモリアレイ２のブロック１２の概略ブロック図である。 好ましい実施形態の変形例に係る、プログラミングシーケンスの間にＮＡＮＤフラッシュメモリデバイスにおける３つの期間において設定されるべき個々の電圧を表す表である。

以下、添付の図面にその例が示される本発明の実施形態を詳細に参照する。可能な限り、図面及び説明では、同一の部品又は類似の部品に関しては同一の参照番号を使用する。

第１の好ましい実施形態．
図１Ａは、本発明による第１の好ましい実施形態のＮＡＮＤフラッシュメモリアレイ２の構造を示す概略回路図であり、図１Ｂは、図１のＮＡＮＤフラッシュメモリアレイ２の構造とその周辺回路を示す概略ブロック図であり、図２は、図１Ａ及び図１ＢのＮＡＮＤフラッシュメモリアレイ２の構造のセルストリングに沿った縦断面図である。

図１を参照すると、ＮＡＮＤフラッシュメモリアレイ２は、複数のワードラインＷＬ１〜ＷＬｘと、２つの選択されるゲートラインＳＧＳＬ及びＳＧＤＬと、複数のビットラインＢＬ１〜ＢＬｎと、ソースラインＳＬとを含み、ｘ及びｎはそれぞれ２以上の整数である。アクティブ領域に係るワードラインＷＬ１〜ＷＬｘの部品は、メモリセルに対応する。メモリセルから構成されるセルストリングはビットラインＢＬ１〜ＢＬｎの下に配置され、セルストリング１ａはビットラインＢＬ１へ接続され、セルストリング１ｂはビットラインＢＬ２へ接続される。すなわち、ビットラインＢＬ１〜ＢＬｎとワードラインＷＬ１〜ＷＬｘとの交点はそれぞれメモリセルに対応する。この例では、ビットラインＢＬ１は選択されるビットラインであって他のビットラインは選択されないビットラインであり、ワードラインＷＬ３は選択されるワードラインであって他のワードラインは選択されないワードラインである。選択されないビットラインと接続されるセルストリングは、禁止セルストリングである。

アクティブ領域に係る２つの選択されるゲートラインＳＧＤＬ及びＳＧＳＬの部品はそれぞれ、ドレイン側セレクトトランジスタ又はＳＧＤＬトランジスタのゲート、及びソース側セレクトトランジスタ又はＳＧＳＬトランジスタのゲートとして機能する。以下、メモリセル及びセレクトトランジスタの構造について説明する。

図１Ｂを参照すると、ＮＡＮＤメモリアレイ２は複数のブロック１２に分割され、個々のビットラインＢＬ１〜ＢＬｎはビットライン（ＢＬ）スイッチ回路１３を介してページバッファ６へ接続される。

図２を参照すると、各セルＭは、誘電体層１０６と、電荷蓄積層のフローティングゲート（ＦＧ）１０８と、誘電体層１１０と、コントロールゲート１１２と、ドープ領域１１４とを含む。フローティングゲート１０８はコントロールゲート１１２と基板１００との間に配置されてもよく、おそらくはドープされたポリシリコンのような導電物質又は窒化珪素のような電荷トラップ物質を含む。選択されるトランジスタＴは、底部から上部へ、誘電体層１１６と、２つの導体層１１８ａ及び１１８ｂから構成されてもよい導体層１１８とを含む。

ドレイン領域Ｄはそれぞれセルストリングの片側で基板１００内に配置されてもよく、それぞれプラグ１２１を介してビットラインへ電気的に接続されてもよい。ソース領域Ｓはそれぞれ、セルストリングの反対側で基板１００内に配置されてもよい。プラグ１２０は、Ｎウェル１０２と電気接続されるように配置され、プラグ１２２はＰウェル１０４と電気接続されるように配置される。

図３は、図１Ａ、図１Ｂ及び図２のＮＡＮＤフラッシュメモリアレイ２を含むＮＡＮＤフラッシュメモリデバイス８０の構造を示す概略ブロック図である。

図３を参照すると、種々の種類の制御信号が入力信号ピン７Ｐを介してコントロールロジック７へ入力され、コントロールロジック７は、制御コマンド信号を発生し、これを電圧発生器６、アドレスバッファ及びコントローラ８、センスアンプ及び書き込みドライバを含むページバッファ９及びグローバルワードライン（ＧＷＬ）電圧スイッチ回路（以下、ＧＷＬ電圧スイッチ回路という。）１５へ出力する。電圧発生器６は種々の制御電圧を発生し、これをウェルコントロールユニット５、ＧＷＬ電圧スイッチ回路１５及びロウデコーダ４ａへ出力する。電圧発生器６から発生される電圧を基礎として、ウェルコントロールユニット５はウェル制御電圧を発生し、これをＮＡＮＤメモリアレイ２のＰウェル１０４及びＮウェル１０２へ出力する。ＧＷＬ電圧スイッチ回路１５は、電圧発生器６からの予め決められたＧＷＬ電圧を切換し、この電圧をロウデコーダ４ａへ出力する。

アドレスバッファ及びコントローラ８はロウ及びカラムアドレス並びにアドレス信号を発生し、これをロウデコーダ４ａ、ＧＷＬ電圧スイッチ回路１５及びカラムデコーダ４ｂへ出力する。ロウデコーダ４ａは、入力されるアドレスを、ＮＡＮＤメモリアレイ２のワードラインＷＬに対応する物理アドレスにデコードする。カラムデコーダ４ｂは、入力されるアドレスを、ＮＡＮＤメモリアレイ２のビットラインＢＬに対応する物理アドレスにデコードする。

外部デバイスとＮＡＮＤメモリアレイ２との間のデータの入出力は、入出力ピン（Ｉ／Ｏピン）１０Ｐ、入出力インタフェース（Ｉ／Ｏインタフェース）１０、カラムデコーダ４ｂにより制御されるカラムスイッチ回路１４、コントロールロジック７により制御されるページバッファ９及びビットラインスイッチ回路（以下、ＢＬスイッチ回路という。）１３を経由して行われる。

ＮＡＮＤメモリアレイ２の全体領域は複数のブロック１２に分割され、各ブロック１２は複数（例えば、３２本又は６４本ほか）のワードラインＷＬへ接続されるセルストリングを含み、各ブロック１２は幾つかのページ３を含み、各ページ３は１つのワードラインに対応する。ページ３は、複数（例えば、６６個、１３２個又はそれ以上）のセクタ１１に分割される。

図１２は、本発明による好ましい一実施形態の図３のＮＡＮＤフラッシュメモリデバイス８０のためのプログラミング方法を示すタイミング図である。

以下、図１及び図１２を参照して、図３のＮＡＮＤフラッシュメモリデバイス８０のためのプログラミング方法について説明する。期間ｔ＜ｔ０（ｔ０＝０）において、選択されないビットラインＢＬ２〜ＢＬｎへと電圧Ｖ１が印加されてプログラミングが禁止される一方、選択されるビットラインＢＬ１は接地されて同一のセルがプログラムされる。さらに、ソースラインＳＬへは電圧Ｖ２が印加され、（ＳＧＤＬトランジスタのゲートへ接続される）選択されるゲートラインＳＧＤＬへは電圧Ｖ３が印加され、電圧Ｖ３は電圧Ｖ４へ降下され、ワードラインＷＬ１〜ＷＬｘ及び（ＳＧＳＬトランジスタのゲートへ接続される）選択されるゲートラインＳＧＳＬは電圧０Ｖに設定されるように接地される。

この好ましい実施形態では、電圧Ｖ１は約２．４Ｖに設定され、電圧Ｖ２は約１．９Ｖに設定され、電圧Ｖ３は約５Ｖに設定され、電圧Ｖ４は約１．５Ｖに設定される。期間ｔ＜ｔ０において、セルストリング内の電子はＳＧＤＬトランジスタを介してＶ３でビットラインＢＬ１〜ＢＬｎへと掃き出され、セルチャネル内の電子密度が低減される。ゲートラインＳＧＤＬへ印加されるバイアス電圧を電圧Ｖ３から電圧Ｖ４へ変更すると、ＳＧＤＬトランジスタ及びＳＧＳＬトランジスタでの接続が、ビットラインＢＬ又はソースラインＳＬからセルストリングへの電子の逆流を防止するために切断される。

また、ワードラインＷＬ１〜ＷＬｘへと正電圧を印加してビットラインへのキャリア移動をアシストする一方、ゲートラインＳＧＤＬへＶ３電圧を印加することも効果的である。しかしながら、セルストリングの長さは長すぎて電子をビットラインＢＬへ完全に移動させることはできず、移動はセルストリングにおけるプログラムされたデータパターンに依存することから、過剰なチャネル電子を移動させるにはこれでは不十分である。セルストリング内の幾つかのメモリセルがプログラムされた状態にあるとき、メモリセル内のプログラムされたセルと選択されたＳＧＳＬトランジスタとの間の電子がビットラインＢＬへ移動することは困難である。

図１２を参照すると、期間ｔ＜ｔ０において、（選択されたＳＧＤＬトランジスタのゲートへ接続される）選択されたゲートラインＳＧＤＬへ印加される電圧は、電圧Ｖ３から電圧Ｖ４へ変更される。電圧Ｖ４は、ビットラインＢＬから選択されたＳＧＤＬトランジスタを介するストリングチャネル電位を遮断するために電圧Ｖ３より低くなるように設定される。これらのプロセスは、従来技術のそれに類似する方法で行われる。

本発明のプログラミング方法は、期間ｔ１＜ｔ＜ｔ２において正電圧Ｖ６を印加するブーストフェーズに先立って期間ｔ０＜ｔ＜ｔ１でワードラインＷＬ１〜ＷＬｘへと負電圧Ｖ５を印加するステップを含むことによって特徴づけられる。

図１３は、図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であって、期間ｔ０＜ｔ＜ｔ１の間のＳｉ界面における電子密度を示し、図１４は、図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った垂直エネルギーバンド図であって、期間ｔ０＜ｔ＜ｔ１の間のそのセルチャネルにおける電子密度を示す。図示を単純にするために、図１３には、ワードラインＷＬ１〜ＷＬｘより選択される５つのワードラインＷＬ１〜ＷＬ５のみが示される。すなわち、図１３及び図１４は、セルストリング内のすべてのセルが消去される事例における水平及び垂直バンド図を示している。

この期間では、すべてのワードラインＷＬが負電圧−５Ｖで負にバイアスされ、フローティングゲート等の電荷蓄積層は所定の電圧より下げられてメモリセルのチャネルがオフにされ、続いて、あらゆるチャネル領域のＳｉ表面に正孔が蓄積される。このとき、プログラミング電圧Ｖｐｒｇはパス電圧Ｖｐａｓｓに等しく、パス電圧Ｖｐａｓｓは−５Ｖの負電圧である。セルストリング内の蓄積されたこれらの正孔は、界面トラップ等のドナー型捕獲センタをイオン化し、捕獲センタは電子を捕獲して中和させるが、これは、電子と正孔の再結合プロセスを基礎として行われる。従って、正孔はあらゆるチャネル領域において優勢を占めるが、電子はソース領域及びドレイン領域内に部分的に残り、電子との再結合は接合部の近くで発生する。電子を低減するこの方法は、ワードラインＷＬへ印加される負電圧Ｖ５がメモリセルのしきい値電圧Ｖｔｈ以下の電圧に設定されてもよい場合にも利用可能である。この動作時のバイアス条件は、セルストリング全体における過剰電子総量を低減する上で効果的である。

図１及び図１２を参照すると、ワードラインＷＬ１〜ＷＬｘへと印加されるプログラミング電圧Ｖｐｒｇは、タイミングｔ１において電圧Ｖ５から電圧Ｖ６へ変更され、電圧Ｖ６は次に期間ｔ１＜ｔ＜ｔ２においてこれらへ印加される。電圧Ｖ６は、メモリセルのしきい値電圧Ｖｔｈ以上の正電圧に設定される。この好ましい実施形態では、電圧Ｖ６は約６Ｖに設定される。図１２に示すように、期間ｔ１＜ｔ＜ｔ２において、正電圧Ｖ６は、チャネルがブーストされて熱的非平衡状態下で正孔が基板へと掃き出されるようにワードラインＷＬ１〜ＷＬｘへと印加され、この場合、再結合されない電子は再び表面へと誘起され、イオン化されたドナー型界面トラップにより捕獲されて中和される。ソース及びドレインからの残余電子の一部は、チャネル領域へ移動される。その結果、チャネル電子の多くがこの再結合プロセスによって低減される。

図１５は、図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であって、期間ｔ１＜ｔ＜ｔ２の間のＳｉ界面における電子密度を示し、図１６は、図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った垂直エネルギーバンド図であって、期間ｔ１＜ｔ＜ｔ２の間のそのセルチャネルにおける電子密度を示す。図１５及び図１６では、図示を単純にするために、ワードラインＷＬ１〜ＷＬｘより選択されるワードラインＷＬ１〜ＷＬ５のみが示される。

この期間では、プログラミング電圧Ｖｐｒｇはパス電圧Ｖｐａｓｓに等しく、パス電圧Ｖｐａｓｓは６Ｖの正電圧である。前記動作の場合、それぞれセルチャネルに沿った水平及び垂直バンド図を示す図１５及び図１６に示すように、電子密度は従来技術のそれよりはるかに低くなる。これは、期間（ｔ０＜ｔ＜ｔ１）の間に負電圧であるゲートバイアス電圧Ｖ５の条件下で誘起される再結合センタにおける電子との再結合によるチャネル表面に正孔が蓄積されることにより、電子の数が大幅に減らされるためである。

図１７は、図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った概略縦断面図及び水平エネルギーバンド図であって、期間ｔ２＜ｔ＜ｔ３の間のＳｉ界面における電子密度を示し、図１８は、図３のＮＡＮＤフラッシュメモリデバイス８０の禁止セルストリングに沿った垂直エネルギーバンド図であって、期間ｔ２＜ｔ＜ｔ３の間のそのセルチャネルにおける電子密度を示す。図示を単純にするために、図１７及び図１８では、ワードラインＷＬ１〜ＷＬｘより選択されるワードラインＷＬ１〜ＷＬ５のみが示される。

図１及び図１２を参照すると、選択されたワードラインＷＬ３へ印加されるプログラミング電圧Ｖｐｒｇは、タイミングｔ２において電圧Ｖ６から電圧Ｖ７へ変更され、電圧Ｖ７は次に期間ｔ２＜ｔ＜ｔ２においてこれらへ印加される一方、パス電圧Ｖｐａｓｓはなおも、図１７に示すように、他のワードラインＷＬ１、ＷＬ２、ＷＬ４及びＷＬ５へ印加される。さらに、選択されたビットラインＢＬ１へ印加される電圧は、タイミングｔ２において電圧Ｖ１から電圧０Ｖへ変更され、よって選択されたセルは期間ｔ２＜ｔ＜ｔ３においてプログラムされる。電圧Ｖ７は電圧Ｖ６より高くなるように設定され、この好ましい実施形態において電圧Ｖ７は約２０Ｖ又はそれ以上である。

図１及び図１２に示すように、期間ｔ２＜ｔ＜ｔ３において、選択されたワードラインＷＬ３へはプログラミング電圧Ｖｐｒｇ＝Ｖ６が印加される一方、、図１７に示すように、他のワードラインＷＬ１、ＷＬ２、ＷＬ４及びＷＬ５へはパス電圧Ｖｐａｓｓ＝Ｖ６が印加されることから、このとき、ビットラインＢＬ２へ印加される電圧はＶ１レベルであるように保持され、大部分の電子はドリフト及び拡散電荷駆動移動によって横方向へ移動されて選択されたワードラインＷＬ３の下の禁止セルのチャネル内に集められる。幾つかの電子は既に、電子が収集される前に、セルチャネルに沿った水平及び垂直バンド図を個々に示す図１７及び図１８に示すように、先行する期間（ｔ１＜ｔ＜ｔ２）の間に先に説明したメカニズムによって大幅に低減される。禁止セルの表面電位は、本発明の第１の好ましい実施形態の手順をにより電子密度が大幅に減少されることに起因して、高い電位レベルに維持されることが可能である。従って、ゲート酸化膜における電界を、如何なる電子トンネル現象も回避するために十分なように下げることができる。その結果、プログラムディスターブは、本発明のこの好ましい実施形態の動作によって効果的に回避される。

図１９は、前記好ましい実施形態、前記従来技術及びＶｐａｓｓディスターブの事例に係る、ＮＡＮＤフラッシュメモリデバイスのＶｐａｓｓ電圧に対するしきい値電圧Ｖｔｈのディスターブ特性を示すグラフである。すなわち、図１９は、本発明とセルフブーストを有する従来技術との間でプログラムディスターブ特性が比較される実験の結果を示している。図１９から明らかであるように、プログラムディスターブはパス電圧Ｖｐａｓｓの広範な領域にわたって従来技術のそれより大幅に抑圧される。

本発明の前記好ましい実施形態に係るプログラミング方法は、フローティングゲートの電位が異なることに起因して表面電位が一様でない種々のデータパターンのＮＡＮＤフラッシュメモリセルストリングの事例へも適用可能である。また、本プログラミング方法は、ＳＯＮＯＳ（シリコン−酸化膜−窒化膜−酸化膜−シリコン）ＮＡＮＤフラッシュメモリ等の電荷トラップ型ＮＡＮＤフラッシュメモリへも適用可能であるが、その理由は、このようなメモリもまたプログラムディスターブを受けることにある。正のプログラミング電圧Ｖｐｒｇ＝Ｖ７をワードラインＷＬへ印加する前に負電圧Ｖ６をすべてのワードラインＷＬへ印加する方法は、ワードラインＷＬと半導体基板１００との間に強誘電物質を使用するＮＡＮＤフラッシュメモリにも適用可能である。

さらに、本発明の前記好ましい実施形態のプログラミング方法は、シングルレベルセル（ＳＬＣ）デバイスだけでなくマルチレベルセル（ＭＬＣ）デバイスに関してもＮＡＮＤフラッシュメモリのプログラムディスターブ問題を解決するために、１つのページ内に複数のセクタをプログラムできるようにする。

図３８Ａは、従来技術に係る、８ＫＢのページ３の単位を使用する不可能なランダムプログラミングを示すＮＡＮＤメモリアレイ２のブロック１２の概略ブロック図であり、図３８Ｂは、本発明の好ましい実施形態に係る、５１２ＫＢのセクタ１１の単位を使用するランダムプログラミングが可能なＮＡＮＤメモリアレイ２のブロック１２の概略ブロック図である。従来技術を示す図３８Ａでは、Ｖｐａｓｓディスターブに起因してランダムプログラミングは不可能であるが、図３８Ｂから明らかであるように、Ｖｐａｓｓディスターブ問題を解決できる好ましい実施形態の場合はランダムプログラミングが可能である。言い替えれば、前記好ましい実施形態では、ソース側からの順次プログラミング並びにランダムプログラミング動作が可能である。

本発明の前記好ましい実施形態によれば、より高い信頼性及びパフォーマンスを有するＮＡＮＤフラッシュメモリを提供することができる。ＮＡＮＤメモリデバイスのための提案するプログラミング方法は、正孔をチャネル表面において蓄積させるために、メモリチャネルをブーストする前に負電圧を印加することによって、より高いプログラムディスターブ耐性をもたらす。プログラミングディスターブを引き起こすチャネル電子は負電圧期間（ｔ０＜ｔ＜ｔ１）を通じて排除され、その結果、不良ブーストの問題が防止される。

さらに、プログラムディスターブ問題は開発中のＳＯＮＯＳ又はＴＡＮＯＳ（ＴａＮ／Ａｌ_２Ｏ_３／酸化膜／Ｓｉ）ＮＡＮＤメモリデバイスにおいてより重大であることから、ＮＡＮＤメモリデバイスのためのプログラミング方法は電荷トラップ型ＮＡＮＤに対して極めて有用である。

第２の好ましい実施形態．
提案している負のゲート電圧を使用するプログラミング方法は、以下で説明するロウデコーダ４ａによって実行することができる。

図２０Ａは、本発明の第２の好ましい実施形態に係るロウデコーダ４ａの高電圧レベルシフタ（以下、ＨＶＬＳという。）２１及びワードラインドライバ（以下、ＷＬドライバという。）２２の構造を示す概略回路図であり、図２０Ｂは、本発明の第２の好ましい実施形態に係るロウデコーダ４ａの高電圧レベルシフタ（以下、ＨＶＭＶＬＳという。）２４及びＷＬドライバ２２の構造を示す概略回路図であり、図２１Ａは、前記第１の好ましい実施形態の図１２のタイミング図を基礎とする前記第２の好ましい実施形態のプログラミング方法を示すタイミング図である。すなわち、図２１Ａは、図３、図２０Ａ及び図２０Ｂのロウデコーダ４ａを適用して動作させることができる図１２のタイミング図を基礎とする本発明の第２の好ましい実施形態に係るプログラミングシーケンスを示す。

図２０Ａを参照すると、ロウデコーダ４ａは、ブロック選択信号ＢＬＫ及び反転されたブロック選択信号

を出力するブロックデコーダ２３と、ＭＯＳトランジスタ１７ａ、２０ａ及びＴｒ１〜Ｔｒ４を含み、反転されたブロック選択信号

に応答して信号ＰＡＳＶを出力するＨＶＬＳ２１と、ＭＯＳトランジスタＴｓｓ、Ｔｓｇ、Ｔｗｉ、Ｔｗｊ及びＴｗｋを含み、信号ＰＡＳＶに応答して個々の電圧ＳＧＤＬ、ＷＬｉ、ＷＬｊ及びＷＬｋを発生するＷＬドライバ２２とを含む。図２０Ａのロウデコーダ４ａは、Ｐウェル１０４へ正電圧を印加することにより負電位が達成されることからワードラインＷＬへ負電圧を印加する必要がない図２８及び図２９のタイミング図に使用される。図２０Ｂのロウデコーダ４ａは、図２１Ａ、図２１Ｂ、図２２及び図２３の他のタイミング図に使用される。

図２０Ｂを参照すると、別の好ましい実施形態に係るロウデコーダ４ａは、ブロック選択信号ＢＬＫ及び反転されたブロック選択信号

を出力するブロックデコーダ２３と、中間電圧レベルシフタ（以下、ＭＶＬＳという。）２５及びＭＯＳトランジスタＴｒ１〜Ｔｒ４を含むＨＶＭＶＬＳ２４と、ＷＬドライバ２２とを含む。このとき、ＭＶＬＳ２５はブロック選択信号ＢＬＫに応答して出力信号を出力し、ＨＶＭＶＬＳ２４は信号ＰＡＳＶをＷＬドライバ２２へ出力する。

入力されたアドレスに応答して１つのブロックが選択されると、図２０Ａ及び図２０Ｂのブロックデコーダ２３はハイレベルを有するブロック選択信号ＢＬＫを出力する。ハイレベルを有するブロック選択信号ＢＬＫに応答して、信号ＰＡＳＶはＶＰＰレベルへ変更され、次に、ＷＬドライバ２２のＭＯＳトランジスタＴｓｇ、Ｔｗｉ、Ｔｗｊ及びＴｗｋがオンにされ、ワードラインＷＬｉ、ＷＬｊ及びＷｌｋ及びＳＧＤＬの個々の電圧はそれぞれグローバルワードラインＧＷＬｉ、ＧＷＬｊ及びＧＷＬｋ及びゲートラインＧＳＧＤＬの個々の電圧と同一になる。

一方、ブロックが非選択されれば、ブロックデコーダ２３はローレベルを有するブロック選択信号ＢＬＫを出力し、次に信号ＰＡＳＶがＶＭＭレベルになる。このとき、ＷＬドライバ２２のＭＯＳトランジスタＴｓｇ、Ｔｗｉ、Ｔｗｊ及びＴｗｋがオフにされ、次にワードラインＷＬ及びゲートラインＳＧＤＬがグローバルワードラインＧＷＬｉ、ＧＷＬｊ及びＧＷＬｋ及びゲートラインＧＳＧＤＬから絶縁される。これは、ワードラインＷＬは「フローティング」状態にあるが、反転されたブロック選択信号

はハイレベルを有することからゲートラインＳＧＤＬはＭＯＳトランジスタＴｓｓによって０Ｖに設定されることを意味する。

図２０Ｂを参照すると、ＨＶＭＶＬＳ２４は高い正電圧ＶＰＰ側の回路と、負電圧ＶＭＭ側の回路とを含み、ＨＶＭＶＬＳ２４は出力信号ＰＡＳＶをＷＬドライバ２２へ出力する。ＶＰＰ側の回路は、Ｎチャネルディプレッション型ＭＯＳトランジスタＴｒ１と、Ｐチャネルエンハンスメント型ＭＯＳトランジスタＴｒ３とを含む。ＶＰＰ側の回路は、入力されるブロック選択信号ＢＬＫに応答するＶＰＰレベルシフタとして動作する。さらに、ＭＶＬＳ２５は、２つのＭＯＳトランジスタのインバータ１８を含む６つのＭＯＳトランジスタ１６〜２０を含み、これらは高い正電圧ＶＸＤと負電圧ＶＭＭとの間に設けられる。

信号ＰＡＳＶが０Ｖ又はＶＭＭであれば、ＭＯＳトランジスタＴｒ１は４Ｖの電圧より低い電圧を通すようにオンにされ、次に、信号ＶＸ＝５Ｖに起因してＭＯＳトランジスタＴｒ３は遮断状態になり、信号ＰＡＳＶは安定状態になる。信号ＰＡＳＶが約４Ｖ（＝ＶＸＤ−ＭＯＳトランジスタＴｒ４のＶｔｈ）の電圧から開始されれば、ＭＯＳトランジスタＴｒ１は７Ｖの電圧より高い電圧を通すようにオンにされ、次に、ＭＯＳトランジスタＴｒ３がオンにされ、信号ＰＡＳＶの電圧が上昇するように信号ＰＡＳＶの信号ラインへ電圧７Ｖが印加される。このフィードバックは、ＰＡＳＶ＝ＶＰＰの条件下で終了する。

一方、ＨＶＭＶＬＳ２４のＶＭＭ側の回路は、Ｎチャネルディプレッション型ＭＯＳトランジスタＴｒ２と、Ｎチャネルエンハンスメント型ＭＯＳトランジスタＴｒ４と、ＭＶＬＳ２５とを含む。ＭＶＬＳ２５は、電圧ＶＸＤとＶＭＭとの間のレベルシフタとして動作する。このとき、ブロック選択信号ＢＬＫがハイレベルを有していれば、ＭＶＬＳ２５はＭＯＳトランジスタＴｒ４のソースへ電圧ＶＸＤを出力する。これに対して、ブロック選択信号ＢＬＫがローレベルを有していれば、ＭＶＬＳ２５はＭＯＳトランジスタＴｒ４のソースへ電圧ＶＭＭを出力する。ＭＯＳトランジスタＴｒ２は、ＭＯＳトランジスタＴｒ２側に位置するＭＯＳトランジスタＴｒ４のドレイン電圧を維持する電圧ドロッパとして作用する。前記ドレイン電圧は、ＭＯＳトランジスタＴｒ２及びＴｒ３の破壊電圧より低い。このとき、次式（２）が得られる。
［数２］
（Ｔｒ４のドレイン電圧Ｖｄ）＜ＶＰＰ−（ＶＸＤ＋│Ｔｒ２のＶｔｈ│）＝２２Ｖ
（２）

次に、ＭＯＳトランジスタＴｒ４は、ブロック選択信号ＢＬＫがハイレベルを有する場合に電流が電圧ソースＶＰＰからＭＯＳトランジスタＴｒ１７を介して電圧ＶＸＤへ流れないように、電圧ＶＸＤより低いそのソース電圧（＝ＭＶＬＳ２５からの出力電圧）を維持する。

ＷＬドライバ２２は、トランスファゲートＭＯＳトランジスタＴｓｇ、Ｔｗｉ、Ｔｗｊ、Ｔｗｋ及びＴｓｓを含む。ＭＯＳトランジスタＴｗｎ（ｎ＝ｉ，ｊ，ｋ）のそれぞれは、グローバルワードラインＧＷＬｎ（ｎ＝ｉ，ｊ，ｋ）をそれぞれローカルワードラインＷＬｎ（ｎ＝ｉ，ｊ，ｋ）と接続するために設けられる。ワードラインＷＬｎは、図１ＡのワードラインＷＬ１〜ＷＬｘに対応する。グローバルワードラインＧＷＬｎの電圧は、動作モード及び選択又は非選択モード等の条件によって制御される。

図２４は、本発明の前記第２の好ましい実施形態に係る、図３のグローバルワードライン電圧スイッチ回路（以下、ＧＷＬ電圧スイッチ回路という。）１５の構造を示す詳細な回路図である。図２４を参照すると、例えば、グローバルワードラインＧＷＬｎが選択され、プログラミングモードであれば、ＧＷＬ電圧スイッチ回路１５は、ゲートトランジスタＴｇ１〜Ｔｇ４のうちの１つを介して印加されるべき電圧ＧＷＬｎを０Ｖ、ＶＭＭ、Ｖｐａｓｓ、Ｖｐｒｇ及び０Ｖの順序で切換する。

図２０Ａ及び２０Ｂを参照すると、ゲートトランジスタＴｓｇは、グローバルラインＧＳＧＤＬをローカルラインＳＧＤＬと接続するために設けられる。ゲートトランジスタＴｓｓは、選択された状態の間にローカルラインＳＧＤＬを接地ＶＳＧＮＤと接続するために設けられる。一方、ゲートトランジスタＴｓｓは、選択されない状態の間に選択されないブロックがローカルラインＳＧＤＬの電圧を０Ｖに設定するために設けられる。ローカルラインＳＧＳＬはプログラミングモードの間に０Ｖに設定されることから、図２０Ａ及び図２０Ｂに図１のローカルラインＳＧＳＬが図示されていない。Ｔｒ２、Ｔｒ４、Ｔｒ１９、Ｔｒ２０、Ｔｓｇ、Ｔｗｉ、Ｔｗｊ、Ｔｗｋ、Ｔｓｓ等の負電圧ＶＭＭを処理するＮチャネルＭＯＳトランジスタは、半導体基板のトリプルウェル構造内に設けられるＮウェル内のＰウェル内に形成される。Ｐウェル１０４におけるＭＯＳトランジスタのこれらのノードは、図２０Ａ及び図２０Ｂに示すように電圧ＶＭＭのノードへ接続されるが、図２０Ａ及び図２０ＢにはＭＯＳトランジスタのＮウェル１０２接続部は示されていない。通常、Ｎウェル１０２のこれらのノードは、電源Ｖｄｄのノードへ接続される。

図２１Ａは、前記第１の好ましい実施形態の図１２のタイミング図を基礎とする前記第２の好ましい実施形態のプログラミング方法を示すタイミング図である。

図２１Ａを参照すると、選択されたブロックの場合、電圧ＶＭＭが−５Ｖに設定されるとワードラインＷＬへ負電圧ＶＭＭが印加される。このとき、電圧ＶＭＭはロウデコーダ４ａによるロウデコード動作の後に変更されて次に一定にされ、よって、選択されたブロックの信号ＰＡＳＶは電圧ＶＰＰに設定される。しかしながら、選択されないブロックの信号ＰＡＳＶは電圧ＶＭＭに等しく、ＷＬドライバ２２のゲートトランジスタＴｓｇ、Ｔｗｉ、Ｔｗｊ及びＴｗｋをオフにさせる。次に、グローバルラインＧＷＬｎ（ｎ＝ｉ，ｊ，ｋ）は、ＮＡＮＤメモリアレイ２のチャネル領域から電子を掃き出す期間の間は電圧ＶＭＭに設定される。

その結果、選択されたブロックのワードラインＷＬの電圧は、その期間のグローバルラインＧＷＬの電圧に従って０Ｖ、負電圧ＶＭＭ及び０Ｖの順序で変更される。この期間の後、グローバルワードラインＧＷＬはパス電圧Ｖｐａｓｓに設定され、プログラムすべき選択されたグローバルワードラインＧＷＬはプログラミング電圧Ｖｐｒｇに設定される。この例では、電圧ＶＰＰは、プログラミング電圧Ｖｐｒｇを印加する前の電圧１５Ｖより低い電圧である第１のステージと、プログラミング電圧Ｖｐｒｇを印加する間の電圧２０Ｖより高い電圧である第２のステージとを含む２つのステージを有するように設定される。これは、ＭＯＳトランジスタＴｒ２及びＴｒ３の破壊電圧を超えることを回避するためである。電圧ＶＰＰが３０Ｖの電圧に設定される一方、電圧ＶＭＭが負電圧−５Ｖに設定されれば、ＭＯＳトランジスタＴｒ２のドレインへ印加される破壊電圧は３５Ｖより高い電圧を必要とし、ＭＯＳトランジスタＴｒ３のドレインへ印加される破壊電圧は７Ｖより高く８Ｖまでの電圧を必要とする。しかしながら、電圧ＶＰＰが２つのステージで変更されれば、これらの要件は、従来の事例の場合に類似する方法で前記破壊電圧をそれぞれ３０Ｖ及び５Ｖまで緩和することができる。

図２１Ｂは、合計プログラミング時間を短縮するための前記第２の好ましい実施形態の別のプログラミング方法を示すタイミング図である。すなわち、図２１Ｂは、合計プログラミング時間を短縮する別の例を示す。従来の電圧ＶＭＭの設定速度は、ポンピングにより発生される電力供給の駆動性が小規模であることに起因して遅い。従って、この例は、早期電圧ＶＭＭ設定及び電圧ＶＭＭからＶｐａｓｓ電圧への直接的なＧＷＬ電圧切換を採用する。ブロックが選択される前に、すべてのブロックの信号ＰＡＳＶは電圧ＶＭＭになってすべてのブロックのＷＬドライバ２２のゲートトランジスタをオフにし、ＷＬドライバ２２のゲートトランジスタは、選択されたブロックに関して前記ブロックが選択された後にオンにされる。すると、選択されたブロックのワードラインＷＬへ電圧ＶＭＭが印加される。ＮＡＮＤメモリアレイ２のチャネル領域から電子を空にする期間の後、図２４のＧＷＬ電圧スイッチ回路１５は、０Ｖへの設定を介在させることなく電圧ＶＭＭからＶｐａｓｓ電圧へ切り換わる。この場合、電圧ＶＭＭはプログラミングが終了するまで−５Ｖに保持される。すると、ＭＯＳトランジスタＴｒ２及びＴｒ３の破壊電圧は、それぞれ３５Ｖ及び８Ｖより高い電圧を有する必要がある。しかしながら、ＭＯＳトランジスタＴｒ２のＰウェル１０４のノードがＭＯＳトランジスタＴｒ４側のそのソースへ接続され、Ｎウェル１０２のノードが電圧（ＶＸＤ＋│Ｔｒ２のＶｔｈ│）より高い電圧を有する電圧ソースへ接続されれば、ＭＯＳトランジスタＴｒ２の破壊問題を排除することができる。

図２３は、第２の好ましい実施形態の別のプログラミング方法を示すタイミング図であり、具体的には、ビットラインのプリチャージのタイミングと、ワードラインの負電圧設定のタイミングとの関係を示す。すなわち、図２３は、図２１Ｂのそれから変形された別の例を示している。図２３を参照すると、電圧ＶＭＭはグローバルワードラインＧＷＬが電圧ＶＭＭからＶｐａｓｓ電圧へ変わるタイミングの直後に−５Ｖから０Ｖへ変わるために必要とされ、電圧ＶＰＰも電圧ＶＭＭが０Ｖへ変更された直後に３０Ｖに変更される。ＭＯＳトランジスタＴｒ２及びＴｒ３の破壊問題は、電圧ＶＭＭ及びＶＰＰの変化が遅く、電圧ＶＰＰ＝１５ＶはＭＯＳトランジスタＴｒ２及びＴｒ３を介してＶｐａｓｓ電圧を通すように設定するために十分な高さであることから克服することができる。

図２２は、第２の好ましい実施形態のタイミング図から変形された別のプログラミング方法を示すタイミング図である。すなわち、図２２は、ビットライン（ＢＬ）プリチャージのタイミングと、ワードラインＷＬの負電圧を設定するタイミングとの関係を示す。メモリセルチャネル内の電子はＢＬプリチャージ期間の間に移動することから、ワードラインＷＬへ負電圧を設定するタイミングはＢＬプリチャージの後に設定されるべきである。しかしながら、合計プログラミング時間を短縮するために、ＢＬプリチャージの時間間隔とワードラインＷＬへ負電圧を印加する時間間隔とはオーバーラップされるべきである。

図２４は、本発明の前記第２の好ましい実施形態に係る、図３のグローバルワードライン電圧スイッチ回路（以下、ＧＷＬ電圧スイッチ回路という。）１５の構造を示す詳細な回路図である。図２４を参照すると、ＧＷＬ電圧スイッチ回路１５は、２つのＨＶＭＶＬＳ２４−１及び２４−２と、２つのＭＶＬＳ２５−１及び２５−２と、４つのトランスファゲートＭＯＳトランジスタＴｇ１〜Ｔｇ４とを含む。ＧＷＬ電圧スイッチ回路１５は、選択される制御信号を有する電圧に対応するトランスファゲートトランジスタＴｇ１〜Ｔｇ４を切換することによって、Ｖｐｒｇ、Ｖｐａｓｓ、０Ｖ又はＶＭＭの出力電圧をグローバルワードラインＧＷＬｘへ出力する。

このとき、Ｖｐｒｇ＿ＳＥＬ信号がハイレベルになると、ＨＶＭＶＬＳ２４−１は、グローバルワードラインＧＷＬｘのノードが電圧Ｖｐｒｇになるように、トランスファゲートトランジスタＴｇ１のゲートへ電圧ＶＰＰを出力する。Ｖｐａｓｓ＿ＳＥＬ信号がハイレベルになると、ＨＶＭＶＬＳ２４−２は、グローバルワードラインＧＷＬｘのノードが電圧Ｖｐａｓｓになるように、トランスファゲートトランジスタＴｇ２のゲートへ電圧Ｖｐａｓｓを出力する。０Ｖ＿ＳＥＬ信号がハイレベルになると、ＭＶＬＳ２５−１は、グローバルワードラインＧＷＬｘのノードが電圧０Ｖになるように、トランスファゲートトランジスタＴｇ３のゲートへ電圧ＶＸＤを出力する。ＭＶ＿ＳＥＬ信号がハイレベルになると、ＭＶＬＳ２５−２は、グローバルワードラインＧＷＬｘのノードが電圧ＶＭＭになるように、トランスファゲートトランジスタＴｇ４のゲートへ電圧ＶＸＤを出力する。この好ましい実施形態では、負電圧ＶＭＭを処理するために、トランスファゲートトランジスタＴｇ１〜Ｔｇ４を半導体基板１００のトリプルウェル構造内に形成する必要がある。

図２５は、本発明の前記第２の好ましい実施形態に係る、図３のロウデコーダ４ａの変形された構造を示す詳細な回路図である。図２５を参照すると、ロウデコーダ４ａは、ＨＶＬＳ２６−１〜２６−４と、ＭＶＬＳ２５−０と、５つのゲートトランジスタＴｒｇ１〜Ｔｒｇ５と、５つのゲートトランジスタＴｓｓ、Ｔｓｇ、Ｔｗｉ、Ｔｗｊ及びＴｗｋとを含む。

ブロック選択アドレス信号

はそれぞれ、ＨＶＬＳ２６−１〜２６−４を介してＰチャネルＭＯＳトランジスタＴｒｇ１〜Ｔｒｇ４のゲートへ接続される。ＰチャネルＭＯＳトランジスタＴｒｇ１〜Ｔｒｇ４のそれぞれはブロック選択信号をデコードし、そのブロックが選択されると、電圧ＶＰＰが通過してゲートトランジスタＴｓｇ、Ｔｗｉ、Ｔｗｊ及びＴｗｋのゲートへ信号ＰＡＳＶを発生するかどうかを切り換える。しかしながら、トランジスタＴｒｇ１〜Ｔｒｇ４は、この事例にトランジスタＴｇ５が設けられるように、前記ブロックが選択されなければオフにされる。

電圧ＶＰＰは、トランジスタＴｒｇ１〜Ｔｒｇ４のすべてがオンにされる場合に限ってトランジスタＴｒｇ１〜Ｔｒｇ４を通過し、信号ＰＡＳＶを発生させる。ブロック選択アドレス信号

が活性化される前に、これらの信号

はハイレベルに設定され（すなわち、すべて非選択され）、リセット信号ＸＲＳＴはハイレベルに設定され、次に信号ＰＡＳＶが電圧ＶＭＭに設定される。この後、ブロック選択アドレス信号

は活性化され、リセット信号ＸＲＳＴはローレベルに設定され、次に信号ＰＡＳＶは選択されないブロックに対して電圧ＶＭＭを保持する。しかしながら、信号ＰＡＳＶは、選択されたブロックに対しては電圧ＶＰＰに変更される。ＭＶＬＳ２５−０は、電圧ＶＭＭ又は電圧Ｖｄｄ（３Ｖ）のいずれかを出力するレベルシフタである。ＨＶＬＳ２６−１〜２６−４のそれぞれは、電圧０Ｖ又は電圧ＶＰＰのいずれかを出力するレベルシフタである。

図２６は、図２４のＧＷＬ電圧スイッチ回路１５及び図２５のロウデコーダ４ａによって実行されるプログラミング方法を示すタイミング図である。図２６のタイミング図は、図２１のタイミング図とほぼ同一であるが、図２１のそれと図２６との主たる相違点は、下記の通りである。
（１）リセット信号ＸＲＳＴに応答して、信号ＰＡＳＶは負電圧ＶＭＭに設定され、次に選択されたブロックの信号ＰＡＳＶはＶＰＰに設定され、ワードラインＷＬの電圧は負電圧ＶＭＭへ変更されてその後はこれが保持される。
（２）選択されないブロックの信号ＰＡＳＶの信号ラインへ負電圧ＶＭＭを印加するために、ゲートトランジスタＴｇ５は、負のＶＭＭが印加されるとオンにされる。

図２７は、図２４のＧＷＬ電圧スイッチ回路１５及び図２０Ｂのロウデコーダ４ａによって実行され、図２１Ａのタイミング図から変形される、それぞれが負電圧を有する複数のワードラインと正電圧を有するＰウェル１０４との組み合わせを有するプログラミング方法を示すタイミング図である。図２７のこのプログラミング方法において、ワードラインＷＬに対する負のポンピング及びＰウェル１０４に対する正のポンピングの負担が低減するような相乗効果は、適切な選択によって完全に予想されることが可能である。例えば、Ｐウェル１０４の電位が電圧ソースＶｄｄにより発生される電圧２．５Ｖに設定されると、負電圧ＶＭＭは、−５Ｖではなく−２．５Ｖの負電圧に設定される。従って、負のポンピング回路のサイズを大幅に縮小し、ポンピング効率を上げることができる。その結果、消費電力も大幅に下がる。

上述したロウデコーダ４ａにおいて使用するための回路及び／又はその動作タイミングは、他の多くの変形例を利用可能である。例えば、ワードラインの負の期間の間は、ＮＡＮＤメモリアレイ２のチャネル領域における電子除去の効果を高めるために、互いに隣接する幾つかのブロックが同時に選択される。実際にプログラムされる選択されたブロックは、この幾つかのブロックの中心付近に位置決めされる。これは、幾つかのアドレス信号を「選択」させることによって容易に実現される。

他の例は、負電圧がブロック内のすべてのワードラインＷＬへは印加されないというものである。例えば、ワードラインＷＬ１５が実際にプログラムされるものとすると、負電圧は、ワードラインＷＬ１５に隣接するワードラインＷＬ１０〜ＷＬ２０へと印加されるが、他のワードラインＷＬ１〜ＷＬ９及びＷＬ２１〜ＷＬｘへは電圧が印加されず、０Ｖに維持される。これは、ポンピング電力の節約に繋がる。

図２８は、本発明による第２の好ましい実施形態の変形例である図３のＮＡＮＤフラッシュメモリデバイス８０のためのプログラミング方法を示すタイミング図である。図２８に示すように、図２８と図１２との相違は次の通りである。すなわち、期間ｔ０＜ｔ＜ｔ１では、ワードラインＷＬへ負電圧Ｖ５は印加されないが、同一の期間において、４Ｖの正電圧ＣＰＷがＰウェル１０４へ印加される。

図２０Ａのロウデコーダ４ａの場合、ワードラインＷＬへ負電圧を印加する代わりにＰウェル１０４が正にバイアスされ得ることから、従来のロウデコーダが利用可能である。ロウデコーダ４ａの動作回路は、従来技術のそれと全く同一である。

図２９は、図２８のタイミング図を基礎とする図２４のＧＷＬ電圧スイッチ回路１５及び図２０Ａのロウデコーダ４ａによって実行されるプログラミング方法を示すタイミング図である。すなわち、図２９は、選択されたブロック及び選択されないブロックにおけるワードラインＷＬ及びゲートラインＳＧＤＬの波形を示している。図２９を参照すると、選択されたブロックにおけるワードラインＷＬは、正電圧ＶＰＷに対するＰウェル１０４（ＣＰＷ）バイアス期間の間に、Ｐウェル１０４の電位に対して負電位状態になる。Ｐウェル１０４へ正のバイアス電圧ＶＰＷが印加される場合、ビットラインＢＬ及びソースラインＳＬは周辺回路から絶縁されることが必要である（ビットラインＢＬの場合、ビットラインスイッチトランジスタ１３がその経路を切断する。）が、これは、ビットラインＢＬ及びソースラインＳＬの電圧がＰウェル１０４とビットラインＢＬ及び／又はソースラインＳＬとの間の容量結合によってほぼＰウェル１０４の電位と同一の電圧まで上昇されるためである。同一の理由で、選択されないワードラインＷＬの電圧も上昇される。図２９において、「Ｆ」はフローティング状態における「フローティングレベル」を意味し、この場合、信号ラインは、信号ラインと周辺回路とを接続するためにトランスファゲートトランジスタをカットオフすることによって絶縁される。Ｎウェル１０２へのバイアス電圧は設計が極めて単純なものであり、図示されていない。

図３０は、図２８のそれに類似する他のＳＧＤＬ信号設定事例におけるプログラミング方法を示すタイミング図である。図３０を参照すると、ゲートラインＳＧＤＬの電圧は、ビットラインをプリチャージする第１のステージＶＳＧ１、負のバイアス電圧である第２のステージＶＳＧ２及びプログラミング動作である第３のステージＶＳＧ３を含む３つのステージに適するように制御される。

第３の好ましい実施形態．
以下、本プログラミング方法によってもたらされる、ファイルシステムアプリケーションに活用される利点について述べる。

図３４Ａは、従来技術による部分的なプログラミングの後のプログラムディスターブによるしきい値電圧Ｖｔｈのシフトを示すグラフであり、図３４Ｂは、本発明の好ましい実施形態に係る部分的なプログラミングの後のプログラムディスターブによるしきい値電圧Ｖｔｈのシフトを示すグラフである。図３４Ｃは、図３４Ａ及び図３４Ｂに使用されるページ３における部分的なプログラミングの単位を示す概略ブロック図であり、図３４Ｄは、図３４Ｂに使用されるソリッドステートドライブ（ＳＳＤ）等の記憶装置のプログラミングシーケンスを示す概略ブロック図である。

図３４Ａに示すように、従来のプログラミング方法では深刻なプログラムディスターブが発生するが、図３４Ｂに示すように、提案しているプログラミング方法では、プログラミング後は同一のページにおいてしきい値電圧（Ｖｔｈ）のシフトは見受けられず、この場合、プログラムディスターブは電子低減ステップの適用により大幅に抑圧される。

図３５Ａは、従来技術のプログラミングシーケンスに係る、ＮＡＮＤフラッシュメモリアレイ２のページ３におけるプログラムされたセルと浪費領域とを示す概略ブロック図であり、図３５Ｂは、本発明の好ましい実施形態のプログラミングシーケンス（ＮＯＰ（１つのページにおけるプログラミング動作の数）は限定されない）に係る、ＮＡＮＤフラッシュメモリアレイ２のページ３におけるプログラムされたセルと浪費領域とを示す概略ブロック図である。ＮＯＰに制限はなく、ページ３では複数の上書き動作が許容される。従って、図３５Ａに示すように、セクタベースのプログラミング等の連続する部分的プログラミングが許容される。これは、余分なブロックコピー動作を必要としないことから、図３５Ｂに示すように、ブロックの消去動作無しに同一のページ３の上書きによってファイル管理システムにおける高速ファイル更新を有効化する。

図３５Ｃは、ホストコンピュータ５０と本発明の好ましい実施形態のＮＡＮＤフラッシュメモリデバイス８０を有するＳＳＤ６０との組み合わせであるソフトウェアシステムの構造を示す概略ブロック図であり、図３５Ｄは、ホストコンピュータ５０と本発明の好ましい実施形態のＮＡＮＤフラッシュメモリデバイス８０を有するＳＳＤ６０との組み合わせであるハードウェアシステムの構造を示す概略ブロック図である。

ソフトウェアシステムを示す図３５Ｃを参照すると、ＳＳＤ６０は、ＮＡＮＤフラッシュメモリデバイス８０と、メモリデバイス（ＭＴＤ）６３と、フラッシュトランスレーション層（ＦＴＬ）６２とを含む。ホストコンピュータ５０は、オペレーティングシステム（ＯＳ）５１と、ファイルシステム５２と、アプリケーションインタフェース（ＡＰＩ）５３とを含む。このとき、フラッシュトランスレーション層（ＦＴＬ）６２は、インタフェース７０を介してファイルシステム５２へ接続される。

ハードウェアシステムを示す図３５Ｄを参照すると、ＳＳＤ６０は、ＮＡＮＤフラッシュメモリ８０と、ＮＡＮＤコントローラ６１と、バッファメモリ６１ｍとを含む。ホストコンピュータ５０は、ＣＰＵバス５８を介して接続されるＣＰＵ５５と、メインメモリ５６と、ブリッジ５７とを含む。このとき、ＮＡＮＤコントローラ６１はＳＡＴＡインタフェース７１を介してブリッジ５７へ接続される。

すなわち、図３５Ｃ及び図３５Ｄは、ＮＡＮＤフラッシュメモリデバイス８０において使用するための提案しているプログラミング方法を利用するＳＳＤシステムのソフトウェア及びハードウェアアーキテクチャを示している。このとき、ＳＳＤ６０は、ローエンドプロセッサ・マイクロプロセッサ等のＮＡＮＤコントローラ６１、並びにインタフェース７１を介してＮＡＮＤフラッシュメモリデバイス８０とホストコンピュータ５０との間にある少容量のＳＲＡＭ（バッファ）等のバッファメモリ６１ｍを含む。フラッシュトランスレーション層（ＦＴＬ）６２は、オペレーティングシステム（ＯＳ）５１とＮＡＮＤフラッシュメモリデバイス８０との間にコントローラによって形成され、これは、ＮＡＮＤフラッシュメモリデバイス８０上のブロック及びページへのセクタのマッピングを取り扱い、これにより、インプレースの大容量記憶デバイスの観点におけるファイルシステム５２が提供される。図３５Ｄのハードウェアブロックでは、フラッシュトランスレーション層（ＦＴＬ）６２はＮＡＮＤコントローラ６１として実装される。

ＮＡＮＤコントローラ６１の中の問題のバッファメモリ６１ｍのサイズは、ＮＯＰ（１つのページにおけるプログラミング動作の回数）の利点によって本発明の好ましい実施形態によりプログラミングディスターブが緩和されたＮＡＮＤフラッシュメモリデバイス８０のアップサイジングなページサイズに対抗して、「セクタサイズ」と称される指定されたサイズにまで縮小されることが可能である。ページ３は、指定されたセクタサイズ及び指定されたページサイズの分散によって２以上のセクタを含む。

ＮＡＮＤコントローラ６１のバッファメモリ６１ｍの指定されたサイズは１２８Ｂであることが可能であり、組み込みオペレーティングシステムの場合、これは１２８Ｂの単位におけるデータを変更する。さらに、ＮＡＮＤコントローラ６１のバッファメモリ６１ｍの指定されたサイズは２５６Ｂであることが可能であり、組み込みオペレーティングシステムの場合、従来技術のＮＡＮＤフラッシュメモリアレイにおけるセクタデータの更新を示す概略ブロック図である図３６に示すように、これは２５６Ｂの単位におけるデータを変更する。

ＮＡＮＤコントローラ６１のバッファメモリ６１ｍの指定されたサイズは、ＭｉｃｒｏｓｏｆｔのＷｉｎｄｏｗｓ ＸＰ（登録商標）等の一般的なオペレーティングシステムの場合で５１２Ｂであることが可能であり、これは、５１２Ｂの単位におけるデータを変更する。さらに、ＮＡＮＤコントローラ６１のバッファメモリ６１ｍの指定されたサイズは、ＭｉｃｒｏｓｏｆｔのＷｉｎｄｏｗｓ Ｖｉｓｔａ（登録商標）等の高度なオペレーティングシステムの場合で４ＫＢであることが可能であり、これは、４ＫＢの単位におけるデータを変更する。

ＮＯＰの効果は、ディスターブのないプログラミングの最大回数の結果がページ内のセクタ数とセクタフラグ記憶装置の指定数との和以上であるような事例において達成される。

セクタフラグ記憶装置の指定数はコントローラのアルゴリズムに依存し、これは、同時的プログラム並びに対応するセクタのプログラムによってゼロであることが可能であり、もしくは、特有の設計条件によって非ゼロの数であることが可能である。

セクタは、対応する選択されたページ３のＮＡＮＤフラッシュメモリアレイ２のスペア領域に格納されるセクタフラグによって使用済み状態又は空の状態に編成されることが可能であり、この場合、空のセクタは空のセクタのリンクリストに抽出され、このような情報は、そのコントローラプロセッサにより実行されるＮＡＮＤコントローラ６１のファームウェアによってアクセスされるＮＡＮＤフラッシュメモリアレイ２内の指定されたブロック１２に格納されることが可能である。

空のセクタのリンクリストは、ブロックを消去するアクションより前にあらゆるセクタ１１の完全な利用を有効化し、この場合、ＮＡＮＤフラッシュメモリアレイ２上の消去動作はブロック１２の単位によって実行される。あらゆるセクタ１１の完全な利用は、ページ再配置及びブロック再配置の回数を大幅に減少させる。この減少は、ページ内のセクタの数だけ可能性があるが、最悪と呼べる事例は、ページ３において１つのセクタ１１しか使用されない一方、残りのセクタ１１は空であって、次いでページ再配置又はブロック再配置が実行される場合である。ページ再配置又はブロック再配置の減少は、結果的に、ＮＡＮＤフラッシュメモリの利点及び対応するコントローラ管理により形成される記憶デバイスの寿命を延ばす。

図３７Ａは、本発明の第３の好ましい実施形態に係る、バッファメモリ６１ｍとＮＡＮＤメモリアレイ２との間の再配置方法を示す概略ブロック図である。

ＳＳＤ６０は、本発明の好ましい実施形態に係るＮＡＮＤフラッシュメモリデバイス８０と、ＮＡＮＤコントローラ６１とを含む。ＮＡＮＤコントローラ６１は、下記の効果を達成することができる。ＮＡＮＤコントローラ６１のバッファメモリ６１ｍのサイズは、ＮＯＰ（１つのページにおけるプログラミング動作の回数）の利点によって本発明の好ましい実施形態に係るＮＡＮＤフラッシュメモリデバイス８０のアップサイジングなページサイズに対抗して、「セクタサイズ」と称される指定されたサイズにまで縮小されることが可能である。ページ３は、指定されたセクタサイズ及び指定されたページサイズの分散によって２以上のセクタを含む。

ＮＡＮＤコントローラ６１のバッファメモリ６１ｍの指定されたサイズは１２８Ｂであることが可能であり、組み込みオペレーティングシステムの場合、これは１２８Ｂの単位におけるデータを変更する。さらに、ＮＡＮＤコントローラ６１のバッファメモリ６１ｍの指定されたサイズは２５６Ｂであることが可能であり、組み込みオペレーティングシステムの場合、これは２５６Ｂの単位におけるデータを変更する。

ＮＡＮＤコントローラ６１のバッファメモリ６１ｍの指定されたサイズは、ＭｉｃｒｏｓｏｆｔのＷｉｎｄｏｗｓ ＸＰ（登録商標）等の一般的なオペレーティングシステムの場合で５１２Ｂであることが可能であり、これは、５１２Ｂの単位におけるデータを変更する。さらに、ＮＡＮＤコントローラ６１のバッファメモリ６１ｍの指定されたサイズは、ＭｉｃｒｏｓｏｆｔのＷｉｎｄｏｗｓ Ｖｉｓｔａ（登録商標）等の高度なオペレーティングシステムの場合で４ＫＢであることが可能であり、これは、４ＫＢの単位におけるデータを変更する。

セクタ１１は、対応する選択されたページのＮＡＮＤフラッシュメモリアレイ２のスペア領域に格納されるセクタフラグによって使用済み状態又は空の状態に編成されることが可能であり、この場合、空のセクタは空のセクタのリンクリストに抽出され、このような情報は、そのコントローラプロセッサにより実行されるＮＡＮＤコントローラ６１のファームウェアによってアクセスされるＮＡＮＤフラッシュメモリアレイ２内の指定されたブロックに格納されることが可能である。

空のセクタのリンクリストは、ブロックを消去するアクションより前にあらゆるセクタの完全な利用を有効化し、この場合、ＮＡＮＤフラッシュメモリアレイ２の消去動作はブロック１２の単位によって実行される。あらゆるセクタ１１の完全な利用は、ページ再配置及びブロック再配置の回数を大幅に減少させる。この減少は、ページ３内のセクタの数だけ可能性があるが、最悪と呼べる事例は、ページ２において１つのセクタ１１しか使用されない一方、残りのセクタ１１は空であって、次いでページ再配置又はブロック再配置が実行される場合である。ページ再配置又はブロック再配置の減少は、結果的に、ＮＡＮＤフラッシュメモリデバイス８０及び対応するコントローラ管理により形成される記憶デバイスの寿命を延ばす。

ディスターブが緩和されたＭＬＣ ＮＡＮＤフラッシュメモリデバイス８０は、下記の効果を達成することができる。選択されたページに対するページプログラミングの回数（ＮＯＰ）は複数のディスターブ無しの回数で実行されることが可能であり、この回数は、ページ内のセクタ数とセクタフラグ記憶装置の指定数との和以上である。

提案しているＳＳＤシステムは、高信頼のシステム動作のための向上された消耗レートをもたらし、高度技術ＭＬＣ ＮＡＮＤフラッシュメモリデバイスのための費用効果的なコントローラエンジニアリングを導入する。

図３７Ｂは、本発明の第３の好ましい実施形態の第１の変形例に係る、バッファメモリ６１ｍとＮＡＮＤメモリアレイ２との間の再配置方法を示す概略ブロック図である。図３７Ｂに示すように、新しいデータは、提案するランダムプログラミングによって、データが既に格納されるページ３以外のページ３のセクタへ書き込まれてもよい。

図３７Ｃは、本発明の第３の好ましい実施形態の第２の変形例に係る、バッファメモリ６１ｍとＮＡＮＤメモリアレイ２との間の再配置方法を示す概略ブロック図である。図３７Ｃに示すように、新しいデータは、提案するランダムプログラミングによって、データが既に格納されるブロック１２以外のブロック１２のページのセクタへ書き込まれてもよい。

好ましい実施形態の要旨．
本発明の第１の態様によれば、半導体基板のＰウェル上に形成されるメモリセルアレイを含むＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法が提供される。メモリセルアレイは、複数のワードラインへ接続される複数のセルストリングを含む。本プログラミング方法は、プログラムすべきメモリセルをプログラムするステップより前に、セルストリングのチャネル、ソース領域及びドレイン領域における電子を低減するステップを含む。

前記プログラミング方法において、電子を低減するステップは、禁止セルをプログラミングするときにセルフブースト動作の間に、Ｐウェルのバイアス電圧より低い電圧となるようにワードラインをバイアスしてチャネル表面に正孔を蓄積することにより、電子と再結合する界面トラップをイオン化するステップを含む。

さらに、前記プログラミング方法において、前記低減するステップは、Ｐウェルに対してワードラインを負にバイアスするステップを含む。

さらに、前記プログラミング方法において、前記負にバイアスするステップは、Ｐウェルが接地された状態でワードラインに負電圧を印加するステップを含む。

またさらに、前記プログラミング方法において、前記低減するステップは、ワードラインに対してＰウェルを正にバイアスするステップを含む。

またさらには、前記プログラミング方法において、前記正にバイアスするステップは、ワードラインが接地された状態でＰウェルに正電圧を印加するステップを含む。

またさらには、前記プログラミング方法において、前記正にバイアスするステップは、Ｐウェルに正電圧を印加する一方、ワードラインに負電圧を印加するステップを含む。

本発明の第２の態様によれば、半導体基板のＰウェル上に形成されるメモリセルアレイを含むＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法が提案される。前記メモリセルアレイは、ワードラインへ接続される複数のセルストリングを含み、複数のブロックに分割され、各ブロックは複数のワードラインから選択される個々のワードラインに対応する。本プログラミング方法は、セルストリング内のチャネル電子を低減するステップと、前記低減するステップの後に、少なくとも１つの選択されるワードラインへプログラム電圧を印加する一方、選択されないワードラインへ０Ｖからプログラム電圧までの範囲内である１つ又は幾つかのパス電圧Ｖｐａｓｓを印加するステップとを含む。

前記プログラミング方法において、前記低減するステップは、Ｐウェルに対してワードラインを負にバイアスするステップを含む。

さらに、前記プログラミング方法において、前記負にバイアスするステップは、Ｐウェルが接地された状態でワードラインに負電圧を印加するステップを含む。

さらに、前記プログラミング方法において、負にバイアスされるワードラインはプログラムすべきメモリセルへ接続される唯一のワードラインである。

さらに、前記プログラミング方法において、前記負にバイアスするステップは、プログラムすべきメモリセルへ接続される１つのワードラインを含むセルストリング内の複数のワードラインへ負電圧を印加するステップを含む。

またさらに、前記プログラミング方法において、前記負にバイアスするステップは、プログラムすべきメモリセルを含む選択されるブロック内のすべてのワードラインへ負電圧を印加するステップを含む。

またさらには、前記プログラミング方法において、前記負にバイアスするステップは、複数の選択されるブロック内のすべてのワードラインへ負電圧を印加するステップを含み、選択されるブロックの１つはプログラムすべきメモリセルを含む。

またさらに、前記プログラミング方法において、前記各セルストリングは各ビットラインへ接続される。本方法はさらに、前記チャネル電子を低減するステップより前に、プログラムすべきセルストリングへ接続されるビットラインへプログラム電圧に対応する電圧を印加するステップと、前記チャネル電子を低減するステップより前に、プログラムしないセルストリングへ接続されるビットラインへプログラム禁止電圧に対応する電圧を印加するステップとを含む。

またさらには、前記プログラミング方法において、前記各セルストリングは各ビットラインへ接続される。本方法はさらに、前記チャネル電子を低減するステップより前に、前記ビットラインへプログラム禁止電圧に対応する電圧を印加するステップと、プログラミングの開始時に、プログラムすべきセルストリングへ接続されるビットラインへプログラム電圧に対応する電圧を印加するステップとを含む。

前記プログラミング方法において、前記低減するステップは、前記セルストリング内のワードラインに対してＰウェルを正にバイアスするステップを含む。

さらに、前記プログラミング方法において、前記正にバイアスするステップは、前記セルストリング内のワードラインが接地された状態でＰウェルに正電圧を印加するステップを含む。

さらに、前記プログラミング方法において、前記正にバイアスするステップは、Ｐウェルに正電圧を印加する一方、前記セルストリング内のワードラインに負電圧を印加するステップを含む。

さらに、前記プログラミング方法はまた、前記プログラム電圧を印加するときにＰウェルを接地するステップも含む。

またさらに、前記プログラミング方法において、前記ワードラインに対してＰウェルを正にバイアスするステップは、プログラムすべきメモリセルへ接続される唯一のワードラインへ負電圧を印加するステップを含む。

またさらには、前記プログラミング方法において、前記正にバイアスするステップは、前記セルストリング内の複数のワードラインへ負電圧を印加するステップを含み、前記複数のワードラインはプログラムすべきメモリセルへ接続される１つのワードラインを含む。

またさらに、前記プログラミング方法において、前記正にバイアスするステップは、前記セルストリング内の複数のワードラインへ負電圧を印加するステップを含み、前記複数のワードラインはプログラムすべきメモリセルを含む選択されるブロック内のすべてのワードラインを含む。

またさらには、前記プログラミング方法において、前記正にバイアスするステップは、複数の選択されるワードラインへ負電圧を印加するステップを含み、前記複数の選択されるワードラインは複数の選択されるブロック内のすべてのワードラインを含み、選択される１つのブロックはプログラムすべきメモリセルを含む。

前記プログラミング方法はさらに、Ｐウェルを正にバイアスするときにビットラインをフローティング状態に設定するステップを含む。

加えて、前記プログラミング方法はさらに、前記Ｐウェルを正にバイアスするステップより前に、前記プログラムすべきメモリセルを含むビットラインへプログラム電圧に対応する電圧を印加するステップと、前記Ｐウェルを正にバイアスするステップより前に、プログラムすべきメモリセルを含むビットライン以外のビットラインへプログラム禁止電圧に対応する電圧を印加するステップとを含む。

前記プログラミング方法はさらに、前記Ｐウェルを正にバイアスするステップの後に、プログラムすべきメモリセルを含むビットラインへプログラム電圧に対応する電圧を印加するステップと、前記Ｐウェルを正にバイアスするステップの後に、プログラムすべきメモリセルを含むビットライン以外のビットラインへプログラム禁止電圧に対応する電圧を印加するステップとを含む。

さらに、前記プログラミング方法は、前記Ｐウェルを正にバイアスするステップより前に、前記ビットラインへプログラム禁止電圧に対応する電圧を印加するステップと、前記メモリセルをプログラムするときに、前記プログラムすべきメモリセルを含むビットラインへプログラム電圧に対応する電圧を印加するステップとを含む。

さらに、前記プログラミング方法において、前記Ｐウェルに対してワードラインを負にバイアスするステップは、Ｐウェルに対して、選択されるワードラインへバイアスすべき相対電圧を、第１の期間より前は負電圧、前記第１の期間では０Ｖ、第２の期間ではパス電圧Ｖｐａｓｓ及び第３の期間ではプログラム電圧又はパス電圧Ｖｐａｓｓの順序で変更するステップを含む。

さらに、前記プログラミング方法において、前記Ｐウェルに対してワードラインを負にバイアスするステップは、Ｐウェルに対して、選択されるワードラインへバイアスすべき相対電圧を、第１の期間より前は０Ｖ、前記第１の期間では負電圧、第２の期間ではパス電圧Ｖｐａｓｓ及び第３の期間ではプログラム電圧又はパス電圧Ｖｐａｓｓの順序で変更するステップを含む。

またさらに、前記プログラミング方法において、前記Ｐウェルに対してワードラインを負にバイアスするステップは、Ｐウェルに対して、選択されるワードラインへバイアスすべき相対電圧を、第１の期間より前はプリチャージ電圧、前記第１の期間では負電圧、第２の期間ではパス電圧Ｖｐａｓｓ及び第３の期間ではプログラム電圧又はパス電圧Ｖｐａｓｓの順序で変更するステップを含む。

またさらには、前記プログラミング方法において、前記Ｐウェルに対してワードラインを負にバイアスするステップは、Ｐウェルに対して、選択されるワードラインへバイアスすべき相対電圧を負電圧、次いでプログラム電圧又はパス電圧Ｖｐａｓｓの順序で変更するステップを含む。

本発明の第３の態様によれば、メモリセルアレイと、プログラム電圧を印加する第１の手段と、チャネル電子を低減する第２の手段とを含むＮＡＮＤフラッシュメモリデバイスが提供される。前記メモリセルアレイは半導体基板のＰウェル上に形成され、前記メモリセルアレイは、ワードラインへ接続される複数のセルストリングを含み、複数のブロックに分割され、各ブロックは複数のワードラインから選択される個々のワードラインに対応する。前記第１の手段は、選択されるブロック内の少なくとも１つの選択されるワードラインへプログラム電圧を印加する一方、選択されないワードラインへパス電圧Ｖｐａｓｓを印加する。前記第２の手段は、プログラム電圧を印加する前にセルストリング内のチャネル電子を低減する。

前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記チャネル電子を低減する手段は、選択されるブロック内のワードラインへ負電圧を印加する。

さらに、前記プログラム電圧を印加する手段はロウデコーダを含む。前記ロウデコーダは、ブロックデコーダと、レベルシフタと、ワードラインドライバとを含む。前記ブロックデコーダは、アドレス信号を、ブロックを選択するための選択信号にデコードする。前記レベルシフタは、前記選択信号に応答して、予め決められた電圧をゲート駆動電圧に変換する。前記ワードラインドライバは、グローバルワードライン電圧をワードラインへ移動させる。前記レベルシフタ及びワードラインドライバはそれぞれ、半導体基板のトリプルウェル内に形成されるＮチャネルトランジスタを含む。前記ロウデコーダは、前記チャネル電子を低減するための負電圧を発生する。

前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記ロウデコーダは、前記チャネル電子を低減した後に負電圧を０Ｖに変更する。

さらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記ロウデコーダは負電圧より高い高電圧を発生し、少なくともチャネル電子を低減するときの前記高電圧は、プログラム時の高電圧から負電圧の絶対値を減算する式で得られる電圧より低くなるように設定される。

さらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、プログラム電圧を印加する手段はロウデコーダを含む。前記ロウデコーダは、ブロックデコーダと、レベルシフタと、ワードラインドライバとを含む。前記ブロックデコーダは、アドレス信号を、ブロックを選択するための選択信号にデコードし、前記レベルシフタは、前記選択信号に応答して、予め決められた電圧をゲート駆動電圧に変換する。前記ワードラインドライバは、グローバルワードライン電圧をワードラインへ移動させる。前記レベルシフタは、Ｐチャネルトランジスタを含む。

さらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記チャネル電子を低減する手段は、半導体基板のＰウェルへ正電圧を印加する。

またさらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記チャネル電子を低減する手段は、外部回路からの正電圧を取り込み、当該正電圧を半導体基板のＰウェルへ印加する。

本発明の第４の態様によれば、メモリセルアレイと、低減手段と、プログラミング手段とを含むＮＡＮＤフラッシュメモリデバイスが提供される。前記メモリセルアレイは半導体基板のＰウェル上に形成され、前記メモリセルアレイは、ワードラインへ接続される複数のセルストリングを含み、複数のブロックに分割され、各ブロックは複数のワードラインから選択される個々のワードラインに対応する。各ブロックは、それぞれが各ワードラインに沿って位置する複数のページに分割され、各ページは予め決められたメモリセルの数に対応する複数のセクタに分割される。前記低減手段は、セルストリング内のチャネル電子を減らす。前記プログラミング手段は、前記チャネル電子が低減された後に、１つのページ内に位置するセクタから選択される１セクタの単位におけるメモリセルをプログラムする。

前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記プログラミング手段はメモリセルをプログラムする一方、ページを、前記ページ内に最大で幾つかのセクタを有するセクタに分割する。

さらに、前記ＮＡＮＤフラッシュメモリデバイスにおいて、前記プログラミング手段が第１のブロックの第１のページの第１のセクタに格納されるデータを更新すると、前記プログラミング手段は更新されたデータを、（ａ）第１のブロックの第１のページの第２のセクタ、（ｂ）第１のブロックの第２のページの１つのセクタ、及び（ｃ）第２のブロックの１つのページの１つのセクタの中から選択される１つ又は複数の組み合わせへとランダムにプログラムする。

本発明の第５の態様によれば、ＮＡＮＤフラッシュメモリと、周辺回路と、コントロールロジックと、ＮＡＮＤコントローラとを含むＮＡＮＤフラッシュメモリデバイスのためのシステムが提供される。前記ＮＡＮＤフラッシュメモリアレイは、プログラムすべきメモリセルをプログラムする前に、セルストリングのチャネル領域、ソース領域及びドレイン領域における電子を低減するステップを実行する。前記周辺回路は、前記ＮＡＮＤフラッシュメモリアレイにおける前記低減するステップを制御する。前記コントロールロジックは、周辺回路の動作を制御する。前記ＮＡＮＤコントローラはバッファメモリを含み、前記ＮＡＮＤフラッシュメモリアレイの１つのセクタの単位における動作システムとのインタフェースを管理する。

前記システムにおいて、前記ＮＡＮＤコントローラは、前記ＮＡＮＤフラッシュメモリアレイ内部でランダムにプログラムすべき当該データを制御する。

さらに、前記システムにおいて、前記バッファメモリは前記ＮＡＮＤフラッシュメモリアレイの１つのセクタのサイズを有する。

さらに、前記システムにおいて、前記ＮＡＮＤフラッシュメモリアレイのＮＯＰ（１つのページにおけるプログラミング動作の回数）は２以上である。

またさらに、前記システムにおいて、前記ＮＡＮＤコントローラは、ＮＡＮＤメモリアレイの１つのページにおける更新データを制御して、古いデータを削除することなく同一のページへ再配置する。

またさらには、前記システムにおいて、前記ＮＡＮＤコントローラは、前記ＮＡＮＤフラッシュメモリアレイの１つのページにおける更新データを制御して、古いデータの削除及び同一のブロック内の消去動作無しに同一のページへ再配置する。

またさらには、前記システムにおいて、前記ＮＡＮＤコントローラは、前記ＮＡＮＤフラッシュメモリアレイの１つのページの１つのセクタにおける更新データを制御して、同一のブロック内の消去動作無しに、古いデータを無効データとして保存しつつ同一のページ内の空のセクタへ再配置する。

好ましい実施形態の他の変形例．
図３９は、好ましい実施形態の変形例に係る、好ましくはプログラミングシーケンスの間にＮＡＮＤフラッシュメモリデバイス８０における３つの期間において設定されるべき個々の電圧を表す表である。

本発明の別の実施形態によれば、ＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法が提供される。期間ｔ＜ｔ０では、第１の電圧Ｖ１がビットラインＢＬへ印加され、第２の電圧Ｖ２がソースラインＳＬへ印加され、第３の電圧Ｖ３がドレイン側選択トランジスタのゲートＳＧＤＬへ印加され、さらに、選択されたワードラインＷＬ、選択されないワードラインＷＬ及びソース側選択トランジスタのゲートＳＧＳＬは接地されて電子がビットラインＢＬへと掃き出される。ドレイン側選択トランジスタのゲートＳＧＤＬへ印加される電圧は第３の電圧Ｖ３から第４の電圧Ｖ４へ変更され、第４の電圧Ｖ４は、ビットラインからのストリングチャネル電位をカットオフして電子がフローバックしないようにするために印加される。第４の電圧Ｖ４は、ドレイン側選択トランジスタを介して第３の電圧Ｖ３より低くなるように設定される。期間ｔ０＜ｔ＜ｔ１では、第５の電圧Ｖ５が選択されたワードラインＷＬ及び選択されないワードラインＷＬへ印加される。第５の電圧Ｖ５は、セルストリングのチャネルにおける総電子量を低減するために負電圧に設定される。選択されたワードラインＷＬ及び選択されないワードラインＷＬへ印加される電圧は、タイミングｔ１で第５の電圧Ｖ５から第６の電圧Ｖ６へ変更され、期間ｔ１＜ｔ＜ｔ２ではこれが印加される。ここで、第６の電圧Ｖ６は正電圧に設定される。選択されたワードラインＷＬへ印加される電圧は、タイミングｔ２で第６の電圧Ｖ６から第７の電圧へ変更され、期間ｔ２＜ｔ＜ｔ３ではこれが印加される。ここで、第７の電圧Ｖ７は第６の電圧Ｖ６より高くなるように設定される。

本発明の一実施形態によれば、ＮＡＮＤフラッシュメモリデバイス８０では、好ましくは個々の電圧が設定される。第１の電圧Ｖ１は１Ｖから３．６Ｖまでの電圧（又は電源電圧）に設定され、第２の電圧Ｖ２は０Ｖから３．６Ｖまでの電圧（又は電源電圧）に設定され、第３の電圧Ｖ３は０．５Ｖから７Ｖまでの電圧に設定され、第４の電圧Ｖ４は０．５Ｖから３．６Ｖまでの電圧（又は電源電圧）に設定され、第５の電圧Ｖ５は−１Ｖから−１０Ｖまでの電圧に設定され、第６の電圧Ｖ６は５Ｖから１５Ｖまでの電圧に設定され、第７の電圧Ｖ７は１０Ｖから２６Ｖまでの電圧に設定される。

本発明の一実施形態によれば、前記セルストリングのチャネルにおける総電子量を低減するステップは、好ましくは負電圧をワードラインＷＬへ印加するステップを含む。この実施形態において、負電圧は、セルストリング内のメモリセルのしきい値電圧以下であるように設定される。

本発明の一実施形態によれば、禁止セルストリングのセルフブーストを生じさせ、この禁止セルストリングのセルフブーストより前に前記チャネル電子の低減ステップを実行するＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法が提供される。

本発明の一実施形態によれば、前記プログラミング方法において、前記チャネル電子の低減ステップは、禁止セルストリングへ結合されるワードラインＷＬへ負電圧を印加するステップを含む。

本発明の一実施形態によれば、前記プログラミング方法において、負電圧は、禁止セルストリング内のメモリセルのしきい値電圧以下であるように設定される。

本発明の一実施形態によれば、前記プログラミング方法において、前記チャネル電子の低減ステップは、内部にセルストリングが形成されるＰウェル１０４へ正電圧を印加し、禁止セルストリングへ結合されるワードラインＷＬへ接地電圧を印加するステップを含む。

本発明の一実施形態によれば、Ｐウェル１０４の電圧は、禁止セルストリング内のメモリセルのしきい値電圧以上であるように設定される。

本願発明と関連文献との相違点．
本発明の好ましい実施形態によれば、ワードラインＷＬの負電位はメモリセルアレイ２のＰウェル１０４に対抗して設定され、ワードラインＷＬへ負電圧を印加するステップを開示している従来技術文献は多く存在する。例えば、よく普及しているものの１つである非特許文献１は、ＣＨＥ（チャネルホットエレクトロン）注入プログラミング及びＦＮ（ファウラ−ノルトハイム）トンネル消去を採用するＮＯＲ型フラッシュメモリを開示している。その消去モードにおいて、負電圧は、選択されるメモリセルアレイユニット内のすべてのワードラインＷＬへ設定される。

特許文献３及び４は、ワードラインＷＬへ印加される負電圧を使用して１つのワードラインＷＬ上のメモリセルを消去できるＡＧ−ＡＮＤ型フラッシュメモリを開示している。

特許文献５及び非特許文献３は、プログラミングに関して、選択されるワードラインＷＬのみが負電圧に設定されるＤＩＮＯＲ型フラッシュメモリを開示している。

これらの従来技術の共通点は、ワードラインＷＬへ印加されるべき負電圧の目的が単にプログラミング又は消去及び負電圧印加の期間にあり、これは、プログラミング又は消去に限定されることにある。これは、ＮＡＮＤフラッシュメモリデバイスに関しては規定されていない。しかしながら、本発明によれば、負電圧はプログラミングの前の時点で印加され、ＮＡＮＤフラッシュメモリデバイスのプログラミングディスターブ問題が改善される。本発明と、上述の従来技術文献との主たる相違点はこの点にある。

本発明によれば、提案しているＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法、及び提案しているＮＡＮＤフラッシュメモリデバイスは、従来技術のそれに比較してプログラミングディスターブを低減又は防止することができる。

さらに、本発明によれば、提案しているＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法、及び提案しているＮＡＮＤフラッシュメモリデバイスは、ＮＡＮＤフラッシュメモリデバイスに格納されるデータを、従来技術のそれより小さい単位において任意のブロック消去動作によって、プログラミングディスターブによるガーベッジ無しに従来技術の速度より高速で更新することができる。

さらに、本発明によれば、提案しているＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法、及び提案しているＮＡＮＤフラッシュメモリデバイスは、ＮＡＮＤフラッシュメモリデバイスに格納されるデータをランダムにプログラムすることができる。

当業者には、本発明の範囲又は精神を逸脱することなく、本発明の構成に種々の変形及び変更を行い得ることが認識されるであろう。前記に鑑みて、本発明は、以下の特許請求の範囲及びその同等物の範囲に含まれることを条件として本発明の変形及び変更を包含することが意図される。

１ａ及び１ｂ…セルストリング、
２…ＮＡＮＤメモリアレイ、
３…ページ、
４ａ…ロウデコーダ、
４ｂ…カラムデコーダ、
５…ウェルコントロールユニット、
６…電圧発生器、
７…コントロールロジック、
７Ｐ…入力信号ピン、
８…アドレスバッファ及びコントローラ、
９…ページバッファ（センスアンプ及び書き込みドライバ）、
１０…入出力（Ｉ／Ｏ）インタフェース、
１０Ｐ…入出力（Ｉ／Ｏ）ピン、
１１…セクタ、
１２…ブロック、
１３…ビットライン（ＢＬ）スイッチ回路、
１４…カラムスイッチ回路、
１５…グローバルワードライン（ＧＷＬ）電圧スイッチ回路、
１６〜２０、１７ａ、２０ａ、Ｔｒ１〜Ｔｒ４、Ｔｇ１〜Ｔｇ４、Ｔｒｇ１〜Ｔｒｇ４、Ｔｇ５、Ｔｇｍ、Ｔｓｓ、Ｔｓｇ、Ｔｗｉ、Ｔｗｊ及びＴｗｋ…ＭＯＳトランジスタ、
２１…高電圧レベルシフタ（ＨＶＬＳ）、
２２…ワードラインドライバ、
２４、２４−１及び２４−２…高電圧レベルシフタ（ＨＶＭＶＬＳ）、
２５、２５−１及び２５−２…中間電圧レベルシフタ（ＭＶＬＳ）、
２６−０〜２６−４…高電圧レベルシフタ（ＨＶＬＳ）、
５０…ホストコンピュータ、
５１…オペレーティングシステム（ＯＳ）、
５２…ファイルシステム、
５３…アプリケーションプログラムインタフェース（ＡＰＩ）、
５５…ＣＰＵ、
５６…メインメモリ、
５７…ブリッジ、
５８…ＣＰＵバス、
６０…ソリッドステートドライブ（ＳＳＤ）、
６１…ＮＡＮＤコントローラ、
６１ｍ…バッファメモリ、
６２…フラッシュトランスレーション層（ＦＴＬ）、
６３…メモリデバイス、
８０…ＮＡＮＤフラッシュメモリデバイス、
１００…半導体基板、
１０２…Ｎウェル、
１０４…Ｐウェル、
１０６、１１０及び１１６…誘電体層、
１０８…フローティングゲート（ＦＧ）、
１１２…コントロールゲート（ＣＧ）、
１１４…ドープ領域、
１１８、１１８ａ及び１１８ｂ…導体層、
１２０、１２２…プラグ、
ＢＬ及びＢＬ１〜ＢＬｎ…ビットライン、
Ｄ…ドレイン領域、
Ｓ…ソース領域、
ＳＧＤＬ及びＳＧＳＬ…選択されるゲートライン、
ＳＬ…ソースライン、
Ｔ…選択されるトランジスタ、
ＷＬ及びＷＬ１〜ＷＬｘ…ワードライン。

Claims (50)

1. 半導体基板のＰウェル上に形成されるメモリセルアレイを備えるＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法において、
   前記メモリセルアレイは複数のワードラインへ接続される複数のセルストリングを含み、
   前記プログラミング方法は、プログラムすべきメモリセルをプログラムするステップより前に、前記セルストリングのチャネル領域、ソース領域及びドレイン領域における電子を低減するステップを含むプログラミング方法。
2. 前記電子を低減するステップは、禁止セルをプログラミングするときにセルフブースト動作の間に、前記Ｐウェルのバイアス電圧より低い電圧となるように前記ワードラインをバイアスしてチャネル表面に正孔を蓄積することにより、電子と再結合する界面トラップをイオン化するステップを含む請求項１記載の方法。
3. 前記低減するステップは、前記Ｐウェルに対して前記ワードラインを負にバイアスするステップを含む請求項２記載の方法。
4. 前記負にバイアスするステップは、前記Ｐウェルが接地された状態で前記ワードラインに負電圧を印加するステップを含む請求項３記載の方法。
5. 前記低減するステップは、前記ワードラインに対して前記Ｐウェルを正にバイアスするステップを含む請求項２記載の方法。
6. 前記正にバイアスするステップは、前記ワードラインが接地された状態で前記Ｐウェルに正電圧を印加するステップを含む請求項５記載の方法。
7. 前記正にバイアスするステップは、前記Ｐウェルに正電圧を印加する一方、前記ワードラインに負電圧を印加するステップを含む請求項５記載の方法。
8. 半導体基板のＰウェル上に形成されるメモリセルアレイを備えるＮＡＮＤフラッシュメモリデバイスのためのプログラミング方法において、
   前記メモリセルアレイは、ワードラインへ接続される複数のセルストリングを含み、複数のブロックに分割され、各ブロックは複数の前記ワードラインから選択される個々のワードラインに対応し、前記プログラミング方法は、
   前記セルストリング内のチャネル電子を低減するステップと、
   前記低減するステップの後に、少なくとも１つの選択されるワードラインへプログラム電圧を印加する一方、選択されないワードラインへ０Ｖから前記プログラム電圧までの範囲内である１つ又は幾つかのパス電圧Ｖｐａｓｓを印加するステップとを含むプログラミング方法。
9. 前記低減するステップは、前記Ｐウェルに対して前記ワードラインを負にバイアスするステップを含む請求項８記載の方法。
10. 前記負にバイアスするステップは、前記Ｐウェルが接地された状態で前記ワードラインに負電圧を印加するステップを含む請求項９記載の方法。
11. 前記負にバイアスされるワードラインは、プログラムすべきメモリセルへ接続される唯一のワードラインである請求項９又は請求項１０記載の方法。
12. 前記負にバイアスするステップは、プログラムすべきメモリセルへ接続される１つのワードラインを含む前記セルストリング内の複数のワードラインへ負電圧を印加するステップを含む請求項９又は１０記載の方法。
13. 前記負にバイアスするステップは、プログラムすべきメモリセルを含む選択されるブロック内のすべての前記ワードラインへ負電圧を印加するステップを含む請求項９又は１０記載の方法。
14. 前記負にバイアスするステップは、複数の選択されるブロック内のすべての前記ワードラインへ負電圧を印加するステップを含み、選択されるブロックの１つはプログラムすべきメモリセルを含む請求項９又は１０記載の方法。
15. 前記各セルストリングは各ビットラインへ接続され、
    前記方法はさらに、
    前記チャネル電子を低減するステップより前に、プログラムすべきセルストリングへ接続される前記ビットラインへ前記プログラム電圧に対応する電圧を印加するステップと、
    前記チャネル電子を低減するステップより前に、プログラムしないセルストリングへ接続される前記ビットラインへプログラム禁止電圧に対応する電圧を印加するステップとを含む請求項８乃至１０のうちのいずれか１つに記載の方法。
16. 前記各セルストリングは各ビットラインへ接続され、
    前記方法はさらに、
    前記チャネル電子を低減するステップより前に、前記ビットラインへプログラム禁止電圧に対応する電圧を印加するステップと、
    プログラミングの開始時に、プログラムすべきセルストリングへ接続される前記ビットラインへ前記プログラム電圧に対応する電圧を印加するステップとを含む請求項８乃至１０のうちのいずれか１つに記載の方法。
17. 前記低減するステップは、前記セルストリング内の前記ワードラインに対して前記Ｐウェルを正にバイアスするステップを含む請求項８記載の方法。
18. 前記正にバイアスするステップは、前記セルストリング内の前記ワードラインが接地された状態で前記Ｐウェルに正電圧を印加するステップを含む請求項１７記載の方法。
19. 前記正にバイアスするステップは、前記Ｐウェルに正電圧を印加する一方、前記セルストリング内の前記ワードラインに負電圧を印加するステップを含む請求項１７記載の方法。
20. 前記プログラム電圧を印加するときに前記Ｐウェルを接地するステップをさらに含む請求項１７乃至１９のうちのいずれか１つに記載の方法。
21. 前記ワードラインに対して前記Ｐウェルを正にバイアスするステップは、プログラムすべきメモリセルへ接続される唯一のワードラインへ負電圧を印加するステップを含む請求項１７乃至１９のうちのいずれか１つに記載の方法。
22. 前記正にバイアスするステップは、前記セルストリング内の複数のワードラインへ負電圧を印加するステップを含み、前記複数のワードラインはプログラムすべきメモリセルへ接続される１つのワードラインを含む請求項１７乃至１９のうちのいずれか１つに記載の方法。
23. 前記正にバイアスするステップは、前記セルストリング内の複数のワードラインへ負電圧を印加するステップを含み、前記複数のワードラインはプログラムすべきメモリセルを含む選択されるブロック内のすべてのワードラインを含む請求項１７乃至１９のうちのいずれか１つに記載の方法。
24. 前記正にバイアスするステップは、前記複数の選択されるワードラインへ負電圧を印加するステップを含み、前記複数の選択されるワードラインは複数の選択されるブロック内のすべての前記ワードラインを含み、選択される１つのブロックはプログラムすべきメモリセルを含む請求項１７乃至１９のうちのいずれか１つに記載の方法。
25. 前記Ｐウェルを正にバイアスするときに前記ビットラインをフローティング状態に設定するステップをさらに含む請求項１７乃至２４のうちのいずれか１つに記載の方法。
26. 前記Ｐウェルを正にバイアスするステップより前に、プログラムすべきメモリセルを含む前記ビットラインへ前記プログラム電圧に対応する電圧を印加するステップと、
    前記Ｐウェルを正にバイアスするステップより前に、プログラムすべき前記メモリセルを含む前記ビットライン以外のビットラインへプログラム禁止電圧に対応する電圧を印加するステップとをさらに含む請求項２５記載の方法。
27. 前記Ｐウェルを正にバイアスするステップの後に、プログラムすべきメモリセルを含む前記ビットラインへ前記プログラム電圧に対応する電圧を印加するステップと、
    前記Ｐウェルを正にバイアスするステップの後に、プログラムすべきメモリセルを含む前記ビットライン以外のビットラインへプログラム禁止電圧に対応する電圧を印加するステップとをさらに含む請求項２５又は２６記載の方法。
28. 前記Ｐウェルを正にバイアスするステップより前に、前記ビットラインへプログラム禁止電圧に対応する電圧を印加するステップと、
    前記メモリセルをプログラムするときに、プログラムすべき前記メモリセルを含む前記ビットラインへ前記プログラム電圧に対応する電圧を印加するステップとをさらに含む請求項２５記載の方法。
29. 前記Ｐウェルに対して前記ワードラインを負にバイアスするステップは、前記Ｐウェルに対して、前記選択されるワードラインへバイアスすべき相対電圧を、第１の期間より前は負電圧、前記第１の期間では０Ｖ、第２の期間ではパス電圧Ｖｐａｓｓ及び第３の期間では前記プログラム電圧又は前記パス電圧Ｖｐａｓｓの順序で変更するステップを含む請求項９乃至１６のうちのいずれか１つに記載の方法。
30. 前記Ｐウェルに対して前記ワードラインを負にバイアスするステップは、前記Ｐウェルに対して、前記選択されるワードラインへバイアスすべき相対電圧を、第１の期間より前は０Ｖ、前記第１の期間では負電圧、第２の期間では前記パス電圧Ｖｐａｓｓ及び第３の期間では前記プログラム電圧又は前記パス電圧Ｖｐａｓｓの順序で変更するステップを含む請求項９乃至１６のうちのいずれか１つに記載の方法。
31. 前記Ｐウェルに対して前記ワードラインを負にバイアスするステップは、前記Ｐウェルに対して、前記選択されるワードラインへバイアスすべき相対電圧を、第１の期間より前はプリチャージ電圧、前記第１の期間では負電圧、第２の期間では前記パス電圧Ｖｐａｓｓ及び第３の期間では前記プログラム電圧又は前記パス電圧Ｖｐａｓｓの順序で変更するステップを含む請求項９乃至１６のうちのいずれか１つに記載の方法。
32. 前記Ｐウェルに対して前記ワードラインを負にバイアスするステップは、前記Ｐウェルに対して、前記選択されるワードラインへバイアスすべき相対電圧を負電圧、次いで前記プログラム電圧又は前記パス電圧Ｖｐａｓｓの順序で変更するステップを含む請求項９乃至１６のうちのいずれか１つに記載の方法。
33. 半導体基板のＰウェル上に形成されるメモリセルアレイにおいて、
    前記メモリセルアレイはワードラインへ接続される複数のセルストリングを含み、複数のブロックに分割され、各ブロックは複数の前記ワードラインから選択される個々のワードラインに対応するメモリセルアレイと、
    前記選択されるブロック内の少なくとも１つの選択されるワードラインへプログラム電圧を印加する一方、選択されないワードラインへパス電圧Ｖｐａｓｓを印加する手段と、
    前記プログラム電圧を印加する前に前記セルストリング内のチャネル電子を低減する手段とを備えるＮＡＮＤフラッシュメモリデバイス。
34. 前記チャネル電子を低減する手段は、前記選択されるブロック内の前記ワードラインへ負電圧を印加する請求項３３記載のＮＡＮＤフラッシュメモリデバイス。
35. 前記プログラム電圧を印加する手段はロウデコーダを含み、
    前記ロウデコーダは、
    アドレス信号を、ブロックを選択するための選択信号にデコードするブロックデコーダと、
    前記選択信号に応答して、予め決められた電圧をゲート駆動電圧に変換するレベルシフタと、
    グローバルワードライン電圧を前記ワードラインへ移動させるワードラインドライバとを備え、
    前記レベルシフタ及び前記ワードラインドライバはそれぞれ、前記半導体基板のトリプルウェル内に形成されるＮチャネルトランジスタを含み、
    前記ロウデコーダは、前記チャネル電子を低減するための負電圧を発生する請求項３３又は３４記載のＮＡＮＤフラッシュメモリデバイス。
36. 前記ロウデコーダは、前記チャネル電子を低減した後に前記負電圧を０Ｖに変更する請求項３５記載のＮＡＮＤフラッシュメモリデバイス。
37. 前記ロウデコーダは前記負電圧より高い高電圧を発生し、
    少なくとも前記チャネル電子を低減するときの前記高電圧は、プログラム時の前記高電圧から前記負電圧の絶対値を減算する式で得られる電圧より低くなるように設定される請求項３５又は３６記載のＮＡＮＤフラッシュメモリデバイス。
38. 前記プログラム電圧を印加する手段はロウデコーダを含み、
    前記ロウデコーダは、
    アドレス信号を、ブロックを選択するための選択信号にデコードするブロックデコーダと、
    前記選択信号に応答して、予め決められた電圧をゲート駆動電圧に変換するレベルシフタと、
    グローバルワードライン電圧を前記ワードラインへ移動させるワードラインドライバとを備え、
    前記レベルシフタは、Ｐチャネルトランジスタを含む請求項３３又は３４記載のＮＡＮＤフラッシュメモリデバイス。
39. 前記チャネル電子を低減する手段は、前記半導体基板の前記Ｐウェルへ正電圧を印加する請求項３３記載のＮＡＮＤフラッシュメモリデバイス。
40. 前記チャネル電子を低減する手段は、外部回路からの正電圧を取り込み、前記正電圧を前記半導体基板の前記Ｐウェルへ印加する請求項３９記載のＮＡＮＤフラッシュメモリデバイス。
41. 半導体基板のＰウェル上に形成されるメモリセルアレイにおいて、
    前記メモリセルアレイはワードラインへ接続される複数のセルストリングを含み、複数のブロックに分割され、各ブロックは複数の前記ワードラインから選択される個々のワードラインに対応し、各ブロックは、それぞれが各ワードラインに沿って位置する複数のページに分割され、各ページは予め決められたメモリセルの数に対応する複数のセクタに分割されるメモリセルアレイと、
    前記セルストリング内のチャネル電子を低減する低減手段と、
    前記チャネル電子が低減された後に、１つのページ内に位置するセクタから選択される１つのセクタの単位におけるメモリセルをプログラムするプログラミング手段とを備えるＮＡＮＤフラッシュメモリデバイス。
42. 前記プログラミング手段は前記メモリセルをプログラムする一方、前記ページを、前記ページ内に最大で幾つかのセクタを有するセクタに分割する請求項４１記載のＮＡＮＤフラッシュメモリデバイス。
43. 前記プログラミング手段が第１のブロックの第１のページの第１のセクタに格納されるデータを更新すると、前記プログラミング手段は更新されたデータを、
    （ａ）前記第１のブロックの前記第１のページの第２のセクタ、
    （ｂ）前記第１のブロックの第２のページの１つのセクタ、及び、
    （ｃ）第２のブロックの１つのページの１つのセクタ、
    の中から選択される１つ又は複数の組み合わせへとランダムにプログラムする請求項４１又は４２記載のＮＡＮＤフラッシュメモリデバイス。
44. ＮＡＮＤフラッシュメモリデバイスのためのシステムにおいて、
    プログラムすべきメモリセルをプログラムする前に、前記セルストリングのチャネル領域、ソース領域及びドレイン領域における電子を低減するステップを実行するＮＡＮＤフラッシュメモリアレイと、
    前記ＮＡＮＤフラッシュメモリアレイにおける前記低減するステップを制御する周辺回路と、
    前記周辺回路の動作を制御するコントロールロジックと、
    バッファメモリを含み、前記ＮＡＮＤフラッシュメモリアレイの１つのセクタの単位における動作システムとのインタフェースを管理するＮＡＮＤコントローラとを備えるシステム。
45. 前記ＮＡＮＤコントローラは、前記ＮＡＮＤフラッシュメモリアレイ内部でランダムにプログラムすべき当該データを制御する請求項４４記載のシステム。
46. 前記バッファメモリは前記ＮＡＮＤフラッシュメモリアレイの１つのセクタのサイズを有する請求項４４記載のシステム。
47. 前記ＮＡＮＤフラッシュメモリアレイのＮＯＰ（１つのページにおけるプログラミング動作の回数）は２以上である請求項４４記載のシステム。
48. 前記ＮＡＮＤコントローラは、前記ＮＡＮＤメモリアレイの１つのページにおける更新データを制御して、古いデータを削除することなく同一のページへ再配置する請求項４４記載のシステム。
49. 前記ＮＡＮＤコントローラは、前記ＮＡＮＤフラッシュメモリアレイの１つのページにおける更新データを制御して、古いデータの削除及び同一のブロック内の消去動作無しに同一のページへ再配置する請求項４４記載のシステム。
50. 前記ＮＡＮＤコントローラは、前記ＮＡＮＤフラッシュメモリアレイの１つのページの１つのセクタにおける更新データを制御して、同一のブロック内の消去動作無しに、古いデータを無効データとして保存しつつ同一のページ内の空のセクタへ再配置する請求項４４記載のシステム。

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