JP4157269B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特にNANDセル、NORセル、DINORセル、ANDセル型EEPROM等の不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来、半導体記憶装置の一つとして、電気的書き替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルブロックを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。
【0003】
NANDセル型EEPROMの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたFET−MOS構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてNANDセルを構成し、これを一単位としてビット線に接続するものである。このようなNANDセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、p型半導体基板、又はp型ウェル領域内に集積形成される。
【0004】
メモリセルアレイの列方向に並ぶNANDセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線(ワード線)、選択ゲート線として共通接続される。
【0005】
このNANDセル型EEPROMの動作は、次の通りである。データ書き込みの動作は、主にビット線コンタクトから最も離れた位置のメモリセルから順に行う。まず、データ書き込み動作が開始されると、書き込みデータに応じてビット線には0V(“1”データ書き込みビット線)又は電源電圧Vcc(“0”データ書き込みビット線)が与えられ、選択されたビット線コンタクト側の選択ゲート線にはVccが与えられる。この場合、“1”データ書き込みビット線に接続された選択NANDセルでは、選択ゲートトランジスタを介してNANDセル内のチャネル部が0Vに固定される。一方、“0”データ書き込みビット線に接続された選択NANDセルでは、NANDセル内のチャネル部は、選択ゲートトランジスタを介して[Vcc−Vtsg](但し、Vtsgは選択ゲートトランジスタの閾値電圧)まで充電された後、フローティング状態となる。続いて、選択NANDセル内の選択メモリセルにおける制御ゲート線が0V→Vpp(=20V程度:書き込み用高電圧)、選択NANDセル内の他の制御ゲート線が0V→Vmg(=10V程度:中間電圧)となる。
【0006】
“1”データ書き込みビット線に接続された選択NANDセルでは、NANDセル内のチャネル部が0Vに固定されているため、選択NANDセル内の選択メモリセルの制御ゲート線(=Vpp電位)とチャネル部(=0V)に大きな電位差(=20V程度)が発生し、チャネル部から浮遊ゲートに電子の注入が生じる。これにより、その選択されたメモリセルの閾値電圧は正方向にシフトし、“1”データの書き込みが完了する。
【0007】
これに対し、“0”データ書き込みビット線に接続された選択NANDセルでは、NANDセル内のチャネル部がフローティング状態にあるため、選択NANDセル内の制御ゲート線とチャネル部との間の容量カップリングの影響により、制御ゲート線の電圧上昇(0V→Vpp,Vmg)に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位→Vmch(=8V程度)と上昇する。この時には、選択NANDセル内の選択メモリセルの制御ゲート線(=Vpp電位)とチャネル部(=Vmch)との間の電位差が12V程度と比較的小さいため、電子注入が起こらない。従って、選択メモリセルの閾値電圧は変化せず、負の状態に維持される。
【0008】
データ消去は、選択されたNANDセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたNANDセルブロック内の全ての制御ゲート線を0Vとし、ビット線、ソース線、p型ウェル領域(もしくはp型半導体基板)、非選択NANDセルブロック中の制御ゲート線及び全ての選択ゲート線に20V程度の高電圧を印加する。これにより、選択NANDセルブロック中の全てのメモリセルで浮遊ゲート中の電子がp型ウェル領域(もしくはp型半導体基板)に放出され、閾値電圧は負方向にシフトする。
【0009】
一方、データ読み出し動作は、選択されたメモリセルの制御ゲート線を0Vとし、それ以外のメモリセルの制御ゲート線及び選択ゲート線を読み出し用の中間電圧Vread(〜4V)に設定して、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【0010】
以上の動作説明から明らかなように、NANDセル型EEPROMでは、データ書き込み動作時には、選択ブロック内の選択された制御ゲート線にVpp(〜20V)、選択ブロック内の非選択の制御ゲート線にVmg(〜10V)という電源電圧より高い電圧を転送する必要がある。
【0011】
上記電圧Vpp,Vmgを転送するため、ロウデコーダ回路内にて、制御ゲート線に極性が異なる2種類の素子であるNMOSトランジスタ(nチャネル型MOSトランジスタ)とPMOSトランジスタ(pチャネル型MOSトランジスタ)の電流通路が並列接続され、選択ブロックではNMOSトランジスタとPMOSトランジスタの両方がオン状態、非選択ブロックでは両方がオフ状態となるように制御されていた。
【0012】
図38は、このような従来の半導体記憶装置におけるロウデコーダ回路の構成例を示す回路図である。
【0013】
図38に示す回路では、各制御ゲート線1本に対し、[NMOSトランジスタ1個(Qn1〜Qn8)+PMOSトランジスタ1個(Qp1〜Qp8)]が接続されている。これらのトランジスタQn1〜Qn8,Qp1〜Qp8にはそれぞれ、ノードN1,N2から相補的な制御信号が供給される。
【0014】
データ書き込み時には、電源ノードVPPRW=[選択された制御ゲート線電圧]=20Vのように、電源ノードVPPRWと選択された制御ゲート線電圧が同じレベルとなる。この場合には、各制御ゲート線1本に対し、[NMOSトランジスタ1個+PMOSトランジスタ1個]が接続されているため、電源ノードVPPRWが20Vの場合でも制御ゲート線に20Vを転送可能である。よって、電源ノードVPPRWを(20V+Vtn)まで高くする必要はなく、選択ブロックでは、0V,Vppの両方の電圧の転送が可能となる。
【0015】
なお、図38において、M1〜M8はメモリセル、QN0,QN9,QN10は電圧を転送するトランジスタ、CG(1)〜CG(8)は制御ゲート線、S1,S2は選択ゲートトランジスタ、SG(1),SG(2)は選択ゲート線、BL1〜BLmはビット線、CGD1〜CGD8,SGD,SGS,SGDSは信号入力ノードである。また、RDECはロウデコーダ起動信号であり、通常データ書き込み・読み出し・消去動作中はVcc、非動作中は0Vにある。RA1,RA2,RA3はそれぞれブロックアドレス信号であり、選択ブロック中では全てVcc,非選択ブロック中では少なくとも1つは0Vとなる。
【0016】
ここで、破線で示す領域HV内に設けられている全てのPMOSトランジスタは、書き込み用高電圧Vppが印加されるn型ウェル領域内に形成されており、上記ノードN1,N2のいずれか一方は書き込み動作時には、必ずVppと同電位である。また、ノードSGDSの電位は、書き込み動作時に0Vとなる。
【0017】
しかし、上記のような構成では、各制御ゲート線CG(1)〜CG(8)に対してそれぞれ2個のトランジスタQp1〜Qp8,Qn1〜Qn8が必要になるため、ロウデコーダ回路内の素子数が増加し、ロウデコーダ回路のパターン占有面積の増加によりチップコストが増加する、という問題があった。
【0018】
一方、ロウデコーダ回路内の素子数の増加を防ぐために、図39に示すように制御ゲート線1本に接続されるトランジスタの数を1個(例えばNMOSトランジスタQN1〜QN8のみ)とする回路が用いられることがある。図39において、2はメモリセルブロック、5a,5bはロウデコーダ回路の一部(制御ゲート線CG(1)〜CG(8)、及び選択ゲートトランジスタS1,S2に電圧を転送するトランジスタ部)を示している。
【0019】
この回路構成の場合、制御ゲート線CG(1)〜CG(8)に書き込み用高電圧Vppを転送するためには、これらの制御ゲート線CG(1)〜CG(8)に接続されたNMOSトランジスタQN1〜QN8のゲートに与える電圧としては[Vpp+Vtn]が必要となる(但し、Vtnは制御ゲート線CG(1)〜CG(8)に接続されたNMOSトランジスタQN1〜QN8の閾値電圧)。このため、ロウデコーダ回路内にポンプ回路PUMPを設けている。
【0020】
このポンプ回路PUMPは、キャパシタC1,C2、NMOSトランジスタQN21〜QN23、インバータ6、ナンドゲート7、及びディプリッション型NMOSトランジスタQN24,QN25等から構成されている。
【0021】
図39に示す回路において、信号OSCRDはデータ書き込み・読み出し動作中には発振信号となり、ポンプ回路PUMP内にて昇圧された電圧がノードN1に出力され、トランジスタQN1〜QN8の電流通路を介して制御ゲート線CG(1)〜CG(8)に電圧が転送される。なお、信号TRANは、通常は0Vに固定されている。
【0022】
しかし、上記ポンプ回路PUMPは、複数の素子やキャパシタC1,C2を含むため回路面積が大きくなる。特に、2個のキャパシタC1,C2は通常他の素子よりも大きなパターン面積が必要となるため、電圧転送用のトランジスタの数を削減できるものの、ロウデコーダ回路のパターン面積を充分に小さくすることはできない、という問題があった。
【0023】
【発明が解決しようとする課題】
このように、従来のNANDセル型等のEEPROMにおいては、ワード線に高電圧を送る機能が必要となるために、ロウデコーダ回路内にてワード線に接続するトランジスタがワード線1本あたり複数個必要となる。このため、ロウデコーダ回路のパターン面積が増加するという問題があった。
【0024】
また、この問題を解決するため、ロウデコーダ回路内にてワード線に接続するトランジスタをワード線1本あたり1個とすると、ロウデコーダ回路内にポンプ回路が必要となり、このポンプ回路のパターン面積が大きくなって、やはりロウデコーダ回路のパターン面積が増加するという問題があった。
【0025】
更に、ロウデコーダ回路内にてワード線に接続するトランジスタをワード線1本あたり1個とし、かつロウデコーダ回路内にポンプ回路を設けない場合には、ワード線に書き込み用高電圧を電位降下なく転送できなくなり、十分なデータ書き込み動作を実現できなくなる危険性が高くなるという問題があった。
【0026】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ワード線に電位降下なく高電圧を転送することができ、且つロウデコーダ回路のパターン面積を削減できる半導体記憶装置を提供することにある。
【0027】
また、この発明の他の目的は、安価で信頼性の高いチップを実現することができる半導体記憶装置を提供することである。
【0028】
この発明の更に他の目的は、ワード線に電位降下なく高電圧を転送でき、十分なデータ書き込み動作を実現できる半導体記憶装置を提供することである。
【0029】
【課題を解決するための手段】
この発明の半導体記憶装置は、メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第1導電型の複数の第1トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第1トランジスタのゲートに電圧を転送する、第1導電型とは逆極性の第2導電型の第2トランジスタとを備え、前記選択したワード線への電圧の転送を、第1導電型の第1トランジスタのみで行うことを特徴としている。
【0030】
また、上記半導体記憶装置において、下記(a)〜(m)のような特徴を備えている。
【0031】
(a)前記選択したワード線に電圧を転送する動作時に、前記第1トランジスタのゲートに、前記第2トランジスタを介して、選択したワード線よりも高い電圧を転送する。
【0032】
(b)前記ロウデコーダ回路内に設けられ、前記第1トランジスタのゲートに電圧を印加する電圧切換回路を更に具備し、前記第2トランジスタはこの電圧切換回路内に設けられ、前記選択したワード線に電圧を転送する動作時に、選択したワード線の電圧よりも高い電圧を前記電圧切換回路に入力し、前記第2トランジスタを介して、選択したワード線に接続された前記第1トランジスタのゲートに転送する。
【0033】
(c)前記電圧切換回路は、前記第2トランジスタと前記選択したワード線の電圧よりも高い電圧ノード間に接続された第1導電型の第3トランジスタを更に具備し、前記第3トランジスタのゲートを、前記第1トランジスタのゲートと同電位に設定する。
【0034】
(d)前記メモリセルアレイは複数のブロックにより構成され、各ブロックは1本もしくは複数のワード線に接続されたメモリセルから構成されるとともに、前記ロウデコーダ回路はブロック毎に設けられる。
【0035】
(e)前記第2トランジスタが形成されるウェル領域は第1導電型であり、前記ウェル領域は前記ブロック毎に分離して形成される。
【0036】
(f)前記第2トランジスタが形成されるウェル領域は第1導電型であり、前記ロウデコーダ回路のパターン領域が隣接した2つのブロックに対し1個の割合で前記ウェル領域が形成され、前記2つのブロックに対応するロウデコーダ回路内素子のみが前記ウェル領域に形成される。
【0037】
(g)前記各ブロックに対応する前記ロウデコーダ回路を構成する素子は、前記各ブロックにおけるワード線の一端側にまとめて配置される。
【0038】
(h)前記ワード線に直接接続されるトランジスタは、第1導電型のトランジスタのみである。
【0039】
(i)前記ワード線に直接接続されるトランジスタは、第1導電型の1個のトランジスタのみである。
【0040】
(j)前記選択したワード線に電圧を転送する動作時の前記第1トランジスタのゲート電圧は、選択されたワード線の電圧と前記第1トランジスタの閾値電圧との和以上の電圧である。
【0041】
(k)前記選択したワード線に電圧を転送する動作は、データ書き込み動作である。
【0042】
(l)前記メモリセルは、選択ゲートトランジスタを有する不揮発性半導体記憶装置のメモリセルである。
【0043】
(m)前記メモリセルは、NAND型EEPROMのメモリセルである。
【0044】
また、この発明の半導体記憶装置は、メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第1導電型の複数の第1トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第1トランジスタのゲートに電圧を転送する、第1導電型とは逆極性の第2導電型の第2トランジスタとを備え、前記選択したワード線への電圧の転送を、第1導電型の第1トランジスタのみで行うとともに、非選択ブロック中の前記第2トランジスタのゲートに印加される電圧が電源電圧よりも高い電圧となる動作を備えたことを特徴としている。
【0045】
そして、上記半導体記憶装置において、下記(n)〜(r)のような特徴を備えている。
【0046】
(n)ブロックアドレス信号を受けてブロックの選択・非選択の判定結果に対応する判定信号を出力するロジック回路と、前記第2トランジスタを含み、上記ロジック回路から出力される判定信号を受けて、前記第1トランジスタのゲート電圧をそれぞれ設定する第1の電圧切換回路と、上記ロジック回路から出力される判定信号を受け、上記第1の電圧切換回路に上記判定信号のレベルを変換して供給する第2の電圧切換回路とを更に具備し、前記非選択ブロック中の前記第2トランジスタのゲートに印加される電圧は、上記第2の電圧切換回路から出力される判定信号の電圧レベルである。
【0047】
(o)ブロックアドレス信号を受けてブロックの選択・非選択の判定結果に対応する判定信号を出力するロジック回路と、前記第2トランジスタを含み、前記第1トランジスタのゲート電圧をそれぞれ設定する第1の電圧切換回路と、上記ロジック回路から出力される判定信号を受け、上記第1の電圧切換回路に上記判定信号のレベルを変換して供給する第2の電圧切換回路とを更に具備し、前記非選択ブロック中の前記第2トランジスタのゲートに印加される電圧は、上記第2の電圧切換回路から出力される判定信号の電圧レベルである。
【0048】
(p)前記非選択ブロック中の前記第2トランジスタのゲートへの印加電圧が前記電源電圧よりも高い電圧となる動作時には、前記印加電圧は前記ロジック回路内の最高電圧よりも高い電圧となる。
【0049】
(q)前記電源電圧よりも高い電圧となる動作は、データ書き込み動作である。
【0050】
(r)前記非選択ブロック中の前記第2トランジスタのゲートへの印加電圧が前記電源電圧よりも高い電圧となる動作にある時に、前記印加電圧のレベルが選択ブロック中の前記第1トランジスタの電圧レベルよりも低い。
【0051】
更に、この発明の半導体記憶装置は、メモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第1導電型の複数の第1トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第1トランジスタのゲートに電圧を転送する、第1導電型とは逆極性の第2導電型の第2トランジスタを含み、前記第1トランジスタのゲートに電圧を印加する第1の電圧切換回路と、ロウアドレス信号を受けてブロックの選択・非選択の判定結果を出力するロジック回路と、前記ロジック回路の出力信号を受けて前記第1の電圧切換回路に信号を出力する第2の電圧切換回路とを備え、前記選択したワード線への電圧の転送を、第1導電型の第1トランジスタのみで行うとともに、前記第2の電圧切換回路中の最高電圧レベルが前記第1の電圧切換回路中の最高電圧レベルよりも低いことを特徴としている。
【0052】
そして、上記半導体記憶装置において、下記(s)〜(v)のような特徴を備えている。
【0053】
(s)前記第1の電圧切換回路中に設けられた第1のディプリッション型トランジスタと、前記第2の電圧切換回路中に設けられた第2のディプリッション型トランジスタとを更に具備し、前記第1のディプリッション型トランジスタのゲート酸化膜は、前記第2のディプリッション型トランジスタのゲート酸化膜よりも厚い。
【0054】
(t)前記第2の電圧切換回路は第2導電型の第3トランジスタを具備し、前記第2トランジスタのゲート酸化膜は、前記第3トランジスタのゲート酸化膜よりも厚い。
【0055】
(u)前記第1のディプリッション型トランジスタに前記第1の電圧切換回路の最高電圧が印加される第1の動作、及び前記第2のディプリッション型トランジスタに前記第2の電圧切換回路の最高電圧が印加される第2の動作を備える。
【0056】
(v)前記第1の動作と前記第2の動作がともにデータ書き込み動作である。
【0057】
上記のような構成によれば、選択したワード線への電圧の転送を、第1導電型の第1トランジスタのみで行うので、ロウデコーダ回路内にてワード線に接続するトランジスタはワード線1本あたり1個であり、ロウデコーダ回路のパターン面積を削減できる。また、上記第1トランジスタのゲートには、第2導電型の第2トランジスタを介して電圧を転送するので、例えば第1導電型としてnチャネル型、第2導電型としてpチャネル型のトランジスタを用いれば、第2トランジスタの閾値電圧による転送電圧のレベル低下を防止でき、ポンプ回路を設けることなく第1トランジスタのゲートを高い電圧に設定できる。この結果、ワード線に高電圧を電位降下なく転送することができる。
【0058】
よって、ワード線に電位降下なく高電圧を転送することができ、且つロウデコーダ回路のパターン面積を削減できる。
【0059】
また、パターン面積の小さいロウデコーダ回路を実現できるため、安価で信頼性の高いチップを実現できる。
【0060】
更に、ワード線に電位降下なく高電圧を転送でき、十分なデータ書き込み動作を実現できる。
【0061】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図1は、本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、NANDセル型EEPROMの概略構成を示すブロック図である。メモリセルアレイ101に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためのビット線制御回路(センスアンプ兼データラッチ)102が設けられている。このビット線制御回路102はデータ入出力バッファ106につながり、アドレスバッファ104からのアドレス信号を受けるカラムデコーダ103の出力を入力として受ける。
【0062】
また、上記メモリセルアレイ101に対して、制御ゲート及び選択ゲートを制御するためのロウデコーダ105、及びこのメモリセルアレイ101が形成されるp型シリコン基板(または、p型ウェル領域)の電位を制御するための基板電位制御回路107が設けられている。また、データ書き込み動作時に、書き込み用高電圧Vpp(〜20V)と中間電圧Vmg(〜10V)をそれぞれ発生するために、書き込み用高電圧発生回路109と書き込み用中間電圧発生回路110が設けられている。更に、データ読み出し時に、読み出し用中間電圧Vreadを発生するために、読み出し用中間電圧発生回路111が設けられている。また、消去動作時に、消去用高電圧Vpp(〜20V)を発生するために、消去用高電圧発生回路112が設けられている。
【0063】
ビット線制御回路102は主にCMOSフリップフロップから成り、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
【0064】
図2(a),(b)はそれぞれ、上記メモリセルアレイ101における一つのNANDセル部分の平面図と等価回路図であり、図3(a),(b)はそれぞれ図2(a)のA−A’,及びB−B’断面図である。素子分離酸化膜12で囲まれたp型シリコン基板(又はp型ウェル領域)11に、複数のNANDセルからなるメモリセルアレイが形成されている。一つのNANDセルに着目して説明すると、この実施の形態では、8個のメモリセルM1〜M8が直列接続されて一つのNANDセルを構成している。
【0065】
メモリセルM1〜M8はそれぞれ、基板11にゲート絶縁膜13を介して浮遊ゲート14(141,142,…,148)が形成され、この上に絶縁膜15を介して制御ゲート16(=ワード線:161,162,…,168)が形成されて構成されている。これらのメモリセルのソース、ドレインであるn型拡散層19(190,191,…,1910)は隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されている。
【0066】
NANDセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート149,169及び1410,1610が設けられている。素子形成された基板11上はCVD酸化膜17により覆われ、この上にビット線18が配設されている。ビット線18はNANDセルの一端のドレイン側拡散層19にコンタクトさせている。行方向に並ぶNANDセルの制御ゲート16は、共通に制御ゲート線CG(1),CG(2),…,CG(8)として配設されている。これら制御ゲートはワード線となる。選択ゲート149,169及び1410,1610もそれぞれ行方向に連続的に選択ゲート線SG(1),SG(2)として配設されている。
【0067】
図4は、このようなNANDセルがマトリクス配列されたメモリセルアレイの等価回路を示している。同一のワード線や選択ゲート線を共有するNANDセル群をブロックと呼び、図4中の破線で囲まれた領域を1個のブロックとすることにする。通常の読み出し・書き込み動作時には、複数のブロックのうち1個だけが選択(選択ブロックと呼ぶ)される。
【0068】
図5に、本発明の第1の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す。図5では、1ブロック分の回路内の素子がメモリセルブロック2の両側に配置された場合の構成を示している。図5の回路の特徴は、制御ゲート線CG(1)〜CG(8)及び選択ゲート線SG(1),SG(2)に接続されるトランジスタQN0〜QN10がnチャネル型のみであること、制御ゲート線CG(1)〜CG(8)に接続されるトランジスタQN1〜QN8は制御ゲート線1本あたり1個であること、制御ゲート線CG(1)〜CG(8)や選択ゲート線SG(1),SG(2)に接続されるトランジスタQN0〜QN10のゲート電圧を設定する電圧切換回路54Aの出力ノードN1と電源ノードVPPRWの間にPMOSトランジスタQP11,QP12を設けたことである。
【0069】
即ち、制御ゲート線CG(1)〜CG(8)と信号入力ノードCGD1〜CGD8間にはそれぞれ、NMOSトランジスタQN1〜QN8の電流通路が接続される。また、選択ゲート線SG(1)と信号入力ノードSGD,SGDS間にはそれぞれ、NMOSトランジスタQN0,QN9の電流通路が接続される。更に、選択ゲート線SG(2)と信号入力ノードSGS間には、NMOSトランジスタQN10の電流通路が接続される。
【0070】
上記電圧切換回路54Aは、PMOSトランジスタQP11,QP12、NMOSトランジスタQN11,QN12、及びインバータ55を含んで構成されている。上記PMOSトランジスタQP11,QP12、NMOSトランジスタQN11,QN12は、フリップフロップ56として働くように接続されており、上記PMOSトランジスタQP11,QP12の電流通路の一端及びバックゲートはそれぞれ、一方の電源ノードVPPRWに共通接続される。上記NMOSトランジスタQN11,QN12の電流通路は、上記PMOSトランジスタQP11,QP12の電流通路の他端と他方の電源ノード、例えば接地点間に接続される。上記PMOSトランジスタQP11のゲートは、上記PMOSトランジスタQP12の電流通路の他端及びノードN1に接続され、上記PMOSトランジスタQP12のゲートは、上記PMOSトランジスタQP11の電流通路の他端に接続される。そして、インバータ55の出力端がNMOSトランジスタQN12のゲートに、入力端がNMOSトランジスタQN11のゲートに接続されている。
【0071】
ナンドゲート57の第1の入力端には信号RDECが供給され、第2乃至第4の入力端には信号RA1,RA2,RA3がそれぞれ供給される。このナンドゲート57の出力端にはインバータ58の入力端及びノードN2が接続される。そして、上記インバータ58の出力端(ノードN0)には、上記インバータ55の入力端及びNMOSトランジスタQN11のゲートが接続される。
【0072】
なお、図5中の信号RDECはロウデコーダ起動信号であり、通常データ書き込み・読み出し・消去動作中はVcc、非動作中は0Vにある。また、信号RA1,RA2,RA3はそれぞれブロックアドレス信号であり、選択ブロック中では全てVcc,非選択ブロック中では少なくとも1つは0Vとなる。従って、動作中の選択ブロックのみノードN0がVcc、非動作中もしくは非選択ブロック中では常にノードN0は0Vになる。
【0073】
図5の回路を用いた場合のデータ書き込み、データ読み出し、及びデータ消去の動作を表すタイミング図をそれぞれ図6乃至図8に示す。以下に簡単に各動作タイミングについて説明する。なお、図6及び図7や以降のデータ書き込み・読み出し動作では、選択ブロック中の8本の制御ゲート線CG(1)〜CG(8)のうち、制御ゲート線CG(2)が選択された場合を例にとって動作説明を行うが、他の制御ゲート線が選択された場合も同様である。
【0074】
図6に示したデータ書き込み動作では、動作が開始されると、まず選択ブロックのロウデコーダ回路が選択状態となり、ノードN0,N1がVcc、ノードN2が0Vとなる。また、書き込みデータが“0”データであるビット線が0V→Vccと充電されるとともに、選択ブロック内のSG(1)が[Vcc−Vtsg]となる。続いて、電源ノードVPPRWがVcc→(20V+Vtn)(但し、Vtnは制御ゲート線CG(1)〜CG(8)に直接接続されたNMOSトランジスタQN1〜QN8の閾値電圧)となることにより、電圧切換回路54Aの出力ノードN1もVcc→(20V+Vtn)となる。
【0075】
続いて、信号入力ノードCGD2が0V→20V,信号入力ノードCGD1,CGD3〜CGD8が0V→10Vとなると、制御ゲート線に接続されたNMOSトランジスタのゲート電圧がこの時には(20V+Vtn)にあるため、信号入力ノードCGDiから制御ゲート線CG(i)へ電位降下なしに電圧が転送され、制御ゲート線CG(2)が0V→20V、制御ゲート線CG(1),CG(3)〜CG(8)が0V→10Vとなる。この時には、“1”書き込みビット線に接続された選択ブロック内NANDセルのチャネル部電圧Vchannelは0Vに固定され、“0”書き込みビット線に接続された選択ブロック内のNANDセルのチャネル部電圧Vchannelは制御ゲート線との容量カップリングの影響により8V程度まで上昇する。この状態がしばらく保たれることにより、書き込みデータが“1”であるメモリセルの浮遊ゲートヘの電子注入が行われ、データ書き込みが実行される。続いて、選択ブロック内の制御ゲート線CG(1)〜CG(8)が全て0Vとなった後、“0”データ書き込みビット線や選択ゲート線SG(1)が0Vとなるとともに、電源ノードVPPRWがVccとなる。最後に、ソース線(Cell−Source)が0Vとなるとともに、ノードN0,N1,N2がそれぞれ0V,0V,Vccとなり、データ書き込み動作が終了する。
【0076】
図7に示したデータ読み出し動作では、動作が開始されると、まず選択ブロックのロウデコーダ回路が選択状態となり、ノードN0,N1がVcc,ノードN2が0Vとなる。また、データの読み出しを行うビット線をVccにプリチャージする。続いて、電源ノードVPPRWやノードN1が(4V+Vtn)となるとともに、信号入力ノードCGD1,CGD3〜CGD8や信号入力ノードSGD,SGSが0V→4V、信号入力ノードCGD2が0V固定となると、制御ゲート線や選択ゲート線に接続されたNMOSトランジスタのゲートには4Vよりも閾値電圧分高い電圧が印加されているため、制御ゲート線や選択ゲート線には電位降下なく電圧が転送される。従って、この時には、選択ブロック内の非選択の制御ゲート線CG(1),CG(3)〜CG(8)、選択ゲート線SG(1),SG(2)が0V→4V、選択された制御ゲート線は0V固定となる。この状態がしばらく保たれることにより、選択されたメモリセルのデータが読み出される。続いて、選択されたブロック内の制御ゲート線CG(1)〜CG(8)及び選択ゲート線SG(1),SG(2)が全て0Vとなるとともに、電源ノードVPPRWが(4V+Vtn)→Vcc、ビット線が0Vとなり、またノードN0,N1,N2がそれぞれ0V,0V,Vccとなることにより、データ読み出し動作が終了する。
【0077】
図8に示したデータ消去動作では、動作が開始されると、まず選択ブロックのロウデコーダ回路が選択状態となり、ノードN0,N1がVcc、ノードN2が0Vとなる。また、信号入力ノードSGD,SGS,SGDSが全てVccとなるため、選択ブロック・非選択ブロックの両方の選択ゲート線SG(1)、選択ブロックの選択ゲート線SG(2)は全て(Vcc−Vtn)まで充電された後、フローティング状態となる。また、この時には、非選択ブロック中の制御ゲート線や選択ゲート線SG(2)は全て0V程度の電圧のままフローティング状態となっている。続いて、メモリセルアレイが構成されているp型ウェル領域(Cell−pwell)が0V→20Vとなると、フローティング状態にある選択ブロック・非選択ブロックの両方の選択ゲート線SG(1),SG(2)や非選択ブロック中の制御ゲート線は全てp型ウェル領域との容量カップリングの影響で20V程度まで上昇し、選択ブロック中の制御ゲート線のみ0Vに固定される。この状態がしばらく保たれることにより、選択ブロック中のメモリセルの浮遊ゲートからp型ウェル領域への電子放出が行われ、データの消去が実行される。続いて、p型ウェル領域が0Vとなることにより、フローティング状態にある選択ブロック・非選択ブロックの両方の選択ゲート線SG(1),SG(2)や非選択ブロック中の制御ゲート線は全てp型ウェル領域との容量カップリングの影響で0V〜Vcc程度の電圧まで低下し、その後0Vに固定される。最後に、ノードN0,N1,N2がそれぞれ0V,0V,Vccとなり、データ消去動作が終了する。
【0078】
上記したように、図5に示したロウデコーダ回路では、データ書き込み動作時やデータ読み出し動作時に、制御ゲート線・選択ゲート線に印加する最高電圧よりもVtn(電圧を転送するトランジスタQN0〜QN10の閾値電圧)以上高い電圧を電源ノードVPPRWに印加することにより、1本の制御ゲート線・選択ゲート線に接続されるトランジスタがNMOSトランジスタのみであっても、電位降下なしに書き込み用高電圧や読み出し用高電圧を制御ゲート線に印加することができ、信頼性の高い動作を実現できる。
【0079】
また、1本の制御ゲート線に接続するトランジスタをNMOSトランジスタ1個とすることにより、素子数が少ないロウデコーダ回路を実現でき、ロウデコーダ回路のパターン面積縮小によるチップサイズ縮小、つまりチップコスト減少を実現できる。
【0080】
更に、制御ゲート線や選択ゲート線に接続されるトランジスタと逆極性であるPMOSトランジスタQP11,QP12を介して“High”レベル電圧が出力される電圧切換回路54Aを用いることにより、素子数が少なく且つパターン占有面積の小さい電圧切換回路54を構成できるため、素子数が少なく且つパターン占有面積の小さいロウデコーダ回路を実現でき、ロウデコーダ回路のパターン面積縮小によるチップサイズ縮小、つまりチップコスト減少を実現できる。
【0081】
図9に、本発明の第2の実施の形態に係る半導体記憶装置におけるロウデコーダ回路の他の構成例を示す。図9の回路が図5と異なる部分は電圧切換回路54Bの回路構成であり、電源ノードVPPRWとトランジスタQP11,QP12の間にディプリッション型NMOSトランジスタQD1が設けられている。図9の回路を用いた場合のデータ書き込み・読み出し・消去のそれぞれの動作を表すタイミング図は図6乃至図8と同一である。
【0082】
次に、上記トランジスタQD1を設けることによる利点について説明する。
【0083】
図5の回路では、PMOSトランジスタQP11,QP12のソースやQP11,QP12を構成するn型ウェル領域に、直接電源ノードVPPRWの電位レベルが印加されるため、選択ブロック・非選択ブロックに関係なく、全てのブロック中のトランジスタQP11,QP12のソース・n型ウェル領域を電源ノードVPPRWの電位レベルに充電する必要がある。通常、ブロック数は1つのチップ内に数百個〜数千個程度あるため、数百〜数千個の素子のソースやn型ウェル領域を同時に充電することになり、電源ノードVPPRWの容量値は大変大きい値となる。データ書き込み動作や読み出し動作では、電源ノードVPPRWには(20V+Vtn)や(4V+Vtn)といった昇圧電圧を印加するため、電源ノードVPPRWの容量値が大きいと、昇圧電圧発生回路の面積増加、消費電力増加、昇圧電圧の充電所要時間が長くなることによる動作の長時間化、などの問題が発生することになる。
【0084】
一方、図9の回路では、選択ブロック中では、ノードN0の電圧が“High”レベル(=Vcc)であるため、トランジスタQD1のゲートに入力されているノードN1の電圧が“High”レベル(=VPPRW電位レベル)、トランジスタQP11,QP12のソース・n型ウェル電位であるノードN3の電位も“High”レベル(=VPPRW電位レベル)となるため、トランジスタQD1の有無に関わらず図6乃至図8の動作を実現できる。図9の回路使用時の非選択ブロック中では、ノードN0の電圧が“Low”レベルである0Vにあるため、トランジスタQD1のゲートに入力されているノードN1の電圧が0Vに固定され、従ってノードN3はVtd(但し、VtdはトランジスタQD1のゲート電圧=0Vの時にトランジスタQD1を介して転送可能な電圧の最高値であり、通常Vcc以下の電圧)にある。
【0085】
このように、図9の回路を用いることにより、選択ブロックと非選択ブロックにて、トランジスタQP11,QP12のソース・n型ウェル電位を変えることができる。
【0086】
前記トランジスタQP11,QP12を構成するn型ウェル領域の形状を図10に示す。図10(a),(b)はそれぞれ、図5及び図9の回路構成を用いた場合のn型ウェル領域の形成例を表している。図5の回路では、全ブロック中においてn型ウェル電圧が同電位であるため、図10(a)に示したように、全ブロックBlock1〜BlockNにまたがった1個のn型ウェル領域NWを形成し、この領域NWにPMOSトランジスタQP11,QP12を形成する方式を通常は用いる。
【0087】
一方、図9の回路では、選択ブロック・非選択ブロック間にてn型ウェル電圧が異なるため、図10(b)に示したように、各ブロックBlock1〜BlockN毎に1個のn型ウェル領域NW1〜NWNを形成し、これらの領域NW1〜NWNにPMOSトランジスタQP11,QP12を形成する方式が有効となる。ブロック毎にn型ウェル領域を分割し、選択n型ウェル領域のみを電源電圧より高い昇圧電圧(20Vや4Vなど)で充電することにより、昇圧電圧の負荷容量値を大幅に減少できる。従って、昇圧電圧発生回路の面積削減、消費電力低減、昇圧電圧の充電所要時間の短縮による動作の高速化等を実現できる。
【0088】
図11に、本発明の第3の実施の形態に係る半導体記憶装置におけるロウデコーダ回路の更に他の構成例を示す。図11の回路が図5及び図9の回路と異なるのは電圧切換回路54Cの構成である。この電圧切換回路54Cは、ディプリッション型NMOSトランジスタQD2、PMOSトランジスタQP13、及びディプリッション型NMOSトランジスタQD3,QD4を含んで構成されている。上記NMOSトランジスタQD2の電流通路の一端は電源ノードVPPRWに接続され、ゲートはノードN1に接続される。上記PMOSトランジスタQP13の電流通路の一端及びバックゲートは、上記NMOSトランジスタQD2の電流通路の他端に接続され、電流通路の他端はノードN1に接続され、ゲートはナンドゲート57の出力端に接続される。上記NMOSトランジスタQD3の電流通路の一端はノードN1に接続され、ゲートに電源電圧Vccが印加される。そして、上記NMOSトランジスタQD4の電流通路の一端は上記NMOSトランジスタQD3の電流通路の他端に接続され、電流通路の他端はインバータ58の出力端に接続され、ゲートに信号TRANが供給される。
【0089】
図11の回路の動作波形は、図6乃至図8に示した波形と同様であり、また図11中のノードN4の電圧は図9中のノードN3と同様となる。従って、図11の回路を用いた場合にも、図9の回路を用いた場合と同様に、選択ブロック・非選択ブロック間にてノードN4の電圧が異なる、つまりノードN1に“High”レベル(=昇圧電圧)を転送するPMOSトランジスタQP13のソースやn型ウェル領域の電圧が選択・非選択ブロック間にて異なる。従って、図10(b)のようなn型ウェル構成を用いることができ、この結果昇圧電圧の負荷容量を減少させることができる。また、信号TRANは通常は0V固定として使用され、非選択ブロック中ではノードN0が0Vであるため、ディプリッション型NMOSトランジスタQD4,QD3を介して0VがノードN1に転送される。更に、選択ブロック中では、ノードN0=Vcc、ノードN1≧Vccであるため、NMOSトランジスタQD4はオフ状態となり、ノードN1の“High”レベルが保たれる。
【0090】
上記図11の回路の他の長所としては、第1に図9の回路よりも電圧切換回路54Cを構成する素子数が少なくなる(7個(図9)→4個(図11))という点、第2にPMOSトランジスタQP13のソース・ドレイン・n型ウェル領域の間の電位差が小さくなるという点がある。後者に関しては、トランジスタQP13がオンしている場合には常にソース=ドレイン=n型ウェル領域、オフしている場合にはソース=n型ウェル領域=Vtd(但し、VtdはQD2のゲート電圧=0Vの時にトランジスタQD2を介して転送可能な電圧の最高値であり、通常Vcc以下の電圧)且つドレイン=0Vなので、書き込み用高電圧(〜20V)が印加される動作があるにも拘わらず、ソース・ドレイン・n型ウェル領域の間の電位差は最高でもVcc程度しかつかない。
【0091】
なお、上記実施の形態では、図5、図9及び図11に示したように、1つのブロック内の制御ゲート線・選択ゲート線を駆動するロウデコーダ回路がメモリセルアレイの両側に配置された場合を例にとって本発明の説明を行ってきたが、他の場合、例えば図12のように、1つのブロックに対応するロウデコーダ回路がメモリセルアレイの片側に配置された場合にも本発明は有効である。図12では、電圧切換回路54Dとしては具体的な回路構成は示されていないが、例えば図5、図9及び図11の回路のように、種々の回路構成が使用可能である。
【0092】
次に、ロウデコーダ回路の配置例を図13乃至図15に示す。図13は、1つのブロック内の制御ゲート線・選択ゲート線を駆動するロウデコーダ回路がメモリセルアレイの両側に配置された場合を表し、図9及び図11の実施の形態に相当する。図14及び図15は、共に1つのブロックに対応するロウデコーダ回路がメモリセルアレイの片側に配置された場合を表し、図12に相当する。1ブロック分のロウデコーダのパターンを作成する幅(ピッチ)としては、図13の方式を用いた場合には1個のNANDセル長(1個のNANDセルのビット線方向の長さ)であるのに対し、図14及び図15の方式を用いた場合には2個のNANDセル長となるため広いピッチを確保できる。
【0093】
上記図13乃至図15に、PMOSトランジスタ形成用n型ウェル領域を加えたものを図16乃至図18に示す。図13乃至図15はそれぞれ図16乃至図18に対応する。図16乃至図18からも分かるように、図12の方式を用いた場合には、図9及び図11を用いた場合に較べ、ロウデコーダ回路のパターン形成用のピッチが2倍となり、この場合にはPMOSトランジスタ形成用n型ウェル領域のピッチも2倍となる。このため、デザインルールを緩和することができ、より信頼性が高く歩留まりも高いチップを実現できる。また、将来的にさらにデザインルールが縮小された場合でも、図12の方式を用いた場合には、図9及び図11の方式を用いた場合よりも、ブロック毎にn型ウェル領域を分割して形成することができる可能性が高い(あるいは確率が高い)という特長がある。
【0094】
ところで、上記n型ウェル形成の方法は、上記した方法以外にも考えられ、例えば図19(a)〜(e)に示したように配置しても良い。図19(a)〜(e)はロウデコーダ領域を表す図であり、ロウデコーダのパターン形成領域にて隣接したブロックのみが描かれている。
【0095】
図19(a)は、図16、図17及び図18の方式(=図19(a)の方式を図13乃至図15のブロック配置に対して適用した方式)を表したもので、隣接したブロックであるBlock−i,Block−jのそれぞれの領域内にn型ウェル領域NWi,NWjが形成される。
【0096】
図19(b),(c),(d)は、各ブロックに対応するロウデコーダ領域に対し、n型ウェル領域NWi,NWjが複数のブロックBlock−i,Block−jにまたがって形成される場合であり、n型ウェル領域NWi,NWjまわりのデザインルールがロウデコーダ形成用の1ブロック分のピッチに入らなくなった場合には、図19(b),(c),(d)のように2ブロック分の領域内で1個のn型ウェル領域を形成する方法が有効となる。
【0097】
将来的にさらにデザインルールが厳しくなった時には、図19(e)のように、4ブロックBlock−i〜Block−l分の領域内に1個のn型ウェル領域NWi〜NWlを形成すれば良く、さらに3個や5個以上のブロック分の領域内に1個のn型ウェル領域を形成するなど、種々の方式に応用できる。
【0098】
このように、図19(b)〜(e)の方式を、図13乃至図15のブロック配置に対して適用する方式は、デザインルール縮小時には大変有効となる。特に、上記PMOSトランジスタQP11,QP12,QP13等のように、電源電圧より高い電圧(昇圧電圧など)が印加されるn型ウェル領域はデザインルール縮小が困難であるため、上記方法によるピッチ増加・デザインルール緩和は極めて効果が高い方法である。
【0099】
また、図9乃至図12、図16乃至図19では、1ブロック分のロウデコーダ回路に対し1個の割合でPMOSトランジスタ形成用n型ウェル領域を設ける場合の実施の形態を説明した。しかし、本発明は、他の場合、例えば隣接ブロック間で1個のn型ウェル領域を共有する場合などにも有効である。
【0100】
図20乃至図23に、上記の回路の場合、及び隣接ブロック間で1個のn型ウェル領域を共有する場合の隣接する2ブロック分のロウデコーダ回路のうち、アドレスデコード部・電圧切換回路部54(54A,54B,54C,54D)の回路構成例を示す。図20は図9の回路に相当し、図21は図11の回路に相当する。図22は、隣接ブロック間で1個のn型ウェル領域を共有する場合の回路構成例であり、図9の回路をベースにしたものに相当する。図23は、隣接ブロック間で1個のn型ウェル領域を共有する場合の回路構成例であり、図11の回路をベースにしたものに相当する。図22は図20からの素子数増加はないが、図23は図21に対して1ブロックあたり1個のディプリッション型NMOSトランジスタが追加されている。
【0101】
図22及び図23に示した回路を使用する時には、n型ウェル領域を共有する2ブロックのうちのいずれか、もしくは両方が選択された場合には、n型ウェル領域は選択時電圧(書き込み時20V+Vtn、読み出し時4V+Vtn、消去時Vcc)となり、他の場合にはn型ウェル領域は非選択時電圧Vtdに設定される。この場合も、昇圧電圧が印加されるn型ウェル領域は選択ブロックを含むものだけになるので、昇圧電圧の負荷容量が従来の場合(図10(a)に相当)よりも大幅に低減できるという長所がある。
【0102】
なお、図20乃至図23では、隣接ブロックとして、Block−iとBlock−(i+1)という連続したアドレスのブロックがロウデコーダ回路領域において隣接した場合を例にとって本発明の説明を行っているが、連続アドレスのブロックでない場合でも、ロウデコーダ回路領域において隣接したブロック間でn型ウェル領域を共通化する場合は本発明が有効となるのはいうまでもない。
【0103】
図24乃至図26に、図22及び図23使用時のn型ウェル領域の形成例が示されており、隣接ブロック間で1個のn型ウェル領域を共有する構成となっている。図22及び図23及び図24乃至図26の方式を用いることにより、図20、図21及び図16乃至図18を用いる場合よりもn型ウェル領域形成のピッチを広げることができ、従ってn型ウェル領域まわりのデザインルールが緩和されるため、信頼性の向上や歩留まり増加などを実現できる。特に、上記PMOSトランジスタQP11,QP12,QP13等のように、電源電圧より高い電圧(昇圧電圧など)が印加されるn型ウェル領域はデザインルール縮小が困難であるため、上記方法によるピッチ増加・デザインルール緩和は極めて効果が高い方法である。
【0104】
更に、図22、図23及び図24乃至図26の方法を用いると、n型ウェル領域数が半減するため、ロウデコーダ回路のパターン面積縮小を実現できるという長所がある。さらにデザインルールを緩和する方法として、図27のように、2ブロック共通n型ウェル領域を3〜4ブロックピッチに1個設ける方法があり、これは図16乃至図18に対する図19(b)〜(d)の方式と同様の考え方である。図27の方法も非常に効果的である。
【0105】
図28に、本発明の第5の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路の別の構成例を示す。この図28に示す回路は、図12に示した回路に電圧切換回路54Eを付加した構成となっている。すなわち、ナンドゲート57の第1の入力端にはロウデコーダ起動信号RDECが供給され、第2乃至第4の入力端にはブロックアドレス信号RA1,RA2,RA3がそれぞれ供給される。このナンドゲート57の出力端にはインバータ58の入力端が接続され、このインバータ58の出力信号in1が電圧切換回路54D,54Eに供給される。上記電圧切換回路54Eには、動作電源電圧として電圧Vmが印加されている。そして、上記電圧切換回路54Eの出力信号out1が、電圧切換回路54Dに供給されるようになっている。他の回路部は図12に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【0106】
図29(a)〜(d)はそれぞれ、上記図28に示した回路における電圧切換回路54Eの具体的な構成例を示す回路図である。いずれの電圧切換回路54Eにも、インバータ58の出力信号in1が入力され、この信号in1が“high”レベルのときに0V、信号in1が“low”レベルのときにVmレベルの信号out1を出力するようになっている。
【0107】
(a)図に示す回路は、インバータINVa、NMOSトランジスタQN13,QN14、及びPMOSトランジスタQP14,QP15から構成されている。インバータ58の出力信号in1は、インバータINVaの入力端及びNMOSトランジスタQN14のゲートにそれぞれ供給される。上記インバータINVaの出力端には、NMOSトランジスタQN13のゲートが接続されている。NMOSトランジスタQN13,QN14のソースは他方の電源ノード、例えば接地点に接続され、各ドレインと電圧ノードVmとの間にはそれぞれ、PMOSトランジスタQP14,QP15のドレイン,ソース間が接続されている。上記PMOSトランジスタQP14のゲートは、PMOSトランジスタQP15とNMOSトランジスタQN14のドレイン共通接続点に接続され、上記PMOSトランジスタQP15のゲートは、PMOSトランジスタQP14とNMOSトランジスタQN13のドレイン共通接続点に接続される。そして、上記トランジスタQP15,QN14のドレイン共通接続点から得た出力信号out1を、電圧切換回路54Dの入力端に供給するようになっている。
【0108】
また、(b)図に示す回路は、インバータINVb、NMOSトランジスタQN15,QN16、PMOSトランジスタQP16,QP17、及びディプリッション型NMOSトランジスタQD5から構成されている。インバータ58の出力信号in1は、インバータINVbの入力端及びNMOSトランジスタQN16のゲートにそれぞれ供給される。上記インバータINVbの出力端には、NMOSトランジスタQN15のゲートが接続されている。NMOSトランジスタQN15,QN16のソースは接地点に共通接続され、各ドレインにはPMOSトランジスタQP16,QP17のドレインがそれぞれ接続されている。上記PMOSトランジスタQP16のゲートは、PMOSトランジスタQP17とNMOSトランジスタQN16のドレイン共通接続点に接続され、上記PMOSトランジスタQP17のゲートは、PMOSトランジスタQP16とNMOSトランジスタQN15のドレイン共通接続点に接続される。上記PMOSトランジスタQP16,QP17のソースと電圧ノードVmとの間には、ディプリッション型NMOSトランジスタQD5のドレイン,ソース間が接続され、そのゲートはトランジスタQP17,QN16のドレイン共通接続点に接続される。そして、上記トランジスタQP17,QN16のドレイン共通接続点から得た出力信号out1を、電圧切換回路54Dの入力端に供給するようになっている。
【0109】
(c)図に示す回路は、NMOSトランジスタQN17、PMOSトランジスタQP18、及びディプリッション型NMOSトランジスタQD6から構成されている。上記各トランジスタQN17,QP18,QD6の電流通路は、接地点と電圧ノードVm間に直列接続されており、上記インバータ58の出力信号in1は、上記トランジスタQN17,QP18のゲートに供給される。また、上記トランジスタQD6のゲートは、上記トランジスタQN17,QP18のドレイン共通接続点に接続される。そして、上記トランジスタQN17,QP18のドレイン共通接続点から得た出力信号out1を、電圧切換回路54Dの入力端に供給するようになっている。
【0110】
更に、(d)図に示す回路は、インバータINVd、NMOSトランジスタQN18、PMOSトランジスタQP19、及びディプリッション型NMOSトランジスタQD7から構成されている。インバータ58の出力信号in1は、インバータINVdの入力端及びPMOSトランジスタQP19のゲートに供給される。上記インバータINVdの出力端には、NMOSトランジスタQN18の電流通路の一端が接続され、このトランジスタQN18のゲートには電源電圧Vccが印加される。上記トランジスタQN18の電流通路の他端と電圧ノードVmとの間には、PMOSトランジスタQP19及びディプリッション型NMOSトランジスタQD7の電流通路が直列接続される。上記トランジスタQD7のゲートは、上記トランジスタQN18とQP19の電流通路の接続点に接続される。そして、上記トランジスタQN18,QP19の電流通路の接続点から得た出力信号out1を、電圧切換回路54Dの入力端に供給するようになっている。
【0111】
なお、上記電圧切換回路54Dの回路構成としては、図5に示した回路における電圧切換回路54A、図9に示した回路における電圧切換回路54B、図11に示した回路における電圧切換回路54C、あるいは図20乃至図23に示した方式のいずれの回路も適用可能である。
【0112】
上記図28に示した回路における電圧ノードVmの電圧は、例えば電源電圧(あるいはナンドゲート57やインバータ58の電源電圧)よりも高く、電源ノードVPPRWの最高電圧レベル(通常は書き込み用高電圧Vppのレベル)よりも低い電圧を使用可能である。図28の方式を用いた場合、電圧切換回路54Dに入力される2個の信号の片方(図28中のout1に相当する信号)の“high”状態時の電圧レベルが電源電圧から電圧Vmと高くなる。つまり、非選択ブロックに対応するロウデコーダ回路内では、ナンドゲート57の出力は“high”となるため、インバータ58から出力される信号in1は“low”レベルとなるので、信号out1はVmレベルとなる。この結果、電圧切換回路54DにVmレベルの信号が入力される。
【0113】
上記図28のような回路方式を用いた場合に特に効果があるのは、電圧切換回路54Dとして図11に示した回路における電圧切換回路54C、あるいは図21及び図23に示したような回路構成を用いる場合である。
【0114】
次に、上記電圧切換回路54Dとして、図11に示した回路における電圧切換回路54Cを用いる場合を例にとってこの効果を説明する。図28のような回路構成を用いる場合には、非選択ブロックに対応するロウデコーダではトランジスタQP13のゲートに入力される電圧が電源電圧からVmレベルと高くなるため、トランジスタQP13を介したリーク電流を低減できるという長所がある。通常、ロウデコーダ回路は、チップ中に数百〜数万個程度設けられるため、1個のロウデコーダ回路内ではリーク電流があまり大きくない場合でもチップ全体では大きな電流となってしまう。このため、図28に示したような回路を用いたリーク電流低減方式は大きな効果が得られる。この効果は、図11に示した回路における電圧切換回路54Cを図28の電圧切換回路54Dに適用した場合だけでなく、図21及び図23の回路方式に適用した場合も同様に得られる。
【0115】
しかも、図29(b)〜(d)に示した回路では、ディプリッション型NMOSトランジスタQD5〜QD7が使用されている。これらのトランジスタQD5〜QD7に印加される電圧レベルの最高値Vmは、図9、図11、図20乃至図23に示した回路におけるディプリッション型NMOSトランジスタQD1〜QD4に印加される電圧レベルの最高値であるVPPRW最高レベル(通常はVpp)よりも低い。このため、トランジスタQD5〜QD7のゲート酸化膜厚は、トランジスタQD1〜QD4のゲート酸化膜厚よりも薄くすることができる。よって、ゲート酸化膜厚が厚い場合よりもトランジスタQD5〜QD7の面積を小さくできる(印加最高電圧が低いほど、ゲート酸化膜厚の薄膜化による単位面積当たりのトランジスタの電流量が増加するため、トランジスタのパターン占有面積の縮小が可能)という特長がある。
【0116】
同様な理由により、トランジスタQP14〜QP19,QN13〜QN18のゲート酸化膜厚も、トランジスタQP11〜QP13、QN13〜QN18のゲート酸化膜厚よりも薄くできる。従って、この場合には、トランジスタのパターン占有面積をゲート酸化膜厚が薄い場合よりも小さくできるという特長がある。
【0117】
これまでは、図28及び図29(a)〜(d)を用いて第5の実施の形態の説明を行ってきたが、本発明は種々変更可能であり、例えば図30及び図31(a)〜(d)のような回路構成を用いる場合にも本発明は有効である。
【0118】
図30は、本発明の第6の実施の形態に係る半導体記憶装置におけるロウデコーダ回路の構成例を示している。この図30に示す回路は、上記図28に示した回路におけるインバータ58の出力信号in1とナンドゲート57の出力信号in2をそれぞれ電圧切換回路54Fに供給し、この電圧切換回路54Fの出力信号out1,out2を電圧切換回路54Dに供給するものである。
【0119】
図31(a)〜(d)はそれぞれ、上記図30に示した回路における電圧切換回路54Fの具体的な構成例を示す回路図である。これらの電圧切換回路54Fには、インバータ58の出力信号in1とナンドゲート57の出力信号in2が入力され、(a)図及び(b)図に示す回路では、信号in1が“high”レベル(信号in2は“low”レベル)のときに信号out1が0V、信号out2がVmレベルとなり、信号in1が“low”レベル(信号in2は“high”レベル)のときに信号out1がVmレベル、信号out2が0Vとなる。また、(c)図及び(d)図に示す回路では、信号in1が“high”レベル(信号in2は“low”レベル)のときに信号out1が0V、信号out2がVccレベルとなり、信号in1が“low”レベル(信号in2は“high”レベル)のときに信号out1がVmレベル、信号out2が0Vとなる。
【0120】
(a)図に示す回路は、NMOSトランジスタQN13,QN14、及びPMOSトランジスタQP14,QP15から構成されている。インバータ58の出力信号in1はNMOSトランジスタQN14のゲートに供給され、ナンドゲート57の出力信号in2はNMOSトランジスタQN13のゲートに供給される。上記NMOSトランジスタQN13,QN14のソースは接地点に接続され、ドレインと電圧ノードVmとの間にはそれぞれ、PMOSトランジスタQP14,QP15のドレイン,ソース間が接続されている。上記PMOSトランジスタQP14のゲートは、PMOSトランジスタQP15とNMOSトランジスタQN14のドレイン共通接続点に接続され、上記PMOSトランジスタQP15のゲートは、PMOSトランジスタQP14とNMOSトランジスタQN13のドレイン共通接続点に接続される。そして、上記トランジスタQP15,QN14のドレイン共通接続点から得た出力信号out1、及び上記トランジスタQP14,QN13のドレイン共通接続点から得た出力信号out2をそれぞれ、電圧切換回路54Dの入力端に供給するようになっている。
【0121】
また、(b)図に示す回路は、NMOSトランジスタQN15,QN16、PMOSトランジスタQP16,QP17、及びディプリッション型NMOSトランジスタQD5から構成されている。インバータ58の出力信号in1はNMOSトランジスタQN16のゲートに供給され、ナンドゲート57の出力信号in2はNMOSトランジスタQN15のゲートに供給される。上記NMOSトランジスタQN15,QN16のソースは接地点に接続され、ドレインにはそれぞれPMOSトランジスタQP16,QP17のドレインが接続されている。上記PMOSトランジスタQP16のゲートは、PMOSトランジスタQP17とNMOSトランジスタQN16のドレイン共通接続点に接続され、上記PMOSトランジスタQP17のゲートは、PMOSトランジスタQP16とNMOSトランジスタQN15のドレイン共通接続点に接続される。上記PMOSトランジスタQP16,QP17のソースと電圧ノードVmとの間には、ディプリッション型NMOSトランジスタQD5のドレイン,ソース間が接続され、そのゲートはトランジスタQP17,QN16のドレイン共通接続点に接続される。そして、上記トランジスタQP17,QN16のドレイン共通接続点から得た出力信号out1、及び上記トランジスタQP16,QN15のドレイン共通接続点から得た出力信号out2をそれぞれ、電圧切換回路54Dの入力端に供給するようになっている。
【0122】
(c)図に示す回路は、インバータINVe、NMOSトランジスタQN17、PMOSトランジスタQP18、及びディプリッション型NMOSトランジスタQD6から構成されている。上記各トランジスタQN17,QP18,QD6の電流通路は、接地点と電圧ノードVm間に直列接続されており、上記インバータ58の出力信号in1は、上記トランジスタQN17,QP18のゲートに供給される。また、上記トランジスタQD6のゲートは、上記トランジスタQN17,QP18のドレイン共通接続点に接続される。更に、上記ナンドゲート57の出力信号in2は、インバータINVeの入力端に供給される。そして、上記トランジスタQN17,QP18のドレイン共通接続点から得た出力信号out1、及び上記インバータINVeの出力端から出力される出力信号out2をそれぞれ、電圧切換回路54Dの入力端に供給するようになっている。
【0123】
更に、(d)図に示す回路は、インバータINVf、NMOSトランジスタQN18、PMOSトランジスタQP19、及びディプリッション型NMOSトランジスタQD7から構成されている。インバータ58の出力信号in1はPMOSトランジスタQP19のゲートに供給され、ナンドゲート57の出力信号in2はNMOSトランジスタQN18の電流通路の一端及びインバータINVfの入力端にそれぞれ供給される。上記トランジスタQN18のゲートには電源電圧Vccが印加されており、このトランジスタQN18の電流通路の他端と電圧ノードVmとの間には、PMOSトランジスタQP19及びディプリッション型NMOSトランジスタQD7の電流通路が直列接続される。上記トランジスタQD7のゲートは、上記トランジスタQN18とQP19の電流通路の接続点に接続される。そして、上記トランジスタQN18,QP19のドレイン共通接続点から得た出力信号out1、及び上記インバータINVfの出力端から出力される信号out2をそれぞれ、電圧切換回路54Dの入力端に供給するようになっている。
【0124】
上記図30及び図31(a)〜(d)のような回路構成を用いた場合にも、図28及び図29(a)〜(d)により前述した回路構成と同様な特長があり、実質的に同じ作用効果が得られる。
【0125】
なお、上記図29(a)〜(d)及び図31(a)〜(d)に示した回路におけるPMOSトランジスタQP14〜QP19を構成するためのn型ウェル領域としては、図29(a)と図31(a)に示した回路の場合は各ブロック間にて共通にn型ウェル領域に電圧VPPRWが印加されるため、前述した図10(a)のような構成が適している。一方、図29(b)〜(d)及び図31(b)〜(d)に示す構成では、n型ウェル電圧が共通ではないため、図10(b)、図16乃至図19、図24乃至図27に示したような構成が適している。
【0126】
図32及び図33はそれぞれ、本発明の他の実施の形態に係かる半導体記憶装置について説明するためのもので、前述した第1乃至第5の実施の形態における電圧切換回路54(54A〜54D)に電圧VPPRWを与える回路部を抽出して示している。これらの回路は、信号Activeにより、スタンバイ時とアクティブ時とで電源ノードVPPRWの状態を切り替えるものである。
【0127】
すなわち、図32に示す回路部は、高電圧発生回路60、インバータ61、PMOSトランジスタQP20及びディプレッション型NMOSトランジスタQD8から構成されている。上記高電圧発生回路60の出力端には、電圧切換回路54の電源ノードVPPRWが接続されており、このノードVPPRWと電源電圧Vcc間に前記トランジスタQD8,QP20の電流通路が直列接続されている。上記PMOSトランジスタQP20のゲートには、信号Activeがインバータ61を介して供給され、上記ディプレッション型NMOSトランジスタQD8のゲートには、上記信号Activeが供給される。
【0128】
上記のような構成において、信号Activeは、スタンバイ時には0V、アクティブ時にはVccレベルとなる信号であり、例えば/CEピンから入力されるチップイネーブル信号に基づいて作られる。また、上記高電圧発生回路60は、スタンバイ時には非動作状態となるように構成されている。
【0129】
スタンバイ時には、上記信号Activeの0Vにより、トランジスタQP20がオフ状態となるので、電源ノードVPPRWはフローティング状態となる。これに対し、アクティブ時に信号ActiveがVccレベルとなると、トランジスタQP20がオン状態となるので、ノードVPPRWは電源電圧Vccに充電される。その後、高電圧発生回路60により、ノードVPPRWが高電圧に設定されるとともに、信号Activeが0VとなってトランジスタQD8がオフ状態となり、電源ノードVPPRWが電源Vccから切り離される。
【0130】
従って、スタンバイ時には、リーク電流の発生を抑え、且つアクティブ時には(Vccまでの高速充電が可能となるため)電源ノードVPPRWの電圧上昇を速めることができる。
【0131】
一方、図33に示す回路部は、高電圧発生回路60とディプレッション型NMOSトランジスタQD9から構成されている。高電圧発生回路60の出力端には、電圧切換回路54の電源ノードVPPRWが接続されており、このノードVPPRWと電源Vcc間にトランジスタQD9の電流通路が接続されている。そして、上記ディプレッション型NMOSトランジスタQD9のゲートには、信号Activeが供給されるようになっている。
【0132】
このような構成においても、上述した図32の回路と同様な動作を行い、同じ作用効果が得られる。
【0133】
以上、実施の形態を用いて本発明の説明を行ったが、本発明は前記実施の形態に限定されるものではなく、種々変更可能である。
【0134】
例えば、上記実施の形態では、選択ワード線に0V以上の電圧を転送する場合を例にとって本発明の説明を行ったが、極性が逆の場合、つまり選択ワード線に0V以下の電圧を転送する場合にも本発明は有効であり、この場合には、上記した電圧切換回路内のNMOSトランジスタをPMOSトランジスタに、また上記した電圧切換回路内のPMOSトランジスタをNMOSトランジスタに変えるとともにワード線に直接接続されるトランジスタをNMOSトランジスタからPMOSトランジスタに変えるなどのように極性を逆にするなどの方法で本発明を適用できる。
【0135】
また、上記実施の形態では、ロウデコーダ回路に本発明を適用した場合を例にとって本発明の説明を行ったが、他の場合、例えば他の周辺回路において、上記実施の形態中の電圧切換回路やワード線接続トランジスタの構成・接続関係を用いて、電圧転送を行う場合など、種々変更可能である。
【0136】
また、上記実施の形態では1個のNANDセル中で直列接続されたメモリセルの数が8個の場合について説明したが、直列接続するメモリセルの数が8個ではなく、例えば2,4,16,32,64個などの場合においても同様に本発明は適用可能である。また、選択ゲートトランジスタの間にあるメモリセル数が1個の場合に対しても、同様に本発明を適用できる。また、上記実施の形態中では、NANDセル型EEPROMを例にとって本発明の説明を行ったが、本発明は上記実施の形態に限られるものではなく他のデバイス、例えばNORセル型EEPROM、DINORセル型EEPROM、ANDセル型EEPROM、選択トランジスタ付NORセル型EEPROMなどにおいても適用可能である。
【0137】
図34にNORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、ワード線WLj,WLj+1,WLj+2,…とビット線BL0,BL1,…,BLmとの各交差位置に、NORセルMj0〜Mj+2mが設けられ、各NORセルMj0〜Mj+2mの制御ゲートは行毎にワード線WLj,WLj+1,WLj+2,…に、ドレインは列毎にビット線BL0,BL1,…,BLmにそれぞれ接続され、ソースはソース線SLに共通接続されて構成されている。
【0138】
また、図35にDINORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。DINORセル型のメモリセルアレイでは、各メインビット線D0,D1,…,Dnに対応してDINORセルが設けられる。各DINORセルは選択ゲートトランジスタSQ0,SQ1,…,SQnとメモリセルM00〜M31nとから構成されており、上記選択ゲートトランジスタSQ0,SQ1,…,SQnのドレインは各メインビット線D0,D1,…,Dnに、ゲートは選択ゲート線STに、ソースはローカルビット線LB0,LB1,…,LBnにそれぞれ接続される。各メモリセルM00〜M31nのドレインは列毎に上記ローカルビット線LB0,LB1,…,LBnに接続され、制御ゲートは行毎にワード線W0〜W31に接続され、ソースはソース線SLに共通接続される。
【0139】
図36は、ANDセル型EEPROMにおけるメモリセルアレイの等価回路図を示している。ANDセル型のメモリセルアレイにあっては、各メインビット線D0,D1,…,Dnに対応してANDセルが設けられる。各ANDセルは第1の選択ゲートトランジスタSQ10,SQ11,…,SQ1n、メモリセルM00〜M31n及び第2の選択ゲートトランジスタSQ20,SQ21,…,SQ2nから構成されており、上記第1の選択ゲートトランジスタSQ10,SQ11,…,SQ1nのドレインは各メインビット線D0,D1,…,Dnに、ゲートは第1の選択ゲート線ST1に、ソースはローカルビット線LB0,LB1,…,LBnにそれぞれ接続される。各メモリセルM00〜M31nのドレインは列毎にローカルビット線LB0,LB1,…,LBnに接続され、制御ゲートは行毎にワード線W0〜W31に接続され、ソースはローカルソース線LS0,LS1,…,LSnに接続される。上記第2の選択ゲートトランジスタSQ20,SQ21,…,SQ2nのドレインは各ローカルソース線LS0,LS1,…,LSnにそれぞれ接続され、ゲートは第2の選択ゲート線ST2に、ソースはメインソース線MSLに共通接続される。
【0140】
更に、図37に選択トランジスタ付NORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、選択トランジスタSQとメモリセルトランジスタMとから成るメモリセルMCがマトリクス配列されて構成される。各選択トランジスタSQのドレインは列毎にビット線BL0,BL1,…,BLnに接続され、ゲートは行毎に選択ゲート線STに接続され、ソースは対応するメモリセルトランジスタMのドレインに接続される。上記メモリセルトランジスタMの制御ゲートは行毎にワード線WLに接続され、ソースはソース線SLに共通接続される。
【0141】
なお、DINORセル型EEPROMの詳細に関しては“H.Onoda et al.,IEDM Tech.Digest,1992,pp.599−602”を、上記ANDセル型EEPROMの詳細に関しては“H.Kume et al.,IEDM Tech.Digest,1992,pp.991−993”を参照されたい。
【0142】
また、上記各実施の形態では電気的に書き替えが可能な不揮発性半導体記憶装置を例にとって本発明の説明を行ったが、本発明は他のデバイスでも使用可能であり、例えば他の不揮発性記憶装置やDRAM、SRAM等のデバイスにても同様に適用可能である。
【0143】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0144】
【発明の効果】
以上説明したように本発明によれば、ロウデコーダ回路内にPMOSトランジスタを含む電圧切換回路を設けることにより、ロウデコーダ回路内にてワード線に接続するトランジスタをワード線1本あたりNMOSトランジスタを1個のみとする場合にも、ポンプ回路を設けることなくNMOSトランジスタのゲートを高い電圧に設定することができる。
【0145】
従って、ワード線に電位降下なく高電圧を転送することができ、且つロウデコーダ回路のパターン面積を削減できる半導体記憶装置が得られる。
【0146】
また、パターン面積の小さいロウデコーダ回路を実現できるため、安価で信頼性の高いチップを実現することができる半導体記憶装置が得られる。
【0147】
更に、ワード線に電位降下なく高電圧を転送でき、十分なデータ書き込み動作を実現できる半導体記憶装置が得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、NANDセル型EEPROMの概略構成を示すブロック図。
【図2】図1に示したメモリセルアレイにおける一つのNANDセル部分の平面図と等価回路図。
【図3】図2(a)のA−A’及びB−B’断面図。
【図4】同じくNANDセルがマトリクス配列されたメモリセルアレイの等価回路図。
【図5】本発明の第1の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す回路図。
【図6】第1の実施の形態に係わるデータ書き込み動作タイミングを示す図。
【図7】第1の実施の形態に係わるデータ読み出し動作タイミングを示す図。
【図8】第1の実施の形態に係わるデータ消去動作タイミングを示す図。
【図9】本発明の第2の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す回路図。
【図10】第1、第2の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内のn型ウェル形状を示す図。
【図11】本発明の第3の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す回路図。
【図12】本発明の第4の実施の形態に係る半導体記憶装置におけるロウデコーダ回路及びメモリセルアレイの構成例を示す回路図。
【図13】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路の第1のブロック配置例を示す図。
【図14】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路の第2のブロック配置例を示す図。
【図15】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路の第3のブロック配置例を示す図。
【図16】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路のブロック配置、及びn型ウェル形状の第1の例を示す図。
【図17】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路のブロック配置、及びn型ウェル形状の第2の例を示す図。
【図18】本発明の実施の形態に係わる半導体記憶装置におけるメモリセルアレイとロウデコーダ回路のブロック配置、及びn型ウェル形状の第3の例を示す図。
【図19】本発明の第1乃至第4の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びn型ウェル形状について説明するための図。
【図20】本発明の第1乃至第4の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内ブロックアドレスデコード部及び電圧切換回路の第1の構成を示す回路図。
【図21】本発明の第1乃至第4の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内のブロックアドレスデコード部及び電圧切換回路の第2の構成を示す回路図。
【図22】本発明の第1乃至第4の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内のブロックアドレスデコード部及び電圧切換回路の第3の構成を示す回路図。
【図23】本発明の第1乃至第4の実施の形態に係る半導体記憶装置、及びその他多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路内のブロックアドレスデコード部及び電圧切換回路の第4の構成を示す回路図。
【図24】別の多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びn型ウェル形状について説明するための図。
【図25】別の多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びn型ウェル形状について説明するための図。
【図26】別の多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びn型ウェル形状について説明するための図。
【図27】さらに別の多数の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路のブロック配置、及びn型ウェル形状について説明するための図。
【図28】本発明の第5の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路の別の構成例を示す回路図。
【図29】図28に示した回路における電圧切換回路の具体的な構成例を示す回路図。
【図30】本発明の第6の実施の形態に係わる半導体記憶装置におけるロウデコーダ回路の別の構成例を示す回路図。
【図31】図30に示した回路における電圧切換回路の具体的な構成例を示す回路図。
【図32】本発明の他の実施の形態に係かる半導体記憶装置について説明するためのもので、前述した各実施の形態における電圧切換回路に高電圧を与える回路部を抽出して示す回路図。
【図33】本発明の更に他の実施の形態に係かる半導体記憶装置について説明するためのもので、前述した各実施の形態における電圧切換回路に高電圧を与える回路部を抽出して示す回路図。
【図34】NORセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【図35】DINORセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【図36】ANDセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【図37】選択トランジスタ付NORセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【図38】従来の半導体記憶装置におけるロウデコーダ回路、及びメモリセルアレイの構成例を示す回路図。
【図39】従来の半導体記憶装置における他のロウデコーダ回路、及びメモリセルアレイの構成例を示す回路図。
【符号の説明】
101…メモリセルアレイ、
102…ビット線制御回路、
103…カラムデコーダ、
104…アドレスバッファ、
105…ロウデコーダ、
106…データ入出力バッファ、
107…基板バイアス回路、
109…書き込み用高電圧発生回路、
110…書き込み用中間電圧発生回路、
111…読み出し用中間電圧発生回路、
112…消去用高電圧発生回路、
54A,54B,54C,54D,54E,54F…電圧切換回路、
M1〜M8…メモリセル、
2…メモリセルブロック、
5a,5b,5c…ロウデコーダ回路、
QN1〜QN8…NMOSトランジスタ(第1トランジスタ)、
QP11,QP12,QP13…PMOSトランジスタ(第2トランジスタ)、
QD1,QD2…ディプリッション型NMOSトランジスタ(第3トランジスタ)、
CG(1)〜CG(8)…制御ゲート線(ワード線)、
SG(1),SG(2)…選択ゲート線、
VPPRW…電源ノード、
Vm…電圧ノード。
Claims (8)
- メモリセルがマトリクス配列されたメモリセルアレイと、
前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、
前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第1導電型のエンハンスメント型第1トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第1トランジスタのゲートに電圧を転送する、第1導電型とは逆極性の第2導電型の第2トランジスタと、ゲートが前記第1トランジスタのゲートに接続される第1導電型のディプリッション型第3トランジスタと、を備え、
前記ロウデコーダ回路の中で前記第2トランジスタの電流通路の一端は前記第3トランジスタの電流通路の一端に接続され、前記第2トランジスタの電流通路の他端は前記第1トランジスタのゲートと接続され、
前記選択したワード線への電圧の転送を、第1導電型の第1トランジスタのみで行い、前記選択したワード線に電圧を転送する動作時に、選択したワード線の電圧よりも高い電圧を第3トランジスタの電流通路の他端に入力し、第3トランジスタ及び第2トランジスタを介して、選択したワード線に接続された第1トランジスタのゲートに転送することを特徴とする半導体記憶装置。 - 前記ロウデコーダ回路内に設けられ、前記第1トランジスタのゲートに電圧を印加する電圧切換回路を更に具備し、
前記第2トランジスタ及び前記第3トランジスタはこの電圧切換回路内に設けられることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第2トランジスタのゲートには前記ロウデコーダ回路の選択/非選択を反映した信号が入力されることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記メモリセルアレイは複数のブロックにより構成され、各ブロックは1本もしくは複数のワード線に接続されたメモリセルから構成されるとともに、前記ロウデコーダ回路はブロック毎に設けられ、前記第2トランジスタが形成されるウェル領域は第1導電型であり、前記ウェル領域は前記ブロック毎に1つ形成され、異なるブロックに対応する前記ウェル領域は分離して形成されることを特徴とする請求項1乃至3いずれか1つの項に記載の半導体記憶装置。
- 第1のブロックに対応する前記ロウデコーダ回路を構成する全ての素子は、前記第1のブロック内のワード線の一端側にまとめて配置されることを特徴とする請求項4に記載の半導体記憶装置。
- 前記第1のブロックと隣接した位置にある第2のブロックに対応する前記ロウデコーダ回路を構成する全ての素子は、前記第2のブロック内のワード線の一端側と他端側のいずれか一方にまとめて配置されることを特徴とする請求項5に記載の半導体記憶装置。
- 前記ワード線に直接的に接続されるトランジスタは、第1導電型の1個のトランジスタのみであることを特徴とする請求項1乃至6いずれか1つの項に記載の半導体記憶装置。
- 前記メモリセルは、NAND型EEPROMのメモリセルであり、前記選択したワード線に電圧を転送する動作は、前記NAND型EEPROMのデータ書き込み動作であることを特徴とする請求項1乃至7いずれか1つの項に記載の半導体記憶装置。
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