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  1. メモリセルがマトリクス配列されたメモリセルアレイと、
    前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、
    前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第1導電型の複数の第1トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第1トランジスタのゲートに電圧を転送する、第1導電型とは逆極性の第2導電型の第2トランジスタとを備え、
    前記選択したワード線への電圧の転送を、第1導電型の第1トランジスタのみで行うことを特徴とする半導体記憶装置。
  2. 前記選択したワード線に電圧を転送する動作時に、前記第1トランジスタのゲートに、前記第2トランジスタを介して、選択したワード線よりも高い電圧を転送することを特徴とする請求項1に記載の半導体記憶装置。
  3. 前記ロウデコーダ回路内に設けられ、前記第1トランジスタのゲートに電圧を印加する電圧切換回路を更に具備し、
    前記第2トランジスタはこの電圧切換回路内に設けられ、前記選択したワード線に電圧を転送する動作時に、選択したワード線の電圧よりも高い電圧を前記電圧切換回路に入力し、前記第2トランジスタを介して、選択したワード線に接続された前記第1トランジスタのゲートに転送することを特徴とする請求項1に記載の半導体記憶装置。
  4. メモリセルがマトリクス配列されたメモリセルアレイと、
    前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、
    前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第1導電型の複数の第1トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第1トランジスタのゲートに電圧を転送する、第1導電型とは逆極性の第2導電型の第2トランジスタとを備え、
    前記選択したワード線への電圧の転送を、第1導電型の第1トランジスタのみで行うとともに、非選択ブロック中の前記第2トランジスタのゲートに印加される電圧が電源電圧よりも高い電圧となる動作を備えたことを特徴とする半導体記憶装置。
  5. ブロックアドレス信号を受けてブロックの選択・非選択の判定結果に対応する判定信号を出力するロジック回路と、前記第2トランジスタを含み、上記ロジック回路から出力される判定信号を受けて、前記第1トランジスタのゲート電圧をそれぞれ設定する第1の電圧切換回路と、上記ロジック回路から出力される判定信号を受け、上記第1の電圧切換回路に上記判定信号のレベルを変換して供給する第2の電圧切換回路とを更に具備し、前記非選択ブロック中の前記第2トランジスタのゲートに印加される電圧は、上記第2の電圧切換回路から出力される判定信号の電圧レベルであることを特徴とする請求項に記載の半導体記憶装置。
  6. ブロックアドレス信号を受けてブロックの選択・非選択の判定結果に対応する判定信号を出力するロジック回路と、前記第2トランジスタを含み、前記第1トランジスタのゲート電圧をそれぞれ設定する第1の電圧切換回路と、上記ロジック回路から出力される判定信号を受け、上記第1の電圧切換回路に上記判定信号のレベルを変換して供給する第2の電圧切換回路とを更に具備し、前記非選択ブロック中の前記第2トランジスタのゲートに印加される電圧は上記第2の電圧切換回路から出力される判定信号の電圧レベルであることを特徴とする請求項に記載の半導体記憶装置。
  7. メモリセルがマトリクス配列されたメモリセルアレイと、
    前記メモリセルアレイのワード線を選択するとともに、ワード線に電圧を転送するロウデコーダ回路とを具備し、
    前記ロウデコーダ回路は、電流通路の一端が各々のワード線にそれぞれ直接的に接続された第1導電型の複数の第1トランジスタと、選択したワード線に電圧を転送する動作時に、選択したワード線に接続された前記第1トランジスタのゲートに電圧を転送する、第1導電型とは逆極性の第2導電型の第2トランジスタを含み、前記第1トランジスタのゲートに電圧を印加する第1の電圧切換回路と、ロウアドレス信号を受けてブロックの選択・非選択の判定結果を出力するロジック回路と、前記ロジック回路の出力信号を受けて前記第1の電圧切換回路に信号を出力する第2の電圧切換回路とを備え、
    前記選択したワード線への電圧の転送を、第1導電型の第1トランジスタのみで行うとともに、前記第2の電圧切換回路中の最高電圧レベルが前記第1の電圧切換回路中の最高電圧レベルよりも低いことを特徴とする半導体記憶装置。
  8. 前記第1の電圧切換回路中に設けられた第1のディプリッション型トランジスタと、前記第2の電圧切換回路中に設けられた第2のディプリッション型トランジスタとを更に具備し、前記第1のディプリッション型トランジスタのゲート酸化膜は、前記第2のディプリッション型トランジスタのゲート酸化膜よりも厚いことを特徴とする請求項に記載の半導体記憶装置。
  9. 前記第2の電圧切換回路は第2導電型の第3トランジスタを具備し、前記第2トランジスタのゲート酸化膜は、前記第3トランジスタのゲート酸化膜よりも厚いことを特徴とする請求項に記載の半導体記憶装置。
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