JP4434252B2 - 半導体装置 - Google Patents
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Description
本発明は、アクセストランジスタとサイリスタ素子でメモリセル（メモリ素子）が構成される半導体装置に関するものである。
サイリスタ素子とアクセストランジスタによって形成されるメモリセル（サイリスタＲＡＭ）として様々な形態が提案されている(たとえば特許文献１〜３、非特許文献１，２参照)。
これらの提案されているメモリセルの一つにバルク型半導体基板に形成されたサイリスタ素子とアクセストランジスタを有するメモリ素子がある。
図１は、バルク型半導体基板に形成されたサイリスタ素子とアクセストランジスタを有するメモセルのセル構成の例を示す簡略断面図である。このメモリセルのサイリスタ素子は選択的エピタキシーアノード(Selective Epitaxy Anode : SEA)型である。
また、図２は図１のメモリセルの等価回路図である。
また、図２は図１のメモリセルの等価回路図である。
メモリ素子１は、ｐ型のバルク型半導体基板上２に、サイリスタ素子３とアクセストランジスタ４とが素子分離領域５を挟んで並列に形成されている。
サイリスタ素子３は、ｎ型ウェル３１上に、ｐ型アノード３２、ｎ型ベース３３、ｐ型ベース３４、ｎ型カソード３５が形成されたｐｎｐｎサイリスタ構造を有する。
ｐ型ベース３４上にはゲート絶縁膜３６を介してゲート電極３７が形成されている。
このサイリスタ素子３は、ｎｐｎ型とｐｎｐ型のバイポーラトランジスタの組み合わせになっており、ベースとコレクタを共用し、ｎｐｎ型のベース上にいわゆるＭＩＳ型のゲート電極３７が形成されている。
ｐ型ベース３４上にはゲート絶縁膜３６を介してゲート電極３７が形成されている。
このサイリスタ素子３は、ｎｐｎ型とｐｎｐ型のバイポーラトランジスタの組み合わせになっており、ベースとコレクタを共用し、ｎｐｎ型のベース上にいわゆるＭＩＳ型のゲート電極３７が形成されている。
アクセストランジスタ４は、ｐ型ウェル４１内にｎ型の拡散層４２，４３が形成され、拡散層４２，４３に挟まれたｐ型ウェル４１上にゲート絶縁膜４４を介してゲート電極４５が形成されている。
そして、サイリスタ素子３のｐ型アノード３２が基準電圧ＶＲＥＦの供給ラインＬＶＲＥＦに接続され、アクセストランジスタ４の拡散層４２がビットラインＢＬに接続され、サイリスタ素子３のｎ型カソード３５とアクセストランジスタ４の拡散層４３がストレージノードＶＳＮにより接続されている。
また、サイリスタ素子３のゲート電極３７はワードラインＴＷＬに接続され、アクセストランジスタ４のゲート電極４５がワードラインＳＷＬに接続される。
また、サイリスタ素子３のゲート電極３７はワードラインＴＷＬに接続され、アクセストランジスタ４のゲート電極４５がワードラインＳＷＬに接続される。
このような構成のサイリスタ素子は、負性抵抗特性を有し、２つの安定点が存在する。そして、２つの安定点でデータの０，１を読みわける。
以下に、サイリスタＲＡＭの動作時の電圧（電位）状態について説明する。
図３（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ保持時の電位状態を示す図である。
データ保持時は、図３（Ａ）に示すように、ワードラインＳＷＬ、ＴＷＬが０Ｖ（Off）に設定され、ビットラインも０Ｖに設定される。
このとき、図３（Ｂ）に示すように、サイリスタ電流Ｉｔとアクセストランジスタ電流Ｉａの釣り合う安定点は２状態のみであり、この安定２状態のどちらかをデータの“０”，“１”に割り当てることでデータ記憶（保持）する。
このとき、図３（Ｂ）に示すように、サイリスタ電流Ｉｔとアクセストランジスタ電流Ｉａの釣り合う安定点は２状態のみであり、この安定２状態のどちらかをデータの“０”，“１”に割り当てることでデータ記憶（保持）する。
図４（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ読み出し動作時の電位状態を示す図である。
読み出し動作時は、図４（Ａ）に示すように、ワードラインＴＷＬが０Ｖに設定され、ワードラインＳＷＬが電源電圧ＶＤＤに設定され、ビットラインＢＬが０Ｖにプリチャージされる。
このとき、図４（Ｂ）に示すように、保持状態での安定点を維持したまま、安定点によって電流値が変わるため、この電流値を読み出すことでデータの読み出し操作が可能になる。
このとき、図４（Ｂ）に示すように、保持状態での安定点を維持したまま、安定点によって電流値が変わるため、この電流値を読み出すことでデータの読み出し操作が可能になる。
図５（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ“１”の書き込み動作時の電位状態を示す図である。
データ“１”（セル電流大）書き込み動作時は、図５（Ａ）に示すように、ワードラインＴＷＬが電源電圧ＶＤＤに設定され、ワードラインＳＷＬも電源電圧ＶＤＤに設定され、ビットラインＢＬが０Ｖに設定される。
この電位状態では、図５（Ｂ）に示すように、安定状態が１つのみ（セル電流大の状態）となるため、データ“１”の書き込みが可能である。
この電位状態では、図５（Ｂ）に示すように、安定状態が１つのみ（セル電流大の状態）となるため、データ“１”の書き込みが可能である。
図６（Ａ），（Ｂ）は、サイリスタＲＡＭのデータ“０”の書き込み動作時の電位状態を示す図である。
データ“０”（セル電流小）書き込み動作時は、図６（Ａ）に示すように、ワードラインＴＷＬが電源電圧ＶＤＤに設定され、ワードラインＳＷＬも電源電圧ＶＤＤに設定され、ビットラインＢＬがＶＤＤに設定される。
この電位状態では、図６（Ｂ）に示すように、安定状態が１つのみ（セル電流小の状態）となるため、データ“０”の書き込みが可能である。
この電位状態では、図６（Ｂ）に示すように、安定状態が１つのみ（セル電流小の状態）となるため、データ“０”の書き込みが可能である。
ところが、上述したサイリスタＲＡＭの読み出し動作時にいわゆるディスターブが発生するおそれがあるという不利益がある。
ここで、読み出し動作時のディスターブについて説明する。
図４（Ａ），（Ｂ）に示したとおり、読み出し動作時には、ビットラインＢＬを０Ｖにリセットしてからセル（Cell）電流を読み出すが、セル電流読み出しをビットラインＢＬを介して行う場合、セル電流が大きいとき（データ“１”）はビットラインＢＬの電位が上昇し、セル電流が小さいとき（データ“０”）はビットラインＢＬの電位をほぼ０Ｖのままとなる。このように、ビットラインＢＬの電流を電圧に変換して読み出す必要がある。
この場合、図７に示すようにビットラインＢＬの電位の上昇に伴い、セル安定点も遷移する。ビットラインＢＬの電位が高くなりすぎるとセル電流大（データ“１”）側の安定点が無くなり、データを破壊してしまうおそれがある。
図４（Ａ），（Ｂ）に示したとおり、読み出し動作時には、ビットラインＢＬを０Ｖにリセットしてからセル（Cell）電流を読み出すが、セル電流読み出しをビットラインＢＬを介して行う場合、セル電流が大きいとき（データ“１”）はビットラインＢＬの電位が上昇し、セル電流が小さいとき（データ“０”）はビットラインＢＬの電位をほぼ０Ｖのままとなる。このように、ビットラインＢＬの電流を電圧に変換して読み出す必要がある。
この場合、図７に示すようにビットラインＢＬの電位の上昇に伴い、セル安定点も遷移する。ビットラインＢＬの電位が高くなりすぎるとセル電流大（データ“１”）側の安定点が無くなり、データを破壊してしまうおそれがある。
たとえば、非特許文献１のように、ビットラインＢＬを０Ｖにリセットし、セル電流に応じてビットラインＢＬをチャージすることで読み出し動作を実施するような場合、前述のリードディスターブが懸念される。
本発明は、読み出し動作時のディスターブの発生を抑止することが可能な半導体装置を提供することにある。
本発明の第１の観点の半導体装置は、半導体基板上にｐｎｐｎ構造が形成されてなり、一端が第１の端子に、他端が第２の端子に接続されたゲート付きサイリスタ素子と、上記半導体基板上に形成され、一端がビットラインに接続され、他端が上記サイリスタ素子の第１の端子に接続されるアクセストランジスタと、を含むメモリセルと、読み出し時に上記サイリスタ素子の上記第２の端子側に負荷電流を流す負荷電流素子を含み、上記メモリセルへのアクセス制御を行う制御部と、を有し、上記制御部は、読み出し動作時に、上記ビットラインを第１の電圧に、上記サイリスタ素子の第２の端子側を上記第１の電圧より高い第２の電圧にした状態で、上記メモリセルに流れる電流を電圧に変換して読み出しデータの判定を行う。
好適には、上記制御部は、書き込み動作時に、上記アクセストランジスタに接続されるビットラインを書き込みデータに応じて電圧を変化させ、上記サイリスタ素子の第２の端子を所望の電圧に設定する。
好適には、上記制御部は、書き込み動作時に、上記アクセストランジスタに接続されるビットラインを書き込みデータに応じて電圧を変化させ、上記サイリスタ素子の第２の端子を、読み出し動作時、書き込み動作時共に所望の電圧に設定する。
好適には、上記制御部は、読み出し動作時は、上記サイリスタ素子とアクセストランジスタとのうちアクセストランジスタをオンさせ、書き込み動作時は、上記サイリスタ素子とアクセストランジスタ共にオン状態に制御する。
好適には、上記制御部は、読み出し動作時に、上記サイリスタ素子の第２の端子を所望の電圧にクランプした状態で、上記サイリスタ素子のセル電流によって変化する電圧と参照電圧とを比較し、比較結果に応じたリードデータを出力するセンスアンプを含む。
好適には、上記制御部は、書き込み動作時に、上記アクセストランジスタに接続されるビットラインを書き込みデータに応じた電圧にドライブするライトドライバを含む。
本発明の第２の観点の半導体装置は、第１のビットラインと、第２のビットラインと、半導体基板上にｐｎｐｎ構造が形成されてなり、一端が第１の端子に、他端が第２の端子に接続されたゲート付きサイリスタ素子と、上記半導体基板上に形成され、一端が上記第１のビットラインに接続され、他端が上記サイリスタ素子の第１の端子に接続されるアクセストランジスタと、を含むメモリセルと、読み出し時に上記サイリスタ素子の上記第２の端子に接続された上記第２のビットライン側に負荷電流を流す負荷電流素子を含み、上記メモリセルへのアクセス制御を行う制御部と、を有し、上記制御部は、読み出し動作時に、上記第１のビットラインを第１の電圧に、上記第２のビットラインを上記第１の電圧より高い第２の電圧にした状態で、上記第２のビットラインから上記第２の端子へ流れる電流変化を検知し、検知した電流を電圧に変換して読み出しデータの判定を行う。
好適には、上記制御部は、上記アクセストランジスタに接続される上記第１のビットラインは書き込み動作時にデータに応じて電圧を変化させ、上記サイリスタ素子の基準電位端子に接続される上記第２のビットラインは、読み出し動作時、書き込み動作時共に所望の電圧に設定する。
好適には、上記制御部は、書き込み動作時に、上記アクセストランジスタに接続される上記第１のビットラインを書き込みデータに応じて電圧を変化させ、上記サイリスタ素子の第２の端子に接続される上記第２のビットラインは、読み出し動作時、書き込み動作時共に所望の電圧に設定する。
好適には、上記制御部は、読み出し動作時は、上記サイリスタ素子とアクセストランジスタとのうちアクセストランジスタをオンさせ、上記第２のビットラインを通してデータの読み出しを行い、書き込み動作時は、上記サイリスタ素子とアクセストランジスタ共にオン状態に制御し、上記第１のビットラインに書き込みデータを転送する。
好適には、上記制御部は、読み出し動作時に、上記第２のビットラインを所望の電圧にクランプした状態で、上記サイリスタ素子のセル電流によって変化する電圧と参照電圧とを比較し、比較結果に応じたリードデータを出力するセンスアンプを含む。
好適には、上記制御部は、書き込み動作時に、上記アクセストランジスタに接続される上記第１のビットラインを書き込みデータに応じた電圧にドライブするライトドライバを含む。
本発明によれば、読み出し動作時のディスターブの発生を抑止することが可能となる。
以下、本発明の実施形態を図面に関連付けて説明する。
図８は、本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。
半導体装置１００は、図８に示すように、メモリアレイ部１１０、Ｘアドレス（ロウアドレス）デコーダ１２０、Ｙアドレス（カラムアドレス）デコーダ１３０、ワードラインデコーダ１４０、リードコントロール部１５０、ライトコントロール部１６０、Ｙ制御部（カラム制御部）１７０、および入出力バッファ（Input/Output Buffer）１８０を有している。
そして、ワードラインデコーダ１４０、リードコントロール部１５０、ライトコントロール部１６０、Ｙ制御部（カラム制御部）１７０等により本発明の制御部が構成される。
そして、ワードラインデコーダ１４０、リードコントロール部１５０、ライトコントロール部１６０、Ｙ制御部（カラム制御部）１７０等により本発明の制御部が構成される。
メモリアレイ部１１０は、複数のサイリスタＲＡＭセル（メモリセル）１１１がｍ行ｎ列（ｍ×ｎ）のマトリクス状に配置されている。ただし、図８においては、図面の簡単化のために２×２のマトリクスとして示している。
サイリスタＲＡＭセル１１１は、バルク型半導体基板の半導体層にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子１１２と、半導体基板の半導体層に形成されてサイリスタ素子１１２の一端に接続されたアクセストランジスタ１１３と、を有している。
サイリスタＲＡＭセル１１１のデバイス構造として、たとえば図１に示すような構造を採用することができる。ただし、このデバイス構造に限定されず、各種構造を採用することが可能である。
サイリスタＲＡＭセル１１１は、バルク型半導体基板の半導体層にｐｎｐｎ構造が形成されたゲート付きサイリスタ素子１１２と、半導体基板の半導体層に形成されてサイリスタ素子１１２の一端に接続されたアクセストランジスタ１１３と、を有している。
サイリスタＲＡＭセル１１１のデバイス構造として、たとえば図１に示すような構造を採用することができる。ただし、このデバイス構造に限定されず、各種構造を採用することが可能である。
メモリアレイ部１１０においては、サイリスタＲＡＭセル１１１の行配列にそれぞれ対応した、各行に、サイリスタ用の第１のワードラインＴＷＬ＜０＞〜ＴＷＬ＜ｍ＞、およびアクセストランジスタ用の第２のワードラインＳＷＬ＜０＞〜ＳＷＬ＜ｍ＞が配線されている。
また、メモリアレイ部１１０においては、サイリスタＲＡＭセル１１１の列配列にそれぞれ対応した、各列に、ライト用の第１のビットライン（ライトビットライン）ＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞、およびリード用の第２のビットライン（リードビットライン）ＲＢＬ＜０＞〜ＲＢＬ＜ｎ＞が、第１および第２のワードラインと直交するように配線されている。
また、メモリアレイ部１１０においては、サイリスタＲＡＭセル１１１の列配列にそれぞれ対応した、各列に、ライト用の第１のビットライン（ライトビットライン）ＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞、およびリード用の第２のビットライン（リードビットライン）ＲＢＬ＜０＞〜ＲＢＬ＜ｎ＞が、第１および第２のワードラインと直交するように配線されている。
そして、同一行に配置されたサイリスタＲＡＭセル１１１のサイリスタ素子１１２のゲート電極１１２ａは、対応する行に配線された第１のワードラインＴＷＬ＜０＞〜ＴＷＬ＜ｍ＞に共通に接続されている。同様に、同一行に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１３のゲート電極１１３ａは、対応する行に配線された第２のワードラインＳＷＬ＜０＞〜ＳＷＬ＜ｍ＞に共通に接続されている。
また、同一列に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１３の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線された第１のビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞に共通に接続されている。同様に、同一列に配置されたサイリスタＲＡＭセル１１１のサイリスタ素子１１２のｐ型アノードが、対応する列に配線された第２のビットラインＲＢＬ＜０＞〜ＲＢＬ＜ｎ＞に共通に接続されている。
また、同一列に配置されたサイリスタＲＡＭセル１１１のアクセストランジスタ１１３の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線された第１のビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞に共通に接続されている。同様に、同一列に配置されたサイリスタＲＡＭセル１１１のサイリスタ素子１１２のｐ型アノードが、対応する列に配線された第２のビットラインＲＢＬ＜０＞〜ＲＢＬ＜ｎ＞に共通に接続されている。
例としてサイリスタＲＡＭセル１１１が図１のデバイス構造を有するものとすると、アクセストランジスタの拡散層４２が同一列に対応して配線された第１のビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞に共通に接続され、サイリスタ素子のｐ型アノード３２が基準電圧ＶＲＥＦの供給ラインＬＶＲＥＦを介して、あるいは直接的に同一例に対応して配線された第２のビットラインＲＢＬ＜０＞〜ＲＢＬ＜ｎ＞に共通に接続される。
Ｘアドレスデコーダ１２０は、ＸアドレスＸ０、Ｘ１、・・を受けて選択するワードラインを指定するＸセレクト信号Ｘ ＳＥＬ０，１，・・・をアクティブ（たとえばハイレベル）にしてワードラインデコーダ１４０に出力する。
図９は、本実施形態に係るＸアドレスデコーダの基本的な構成例を示す回路図である。
図９のＸアドレスデコーダ１２０は、基本的な構成として２アドレスＸ０，Ｘ１の入力に対応した構成を有している。
図９のＸアドレスデコーダ１２０は、基本的な構成として２アドレスＸ０，Ｘ１の入力に対応した構成を有している。
このＸアドレスデコーダ１２０は、２入力のＮＡＮＤ回路ＮＡ１２１〜ＮＡ１２４、インバータＩＶ１２１〜１２４、およびノット回路ＮＯＴ１２１〜１２４を有する。
ＮＡＮＤ回路ＮＡ１２１，ＮＡ１２３の第１入力、並びに、インバータＩＶ１２１、ＩＶ１２３の入力がＸアドレスＸ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１２１の第２入力、ＮＡＮＤ回路ＮＡ１２２の第２入力、並びに、インバータＩＶ１２２，ＩＶ１２４の入力がＸアドレスＸ１の入力ラインに接続されている。そして、インバータＩＶ１２１の出力がＮＡＮＤ回路ＮＡ１２２の第１入力に接続され、インバータＩＶ１２２の出力がＮＡＮＤ回路ＮＡ１２３の第２入力に接続され、インバータＩＶ１２３の出力がＮＡＮＤ回路ＮＡ１２４の第１入力に接続され、インバータＩＶ１２４の出力がＮＡＮＤ回路ＮＡ１２４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１２１の出力がノット回路ＮＯＴ１２１の入力に接続され、ＮＡＮＤ回路ＮＡ１２２の出力がノット回路ＮＯＴ１２２の入力に接続され、ＮＡＮＤ回路ＮＡ１２３の出力がノット回路ＮＯＴ１２３の入力に接続され、ＮＡＮＤ回路ＮＡ１２４の出力がノット回路ＮＯＴ１２４の入力に接続されている。
ＮＡＮＤ回路ＮＡ１２１，ＮＡ１２３の第１入力、並びに、インバータＩＶ１２１、ＩＶ１２３の入力がＸアドレスＸ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１２１の第２入力、ＮＡＮＤ回路ＮＡ１２２の第２入力、並びに、インバータＩＶ１２２，ＩＶ１２４の入力がＸアドレスＸ１の入力ラインに接続されている。そして、インバータＩＶ１２１の出力がＮＡＮＤ回路ＮＡ１２２の第１入力に接続され、インバータＩＶ１２２の出力がＮＡＮＤ回路ＮＡ１２３の第２入力に接続され、インバータＩＶ１２３の出力がＮＡＮＤ回路ＮＡ１２４の第１入力に接続され、インバータＩＶ１２４の出力がＮＡＮＤ回路ＮＡ１２４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１２１の出力がノット回路ＮＯＴ１２１の入力に接続され、ＮＡＮＤ回路ＮＡ１２２の出力がノット回路ＮＯＴ１２２の入力に接続され、ＮＡＮＤ回路ＮＡ１２３の出力がノット回路ＮＯＴ１２３の入力に接続され、ＮＡＮＤ回路ＮＡ１２４の出力がノット回路ＮＯＴ１２４の入力に接続されている。
このＸアドレスデコーダ１２０においては、Ｘアドレス（Ｘ１，Ｘ０）が（０，０）の場合、ノット回路ＮＯＴ１２４からＸセレクト信号Ｘ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＸセレクト信号Ｘ ＳＥＬ２がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＸセレクト信号Ｘ ＳＥＬ１がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＸセレクト信号Ｘ ＳＥＬ０がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＸセレクト信号Ｘ ＳＥＬ２がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＸセレクト信号Ｘ ＳＥＬ１がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＸセレクト信号Ｘ ＳＥＬ０がアクティブのハイレベルで出力される。
Ｙアドレスデコーダ１３０は、ＹアドレスＹ０、Ｙ１、・・を受けてビットラインセレクタで選択するビットラインが接続されたＹスイッチを選択的にオンするための相補的なＹスイッチ信号ＹＳＷをアクティブ（ハイレベル、およびその反転信号）にしてＹ制御部１７０に出力する。
図１０は、本実施形態に係るＹアドレスデコーダの基本的な構成例を示す回路図である。
図１０のＹアドレスデコーダ１３０は、基本的な構成として２アドレスＹ０，Ｙ１の入力に対応した構成を有している。
図１０のＹアドレスデコーダ１３０は、基本的な構成として２アドレスＹ０，Ｙ１の入力に対応した構成を有している。
このＹアドレスデコーダ１３０は、２入力のＮＡＮＤ回路ＮＡ１３１〜ＮＡ１３４、インバータＩＶ１３１〜１３４、およびノット回路ＮＯＴ１３１〜１３４を有する。
ＮＡＮＤ回路ＮＡ１３１，ＮＡ１３３の第１入力、並びに、インバータＩＶ１３１、ＩＶ１３３の入力がＹアドレスＹ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１３１の第２入力、ＮＡＮＤ回路ＮＡ１３２の第２入力、並びに、インバータＩＶ１３２，ＩＶ１３４の入力がＹアドレスＹ１の入力ラインに接続されている。そして、インバータＩＶ１３１の出力がＮＡＮＤ回路ＮＡ１３２の第１入力に接続され、インバータＩＶ１３２の出力がＮＡＮＤ回路ＮＡ１３３の第２入力に接続され、インバータＩＶ１３３の出力がＮＡＮＤ回路ＮＡ１３４の第１入力に接続され、インバータＩＶ１３４の出力がＮＡＮＤ回路ＮＡ１３４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１３１の出力がノット回路ＮＯＴ１３１の入力に接続され、ＮＡＮＤ回路ＮＡ１３２の出力がノット回路ＮＯＴ１３２の入力に接続され、ＮＡＮＤ回路ＮＡ１３３の出力がノット回路ＮＯＴ１３３の入力に接続され、ＮＡＮＤ回路ＮＡ１３４の出力がノット回路ＮＯＴ１３４の入力に接続されている。
ＮＡＮＤ回路ＮＡ１３１，ＮＡ１３３の第１入力、並びに、インバータＩＶ１３１、ＩＶ１３３の入力がＹアドレスＹ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１３１の第２入力、ＮＡＮＤ回路ＮＡ１３２の第２入力、並びに、インバータＩＶ１３２，ＩＶ１３４の入力がＹアドレスＹ１の入力ラインに接続されている。そして、インバータＩＶ１３１の出力がＮＡＮＤ回路ＮＡ１３２の第１入力に接続され、インバータＩＶ１３２の出力がＮＡＮＤ回路ＮＡ１３３の第２入力に接続され、インバータＩＶ１３３の出力がＮＡＮＤ回路ＮＡ１３４の第１入力に接続され、インバータＩＶ１３４の出力がＮＡＮＤ回路ＮＡ１３４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１３１の出力がノット回路ＮＯＴ１３１の入力に接続され、ＮＡＮＤ回路ＮＡ１３２の出力がノット回路ＮＯＴ１３２の入力に接続され、ＮＡＮＤ回路ＮＡ１３３の出力がノット回路ＮＯＴ１３３の入力に接続され、ＮＡＮＤ回路ＮＡ１３４の出力がノット回路ＮＯＴ１３４の入力に接続されている。
このＹアドレスデコーダ１３０においては、Ｙアドレス（Ｙ１，Ｙ０）が（０，０）の場合、ノット回路ＮＯＴ１３４からＹセレクト信号Ｙ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＹセレクト信号Ｙ ＳＥＬ２が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＹセレクト信号Ｙ ＳＥＬ１が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＹセレクト信号Ｙ ＳＥＬ０が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＹセレクト信号Ｙ ＳＥＬ２が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＹセレクト信号Ｙ ＳＥＬ１が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＹセレクト信号Ｙ ＳＥＬ０が活性化されたアクティブのハイレベルで出力される。
図１１は、本実施形態に係るＹアドレスデコーダにおけるＹＳＷデコーダの構成例を示す図である。
図１１のＹＳＷデコーダ１３１は、２入力のＮＡＮＤ回路ＮＡ１３５およびノット回路ＮＯＴ１３５を有する。
ＮＡＮＤ回路ＮＡ１３５にはＹアドレスデコーダ１３０で生成されたＹセレクト信号Ｙ ＳＥＬ、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３５を介してＹスイッチ信号ＹＳＷが活性化され出力される。
Ｙスイッチ信号ＹＳＷは、読み出し動作時、書き込み動作時共に活性化される。
ＮＡＮＤ回路ＮＡ１３５にはＹアドレスデコーダ１３０で生成されたＹセレクト信号Ｙ ＳＥＬ、およびリードコントロール部１５０またはライトコントロール部１６０によるＹスイッチイネーブル信号ＹＳＷＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３５を介してＹスイッチ信号ＹＳＷが活性化され出力される。
Ｙスイッチ信号ＹＳＷは、読み出し動作時、書き込み動作時共に活性化される。
ワードラインデコーダ１４０は、Ｘアドレスデコーダ１２０によるＸセレクト信号Ｘ ＳＥＬおよびリードコントロール部１５０またはライトコントロール部１６０による第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥに応答して、Ｘアドレスで指定された第１のワードラインＴＷＬおよび第２のワードラインＳＷＬを駆動する（ハイレベルに設定する）。
なお、読み出し動作時は第２のワードラインイネーブル信号ＳＷＬＥが活性化され、書き込み動作時は第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥが共に活性化される。
なお、読み出し動作時は第２のワードラインイネーブル信号ＳＷＬＥが活性化され、書き込み動作時は第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥが共に活性化される。
図１２は、本実施形態に係るワードラインデコーダの構成例を示す図である。
図１２のワードラインデコーダ１４０は、２入力のＮＡＮＤ回路ＮＡ１４１，ＮＡ１４２３５、およびノット回路ＮＯＴ１４１，ＮＯＴ１４２を有する。
ＮＡＮＤ回路ＮＡ１４１にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬ、およびリードコントロール部１５０またはライトコントロール部１６０による第１のワードラインイネーブル信号ＴＷＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４１を介した駆動信号によりＸアドレスにより指定された行の第１のワードラインＴＷＬが駆動される。
同様に、ＮＡＮＤ回路ＮＡ１４２にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬ、およびリードコントロール部１５０またはライトコントロール部１６０による第２のワードラインイネーブル信号ＳＷＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４２を介した駆動信号によりＸアドレスにより指定された行の第２のワードラインＳＷＬが駆動される。
ＮＡＮＤ回路ＮＡ１４１にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬ、およびリードコントロール部１５０またはライトコントロール部１６０による第１のワードラインイネーブル信号ＴＷＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４１を介した駆動信号によりＸアドレスにより指定された行の第１のワードラインＴＷＬが駆動される。
同様に、ＮＡＮＤ回路ＮＡ１４２にはＸアドレスデコーダ１２０で生成されたＸセレクト信号Ｘ ＳＥＬ、およびリードコントロール部１５０またはライトコントロール部１６０による第２のワードラインイネーブル信号ＳＷＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４２を介した駆動信号によりＸアドレスにより指定された行の第２のワードラインＳＷＬが駆動される。
リードコントロール部１５０は、外部からのチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、アウトプットイネーブル信号ＯＥを受けて読み出しモードであるか否かを判定する。
リードコントロール部１５０は、読み出しモードであると判定すると、第２のワードラインイネーブル信号ＳＷＬＥをアクティブのハイレベルでワードラインデコーダ１４０に出力し、読み出し期間において、リードプリチャージ信号ＰＲＥＲをハイレベルからローレベルに切り替え、ライトプリチャージ信号ＰＲＥＷをハイレベルで、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥをハイレベルで、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥをローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥをハイレベルに設定してＹ制御部１７０に出力する。
リードコントロール部１５０は、読み出しモードであると判定すると、第２のワードラインイネーブル信号ＳＷＬＥをアクティブのハイレベルでワードラインデコーダ１４０に出力し、読み出し期間において、リードプリチャージ信号ＰＲＥＲをハイレベルからローレベルに切り替え、ライトプリチャージ信号ＰＲＥＷをハイレベルで、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥをハイレベルで、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥをローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥをハイレベルに設定してＹ制御部１７０に出力する。
ライトコントロール部１６０は、外部からのチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、オンチップイネーブル信号ＯＥを受けて書き込みモードであるか否かを判定する。
ライトコントロール部１６０は、書き込みモードであると判定すると、第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥをアクティブのハイレベルでワードラインデコーダ１４０に出力し、書き込み期間において、ライトプリチャージ信号ＰＲＥＷをハイレベルからローレベルに切り替え、リードプリチャージ信号ＰＲＥＲをローレベルで、ライトデータイネーブル信号ＷＤＥをハイレベルで、リードデータイネーブル信号ＲＤＥをローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥをハイレベルに設定してＹ制御部１７０に出力する。
ライトコントロール部１６０は、書き込みモードであると判定すると、第１のワードラインイネーブル信号ＴＷＬＥおよび第２のワードラインイネーブル信号ＳＷＬＥをアクティブのハイレベルでワードラインデコーダ１４０に出力し、書き込み期間において、ライトプリチャージ信号ＰＲＥＷをハイレベルからローレベルに切り替え、リードプリチャージ信号ＰＲＥＲをローレベルで、ライトデータイネーブル信号ＷＤＥをハイレベルで、リードデータイネーブル信号ＲＤＥをローレベルで、Ｙスイッチイネーブル信号ＹＳＷＥをハイレベルに設定してＹ制御部１７０に出力する。
Ｙ制御部１７０は、第１のビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞、第２のビットラインＲＢＬ＜０＞〜ＲＢＬ＜ｎ＞のプリチャージ制御、書き込み動作時および読み出し時の読み出し動作時の第１のビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞、第２のビットラインＲＢＬ＜０＞〜ＲＢＬ＜ｎ＞の電圧制御、並びに、Ｙスイッチ信号ＹＳＷのよるＹセレクタのＹスイッチのオンオフ制御を伴う、ライト（書き込み）データの第１のビットラインＷＢＬ＜０＞〜ＷＢＬ＜ｎ＞への転送制御、リード（読み出し）データのセンスアンプ（ＳＡ）への転送制御等を行う。
Ｙ制御部１７０は、読み出し動作時にアクセストランジスタ１１３に接続される第１のビットラインＷＢＬを接地電位（ＧＮＤ）近傍の固定電圧（第１の電圧）に、サイリスタ素子１１２のｐ型アノード端子（ＶＲＥＦ端子）、すなわち第２のビットラインＲＢＬの電圧（第１の電圧より高い第２の電圧ＶＲＥＦ、たとえば０．９Ｖ）を固定した状態で、センスアンプからＶＲＥＦ端子へ流れる電流を検知し、センスアンプ部分で電流―電圧変換してデータの読み出しを行う。
この場合、Ｙ制御部１７０は、第１のビットラインＷＢＬの電位、サイリスタ素子１１２のｐ型アノード端子（ＶＲＥＦ端子）共に所望の電圧にクランプ（Clamp）制御する。
また、本実施形態において、Ｙ制御部１７０は、サイリスタＲＡＭセル１１１へのデータ書き込み動作時にアクセストランジスタ１１３に接続される第１のビットラインＷＢＬの電圧を変化させ、サイリスタ素子１１２のｐ型アノード端子（ＶＲＥＦ端子）は読み出し動作時、書き込み動作時共に所望の固定電圧に設定するように制御する。
この場合、Ｙ制御部１７０は、第１のビットラインＷＢＬの電位、サイリスタ素子１１２のｐ型アノード端子（ＶＲＥＦ端子）共に所望の電圧にクランプ（Clamp）制御する。
また、本実施形態において、Ｙ制御部１７０は、サイリスタＲＡＭセル１１１へのデータ書き込み動作時にアクセストランジスタ１１３に接続される第１のビットラインＷＢＬの電圧を変化させ、サイリスタ素子１１２のｐ型アノード端子（ＶＲＥＦ端子）は読み出し動作時、書き込み動作時共に所望の固定電圧に設定するように制御する。
上記したように、Ｙ制御部１７０は、読み出し動作のためのセンスアンプを有するが、この読み出し制御部の構成をたとえば図１３のように構成することが可能である。
図１３は、本実施形態に係る読み出し動作の原理を説明するためのセンスアンプの一構成例を示す図である。
なお、図１３においては、読み出し動作の原理を説明するために、プリチャージ回路、Ｙセレクタ、ライトドライバ等は省略して示している。
なお、図１３においては、読み出し動作の原理を説明するために、プリチャージ回路、Ｙセレクタ、ライトドライバ等は省略して示している。
図１３のセンスアンプＳＡ１は、負帰還アンプＡＭＰ１、ダイオード接続されたｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、クランプ用のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１、および比較用のアンプＡＭＰ２を有する。
負帰還アンプＡＭＰ１は、反転入力端子（−）が図示しないＹスイッチを介して第２のビットラインＲＢＬに接続され、非反転入力（＋）は基準電圧ＶＲＥＦの供給ラインに接続され、出力がＮＭＯＳトランジスタＮＴ１のゲートに接続されている。ＮＭＯＳトランジスタＮＴ１は第２のビットラインＲＢＬとＰＭＯＳトランジスタＰＴ１のドレインおよびゲートにソース、ドレインがそれぞれ接続されている。また、ＰＭＯＳトランジスタＰＴ１のソースは電源電圧の供給ラインに接続されている。そして、アンプＡＭＰ２の非反転入力端子（＋）が読み出し電圧Ｖｉｎの供給ラインに接続され、反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
負帰還アンプＡＭＰ１は、反転入力端子（−）が図示しないＹスイッチを介して第２のビットラインＲＢＬに接続され、非反転入力（＋）は基準電圧ＶＲＥＦの供給ラインに接続され、出力がＮＭＯＳトランジスタＮＴ１のゲートに接続されている。ＮＭＯＳトランジスタＮＴ１は第２のビットラインＲＢＬとＰＭＯＳトランジスタＰＴ１のドレインおよびゲートにソース、ドレインがそれぞれ接続されている。また、ＰＭＯＳトランジスタＰＴ１のソースは電源電圧の供給ラインに接続されている。そして、アンプＡＭＰ２の非反転入力端子（＋）が読み出し電圧Ｖｉｎの供給ラインに接続され、反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
このような構成において、アドレス指定された所望の第２のワードラインＳＷＬが活性化されると、第２のビットラインＲＢＬは負帰還アンプＡＭＰ１によってＶＲＥＦ電位にクランプされる。
このように、第２のビットラインＲＢＬ、すなわちサイリスタ素子１１２のｐ型アノード端子（ＶＲＥＦ端子）をＶＲＥＦ電位にクランプした状態で、サイリスタＲＡＭセルのセル電流によって変化する電圧Ｖｉｎと参照電圧ＶＲＥＦＳＡとが比較され、その結果がリードデータとして出力される。
このように、第２のビットラインＲＢＬ、すなわちサイリスタ素子１１２のｐ型アノード端子（ＶＲＥＦ端子）をＶＲＥＦ電位にクランプした状態で、サイリスタＲＡＭセルのセル電流によって変化する電圧Ｖｉｎと参照電圧ＶＲＥＦＳＡとが比較され、その結果がリードデータとして出力される。
ここで、Ｙ制御部１７０のより具体的な構成例について説明する。
図１４は、本実施形態に係るＹ制御部の一構成例を示す回路図である。
図１４は、本実施形態に係るＹ制御部の一構成例を示す回路図である。
Ｙ制御部１７０は、図１４に示すように、プリチャージ回路１７１、Ｙセレクタ１７２、ライトドライバ群１７３、およびセンスアンプ（ＳＡ）群１７４を有している。
プリチャージ回路１７１は、ＮＭＯＳトランジスタＮＴ１１−１〜ＮＴ１１−ｎおよびＮＭＯＳトランジスタＮＴ１２−１〜ＮＴ１２−ｎを有している。
ＮＭＯＳトランジスタＮＴ１１−１〜ＮＴ１１−ｎのソース、ドレインはそれぞれ接地電位ＧＮＤと対応する第１のビットラインＷＢＬ１〜ＷＢＬｎに接続され、ゲートがライトプリチャージ信号ＰＲＥＷの供給ラインＬＰＲＥＷに共通に接続されている。
ＮＭＯＳトランジスタＮＴ１２−１〜ＮＴ１２−ｎのソース、ドレインは共通のビットライン基準電圧ＶＲＥＦＲＢＬの供給ラインＬＶＲＥＦＲＢＬと対応する第２のビットラインＷＲＬ１〜ＲＢＬｎに接続され、ゲートがリードプリチャージ信号ＰＲＥＲの供給ラインＬＰＲＥＲに共通に接続されている。
ＮＭＯＳトランジスタＮＴ１１−１〜ＮＴ１１−ｎのソース、ドレインはそれぞれ接地電位ＧＮＤと対応する第１のビットラインＷＢＬ１〜ＷＢＬｎに接続され、ゲートがライトプリチャージ信号ＰＲＥＷの供給ラインＬＰＲＥＷに共通に接続されている。
ＮＭＯＳトランジスタＮＴ１２−１〜ＮＴ１２−ｎのソース、ドレインは共通のビットライン基準電圧ＶＲＥＦＲＢＬの供給ラインＬＶＲＥＦＲＢＬと対応する第２のビットラインＷＲＬ１〜ＲＢＬｎに接続され、ゲートがリードプリチャージ信号ＰＲＥＲの供給ラインＬＰＲＥＲに共通に接続されている。
Ｙセレクタ１７２は、第１のビットラインＷＢＬ０〜ＷＢＬｎとライトデータ転送ラインＷＤＴＬ１〜ＷＤＴＬｎとをアドレスに応じて生成されたＹスイッチ信号ＹＳＷおよびその反転信号／ＹＳＷにより導通制御される第１のＹ転送ゲートスイッチＴＭＧＷ１〜ＴＭＧＷｎ、および、第２のビットラインＲＢＬ０〜ＲＢＬｎとリードデータ転送ラインＲＤＴＬ１〜ＲＤＴＬｎとをアドレスに応じて生成されたＹスイッチ信号ＹＳＷおよびその反転信号／ＹＳＷにより導通制御される第２のＹ転送ゲートスイッチＴＭＧＲ１〜ＴＭＧＲｎを有する。
なお、Ｙ転送ゲートスイッチはＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成されている。
なお、Ｙ転送ゲートスイッチはＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成されている。
ライトドライバ群１７３は、各ライトデータ転送ラインＷＤＴＬ１〜ＷＤＴＬｎに入力データＤＩＮ＜０＞〜ＤＩＮ＜ｎ＞を転送する複数のライトドライバＷＤＲＶ１〜ＷＤＲＶｎを有する。
各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎは共通の構成を有し、ライトデータイネーブル信号ＷＤＥをトリガとするクロックドインバータとして構成されている。
ライトドライバＷＤＲＶは、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２、ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２、およびインバータＩＶ２１を有する。
ＰＭＯＳトランジスタＰＴ２１のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ２２のソースが接続され、ＰＭＯＳトランジスタＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、ＮＭＯＳトランジスタＮＴ２２のソースがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、ＮＭＯＳトランジスタＮＴ２１のソースが接地されている。インバータＩＶ２１の入力端子がライトデータイネーブル信号ＷＤＥの供給ラインに接続されている。
そして、各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎのＰＭＯＳトランジスタＰＴ２１のゲートがインバータＩＶ２１の出力に共通に接続され、ＮＭＯＳトランジスタＮＴ２１のゲートがライトデータイネーブル信号ＷＤＥの供給ラインに共通に接続されている。
各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎのＰＭＯＳトランジスタＰＴ２２およびＮＭＯＳトランジスタＮＴ２２のゲートが入力データＤＩＮ＜０＞〜ＤＩＮ＜ｎ＞の入力ラインに接続されている。
各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎは共通の構成を有し、ライトデータイネーブル信号ＷＤＥをトリガとするクロックドインバータとして構成されている。
ライトドライバＷＤＲＶは、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２、ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２、およびインバータＩＶ２１を有する。
ＰＭＯＳトランジスタＰＴ２１のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ２２のソースが接続され、ＰＭＯＳトランジスタＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、ＮＭＯＳトランジスタＮＴ２２のソースがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、ＮＭＯＳトランジスタＮＴ２１のソースが接地されている。インバータＩＶ２１の入力端子がライトデータイネーブル信号ＷＤＥの供給ラインに接続されている。
そして、各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎのＰＭＯＳトランジスタＰＴ２１のゲートがインバータＩＶ２１の出力に共通に接続され、ＮＭＯＳトランジスタＮＴ２１のゲートがライトデータイネーブル信号ＷＤＥの供給ラインに共通に接続されている。
各ライトドライバＷＤＲＶ１〜ＷＤＲＶｎのＰＭＯＳトランジスタＰＴ２２およびＮＭＯＳトランジスタＮＴ２２のゲートが入力データＤＩＮ＜０＞〜ＤＩＮ＜ｎ＞の入力ラインに接続されている。
センスアンプ群１７４は、各リードデータ転送ラインＲＤＴＬ１〜ＲＤＴＬｎを転送されたリードデータをセンスして読み出す複数のセンスアンプＳＡ１〜ＳＡｎを有する。
各センスアンプＳＡ１〜ＳＡｎは共通の構成を有し、それぞれ、負帰還アンプＡＭＰ３１、比較用のオペアンプＡＭＰ３２、転送ゲートＴＭＧ３１、クランプ用のＮＭＯＳトランジスタＮＴ３１、ＰＭＯＳトランジスタＰＴ３１〜ＰＴ３３、インバータＩＶ３１〜
ＩＶ３２、およびノット回路ＮＯＴ３１を有する。
各センスアンプＳＡ１〜ＳＡｎは共通の構成を有し、それぞれ、負帰還アンプＡＭＰ３１、比較用のオペアンプＡＭＰ３２、転送ゲートＴＭＧ３１、クランプ用のＮＭＯＳトランジスタＮＴ３１、ＰＭＯＳトランジスタＰＴ３１〜ＰＴ３３、インバータＩＶ３１〜
ＩＶ３２、およびノット回路ＮＯＴ３１を有する。
転送ゲートＴＭＧ３１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのソースドレイン同士を接続して構成され、一方の入出力端子が対応するリードデータ転送ラインＲＤＴＬ１〜ＲＤＴＬｎに接続され、他方の入出力端子が負帰還アンプＡＭＰ３１の反転入力端子（−）およびＮＭＯＳトランジスタＮＴ３１の一方にソースドレインに接続されている。そして、転送ゲートＴＭＧ３１のＮＭＯＳトランジスタのゲートがリードデータイネーブル信号ＲＤＥの供給ラインに接続され、ＰＭＯＳトランジスタのゲートがインバータＩＶ３１を介してリードデータイネーブル信号ＲＤＥの供給ラインに接続されている。
転送ゲートＴＭＧ３１はリードデータイネーブル信号ＲＤＥがアクティブのハイレベルで供給されるとオン状態（導通状態）となる。
転送ゲートＴＭＧ３１はリードデータイネーブル信号ＲＤＥがアクティブのハイレベルで供給されるとオン状態（導通状態）となる。
負帰還アンプＡＭＰ３１は、非反転入力（＋）がビットライン基準電圧ＶＲＥＦＲＢＬの供給ラインに接続され、出力がＮＭＯＳトランジスタＮＴ３１のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ３１の他方のソースドレインはＰＭＯＳトランジスタＰＴ３３のドレイン、ＰＭＯＳトランジスタＰＴ３２のドレインおよびゲートに接続され、それらの接続点によりノードＮＤ３１が形成されている。
ＰＭＯＳトランジスタＰＴ３３のソースは電源電圧ＶＤＤの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ３２のソースがＰＭＯＳトランジスタＰＴ３１のドレインに接続され、ＰＭＯＳトランジスタＰＴ３１のソースが電源電圧ＶＤＤの供給ラインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ３１のゲートがリードデータイネーブル信号ＲＤＥの反転信号／ＲＤＥの供給ラインに共通に接続され、ＰＭＯＳトランジスタＰＴ３３のゲートがインバータＩＶ３２を介してリードデータイネーブル信号ＲＤＥの反転信号／ＲＤＥの供給ラインに共通に接続されている。
ＰＭＯＳトランジスタＰＴ３３は読み出し動作時にノードＮＤ３１を電源電圧レベルにプリチャージする機能を有している。また、ＰＭＯＳトランジスタＰＴ３２はダイオードイ接続され負荷電流素子として機能し、ＰＭＯＳトランジスタＰＴ３１は読み出し動作時にダイオード接続のＰＭＯＳトランジスタＰＴ３２（負荷電流素子）を電源側に接続するスイッチとして機能する。
そして、アンプＡＭＰ３２の非反転入力端子（＋）が読み出し電圧Ｖｉｎの供給ライン（ノードＮＤ３１）に接続され、反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３１の他方のソースドレインはＰＭＯＳトランジスタＰＴ３３のドレイン、ＰＭＯＳトランジスタＰＴ３２のドレインおよびゲートに接続され、それらの接続点によりノードＮＤ３１が形成されている。
ＰＭＯＳトランジスタＰＴ３３のソースは電源電圧ＶＤＤの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ３２のソースがＰＭＯＳトランジスタＰＴ３１のドレインに接続され、ＰＭＯＳトランジスタＰＴ３１のソースが電源電圧ＶＤＤの供給ラインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ３１のゲートがリードデータイネーブル信号ＲＤＥの反転信号／ＲＤＥの供給ラインに共通に接続され、ＰＭＯＳトランジスタＰＴ３３のゲートがインバータＩＶ３２を介してリードデータイネーブル信号ＲＤＥの反転信号／ＲＤＥの供給ラインに共通に接続されている。
ＰＭＯＳトランジスタＰＴ３３は読み出し動作時にノードＮＤ３１を電源電圧レベルにプリチャージする機能を有している。また、ＰＭＯＳトランジスタＰＴ３２はダイオードイ接続され負荷電流素子として機能し、ＰＭＯＳトランジスタＰＴ３１は読み出し動作時にダイオード接続のＰＭＯＳトランジスタＰＴ３２（負荷電流素子）を電源側に接続するスイッチとして機能する。
そして、アンプＡＭＰ３２の非反転入力端子（＋）が読み出し電圧Ｖｉｎの供給ライン（ノードＮＤ３１）に接続され、反転入力端子（−）が参照電圧ＶＲＥＦＳＡの供給ラインに接続されている。
次に、上記構成による動作を、Ｙ制御部１７０の動作を中心に図１５〜図１８に関連付けて説明する。
まず、メモリセルデータの読み出し動作について説明する。
図１５は、第２のワードラインＳＷＬ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
図１５は、第２のワードラインＳＷＬ＜０＞上セルで１データ読み出し（セル電流大）時の動作波形図を示す図である。
この場合、スタンバイ状態ではライトプリチャージ信号ＰＲＥＷはハイレベルで供給され、その結果、第１のビットラインＷＢＬ０は接地電位ＧＮＤに保持される（リセットされる）。また、リードプリチャージ信号ＰＲＥＲがハイレベルで供給され、その結果、第２のビットラインＲＢＬがビットライン基準電圧ＶＲＥＦＲＢＬにリセットされている。 このとき、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥ、第２のワードラインＳＷＬ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷは接地電位ＧＮＤにリセットされている。
次に、読み出し状態に遷移すると、所望の第２のワードラインＳＷＬがハイレベルに立ち上がり、サイリスタＲＡＭセル１１１のセル電流がオン状態になる（セル電流が流れるようになる）。
また、リードプリチャージ信号ＰＲＥＲがハイレベル（電源電圧レベル）からローレベル（接地電位レベル）に立ち下がることで、第２のビットラインＲＢＬはリードプリチャージ信号ＰＲＥＲによるクランプ状態からフローティング状態となる。しかし、ここで所望のＹスイッチ信号ＹＳＷとリードデータイネーブル信号ＲＤＥがハイレベルに立ち上がることでＹ転送ゲートスイッチＴＭＧＲ１、転送ゲートＴＭＧ３１がオンし、センスアンプＳＡと第２のビットラインＲＢＬが接続される。
その結果、センスアンプＳＡによっての第２のビットラインＲＢＬは電圧ＶＲＥＦＲＢＬにクランプされる。
センスアンプ部にある負荷電流（図１４ではＰＭＯＳトランジスタＰＴ３２によるダイオード）とセル電流によって安定点が変わる、つまり、電圧ＶＩＮが変わる。このことを利用して、電圧ＶＩＮと参照電圧ＶＲＥＦＳＡとがＡＭＰ３２において比較することで読み出し動作が実施される。
ハイデータ（１データ）読み出し動作時はセル電流が大なので、電圧ＶＩＮが参照電圧ＶＲＥＦＳＡよりも低下する。電圧ＶＩＮが参照電圧ＶＲＥＦＳＡよりも低いためセンスアンプＳＡが１判定をして出力ＳＡＯＵＴがハイレベルとなる。
また、リードプリチャージ信号ＰＲＥＲがハイレベル（電源電圧レベル）からローレベル（接地電位レベル）に立ち下がることで、第２のビットラインＲＢＬはリードプリチャージ信号ＰＲＥＲによるクランプ状態からフローティング状態となる。しかし、ここで所望のＹスイッチ信号ＹＳＷとリードデータイネーブル信号ＲＤＥがハイレベルに立ち上がることでＹ転送ゲートスイッチＴＭＧＲ１、転送ゲートＴＭＧ３１がオンし、センスアンプＳＡと第２のビットラインＲＢＬが接続される。
その結果、センスアンプＳＡによっての第２のビットラインＲＢＬは電圧ＶＲＥＦＲＢＬにクランプされる。
センスアンプ部にある負荷電流（図１４ではＰＭＯＳトランジスタＰＴ３２によるダイオード）とセル電流によって安定点が変わる、つまり、電圧ＶＩＮが変わる。このことを利用して、電圧ＶＩＮと参照電圧ＶＲＥＦＳＡとがＡＭＰ３２において比較することで読み出し動作が実施される。
ハイデータ（１データ）読み出し動作時はセル電流が大なので、電圧ＶＩＮが参照電圧ＶＲＥＦＳＡよりも低下する。電圧ＶＩＮが参照電圧ＶＲＥＦＳＡよりも低いためセンスアンプＳＡが１判定をして出力ＳＡＯＵＴがハイレベルとなる。
図１６は、第２のワードラインＳＷＬ＜０＞上セルで０データ読み出し（セル電流小）時の動作波形図を示す図である。
この場合、基本的には図１５で示した動作と同じであるが、セル電流が小さいため電圧ＶＩＮの低下量が小さい。よってセンスアンプＳＡは０判定をする。
以上のように、読み出し動作時にビットラインＲＢＬ、ＷＢＬ共に定電圧にクランプされた状態になるため、図７で示したようなリードディスターブ（Read Disturb）の影響を受けることが無い。
次に、メモリセルへのデータの書き込み動作について説明する。
図１７は、第２のワードラインＳＷＬ＜０＞上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である。
図１７は、第２のワードラインＳＷＬ＜０＞上セルで１データ書き込み（セル電流大）時の動作波形図を示す図である。
この場合、スタンバイ状態ではライトプリチャージ信号ＰＲＥＷはハイレベルで供給され、その結果、第１のビットラインＷＢＬ０は接地電位ＧＮＤに保持される（リセットされる）。また、リードプリチャージ信号ＰＲＥＲがハイレベルで供給され、その結果、第２のビットラインＲＢＬがビットライン基準電圧ＶＲＥＦＲＢＬにリセットされている。 このとき、リードデータイネーブル信号（読み出し活性化信号）ＲＤＥ、ライトデータイネーブル信号（書き込み活性化信号）ＷＤＥ、第２のワードラインＳＷＬ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷは接地電位ＧＮＤにリセットされている。
次に、書き込み状態に遷移すると、所望の第２のワードラインＳＷＬ、第１のワードラインＴＷＬ、Ｙスイッチ信号ＹＳＷが立ち上がる。また、ライトプリチャージ信号ＰＲＥＷがローレベルに立ち下がることで第１のビットラインＷＢＬは接地電位からフローティング状態となる。
また、所望の第１のＹスイッチ信号ＹＳＷとライトデータイネーブル信号ＷＤＥがローレベルからハイレベルに立ち上がることで、Ｙ転送ゲートスイッチＴＧＮＷ１がオンし、所望のライトドライバＷＤＲＶと第１のビットラインＷＢＬが接続される。
ライトドライバＷＤＲＶによって第１のビットラインＷＢＬが０Ｖにドライブされた状態で、第２のワードラインＳＷＬ、第１のワードラインＴＷＬがハイレベルに活性化されと、図５に示したように安定点がセル電流大側に遷移し、ハイデータ（１データ）の書き込み動作が完了する。
また、所望の第１のＹスイッチ信号ＹＳＷとライトデータイネーブル信号ＷＤＥがローレベルからハイレベルに立ち上がることで、Ｙ転送ゲートスイッチＴＧＮＷ１がオンし、所望のライトドライバＷＤＲＶと第１のビットラインＷＢＬが接続される。
ライトドライバＷＤＲＶによって第１のビットラインＷＢＬが０Ｖにドライブされた状態で、第２のワードラインＳＷＬ、第１のワードラインＴＷＬがハイレベルに活性化されと、図５に示したように安定点がセル電流大側に遷移し、ハイデータ（１データ）の書き込み動作が完了する。
図１８は、第２のワードラインＳＷＬ＜０＞上セルで０データ書き込み（セル電流小）時の動作波形図を示す図である。
この場合、図１７に示した動作と第１のビットラインＷＢＬの電位以外は同じで、第１のビットラインＷＢＬの電位が電源電圧ＶＤＤにドライブされるのに応じて、図６に示したように安定点がセル電流小側に遷移し、ローデータ（０データ）の書き込み動作が完了する。
図１９は、本実施形態に係るＹ制御部の他の構成例を示す回路図である。
この例は、メモリセルデータ読み出し処理の変形例として示しており、図１４との違いは、第２のビットラインＲＢＬの電位クランプをセンスアンプ毎に設けた負帰還アンプによってではなく、固定電位ＶＧＡＴＥによって制御している点である。
固定電位ＶＧＡＴＥ電位を、所望のクランプ電位（=ＶＲＥＦＲＢＬ ＋ Ｖｔｈ１)にセットすることで、第２のビットラインＲＢＬを電位ＶＲＥＦＢＬにクランプする。ただし、Ｖｔｈ１はクランプトランジスタＮＴ３１のしきい値電圧を示す。
図１９の構成によれば、図１４に対して素子数が少なく、面積ペナルティが小さいという利点がある。
この例は、メモリセルデータ読み出し処理の変形例として示しており、図１４との違いは、第２のビットラインＲＢＬの電位クランプをセンスアンプ毎に設けた負帰還アンプによってではなく、固定電位ＶＧＡＴＥによって制御している点である。
固定電位ＶＧＡＴＥ電位を、所望のクランプ電位（=ＶＲＥＦＲＢＬ ＋ Ｖｔｈ１)にセットすることで、第２のビットラインＲＢＬを電位ＶＲＥＦＢＬにクランプする。ただし、Ｖｔｈ１はクランプトランジスタＮＴ３１のしきい値電圧を示す。
図１９の構成によれば、図１４に対して素子数が少なく、面積ペナルティが小さいという利点がある。
１００・・・半導体装置、１１０・・・セルアレイ部、１１１・・・サイリスタＲＡＭセル、１１２・・・サイリスタ素子、１１３・・・アクセストランジスタ、１２０・・・Ｘアドレス（ロウアドレス）デコーダ、１３０・・・Ｙアドレス（カラムアドレス）デコーダ、１４０・・・ワードラインデコーダ、１５０・・・リードコントロール部、１６０・・・ライトコントロール部、１７０・・・Ｙ制御部（カラム制御部）、１７１・・・プリチャージ回路、１７２・・・Ｙセレクタ、１７３・・・ライトドライバ群、１７４・・・センスアンプ（ＳＡ）群、１８０・・・入出力バッファ。
Claims (14)
- 半導体基板上にｐｎｐｎ構造が形成されてなり、一端が第１の端子に、他端が第２の端子に接続されたゲート付きサイリスタ素子と、上記半導体基板上に形成され、一端がビットラインに接続され、他端が上記サイリスタ素子の第１の端子に接続されるアクセストランジスタと、を含むメモリセルと、
読み出し時に上記サイリスタ素子の上記第２の端子側に負荷電流を流す負荷電流素子を含み、上記メモリセルへのアクセス制御を行う制御部と、を有し、
上記制御部は、
読み出し動作時に、上記ビットラインを第１の電圧に、上記サイリスタ素子の第２の端子側を上記第１の電圧より高い第２の電圧にした状態で、上記メモリセルに流れる電流を電圧に変換して読み出しデータの判定を行う
半導体装置。 - 上記制御部は、
読み出し動作時に、上記サイリスタ素子の第２の端子を所望の電圧にクランプした状態で、上記サイリスタ素子のセル電流によって変化する電圧と参照電圧とを比較し、比較結果に応じたリードデータを出力するセンスアンプを含む
請求項１記載の半導体装置。 - 上記制御部は、
書き込み動作時に、上記アクセストランジスタに接続されるビットラインを書き込みデータに応じて電圧を変化させ、上記サイリスタ素子の第２の端子を所望の電圧に設定する
請求項１記載の半導体装置。 - 上記制御部は、
書き込み動作時に、上記アクセストランジスタに接続されるビットラインを書き込みデータに応じて電圧を変化させ、上記サイリスタ素子の第２の端子を、読み出し動作時、書き込み動作時共に所望の電圧に設定する
請求項２記載の半導体装置。 - 上記制御部は、
読み出し動作時は、上記サイリスタ素子とアクセストランジスタとのうちアクセストランジスタをオンさせ、
書き込み動作時は、上記サイリスタ素子とアクセストランジスタ共にオン状態に制御する
請求項３記載の半導体装置。 - 上記制御部は、
読み出し動作時は、上記サイリスタ素子とアクセストランジスタとのうちアクセストランジスタをオンさせ、
書き込み動作時は、上記サイリスタ素子とアクセストランジスタ共にオン状態に制御する
請求項４記載の半導体装置。 - 上記制御部は、
書き込み動作時に、上記アクセストランジスタに接続されるビットラインを書き込みデータに応じた電圧にドライブするライトドライバを含む
請求項３記載の半導体装置。 - 第１のビットラインと、
第２のビットラインと、
半導体基板上にｐｎｐｎ構造が形成されてなり、一端が第１の端子に、他端が第２の端子に接続されたゲート付きサイリスタ素子と、上記半導体基板上に形成され、一端が上記第１のビットラインに接続され、他端が上記サイリスタ素子の第１の端子に接続されるアクセストランジスタと、を含むメモリセルと、
読み出し時に上記サイリスタ素子の上記第２の端子に接続された上記第２のビットライン側に負荷電流を流す負荷電流素子を含み、上記メモリセルへのアクセス制御を行う制御部と、を有し、
上記制御部は、
読み出し動作時に、上記第１のビットラインを第１の電圧に、上記第２のビットラインを上記第１の電圧より高い第２の電圧にした状態で、上記第２のビットラインから上記第２の端子へ流れる電流変化を検知し、検知した電流を電圧に変換して読み出しデータの判定を行う
半導体装置。 - 上記制御部は、
読み出し動作時に、上記第２のビットラインを所望の電圧にクランプした状態で、上記サイリスタ素子のセル電流によって変化する電圧と参照電圧とを比較し、比較結果に応じたリードデータを出力するセンスアンプを含む
請求項８記載の半導体装置。 - 上記制御部は、
上記アクセストランジスタに接続される上記第１のビットラインは書き込み動作時にデータに応じて電圧を変化させ、上記サイリスタ素子の基準電位端子に接続される上記第２のビットラインは、読み出し動作時、書き込み動作時共に所望の電圧に設定する
請求項８記載の半導体装置。 - 上記制御部は、
書き込み動作時に、上記アクセストランジスタに接続される上記第１のビットラインを書き込みデータに応じて電圧を変化させ、上記サイリスタ素子の第２の端子に接続される上記第２のビットラインは、読み出し動作時、書き込み動作時共に所望の電圧に設定する
請求項９記載の半導体装置。 - 上記制御部は、
読み出し動作時は、上記サイリスタ素子とアクセストランジスタとのうちアクセストランジスタをオンさせ、上記第２のビットラインを通してデータの読み出しを行い、
書き込み動作時は、上記サイリスタ素子とアクセストランジスタ共にオン状態に制御し、上記第１のビットラインに書き込みデータを転送する
請求項１０記載の半導体装置。 - 上記制御部は、
読み出し動作時は、上記サイリスタ素子とアクセストランジスタとのうちアクセストランジスタをオンさせ、上記第２のビットラインを通してデータの読み出しを行い、
書き込み動作時は、上記サイリスタ素子とアクセストランジスタ共にオン状態に制御し、上記第１のビットラインに書き込みデータを転送する
請求項１１記載の半導体装置。 - 上記制御部は、
書き込み動作時に、上記アクセストランジスタに接続される上記第１のビットラインを書き込みデータに応じた電圧にドライブするライトドライバを含む
請求項１０記載の半導体装置。
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