CN111489778A - 存储器器件及其操作方法 - Google Patents

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Abstract

存储器器件包括存储器阵列，该存储器阵列包括以行和列布置的多个存储器单元。闭环偏置发生器配置为向存储器阵列输出列选择信号。限流器接收闭环偏置发生器的输出。限流器耦合至存储器阵列的多个列。本发明的实施例还涉及操作存储器器件的方法。

Description

存储器器件及其操作方法
技术领域
本发明的实施例涉及存储器器件及其操作方法。
背景技术
存储器器件用于在半导体器件和系统中存储信息。电阻式随机存取存储器(RRAM)单元是非易失性存储器单元，它可基于电阻的变化存储信息。通常，RRAM单元包括其中底部电极、电阻切换层和顶部电极可以顺序地堆叠的存储节点。电阻切换层的电阻根据施加的电压而变化。RRAM单元可以处于电阻不同的多个状态。每个不同的状态可以表示数字信息。可以通过在电极之间施加预定电压或电流来改变状态。只要不执行预定操作，就维持状态。
发明内容
本发明的实施例提供了一种存储器器件，包括：存储器阵列，包括以行和列布置的多个存储器单元；闭环偏置发生器，配置为向所述存储器阵列输出列选择信号；限流器，配置为接收所述闭环偏置发生器的输出，所述限流器耦合至所述存储器阵列的多个列。
本发明的另一实施例提供了一种存储器器件，包括：存储器阵列，包括以行和列布置的多个存储器单元、多条位线、多条源极线和多条字线，所述存储器单元的每列连接至相应的位线和源极线，所述存储器单元的每行连接至相应的字线；多路复用器(MUX)，连接至多个列，所述多路复用器包括连接至相应的源极线的多个第一晶体管，所述第一晶体管具有配置为接收列选择信号的相应的栅极端子；以及限流器晶体管，连接至每个所述第一晶体管。
本发明的又一实施例提供了一种操作存储器器件的方法，包括：提供以行和列布置的多个存储器单元、多条位线、多条源极线和多条字线，所述存储器单元的每列连接至相应的位线和源极线，所述存储器单元的每行连接至相应的字线；提供连接至多个列的多路复用器(MUX)，所述多路复用器包括连接至相应的源极线的多个第一晶体管，所述第一晶体管具有配置为接收列选择信号的相应的栅极端子；将预定的偏置信号输出到限流器晶体管的栅极端子，所述限流器晶体管耦合至所述多路复用器的每个所述第一晶体管；接收列地址；基于所述列地址生成列选择信号；基于接收的所述列地址，将所述列选择信号输出到所述第一晶体管中的一个。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是总体上示出了根据一些实施例的示例性存储器器件的框图，该示例性存储器器件包括可操作地耦合至电阻式存储器单元的阵列和限流器的偏置发生器。
图2是示出根据一些实施例的耦合至示例限流器电路和电阻式存储器单元的阵列的示例偏置发生器电路的电路图。
图3是示出根据一些实施例的耦合至另一示例限流器电路的另一示例偏置发生器电路的电路图。
图4是示出根据一些实施例的耦合至另一示例限流器电路的另一示例偏置发生器电路的电路图。
图5是根据一些实施例的用于偏置耦合至电阻式存储器单元的阵列的限流器的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字母。该重复是为了简单的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
RRAM存储器器件通常可以包括RRAM单元的阵列，每个RRAM单元包括RRAM电阻元件和存取晶体管。RRAM电阻元件具有可在低电阻状态和高电阻状态之间切换的电阻状态。RRAM器件通常包括高k介电材料层，该高k介电材料层布置在导电电极(设置在后段制程(BEOL)金属化堆叠件内)之间。通过选择性地形成穿过高k介电材料层的导电丝，可以实现RRAM器件中的低电阻状态和高电阻状态之间的可逆切换。通过向RRAM单元施加电压，发生切换事件，该切换事件形成穿过高k介电材料层的导电丝，从而将RRAM器件从高电阻状态切换到低电阻状态，这被称为“设置”操作。相反，从低电阻状态到高电阻状态的切换事件称为“复位”操作。低电阻和高电阻用于指示数字信号“1”或“0”，从而允许数据存储。
在每个RRAM单元中，RRAM电阻元件的第一端子耦合至位线，第二端子耦合至存取晶体管。存取晶体管具有耦合至字线的栅极、耦合至源极线的源极和耦合至RRAM电阻元件的第二端子的漏极。通过激活字线，存取晶体管导通，允许源极线耦合至RRAM电阻元件的第二端子。
在诸如RRAM形成和设置操作之类的RRAM操作期间，固定的电流电平是期望的。限流器电路可以用于这种RRAM形成和设置操作。限流器可以通过固定的顺应电流电平来固定RRAM单元丝尺寸。为了确保良好的限流性能，与单个晶体管限流器相比，通常采用共源共栅晶体管结构来增加限流器的电阻(Rout)。然而，这样的结构会增加操作期间的电压开销，因此增加写入功率，特别是在电荷泵模式下。这样的结构还可以增加RRAM存储器阵列的每列的限流器电路所需的IC芯片面积开销。
一些常规的限流器使用共源共栅或堆叠的晶体管结构，其中将固定的栅极偏置电压施加到限流器的顶部器件。为了增加限流器的Rout，底部晶体管通常在饱和区工作。总的操作电压开销将是底部晶体管的饱和电压加上顶部器件的漏极-源极电压(VDS)。此外，共源共栅限流器的总操作电压以及相关的电压开销可能会发生变化。当对顶部晶体管使用固定的栅极偏置时会发生这种变化，因为顶部晶体管中的温度波动或由于IC设计的工艺拐角内的制造差异而导致的晶体管性能差异也可能影响底部晶体管的VDS。
图1是总体上示出根据一些实施例的示例性存储器器件100的各方面的框图，该示例性存储器器件100包括可操作地耦合至电阻式存储器单元的阵列200和限流器300的闭环偏置发生器400。阵列200的每个RRAM单元具有耦合至位线的第一端子和耦合至存取晶体管的第二端子。存取晶体管具有耦合至字线的栅极、耦合至源极线的源极和耦合至RRAM电阻元件的第二端子的漏极。
经由从例如计算机的处理器接收的存储器地址，识别阵列200的存储器单元以进行读取和写入操作。存储器地址被解码为分别标识阵列200的特定行和列的行和列地址。基于该行地址，所选字线被激活并且相应的存取晶体管导通，允许源极线耦合至RRAM电阻元件的第二端子。列地址由列多路复用器(MUX)202接收，该列复用器配置为响应于列地址来选择阵列200的特定列。
在所示的实施例中，限流器300可操作地耦合至阵列200以例如在设置操作期间限制施加到RRAM电阻元件的电流。如将在下面进一步讨论的，MUX 202的示例包括也形成限流器300的组件。换句话说，MUX 202的一些元件可以在MUX 202和限流器300之间“共享”。
偏置发生器400可操作地耦合至限流器300以提供施加到限流器300的偏置电压。此外，如下面还将进一步讨论的，偏置发生器的示例包括反馈环路以维持至限流器300的期望的偏置电压。
图2是示出根据一些实施例的存储器器件100的示例的电路图，该存储器器件100包括耦合至示例限流器电路300和电阻式存储器单元的阵列200的偏置发生器电路400。
所示的电阻式存储器单元的阵列200包括多个电阻式存储器(例如RRAM)单元。为了简单起见，在图2中仅示出了四个RRAM存储器单元210a-d(统称为单元210)；典型的电阻式存储器阵列将包括更多的RRAM存储器单元。RRAM单元210以行和/或列布置在电阻式存储器单元的阵列200内。电阻式存储器单元的阵列200的行内的RRAM单元210可操作地耦合至字线，例如，RRAM单元210a可操作地耦合至WL[0]。电阻式存储器单元的阵列200的列内的RRAM单元210可操作地耦合至位线BL和源极线SL。各个RRAM单元210分别与由字线(例如，WL[n])以及每列(例如ysel[m])的位线/源极线对限定的地址相关联。在所示的实施例中，电阻式存储器单元的阵列200包含n+1行(WL[0]至WL[n])和m+1列(ysel[0]至ysel[m])，其中n和m是大于0的整数。
每个RRAM单元210包括电阻式存储器元件212和存取晶体管214。电阻式存储器元件212具有可在低电阻状态和高电阻状态之间切换的电阻状态。电阻状态指示存储在电阻式存储器元件212内的数据值(例如，“1”或“0”)。电阻式存储器元件212具有耦合至位线BL的第一端子和耦合至存取晶体管214的第二端子。存取晶体管214具有耦合至RRAM单元210所在的行的字线(例如，WL[0])的栅极、耦合至源极线SL的源极和耦合至电阻式存储器元件212的第二端子的漏极。
电阻式存储器单元的阵列200配置为从多个RRAM单元210读取数据和/或向多个RRAM单元210写入数据。基于所接收的字线地址，将诸如字线电压VWL的字线信号施加到字线WL中的一个，将位线/源极线信号施加到适当的位线BL和源极线SL。通过选择性地将信号施加到字线WL、位线BL和源极线SL，可以对多个RRAM单元210中的选定RRAM单元210执行形成、设置、复位、读取操作。例如，为了设置RRAM单元210a的数据，将字线电压VWL施加到字线WL[0]，将BL/SL电压(VBL/VSL)施加到列m的位线BL和源极线SL。施加的VBL/VSL使预定的设置电流流过电阻式存储器元件212，形成丝并将电阻式存储器元件212改变为低电阻状态，从而在RRAM单元210a中存储逻辑“1”数据。
在一些实施例中，电阻式存储器单元的阵列200连接至列MUX202。列MUX 202包括可操作地连接至电阻式存储器单元的阵列200的位线BL和源极线SL的多个列选择晶体管304。在图2所示的简化示例中，MUX 202包括用于存储器阵列200的每列的位线选择晶体管304a和源极线选择晶体管304b。
列解码器(例如列解码器450)确定将发生操作(例如，形成、设置、复位、读取)的列，并将信号(例如列选择ysel[m])发送到适当列的列选择晶体管304的栅极。在一些实施例中，列解码器450是纯逻辑器件，它输出零电压信号，例如，没有信号，对于从未选择的列的源极线SL和位线BL切断限流器电路的未选择的列，列解码器450输出针对选择的列输出的Op Amp 402的电压信号VY，例如，对于选择的列，ysel[m]＝VY。
在一些实施例中，限流器电路300包括晶体管共源共栅，该共源共栅包括顶部晶体管M4和底部晶体管M2。在所示示例中，顶部晶体管M4是源极线选择晶体管304b，它连接至电阻式存储器单元的阵列200的列的源极线SL。形成限流器300的顶部器件的所示阵列的每个晶体管304b连接至底部限流器晶体管M2。顶部晶体管304b还包括连接至列解码器(例如，列解码器450)的输出的栅极。底部晶体管M2连接至接地，并且具有连接至偏置发生器400的栅极。在一些实施例中，共源共栅的顶部晶体管M4和底部晶体管M2可以是NMOS MOSFET晶体管。在其他实施例中，也可以使用其他晶体管类型。
因此，在一些示例中，连接至电阻式存储器单元的阵列200的列MUX202中的源极线SL的列选择晶体管304b可以用作限流电路300中的顶部晶体管M4。在实施例中，例如图2所示的示例，限流器电路300中的底部晶体管M2可以是连接至电阻式存储器单元的阵列200的列MUX 202的每个列选择晶体管M4的全局晶体管。与包括多个底部晶体管M2(对应于电阻式存储器单元的阵列200的多个列的每个列)相比，通过使用这样的全局底部晶体管M2作为用于电阻式存储器单元的阵列200的每列的共源共栅的底部晶体管，可以减小限流器电路300所需的面积。通过利用电阻式存储器单元的阵列200的列MUX 202的列选择晶体管304作为每个列的限流器电路300中的顶部晶体管M4，进一步减小了由于电阻式存储器单元的阵列200的每个列包括限流器电路300的使用存储器器件100的IC中的面积开销。
在一些实施例中，偏置发生器电路400包括运算放大器(Op Amp)402、晶体管M3、晶体管M1、节点404和连接至电压源VDIO的电压供应端子，用于提供预定的参考电流Iref。晶体管M3的源极端子连接至电压源VDIO以及限流器电路300的M1晶体管和底晶体管M2的栅极。晶体管M3的漏极端子连接至M1晶体管的源极端子和运算放大器402的反相输入端子，晶体管M3的栅极M连接至运算放大器402的输出。晶体管M1的漏极端子连接至接地。运算放大器402具有连接的非反相输入端子，以接收预定的钳位电压Vpin。运算放大器402的输出端子另外连接至列解码器450，以将其输出电压VY路由到电阻式存储器单元的阵列200(包括电阻式存储器单元的阵列200中的每列的顶部晶体管M4)的列MUX 202的列选择晶体管304的栅极，作为信号ysel[m]。例如，对于由列解码器450确定的列m，施加到与列m(例如，ysel[m])的位线BL和源极线SL连接的列选择晶体管的栅极的电压等于运算放大器402的输出电压VY。下面将关于图3讨论与限流器电路300结合的偏置发生器电路400的操作。
图3是示出根据一些实施例的耦合至如图2所示的示例限流器电路300的示例偏置发生器电路400的电路图。在所示的示例中，偏置发生器电路400包括向电路提供参考电流Iref的电压源VDIO、晶体管M3和晶体管M1、晶体管M3和M1的漏极-源极结处的运算放大器402和节点404，如以上关于图2所描述地，它们均连接。限流器电路300包括共源共栅或堆叠的布置，包括如上关于图2所描述的连接的顶部晶体管M4和底部晶体管M2。
在所示的示例中，运算放大器402在偏置发生器电路400内提供闭环负反馈，以将节点404处的电压钳位到预定电压Vpin，从而也将晶体管M1的漏极-源极电压(VDS)钳位到电压Vpin。在所示的示例中，节点404处的电压等于晶体管M3的栅极电压，例如，运算放大器402的输出电压VY减去晶体管M3的阈值电压。在一些实施例中，Vpin小于1伏(V)，在其他实施例中，Vpin小于600毫伏(mV)，在其他实施例中，Vpin为200mV或更小，并且在其他实施例中，Vpin为100mV或更小。在一些实施例中，晶体管M1和底部晶体管M2匹配以形成电流镜。换句话说，晶体管M1和底部晶体管M2的特性(例如沟道长度、宽度、阈值电压等)是匹配的，并且晶体管M1和底部晶体管M2的栅极电压通过晶体管M1和底部晶体管M2的栅极与晶体管M3的源极之间的闭环连接良好地限定，导致晶体管M2的漏极-源极电压VDS与晶体管M1的VDS相同，导致流过底部晶体管M2的电流镜像流过晶体管M1的电流。在一些实施例中，选择Vpin以向底部晶体管M2的栅极提供电压偏置VG，以便在其特征MOSFET I-V曲线的饱和区域中操作底部晶体管M2。这样，底部晶体管M2用作可变电阻器并限制在设置操作期间允许沿着源极线SL流动的电流。
在所示示例中，选择运算放大器402的输出(VY)(例如，增益)以将栅极电压施加到晶体管M3，使得参考电流Iref等于期望的预定设置电流。通常，设置电流由RRAM单元210中使用的电阻式存储器元件212的类型确定。在一些实施例中，设置电流大于或等于100微安(uA)。在一些实施例中，设置电流大于或等于300uA。在其他实施例中，设置电流大于或等于450uA。
在一些实施例中，运算放大器402的输出VY可以经由包括运算放大器402的负反馈环路而变化，以将节点404处的电压钳位到Vpin，并且因此钳位晶体管M1和“镜像”的底部晶体管M2的VDS等于Vpin。例如，运算放大器402的输出VY的这种变化可以响应于由于温度波动引起的晶体管特性的改变而发生。
在一些实施例中，限流器电路300的操作电压由钳位电压Vpin加顶部晶体管M4的VDS限定。在一些示例中，可以实现0.3V的操作电压。底部晶体管M2的VDS和栅极-源极电压(VGS)可以通过闭环布置来固定。预定的VDS电平允许较低的操作电压。例如，在没有由运算放大器402提供的闭环负反馈的布置中，限流器电路300的操作电压通常为0.6V或更高，因为晶体管M3和顶部晶体管M4的栅极通常连接至Vdd而不是运算放大器402的输出电压VY。换句话说，运算放大器402既可以降低偏置发生器电路400中的晶体管M1的VDS，因此降低限流器电路300中的底部晶体管M2的VDS，同时在晶体管M3和顶部晶体管M4的栅极处提供足够的电压，以允许Iref以预定的设置电流流动。另外，由运算放大器402提供的闭环负反馈可以自适应地调整晶体管M1的栅极电压以补偿工艺和温度变化，这又借助于以下方式自适应地调整底部晶体管M2的栅极电压VG：底部晶体管M2是晶体管M1的电流镜，稳定了限流器电路300的电压开销。
在一些实施例中，偏置发生器电路400对于存储器器件100是全局的。例如，对于存储器器件100，单个偏置发生器电路400可以用于为电阻式存储器单元的阵列200的所有列生成VG和VY偏置电压。此外，由于共源共栅限流器电路300的顶部晶体管M4由与电阻式存储器单元的阵列200相关联的列MUX提供，所以添加到存储器器件100的主要面积开销仅是单个底部晶体管M2限制器器件。在一些实施例中，可以提供多个底部晶体管M2，电阻式存储器单元的阵列200的每列一个，而不是连接至MUX的每个列选择晶体管(例如，顶部晶体管M4)的单个底部晶体管M2，如图2所示。
图4是示出根据一些实施例的耦合至另一示例限流器电路300的另一示例偏置发生器电路400的电路图。图4中所示的偏置发生器电路400和限流器电路300两者都与图3中所示的它们的对应物相似，不同之处在于使用IO晶体管406作为晶体管M1和使用IO晶体管306作为底部晶体管M2。在一些实施例中，这样的IO晶体管相对更厚并且比在电阻式存储器单元的阵列200中使用的晶体管更强健。例如，这种IO晶体管的物理组件(例如，N阱、P阱、源极和漏极接触件、沟道宽度和长度、多晶硅栅极和栅极接触件等)较大，并且额定用于更高的电压和电流。在一些实施例中，IO晶体管的使用可以借助于能够承受较大的电压和电流的较大的物理组件来保护限流器电路300、底部晶体管M2和晶体管M1。在一些实施例中，借助于具有较大栅极阈值电压的那些晶体管，IO晶体管的使用可以防止由于晶体管M1和底部晶体管M2两者上的高栅极-源极电压VGS导致的栅极泄漏。
图5是根据一些实施例的用于偏置耦合至电阻式存储器单元的阵列的限流器的方法的流程图。在所示的示例中，在步骤502处，提供以阵列中的行和列布置的多个存储器单元。例如，提供如图2所示的电阻式存储器单元的阵列200中的RRAM存储器单元210。同样在步骤502处，提供多条位线、源极线和字线，并且存储器单元的每列连接在相应的位线和源极线之间，并且存储器单元的每行连接至相应的字线。在步骤504处，提供包括多个列选择晶体管(例如列选择晶体管M4)的多路复用器，列选择晶体管连接至相应的源极线并且具有配置为接收列选择信号的栅极，例如，具有连接至通过如图2所示的列解码器450路由的运算放大器402的输出电压VY的栅极。
在所示的示例中，在步骤506处，将偏置信号输出到限流器的栅极端子，例如，限流器晶体管M2，限流器晶体管M2耦合至MUX中的每个列选择晶体管。例如，偏置信号VG被输出到底部晶体管M2的栅极端子，底部晶体管M2连接至顶部晶体管M4，例如列选择晶体管M4。在步骤508处，例如在列解码器450处接收列地址。在步骤510处，响应于在步骤508处接收的列地址，将诸如ysel[m]的列选择信号输出到MUX中的列选择晶体管中的一个。
因此，本文公开的各个实施例提供了一种限流器，该限流器具有较低的电压操作开销，例如小于500mV，用于RRAM形成和设置操作，并且与传统的限流器相比，将电压开销减小300mV以上。
本文公开的各个实施例还提供了由限流器和偏置发生器使用的较低的面积开销。例如，偏置发生器电路可以是全局的，例如，相同的偏置发生器电路可以用于存储器阵列的所有列，并且由于存储器阵列的多路复用器的列选择晶体管可以用作限流器共源共栅的顶部晶体管，因此用于实现限流器的面积开销是单个晶体管，例如底部晶体管，从而与常规限流器相比，减小了面积开销。
本文公开的各个实施例还提供了对施加到共源共栅中的底部限流晶体管的栅极的偏置电压的自适应调整，并且因此可以适应工艺和温度变化以稳定电压操作开销。
因此，公开的实施例包括具有存储器阵列的存储器器件，该存储器阵列包括以行和列布置的多个存储器单元。闭环偏置发生器配置为向存储器阵列输出列选择信号。限流器接收闭环偏置发生器的输出，并且限流器耦合至存储器阵列的多个列。
在上述存储器器件中，其中，所述限流器包括连接的第一NMOS晶体管和第二NMOS晶体管的共源共栅。
在上述存储器器件中，其中，所述限流器包括连接的第一NMOS晶体管和第二NMOS晶体管的共源共栅，还包括连接至所述存储器阵列的所述列的列多路复用器(MUX)，所述列多路复用器包括配置为用作列选择晶体管的所述第一NMOS晶体管。
在上述存储器器件中，其中，所述限流器包括连接的第一NMOS晶体管和第二NMOS晶体管的共源共栅，还包括连接至所述存储器阵列的所述列的列多路复用器(MUX)，所述列多路复用器包括配置为用作列选择晶体管的所述第一NMOS晶体管，其中，所述列多路复用器包括多个所述列选择晶体管，其中，每个列连接至相应的一个所述列选择晶体管，并且其中，所述第二NMOS晶体管耦合至每个所述列选择晶体管。
在上述存储器器件中，其中，所述限流器包括连接的第一NMOS晶体管和第二NMOS晶体管的共源共栅，其中，所述闭环偏置发生器包括共源共栅连接的第三NMOS晶体管和第四NMOS晶体管以及运算放大器，所述运算放大器配置为接收反馈信号并且配置为生成输出到所述列多路复用器的列选择信号。
在上述存储器器件中，其中，所述限流器包括连接的第一NMOS晶体管和第二NMOS晶体管的共源共栅，其中，所述闭环偏置发生器包括共源共栅连接的第三NMOS晶体管和第四NMOS晶体管以及运算放大器，所述运算放大器配置为接收反馈信号并且配置为生成输出到所述列多路复用器的列选择信号，其中，所述闭环偏置发生器还包括：电压输入端子，连接至所述第三NMOS晶体管的源极和所述第四NMOS晶体管的栅极，其中，所述第三NMOS晶体管的漏极和所述第四NMOS晶体管的源极连接至所述运算放大器的反相输入，其中，所述运算放大器的非反相输入配置为接收预定的钳位电压，并且其中，所述运算放大器的输出连接至所述第三NMOS晶体管的栅极。
在上述存储器器件中，其中，所述限流器包括连接的第一NMOS晶体管和第二NMOS晶体管的共源共栅，其中，所述闭环偏置发生器包括共源共栅连接的第三NMOS晶体管和第四NMOS晶体管以及运算放大器，所述运算放大器配置为接收反馈信号并且配置为生成输出到所述列多路复用器的列选择信号，其中，所述闭环偏置发生器还包括：电压输入端子，连接至所述第三NMOS晶体管的源极和所述第四NMOS晶体管的栅极，其中，所述第三NMOS晶体管的漏极和所述第四NMOS晶体管的源极连接至所述运算放大器的反相输入，其中，所述运算放大器的非反相输入配置为接收预定的钳位电压，并且其中，所述运算放大器的输出连接至所述第三NMOS晶体管的栅极，其中，所述运算放大器的输出连接至所述第一NMOS晶体管的栅极，并且所述第三NMOS晶体管的源极连接至所述第二NMOS晶体管的栅极。
在上述存储器器件中，其中，所述限流器包括连接的第一NMOS晶体管和第二NMOS晶体管的共源共栅，其中，所述闭环偏置发生器包括共源共栅连接的第三NMOS晶体管和第四NMOS晶体管以及运算放大器，所述运算放大器配置为接收反馈信号并且配置为生成输出到所述列多路复用器的列选择信号，其中，所述第二NMOS晶体管和所述第四NMOS晶体管是IO晶体管。
在上述存储器器件中，其中，所述限流器包括连接的第一NMOS晶体管和第二NMOS晶体管的共源共栅，其中，所述闭环偏置发生器包括共源共栅连接的第三NMOS晶体管和第四NMOS晶体管以及运算放大器，所述运算放大器配置为接收反馈信号并且配置为生成输出到所述列多路复用器的列选择信号，其中，所述闭环偏置发生器还包括：电压输入端子，连接至所述第三NMOS晶体管的源极和所述第四NMOS晶体管的栅极，其中，所述第三NMOS晶体管的漏极和所述第四NMOS晶体管的源极连接至所述运算放大器的反相输入，其中，所述运算放大器的非反相输入配置为接收预定的钳位电压，并且其中，所述运算放大器的输出连接至所述第三NMOS晶体管的栅极，其中，所述钳位电压小于500毫伏(mV)。
在上述存储器器件中，其中，所述多个存储器单元是电阻式随机存取存储器(RRAM)单元。
进一步公开的实施例包括提供一种具有存储器阵列的存储器器件，该存储器阵列包括以行和列布置的多个存储器单元、多条位线、多条源极线和多条字线。存储器单元的每列连接至相应的位线和源极线，并且存储器单元的每行连接至相应的字线。多路复用器(MUX)连接至多个列。多路复用器包括连接至相应的源极线的多个第一晶体管。第一晶体管具有配置为接收列选择信号的相应栅极端子。限流器晶体管连接至每个第一晶体管。
在上述存储器器件中，还包括偏置发生器，所述偏置发生器配置为将预定的栅极控制电压信号输出到所述限流器晶体管的栅极端子并且将所述列选择信号输出到所述第一晶体管的所述栅极端子。
在上述存储器器件中，还包括偏置发生器，所述偏置发生器配置为将预定的栅极控制电压信号输出到所述限流器晶体管的栅极端子并且将所述列选择信号输出到所述第一晶体管的所述栅极端子，其中，所述偏置发生器包括配置为接收预定的钳位电压的运算放大器。
在上述存储器器件中，还包括偏置发生器，所述偏置发生器配置为将预定的栅极控制电压信号输出到所述限流器晶体管的栅极端子并且将所述列选择信号输出到所述第一晶体管的所述栅极端子，其中，所述偏置发生器包括配置为接收预定的钳位电压的运算放大器，其中，所述偏置发生器还包括：电压供应端子，连接至第三NMOS晶体管的源极和第四NMOS晶体管的栅极，其中，所述第三NMOS晶体管的漏极和所述第四NMOS晶体管的源极连接至所述运算放大器的反相输入，其中，所述运算放大器的非反相输入连接至预定的所述钳位电压。
在上述存储器器件中，还包括偏置发生器，所述偏置发生器配置为将预定的栅极控制电压信号输出到所述限流器晶体管的栅极端子并且将所述列选择信号输出到所述第一晶体管的所述栅极端子，其中，所述偏置发生器包括配置为接收预定的钳位电压的运算放大器，其中，所述偏置发生器还包括：电压供应端子，连接至第三NMOS晶体管的源极和第四NMOS晶体管的栅极，其中，所述第三NMOS晶体管的漏极和所述第四NMOS晶体管的源极连接至所述运算放大器的反相输入，其中，所述运算放大器的非反相输入连接至预定的所述钳位电压，其中，所述运算放大器的输出连接至所述第一晶体管的栅极，并且其中，所述第三NMOS晶体管的源极连接至所述限流器晶体管的栅极。
在上述存储器器件中，还包括偏置发生器，所述偏置发生器配置为将预定的栅极控制电压信号输出到所述限流器晶体管的栅极端子并且将所述列选择信号输出到所述第一晶体管的所述栅极端子，其中，所述偏置发生器包括配置为接收预定的钳位电压的运算放大器，其中，所述偏置发生器还包括：电压供应端子，连接至第三NMOS晶体管的源极和第四NMOS晶体管的栅极，其中，所述第三NMOS晶体管的漏极和所述第四NMOS晶体管的源极连接至所述运算放大器的反相输入，其中，所述运算放大器的非反相输入连接至预定的所述钳位电压，其中，所述运算放大器的输出连接至所述第一晶体管的栅极，并且其中，所述第三NMOS晶体管的源极连接至所述限流器晶体管的栅极，其中，所述限流器晶体管和所述第四NMOS晶体管是IO晶体管。
在上述存储器器件中，还包括偏置发生器，所述偏置发生器配置为将预定的栅极控制电压信号输出到所述限流器晶体管的栅极端子并且将所述列选择信号输出到所述第一晶体管的所述栅极端子，其中，所述偏置发生器包括配置为接收预定的钳位电压的运算放大器，其中，所述偏置发生器还包括：电压供应端子，连接至第三NMOS晶体管的源极和第四NMOS晶体管的栅极，其中，所述第三NMOS晶体管的漏极和所述第四NMOS晶体管的源极连接至所述运算放大器的反相输入，其中，所述运算放大器的非反相输入连接至预定的所述钳位电压，其中，所述钳位电压小于500毫伏(mV)。
进一步的实施例包括一种方法，其中提供了以行和列布置的多个存储器单元、多条位线、多条源极线和多条字线。存储器单元的每列连接至相应的位线和源极线，并且存储器单元的每行连接至相应的字线。多路复用器(MUX)连接至多个列，并且包括连接至相应的源极线的多个第一晶体管。晶体管具有配置为接收列选择信号的相应的栅极端子。该方法还包括将预定的偏置信号输出到限流器晶体管的栅极端子，限流器晶体管耦合至多路复用器的每个第一晶体管。接收列地址，并且基于该列地址生成列选择信号。基于接收的列地址，将列选择信号输出到第一晶体管中的一个。
在上述方法中，还包括提供配置为输出预定的所述偏置信号和所述列选择信号的偏置发生器，其中，将预定的所述偏置信号输出到所述限流器晶体管的栅极端子包括从镜像晶体管接收反馈信号。
在上述方法中，还包括将所述限流器晶体管的漏极-源极电压钳位到预定的钳位电压。
本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
存储器阵列，包括以行和列布置的多个存储器单元；
闭环偏置发生器，配置为向所述存储器阵列输出列选择信号；
限流器，配置为接收所述闭环偏置发生器的输出，所述限流器耦合至所述存储器阵列的多个列。
2.根据权利要求1所述的存储器器件，其中，所述限流器包括连接的第一NMOS晶体管和第二NMOS晶体管的共源共栅。
3.根据权利要求2所述的存储器器件，还包括连接至所述存储器阵列的所述列的列多路复用器(MUX)，所述列多路复用器包括配置为用作列选择晶体管的所述第一NMOS晶体管。
4.根据权利要求3所述的存储器器件，其中，所述列多路复用器包括多个所述列选择晶体管，其中，每个列连接至相应的一个所述列选择晶体管，并且其中，所述第二NMOS晶体管耦合至每个所述列选择晶体管。
5.根据权利要求2所述的存储器器件，其中，所述闭环偏置发生器包括共源共栅连接的第三NMOS晶体管和第四NMOS晶体管以及运算放大器，所述运算放大器配置为接收反馈信号并且配置为生成输出到所述列多路复用器的列选择信号。
6.根据权利要求5所述的存储器器件，其中，所述闭环偏置发生器还包括：
电压输入端子，连接至所述第三NMOS晶体管的源极和所述第四NMOS晶体管的栅极，
其中，所述第三NMOS晶体管的漏极和所述第四NMOS晶体管的源极连接至所述运算放大器的反相输入，
其中，所述运算放大器的非反相输入配置为接收预定的钳位电压，并且
其中，所述运算放大器的输出连接至所述第三NMOS晶体管的栅极。
7.根据权利要求6所述的存储器器件，其中，所述运算放大器的输出连接至所述第一NMOS晶体管的栅极，并且所述第三NMOS晶体管的源极连接至所述第二NMOS晶体管的栅极。
8.根据权利要求5所述的存储器器件，其中，所述第二NMOS晶体管和所述第四NMOS晶体管是IO晶体管。
9.一种存储器器件，包括：
存储器阵列，包括以行和列布置的多个存储器单元、多条位线、多条源极线和多条字线，所述存储器单元的每列连接至相应的位线和源极线，所述存储器单元的每行连接至相应的字线；
多路复用器(MUX)，连接至多个列，所述多路复用器包括连接至相应的源极线的多个第一晶体管，所述第一晶体管具有配置为接收列选择信号的相应的栅极端子；以及
限流器晶体管，连接至每个所述第一晶体管。
10.一种操作存储器器件的方法，包括：
提供以行和列布置的多个存储器单元、多条位线、多条源极线和多条字线，所述存储器单元的每列连接至相应的位线和源极线，所述存储器单元的每行连接至相应的字线；
提供连接至多个列的多路复用器(MUX)，所述多路复用器包括连接至相应的源极线的多个第一晶体管，所述第一晶体管具有配置为接收列选择信号的相应的栅极端子；
将预定的偏置信号输出到限流器晶体管的栅极端子，所述限流器晶体管耦合至所述多路复用器的每个所述第一晶体管；
接收列地址；
基于所述列地址生成列选择信号；
基于接收的所述列地址，将所述列选择信号输出到所述第一晶体管中的一个。
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