CN116453568A - 用于存储器的读取电路、存储器和电子装置 - Google Patents

用于存储器的读取电路、存储器和电子装置 Download PDF

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CN116453568A CN202210022840.2A CN202210022840A CN116453568A CN 116453568 A CN116453568 A CN 116453568A CN 202210022840 A CN202210022840 A CN 202210022840A CN 116453568 A CN116453568 A CN 116453568A
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Abstract

公开了一种用于存储器的读取电路、存储器和电子装置。该读取电路包括：多个读取单元，每个读取单元连接存储器的对应位线，每个读取单元包括钳位支路和检测支路，钳位支路用于为对应的位线提供钳位电压，并且包括MP1钳位管，所述检测支路包括MN1检测管，MP1钳位管的源极获取第一电压Vref，栅极连接检测支路上的MN1管的源极，漏极连接所述检测晶体管的栅极，所述MN1管的源极连接所述位线；以及公共稳压支路，用于为每个读取单元的钳位支路中的钳位晶体管提供所述第一电压Vref。本发明的读取电路通过引入公共稳压支路，并为每个检测支路配备结构简单的钳位支路，大幅降低了为每条位线提供钳位电压所需的晶体管数量，从而简化电路结构并有助于存储器芯片的小型化。

Description

用于存储器的读取电路、存储器和电子装置
技术领域
本发明涉及半导体存储技术领域，尤其涉及一种用于存储器的读取电路以及相应的存储器和电子装置。
背景技术
在现有的非易失性存储器芯片中，读出放大器(SenseAmplifier，其后也称为“SA”)通过比较参考电流和位线上的输出电流来判定被选中存储单元内的存储内容。
在对更大存储容量的追求中，需要在存储器芯片内部包含更多的存储单元，导致整体芯片面积增大，并且需要的读出放大器(SenseAmplifier，其后也称为“SA”)数量也相应地增多。为此，如何能够在确保正确读取的同时减小读出放大器的面积成为本领域技术人员所需面临的一大问题。
为此，需要一种改进的存储内容读取方案。
发明内容
本公开要解决的一个技术问题是提供一种用于存储器的读取电路，该电路通过引入公共稳压支路，并为每个检测支路配备结构简单的钳位支路，大幅降低了为每条位线提供钳位电压所需的晶体管数量，从而进一步简化电路结构并有助于存储器芯片的小型化。
根据本公开的第二个方面，提供了一种用于存储器的读取电路，包括：多个读取单元，每个读取单元连接存储器的对应位线，每个读取单元包括钳位支路和检测支路，钳位支路用于为对应的位线提供钳位电压，并且包括第一钳位晶体管，所述检测支路包括检测晶体管，所述第一钳位晶体管的源极获取第一电压Vref，栅极连接所述检测晶体管的源极，漏极连接所述检测晶体管的栅极，所述检测晶体管的源极连接所述位线；以及公共稳压支路，用于为每个读取单元的钳位支路中的所述第一钳位晶体管提供所述第一电压Vref。
可选地，所述公共稳压支路包括运算放大器和第二钳位晶体管，所述运算放大器的第一输入端连接输入电压Vin，第二输入端经由所述第二钳位晶体管连接所述输出端，其中，使得第一钳位晶体管的栅源电压Vgsp1等于所述第二钳位晶体管的阈值电压Vthp2，以将所述检测晶体管的源极电压Vs钳位至所述输入电压Vin。
可选地，使得所述检测晶体管的阈值电压Vthn1小于所述第一钳位晶体管的阈值电压Vthp1，以使得所述第一钳位晶体管工作在饱和区。
可选地，所述运算放大器的输出级负载与连接的读取单元的个数成正比。
可选地，所述第二钳位晶体管是栅极和漏极短接的PMOS晶体管。
可选地，所述钳位电路对应连接的检测支路包括：一端连接电源电压，另一端连接所述检测晶体管的漏极的电流源；以及所述检测晶体管，所述检测晶体管的漏极用于输出检测支路输出电压Vout1，所述检测晶体管的源极连接所述位线。
根据本公开的第二个方面，提供了一种包括根据第一方面的读取电路的存储器，该存储器尤其可以实现为NOR闪存、阻变存储器或是相变存储器。
根据本公开的第三个方面，提供了一种包括第二方面所述存储器的电子装置。
由此，通过为每条检测支路提供例如仅由两个晶体管组成的钳位支路，并为多条钳位支路提供稳定的第一(参考)电压，能够大幅简化读取存储电流所需的钳位电路的组成，从而降低存储器芯片的成品和功耗。
附图说明
通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。
图1是包含根据本发明一个实施例的存储器的电子装置。
图2是NOR闪存的示意图。
图3示出了读出放大器SA的基本操作原理SA单元。
图4示出了包括钳位支路的读取电路示意图。
图5示出了包括运放内部组成的读取电路示意图。
图6示出了根据本发明一个实施例的用于存储器的读取电路的组成示意图。
图7示出了根据本发明一个实施例的用于存储器的读取电路的组成示意图。
图8为阻变单元阵列和阻变单元的示意图。
具体实施方式
下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
参照附图将更详细地描述各个实施例。然而，本发明可以不同的形式实施，并不应被解释为受限于本文所阐述的实施例。相反的，提供这些实施例以便使本公开将是彻底且完整的，并且将本发明的范围充分地传达给本领域的技术人员。在本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
注意的是，附图是简化的原理图，因此不一定按比例绘制。在一些情况下，附图的各个部分可能已经被夸大，以便更清楚地说明所示实施例的某些特征。
进一步注意的是，在下面的描述中，阐述了具体的细节以便于理解本发明，然而，可在没有这些具体细节的一部分的情况下实践本发明。另外，注意的是，公知的结构和/或过程可能仅被简略地描述或者根本不被描述，以避免用不必要的公知细节来掩盖本公开。
还应注意，在一些情况下，对于相关领域的技术人员显而易见的是，除非另有特别说明，所描述的一个实施例相关的元件(也被称为特征)可以单独使用或与另一个实施例的其它元件组合使用。
如下将结合附图详细描述本发明的各个实施例，并且为了便于理解，首先将结合图1描述本发明的应用环境。
图1是包含根据本发明一个实施例的非易失性存储器的电子装置。如图所示，装置10包括主机200和存储器300。
在此，主机200是指实现该装置10关键功能的部分，即，装置10的主要部分，并且主机200(或者说装置10)可以是任何适当的电子装置。在一个实施例中，装置10可以是电子设备，包括但不限于例如诸如移动电话、平板电脑、可穿戴设备和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、电视机、机顶盒和投影仪的非便携式电子装置。此时，存储器300可以是为独立电子设备提供存储服务的装置。
在其他实施例中，装置10也可以是具有相对独立功能的电子器件(这些电子器件通常是组成电子设备的关键器件)，例如独立贩售的智能屏幕、主控芯片、摄像头组件等。这些电子器件通常需要被组装，例如，智能屏幕被组装至手机，才能为消费者(例如，购买手机的用户)提供服务。此时，存储器300可以是为电子器件提供必要存储服务的器件。
例如，当装置10是智能电话时，存储器300可以是为智能电话提供存储服务的存储芯片。当装置10是组成智能电话的智能屏幕时，存储器300可以是为了该智能屏幕实现其全部功能而提供存储服务的存储芯片。
存储器300可以对来自主机200的请求操作做出响应。例如，存储器300可存储由主机200提供的数据，还可将存储的数据提供给主机200。存储在存储器300中的数据可被主机200访问。存储器300可用作主机200的主存储器或辅助存储器。在此，存储器300存储的数据不仅可以包括狭义的数据文件(例如，拍摄的照片，编写的Word文档等)，还可以包括广义上的其他数据，例如命令数据和地址数据等。
理论上，根据与主机200电联接的主机接口的协议，存储器300可利用各种非易失存储装置中的任何一种来实施。在本发明中，可以优选使用NOR闪存或是新型阻变或相变存储器来实现存储器300。存储器300内包含的各个部件(例如部件310-370)可被集成到一个半导体装置中。例如，存储器300内包含的各个部件可被集成到一个半导体装置中以形成固态驱动器(SSD)。当存储器300用作SSD时，与存储器300电联接的主机200的操作速度可得到显著提高。
具体地，在存储器300中，存储阵列320可以存储由主机300访问的数据。控制器310可以控制存储阵列320和主机200之间的数据交换以及针对存储阵列320的各种操作，例如，读操作，编程操作(写操作)和擦除操作。
具体参照图1，存储器300可以实现为NOR闪存300，并且可以包括控制器310、多条字线(Word line)WL、多条位线(Bit line)BL、存储单元阵列320、字线译码器330、读出放大器(SA或感测电路)340、位线译码器350、电荷泵(或供电单元)360和缓冲单元(或页缓冲器)370。
请参阅图2，图2示出了NOR闪存的存储块示意图。图2的存储块可以看作是存储单元阵列320的一个块。所述块包括64行*N列的存储单元，N例如等于1024*8。由此在按行读出时，图1所示的页缓冲器370可以在每次读取中存储1KB的数据。存储单元可以是具有浮栅的晶体管，或者是具有由绝缘膜形成电荷俘获层的晶体管，晶体管还包括源极、漏极以及控制栅极。存储单元通过所述多条字线WL0-WLK-1和所述多条位线BL0-BLN-1寻址。每行存储单元连接同一字线，具体地，每行存储单元的控制栅极连接同一字线。每列存储单元连接同一位线，具体地，每列存储单元的漏极连接同一位线。存储单元的源极接地或者连接源极线。
所述控制器310用于解码所述主机200所传送之命令、地址或可与主机200交换数据，并执行所述主机200之指令及/或存取所述存储单元阵列320。所述指令用于对所述存储单元阵列320执行操作，所述操作至少包括读取操作、写入操作、擦除操作、擦除校验操作以及其他操作等。
所述页缓冲器370用于存储从存储单元阵列320中读取的数据或者待写入页的数据。页缓冲器370例如是静态随机存取存储器(Static Random-Access Memory，SRAM)。页缓冲器370包括多个存储单元，所述多个存储单元和一行的存储单元对应。
所述电荷泵360用于提供读取操作、写入操作、擦除操作、擦除校验操作时所需的各种电压。例如，电荷泵360用于提供擦除操作电压、或者过擦除验证电压或者软编程电压。
字线译码器330通过图1所示的多条WL与存储单元阵列320相连接。字线译码器330用于基于地址信息选择至少一条字线。位线译码器350耦接位线BL并用于基于地址信息选择至少一条位线。读出放大器340可以在读操作或是验证操作中用于比较流过被选存储单元的电流和参考电流，并进行相应的输出。具体地，读出放大器340可以包括多个SA单元组成的读出放大器(SA)阵列，例如图2所示SA0-SAN-1。当一行存储单元包括1024*8个存储单元，可存储1KB数据时，对应的存储块通常也需要配备1024*8条位线，以及相应的1024*8个SA单元。应该理解的是，图1所示的多条WL和BL仅仅用来例示存在多条WL和BL与译码器连接，而非暗示具体条数。
每个SA单元可以看作一个电流比较器。每个SA单元与一根BL线相连接，例如SA单元SA0连接BL0，SA单元SA1连接BL1,…,SAN-1连接BLN-1。每个SA单元还可以各自连接参考电压VREF，并基于位线BL上的电流来判断存储单元的存储内容并进行输出。
图3示出了SA单元的基本操作原理。具体地，SA单元比较被感测的存储单元的电流Icell大小和参考单元的参考电流IREF的大小。SA单元的的一个输入端通过位线BL连接被感测的存储单元的漏端。BL可以是图2所示BL0～BLN-1中的任一BLi，图示的SA单元则可以是与之相对应的SAi，其中i是0～N-1中任一值。参考单元和存储单元例如具有相同的规格。参考单元具有与操作对应的阈值电压。操作例如是读操作，擦除验证操作或编程验证操作。参考单元产生的参考电流IREF通过电流镜电路提供到SA单元。
在读操作中，通过预充钳位电路将位线BL充电并钳位到预定电压(例如0.8V)，通过电荷泵和字线译码器向想要读取的存储单元的控制栅施加读电压Vread。在读操作中，存储“1”的晶体管在读电压下将处于导通状态，BL上的电流Icell相对较大(大于参考电流IREF)，而存储“0”的晶体管在读电压下将处于截止状态，BL上的电流Icell相对较小(小于参考电流IREF)。由此，针对不同的Icell的输入，SA单元可以输出不同的比较结果，分别对应于高电平(例如，电源电压VDD)和低电平(例如，0)，由此指示对应位线BL上被选存储单元是处于编程状态还是擦除状态。擦除验证操作或编程验证操作与读操作类似。在擦除验证操作中施加到选中存储单元的控制栅的验证电压的大小和读操作中的读电压的大小不同，相应地，参考电流不相同，参考电压VREF也不相同。
通常，BL上的电压大小在0.15～0.5V之间。由于需要通过感知Icell的大小完成对存储信息的读取，因此需要将BL上的电压稳定在一个相对固定的值，来确保对存储信息的准确读取。为此，可以利用负反馈技术对BL上的电压进行钳位。图4示出了包括钳位支路的读取电路示意图。
如图4所示，读取电路可以包括检测支路410和钳位支路420。检测支路410可以包括存储单元411、检测晶体管MN1以及电流源412。钳位支路420则可包括典型的运放420，用于为负反馈提供足够的开环增益(例如，30～40dB)。
具体地，电流源412的一端连接电源电压VDD，另一端连接检测晶体管MN1的漏极。检测晶体管MN1的栅极连接运放420的输出，源极连接运放420的一个输入端，以及存储单元401的一端。存储单元401的另一端接地。在此，运算放大器420与实现为NMOS晶体管的检测晶体管MN1构成负反馈，使得检测晶体管MN1的源极电压Vs被钳位与运放420的输入Vin相等。
在Vs保持稳定的情况下，如果Icell较小(对应于存储“0”的晶体管)，则检测晶体管MN1的栅源电压VGS和源漏电压VDS较小，连接在检测晶体管MN1漏极的输出电压Vout较大；如果Icell较大(对应于存储“1”的晶体管)，则检测晶体管MN1的栅源电压VGS和源漏电压VDS较大，输出电压Vout较小。由此，可以通过读取输出电压Vout，来完成对该BL上当前被选中存储单元的存储内容的读取。
进一步地，图5示出了包括运放内部组成的读取电路示意图。图5可以看作是与图4相同的读取电路，只是图5中详细示出了运算放大器520的一个内部组成实现。
如图5所示，运放内部还需要至少包括如图所示的四个晶体管(例如，四个NMOS晶体管)521～524，以及一个用于提供Itail的电流源525。由于电流源可以通过在栅极施加合适偏置电压的MOS管实现(例如，由栅极施加偏置电压Vtail的PMOS管实现)，因此图4和图5所示的钳位电路需要包括五个晶体管。
换句话说，虽然由运放组成的钳位支路能够实现对存储信息的准确读取，但由于每条BL上都需要一个图5所示由五个晶体管组成都钳位支路520来钳位住BL上的电压，这会导致电路整体面积和功耗都较大。
有鉴于此，本发明提出了一种面积小、功耗低的读取电路实现方案。图6示出了根据本发明一个实施例的用于存储器的读取电路的组成示意图。如图所示，每个读取单元包括检测支路610和钳位支路620。相比于图4和图5中的运放420和520，钳位支路620的组成被简化。与此同时，读取电路中包括了一个公共稳压支路630，用于同时为多个读取单元(例如，同时为100～200个读取单元，即，同时为100～200个BL)提供稳压电压Vref。更具体地，公共稳压支路630可以为多个钳位支路620中的第一钳位晶体管MP1同时提供稳定的栅极电压Vref。
具体如图6所示，每个读取单元(对于图中的Unit_1,Unit_2…)连接存储器中的一根位线(BL)，每个读取单元包括钳位支路和检测支路，并且每个读取单元可以看作是一个SA(读取放大器)单元。
在此，以读取单元Unit_1为例进行说明。读取单元Unit_1包括检测支路610和钳位支路620。检测支路610如图6所示，同样可以包括检测晶体管MN1。相比之下，钳位支路620不再包括运放，而是包括第一钳位晶体管MP1。第一钳位晶体管MP1的源极从公共稳压支路获取第一电压Vref，栅极连接检测支路上的检测晶体管MN1的源极，漏极连接所述检测晶体管的栅极，检测晶体管MN1的源极连接位线BL1。
更具体地，钳位支路620可以包括第一钳位晶体管MP1和电流源621。在一个实施例中，电流源621可以实现为栅极施加适当电压(例如，V1)的晶体管，例如NMOS晶体管，以便获取恒定电流I1。
由此，第一钳位晶体管MP1和电流源621组成共源放大器，检测晶体管MN1和电流源612组成源极跟随器。第一钳位晶体管MP1和检测晶体管MN1构成负反馈电路。具体地，MP1的源极接受第一电压Vref，MP1的栅极相当于共源放大器的输入，MP1的漏极相当于共源放大器的输出。为此，当Vs增大时，由于共源放大器的输入输出特性，VD变小。而VD变小又会由于源极跟随器的输入输出特性导致Vs变小。从而实现了钳位。
具体地，可以通过公共稳压支路中组成器件的合理选择，使得Vref＝Vs。图7示出了根据本发明一个实施例的用于存储器的读取电路的组成示意图。图7可以看作是与图6相同的读取电路，只是图6中详细示出了公共稳压电路的一个内部组成实现。
如图7所示，公共稳压支路730包括运算放大器731和第二钳位晶体管MP2。运算放大器731的第一输入端连接输入电压Vin，第二输入端经由所述第二钳位晶体管MP2连接所述输出端。具体地，第二钳位晶体管MP2可以是一个栅漏短接的PMOS晶体管，并且在图7的例子中用作钳位二极管。
稳压支路中运放731的负输入端(即，第二输入端)连接第二钳位晶体管MP2的漏极。由于采用了负反馈连接，因此第二钳位晶体管MP2的漏极电压Vfb等于运放的正输入端(即，第一输入端)电压Vin，即Vfb＝Vin。而由于第二钳位晶体管MP2的栅漏短接，因此运放的输入电压比第二钳位晶体管MP2的漏极电压Vfb高出一个第二钳位晶体管MP2的栅极源极电压降Vgsp2(由于MP2的栅漏短接，因此栅源电压降|Vgsp2|也可以看作是等于第二钳位晶体管的阈值电压|Vthp2|)，即：Vref＝Vfb+|Vgsp2|。
另外，由于第一钳位晶体管MP1的源极连接第一电压Vref，栅极连接检测晶体管MN1的源极，因此Vref＝Vs+|Vgsp1|。因此可以使得第一钳位晶体管的栅源电压Vgsp1等于所述第二钳位晶体管的阈值电压Vthp2，以将所述检测晶体管的源极电压Vs钳位至所述输入电压Vin。换句话说，由于Vfb＝Vin；Vref＝Vfb+|Vgsp2|(|Vgsp2|＝|Vthp2|)；并且Vref＝Vs+|Vgsp1|；因此只要使得|Vgsp2|＝|Vthp2|＝|Vgsp1|，就可以实现Vin＝Vs。
换句话说，要使得第一钳位晶体管MP1和第二钳位晶体管MP2的栅源电压相等，才能实现Vs钳位在公共稳压电路所包含运放的输入的Vin上。可以对公共稳压支路和钳位支路进行适当设计，来使得|Vthp2|＝|Vgsp1|。例如可以如图7所示，在第二钳位晶体管MP2短接栅极漏极和地之间布置一个负载电阻732，通过合理选择负载电阻732的阻值，以及合理选择电流源721(例如，合理设置实现为电流源的NMOS晶体管的栅极电压)，使得稳压支路中负载电阻上的电流I0等于Vs的嵌位支路中电流源的I1，即，使得I0＝I1，由此实现Vin＝Vs。
在第一钳位晶体管MP1和电流源621组成共源放大器，检测晶体管MN1和电流源612组成源极跟随器。第一钳位晶体管MP1和检测晶体管MN1构成的负反馈电路中，需要保证第一钳位晶体管MP1和检测晶体管MN1工作在饱和区。
而为了保证第一钳位晶体管MP1工作在饱和区，需要如下关系成立：
|Vdsp1|>|Vgsp1|–|Vthp1|，即VD<VS+|Vthp1|
其中，Vdsp1为第一钳位晶体管MP1漏极和栅极两端的电压，Vthp1为第一钳位晶体管MP1的阈值电压。
而为了保证检测晶体管MN1正常导通，则需要如下关系成立：
VD–VS>Vthn1
其中，Vthn1为检测晶体管MN1的阈值电压。
综合上式，可以得到Vthn1<|Vthp1|。换句话说，需要合理设计晶体管以使得检测晶体管MN1的阈值电压Vthn1小于第一钳位晶体管MP1的阈值电压Vthp1，由此保证第一钳位晶体管MP1工作在饱和区，并且检测晶体管MN1能够正常导通。
由此，相比于图5所示需要5个晶体管实现的钳位支路，在图6和图7所示的实施例中，仅需要2个晶体管就可以实现钳位支路(对应于钳位支路620和720)。虽然图6和图7的实施例中还需要包括公共稳压支路(720和730)，但公共稳压支路可以同时为多个钳位支路，例如100～200个钳位支路同时提供电源Vref。在一个实施例总，公共稳压支路中运算放大器的输出级负载可以与连接的读取单元的个数成正比。
由此，在恒定的测量电压Vs的作用下，不同状态的存储单元会使得BL上流过大小不同的电流，从而在电流检测支路的输出端表现为不同的输出电压信号，进而可以得到对应的存储单元中数据信息。
在一个实施例中，本发明还可以实现为一种存储器，包括如上所述的读取电路。使用本发明所述的读取电路的存储器是非易失性存储器，尤其可以是如上所述的NOR闪存。
在其他实施例中，利用本发明的读取电路的存储器也可以是阻变存储器或是相变电阻器。阻变存储器(Resistive Random Access Memory，RRAM)是最近几年兴起的一种半导体存储器。由于它具有集成度高、读写速度块、功耗低、与CMOS(Complementary Metal-Oxide-Semiconductor，互补式金氧半导体)工艺兼容等优点，因此被越来越多的人认为是下一代主流非挥发存储器的最佳选择。阻变存储器的工作原理是在阻变材料两端施加极性或大小不同的电压，控制阻变材料阻值在高阻态(HRS)和低阻态(LRS)之间转换。根据阻值不同，即可区分不同的状态，从而实现逻辑‘0’和逻辑‘1’。通常，从高阻态到低阻态的转变过程，被称为置位(即SET)，从低阻态到高阻态的转变过程，被称为复位(即RESET)。
例如，在阻变电阻器的情况下，可以将图4-7中的存储单元(411、511、611和711)替换成阻变单元。图8为阻变单元阵列和阻变单元的示意图。每一个阻变单元811都可以包括晶体管811a和阻变元件811b。
如图8所示，阻变元件811b包括顶部电极101，底部电极102，以及设置于顶部电极101和底部电极102之间的数据存储结构103(例如，一个或多个氧化层)。其中，数据存储结构103的可变电阻表示数据单元，如数据位，取决于在顶部电极101与底部电极102之间施加的电压，可变电阻在对应于数据单元的数据状态的高电阻状态与低电阻状态之间经历可逆改变。高电阻状态时是指可变电阻超出阈值(threshold)时其电阻状态是高的，而低电阻状态是指可变电阻低于阈值时其电阻状态是低的。如图2所示，晶体管811a的源极连接源线SL，晶体管11a的栅极连接字线WL，晶体管811a的漏极连接阻变元件811b的底部电极102，阻变元件811b的顶部电极8101连接位线BL。每一行阻变单元的晶体管811a的栅极连接于同一字线。每一列阻变单元的晶体管811a的源极连接于同一源线，阻变元件811b的顶部电极101连接与同一位线。阻变元件811b具有置位(SET)状态和复位(RESET)状态。处于复位状态的阻变元件811b比处于置位状态的阻变元件811b具有更高的电阻值。处于复位状态的阻变元件811b设置为存储逻辑“1”，处于置位状态的阻变元件811b设置为存储逻辑“0”。阻变元件811b可以在置位状态和复位状态之间切换，使阻变元件811b从置位状态到复位状态的操作成为复位操作，使阻变元件811b从复位状态到置位状态的操作成为置位操作的操作成为置位操作。在示例性的置位操作中，经由晶体管811a向底部电极102施加0V电压，经由位线BL向顶部电极101施加正电压。在示例性的复位操作中，经由晶体管811a向底部电极102施加正电压，经由位线BL向顶部电极101施加0V电压。在阻变元件811b用于存储数据之前，通过跨数据存储结构形成初始导电路径(即导电丝，conductive filament)。初始导电路径的形成使后续写入操作(其形成导电路径)更容易执行。为了形成初始导电路径，在阻变元件制造结束时，跨顶部电极和底部电极施加形成电压。在一些类型的阻变单元中，导电路径可以包含空位(例如，氧空位(oxygen vacancy))。在此类器件中，形成电压可敲空数据存储结构的晶格中的氧原子，由此形成局部氧空位。这些局部氧空位往往会对准以形成延伸穿过数据存储结构的导电路径。其后，可跨顶部电极和底部电极施加置位电压(set voltage)或复位电压(reset voltage)以改变数据存储结构的电阻率。例如，当施加复位电压时，氧原子移动回到数据存储结构由此填充氧空位且阻断导电路径以增大电阻率。又例如，当施加置位电压时，数据存储结构中的氧原子移动到顶部电极，由此留下氧空位且再形成导电路径，以降低电阻率。可以经由位线BL和源线SL在所述阻变元件811b的顶部电极101和底部电极102施加操作电压。
由此，可以为图8所示的每个阻变单元提供本发明所述的读取单元，并为多个读取单元提供一个公共稳压电路。
进一步地，本发明还可以实现为一种电子装置，包括如上所述的存储器。
本发明的读取电路可以通过一个稳压支路连接若干(100～200)个电流检测支路，大幅减小运放的使用个数，从而实现整体电路面积的减小和功耗的降低。上述读取电路可以读取NOR闪存中存储单元的不同存储状态，也能够读取RRAM存储单元中阻变器件的不同状态，因此具有广泛的适用性。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种用于存储器的读取电路，包括：
多个读取单元，每个读取单元连接存储器的对应位线，每个读取单元包括钳位支路和检测支路，钳位支路用于为对应的位线提供钳位电压，并且包括第一钳位晶体管(MP1)，所述检测支路包括检测晶体管(MN1)，所述第一钳位晶体管的源极获取第一电压Vref，栅极连接所述检测晶体管的源极，漏极连接所述检测晶体管的栅极，所述检测晶体管(MN1)的源极连接所述位线；以及
公共稳压支路，用于为每个读取单元的钳位支路中的所述第一钳位晶体管提供所述第一电压Vref。
2.如权利要求1所述的读取电路，其中，所述公共稳压支路包括运算放大器和第二钳位晶体管(MP2)，所述运算放大器的第一输入端连接输入电压Vin，第二输入端经由所述第二钳位晶体管连接所述输出端，
其中，使得第一钳位晶体管的栅源电压Vgsp1等于所述第二钳位晶体管的阈值电压Vthp2，以将所述检测晶体管的源极电压Vs钳位至所述输入电压Vin。
3.如权利要求2所述的读取电路，其中，使得所述检测晶体管的阈值电压Vthn1小于所述第一钳位晶体管的阈值电压Vthp1，以使得所述第一钳位晶体管工作在饱和区。
4.如权利要求2所述的读取电路，其中，所述运算放大器的输出级负载与连接的读取单元的个数成正比。
5.如权利要求1所述的读取电路，其中，所述第二钳位晶体管是栅极和漏极短接的PMOS晶体管。
6.如权利要求1所述的读取电路，其中，所述钳位电路对应连接的检测支路包括：
一端连接电源电压，另一端连接所述检测晶体管的漏极的电流源；以及
所述检测晶体管，所述检测晶体管的漏极用于输出检测支路输出电压Vout1，所述检测晶体管的源极连接所述位线。
7.一种存储器，包括如权利要求1-6中任一项所述的读取电路。
8.如权利要求7所述的存储器是非易失性存储器。
9.如权利要求8所述的存储器，其中，所述非易失性存储器包括如下至少一项：
NOR闪存；
阻变存储器；以及
相变存储器。
10.一种电子装置，包括如权利要求7-9中任一项所述的存储器。
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