TWI742516B - 記憶體裝置以及偏壓方法 - Google Patents

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Abstract

記憶體裝置包含記憶陣列，記憶陣列包含配置成列及行的多個記憶胞。封閉迴路偏壓產生器經組態以向記憶陣列輸出行選擇訊號。限流器接收封閉迴路偏壓產生器的輸出。限流器耦接至記憶陣列的多個行。

Description

記憶體裝置以及偏壓方法
本揭露是有關於一種記憶體裝置以及偏壓方法。
記憶體裝置用來將資訊儲存於半導體裝置及系統中。電阻式隨機存取記憶體(Resistive Random Access Memory；RRAM)胞為基於電阻變化而儲存資訊的非揮發性記憶胞。一般而言，RRAM胞包含儲存節點，底部電極、電阻式交換層以及頂部電極可依次堆疊於所述儲存節點中。電阻式交換層的電阻根據所施加電壓而變化。RRAM胞可處於其中電阻不同的多個狀態中。每一不同狀態可表示數位資訊。狀態可藉由在電極之間施加預定電壓或電流而變化。只要不執行預定操作，就維持狀態。
所揭露實施例包含具有記憶陣列的記憶體裝置，所述記憶陣列包含配置成列及行的多個記憶胞。封閉迴路偏壓產生器經組態以向記憶陣列輸出行選擇訊號。限流器接收封閉迴路偏壓產生器的輸出，且限流器耦接至記憶陣列的多個行。
所揭露的實施例包含具有記憶陣列的記憶體裝置，所述記憶陣列包含配置成列及行的多個記憶胞、多個位元線、多個源極線以及多個字元線。記憶胞的每一行連接至對應位元線及源極線，且記憶胞的每一列連接至對應字元線。多工器(MUX)連接至多個行。MUX包含連接至對應源極線的多個第一電晶體。第一電晶體具有經組態以接收行選擇訊號的相應閘極端子。限流器電晶體連接至第一電晶體中的每一者。
所揭露的實施例包含提供配置成列及行的多個記憶胞、多個位元線、多個源極線以及多個字元線的偏壓方法。記憶胞的每一行連接至對應位元線及源極線，且記憶胞的每一列連接至對應字元線。多工器(MUX)連接至多個行，且包含連接至對應源極線的多個第一電晶體。電晶體具有經組態以接收行選擇訊號的相應閘極端子。
100:記憶體裝置
200:電阻式記憶胞陣列
202:多工器
210:RRAM胞
210a~210d:RRAM記憶胞
212:電阻式記憶體元件
214:存取電晶體
300:限流器
304:行選擇電晶體
304a:位元線選擇電晶體
304b:源極線選擇電晶體
306、406:IO電晶體
400:偏壓產生器
402:運算放大器
404:節點
450:行解碼器
502、504、506、508、510:步驟
BL:位元線
Iref:參考電流
M1、M2、M3、M4:電晶體
SL:源極線
VDIO:電壓源
VDS:汲極-源極電壓
VG:電壓偏壓
VGS:閘源電壓
Vpin:預定箝位電壓
VY:電壓訊號
VWL:字元線電壓
WL:字元線
WL[0]至WL[n]:列
ysel[0]至ysel[m]:行
結合隨附圖式閱讀以下實施方式時將最佳地理解本揭露內容的態樣。應指出，根據行業標準慣例，不同構件不按比例繪製。實際上，為了清楚論述起見，可任意增加或減少不同特徵的尺寸。
圖1為根據一些實施例的大體上說明包含操作性地耦接至電阻式記憶胞陣列及限流器的偏壓產生器的實例記憶體裝置的方塊圖。
圖2為根據一些實施例的說明耦接至實例限流器電路及電阻式記憶胞陣列的實例偏壓產生器電路的電路圖。
圖3為根據一些實施例的說明耦接至另一實例限流器電路的另一實例偏壓產生器電路的電路圖。
圖4為根據一些實施例的說明耦接至另一實例限流器電路的另一實例偏壓產生器電路的電路圖。
圖5為根據一些實施例的用於偏壓耦接至電阻式記憶胞陣列的限流器的方法的流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。組件及配置的具體實例在下文進行描述以簡化本揭露內容。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。這種重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」以及類似者的空間相對術 語，以描述如諸圖中所說明的一個元件或特徵相對於另一(一些)元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
RRAM記憶體裝置大致可包含RRAM胞的陣列，所述RRAM胞中的每一者包含RRAM電阻式元件及存取電晶體。RRAM電阻式元件具有可在低電阻式狀態與高電阻式狀態之間切換的電阻狀態。RRAM裝置大體上包括配置於導電電極之間的高k介電材料層，所述導電電極安置於後段製程(back-end-of-the-line；BEOL)金屬化堆疊內。RRAM裝置中的在低電阻狀態與高電阻狀態之間的可逆切換藉由由高k介電材料的層選擇性形成導電長絲而實現。藉由向RRAM胞施加電壓，由高k介電材料的層形成導電長絲且藉此將RRAM裝置自高電阻狀態切換至低電阻狀態的切換操作發生且稱為「SET」操作。相反地，自低電阻狀態至高電阻狀態的切換操作稱為「RESET」操作。低電阻及高電阻用以指示數位訊號「1」或「0」，藉此允許資料儲存。
在每一RRAM胞中，RRAM電阻式元件具有耦接至位元線的第一端子及耦接至存取電晶體的第二端子。存取電晶體具有耦接至字元線的閘極、耦接至源極線的源極以及耦接至RRAM電阻式元件的第二端子的汲極。藉由激活字元線，接通存取電晶體，從而允許源極線耦接至RRAM電阻式元件的第二端子。
在諸如RRAM形成及設置操作的RRAM操作期間，固定電流位準是合乎需要的。限流器電路可用於RRAM形成及SET操作。限流器能夠藉由固定的相容電流位準來固定RRAM胞長絲大小。為確保良好的電流限制性能，與單個電晶體限流器相比，通常採用串迭電晶體結構以提高限流器的電阻(Rout)。然而，這些結構能夠在操作期間(尤其在電荷泵模式)增大電壓負擔且因此對寫入功率造成負擔。這些結構亦可增大用於RRAM記憶陣列的每一行的限流器電路所需的IC晶片面積負擔。
一些習知的限流器使用串迭或堆疊電晶體結構，其中固定閘極偏壓電壓施加至限流器的頂部裝置。為提高限流器的Rout，底部電晶體通常在飽和區域中操作。總操作電壓負擔將為底部電晶體的飽和電壓加上頂部裝置的汲極-源極電壓(VDS)。此外，串迭限流器的總操作電壓及相關的電壓負擔能夠變化。這些差異能夠在由於溫度波動而使用用於頂部電晶體的固定閘極偏壓時出現，或在頂部電晶體中的電晶體性能中歸因於在IC設計的製程拐角內製造變化的差異亦可影響底部電晶體的VDS。
圖1為大致說明包含操作性地耦接至電阻式記憶胞陣列200及根據一些實施例的限流器300的封閉迴路偏壓產生器400的實例記憶體裝置100的態樣的方塊圖。陣列200的各RRAM胞具有耦接至位元線的第一端子及耦接至存取電晶體的第二端子。存取電晶體具有耦接至字元線的閘極、耦接至源極線的源極以及耦接至RRAM電阻式元件的第二端子的汲極。
經由自例如計算機的處理器接收到的記憶體位址來識別用於讀取操作及寫入操作的陣列200的記憶胞。將記憶體位址解碼為分別識別陣列200的特定列及行的列位址及行位址。基於列位址，激活所選字元線且接通對應存取電晶體，從而允許源極線耦接至RRAM電阻式元件的第二端子。行位址由行多工器(MUX)202接收，所述多工器經組態以回應於行位址而選擇陣列200的特定行。
在所展示的實施例中，例如，限流器300操作性地耦接至陣列200以限制在SET操作期間施加至RRAM電阻式元件的電流。如將在下文進一步所論述，MUX 202的實例包含亦形成限流器300的組件。換言之，MUX 202的一些元件可在MUX 202與限流器300兩者之間「共享」。
將偏壓產生器400操作性地耦接至限流器300以提供施加至限流器300的偏壓電壓。此外，如亦將在下文中進一步所論述，偏壓產生器的實例包含反饋迴路以維持對限流器300的所需偏壓電壓。
圖2為說明包含耦接至實例限流器電路300及根據一些實施例的電阻式記憶胞陣列200的偏壓產生器電路400的記憶體裝置100的實例的電路圖。
所說明的電阻式記憶胞陣列200包含多個電阻式記憶(例如RRAM)胞。為簡單起見，僅四個RRAM記憶胞210a至RRAM記憶胞210d展示於圖2中(共同地稱為胞210)；典型的電阻式記 憶陣列將包含更多RRAM記憶胞。RRAM胞210配置在列及/或行中的電阻式記憶胞陣列200內。電阻式記憶胞陣列200的一列內的RRAM胞210可操作地耦接至字元線，例如RRAM胞210a可操作地耦接至列WL[0]。電阻式記憶胞陣列200的一行內的RRAM胞210可操作地耦接至位元線BL及源極線SL。獨立的RRAM胞210分別與由字元線(例如WL[n])以及每一行(例如行ysel[m])的位元線對/源極線對定義的位址相關聯。在所展示的實施例中，電阻式記憶胞陣列200含有n+1個列(WL[0]至WL[n])及m+1個行(ysel[0]至ysel[m])，其中n及m為大於0的整數。
RRAM胞210中的每一者包含電阻式記憶體元件212及存取電晶體214。電阻式記憶體元件212具有可在低電阻狀態與高電阻狀態之間切換的電阻狀態。電阻狀態指示儲存於電阻式記憶體元件212內的資料值(例如，「1」或「0」)。電阻式記憶體元件212具有耦接至位元線BL的第一端子及耦接至存取電晶體214的第二端子。存取電晶體214具有耦接至RRAM胞210駐存於其中的列的字元線(例如WL[0])的閘極、耦接至源極線SL的源極以及耦接至電阻式記憶體元件212的第二端子的汲極。
電阻式記憶胞陣列200經組態以自多個RRAM胞210讀取資料及/或向其寫入資料。基於所接收的字元線位址而將字元線訊號(諸如字元線電壓VWL)施加至字元線WL中的一者，且將位元線/源極線訊號施加至合適的位元線BL及源極線SL。藉由向字元線WL、位元線BL以及源極線SL選擇性地施加訊號，可對 多個RRAM胞210的所選者執行形成、SET、RESET、READ操作。例如，為了SET用於RRAM胞210a的資料，將字元線電壓VWL施加至字元線WL[0]，且將BL電壓(VBL)/SL電壓(VSL)施加至用於行m的位元線BL及源極線SL。所施加的VBL/VSL促使預定的SET電流流動穿過形成長絲的電阻式記憶體元件212且將電阻式記憶體元件212變為低電阻狀態，藉此將邏輯「1」基準儲存在RRAM胞210a中。
在一些實施例中，電阻式記憶胞陣列200連接至行MUX 202。行MUX 202包含可操作地連接至電阻式記憶胞陣列200的位元線BL及源極線SL的多個行選擇電晶體304。在圖2中展示的簡化實例中，MUX 202包含用於記憶陣列200的每一行的位元線選擇電晶體304a及源極線選擇電晶體304b。
行解碼器(例如行解碼器450)判定其中操作(例如形成、SET、RESET、READ)將發生的行，且向合適行的行選擇電晶體304的閘極發送訊號，例如行選擇ysel[m]。在一些實施例中，行解碼器450純粹為輸出來自未選擇行的源極線SL及位元線BL的用於未選擇行切斷限流器電路的零電壓訊號(例如無訊號)的邏輯裝置，且行解碼器450輸出運算放大器402的輸出用於所選行的電壓訊號VY，例如ysel[m]=用於所選行的VY。
在一些實施例中，限流器電路300包含電晶體串迭，所述電晶體串迭包含頂部電晶體M4及底部電晶體M2。在所展示的實例中，頂部電晶體M4為源極線選擇電晶體304b，其連接至電 阻式記憶胞陣列200的行的源極線SL。形成限流器300的頂部裝置的所說明陣列的電晶體304b中的每一者連接至底部限流器電晶體M2。頂部電晶體304b更包含連接至行解碼器(例如，行解碼器450)的輸出端的閘極。底部電晶體M2連接至接地且具有連接至偏壓產生器400的閘極。在一些實施例中，串迭的頂部電晶體M4及底部電晶體M2兩者均可為NMOS MOSFET電晶體。在其他實施例中，可充分使用其他電晶體類型。
因此，在一些實例中，在電阻式記憶胞陣列200的行MUX 202中連接至源極線SL的行選擇電晶體304b可用作限流器電路300中的頂部電晶體M4。在一些實施例中，諸如圖2中所說明的實例，限流器電路300中的底部電晶體M2可為連接至電阻式記憶胞陣列200的行MUX 202的行選擇電晶體M4中的每一者的全域電晶體。相比於包含對應於電阻式記憶胞陣列200中的多個行中的每一者的多個底部電晶體M2，限流器電路300所需的面積可藉由使用此類全域底部電晶體M2作為用於電阻式記憶胞陣列200的行中的每一者的串迭的底部電晶體而減小。藉由利用電阻式記憶胞陣列200的行MUX 202的行選擇電晶體304作為用於行中的每一者的限流器電路300中的頂部電晶體M4來進一步減小在使用記憶體裝置100的IC中由於包含用於電阻式記憶胞陣列200的行中的每一者的限流器電路300所致的面積負擔。
在一些實施例中，偏壓產生器電路400包含運算放大器(Op Amp)402、電晶體M3、電晶體M1、節點404以及連接至 電壓源VDIO以用於提供預定參考電流Iref的電壓供應端子。電晶體M3具有源極端子，所述源極端子連接至電壓源VDIO以及電晶體M1及限流器電路300的底部電晶體M2兩者的閘極。電晶體M3亦具有汲極端子以及連接至運算放大器402的輸出端的閘極，所述汲極端子連接至電晶體M1的源極端子及運算放大器402的反相輸入端子。電晶體M1具有連接至接地的汲極端子。運算放大器402具有經連接以接收預定箝位電壓Vpin的非反相輸入端子。運算放大器402的輸出端子額外連接至行解碼器450，所述行解碼器用於將其輸出電壓VY路由至電阻式記憶胞陣列200的行MUX 202的行選擇電晶體304(包含電阻式記憶胞陣列200中的行中的每一者的頂部電晶體M4)的閘極作為訊號ysel[m]。舉例而言，就由行解碼器450判定的行m而言，施加至連接至行m的位元線BL及源極SL的行選擇電晶體的閘極的電壓(例如ysel[m])等於運算放大器402的輸出電壓VY。下文參考圖3論述與限流器電路300結合的偏壓產生器電路400的操作。
圖3為說明根據一些實施例的耦接至如圖2中所說明的實例限流器電路300的實例偏壓產生器電路400的電路圖。在所說明的實例中，偏壓產生器電路400包含向電路、電晶體M3以及電晶體M1提供參考電流Iref的電壓源VDIO、運算放大器402以及在電晶體M3及電晶體M1的汲極-源極接面處的節點404，以上所有均如上文關於圖2所描述而連接。限流器電路300包含如上文關於圖2所描述而連接的級聯或堆疊的配置，其包含頂部電晶 體M4及底部電晶體M2。
在所展示的實例中，運算放大器402提供偏壓產生器電路400內的封閉迴路負反饋以將節點404處的電壓箝位至預定電壓Vpin，且藉此亦將電晶體M1的汲極-源極電壓(VDS)箝位至電壓Vpin。在所展示的實例中，節點404處的電壓等於電晶體M3的閘電壓(例如運算放大器402的輸出電壓VY)減去電晶體M3的臨限電壓。在一些實施例中，Vpin小於1伏(V)，在其他實施例中，Vpin小於600毫伏(mV)，在其他實施例中，Vpin為200毫伏或小於200毫伏，且在另其他實施例中，Vpin為100毫伏或小於100毫伏。在一些實施例中，電晶體M1及底部電晶體M2相配，從而形成電流鏡。換言之，電晶體M1及底部電晶體M2的屬性(諸如通道長度、寬度、臨限電壓等)相匹配，且電晶體M1及底部電晶體M2兩者的閘電壓由電晶體M1及底部電晶體M2兩者的閘極與電晶體M3的源極之間的封閉迴路連接明確定義，從而產生與電晶體M1的VDS相同的電晶體M2的汲極-源極電壓VDS，致使流過底部電晶體M2的電流與流過電晶體M1的電流成鏡像。在一些實施例中，選擇Vpin以向底部電晶體M3的閘極提供電壓偏壓(VG)以便在其特徵MOSFET I-V曲線的飽和區域中運行底部電晶體M3。由此，底部電晶體M3充當可變電阻器且限制在SET操作期間允許沿源極線SL流動的電流。
在所展示的實例中，選擇運算放大器402的輸出(VY)(例如增益)以將閘電壓施加至產生等於所需預定SET電流的參 考電流Iref的電晶體M3。一般而言，SET電流由用於RRAM胞210的電阻式記憶體元件212的類型來判定。在一些實施例中，SET電流大於或等於100微安(uA)。在一些實施例中，SET電流大於或等於300微安。在另其他實施例中，SET電流大於或等於450微安。
在一些實施例中，運算放大器402的輸出VY能夠經由包含運算放大器402的負反饋迴路而變化以將節點404處的電壓箝位至Vpin，且因此將電晶體M1及「成鏡像」的底部電晶體M2兩者的VDS箝位至等於Vpin。舉例而言，運算放大器402輸出VY中的此類變化能夠出現以回應於由於溫度波動而改變電晶體特徵。
在一些實施例中，用於限流器電路300的操作電壓由箝位電壓Vpin加上頂部電晶體M4的VDS定義。在一些實例中，操作電壓可達到0.3伏。可由封閉迴路配置固定底部電晶體M2的VDS及閘極-源極電壓(VGS)。預定的VDS電平允許較低操作電壓。舉例而言，在無由運算放大器402提供的封閉迴路負反饋的配置中，限流器電路300的操作電壓通常為0.6伏或大於0.6伏，此是由於電晶體M3及頂部電晶體M4的閘極通常連接至Vdd而非運算放大器402的輸出電壓VY。換言之，當在電晶體M3及頂部電晶體M4的閘極處提供足夠電壓以允許Iref在預定的SET電流下流動時，運算放大器402使得偏壓產生器電路400中的電晶體M1的VDS下降，且因此使得限流器電路300中的底部電晶體 M2的VDS下降。另外，由運算放大器402提供的封閉迴路負反饋能夠調適性地調整電晶體M1的閘電壓以補償製程變化及溫度變化，其轉而藉助於作為電晶體M1的電流鏡的底部電晶體M2來調適性地調整底部電晶體M2的閘電壓VG，從而穩定限流器電路300的電壓負擔。
在一些實施例中，偏壓產生器電路400對記憶體裝置100為全域的。舉例而言，就記憶體裝置100而言，單個偏壓產生器電路400可用於產生用於所有電阻式記憶胞陣列200的行的VG及VY偏壓電壓。另外，由於串迭限流器電路300的頂部電晶體M4由與電阻式記憶胞陣列200相關聯的行MUX提供，故添加至記憶體裝置100的主要面積負擔僅為單個底部電晶體M2限制器裝置。在一些實施例中，可提供多個底部電晶體M2，如圖2中所展示，用於電阻式記憶胞陣列200的每一行的一者而非單個底部電晶體M2連接至MUX的行選擇電晶體中的每一者(例如頂部電晶體M4)。
圖4為說明耦接至根據一些實施例的另一實例限流器電路300的另一實例偏壓產生器電路400的電路圖。圖4中所說明的偏壓產生器電路400及限流器電路300兩者與圖3中所說明的其對應物類似，差異為使用IO電晶體406作為電晶體M1且使用IO電晶體306作為底部電晶體M2。在一些實施例中，此類IO電晶體較用於電阻式記憶胞陣列200的電晶體相對地更厚且更穩固。舉例而言，此類IO電晶體的實體組件(諸如N-井、P-井、源極及 汲極觸點、通道寬度及長度、多晶矽閘極以及閘極觸點等)較大且額定用於較高電壓及電流。在一些實施例中，IO電晶體的使用能夠藉助於能夠耐受較大電壓及電流的此類較大實體組件來保護限流器電路300、底部電晶體M2以及電晶體M1。在一些實施例中，IO電晶體的使用能夠藉助於具有較大閘極臨限電壓的那些電晶體來防止由於電晶體M1及底部電晶體M2兩者上的高閘極-源極電壓(VGS)而引起的閘極洩漏。
圖5為根據一些實施例的用於偏壓耦接至電阻式記憶胞陣列的限流器的方法的流程圖500。在所展示的實例中，在步驟502處提供以陣列方式配置成列及行的多個記憶胞。舉例而言，提供如圖2中所說明的電阻式記憶胞陣列200中的RRAM記憶胞210。亦在步驟502處，提供多個位元線、源極線以及字元線，且將記憶胞的每一行連接於對應位元線與源極線之間，且將記憶胞的每一列連接至對應字元線。在步驟504處，提供包含多個行選擇電晶體(諸如行選擇電晶體M4)的多工器，所述行選擇電晶體連接至對應源極線且具有經組態以接收行選擇訊號的閘極，例如具有連接至由如圖2中所說明的行解碼器450路由的運算放大器402的輸出電壓VY的閘極。
在所展示的實例中，在步驟506處，向限流器(諸如耦接至MUX中的行選擇電晶體中的每一者的限流器電晶體M2)的閘極端子輸出偏壓訊號。舉例而言，向連接至頂部電晶體M4(例如行選擇電晶體M4)的底部電晶體M2的閘極端子輸出偏壓訊號 VG。在步驟508處，例如在行解碼器450處接收行位址。在步驟510處，回應於在步驟508處接收到的行位址而向MUX中的行選擇電晶體中的一者輸出行選擇訊號，諸如ysel[m]。
相應地，本文所揭露的各種實施例為RRAM形成及SET操作提供限流器，所述限流器具有較低電壓操作負擔，例如小於500毫伏，且相較於習知限流器，將電壓負擔減小超過300毫伏。
本文所揭露的各種實施例亦提供為限流器及偏壓產生器所使用的較低面積負擔。舉例而言，偏壓產生器電路可為全域的，例如相同偏壓產生器電路可用於記憶陣列的所有行，且由於記憶陣列的多工器的行選擇電晶體可用作限流器串迭的頂部電晶體，故用於建構限流器的面積負擔為單個電晶體，例如底部電晶體，藉此相較於習知限流器減小面積負擔。
本文中所揭露的各種實施例更提供施加至串迭中的底部限流電晶體的閘極的偏壓電壓的調適性調整，且可因此適應製程變化及溫度變化以穩定電壓操作負擔。
所揭露實施例因此包含具有記憶陣列的記憶體裝置，所述記憶陣列包含配置成列及行的多個記憶胞。封閉迴路偏壓產生器經組態以向記憶陣列輸出行選擇訊號。限流器接收封閉迴路偏壓產生器的輸出，且限流器耦接至記憶陣列的多個行。於一些實施例中，所述限流器包括第一經連接NNMOS電晶體及第二經連接NNMOS電晶體的串迭。於一些實施例中，記憶體裝置更包括連接至所述記憶陣列的所述行的行多工器(MUX)，所述行MUX包含 經組態以操作為行選擇電晶體的所述第一NMOS電晶體。於一些實施例中，所述行MUX包含多個行選擇電晶體，其中每一行連接至所述行選擇電晶體中的對應一者，且其中所述第二NMOS電晶體耦接至所述行選擇電晶體中的每一者。於一些實施例中，所述偏壓產生器包含第三串迭連接NMOS電晶體及第四串迭連接NMOS電晶體，且運算放大器經組態以接收反饋訊號且組態以產生輸出至所述行MUX的行選擇訊號。於一些實施例中，所述偏壓產生器更包括：電壓輸入端子，連接至所述第三NMOS電晶體的源極及所述第四NMOS電晶體的閘極，其中所述第三NMOS電晶體的汲極及所述第四NMOS電晶體的源極連接至所述運算放大器的反相輸入端，其中所述運算放大器的非反相輸入端經組態以接收預定箝位電壓，且其中所述運算放大器的輸出端連接至所述第三NMOS電晶體的閘極。於一些實施例中，所述運算放大器的所述輸出端連接至所述第一NMOS電晶體的閘極，且所述第三NMOS電晶體的源極連接至所述第二NMOS電晶體的閘極。於一些實施例中，所述第二NMOS電晶體及所述第四NMOS電晶體為IO電晶體。於一些實施例中，所述箝位電壓小於500毫伏(mV)。於一些實施例中，所述多個記憶胞為電阻式隨機存取記憶(resistive random access memory，RRAM)胞。
另外，所揭露的實施例包含具有記憶陣列的記憶體裝置，所述記憶陣列包含配置成列及行的多個記憶胞、多個位元線、多個源極線以及多個字元線。記憶胞的每一行連接至對應位元線及 源極線，且記憶胞的每一列連接至對應字元線。多工器(MUX)連接至多個行。MUX包含連接至對應源極線的多個第一電晶體。第一電晶體具有經組態以接收行選擇訊號的相應閘極端子。限流器電晶體連接至第一電晶體中的每一者。於一些實施例中，記憶體裝置更包括偏壓產生器，所述偏壓產生器經組態以向所述限流器電晶體的閘極端子輸出預定閘極控制電壓訊號且向所述第一電晶體的所述閘極端子輸出所述行選擇訊號。於一些實施例中，所述偏壓產生器包含經組態以接收預定箝位電壓的運算放大器。於一些實施例中，所述偏壓產生器更包括：電壓供應端子，連接至第三NMOS電晶體的源極及第四NMOS電晶體的閘極，其中所述第三NMOS電晶體的汲極及所述第四NMOS電晶體的源極連接至所述運算放大器的反相輸入端，其中所述運算放大器的所述非反相輸入端連接至預定箝位電壓。於一些實施例中，所述運算放大器的輸出端連接至所述第一電晶體的閘極，且其中所述第三NMOS電晶體的源極連接至所述限流器電晶體的閘極。於一些實施例中，所述限流器電晶體及所述第四NMOS電晶體為IO電晶體。於一些實施例中，所述箝位電壓小於500毫伏(mV)。
再者，實施例包含提供配置成列及行的多個記憶胞、多個位元線、多個源極線以及多個字元線的偏壓方法。記憶胞的每一行連接至對應位元線及源極線，且記憶胞的每一列連接至對應字元線。多工器(MUX)連接至多個行，且包含連接至對應源極線的多個第一電晶體。電晶體具有經組態以接收行選擇訊號的相 應閘極端子。於一些實施例中，偏壓方法更包含向耦接至MUX的第一電晶體中的每一者的限流器電晶體的閘極端子輸出預定偏壓訊號。接收行位址，且基於行位址而產生行選擇訊號。基於接收到的行位址而向第一電晶體中的一者輸出行選擇訊號。於一些實施例中，偏壓方法更包括提供經組態以輸出所述預定偏壓訊號及所述行選擇訊號的偏壓產生器，其中向所述限流器的所述閘極端子輸出預定偏壓訊號包含自鏡電晶體接收反饋訊號。於一些實施例中，偏壓方法更包括將所述限流器電晶體的所述汲極-源極電壓箝位至預定箝位電壓。
本揭露內容概述各種實施例，從而使得所屬領域中的技術人員可更佳地理解本揭露內容的態樣。所屬領域中的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域的技術人員亦應認識到，這類等效構造並不脫離本揭露內容的精神及範疇，且所屬領域的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中進行各種改變、替代以及更改。
100:記憶體裝置
200:電阻式記憶胞陣列
202:多工器
300:限流器
400:偏壓產生器

Claims (8)

  1. 一種記憶體裝置，包括：記憶陣列，包含配置成列及行的多個記憶胞；封閉迴路偏壓產生器，經組態以向所述記憶陣列輸出行選擇訊號；以及限流器，經組態以接收所述封閉迴路偏壓產生器的輸出，所述限流器耦接至所述記憶陣列的多個行，其中所述限流器包括第一NMOS電晶體及第二NMOS電晶體的串迭，所述的記憶體裝置更包括連接至所述記憶陣列的所述行的行多工器(MUX)，所述行MUX包含經組態以操作為行選擇電晶體的所述第一NMOS電晶體，其中所述行MUX包含多個行選擇電晶體，其中每一行連接至所述行選擇電晶體中的對應一者，且其中所述第二NMOS電晶體耦接至所述行選擇電晶體中的每一者。
  2. 如請求項1所述的記憶體裝置，其中所述偏壓產生器包含第三串迭連接NMOS電晶體及第四串迭連接NMOS電晶體，且運算放大器經組態以接收反饋訊號且組態以產生輸出至所述行MUX的行選擇訊號。
  3. 如請求項1所述的記憶體裝置，其中所述多個記憶胞為電阻式隨機存取記憶(resistive random access memory，RRAM)胞。
  4. 一種記憶體裝置，包括：記憶陣列，包含配置成列及行的多個記憶胞、多個位元線、多個源極線以及多個字元線，所述記憶胞的每一行連接至對應位元線及源極線，所述記憶胞的每一列連接至對應字元線；多工器(MUX)，連接至所述多個行，所述MUX包含連接至對應源極線的多個第一電晶體，所述第一電晶體具有經組態以接收行選擇訊號的各別閘極端子；以及限流器電晶體，連接至所述第一電晶體中的每一者。
  5. 如請求項4所述的記憶體裝置，更包括偏壓產生器，所述偏壓產生器經組態以向所述限流器電晶體的閘極端子輸出預定閘極控制電壓訊號且向所述第一電晶體的所述閘極端子輸出所述行選擇訊號。
  6. 如請求項5所述的記憶體裝置，其中所述偏壓產生器包含經組態以接收預定箝位電壓的運算放大器。
  7. 一種偏壓方法，包括：提供配置成列及行的多個記憶胞、多個位元線、多個源極線以及多個字元線，所述記憶胞的每一行連接至對應位元線及源極線，所述記憶胞的每一列連接至對應字元線；提供連接至多個行的多工器(MUX)，所述多工器包含連接至對應源極線的多個第一電晶體，所述第一電晶體具有經組態以接收行選擇訊號的各別閘極端子；向耦接至所述MUX的所述第一電晶體中的每一者的限流器 電晶體的閘極端子輸出預定偏壓訊號；接收行位址；基於所述行位址而產生行選擇訊號；以及基於所接收行位址而向所述第一電晶體中的一者輸出所述行選擇訊號。
  8. 如請求項7所述的偏壓方法，更包括提供經組態以輸出所述預定偏壓訊號及所述行選擇訊號的偏壓產生器，其中向所述限流器的所述閘極端子輸出預定偏壓訊號包含自鏡電晶體接收反饋訊號。
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