KR101528180B1 - 멤리스터 디바이스를 스위칭하기 위한 방법 및 회로 - Google Patents

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Abstract

멤리스터 디바이스를 스위칭하기 위한 방법은 멤리스터 디바이스에 선택된 극성의 전류 램프를 적용하는 것이다. 전류 램프 동안 멤리스터 디바이스의 저항이 모니터링된다. 멤리스터 디바이스의 저항이 타겟 디바이스에 도달할 때, 전류 램프가 제거된다.

Description

멤리스터 디바이스를 스위칭하기 위한 방법 및 회로{METHOD AND CIRCUIT FOR SWITCHING A MEMRISTIVE DEVICE}
멤리스터 디바이스들 또는 멤리스터들은 전기 스위칭가능한 디바이스 저항을 가진 새로운 유형의 스위칭 디바이스들이다. 멤리스터 디바이스들은 과학적으로 그리고 기술적으로 모두 흥미로우며, 비휘발성 메모리(non-volatile memory: NVM) 및 다른 분야들에서도 전망이 있다. NVM 애플리케이션들에 대해서, 발달된 CMOS 기술과의 호환성은 멤리스터 디바이스들이 2진법으로 또는 다른 디지털 모드로 동작하도록 요구한다. 멤리스터 디바이스의 저항값은 그 2진법 또는 다른 다중 레벨 디지털 상태들을 정의하는 데 사용된다. 멤리스터 디바이스를 신뢰성있게 그리고 반복적으로 원하는 상태로 스위칭하는 것은 주된 도전이 되어왔다. 전압 기록 펄스를 인가하는 것은 종종 로그 정류 분포를 나타내는 디바이스 저항에 있어서 큰 변동들을 생성한다. 디바이스 파라미터들의 그러한 로그 정규 분포의 넓은 범위는 멤리스터 디바이스들의 유용성, 신뢰성 및 수명을 위한 잠재적인 장애물이다.
이하의 설명은 양극형 멤리스터 디바이스를 스위칭하는 방법 및 그러한 스위칭을 위한 관련 제어 회로를 제공한다. 본 명세서에서 사용된 바와 같이, 멤리스터 디바이스는 그 스위칭 상태를 나타내는 그 저항을 갖는 스위칭 디바이스이고, 그 저항은 그 멤리스터 디바이스에 인가된 전압 및 전류의 이력에 따른다. "양극형(bipolar)" 라는 용어는, 디바이스가 한 극성의 스위칭 전압을 인가하여 저 저항 상태("LRS")로부터 고 저항 상태("HRS")로 스위칭되고 그 반대 극성의 스위칭 전압을 인가하여 고 저항 상태에서 저 저항 상태로 스위칭될 수 있음을 의미한다.
도 1은 멤리스터 디바이스의 예의 개략적인 단면도이다.
도 2는 멤리스터 디바이스의 스위칭 I-V 곡선의 예이다.
도 3은 폐루프 피드백 제어 하에서 원하는 저항 값으로 멤리스터 디바이스를 스위칭하는 프로세스를 도시하는 플로우차트이다.
도 4는 고 저항 상태에서 저 저항 상태로 멤리스터 디바이스를 스위칭하기 위한 폐루프 스위칭 회로의 개략적인 회로도이다.
도 5는 도 4의 스위칭 회로의 스위칭되고 선택되는 컴포넌트들이 되는 멤리스터 디바이스의 전압 파형들을 나타내는 개략도이다.
도 6은 두 개의 상이한 저항 값들로의 멤리스터 디바이스의 연속 스위칭 동작들의 전압 파형들을 나타내는 개략도이다.
도 7은 플로팅 구성(floating configuration)에서 멤리스터 디바이스의 양극형 스위칭을 위한 폐루프 스위칭 회로의 개략적인 회로도이다.
도 8은 접지 구성(grounding configuration)에서 멤리스터 디바이스의 양극형 스위칭을 위한 폐루프 스위칭 회로의 개략적인 회로도이다.
도 1은, 개략적인 형태에서, 양극형 멤리스터 디바이스(100)의 예를 도시한다. 도 1에서 도시된 실시예에서, 멤리스터 디바이스는 최상부 전극(120) 및 저부 전극(110)을 구비한 2단자 디바이스이다. 스위칭 거동이 발생하는 활성 영역(122)은 두 전극들 사이에 배치된다. 스위칭 디바이스(100)의 활성 영역(122)은, 약한 이온성 전도체뿐 아니라, 전기적 반도체 또는 공칭 절연체일 수 있는 스위칭 물질을 포함한다. 스위칭 물질은 그 스위칭 물질을 통해 드리프팅(drift)하기에 충분히 강한 전계 하에 구동되는 도펀트들을 포함하고, 멤리스터 디바이스의 저항에서의 변화들을 초래한다. 멤리스터 디바이스(100)는, 디지털 정보를 저장하기 위한, 예컨대 비휘발성 메모리 셀로서 사용될 수 있다. 그러한 메모리 셀은 높은 스토리지 용량을 제공하기 위해 크로스바(crossbar) 구조에 결합될 수 있다.
그들 각각의 적절한 도펀트들을 가진 다수의 상이한 물질들이 스위칭 물질로서 사용될 수 있다. 스위칭을 위한 적절한 성질들을 나타내는 물질들은, 산화물들, 황화물들, 셀렌화물들, 질화물들, 탄화물들, 인화물들, 비화물들, 염화물들, 및 전이 브롬화물들, 그리고 희토류 금속들을 포함한다. 적절한 스위칭 물질들은 또한 Si 및 Ge 와 같은 원소 반도체들, 그리고 III-V 및 II-VI 화합물 반도체들과 같은 화합물 반도체들을 포함한다. 가능한 스위칭 물질들의 열거는 완전한 것이 아니며, 본원 발명의 범위를 제한하지 않는다. 스위칭 물질의 전기적 성질들을 변경하는 데 사용된 도펀트 종들은 선택된 스위칭 물질의 특정 유형에 따르며, 양이온들, 음이온들, 또는 공공들이거나 전자 도너 및 억셉터들로서의 불순물들일 수 있다. 예를 들어, TiO2와 같은 전이 금속 산화물들의 경우에, 도펀트 종들은 산소 공공들일 수 있다. GaN 에 대해서, 도펀트 종들은 질화물 공공들이거나 황화물 이온들일 수 있다. 화합물 반도체들에 대해서, 도펀트들은 n 형 또는 p 형 불순물들일 수 있다.
도 1에서 도시된 것과 같은 예시로서, 한 실시예에서 스위칭 물질은 TiO2 일 수도 있다. 이 경우에, 그 스위칭 물질을 통해 운반되고 이송될 수 있는 도펀트들은 산소 공공들(Vo2+) 이다. 나노스케일 스위칭 디바이스(100)는 활성 영역(122) 내에서 스위칭 물질 내의 산소 공공들의 농도 및 분포를 제어함으로서 온(ON) 및 오프(OFF) 상태들 사이에서 스위칭될 수 있다. DC 스위칭 전압이 최상부 전극 및 저부 전극(110, 120)에 걸쳐 인가될 때, 전계가 활성 영역(122)에 걸쳐 생성된다. 스위칭 전압 및 전류는, 이하에서 상세히 설명되는 바와 같이, 폐루프 피드백 제어(closed-loop feedback control)을 구비한 스위칭 회로(132)에 의해 공급될 수도 있다. 활성 영역(122)에 걸친 전계는, 충분한 강도 및 적절한 극성일 경우, 스위칭 물질을 통해서 상부 전극을 향해 드리프팅하기 위해 산소 공공들을 구동할 수도 있으며, 그로 인해 그 디바이스는 온 상태로 된다.
전계의 극성을 반전(reverse)시키면, 도펀트들이 스위칭 물질을 가로질러 반대 방향으로 드리프팅하여 최상부 전극(120)으로부터 먼 방향으로 드리프팅할 수도 있으며, 그로 인해 그 디바이스는 오프 상태로 된다. 이러한 방식으로, 그 스위칭은 가역적이고 반복될 수 있다. 도펀트 드리프팅을 야기시키는 데 필요한 상대적으로 큰 전계로 인해, 스위칭 전압이 제거된 후 도펀트들의 위치들은 스위칭 물질에서 안정되게 유지된다. 그러한 스위칭은, 반대 극성들의 전압들이 그 디바이스를 온 또는 오프 상태로 스위칭하는 데 사용된다는 점에서 양극형이다. 스위칭 디바이스(100)의 상태는, 이 두 전극들에 걸친 저항을 감지하기 위해 저부 및 최상부 전극들(110, 120)에 판독 전압을 인가함으로서 판독될 수 있다. 그 판독 전압은 통상적으로, 최상부 전극과 저부 전극 사이에서 이온성 도펀트들의 드리프팅을 유도하는 데 필요한 임계 전압보다 훨씬 낮아서, 판독 동작이 스위칭 디바이스의 저항 상태를 변경하지 못하도록 한다.
도 1의 실시예에서, 스위칭 디바이스의 활성 영역(122)은 두 개의 서브-영역들 또는 층들을 구비한다: 제1 영역(124) 및 제2 영역(126). 제1 영역(124)은 스위칭 거동이 발생하는 주 장소이다. 그 스위칭 디바이스의 원래 형성된 상태에서, 제1 영역(124)은 상대적으로 적은 도펀트 농도를 가지는 반면에, 제2 영역(126)은 상대적으로 높은 도펀트 레벨을 갖는다. 제2 영역(126)은 도펀트 소스/드레인으로서 기능한다. 스위칭 동작 동안에, 제1 영역 내의 도펀트들의 분포를 변화시키기 위해 도펀트들이 제2 영역(126)으로부터 제1 영역(124)으로 이동되거나, 제1 영역으로부터 제2 영역으로 이동될 수도 있으며, 그로 인해 제1 영역에 걸친 전도성을 변화시킨다.
예를 들어, 제1 영역(124)은 초기에 매우 낮은 산소 결핍(즉, 낮은 산소 공공들)을 가진 TiO2를 포함할 수 있으며, 제2 영역(126)은 화학양론적으로 TiO2에 근접하지만 높은 수준의 산소 공공들 구비한 산화 티타늄 물질(TiO2-x)로 형성될 수 있다. 최상부 전극(120)은 스위칭 물질과 반응하지 않는, 백금(Pt)와 같은, 금속으로 형성될 수도 있다. 저부 전극은 Pt 및 Ti의 혼합물과 같은 상이한 전도체로 형성될 수도 있다. 제1 영역(124) 에서 Pt 최상부 전극(120)과 TiO2 스위칭 물질의 계면은 쇼트키형 공핍(Schottky-type depletion) 영역을 생성한다. 제2 영역(126) 내의 도펀트-풍부 물질(dopant-rich material)과 저부 전극(110) 사이의 계면은, 반대로 오믹형 접촉(Ohmic-type contact)을 형성할 수도 있다. 초기에, 제1 영역의 스위칭 물질 내에 낮은 도펀트 레벨을 가지면, 제1 영역(124) 내의 쇼트키 형 장벽(Schottky-type barrier)의 높이와 폭은 클 수 있으며, 이는 전자들이 관통하여 터널링하기 어렵게 만든다. 결과적으로, 스위칭 디바이스는 상대적으로 높은 저항을 갖게 된다. 스위칭 디바이스를 온이 되게 하는 스위칭 전압이 인가될 때, 산소 공공들이 제2 영역(126)으로부터 제1 영역으로 그리고 최상부 전극(120)을 향해 드리프팅될 수도 있다. 제1 영역 및/또는 변경된 분포 내의 도펀트들의 증가된 농도는 쇼트키형 장벽의 높이 및/또는 폭을 상당히 감소시킬 수 있다. 결과적으로, 전자들은 더 많이 쉽게 그 계면을 통해 터널링할 수 있으며, 이것은 그 스위칭 디바이스의 전체 저항을 상당히 감소시키도록 초래한다.
이상에서 언급된 바와 같이, 양극형 멤리스터 디바이스의 저항 상태는 스위칭 전압을 인가함으로서 변경될 수도 있으며, 결과적인 저항 상태는 그 스위칭 이력에 따른다. 예를 들어, 도 2는 50×50 nm2 의 스위칭 디바이스 접합(junction) 사이즈를 구비한 TiPt/TiO2/Pt 의 스위칭 I-V 곡선을 도시한다. 스위칭 I-V 자취(140)는 미리조정된 컴플라이언스(compliance) 전류(Icomp) 레벨로 외부 바이어스(bias)를 스위핑(sweep)하여 획득되었다. 스위칭 극성은, 최상부 전극에 인가된 음의 바이어스가 스위칭 디바이스를 고 저항 상태로부터 저 저항 상태로 스위칭하도록 (즉, 온-스위칭) 하는 것이다; 그 동안 양의 바이어스가 스위칭 디바이스를 LRS 에서 HRS로 (즉, 오프-스위칭) 스위칭한다. 그러므로 0 -> -V -> +V -> 0 의 양극형 왕복 전압 스위프(bipolar round-tip voltage sweep)는, 아마도 그 스위칭 디바이스가 그 원래 상태로 되돌아가야 하는 완전한 스위칭 사이클을 형성한다. 도 2의 스위칭 사이클은 온/오프 스위칭 각각에 대하여 175/200 ㎂로 설정된 Icomp 로 획득되었다. 스위칭 디바이스의 최종 저항 값은 V=0 에서 I-V 곡선의 기울기이다.
전류 컴플라이언스를 가진 전압 스위프의 애플리케이션은 전통적으로 멤리스터 디바이스의 스위칭을 제어하기 위한 수단으로서 사용되어 왔다. I-V 곡선 및 획득된 최종 저항은 Icomp의 레벨에 따른다. 온-스위칭에서의 더 높은 Icomp은 스위칭 디바이스를 더 전도성 상태로 스위칭할 것이다. 스위칭 제어의 방식으로서 Icomp를 사용하는 것이 편리하지만, 그러한 방법이 범용적으로 사용가능하지는 않다.
결과적인 저항 값의 훨씬 더 좁은 분포를 획득하기 위한 스위칭 프로세스에 대한 향상된 제어를 제공하기 위해, 폐루프 피드백 제어를 이용한 방법이 제공된다. 도 3은 본 발명의 실시예에 따른 스위칭 방법을 도시한다. 이 방법에서, 전류 램프(current ramp)가, 스위칭되는 멤리스터 디바이스를 통해 흐르도록 인가된다 (단계 160). 전류 램프의 극성은, 멤리스터 디바이스가 더 낮거나 더 높은 저항 상태로 스위칭되고 있는지 여부를 결정한다. 전류 램프 동안에, 멤리스터 디바이스의 저항(RM)은 모니터링되고 (단계 162) 타겟 저항 값에 비교된다. 그 저항이 타겟 저항 값에 도달할 때 (단계 164), 전류 램프는 멤리스터 디바이스로부터 제거되고(단계 166), 그로 인해 스위칭 디바이스의 저항 상태를 설정한다. 이러한 프로세스는 더 낮은 저항에서 더 높은 저항으로 또는 그 역으로 스위칭 디바이스를 스위칭시키는데 사용될 수 있거나, 스위칭 디바이스를 상이한 연속 저항 값들로 설정하기 위해 동일한 스위칭 전압 극성으로 반복될 수 있다. 전류 램프 비율(current ramp rate)은, 스위칭에서 저항 값의 오버슈트(overshoot)를 최소화하기 위해, 시간의 선형 또는 비선형 함수 즉 로그형으로, 엔지니어링될 수도 있다.
예로서, 도 4는 고 저항 상태(HRS)에서 저 저항 상태(LRS)로, 즉 온 스위칭으로 멤리스터 디바이스를 바꾸기 위한 폐루프 방법을 실행하는 아날로그 피드백 회로(200)을 도시한다. 회로(200)는 전압 램프(Vramp)를 생성하는 전압 소스를 구비한다. 전압 램프는 컨버전 레지스터(Rramp) 및 트랜지스터(M1)를 통해 전류 램프로 전환된다. 전류 램프의 기울기는 Rramp 의 값과 전압 램프의 기울기의 함수이다. 트랜지스터(MI)는, 스위칭 회로의 전류 드라이버 컴포넌트인 전류 미러(206)에서 마스터(master)이다. 전류 미러(206)는 복제된 전류 출력을 가지며, 두 개의 슬레이브 트랜지스터들(M2, M3)을 가지고 실행된다. 마스터 트랜지스터(M1)를 통해 흐르는 전류는 슬레이브 트랜지스터들(M2, M3)를 통해 흐르는 전류들에 의해 미러(mirror)된다. 슬레이브 트랜지스터(M2)는 멤리스터 디바이스(100)에 연결되지만, 다른 슬레이브 트랜지스터(M3)는 참조 레지스터(Rref)에 연결된다. 이러한 구성은 (복제된 형태로의) 동일한 전류 램프가 동시에 그리고 스위칭되는 멤리스터 디바이스(100)와 참조 레지스터(Rref) 둘 모두에 평행하게 인가될 수 있도록 한다. 참조 레지스터(Rref)의 값은 멤리스터 디바이스(100)가 설정될 타겟 값이 되도록 선택된다.
전류 램프 동안에 멤리스터 디바이스(100)의 저항 값이 모니터링된다. 이를 위해, 멤리스터 디바이스(100)를 가로지르는 전압 강하가 저항 값의 표시기로서 사용된다. 멤리스터 디바이스(100)를 가로지르는 전압 강하는 참조 레지스터(Rref)를 가로지르는 전압 강하와 비교된다. 도 4의 회로에서, 전자는 멤리스터 디바이스(100)의 저부 리드에서의 전압(VM)으로 표시되고, 후자는 참조 레지스터(Rref)의 저부 리드에서의 전압(VR)로 표시된다. 이 두 전압들은, 스위칭 회로(200)의 제어 컴포넌트로서 작용하는 래칭(latch)된 비교기(208)로 공급된다. 도 4의 실시예에서, 래칭된 비교기(208)는 래칭 함수(latching function)을 제공하는 고속 차동 입력 전압 비교기(high-speed differential-input voltage comparator)(210) 및 D 플립-플롭(D flip-flop)(212)의 조합이다.
도 5는 Vramp, VR, VM 및 래칭된 비교기(208)의 출력(도 4에서 VQ)의 파형들(236, 240, 242, 244)을 도시한다. 온 스위칭 이전에, 멤리스터 디바이스(100)는 고 저항 상태에 있으며, 그 저항은 참조 저항(Rref)의 저항보다 높다. 참조 레지스터가 고정된 저항을 가지기 때문에, 전류 램프의 개시 이후에 참조 레지스터 전압(VR)의 파형(240)은 전압 램프의 형태를 (반전된(inverted) 방식으로) 따른다. 반대로, 전압(VM)의 파형(242)은, 멤리스터 디바이스(100)의 더 높은 초기 저항으로 인해, 초기에 더 가파른 기울기를 가지고 시작한다. 그러나, 램핑 전류의 크기가 증가하기 때문에, 도펀트 드리프팅(drift)이 발생되기 시작하며, 멤리스터 디바이스의 저항이 감소되기 시작한다. 멤리스터 디바이스는 비선형 I-V 특성을 가지며 더 낮은 바이어스에서 더 강한 저항성을 나타내므로, VM 은 상당히 곡선형 방식으로 진행한다. 전류의 램핑 속도(ramping rate)보다 더 빠르게 저항 강하가 급속히 발생될 수 있으며, 이는 멤리스터 디바이스를 가로지르는 전압 강하가 갑자기 감소되도록 야기한다. 이것은 VM의 파형(242)에서 변곡(inflection)으로서 보여진다. 멤리스터 디바이스의 저항이 참조 저항의 값으로 강하될 때, VM 은 VR와 동일하게 된다. 결과적으로, 비교기(210)의 차동 입력(VM - VR)은 제로(zero)에서 양의 값(postive sign)으로 건너가며, 로직 로우(logic low)에서 로직 하이(logic high)로 비교기(210)의 출력을 트립핑(trip)한다. 비교기 출력이 D 플립-플롭(212)을 통해 션트 트랜지스터(shunt transistor)(M4)의 게이트로 연결된다. 래치 출력(VQ)은 그 로직 하이를 유지하며, M1을 통해 흐르는 램프 전류를 효과적으로 바이패싱(bypass)하고 미러 트랜지스터 게이트 전압(VG)을 다시 0으로 클램핑(clamp)하는, 션트 트랜지스터(M4) 상에서 스위칭한다. 결과적으로, Vramp 가 여전히 증가할 수 있을지라도, 전류 미러 출력 트랜지스터들(M2, M3)은 오프로 스위칭되고 멤리스터 디바이스(100)를 통한 전류 램프 및 참조 레지스터(Rref)는 종결된다.
피드백-제어 스위칭 프로세스는, 상이한 값들의 상이한 참조 레지스터들을 사용하여, 멤리스터 디바이스의 저항을 상이한 타겟 값들로 설정하기 위해 복수 회 인가될 수 있다. 예로서, 도 6은 두 개의 연속 스위칭 동작들로 전압(VM)의 파형들(250, 254)을 도시한다. 이 예에서, 예시 목적들로, 동일한 전류 램프 비율 및 극성이 둘 모두의 동작에서 사용된다. 제1 스위칭 동작에서, 멤리스터 디바이스는 고 저항 값을 가지고 시작하며, 제1 타겟 값의 참조 레지스터가 사용된다. 멤리스터 디바이스를 가로지르는 전압 강하는 제1 파형(250)으로 표시된다. 참조 레지스터(252)의 전압 파형에 대하여 파형(250)의 크로싱(crossing)에 의해 나타내어진 바와 같이, 멤리스터 디바이스의 저항이 제1 참조 레지스터의 저항에 도달할 때, 램프 전류가 오프된다. 그 이후에, 제2 스위칭 동작에서, 제1 참조 저항 값보다 더 작은 값을 가진 제2 참조 레지스터가 타겟 값을 제공하는 데 사용된다. 이것은 파형(252)에 비교할 때 제2 참조 레지스터를 가로지르는 전압 강하의 파형(256)의 더 작은 기울기로서 도시된다. 멤리스터 디바이스는 제1 타겟 값에 근접한 저항 값을 가지고 시작한다. 램프 전류가 증가할수록, 멤리스터 디바이스의 저항이 제2 참조 레지스터의 파형(256) 위에 멤리스터 디바이스 전압의 파형(254)의 크로싱에 의해 지시된 바와 같이 제2 타겟 값에 도달할 때까지, 그 멤리스터 디바이스의 저항이 더 강하한다. 멤리스터 디바이스의 저항을 제2 타겟 값으로 또는 그에 매우 근접한 값으로 유지하기 위해, 전류 램프가 그 지점에서 제거된다. 이러한 방식으로, 멤리스터 디바이스는 작은 편차들을 가진 제어된 방식으로 상이한 저항 상태로 설정될 수 있으며, 이것은 다중 레벨 로직 동작들에 적절하도록 한다.
도 4을 다시 참조하면, 피드백 회로가 더 효과적이 되도록 하기 위해, 전체 응답 시간, 즉 멤리스터 디바이스가 타겟 값에 도달하는 순간과 전류 램프가 종결되는 순간 사이의 시간 지연을 감소시키는 고려들이 취해져야 한다. 비교기의 대역폭(bandwidth)과 전파 지연(propagation delay)이 허용가능한 전력 소비 예산에서 가능한 가장 짧게 되는 것이 바람직하다. 션트 트랜지스터(M4)는 외부 회로로부터 얻어지는 전압 램프를 오프시키기 보다 오히려 전류 램프를 바이패싱하도록 설계된다. 이러한 방식은 부가적인 시간 지연을 피하는 데 도움이 된다. 이러한 목적으로, 전류 미러(M2, M3) 내의 출력 트랜지스터들 뿐 아니라 션트 트랜지스터(M4)도 바람직하게는 최소 노드 커패시턴스(minimal node capacitance)를 가진 빠른 스위칭 MOSFET 들이다. 따라서, 더 높은 이동성 및 더 작은 노드 커패시턴스를 위해 그들의 p형 채널 MOSFET들 보다 n형 채널 MOSFET들이 더 선호될 수도 있다.
또한, 래칭된 비교기 출력 스테이지가 유용하다고 고려된다. 트리핑된 후에 비교기 출력 레벨을 유지하는 래칭된 출력 스테이지가 없으면, 피드백 회로가 발진과 마주치게 될 수도 있다. 이것은, 일단 전류 램프가 종결되면 멤리스터 디바이스 및 Rref를 가로지르는 전압 강하가 사라질 것이고 비교기 차동 입력 신호의 극성을 플립핑(flip)하며 그 비교기 출력을 다시 로직 로우로 되돌릴 것이라는 사실에 기인한다. 전압 램프가 여전히 급증할 수도 있기 때문에, 미러 출력 트랜지스터들(M2, M3)은 전류 램프를 유지하기 위해 다시 온으로 될 것이다. 멤리스터 디바이스가 기록된 후, 비교기는 그 다음 기록 동작을 대비하기 위해 재초기화된다. 이것은 비교기를 로직 로우로 래칭된 출력으로 리셋하는 리셋 신호, 및 비교기 차동 입력의 적절한 초기 극성을 설정하는 두 개의 리셋 트랜지스터들(M5, M6)에 의해 실현된다.
전력 소비를 더 감소시키기 위해, 다른 n형 채널 트랜지스터(M7)가 Rramp 와 미러 마스터 트랜지스터(M1) 사이에 위치될 수 있다. 이 트랜지스터(M7)의 게이트는 래치(212)의 Q 출력에 의해 제어된다. 멤리스터 디바이스가 온 상태로 스위칭될 때, M1을 통한 전류 램프는, M4를 통해 접지로 션팅되기 보다 오히려 물리적으로 오프된다. M4의 채널 폭은 M1 보다 더 클 필요가 없기 때문에 회로 풋프린트(footprint)가 또한 감소된다.
멤리스터 디바이스를 스위칭하기 위한 아날로그 피드백 회로의 설계는 배타적이지 않으며 도 4의 제시된 예에 한정되지 않는다는 것이 유의되어야 한다. 예를 들어, 단순한 전류 미러는 이상적인 전류원이 아니다. 출력 임피던스 또는 전압 스윙 범위와 같은 그 특성을 개선시키기 위해, 캐스코드(cascode), 와이드스윙 캐스코드(wideswing cascode), 또는 연산 증폭기들을 결합한 게인부스트 전류 미러들(gainboosted current mirrors)과 같은 더 진보된 전류 미러 변형들이 적용될 수 있다. 그러한 진보된 전류 미러들의 댓가는 여분의 풋프린트 및 전력 소비이다.
도 4의 회로에서 스위칭 전류가 단지 한 방향으로 멤리스터 디바이스를 통해 흐른다는 것이 또한 유의되어야 한다. 이것은 그 회로가 단지 멤리스터 디바이스를 고 저항 상태에서 저 저항 상태로 스위칭하기 위한 것일 뿐이기 때문이다. 양극형 스위칭 멤리스터 디바이스들에 대하여, 멤리스터 디바이스를 통한 양방향 전류 흐름이 실현되어야 한다. 도 7 및 도 8은 양극형 스위칭을 위한 스위칭 회로들의 두 가지 실시예들을 도시한다. 두 실시예들 모두 "H-브리지(H-bridge)" 설계를 이용하며, 이것은 멤리스터 디바이스가 SET/RESET 동작을 위한 피드백 드라이버로서 작용하는 두 개 이상의 전류 미러들을 브리징(bridge)하는 것이다.
먼저 도 7를 보면, 제어 회로(300)는 두 개의 전류 미러들(302, 322)을 구비한다. 각 전류 미러는 마스터 드라이버 및 두 개의 슬레이브 드라이버들을 포함한다. 스위칭 회로의 좌측 반 상에서, 전류 미러(302)의 마스터 드라이버(304)를 통해 전류 램프를 생성하기 위해 전압 램프(Vramp)가 컨버전 레지스터(Rramp1)에 인가되며, 전류 램프가 슬레이브 드라이버들(306, 308)에 의해 복제된다. 한 슬레이브 드라이버(306)는 제1 참조 레지스터(Rref1)에 연결되고, 그 제1 참조 레지스터의 값은 온-스위칭 동작을 위한 타겟 값으로서 선택될 수 있다. 다른 슬레이브 드라이버(308)는 스위치(S1)를 통해 멤리스터 디바이스(100)의 한 단부에 연결된다. H-브리지 스위칭 회로의 우측 반은 전류 미러(322)를 포함한다. 제2 램프 전압(Vramp2)은 컨버전 레지스터(Rramp2)에 의해 전류 램프로 전환된다. 램프 전류는 전류 미러(322)의 마스터 드라이버(324)를 통과하고, 슬레이브 드라이버들(326, 328)에 의해 복제된다. 슬레이브 드라이버(326)는 참조 레지스터(Rref2)에 연결되고, 그 참조 레지스터의 저항은 멤리스터 디바이스(100)의 오프 상태의 타겟 저항을 제공하도록 선택될 수도 있다. 다른 슬레이브 드라이버(328)는 멤리스터 디바이스의 제2 단부에 연결되고, 그 제2 단부는 스위칭(S2)을 통해 전원 전압(Vdd)에 연결된다.
스위치들(S1, S2)은 CMOS 디바이스들로서 실행될 수 있으며 멤리스터 디바이스(100)를 통해 흐르는 전류의 방향을 제어하기 위한 인버터를 함께 형성할 수 있다. 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 멤리스터 디바이스(100)를 스위칭하기 위해, 전압 램프(Vramp1)가 인가되고, 스위치들(S1, S2)은 슬레이브 드라이버(308)에 의해 얻어진 램프 전류가 온-스위칭 방향으로 멤리스터 디바이스(100)를 통해 흐르도록 설정된다. 래칭된 비교기(312)는 멤리스터 디바이스가 참조 레지스터(Rref1)의 값에 도달할 때 램프 전류를 단절한다. 멤리스터 디바이스를 저 저항 상태(LRS) 에서 고 저항 상태(HRS)로 스위칭하기 위해, 전압 램프(Vramp2)가 인가된다. 스위치들(S1, S2)은, 슬레이브 드라이버(328)에 의해 얻어진 램프 전류가 오프-스위칭 방향으로 멤리스터 디바이스를 통해 흐르도록 설정된다. 멤리스터 디바이스의 저항이 참조 레지스터(Rref2)의 저항에 도달할 때, 래칭된 비교기(332)가 전류 램프를 오프시킨다.
도 8은 다른 H-브리지 회로(350)를 도시한다. 회로(350)는 도 7의 회로(300)와 유사하지만, 멤리스터 디바이스(100)가 접지된 구성(grounded configuration)으로 되어 있다. 상세하게는, 멤리스터 디바이스(100)의 한 단부는 스위치(S1)를 통해 접지에 연결되는 반면에, 멤리스터 디바이스(100)의 다른 단부는 레지스터(352)를 통해 회로 접지에 연결된다. 반대로, 회로(300)의 멤리스터 디바이스(100)는 플로팅 구성(floating configuration)으로 되어 있으며, 슬레이브 드라이버들(308, 328) 중 어느 것이 그 디바이스와 접지 사이에 있다.
이상에서 설명된 바와 같이, 멤리스터 디바이스를 원하는 저항 상태로 스위칭하는 것을 제어하기 위해 폐루프 피드백 제어 프로세스가 제공되었다. 폐루프 스위칭 프로세스를 실행하기 위한 전자 회로들의 실시예들이 또한 제공되었다. 폐루프 스위칭 프로세스는 효과적으로 복수의 스위칭 동작들에 대하여 멤리스터 디바이스의 저항 값들의 일관성을 강화한다.
이상의 설명에서, 본 발명의 이해를 제공하기 위해 많은 세부사항들이 제시되었다. 그러나, 본 발명의 통상의 지식을 가진 자라면, 본 발명이 이러한 세부사항들 없이 실행될 수 있다는 것이 이해될 것이다. 본 발명이 제한된 수의 실시예들에 관하여 개시되었지만, 본 발명의 통상의 지식을 가진 자라면 그로부터 다수의 변형예들과 변화들이 이해될 것이다. 첨부된 청구범위는 본 발명의 진정한 취지 및 범위 내에 속하는 그러한 변형예들 및 변화들을 포괄하도록 의도된다.

Claims (15)

  1. 멤리스터 디바이스를 스위칭하는 방법으로서,
    제1 전압 램프(voltage ramp)를 생성하는 단계;
    상기 제1 전압 램프를 제1 극성의 제1 전류 램프(current ramp)로 전환하는 단계;
    상기 멤리스터 디바이스에 상기 제1 전류 램프를 인가하는 단계;
    상기 제1 전류 램프 동안 상기 멤리스터 디바이스의 저항을 모니터링하는 단계; 및
    상기 멤리스터 디바이스의 저항이 제1 타겟 값에 도달할 때 상기 제1 전류 램프를 제거하도록 상기 제1 전류 램프를 바이패싱(bypass)하는 단계
    를 포함하는, 멤리스터 디바이스 스위칭 방법.
  2. 제1항에 있어서,
    상기 모니터링하는 단계는:
    동시에 그리고 상기 타겟 값의 참조 레지스터에 평행하게 상기 제1 전류 램프를 인가하는 단계; 및
    상기 멤리스터 디바이스에 걸친 전압을 상기 참조 레지스터에 걸친 전압과 비교하는 단계를 포함하는, 멤리스터 디바이스 스위칭 방법.
  3. 제2항에 있어서,
    상기 비교하는 단계는, 상기 멤리스터 디바이스에 걸친 전압과 상기 참조 레지스터에 걸친 전압을 래칭된 비교기(latched comparator)에 공급하는 것을 포함하는, 멤리스터 디바이스 스위칭 방법.
  4. 제2항에 있어서,
    상기 제1 전류 램프를 상기 멤리스터 디바이스 및 상기 참조 레지스터에 인가하는 단계는, 상기 제1 전류 램프로 전류 미러를 구동하고 상기 전류 미러의 출력 전류들을 상기 멤리스터 디바이스 및 상기 참조 레지스터에 공급하는 것을 포함하는, 멤리스터 디바이스 스위칭 방법.
  5. 제1항에 있어서,
    제2 전류 램프를 상기 멤리스터 디바이스에 인가하는 단계;
    상기 제2 전류 램프 동안에 상기 멤리스터 디바이스의 저항을 모니터링하는 단계;
    상기 멤리스터 디바이스의 저항이 제2 저항 값에 도달할 때 상기 멤리스터 디바이스로부터 상기 제2 전류 램프를 제거하는 단계를 더 포함하는, 멤리스터 디바이스 스위칭 방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 제2 전류 램프는 상기 제1 극성에 반대되는 제2 극성의 것인, 멤리스터 디바이스 스위칭 방법.
  8. 멤리스터 디바이스를 스위칭하기 위한 스위칭 회로로서,
    전압 램프를 생성하기 위한 전압 소스;
    상기 전압 램프를 제1 극성의 전류 램프로 전환하기 위한 수단;
    상기 멤리스터 디바이스를 통해 상기 전류 램프를 전달하기 위한 전류 드라이버 컴포넌트;
    상기 멤리스터 디바이스의 저항을 모니터링하고 상기 멤리스터 디바이스의 저항이 타겟 값에 도달할 때 상기 멤리스터 디바이스로부터 상기 전류 램프를 제거하도록 상기 전류 램프를 바이패싱하기 위한 제어 컴포넌트를 포함하는, 스위칭 회로.
  9. 제8항에 있어서,
    상기 전류 드라이버 컴포넌트는 전류 미러를 포함하는, 스위칭 회로.
  10. 제9항에 있어서,
    상기 제어 컴포넌트는 상기 전류 미러에 연결되는 참조 레지스터를 포함하여, 상기 전류 램프를 복제하는 전류 미러의 출력 전류가 상기 참조 레지스터를 통과하도록 하는, 스위칭 회로.
  11. 제10항에 있어서,
    상기 제어 컴포넌트는, 상기 멤리스터 디바이스의 전압 및 상기 참조 레지스터의 전압을 입력들로 취하기 위해 연결된 래칭된 비교기를 더 포함하는, 스위칭 회로.
  12. 제11항에 있어서,
    상기 제어 컴포넌트는 상기 멤리스터 디바이스를 통해 상기 전류 램프의 흐름 방향을 제어하기 위한 스위치를 더 포함하는, 스위칭 회로.
  13. 멤리스터 디바이스를 스위칭하기 위한 스위칭 시스템으로서,
    H-브리지를 형성하기 위해 상기 멤리스터 디바이스에 의해 연결된 제1 반쪽 및 제2 반쪽으로서, 상기 제1 반쪽은 제1 전류 드라이버 컴포넌트 및 제1 제어 컴포넌트를 포함하고, 상기 제2 반쪽은 제2 전류 드라이버 컴포넌트 및 제2 제어 컴포넌트를 포함하는, 상기 제1 반쪽 및 제2 반쪽을 포함하고,
    상기 제1 전류 드라이버 컴포넌트는 제1 방향으로 상기 멤리스터 디바이스를 통해 제1 전류 램프를 전달하고, 상기 제1 제어 컴포넌트는 상기 멤리스터 디바이스의 저항이 제1 타겟 값에 도달할 때 상기 멤리스터 디바이스로부터 상기 제1 전류 램프를 제거하고, 상기 제2 전류 드라이버 컴포넌트는 상기 제1 방향에 반대되는 제2 방향으로 상기 멤리스터 디바이스를 통해 제2 전류 램프를 전달하고, 상기 제2 제어 컴포넌트는 상기 멤리스터 디바이스의 저항이 제2 타겟 값에 도달할 때 상기 멤리스터 디바이스로부터 상기 제2 전류 램프를 제거하는, 스위칭 시스템.
  14. 제13항에 있어서,
    상기 제1 반쪽은 상기 제1 타겟 값을 제공하기 위한 제1 참조 레지스터를 포함하고, 상기 제2 반쪽은 상기 제2 타겟 값을 제공하기 위한 제2 참조 레지스터를 포함하는, 스위칭 시스템.
  15. 제14항에 있어서,
    상기 제1 전류 드라이버 컴포넌트 및 제2 전류 드라이버 컴포넌트는 각각 전류 미러를 포함하는, 스위칭 시스템.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120063136A (ko) * 2010-12-07 2012-06-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 구동방법
US8829873B2 (en) * 2011-04-05 2014-09-09 Advanced Analogic Technologies Incorporated Step down current mirror for DC/DC boost converters
EP2932505A4 (en) 2013-03-28 2016-08-10 Hewlett Packard Entpr Dev Lp DEVICE AND METHOD FOR READING A MEMORY DEVICE
US20150117087A1 (en) * 2013-10-31 2015-04-30 Honeywell International Inc. Self-terminating write for a memory cell
WO2015116033A1 (en) * 2014-01-28 2015-08-06 Hewlett-Packard Development Company, L.P. Re-initializing memory arrays
KR20160146764A (ko) * 2014-04-30 2016-12-21 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 멤리스터 스위칭 펄스 조절
WO2015195141A1 (en) * 2014-06-20 2015-12-23 Hewlett-Packard Development Company, L. P. Memristive memory cell resistance switch monitoring
FR3025648B1 (fr) * 2014-09-09 2018-01-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif et procede d'ecriture de donnees dans une memoire resistive
FR3025647B1 (fr) * 2014-09-09 2018-01-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif et procede d'ecriture de donnees dans une memoire resistive
US9660652B2 (en) * 2014-09-23 2017-05-23 Texas Instruments Incorporated Differential driver with pull up and pull down boosters
US9972387B2 (en) 2014-10-31 2018-05-15 Hewlett Packard Enterprise Development Lp Sensing circuit for resistive memory
US10026476B2 (en) * 2014-11-25 2018-07-17 Hewlett-Packard Development Company, L.P. Bi-polar memristor
US9312001B1 (en) * 2015-02-17 2016-04-12 Winbond Electronics Corp. Writing and verifying circuit for a resistive memory and method for writing and verifying a resistive memory
EP3257047A4 (en) * 2015-04-15 2018-07-04 Hewlett-Packard Enterprise Development LP Resistive random access memory (rram) system
MX2017012530A (es) * 2015-04-23 2018-01-18 Halliburton Energy Services Inc Memristor programable de forma espectral.
WO2017146683A1 (en) * 2016-02-23 2017-08-31 Hewlett Packard Enterprise Development Lp Memristive arrays with a waveform generation device
WO2017146692A1 (en) * 2016-02-24 2017-08-31 Hewlett Packard Enterprise Development Lp Memristive control circuits with current control components
SG10201606137YA (en) 2016-07-26 2018-02-27 Silicon Storage Tech Inc Current forming of resistive random access memory (rram) cell filament
TWI600009B (zh) 2016-11-04 2017-09-21 財團法人工業技術研究院 可變電阻記憶體電路以及可變電阻記憶體電路之寫入方法
US10164179B2 (en) * 2017-01-13 2018-12-25 International Business Machines Corporation Memristive device based on alkali-doping of transitional metal oxides
US10998044B2 (en) 2017-01-20 2021-05-04 Hefei Reliance Memory Limited RRAM write using a ramp control circuit
JP2018163706A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 記憶装置及びその制御方法
US10991426B2 (en) 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
CN111865264B (zh) * 2019-04-26 2024-01-23 华邦电子股份有限公司 振荡器及其操作方法
CN111641405B (zh) * 2020-06-02 2023-03-10 中北大学 一种基于扩散忆阻器的随机频率三角波发生器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040048864A (ko) * 2002-12-04 2004-06-10 샤프 가부시키가이샤 반도체 메모리장치 및 메모리셀의 기록 및 소거방법
KR100809339B1 (ko) * 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4356542B2 (ja) * 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
KR100618836B1 (ko) 2004-06-19 2006-09-08 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
US7292466B2 (en) 2006-01-03 2007-11-06 Infineon Technologies Ag Integrated circuit having a resistive memory
US7457146B2 (en) * 2006-06-19 2008-11-25 Qimonda North America Corp. Memory cell programmed using a temperature controlled set pulse
US7372753B1 (en) 2006-10-19 2008-05-13 Unity Semiconductor Corporation Two-cycle sensing in a two-terminal memory array having leakage current
KR101202429B1 (ko) * 2007-10-11 2012-11-16 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US7898844B2 (en) * 2008-10-31 2011-03-01 Seagate Technology, Llc Magnetic tunnel junction and memristor apparatus
US20100284213A1 (en) 2009-05-06 2010-11-11 Savransky Semyon D Method of cross-point memory programming and related devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040048864A (ko) * 2002-12-04 2004-06-10 샤프 가부시키가이샤 반도체 메모리장치 및 메모리셀의 기록 및 소거방법
KR100809339B1 (ko) * 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법

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