KR100618836B1 - 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법 Download PDF

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Abstract

반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍 방법이 개시된다. 본 발명의 실시예에 따른 프로그래밍 방법은, 반도체 메모리 장치의 프로그래밍 방법에 있어서, 제 1 전류에 응답하여 상기 메모리 장치로 제 2 전류를 인가하는 단계, 상기 메모리 장치의 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 단계 및 상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되면 상기 제 1 전류의 전류 량을 일정하게 유지시키는 단계를 구비한다. 상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되는 순간은 상기 제 2 전류에 대응되는 전압 레벨이 상기 특정 메모리 셀의 상 변화 물질의 문턱 전압보다 커지는 순간이다. 상기 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 단계는 상기 제 2 전류가 상기 상 변화 물질에 인가되는 동안 상기 데이터 라인의 전압을 검출한다. 상기 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다. 상기 제 2 전류는 상기 메모리 장치의 셋 전류이다. 본 발명에 따른 반도체 메모리 장치 및 프로그래밍 방법은 상 변화 물질이 셋 상태로 변화되는 순간을 검출하여 상 변화 물질로 인가되는 셋 전류의 전류량을 제어함으로써 점차 좁아지고 있는 상 변화 물질의 셋 윈도우에도 불구하고 상 변화 물질을 안정된 셋 상태로 유지시킬 수 있는 장점이 있다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍 방법{Semiconductor memory device and programming method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1A는 셋 상태에 따른 메모리 셀을 설명하는 도면이다.
도 1B는 리셋 상태에 따른 메모리 셀을 설명하는 도면이다. 도 2는 도 1의 메모리 셀의 전기적 구성을 설명하는 도면이다.
도 3은 상 변화 물질을 구비하는 메모리 셀의 프로그래밍을 설명하는 도면이다.
도 4는 상 변화 물질의 전류- 전압 곡선을 설명하는 도면이다.
도 5A는 셋 프로그래밍을 위한 반도체 메모리 장치의 구조를 설명하는 도면이다.
도 5B는 도 5A의 반도체 메모리 장치의 전압과 저항의 관계를 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 프로그래밍 방법을 설명하는 플로우 차트이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 8은 도 7의 비트라인 전압과 검출 전압, 제 1 및 제 2 전류의 파형을 설명하는 도면이다.
도 9는 도 7의 반도체 메모리 장치의 동작을 설명하는 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 프로그래밍 방법을 설명하는 플로우 차트이다.
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍 방법에 관한 것으로서, 특히 상 변화 메모리 장치의 상 변화 물질을 셋 상태로 프로그래밍 할 경우 상 변화 물질로 인가되는 전류의 전류 량을 조절하는 방법 및 상기 방법을 이용한 상 변화 메모리 장치에 관한 것이다.
PRAM (Phase Change Random Access Memory)은 OUM(Ovonic Unified Memory)로 불리기도 한다. OUM은 가열되었다가 냉각되면 두 가지 상태 중 하나의 상태로 유지되며 가열 및 냉각에 의하여 또다시 상태가 변할 수 있는 캘코제나이드 합금(chalcogenide alloy)과 같은 상 변화 물질로 구성된다. 여기서 두 가지 상태란 결정(crystalline) 상태와 비 정질(amorphous) 상태를 의미한다. PRAM에 관해서는 미국 특허 번호 US 6,487,113 및 US 6,480438에서 설명된 바 있다. PRAM은 결정 상태에서의 저항은 낮고 비 정질 상태에서의 저항은 높다. PRAM은 저항 값에 따라 논리 값이 0 또는 1로 결정된다. 결정 상태는 셋(set) 또는 논리 0 에 대응되고 비 정질 상태는 리셋(reset) 또는 논리 1 에 대응된다.
PRAM의 상 변화 물질이 비 정질 상태가 되기 위해서 저항 열에 의하여 상 변화 물질의 녹는점 이상으로 가열된다. 그리고 빠른 속도로 냉각된다. 상 변화 물질을 결정 상태로 만들기 위하여 상 변화 물질은 일정시간 동안 녹는점 이하의 온도로 가열된다.상 변화 메모리의 핵심은 캘코제나이드(chalcogenide)와 같은 상 변화 물질이다. 상 변화 물질은 일반적으로 GST 합금이라고 불리는 게르마늄(germanium(Ge)), 안티모니(antimony(Sb)) 및 텔루리움(tellurium(Te))을 포함한다. GST 합금은 가열 및 냉각에 의하여 비 정질 상태(리셋 또는 1 )와 결정 상태(셋 또는 0 ) 사이로 빠르게 변화될 수 있는 성질 때문에 메모리 장치에 유용하게 사용될 수 있다.
비 정질 상태에서 상 변화 물질은 낮은 반사성과 높은 저항을 가지고 결정상태에서 상 변화 물질은 높은 반사성과 낮은 저항을 가진다.
캘코제나이드 물질로 만들어진 메모리 셀은 상부 전극, 캘코제나이드 층, 하부전극콘택, 하부전극 및 억세스 트랜지스터를 구비한다. 프로그래밍 된 셀을 독출하는 동작은 캘코제나이드 물질의 저항을 측정함에 의하여 수행된다. 여기서 프로그래밍이란 메모리 셀을 리셋 상태 또는 셋 상태 중 하나의 상태로 만들어 일정한 논리 값을 가지도록 하는 동작이다. 메모리 셀에 데이터를 쓰는 동작은, 캘코제나이드를 녹는점 이상으로 가열시킨 후 빠르게 냉각시켜 비 정질 상태가 되도록 하거나 또는 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
도 1A 및 1B는 두가지 상태에 따른 메모리 셀을 각각 설명하는 도면이다.
메모리 셀(10)은 상 변화 물질(14)위에 형성되는 전도성의 상부 전극(12)을 구비한다. 전도성의 하부 전극 콘택(BEC)(16)은 상부 전극(12) 및 상 변화 물질(14)을 전도성의 하부 전극(18)과 연결시킨다.도 1A를 참조하면, 메모리 셀(10)은 셋 상태 또는 0 상태에 있다. 이 상태에서 상 변화 물질(14)은 결정 상태이다. 도 1B를 참조하면, 메모리 셀(10)은 리셋 상태 또는 1 상태에 있다. 이 상태에서 상 변화 물질(14)은 비 정질 상태이다.
도 1A 및 도 1B는 모두 메모리 셀(10)을 통하여 흐르는 전류를 제어하는 억세스 트랜지스터(20)를 개시한다. 메모리 셀(10)에 전류가 흐르면 하부 전극 콘택(16)은 상 변화 물질(14)을 가열시켜 상태를 변화시키는 히터로서 동작한다.
도 2는 도 1의 메모리 셀의 전기적 구성을 설명하는 도면이다.
도 2에서 셀은 "C"로 표시된다. 워드 라인(WL)은 셀(C)의 활성화를 제어한다. 셀을 통하여 흐르는 전류(ICELL)와 비트라인(BL)은 메모리 셀을 프로그램 하는데 이용된다.
도 3은 상 변화 물질을 구비하는 메모리 셀의 프로그래밍을 설명하는 도면이다.
도 3은 종래의 프로그래밍 방법에 따라 상 변화 물질을 셋 상태 또는 리셋 상태로 프로그래밍 하는 프로그래밍 펄스의 시간과 온도와의 관계를 설명한다.
곡선(35)은 리셋 펄스의 시간-온도 관계를 설명하는 도면이고 곡선(36)은 셋 펄스의 시간-온도 관계를 설명하는 도면이다.
도 3의 곡선(35)을 참조하면, 상 변화 물질을 리셋 상태로 만들기 위하여 상 변화 물질은 녹는점(Tm)이상으로 가열된다. 열은 짧은 시간동안만 상 변화 물질로 인가된다. 그리고 상 변화 물질은 빠른 속도로 냉각된다. 도 3의 곡선(36)을 참조하면, 상 변화 물질을 셋 상태로 만들기 위하여 상 변화 물질은 녹는점(Tm) 이하의 온도로 가열된다. 온도는 녹는 점(Tm)과 결정화 온도(Tx) 사이의 셋 윈도우 사이의 온도이다. 온도는 일정한 시간 동안 유지된 후 상 변화 물질은 냉각된다.
상기의 리셋 상태에서 셋 상태로의 프로그래밍(programming)은 셋 상태에서 리셋 상태로의 프로그래밍 보다 좀더 복잡한 조건이 필요하다. 첫 번째로 셋 상태로의 프로그래밍 시 상 변화 물질로 인가되는 전압은 상 변화 물질의 문턱전압(Vth: threshold voltage)보다 높아야 하며, 두 번째로 인가 전류는 결정화에 필요한 전류보다 커야 한다. 세 번째로 인가되는 전류는 리셋 상태로 변화하게 되는(녹는점(melting point)에 이르게 하는) 전류보다 낮게 인가되어야 한다.
상기의 세 가지 조건은 셋 윈도우(window)를 형성하며, 이러한 세 가지 조건을 모두 만족해야만 셋 상태로의 프로그래밍이 가능케 된다. 여기에서 신뢰성 있는 셋 동작을 위해서는 상 변화 물질의 문턱 전압의 산포를 고려하여, 인가 전류의 크기를 능동적으로 조절하여 상 변화 물질의 문턱전압(Vth)을 넘어(문턱전류(Ith)를 넘어) 결정화에 필요한 최소전류 (ISET_MIN)보다 인가되는 전류가 크도록 조절하는 것이 필요하다. 도 4는 상 변화 물질의 전류- 전압 곡선을 설명하는 도면이다.
도 5A는 셋 프로그래밍을 위한 반도체 메모리 장치의 구조를 설명하는 도면이다.
도 5B는 도 5A의 반도체 메모리 장치의 전압과 저항의 관계를 설명하는 도면이다.
상 변화 물질의 전압-전류의 전형적 특성은 도 4와 같다. 도 4를 참조하면, 읽기 동작을 위한 리셋 상태(①) 및 셋 상태(③)와 셋 상태로 프로그래밍 하기 위한 ②의 구간으로 나뉜다. 우선 ①의 리셋 상태에서 ③ 의 셋 상태로 프로그래밍 하기 위해 ② 구간에 대응되는 전류를 일정 구간동안 인가한다.
이때 상 변화 물질에 인가되는 전압이 상 변화 물질의 문턱 전압(Vth)보다 작을 경우, 상 변화 물질의 저항은 리셋 저항으로 머물게 되고 상 변화 물질로 흐르는 전류는 문턱 전류(Ith)보다 작게 된다.
그런데, 이러한 문턱전압은 공정 변수에 따라 산포를 가지게 된다. 즉, 메모리 어레이의 각각의 상 변화 물질이 각각 다른 문턱 전압 레벨을 가진다. 도 4에서, 상 변화 물질(ⅰ)의 문턱 전압은 상 변화 물질(ⅱ)의 문턱 전압 및 상 변 화물질(ⅲ)의 문턱 전압보다 낮다. 통상 높은 문턱 전압을 가지는 경우(ⅲ) 도 4와 같이 셋 동작에 필요한 최소 전류( Iset_min)가 커진다. 그러나, 각각의 상 변화 물질을 셋 상태로 만들기 위하여 인가되는 전류를 제어하는 전류원(IS)은 일정한 전류 량을 가지는 전류만을 상 변화 물질들로 인가한다. 즉, 모든 상 변화 물질이 동일한 셋 전류를 수신한다. 그러면, 메모리 셀들 중 완전한 셋 상태로 변화되지 않는 셀들이 발생하여 오동작이 발생되는 문제가 있다.
도 5A를 참조하여 좀 더 설명한다. 도 5A의 메모리 장치(500)는 메모리 어레이(510)로 셋 전류(ICELL)를 인가하기 위하여 전류 미러 구조를 이용한다. 따라서, 전류원(IS)이 발생하는 기준 전류(IREF)에 셋 전류(ICELL)가 비례한다.
메모리 어레이(510)의 메모리 셀을 선택하기 위한 칼럼 선택 신호들(Y1, Y2) 중 하나(Y1)가 활성화되어 칼럼 선택 트랜지스터(YTR1)가 턴 온 되고 워드 라인(WL1)이 활성화되어 트랜지스터(WTR1)가 턴 온 되면 메모리 어레이(510)의 하나의 셀이 선택된다.
선택된 셀의 상 변화 물질(RGST1)로 셋 전류(ICELL)가 인가된다. 그런데, 전류 미러 구조를 이루는 트랜지스터(MP2)의 부하로 작용하는 유효 저항(effective resistance)이 클 경우 트랜지스터(MP2)의 소스(Source)와 드레인(Drain)간의 전압 차가 작아져 기준 전류(IREF)가 흐름에도 불구하고 셋 전류(ICELL)는 기준 전류(IREF)에 비례하는 전류(=W2/W1 x IREF)가 흐르지 못하게 된다. 그러면, 셋 전류(ICELL)가 흐르는 데이터 라인(DL)의 전압은 거의 전원 전압(VDD) 정도의 레벨을 가진다. 따라서 리셋 상태에서 셋 상태로의 프로그래밍에서 초기 리셋 저항이 클 경우, 상 변화 물질로 상 변화 물질의 문턱 전압(Vth)보다 낮은 전압이 인가되면 데이터 라인(DL)은 전원 전압(VDD)에 거의 근접하는 전압을 가지게 된다.
이때, 기준 전류(IREF)를 약간 증가시켜 상 변화 물질로 인가되는 셋 전류(ICELL)의 양을 점점 증가시키면 셋 전류(ICELL)에 대응되는 전압 레벨이 상 변화 물질의 문턱 전압(Vth)보다 커지게 되어 상 변화 물질의 저항이 다이나믹(Dynamic)저항(셋 저항)으로 바뀌게 되고 데이터 라인(DL)의 전압 레벨은 전원 전압(VDD)보다 떨어지게 된다.
그리고, 데이터 라인(DL)에 연결된 상 변화 물질은 셋 저항 상태가 된다. 그러나, 도 5B에서 보듯이, 각각의 상 변화 메모리 셀의 문턱 전압이 산포를 가짐으로써 셋 윈도우(SET window)가 일정하지 아니한 문제가 있다. 특히, 상 변화 물질을 리셋 상태로 만드는 리셋 전류는 높은 전류 레벨을 가지기 때문에 소비 전류를 감소시키기 위하여 리셋 전류의 전류 레벨을 줄이는 노력이 이루어지고 있다. 리셋 전류의 전류 레벨이 줄어들면 상 변화 물질을 셋 상태로 만들 수 있는 셋 윈도우(SET window)도 줄어든다.
셋 윈도우(SET window)가 줄어들면 상 변화 물질을 안정된 셋 상태로 만드는 것이 어려워지는 문제가 있다. 셋 전류의 전류 레벨이 줄어든 셋 윈도우(SET window) 안에 포함 되도록 하는 것이 쉽지 않기 때문이다.
따라서, 셋 전류의 전류 레벨을 상 변화 물질을 셋 상태로 만들기 위한 문턱 전압(문턱 전류)보다 약간 크게 유지할 수 있다면 좁은 셋 윈도우(SET window)에도 불구하고 상 변화 물질을 셋 상태로 안정적으로 유지시킬 수 있을 것이다.
본 발명이 이루고자하는 기술적 과제는 상 변화 물질로 인가되는 전류의 양을 제어하는 프로그래밍 방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상 변화 물질로 인가되는 전류의 양을 제어하는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로그래밍 방법은, 반도체 메모리 장치의 프로그래밍 방법에 있어서, 제 1 전류에 응답하여 상 기 메모리 장치로 제 2 전류를 인가하는 단계, 상기 메모리 장치의 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 단계 및 상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되면 상기 제 1 전류의 전류 량을 일정하게 유지시키는 단계를 구비한다.
상기 메모리 장치로 제 2 전류를 인가하는 단계는 상기 제 2 전류를 상기 메모리 장치의 상 변화 물질로 인가한다.
상기 메모리 장치로 제 2 전류를 인가하는 단계는 상기 메모리 장치의 특정 메모리 셀의 워드 라인을 인에이블 시키는 단계 및 상기 특정 메모리 셀의 비트라인을 인에이블 시켜 상기 제 2 전류를 인가하는 단계를 구비한다.
상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 낮은 전압 레벨이다. 상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되는 순간은 상기 제 2 전류에 대응되는 전압 레벨이 상기 특정 메모리 셀의 상 변화 물질의 문턱 전압보다 커지는 순간이다.
상기 제 1 전류의 전류 량이 일정하게 유지되면 상기 제 2 전류의 전류 량도 일정하게 유지된다. 상기 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 단계는 상기 제 2 전류가 상기 상 변화 물질에 인가되는 동안 상기 데이터 라인의 전압을 검출한다.
상기 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다. 상기 제 2 전류는 상기 메모리 장치의 셋 전류이다. 프로그래밍 방법은 상기 메모리 장치의 비트라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지 를 판단하는 단계를 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 검출 회로 및 컨트롤러를 구비한다.
검출 회로는 반도체 메모리 장치의 상태를 검출하여 검출 전압을 발생한다. 컨트롤러는 제 1 전류에 응답하여 상기 메모리 장치로 제 2 전류를 인가하며 상기 검출 전압에 응답하여 상기 제 1 전류의 전류 량을 제어한다. 상기 컨트롤러는 상기 메모리 장치가 원하는 상태에 있으면 상기 제 1 전류의 전류 량을 일정하게 유지시킨다. 상기 반도체 메모리 장치는 메모리 어레이를 더 구비하고, 상기 메모리 어레이는 결정 상태와 비 정질 상태의 두 가지 상태를 가진다. 상기 검출 회로는 상기 메모리 어레이의 데이터 라인의 전압을 검출한다.
상기 검출 회로는 센스 앰프 회로를 구비하며, 상기 데이터 라인의 전압을 반전시키고 증폭하여 상기 검출 전압으로서 출력한다. 상기 컨트롤러는 상기 검출 전압의 전압 레벨이 제 2 전압 레벨에서 제 1 전압 레벨로 변화되면 상기 제 1 전류의 전류 량을 일정하게 유지시킨다.
상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 낮은 전압 레벨이다. 상기 검출 전압의 전압 레벨이 제 1 전압 레벨로 되는 순간은 상기 제 2 전류에 대응되는 전압 레벨이 상기 비트라인에 연결된 상 변화 물질의 문턱 전압보다 커지는 순간이다.
상기 컨트롤러는 상기 검출 전압에 응답하여 상기 제 1 전류의 전류 량을 제어하는 전류 발생부 및 제 1 구동 신호 및 상기 제 1 전류에 응답하여 상기 제 2 전류를 발생하는 전류 미러부를 구비한다.
상기 전류 발생부는 래치부, 제어 트랜지스터 및 제 1 및 제 2 트랜지스터를 구비한다.
래치부는 셋 펄스와 제 2 구동 신호 및 상기 검출 전압에 응답하여 제 1 노드의 전압 레벨을 제어한다. 제어 트랜지스터는 제 1 노드에 게이트가 연결되고 제 2 노드에 제 1 단이 연결되며 접지 전압에 제 2 단이 연결된다.
제 1 및 제 2 트랜지스터는 제 2 노드와 제 3 노드 사이에 직렬 연결되며 상기 제 2 노드와 제 3 노드에 전류 패스를 형성한다. 상기 제어 트랜지스터는 상기 셋 펄스가 활성화되면 턴 온 되어 상기 제 1 전류를 흐르게 하고 상기 검출 전압이 제 1 레벨로 되면 턴 오프 되어 상기 제 1 전류를 일정한 레벨로 유지시킨다. 상기 전류 미러부는 제 1 미러 트랜지스터, 커패시터 및 제 2 미러 트랜지스터를 구비한다.
제 1 미러 트랜지스터는 전원 전압에 제 1 단이 연결되고 게이트에 상기 제 1 구동 신호를 반전시킨 신호가 인가되며 제 2 단이 상기 제 3 노드에 연결된다. 커패시터는 상기 제 3 노드와 상기 전원 전압 사이에 연결된다. 제 2 미러 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 3 노드에 연결되며 제 2 단이 상기 검출 회로에 연결된다. 상기 제 2 미러 트랜지스터의 제 2 단은 상기 데이터 라인에 연결되며, 상기 데이터 라인으로 상기 제 2 전류를 인가한다.
상기 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다. 상기 제 2 전류는 상기 메모리 장치의 셋 전류이다. 상기 검출 전압의 전압 레벨이 제 1 전압 레벨로 되는 순간은 상기 데이터 라인의 전압 레벨이 소정의 기준 전압 레벨보다 작아지는 순간이며, 상기 기준 전압 레벨은 상기 데이터 라인에 연결된 상 변화 물질의 문턱 전압 레벨 부근에서 정해진다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로그래밍 방법은, 반도체 메모리 장치의 프로그래밍 방법에 있어서 제 1 전류에 응답하여 상기 메모리 장치로 제 2 전류를 인가하는 단계, 상기 제 2 전류가 인가되는 동안 상기 메모리 장치의 상태를 검출하는 단계 및 상기 메모리 장치가 원하는 셋 상태에 있으면 상기 제 1 전류의 전류 량이 일정해지도록 상기 제 1 전류를 제어하는 단계를 구비한다. 상기 메모리 장치의 상태를 검출하는 단계는 상기 메모리 장치의 저항을 검출한다. 상기 검출된 저항은 상기 메모리 장치의 상 변화 물질의 저항이다. 상기 상 변화 물질의 저항이 제 1 레벨에서 제 2 레벨로 변화되면 상기 메모리 장치가 원하는 셋 상태에 있는 것으로 판단하며 상기 제 2 레벨은 상기 제 1 레벨보다 낮은 저항 레벨이다.
상기 메모리 장치의 상태를 검출하는 단계는 상기 메모리 장치의 데이터 라인 또는 비트 라인의 전압을 검출한다. 상기 데이터 라인 또는 비트 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되면 상기 메모리 장치가 원하는 셋 상태에 있는 것으로 판단하며, 상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 낮은 전압 레벨이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로그래밍 방법은 상기 메모리 장치의 상 변화 물질로 셋 전류를 인가하는 단계, 상기 셋 전류 에 대응되는 전압 레벨과 상기 상 변화 물질의 문턱 전압 레벨을 비교하는 단계 및 상기 셋 전류에 대응되는 전압 레벨이 상기 상 변화 물질의 문턱 전압 레벨보다 커진 순간 상기 셋 전류의 전류 량을 고정시키는 단계를 구비한다.
상기 비교 단계는 상기 셋 전류가 상기 상 변화 물질에 인가되는 동안 상기 상 변화 물질에 연결된 데이터 라인의 전압 레벨을 검출한다. 상기 비교 단계는 상기 셋 전류가 상기 상 변화 물질에 인가되는 동안 상기 상 변화 물질에 연결된 비트 라인의 전압 레벨을 검출한다. 상기 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다. 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명의 실시예에 따른 프로그래밍 방법을 설명하는 플로우 차트이다.
도 6을 참조하면, 반도체 메모리 장치의 프로그래밍 방법(600)은, 제 1 전류에 응답하여 상기 메모리 장치로 제 2 전류를 인가하는 610 단계, 상기 메모리 장치의 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 620 단계 및 상기 비트라인의 전압 레벨이 제 2 전압 레벨로 되면 상기 제 1 전류의 전류 량을 일정하게 유지시키는 630 단계를 구비한다.
상기 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다. 본 발명의 실시예에 따른 프로그래밍 방법(600)은 메모리 장치로 인가되는 셋 전류에 의하여 상 변화 물질의 저항이 변화되는 상태를 검출하다가 상 변화 물질이 셋 상태로 되는 순간 결정되는 전류량으로 셋 전류를 일정하게 유지시킨다. 그러면 좁은 셋 윈도우에도 불구하고 안정되게 셋 상태를 유지할 수 있다. 상 변화 물질의 저항 레벨이 변화되는 순간을 검출하는 방법은 상 변화 물질이 연결되는 데이터 라인의 전압 레벨을 측정함에 의한다. 또는 데이터 라인 대신 상 변화 물질에 연결되는 비트 라인의 전압 레벨을 측정할 수도 있다. 상 변화 물질이 셋 저항 상태로 변화되는 순간 데이터 라인의 전압 레벨이 크게 변화되기 때문이다. 제 1 전류에 응답하여 메모리 장치로 제 2 전류를 인가한다.(610 단계) 제 610 단계는 상기 제 2 전류를 상기 메모리 장치의 상 변화 물질로 인가한다. 여기서, 제 2 전류는 상 변화 물질로 인가되는 셋 전류이고 제 1 전류는 셋 전류를 발생시키는 기준 전류이다.
제 1 전류의 전류 량이 증가되면 제 2 전류의 전류 량도 비례하여 증가된다. 제 1 전류의 전류 량이 감소되어도 제 2 전류의 전류 량은 감소량에 비례하여 증가되도록 할 수 있다.
메모리 장치로 제 2 전류를 인가하는 610 단계는 상기 메모리 장치의 특정 메모리 셀의 워드 라인을 인에이블 시키는 단계 및 상기 특정 메모리 셀의 비트라인을 인에이블 시켜 상기 제 2 전류를 인가하는 단계를 구비한다. 즉, 메모리 어레이의 복수개의 메모리 셀들 중 하나를 선택하기 위하여 하나의 워드 라인과 하나의 비트 라인을 인에이블 시킨다.
그러면, 상 변화 물질을 구비하는 하나의 메모리 셀이 선택된다. 하나의 메 모리 셀이 선택되면 선택된 메모리 셀로 제 2 전류가 인가된다.메모리 장치의 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단한다.(620 단계) 620 단계는 상기 제 2 전류가 상기 상 변화 물질에 인가되는 동안 상기 데이터 라인의 전압을 검출한다.
제 2 전류가 인가되는 상 변화 물질은 비트라인에 연결되어 있으며 비트라인에 연결된 데이터 라인의 전압레벨 변화에 따라 상 변화 물질의 상태 변화를 측정할 수 있다. 상 변화 물질이 리셋 상태에서 셋 상태로 되는 순간 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화된다.
제 2 전압 레벨은 제 1 전압 레벨보다 낮은 전압 레벨이다. 상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되는 순간은 상기 제 2 전류에 대응되는 전압 레벨이 상기 특정 메모리 셀의 상 변화 물질의 문턱 전압 레벨보다 커지는 순간과 동일하다.
제 1 전류의 전류 량은 데이터 라인의 전압 레벨이 제 2 전압 레벨로 검출될 때까지 계속 증가 또는 감소되고 이에 응답하여 제 2 전류의 전류 량도 계속 증가된다. 그러다가 상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되면 상기 제 1 전류의 전류 량이 일정하게 유지된다.(630 단계) 상기 제 1 전류의 전류 량이 일정하게 유지되면 상기 제 2 전류의 전류 량도 일정하게 유지된다. 따라서 제 2 전류가 인가되는 상 변화 물질의 상태는 셋 상태를 그대로 유지한다.
셋전류에 대응되는 전압이 상 변화 물질이 셋 상태로 변화되는 문턱 전압을 넘자마자 셋 전류가 일정한 레벨로 유지되므로 좁은 셋 윈도우(SET window)에도 불 구하고 상 변화 물질은 안정적인 셋 상태를 유지할 수 있다. 앞의 설명에서 데이터 라인의 전압 레벨 변화를 판단하였으나 상 변화 물질에 연결되는 비트 라인의 전압 레벨 변화를 이용할 수도 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 8은 도 7의 비트라인 전압과 검출 전압, 제 1 및 제 2 전류의 파형을 설명하는 도면이다.
도 9는 도 7의 반도체 메모리 장치의 동작을 설명하는 타이밍도이다.
이하, 도 7 내지 도 9를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 동작이 설명된다.
도 7의 반도체 메모리 장치(700)는 검출 회로(710) 및 컨트롤러(720)를 구비한다. 여기서, 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다.
검출 회로(710)는 반도체 메모리 장치의 상태를 검출하여 검출 전압(DETV)을 발생한다. 컨트롤러(720)는 제 1 전류(IREF)에 응답하여 메모리 장치로 제 2 전류(ICELL)를 인가하며 검출 전압(DETV)에 응답하여 제 1 전류(IREF)의 전류 량을 제어한다.컨트롤러(720)는 메모리 장치가 원하는 상태에 있으면 제 1 전류(IREF)의 전류 량을 일정하게 유지시킨다. 여기서, 원하는 상태란 메모리 장치의 셋 상태를 의미한다.
반도체 메모리 장치(700)는 메모리 어레이(730)를 더 구비하고, 메모리 어레이(730)는 결정 상태와 비 정질 상태의 두 가지 상태를 가진다. 여기서, 제 1 전류(IREF)는 메모리 어레이(730)로 인가되는 제 2 전류(ICELL)를 발생시키는 기준 전류이다. 제 2 전류(ICELL)는 셋 전류이다.
컨트롤러(720)는 검출 전압(DETV)에 응답하여 제 1 전류(IREF)의 전류 량을 제어하는 전류 발생부(740) 및 제 1 구동 신호(PDIS) 및 제 1 전류(IREF)에 응답하여 제 2 전류(ICELL)를 발생하는 전류 미러부(750)를 구비한다.
전류 발생부(740)는 래치부(LAT), 제어 트랜지스터(CTR) 및 제 1 및 제 2 트랜지스터(TR1, TR2)를 구비한다.
래치부(LAT)는 셋 펄스(PSET)와 제 2 구동 신호(PVCCHB) 및 검출 전압(DETV)에 응답하여 제 1 노드(N1)의 전압 레벨을 제어한다. 래치부(LAT)는 두 개의 반전 논리합 수단(NOR1, NOR2)을 구비한다.
제어 트랜지스터(CTR)는 제 1 노드(N1)에 게이트가 연결되고 제 2 노드(N2)에 제 1 단이 연결되며 접지 전압(VSS)에 제 2 단이 연결된다.
제 1 및 제 2 트랜지스터(TR1, TR2)는 제 2 노드(N2)와 제 3 노드(N3) 사이에 직렬 연결되며 제 2 노드(N2)와 제 3 노드(N3)에 전류 패스를 형성한다. 제어 트랜지스터(CTR)는 셋 펄스(PSET)가 활성화되면 턴 온 되어 제 1 전류(IREF)를 흐르게 하고 검출 전압(DETV)이 제 1 레벨로 되면 턴 오프 되어 제 1 전류(IREF)를 일정한 레벨로 유지시킨다. 그러면 제 3 노드(N3)의 전압 레벨(VN3)도 일정한 레벨로 유지된다.
전류 미러부(750)는 제 1 미러 트랜지스터(MTR1), 커패시터(C), 인버터(I1) 및 제 2 미러 트랜지스터(MTR2)를 구비한다.
제 1 미러 트랜지스터(MTR1)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트 에 제 1 구동 신호(PDIS)를 반전시킨 신호가 인가되며 제 2 단이 제 3 노드(N3)에 연결된다. 커패시터(C)는 제 3 노드(N3)와 전원 전압(VDD) 사이에 연결된다.
제 2 미러 트랜지스터(MTR2)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트가 제 3 노드(N3)에 연결되며 제 2 단이 검출 회로(710)에 연결된다. 제 2 미러 트랜지스터(MTR2)의 제 2 단은 데이터 라인(DL)에 연결되며, 정해진 컬럼이 선택되면 비트라인(BL)으로 제 2 전류(ICELL)를 인가한다.
제 2 구동 신호(PVCCHB)는 반도체 메모리 장치(700)의 파워-업(power-up)동작 시 하이 레벨로 활성화 된 후 로우 레벨로 비활성화 된다. 도 9의 타이밍도를 참조하면, 제 2 구동 신호(PVCCHB)가 하이 레벨로 활성화되면 제 1 노드(N1)는 로우 레벨로 된다. 그러면 제어 트랜지스터(CTR)는 턴 오프 된다.
이때, 제 1 구동 신호(PDIS)가 하이 레벨이므로 인버터(I1)에 의해서 제 1 미러 트랜지스터(MTR1)는 턴 온 된다. 따라서, 커패시터(C)가 충전된다. 제 1 구동 신호(PDIS)는 메모리 장치(700)를 구동하는 제어 신호이다. 메모리 어레이(730)의 상 변화 물질을 셋 상태로 만들기 위하여 셋 펄스(PSET)가 하이 레벨로 활성화된다. 그러면 래치부(LAT)는 제 1 노드(N1)를 하이 레벨로 만들고 제어 트랜지스터(CTR)는 턴 온 된다. 이때, 제 1 구동 신호(PDIS)가 로우 레벨로 비활성화 된 상태이므로 제 1 미러 트랜지스터(MTR1)는 턴 오프 되고 커패시터(C)에 충전된 전하에 의하여 제 1 전류(IREF)가 흐른다.
제 1 전류(IREF)가 흐르면 제 2 전류(ICELL)도 흐른다. 제 1 전류(IREF)는 전류 량이 점점 감소한다. 도 7의 회로에서는 제 1 전류(IREF)의 전류 량이 점점 감소하지만 회로 구성을 달리하면 제 1 전류(IREF)의 전류 량이 점점 증가되도록 할 수 있다. 제 1 전류(IREF)의 전류 량이 증가하건 감소하건 제 2 전류(ICELL)는 제 1 전류(IREF)에 비례하여 전류 량이 증가된다.
칼럼 선택 신호(Y)와 워드 라인 활성 신호(WL1)에 의해서 메모리 어레이(730)의 셀들 중 하나가 선택된다고 가정한다. 선택된 셀의 상 변화 물질은 RGST1이다. 제 2 전류(ICELL)는 선택된 셀의 상 변화 물질(RGST1)로 인가된다. 상 변화 물질(RGST1)의 상태 변화를 검출하기 위하여 상 변화 물질(RGST1)에 연결된 데이터라인(DL)의 전압 레벨의 변화를 검출한다. 상 변화 물질(RGST1)이 셋 상태로 변화되면 상 변화 물질의 저항 값이 변화되어 데이터 라인(DL)의 전압 레벨이 변화되기 때문이다. 검출 회로(710)가 그러한 기능을 수행한다.
인가 초기의 제 2 전류(ICELL)의 전류 량에 대응되는 전압 레벨은 상 변화 물질(RGST1)의 문턱 전압의 전압 레벨보다 작다. 이는 제 2 미러 트랜지스터(MTR2)의 부하로 작용하는 유효 저항(effective resistance)이 크기 때문에 제 2 미러 트랜지스터(MTR2)의 소스(Source)와 드레인(Drain) 간의 전압 차가 작아져서 제 1 전류(IREF)에 비례하는 제 2 전류(ICELL)가 흐르지 못하기 때문이다. 이 경우의 제 2 전류(ICELL)의 전류 량은 매우 미세하다. 따라서, 제 2 전류(ICELL)가 흐르는 데이터 라인(DL)의 전압(VA)은 거의 전원 전압(VDD) 정도의 레벨을 가진다. 그러나, 일정한 시간이 흐른 후, 제 2 전류(ICELL)에 대응되는 전압 레벨이 상 변화 물질(RGST1)의 문턱 전압 레벨을 넘어서는 순간 상 변화 물질(RGST1)의 저항이 다이나믹(dynamic) 저항 값으로 떨어지게 된다.
즉, 상 변화 물질(RGST1)이 셋 상태가 된다. 그러면 제 2 미러 트랜지스터(MTR2)의 부하로 작용하는 유효 저항이 작아지고 제 2 전류(ICELL)의 전류 량이 증가한다. 따라서, 데이터라인(DL)의 전압(VA) 레벨이 전원 전압(VDD) 레벨보다 낮아진다. 검출 회로(710)는 데이터라인(DL)의 전압 레벨의 변화를 검출한 후 반전시키고 증폭하여 검출 전압(DETV)으로 출력한다.
검출회로(710)는 데이터 라인(DL)의 전압(VA)을 반전시키고 증폭하여 검출 전압(DETV)으로서 출력한다. 이와 같은 기능을 수행하는 검출 회로(710)에는 센스 앰프 회로(DTR)를 비롯하여 다양한 종류의 회로가 있을 수 있다. 따라서, 도 9에서 보이듯이, 검출 전압(DETV)의 전압 레벨은 제 2 전압 레벨에서 제 1 전압 레벨로 변화된다. 상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 낮은 전압 레벨이다.
컨트롤러(720)는 검출 전압(DETV)의 전압 레벨이 제 2 전압 레벨에서 제 1 전압 레벨로 변화되면 제 1 전류(IREF)의 전류 량을 일정하게 유지시킨다. 제 1 전압 레벨로 변화된 검출 전압(DETV)은 컨트롤러(720)의 전류 발생부(740)의 래치부(LAT)로 인가된다.
제 1 전압 레벨은 제 2 전압 레벨보다 높은 레벨이며 래치부(LAT)는 제 1 전압 레벨의 검출 전압(DETV)을 하이 레벨로 인식한다. 그러면, 래치부(LAT)는 제 1 노드(N1)를 로우 레벨로 만들고 제어 트랜지스터(CTR)는 턴 오프 된다.
제 1 전류(IREF)는 제어 트랜지스터(CTR)가 턴 오프 되는 순간제 3 노드(N3)의 전압 레벨을 일정한 레벨로 유지시키며, 이때 결정되는 제 2 미러 트랜지스터(MTR2)의 게이트 전압 레벨에 의해서 제 2 전류(ICELL)의 전류량이 결정 된다.제 2 전류(ICELL)에 대응되는 전압의 레벨이 상 변화 물질의 문턱 전압 레벨을 넘자마자(상 변화 물질이 셋 상태로 변화되자마자) 일정하게 유지되므로 좁은 셋 윈도우(set window)에서도 상 변화 물질이 안정된 셋 상태를 유지할 수 있다. 도 8을 참조하면, 상 변화 물질에 연결된 데이터 라인(DL)의 전압(VA)과 검출 전압(DETV), 제 1 전류(IREF)와 제 2 전류(ICELL)의 파형이 도시된다. (ⅰ)의 파형이 지시하는 상 변화 물질의 문턱 전압 레벨이 (ⅱ)의 파형이 지시하는 상 변화 물질의 문턱 전압 레벨보다 낮다.
본 발명의 반도체 메모리 장치(700)는 각각의 상 변화 물질의 문턱 전압 레벨에 대응되는 제 2 전류(ICELL) 즉, 셋 전류를 인가할 수 있으므로 각각의 상 변화 물질을 안정된 셋 상태로 유지시킬 수 있다. (ⅰ)파형의 상 변화 물질과 (ⅱ)파형의 상 변화 물질이 서로 문턱 전압 레벨이 달라서 데이터 라인(DL)의 전압(VA) 레벨이 변화되는 시점이나 검출 전압(DETV)의 전압 레벨이 변화되는 시점이 다르지만 반도체 메모리 장치(700)의 동작 원리는 동일하다.
데이터 라인(DL)의 전압(VA) 레벨이 변화되면 검출 회로(710)는 데이터 라인(DL) 전압(VA) 레벨 변화를 반전시키고 증폭하여 검출 전압(DETV)으로 출력한다. 검출 전압(DETV)의 전압 레벨이 변화되는 순간 컨트롤러(720)는 조금씩 감소되는 제 1 전류(IREF)의 전류 량을 일정하게 유지시킨다. 그러면 제 2 전류(ICELL)의 전류 량도 일정하게 유지된다.각각의 셀의 상 변화 물질의 문턱 전압 레벨이 공정 변수에 따라 산포를 가지지만 본 발명의 실시예에 따른 반도체 메모리 장치(700)는 상 변화 물질을 셋 상태로 만드는 셋 전류의 전류 량을 조절할 수 있으므로 메모리 어레이의 셀들을 안정적으로 셋 상태로 프로그래밍 할 수 있다.
도 7의 검출 회로(710)는 데이터 라인(DL)의 전압 레벨(VA)을 검출한 후 이를 소정의 기준 전압(VREF)과 비교하도록 설계될 수도 있다. 즉, 데이터 라인(DL)의 전압 레벨(VA)이 기준 전압 레벨보다 작아지면 검출 전압(DETV)의 전압 레벨이 제 1 전압 레벨로 변화된다.
기준 전압(VREF)의 레벨은 설계자가 임의로 정할 수 있으며 데이터 라인(DL)에 연결된 상 변화 물질의 문턱 전압 레벨 부근에서 정할 수도 있다.
본 발명의 다른 실시예에 따른 프로그래밍 방법은, 반도체 메모리 장치의 프로그래밍 방법에 있어서 제 1 전류에 응답하여 상기 메모리 장치로 제 2 전류를 인가하는 단계, 상기 제 2 전류가 인가되는 동안 상기 메모리 장치의 상태를 검출하는 단계 및 상기 메모리 장치가 원하는 셋 상태에 있으면 상기 제 1 전류의 전류 량이 일정해지도록 상기 제 1 전류를 제어하는 단계를 구비할 수 있다.
상기 메모리 장치의 상태를 검출하는 단계는 상기 메모리 장치의 상 변화 물질의 저항을 검출한다. 또는 상기 메모리 장치의 데이터 라인 또는 비트라인의 전압을 검출한다. 이러한 상 변화 물질의 저항을 검출하거나 데이터 라인 또는 비트라인의 전압을 검출함에 의하여 상 변화 물질이 셋 상태로 되는 순간을 정확히 검출할 수 있다.
상 변화 물질이 셋 상태로 되는 순간이 검출되면 상 변화 물질로 인가되는 셋 전류를 일정하게 유지시킴으로써 좁은 셋 윈도우(set window)에도 불구하고 각각의 상 변화 물질을 안정된 셋 상태로 유지할 수 있다.
상기 메모리 장치의 상 변화 물질의 저항을 검출하거나 데이터 라인 또는 비트라인의 전압을 검출함에 의해서 상기 상 변화 물질을 셋 상태로 유지시키는 방법은 앞서 설명된 바 있으므로 상세한 설명을 생략한다.
본 발명의 다른 실시예에 따른 프로그래밍 방법은, 메모리 장치의 상 변화 물질로 셋 전류를 인가하는 단계, 상기 셋 전류에 대응되는 전압 레벨과 상기 상 변화 물질의 문턱 전압 레벨을 비교하는 단계 및 상기 셋 전류에 대응되는 전압 레벨이 상기 상 변화 물질의 문턱 전압 레벨보다 커진 순간 상기 셋 전류의 전류 량을 고정시키는 단계를 구비한다.
여기서, 상기 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다. 상기 비교 단계는 상기 셋 전류가 상기 상 변화 물질에 인가되는 동안 상기 상 변화 물질에 연결된 데이터 라인의 전압 레벨을 검출하거나 또는 상기 상 변화 물질에 연결된 비트 라인의 전압 레벨을 검출할 수 있다.
상기 셋 전류에 대응되는 전압 레벨과 상기 상 변화 물질의 문턱 전압 레벨을 비교하는 단계의 동작 및 셋 전류의 전류 량을 고정시키는 단계는 앞서 설명된 바 있으므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 프로그래밍 방법은 상 변화 물질이 셋 상태로 변화되는 순간을 검출하여 상 변화 물질로 인가되는 셋 전류의 전류량을 제어함으로써 점차 좁아지고 있는 상 변화 물질의 셋 윈도우에도 불구하고 상 변화 물질을 안정된 셋 상태로 유지시킬 수 있는 장점이 있다.

Claims (38)

  1. 반도체 메모리 장치의 프로그래밍 방법에 있어서,
    제 1 전류에 응답하여 상기 메모리 장치로 제 2 전류를 인가하는 단계 ;
    상기 메모리 장치의 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 단계 ; 및
    상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되면 상기 제 1 전류의 전류 량을 일정하게 유지시키는 단계를 구비하는 것을 특징으로 하는 프로그래밍 방법.
  2. 제 1항에 있어서, 상기 메모리 장치로 제 2 전류를 인가하는 단계는,
    상기 제 2 전류를 상기 메모리 장치의 상 변화 물질로 인가하는 것을 특징으로 하는 프로그래밍 방법.
  3. 제 1항에 있어서, 상기 메모리 장치로 제 2 전류를 인가하는 단계는,
    상기 메모리 장치의 특정 메모리 셀의 워드 라인을 인에이블 시키는 단계 ; 및
    상기 특정 메모리 셀의 비트라인을 인에이블 시켜 상기 제 2 전류를 인가하는 단계를 구비하는 것을 특징으로 하는 프로그래밍 방법.
  4. 제 1항에 있어서, 상기 제 2 전압 레벨은,
    상기 제 1 전압 레벨보다 낮은 전압 레벨인 것을 특징으로 하는 프로그래밍 방법.
  5. 제 4 항에 있어서, 상기 데이터 라인의 전압 레벨이 제 2 전압 레벨로 되는 순간은,
    상기 제 2 전류에 대응되는 전압 레벨이 상기 특정 메모리 셀의 상 변화 물질의 문턱 전압 레벨보다 커지는 순간인 것을 특징으로 하는 프로그래밍 방법.
  6. 제 1항에 있어서,
    상기 제 1 전류의 전류 량이 일정하게 유지되면 상기 제 2 전류의 전류 량도 일정하게 유지되는 것을 특징으로 하는 프로그래밍 방법.
  7. 제 1항에 있어서, 상기 데이터 라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 단계는,
    상기 제 2 전류가 상기 상 변화 물질에 인가되는 동안 상기 데이터 라인의 전압을 검출하는 것을 특징으로 하는 프로그래밍 방법.
  8. 제 1항에 있어서, 상기 메모리 장치는,
    상 변화 물질을 구비하는 상 변화 메모리 장치인 것을 특징으로 하는 프로그래밍 방법.
  9. 제 1 항에 있어서, 상기 제 2 전류는,
    상기 메모리 장치의 셋 전류 인 것을 특징으로 하는 프로그래밍 방법.
  10. 제 1 항에 있어서,
    상기 메모리 장치의 비트라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되는 지를 판단하는 단계를 더 구비하는 것을 특징으로 하는 프로그래밍 방법.
  11. 반도체 메모리 장치의 상태를 검출하여 검출 전압을 발생하는 검출 회로 ; 및
    제 1 전류에 응답하여 상기 메모리 장치로 제 2 전류를 인가하며 상기 검출 전압에 응답하여 상기 제 1 전류의 전류 량을 제어하는 컨트롤러를 구비하고,
    상기 컨트롤러는, 상기 메모리 장치가 원하는 상태에 있으면 상기 제 1 전류의 전류 량을 일정하게 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    메모리 어레이를 더 구비하고, 상기 메모리 어레이는 결정 상태와 비 정질 상태의 두 가지 상태를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서, 상기 검출 회로는,
    상기 메모리 어레이의 데이터 라인의 전압을 검출하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 검출 회로는,
    센스 앰프 회로를 구비하며, 상기 데이터 라인의 전압을 반전시키고 증폭하여 상기 검출 전압으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 컨트롤러는,
    상기 검출 전압의 전압 레벨이 제 2 전압 레벨에서 제 1 전압 레벨로 변화되면 상기 제 1 전류의 전류 량을 일정하게 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15항에 있어서, 상기 제 2 전압 레벨은,
    상기 제 1 전압 레벨보다 낮은 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 검출 전압의 전압 레벨이 제 1 전압 레벨로 되는 순간은,
    상기 제 2 전류에 대응되는 전압 레벨이 상기 데이터 라인에 연결된 상 변화 물질의 문턱 전압 레벨보다 커지는 순간인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서, 상기 컨트롤러는,
    상기 검출 전압에 응답하여 상기 제 1 전류의 전류 량을 제어하는 전류 발생부 ; 및
    제 1 구동 신호 및 상기 제 1 전류에 응답하여 상기 제 2 전류를 발생하는 전류 미러부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 전류 발생부는,
    셋 펄스와 제 2 구동 신호 및 상기 검출 전압에 응답하여 제 1 노드의 전압 레벨을 제어하는 래치부 ;
    제 1 노드에 게이트가 연결되고 제 2 노드에 제 1 단이 연결되며 접지 전압에 제 2 단이 연결되는 제어 트랜지스터 ; 및
    제 2 노드와 제 3 노드 사이에 직렬 연결되며 상기 제 2 노드와 제 3 노드에 전류 패스를 형성하는 제 1 및 제 2 트랜지스터를 구비하고,
    상기 제어 트랜지스터는,
    상기 셋 펄스가 활성화되면 턴 온 되어 상기 제 1 전류를 흐르게 하고 상기 검출 전압이 제 1 레벨로 되면 턴 오프 되어 상기 제 1 전류를 일정한 레벨로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19항에 있어서, 상기 전류 미러부는,
    전원 전압에 제 1 단이 연결되고 게이트에 상기 제 1 구동 신호를 반전시킨 신호가 인가되며 제 2 단이 상기 제 3 노드에 연결되는 제 1 미러 트랜지스터 ;상기 제 3 노드와 상기 전원 전압 사이에 연결되는 커패시터 ; 및
    상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 3 노드에 연결되며 제 2 단이 상기 검출 회로에 연결되는 제 2 미러 트랜지스터를 구비하고,
    상기 제 2 미러 트랜지스터의 제 2 단은,
    상기 데이터 라인에 연결되며, 상기 데이터 라인으로 상기 제 2 전류를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 15 항에 있어서, 상기 검출 전압의 전압 레벨이 제 1 전압 레벨로 되는 순간은,
    상기 데이터 라인의 전압 레벨이 소정의 기준 전압 레벨보다 작아지는 순간이며,
    상기 기준 전압 레벨은 상기 데이터 라인에 연결된 상 변화 물질의 문턱 전압 레벨 부근에서 정해지는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 11항에 있어서, 상기 메모리 장치는,
    상 변화 물질을 구비하는 상 변화 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 11 항에 있어서, 상기 제 2 전류는,
    상기 메모리 장치의 셋 전류 인 것을 특징으로 하는 반도체 메모리 장치.
  24. 반도체 메모리 장치의 프로그래밍 방법에 있어서,
    제 1 전류에 응답하여 상기 메모리 장치로 제 2 전류를 인가하는 단계 ;
    상기 제 2 전류가 인가되는 동안 상기 메모리 장치의 상태를 검출하는 단계 ; 및
    상기 메모리 장치가 원하는 셋 상태에 있으면 상기 제 1 전류의 전류 량이 일정해지도록 상기 제 1 전류를 제어하는 단계를 구비하는 것을 특징으로 하는 프 로그래밍 방법.
  25. 제 24항에 있어서, 상기 메모리 장치의 상태를 검출하는 단계는,
    상기 메모리 장치의 저항을 검출하는 것을 특징으로 하는 프로그래밍 방법.
  26. 제 25항에 있어서, 상기 검출된 저항은,
    상기 메모리 장치의 상 변화 물질의 저항인 것을 특징으로 하는 프로그래밍 방법.
  27. 제 26항에 있어서, 상기 상 변화 물질의 저항이 제 1 레벨에서 제 2 레벨로 변화되면 상기 메모리 장치가 원하는 셋 상태에 있는 것으로 판단하며,
    상기 제 2 레벨은 상기 제 1 레벨보다 낮은 저항 레벨인 것을 특징으로 하는 프로그래밍 방법.
  28. 제 27 항에 있어서, 상기 저항 레벨이 제 2 레벨로 되는 순간은,
    상기 제 2 전류에 대응되는 전압 레벨이 상기 상 변화 물질의 문턱 전압 레벨보다 커지는 순간인 것을 특징으로 하는 프로그래밍 방법.
  29. 제 24항에 있어서, 상기 메모리 장치의 상태를 검출하는 단계는, 상기 메모리 장치의 데이터 라인 또는 비트 라인의 전압을 검출하는 것을 특징으로 하는 프 로그래밍 방법.
  30. 제 29항에 있어서, 상기 데이터 라인 또는 비트라인의 전압 레벨이 제 1 전압 레벨에서 제 2 전압 레벨로 변화되면 상기 메모리 장치가 원하는 셋 상태에 있는 것으로 판단하며,
    상기 제 2 전압 레벨은,
    상기 제 1 전압 레벨보다 낮은 전압 레벨인 것을 특징으로 하는 프로그래밍 방법.
  31. 제 30 항에 있어서, 상기 데이터 라인 또는 비트라인의 전압 레벨이 제 2 전압 레벨로 되는 순간은,
    상기 제 2 전류에 대응되는 전압 레벨이 상기 특정 메모리 셀의 상 변화 물질의 문턱 전압 레벨보다 커지는 순간인 것을 특징으로 하는 프로그래밍 방법.
  32. 제 31항에 있어서, 상기 메모리 장치로 제 2 전류를 인가하는 단계는,
    상기 제 2 전류를 상기 데이터 라인 또는 비트라인에 연결된 상 변화 물질로 인가하는 것을 특징으로 하는 프로그래밍 방법.
  33. 제 24항에 있어서,
    상기 제 1 전류의 전류 량이 일정하게 유지되면 상기 제 2 전류의 전류 량도 일정하게 유지되는 것을 특징으로 하는 프로그래밍 방법.
  34. 제 24항에 있어서, 상기 메모리 장치는,
    상 변화 물질을 구비하는 상 변화 메모리 장치인 것을 특징으로 하는 프로그래밍 방법.
  35. 반도체 메모리 장치의 프로그래밍 방법에 있어서,
    상기 메모리 장치의 상 변화 물질로 셋 전류를 인가하는 단계 ;
    상기 셋 전류에 대응되는 전압 레벨과 상기 상 변화 물질의 문턱 전압 레벨을 비교하는 단계 ; 및
    상기 셋 전류에 대응되는 전압 레벨이 상기 상 변화 물질의 문턱 전압 레벨보다 커진 순간 상기 셋 전류의 전류 량을 고정시키는 단계를 구비하는 것을 특징으로 하는 프로그래밍 방법.
  36. 제 35항에 있어서, 상기 비교 단계는,
    상기 셋 전류가 상기 상 변화 물질에 인가되는 동안 상기 상 변화 물질에 연결된 데이터 라인의 전압 레벨을 검출하는 것을 특징으로 하는 프로그래밍 방법.
  37. 제 35항에 있어서, 상기 비교 단계는,
    상기 셋 전류가 상기 상 변화 물질에 인가되는 동안 상기 상 변화 물질에 연 결된 비트 라인의 전압 레벨을 검출하는 것을 특징으로 하는 프로그래밍 방법.
  38. 제 35항에 있어서, 상기 메모리 장치는,
    상 변화 물질을 구비하는 상 변화 메모리 장치인 것을 특징으로 하는 프로그래밍 방법.
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