KR20060105570A - 비트 특정 기준 레벨을 이용하여 메모리를 판독하는 방법 - Google Patents

비트 특정 기준 레벨을 이용하여 메모리를 판독하는 방법 Download PDF

Info

Publication number
KR20060105570A
KR20060105570A KR1020060028866A KR20060028866A KR20060105570A KR 20060105570 A KR20060105570 A KR 20060105570A KR 1020060028866 A KR1020060028866 A KR 1020060028866A KR 20060028866 A KR20060028866 A KR 20060028866A KR 20060105570 A KR20060105570 A KR 20060105570A
Authority
KR
South Korea
Prior art keywords
voltage
memory
line
current
level
Prior art date
Application number
KR1020060028866A
Other languages
English (en)
Other versions
KR100814608B1 (ko
Inventor
타일러 로리
와드 디. 파킨슨
페르디난도 베데스치
클라우디오 레스타
로베르토 가스탈디
귈리오 카사그란데
Original Assignee
오보닉스, 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오보닉스, 아이엔씨. filed Critical 오보닉스, 아이엔씨.
Publication of KR20060105570A publication Critical patent/KR20060105570A/ko
Application granted granted Critical
Publication of KR100814608B1 publication Critical patent/KR100814608B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

판독 전류가 변경된 후에 트리거되지 않은 상변화 메모리의 선택된 비트를 판독하기 위해, 하나의 판독 전류를 이용하여 선택된 비트에 액세스하는 것에서 유도된 전압을 사용할 수 있다. 결과로서, 서로 다른 기준 전압들을 사용하여 더 높은 저항 대 더 적은 저항의 선택된 셀의 상태를 감지할 수 있다. 몇몇 실시예에서, 결과로서 생긴 판독 윈도우 또는 마진은 개선될 수 있다.
기준 전압, 판독 전류, 스트로브, 셋 비트, 리셋 비트

Description

비트 특정 기준 레벨을 이용하여 메모리를 판독하는 방법{USING A BIT SPECIFIC REFERENCE LEVEL TO READ A MEMORY}
도 1은 본 발명의 일 실시예에 대한 회로도.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 전압 기준 생성기에 대한 회로도.
도 3a는 본 발명의 일 실시예에 따른 선택된 컬럼에 대한 전압 대 시간의 도면.
도 3b는 본 발명의 일 실시예에 따른 선택된 컬럼에 대한 컬럼 전류 대 시간의 도면.
도 3c는 본 발명의 일 실시예에 따른 샘플 및 보유 스트로브 전압 대 시간의 도면.
도 3d는 본 발명의 일 실시예에 따른 R 스트로브 래치 전압 대 시간의 도면.
도 4는 본 발명의 일 실시예에 따른 시스템 도면.
<도면의 주요 부분에 대한 부호의 설명>
40 : VREF 생성기
42 : 비교기
44 : 래치
본 발명은 일반적으로, 반도체 메모리에 관한 것이다.
상변화 메모리 장치는 상변화 재료, 즉, 대체로 비결정질(amorphous)인 상태와 대체로 결정질인 상태 사이에서 전기적으로 전환될 수 있는 재료를 전자 메모리로서 사용한다. 한 응용에서, 메모리 구성요소의 한 유형은, 대체로 비결정질인 국부 규칙성(local order)과 대체로 결정질인 국부 규칙성 사이에서, 또는 완전한 비결정질인 상태와 완전한 결정질인 상태 사이의 전체 범위에서 검출가능한 상이한 국부 규칙성 상태들 사이에서 전기적으로 전환될 수 있는 상변화 재료를 이용한다.
그러한 응용에 적합한 일반적인 재료는 다양한 칼코게나이드 요소를 포함한다. 상변화 재료의 상태는 또한, 비휘발성이다. 메모리가 저항 값을 나타내는 결정질, 반-결정질(semi-crystalline), 비결정질 또는 반-비결정질(semi-amorphous)인 상태로 셋팅되면, 그 값은 전력이 제거되더라도 재프로그래밍될 때까지 유지된다. 이것은 프로그래밍된 값이 재료의 상(phase) 또는 물리적 상태(예를 들어, 결정질 또는 비결정질)를 나타내기 때문이다.
직렬로 연결된 OTS(ovonic threshold switch) 선택 스위치 및 메모리 구성요소를 갖는 박막 메모리용의 통상적인 감지 회로는, 셀에 액세스함으로써 도달된 컬럼 전압 또는 전류로부터 셀 상태를 비교하고 구별하는 고정 기준 전압 또는 전류를 사용할 수 있다. 판독 윈도우는 예를 들어 저항이 더 큰 비트를 통해 전류를 가한 것과, 저항이 더 낮은 비트에 전류를 가한 것의 전압 차분이다. 마진은 기본적으로, 셀 그룹 또는 블럭 내의 (가장 가까운) 감지 앰프 트립(trip) 포인트에 대한 최악의 경우의 비트(worst case bit)에 의해 판정된다. 예를 들어, 저항이 더 낮은 리셋 비트와 더 낮은 OTS 보유 전압이 시리즈를 이루거나, 저항이 더 큰 셋 비트와 더 높은 OTS 보유 전압이 시리즈를 이루면 판독 윈도우의 크기에 악영향을 주어, 마진, 수율 및 전계 안정도를 감소시킬 수 있다. 주어진 그룹 또는 블럭 내에서 판독되는 셀들의 선택 장치에 대한 임계 및 보유 전압의 변동은 판독 윈도우로부터 제거한다.
따라서, 판독 윈도우 또는 판독 마진이, 주어진 메모리 셀들의 어레이, 그룹 또는 블럭에 걸친 비트-대-비트 변동에 더 독립적이게 할 필요가 있다.
도 1을 참조하면, 메모리(10)는 본 발명의 일 실시예에 따라 로우(16) 및 컬럼(14)으로 배열된 메모리 셀들(12)의 어레이를 포함할 수 있다. 비교적 작은 어레이가 도시되어 있지만, 본 발명은 어떤 특정 크기의 어레이로 제한되지 않는다. 본 명세서에서 "로우" 및 "컬럼"이라는 용어가 사용되지만, 이것은 단지 설명적인 것으로 의도되며 감지되는 어레이의 유형 및 스타일 측면에서 제한적이지 않다.
셀(12)은 선택 장치를 갖는 상변화 메모리 셀을 포함하는 임의의 메모리 셀일 수 있다. 상변화 메모리 셀의 예는 칼코게나이드 메모리 셀(12b) 및 임계 장치(threshold device)(12a)를 사용하는 셀을 포함한다. 임계 장치는, 비결정질에서 결정질로의 상변화를 나타내지 않고 장치 내의 전류 흐름이 임계 장치(12a)의 보유 전류를 초과하는 동안만 지속하는 전도성에서의 급속한 전계 유발(electric field initiated) 변화를 겪는 칼코게나이드로 구성될 수 있는 OTS(ovonic threshold switch)이다.
도시되어 있는 경우에서 셀(12)은 액세스, 선택 또는 임계 장치(12a) 뿐만 아니라, 1비트 이상의 데이터를 저장하는 메모리 감지 장치(12b)도 포함한다. VDES에 소거 및 선택해제를 기록할 수 있게 하기 위해, 컬럼(14) 상에 트랜지스터(46) 집합이 배치될 수 있다. 로우 상에도 유사한 트랜지스터 집합이 배치될 수 있다. 선택해제 전압은 로우와 컬럼 둘 다에 대해 V/2가 되도록 선택될 수 있다. 대안으로, 스탠바이 누설은 증가하지만 선택 전압 마진을 더 좋게 하기 위해, 선택해제 컬럼 전압은 V/3일 수 있고, 로우 전압은 2V/3일 수 있고, 또한, 그것의 변화도 가능하다.
일 실시예에서, 감지 장치(12b)에서 사용된 상변화 재료는 비휘발성 메모리 데이터 저장소에 적합할 수 있다. 상변화 재료는 예를 들어, 열, 빛, 전압 전위, 또는 전류와 같은 에너지의 인가를 통해 변경될 수 있는 전기적 속성(예를 들어, 저항)을 갖는 재료일 수 있다.
상변화 재료의 예는 칼코게나이드 재료를 포함할 수 있다. 칼코게나이드 재료는 주기율표의 VI족으로부터의 적어도 하나의 원소를 포함하는 재료일 수도 있고, 칼코겐 원소들 중 하나 이상, 예를 들어, 텔루륨, 황 또는 셀레늄 원소들 중 임의의 것을 포함하는 재료일 수도 있다. 칼코게나이드 재료는 전력이 제거된 후 에도 보유되어 있는 정보를 저장하는 데 사용될 수 있는 비휘발성 메모리 재료일 수 있다.
일 실시예에서, 상변화 재료는 TexGeySbz(텔루륨-게르마늄-안티몬) 재료 또는 2,2,5와 같은 GeSbTe 합금의 클래스로부터의 칼코게나이드 요소 조성일 수 있지만, 본 발명의 범주는 이러한 재료만으로 제한되지 않는다.
일 실시예에서, 메모리 재료가 비휘발성, 상변화 재료이면, 메모리 재료는 전기 신호를 그 메모리 재료에 인가함으로써 적어도 둘 이상의 메모리 상태들 중 하나로 프로그래밍될 수 있다. 전기 신호는 메모리 재료의 상(phase)을 대체적으로 결정질인 상태와 대체적으로 비결정질인 상태 사이에서 변화시킬 수 있는데, 여기서, 대체적으로 비결정질인 상태에서의 메모리 재료의 전기적 저항은 대체적으로 결정질인 상태에서의 메모리 재료의 저항보다 더 크다. 따라서, 이 실시예에서, 메모리 재료는 정보의 디지털 또는 아날로그 저장을 제공하기 위해, 일정 범위의 저항 값 내에서 다수의 저항 값들 중 특정한 한 값으로 변경되도록 적응될 수 있다. 4개 또는 그 이상의 저항 범위를 사용하면, 물리 셀 당 둘 이상의 논리적 비트를 저장할 수 있다.
재료의 상태 또는 상을 변화시키도록 메모리 재료를 프로그래밍하는 것은 라인(14, 16)에 전압 전위를 인가하거나 전류를 가하여 메모리 재료 양단에 전압 전위를 생성함으로써 달성될 수 있다. 전류는 인가된 전압 전위 또는 가해진 전류에 응답하여 메모리 재료의 일부분을 통해 흐를 수 있고, 결국 메모리 재료가 가열될 수 있다.
이 제어된 가열 및 후속하는 제어된 냉각은 메모리 재료의 메모리 상태 또는 상을 변화시킬 수 있다. 메모리 재료의 상 또는 상태를 변화시키면 메모리 재료의 전기적 특성을 변화시킬 수 있다. 예를 들어, 재료의 저항은 메모리 재료의 상을 변화시킴으로써 변경될 수 있다. 상변화 메모리 재료의 전부 또는 일부분은 기록 펄스 동안 변화할 수 있다(즉, 상부 또는 하부 전극에 인접한 감지 장치(12b)의 부분/영역만이 기록 동작 동안 상변화될 수 있음). 일 실시예에서, 주로 상변화를 겪는 메모리 재료의 부분은 더 작은 전극에 인접한 영역이다. 메모리 재료는 프로그램가능한 저항 재료 또는 상변화 메모리라고도 지칭될 수 있다.
일 실시예에서, 프로세서등으로부터의 기록 명령어에 응답하여, 선택된 로우 라인(16)에 약 0볼트를 인가하고 컬럼 라인(14)에 약 2ma를 가함으로써, 약 1.5볼트의 전위 차로 가해진 전압 펄스 또는 전류가 감지 장치(12b)의 한 부분에 인가될 수 있다. 인가된 전압 전위에 응답하여 메모리 재료를 통해 흐르는 전류는 결국 메모리 재료를 가열시킬 수 있다. 이 가열 및 후속하는 냉각은 재료의 메모리 상태 또는 상을 변화시킬 수 있다.
"리셋" 상태에서, 메모리 재료는 비결정질 또는 반-비결정질인 상태일 수 있다. "셋" 상태에서, 메모리 재료는 결정질 또는 반-결정질인 상태일 수 있다. 비결정질 또는 반-비결정질인 상태의 메모리 재료의 저항은 결정질 또는 반-결정질인 상태의 재료의 저항보다 더 클 수 있다. 리셋(또는 0) 및 셋(또는 1)을 비결정질 및 결정질인 상태에 각각 연결시키는 것은 관습이다. 다른 관습이 채용될 수 있 다.
전류로 인해, 메모리 재료는 2ma와 같은 비교적 더 높은 기록 전류의 인가를 통해 비교적 더 높은 온도로 가열될 수 있고, 후속적으로, 예를 들어, 10nsec 미만인 트레일링 에지(trailing edge)의 사용을 통해 빨리 전류를 턴오프함로써 빠른 레이트로 냉각되어, 메모리 재료를 비결정화 및 "재설정"할 수 있다. 결정화 온도가 비교적 더 낮아지도록 하기 위해, 2ma와 같은 재설정 전류보다 더 낮은 전류를 이용하여 볼륨 또는 메모리 재료를 가열하여 메모리 재료를 결정화 및 "설정"할 수 있다. 다르게, 재설정 2ma 값에 더 가까운 전류를 이용하고, 빠르게 파형을 종료하기 전에 전류 펄스의 트레일링 에지가 500nsec 내와 같이 비교적 천천히 피크 값의 30% 이하로 떨어지게 함으로써, 더 양호한 설정 상태가 생길 수 있다.
메모리 재료의 볼륨을 통한 전류 흐름 및 기간의 양을 변경하거나, (선택된 메모리 구성요소의 냉각 레이트에 영향을 주도록) 프로그래밍 전류 또는 전압 펄스의 트레일링 에지의 에지 레이트를 조정함으로써, 정보를 저장하기 위한 메모리 재료의 다양한 저항이 획득될 수 있다. 리셋 전류 펄스를 더 빨리 종료하고, 셋 전류 펄스의 트레일링 에지의 빠른 부분을 완료하는 것을 돕기 위해, 트랜지스터(46)가 활성화되어 Vdes에 대해 컬럼을 단락시킬 수 있다 (로우도 마찬가지로 선택해제될 수 있음).
메모리 재료 내에 저장된 정보는 메모리 재료의 저항을 측정함으로써 판독될 수 있다. 일례로서, 판독 전류 컴플라이언스를 갖는 판독 전압, 또는 전류원으로부터의 판독 전류는 선택된 로우 및 컬럼 라인(14 및 16)을 이용하여 메모리 재료 에 제공될 수 있고, 결과로서 생긴 메모리 재료 양단의 판독 전압은 예를 들어, 비교기(42)를 이용하여 기준 전압에 대해 비교될 수 있다. 판독 전압은 선택된 감지 장치(12b)에 의해 나타난 저항에 비례할 수 있다.
낮은 전압 또는 낮은 전기장 체제에서, 몇몇 실시예에서 OTS 또는 그 등가물일 수 있는 임계 장치(12a)는 오프되고 매우 높은 저항을 나타낼 수 있다. 오프 저항은 임계 전압의 절반의 바이어스 시에, 예를 들어 50,000옴 내지 10기가옴 이상에 이를 수 있다.
장치(12a)는 그 양단의 전압이 임계 전압을 초과할 때까지, 또는 장치(12a)를 통하는 임계 전류가 그것을 전도성은 높고 저항은 낮은 온 상태로 전환 또는 "트리거"할 때까지 오프 상태로 남아있을 수 있다. 이 온 상태는 1볼트 등의 VH 보유 전압과 시리즈를 이루고, Ihold(IH)보다 더 큰 전류가 장치를 통해 흐르는 동안 지속한다. IH(ots)는 칼코게나이드 또는 전극 조성 및 크기를 통해 장치(12a)의 ITH(ots)보다 더 적도록 조정되어, 높은 임피던스 전류원에 의해 구동되는 경우 온으로 트리거한 후에 진동을 감소킬 수 있다.
턴온 또는 트리거 후에, 장치(12a)의 전압은 보유 전압 VH라고 불리는 더 낮은 전압으로 하강하며, 동적 저항이 매우 낮아지고 자주 1000옴보다 작아지기 때문에(이제 보유 전압 VH와 시리즈를 이룸) 전류 흐름과 거의 상관없이 이 보유 전압과 매우 가깝게 남아있는다. 본 발명의 일 실시예에서, 일례로서, 임계 전압은 3 볼 트 정도일 수 있고, 보유 전압은 2.7볼트 정도일 수 있다. 이와 같이, 장치(12a)의 VTH에 가까운 장치(12a)의 더 높은 VH는 각각의 메모리 셀(비트)에서 직렬로 하나 이상의 OTS 선택 장치(12a)를 이용할 수 있으며, 직렬인 각각의 장치(12a)는 약 0.9V의 VH 및 약 1V의 VTH를 갖는다.
임계설정 또는 트리거 후에, ITH 이상이 선택 장치(12a)를 통과하게 함으로써, 구성요소의 전압은 VTH(예를 들어, 3V)로부터 그것의 보유 전압(VH)(예를 들어, 2.7V)까지 감소 또는 스냅백(snapback)할 것이다. 감소된 스냅백(여기서는 예를 들어, 0.3V)은, 그 스냅백이 감지 장치(12b)의 VTH(oum)을 초과하지 않는다는 것을 보장하는 것이 바람직하다. 그렇지 않으면, 더 큰 스냅백 전압이 oum 메모리를 온(임계)으로 트리거할 것이며, 그것의 상태를 용량성의 변위 전류로 인한 반복되는 판독으로 혼란시키는 경향이 있을 것이다.
스냅백 영역을 통과한 후에, 온 상태에서, 장치(12a) 전압 강하는 장치를 통과하는 전류가 심지어 비교적 높은 전류 레벨에까지 증가할 때에도 보유 전압과 가깝게 유지된다. 매우 높은 전류 레벨 이상에서, 장치는 온으로 남아있지만, 한정적이고 증가하는 동적 저항을 표시할 수 있고, 증가하는 전류와 함께 전압 강하도 증가한다. 장치(12a)를 통한 전류가 선택 장치(12a) 재료 및 장치(12a)를 형성하는 데 이용된 상부 및 하부 전극의 면적 및 조성에 의존하는 특성 보유 전류 값 미만으로 감소할 때까지, 장치(12a)는 온으로 남아있을 수 있다.
본 발명의 몇몇 실시예에서, 임계 장치(12a)는 상을 변화시키지 않는다. 그것은 영구적으로 비결정질로 남아있고, 그것의 전류-전압 특성은 그것의 동작 수명 동안 내내 동일하게 남아있을 수 있다.
예로서, 각각의 원자 퍼센트가 16/13/15/1/55인 TeAsGeSSe로 형성된 700 암스트롱 두께를 갖는 .2 마이크로미터 직경의 장치(12a)에 있어서, 서브-마이크론 장치에 대한 보유 전류는 일 실시예에서, 0.1 내지 1 마이크로-암페어(uA) 정도일 수 있다. 이 보유 전류 미만에서, 장치(12a)는 턴오프되고, 저전압 저전기장의 고저항 체계로 돌아간다.
장치(12a)에 대한 임계 전류는 일반적으로 더 높을 수 있지만, 보유 전류와 동일한 정도일 수 있다. 보유 전류는 상부 및 하부 전극 재료 및 칼코게나이드 재료와 같은 공정 변수를 변화시킴으로써 변경될 수 있다. 장치(12a)는, 금속 산화물 반도체 전계효과 트랜지스터 또는 바이폴라 접합 트랜지스터 또는 반도체 다이오드와 같은 통상적인 액세스 장치에 비해, 장치의 주어진 영역에 대해 온으로 트리거되고 난 후에, 높은 "온 전류"와 비교적 낮은 dV/dI 저항을 제공할 수 있다. 그러나, 그러한 다른 장치들도, 메모리가 칩의 비교적 작은 부분을 차지하여 최소의 공정 변화가 요구되는 내장형 메모리 응용에서와 같은 몇몇 실시예에서 사용될 수 있다.
디코더(18)는 각각의 컬럼에 관련된 트랜지스터(20)를 이용하여 요구된 컬럼을 선택하기 위해 어드레스 신호를 수신한다. 리셋 기록 전류원(22), 셋 기록 전류원(24) 및 판독 전류원(26)는 공통의 디코딩된 노드(66)에 연결되고, 따라서, 이 예에서는 컬럼(14c)과 같은 선택된 컬럼에 연결된다. 물론, 실제 실시에서의 전류원은 프로세서와 같은 외부의 메모리 사용자로부터의 명령에 응답하여 필요 시에 선택된 컬럼에 연결될 것이다. 또한, 전원 및 접지, 타이밍 신호 및 펌핑된 전압과 같은 통상적인 집적 회로 기능들도 제공된다.
트랜지스터(28 및 38 및 39)는 전류원(22, 24 또는 26)에 의해 생성된, 선택된 컬럼(14)으로의 요구된 전류를 선택하는 온/오프 스위치이다. 게이트(36)는 판독 전류원(26)를 인에이블링하는 트랜지스터(39)를 위한 제어 회로를 제공한다. 게이트(36)는 인에이블 회로(34)에 의해 구동되고, 온-칩 타이밍(49) 뿐만 아니라, 외부 프로세서와 같은 오프-칩으로부터의 명령에 의해 제어 및 개시된다.
게이트(36)로부터의 출력은 또한, 트랜지스터(28 또는 38)를 온시킴으로써 기록 사이클 동안 기록 전류원(22 또는 24)를 인에이블링하는 Din 게이트(25 및 26)에 인에이블을 제공한다. 전류원(22)는 10nsec 미만과 같은 빠른 트레일링 에지 레이트를 갖는 더 높은 전류(예를 들어, 2ma)를 갖는다. 전류원(24)는 기록 사이클 종료시에 기록 전류 펄스를 턴오프하는 더 낮은 전류 또는 (예를 들어, 500nsec보다 큰) 느린 트레일링 에지를 갖는다. 입/출력 제어(32)는 Din 게이트를 구동시키는 Din 회로(30)에 연결되어, 선택된 셀에 어떤 상태를 기록할지를 판정한다.
도 1에 도시된 일 실시예에서 비교기(42) 형태인 감지 증폭기는, 전압이 판독중인 선택된 컬럼(예르르 들어, 14c)으로부터 하나의 입력을 수신하고, 기준 전압 생성기(40)로부터 제2 입력, 즉, VREF를 수신한다. 다른 실시예에서, 비교기 (42) 또는 기준 전압 생성기(40)는 각각의 컬럼(14)마다 제공될 수 있지만, (도시된 바와 같이) 관련된 레이아웃 영역을 최소화하기 위해 컬럼 라인들의 어레이 전체에서 공유될 수 있다.
기준 전압 생성기(40)는 선택된 컬럼(14)으로부터 전압 VR을 수신한다. 이 입력을 이용하여, 기준 전압 생성기(40)는 다른 비교기(42) 입력에 출력 전압 VREF를 생성한다. 기준 전압 생성기(40)는 도 3c의 적절한 시간 t3에서 볼륨 전압 VR을 트랩하기 위해 샘플 및 보유(sample and hold, SH) 스트로브에 의해 스트로브된다. 비교기(42)로부터의 출력은 데이터 출력 래치(44)를 구동시키고, 출력이 구동될 수 있는 때를 나타내기 위해 출력 인에이블(OE) 신호(레디(ready)/비지(busy) 신호)를 제공할 수 있다. 다르게는, OE는 통상적으로 프로세서에 의해 공급되어, 출력 버스 드라이버를 인에이블링할 수 있다.
통상적으로 프로세서에 의해 몇몇 형태들 중 한 형태로 제공되는 판독 페치 신호의 등가물에 의해 판독 페치 사이클이 시작된다. 예를 들어, Write가 '높음(high)'인 경우 판독 사이클이 개시될 수 있고, 어드레스 변환 검출기가 들어오는 어드레스 핀(pin)을 감지하는 경우 하나 이상의 어드레스가 변경된다. 그렇지 않으면, 판독은 판독 페치 클럭 입력 신호를 어써트함으로써 개시될 수 있다.
래치(44)로부터의 I/O 상의 데이터 출력 신호는 판독(R) 스트로브에 의해 인에이블링된다. 데이터 입출력이 동일한 I/O 핀 상에서 공유되는 경우, 프로세서로부터와 같이 외부적으로 제공된 OE는 출력 드라이브를 인에이블링할 수 있다.
메모리 셀 내의 데이터는 '낮음(low)'으로 된 선택된 로우(16), 및 판독 전 류원(26)에 의해 셀 임계 장치(12a)를 트리거할 만큼 충분히 높게 구동되는 선택된 컬럼(14)에 의해 액세스된다. 반전된 전압을 사용하고 n-채널 트랜지스터 대신에 p-채널 트랜지스터를 이용하는 것과 같은 다른 실시예에서, 신호의 방향 및 상대적 극성은 달라질 수 있다. 다르게, 선택 장치는 예를 들어, n-채널 트랜지스터 또는 바이폴라 다이오드일 수 있으며, 이 때 로우 선택 신호는 적절하게 조정된다.
도 2의 생성기(40)는 선택된 컬럼(14)으로부터 기준 신호 전압 VR을 수신하여, 기준 신호가 기본적으로, 저항기 분할기(52)에 의해 생성된 전압 변환에 의해 오프셋된 컬럼 전압을 추적할 수 있도록 한다. 선택된 컬럼 전압은 제1 증폭기(50) 및 제2 증폭기(54)에 의해 버퍼링된다. 증폭기(50)와 증폭기(54) 둘 다는 단위 이득 증폭기일 수 있다. 증폭기(54)는 저항기 분할기(52)로부터 그것의 전압을 수신한다. 저항기 분할기가 도시되어 있지만, 감소된 전력 및 더 양호한 레이아웃 효율성을 위해 커패시터 분할기를 포함하는 다른 전압 분할기가 사용될 수 있다.
병렬로 연결된 p-채널 트랜지스터(56)와 n-채널 트랜지스터(57)로 구성된 멀티플렉서(55)는 도 3c에 도시된 타이밍으로 샘플 및 보유(SH) 스트로브 신호에 의해 제어된다. 증폭기(54)로부터의 레벨을 보유하기 위해, SH 스트로브는 시간 t3에서 멀티플렉서를 폐쇄하고, 커패시터(58) 상의 전압, 즉, 나중에 컬럼과의 후속적인 비교를 위해 저장되는 전압을 트랩한다. 일 실시예에서, 커패시터(58)는 판독 전류가 변경된 후에 비교된 컬럼 전압을 생성하는 데 필요한 시간동안 특별한 감소없이 기준 전압 신호를 저장하기 위해, 0.001의 마이크로 패러드일 수 있다. 이 나중의 컬럼 전압과의 비교를 위해, VREF는 일 실시예에서 약 200나노초 동안 저장될 수 있다.
이 동일한 기능은 또한, 더 복잡한 샘플 및 보유 회로 또는 다른 회로 대안에 의해서도 행해질 수 있다. 예를 들어, 몇몇 응용예는 판독 전류가 변경된 후에 나중의 컬럼 전압과의 비교에 사용되는 저장된 전압을 생성하기 위해 디지털-대-아날로그 변환기를 구동하는 디지털 저장소를 갖는 아날로그-대-디지털 변환기를 사용할 수 있다. 디지털 형태이지만, 산술 유닛은 메모리 셀 내의 데이터 상태(들)를 구별하기 위한 적절한 전압 감소를 유발할 수 있다. 본 기술분야에 숙련된 기술자들에게 명백한 바와 같이, 물리 셀 당 둘 이상의 논리 비트를 저장하기 위한 추가의 기준 레벨을 생성하기 위해 유사한 기술들이 사용될 수 있다.
도 3d의 R 스트로브 신호는 샘플링되고 보유된 기준 전압 레벨에 대한 나중의 컬럼 전압의 전압 비교가 유효할 때를 판정하므로, 데이터는 S 스트로브에 의해 래치된다. 여기서, 셋 비트 전압은 예를 들어, 판독 전류가 감소되거나 턴오프된 후에 빠르게 변화하는 반면, 리셋 비트 전압은 판독 전류를 가함으로써 획득된 그것의 Vfinal로부터 천천히 감소한다. 따라서, t4에서의 R 스트로브는 리셋 비트가 시간 t3에서 전압 생성기(40)에 의해 생성되고 저장된 Vref(리셋) 미만으로 잘 감소하는 데 충분한 시간을 갖도록 조정된다.
도 3a를 참조하면, 가상의 일 실시예에 따라 선택된 컬럼 및 로우에 대한 시간의 경과에 따른 컬럼 전압 레벨이 도시되어 있다. 스탠바이 시에 또는 선택해제 시에, 컬럼 전압은 V/2 또는 Vdes와 대략 동일하며(여기서, V는 장치(12a 및 12b)의 임계 전압에 관련됨), (다른 것이 선택되는 동안) 선택되지 않은 장치(12a)를 잘못 트리거하는 것에 대항하는 개선된 마진을 위해 다이 별로 또는 한 다이 내에서 블럭별로 조정될 수 있다. 예를 들어, 장치(12a)의 임계 전압이 일반적으로 3V이고 VH(ots)가 2.5V이며, 또한 장치(12b)의 임계 전압은 일반적으로 0.5V이고 VH(oum)가 1V인 경우, V/2는 2V일 수 있다.
선택된 컬럼 전압이 높아질 때, (선택 장치가 선택된 로우 라인이 '높음'으로 될 수 있는 N-채널 MOS 트랜지스터가 아닌 경우) 선택된 로우 전압은 낮아질 수 있다. 예를 들어, 선택 장치(12a)가 OTS 선택 장치인 일 실시예에서, 선택된 로우(16)는 도 3a에 나타난 바와 같이 초기에는 높은 선택해제 전압을 가지고 그 전압은 일정한 낮은 선택 전압으로 떨어지며, 이 낮은 전압은 트랜지스터(28, 38 및 39)에 의해 선택된 전류를 구동시키는 로우 선택 드라이버 및 접지 강하에 의해 설정된다. 선택해제된 컬럼(14)은 비교적 낮은 선택해제 전압을 갖고, 컬럼 전압은 선택된 컬럼에 전류를 가함으로써 컬럼이 선택될 때 증가한다. 판독동안 가해진 컬럼 전류는 도 3b에 나타난다. 선택된 컬럼으로의 인가 시에, 판독 전류는 컬럼이 선택될 때 선택된 컬럼 전압이 상승하게 한다.
판독 컬럼 전류 크기는 임계 장치(12a)의 임계 전류보다 높게 설정되므로, 그것은 온으로 트리거하고 메모리 구성요소(12b) 내의 저항 레벨(저장된 메모리 정보)에 액세스하는 것을 허용한다. Iread는 바람직하게 메모리 구성요소(12b)의 임계 전류보다 더 낮다. 메모리 구성요소에 대한 임계값일 수 있는 메모리 구성요소(12b)의 Ith보다 낮은 판독 전류에 있어서, 메모리 셀(12)을 리프레시할 필요가 최 소화된다. 메모리 구성요소(12b)를 통하는 전류가 ITH를 초과하는 상태에서 판독을 1회 이상 반복하면, 리셋 비트가 셋 비트로서 잘못 판독되거나 그 저항을 저하시키게 할 수 있고, 잘못된 판독을 일으키거나 판독 혼란 에러를 일으킬 수 있다.
도 3a는 낮음으로 선택되는 로우를 도시하고, 동일한 판독 전류로 주어진 메모리 셀의 셋 비트 상태(12a의 트리거 이후의 하측 파형) 및 리셋 비트 상태(상측 파형)를 판독할 때 선택된 컬럼 전압을 플로팅한 것이다. 판독 전류는 셋 또는 리셋 상태의 비트에 대해 정상 상태(steady state) 전압(Vfinal)이 전개하기에 충분히 길게 가해진다(영역 t3). 선택 장치를 트리거한 후에 판독 전류로 메모리 셀에 액세스함으로써 생성된 결과적인 컬럼 전압을 저장하기 위해 래치 Vref가 t3에서 어써트된다. 저장된 레벨은 도 2에 도시된 VREF 생성기에 의해 약 0.25V만큼 낮게 변환된 컬럼 전압이다. 도 2의 Amp(54)로부터의 출력 레벨에 액세스한 후(SH 스트로브의 상승 에지), 그 레벨을 트랩핑(t3의 트레일링 에지)하는 SH 스트로브 어써트가 도 3c에 도시되어 있다. 몇몇 응용예에서, 본 기술분야에 숙련된 자들에게 명백한 바와 같이, Vfinal을 위해 이와 같이 오래 기다리지 않고서도 적절한 마진이 전개될 수 있어, 더 빠른 판독 타이밍의 사용을 가능하게 한다.
리셋 비트는 나중의 비교를 위해, 셋 비트에 대해 t3에서 샘플링되고 보유된 전압(Vref(Set))보다 더 높은 기준 전압(Vref(Reset))을 생성한다. 리셋 비트의 전압은 더 높아지고, 판독 전류에 더 높은 저항을 곱하면 (Vhots에 더해지는) 더 높은 전압이 산출되기 때문에, 그 양단에는 더 높은 전압이 걸린다. 리셋 비트에 액세 스함으로써 t3에서 생성되고 저장된 결과적인 더 높은 기준 전압(도 3a의 상측의 수평의 점선)은 리셋 비트를 판독하는 데 이용될 수 있고, 마찬가지로, 셋 비트에 대해 생성된 더 낮은 기준 전압(도 3a의 하측의 수평의 점선)은 시간 t4에서의 컬럼과의 나중의 비교를 위해, 셋 비트를 판독하는 데 사용될 수 있다.
또한, 기준 전압은 선택된 컬럼, 로우 및 비트로부터 기준 전압을 샘플링하고 보유함으로써 한 비트씩 생성될 수 있기 때문에, 기준 전압(VR)은 선택된 컬럼, 로우 및 셀 특성의 함수이다. (선택된 오프셋 전압보다 더 작은) 결과적인 기준 전압은 [12b의 Iread × Rcell(셀 상태 함수)] 더하기 [(비트마다 다를 수 있는) 선택 장치(12a)의 보유 전압 VH] 더하기 [Iread × (Rrow 선택 장치 + Rrow 라인 + Rcol 라인) + (로우 선택 장치에서의) Vground 라인]을 포함한다. 장치(12a)의 VH 뿐만 아니라 다른 어레이 변수 및 드라이버를 추적하는 기준을 생성하는 것에 의해, 각각의 판독 사이클에서의 특정 비트 판독을 위해 한 비트씩 기준을 설정함으로써 상당한 변동이 제거될 수 있다.
그 후, 최종값이 t3 전에 도달되고, t3에서 샘플링되고, 보유되고 나면, 판독 전류는 감소되고(또는 턴오프되고) 새로운 결과로서 생긴 컬럼 전압이 감지되어 비교기(42)에 의해, 도 2의 회로에 의해 Vref로서 미리 저장되어 있던 비트 특정 기준 전압과 비교된다. 따라서, 비트마다 또는 사이클마다의 VH의 변동은 판독 윈도우 마진을 감소시키지 않는다. 왜냐하면, 그것은 사실상, 더 이전에 더 높은 판독 전류에서 저장된 기준 전압, 및 감소된 판독 전류에서 나중에 샘플링된 컬럼 전압 둘 다에서 감산되기 때문이다. 마찬가지로, 저항 상에서의 드라이버로부터의 선택 전압의 로우-대-로우 변동, 로우 및 컬럼 라인 상의 위치, 및 어레이마다의 접지 전압 분배 차이로 인해, 판독 마진에 미치는 영향이 최소화될 수 있다.
다른 실시예에서는 기준 전압(Vref)이 생성될 수 있는데, 이 경우 로우 전압은 접지로 연결되지 않거나(선택해제된 컬럼으로의 로우 누설을 최소화함), 다르게는 (예를 들어, 셀 선택 장치가 N-채널 MOS 트랜지스터이기 때문에) 선택 시에 로우 전압이 높아진다. 선택 장치로서 바이폴라 또는 MOS 다이오드 또는 트랜지스터를 사용하는 것과 같은 다른 변화도 가능하다.
도 3c에 도시된 바와 같이, 샘플 및 보유 스트로브(SH 스트로브)는 컬럼 전류가 감소되거나 중단되기 직전에, 리셋 비트가 가장 높은 레벨일 때 근처(Vfinal 근처)에서, 변환된 기준 전압을 래칭한다. 그 후, 기준 전압은 전류를 변경시키는 것으로부터의 컬럼 전압의 적절한 변경을 허용한 후에, 컬럼과의 비교를 위해 200나노초와 같은 일정 기간동안 커패시터(58) 내에 저장된다.
컬럼 전류가 변경되거나 턴오프된 후에, (메모리 양단의 전압은 더 낮고 저항도 더 낮기 때문에) 셋 비트 전압은 약간만 감소한다. 도 3a에 도시된 바와 같이, 리셋 비트 전압은 더 떨어지고, (RC 시간 상수가 더 크기 때문에) 더 느려진다. 200나노초와 같은 일정 기간 후에, 리셋 컬럼은 결국에는 셋 비트의 전압과 가까워진다. 도 3b, 3c 및 3d에 도시된 바와 같이, 기준 전압이 래칭되는 시간 t3 이후에, 및 판독 전류가 감소되거나 턴오프 이후에, 판독 데이터는 시간 t4에서 래 칭된다. 본 발명의 일 실시예에서, 이 판독 데이터 래치 시간은 Vref를 래칭하고 컬럼 전류를 감소시킨 후에, 대략 200나노초 등의 하나 이상의 RC 시간 상수들일 수 있다.
판독 전류가 0으로 감소하면, 선택된 설정 장치(12a)를 통하는 전류가 IH미만으로 떨어지기 전에 래칭이 바람직하게 행해질 수 있어서, 셋 비트 전압의 너무 많은 하락을 피할 수 있기 때문에, R 스트로브 시간은 더 크리티컬(critical)하이다. 다르게, 전류가 감소되지만 선택 장치(12a) 보유 전류(IH) 보다 높게 유지되면, 허용되는 시간은 리셋(더 높은 저항) 비트의 전압이 기준 미만으로 잘 떨어지게 하는 동시에 셋 비트에 비해 크리티컬한 타이밍을 회피하기에 더 충분할 수 있다. 임계 장치(12a) 양단의 전압의 감소를 통한 셋 비트의 전압이 지나치게 많이 감소하는 것은 선택 장치 내의 전류를 IH(ots)보다 높게 유지함으로써 회피된다. 그러나, t4에서 데이터를 래칭하기 전에 지연을 감소시킴으로써 적절한 마진이 보존되면서, 전류가 0으로 감소되면, 판독 지연은 개선될 수 있다. 어느 경우에나, 전류는 t3와 동시에 또는 그 직후에, 즉, 기준 레벨 Vref가 래칭되고 나면 감소되거나 턴오프될 수 있다.
도 2로 되돌아 가서, 기준 전압은, Vref 전압이 리셋 비트 전압의 피크치 근처에서 래칭되는 도 3c의 시간 t3에서 저장 커패시터(58)에 전달된다. 기준 전압을 래칭하고, 판독 전류를 감소시키고, 컬럼이 저장된 오프셋 기준 미만으로 적절히 떨어지기 위한 지연 시간만큼 기다린 후에 일어나는 리셋 비트에 대한 비교는, 전압이 (리셋) 기준 전압보다 더 작은지를 나타낸다. 반대로, 셋 비트 상태에 대한 비교는, 감소된 전류를 갖는 나중의 컬럼 전압이 Vref(SET)보다 높게 머무는 하측 파형에 대해 도 3a에 나타난 (더 낮은) 설정 기준 전압 Vref보다 더 높은지를 나타낸다. 이 비교는 컬럼 전류가 t3 이후에 감소된(도 3a) 후에 본 발명의 일 실시예에 따라 감지 증폭기(도 1의 42)에 의해 행해진다.
분할기(52)가 래치 Vref 시간 t3에서 감지된 실제 컬럼 전압으로부터의 .25볼트 등의 오프셋을 제공하는 것으로 도시되어 있지만, 이 오프셋을 제공하는 것은 물론, 심지어는 비교기(42) 내의 적절한 빌트-인 증폭기 오프셋을 제공하고, SH 스트로브 시간에서 피크의 비트 라인 전압을 저항기 분할기(도2의 52)로 오프셋하지 않고서 단순히 트랩하기 위한 다른 대안이 사용될 수 있다. 샘플링 시간의 컬럼 전압에 대한 VREF 오프셋은, 본 기술분야에 숙련된 기술자들에게 명백한 바와 같이, Iread × Rset보다 크고 Iread × Rreset보다 작으며, 그 둘의 평균과 대략 동일할 필요가 있다. 오프셋 전압 또는 판독 전류 또는 둘 다는 각각의 칩에 대해 조정되어 판독 전압 마진을 최적화할 수 있다.
바람직하게, 비트의 파퓰레이트(population)는 공장에서 스캐닝되고, 오프셋은 몇몇 가능한 기술들 중 하나 이상에 의해 기준 전압 생성기(40)에서 조정된다. 저항기 분할기는 레이저 퓨즈 수리(laser fuse refair)등을 이용하여, 이 분할기 내의 다른 저항기에 비하여 한 저항기를 조정함으로써 칩 내에 "프로그래밍"될 수 있다. 기준 전압의 오프셋은 열화, 온도 및 전압 변동으로 인한 비트 전압의 변동을 위한 판독 마진을 최적화하기 위해 비교적 중심이 잘 맞춰져야 한다. 바람직하 게, 기준 오프셋은 한 칩 상에 둘 이상의 블럭을 갖는 더 큰 크기의 메모리를 위해 블럭별고, 또는 심지어는 더 큰 블럭 내의 블럭의 세그먼트 내에서 조정된다.
몇몇 실시예에서, 컬럼은 우선, 전압 드라이버에 의해 가해진 전압, 또는 초기의 더 높은 판독 전류로 충전(사전충전)되지만, 그 전압은 선택 장치(12a)를 트리거하는 데 필요한 것보다 더 적게(따라서, VTHmin(12a)보다 더 적게) 제한되고, 상술된 기술은 이러한 초기의 더 높은 컬럼 전압으로부터 진행된다. 본 실시예와 함께 그러한 사전-충전을 이용하면, 판독 지연은 감소될 수 있다.
다르게, 물리 셀 당 둘 이상의 논리 비트를 저장하는 복수-비트 스킴에서, 본 명세서에서 설명된 단일의 변환된 전압 Vref와 유사한 방식으로 복수의 기준 전압이 생성되고 저장될 수 있다. 추가의 전압은 도 3의 t3에서 감지된 Vfinal에 비해 오프셋의 양에서 다를 수 있다. 그러면, 서로 다른 프로그래밍 전류 크기, 폭 또는 트레일링 에지를 이용함으로써 감지 장치(12b)에 다양한 저항 레벨이 기록될 수 있다.
각각의 기록 시도 사이에서 판독함으로써 피드백과 함께 바이너리 검색 및 다중의 기록을 사용하면, 요구된 저항의 더 정확한 기록을 야기할 것이다. 본 명세서에 설명된 기술은 셀 당 하나의 비트에 대한 것이지만, 본 기술분야에 숙련된 기술자들에게 명백한 기술을 이용하면, 그러한 기술에 의해, 셀 당 둘 이상의 비트, 또는 아날로그 신호가 저장될 수 있다.
시간 t3에서 전류를 감소시킬 때, 셋 비트는 전압이 리셋 비트 미만으로 하 강하여(도 3a), 전류 감소되거나 오프된 감소 기간 이후에 셋 비트 전압이 기준 전압에 비해 높게 되도록 한다. 마찬가지로, 리셋 비트는 하나 이상의 RC(R은 리셋 비트 저항이고, C는 컬럼 커패시터인 것으로 정의됨) 시간 상수 이후에 기준 전압보다 더 작을 수 있다. t4에서 스트로브될 때까지의 타임아웃 지연은 셋 비트에 대해서보다 더 느리기 때문에, 리셋 비트 감소 레이트에 대해 설정될 수 있다.
판독 혼란을 피하기 위해, 컬럼 전류는 비트 선택을 보장하기 위해 임계 장치(12a)의 임계 전류보다 더 크게, 또한 메모리 부분(12b)의 임계 전류보다 더 작게 설정될 수 있다. 장치(12a)의 임계 전류는 메모리 장치(12b)의 임계 전류보다 더 작은 것으로 처리될 수 있다. 판독 전류는 리셋 비트를 dv/di 상태로 트리거하는 것을 피하기 위해, 그리고 리셋 상태 내의 선택된 비트의 저항을 저하시키는 것을 피하기 위해 메모리 구성요소(12b)의 임계 전류보다 더 작게 되도록 선택될 수 있다.
더 높은 판독 전류는 판독 사이클을 완료할 때 더 빠른 충전 및 개선된 지연이 생기게 할 수 있지만, 선택된 셀 메모리 구성요소(12b)의 임계 전류를 초과하는 리스크가 있을 수 있다. 정확한 타이밍에 대해 더 많은 리스크를 갖는 더 정교한 판독 스킴에서, 장치(12b)의 임계 전류에 더 가깝거나 그것보다 약간 더 큰 더 높은 판독 전류가 사용될 수 있지만, 기준 전압 Vref을 감지/래칭하는 타이밍이 조정되어, 감지 장치(12b)의 전압을 초과하기 전에 전류가 감소될 수 있다.
컬럼 내의 변화 레이트에 비례하는 전압을 생성하는 변경 감지기의 유도 레이트을 이용하여 더 정확한 타이밍이 행해질 수 있다. (t1과 선택 장치(12a)의 트 리거 사이에서) 컬럼을 충전하는 초기 부분 동안 피크의 변화 레이트를 감지함으로써, 피크점은 12a의 임계시에 일어나는 변화에 대해 비교될 수 있다. 그 후, 더 양호한 정확성을 위해 (t2로부터 타이밍을 시작하는 것 대신에) 12a의 임계기로부터 t3으로의 타임아웃이 초기화될 수 있다.
도 4를 보면, 본 발명의 일 실시예에 따른 시스템(500)의 일부분이 설명된다. 시스템(500)은 예를 들어, PDA(personal digital assistant), 무선 능력을 갖는 랩탑 또는 휴대용 컴퓨터, 웹 태블릿, 무선 전화, 호출기, 인스턴스 메시징 장치, 디스털 뮤직 플레이어, 디지털 카메라, 또는 무선으로 정보를 전송하고/전송하거나 수신하도록 적응될 수 있는 다른 장치와 같은 무선 장치에서 사용될 수 있다. 시스템(500)은 WLAN(wireless local area network) 시스템, WPAN(wireless personal area network) 시스템 또는 셀룰라 네트워크 중 임의의 시스템에서 사용될 수 있지만, 본 발명의 범주는 이러한 측면으로 제한되지 않는다.
시스템(500)은 제어기(510), 입/출력(I/O) 장치(520)(예를 들어, 키보드, 디스플레이), 메모리(530), 무선 인터페이스(540) 및 SRAM(static random access memory)(560)을 포함할 수 있고, 버스(550)를 통해 서로 연결될 수 있다. 일 실시예에서, 배터리(580)는 시스템(500)에 전력을 공급할 수 있다. 본 발명의 범주는 이러한 컴포넌트들 중 임의의 것 또는 그 전부를 갖는 실시예로 제한되지 않는다는 것을 유념해야 한다.
제어기(510)는 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로-제어기 등을 포함할 수 있다. 메모리(530)는 시스템(500)에 전송 된 메시지를 저장하는 데 사용될 수 있다. 메모리(530)는 또한, 선택적으로 시스템(500)의 동작 동안 제어기(510)에 의해 실행되는 명령어들을 저장하는 데 사용될 수 있고, 사용자 데이터를 저장하는 데에 사용될 수 있다. 명령어들은 디지털 정보로서 저장될 수 있고, 본 명세서에서 개시된 사용자 데이터는 메모리의 하나의 섹션에서는 디지털 데이터로서, 다른 섹션에서는 아날로그 메모리로서 저장될 수 있다. 다른 예로서, 한번 주어진 섹션은 그러한 것으로서 레이블링되어 디지털 정보를 저장할 수 있고, 나중에 다시 레이블링되어 아날로그 정보를 저장하도록 재구성될 수 있다. 메모리(530)는 하나 이상의 서로 다른 유형의 메모리에 의해 제공될 수 있다. 예를 들어, 메모리(530)는 휘발성 메모리(임의의 유형의 랜덤 액세스 메모리), 플래시 메모리와 같은 비휘발성 메모리, 및/또는 도 1에 도시된 메모리(10)를 포함할 수 있다.
I/O 장치(520)는 메시지를 생성하는 데 사용될 수 있다. 시스템(500)은 무선 인터페이스(540)를 이용하여 RF(radio frequency) 신호로 무선 통신 네트워크와 메시지를 송수신할 수 있다. 무선 인터페이스(540)의 예는 안테나, 또는 2극 안테나와 같은 무선 송수신기를 포함할 수 있지만, 본 발명의 범주는 이러한 측면으로 제한되지 않는다. 또한, I/O 장치(520)는 디지털 출력(디지털 정보가 저장된 경우) 또는 아날로그 정보(아날로그 정보가 저장된 경우)로서 저장되는 것을 반영하는 전압을 전달할 수 있다. 시스템은 무선으로 다운로드되거나 업로드되는 카메라 이미지를 저장할 수도 있고, 직접 카메라(590)로부터 본 명세서에 개시된 메모리 내에 생성 및 저장될 수도 있다.
이상, 무선 응용에서의 예가 제공되었지만, 본 발명의 실시예는 무선이 아닌 응용에서도 사용될 수 있다.
본 발명은, 판독 윈도우 또는 판독 마진이, 주어진 메모리 셀들의 어레이, 그룹 또는 블럭에 걸친 비트-대-비트 변화에 더 독립적이게 한다.

Claims (30)

  1. 메모리의 메모리 셀 라인으로부터 기준 레벨을 전개(develop)함으로써 상기 메모리 셀 라인 상의 셀을 판독하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    더 높은 저항 셀 및 더 낮은 저항 셀을 검출하기 위해 서로 다른 기준 레벨들을 제공하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 라인으로부터의 상기 기준 레벨을 오프셋시키는 단계를 포함하는 방법.
  4. 제1항에 있어서,
    상기 선택된 라인 상의 전압으로부터 유도된 기준 레벨을 이용하는 방법.
  5. 제1항에 있어서,
    상기 선택된 라인 상의 레벨이 상기 기준 레벨보다 높은지 낮은지를 감지하는 단계를 포함하는 방법.
  6. 제1항에 있어서,
    나중에 상기 라인 상의 레벨과 비교하기 위해 상기 라인으로부터의 상기 기준 레벨을 저장하는 단계를 포함하는 방법.
  7. 제6항에 있어서,
    상기 선택된 라인에서의 전류를 변경한 후에, 상기 레벨들을 비교하는 단계를 포함하는 방법.
  8. 제1항에 있어서,
    더 높은 기준 전압을 이용하여 더 높은 저항 상태의 셀을 감지하고, 더 낮은 기준 전압을 이용하여 더 낮은 저항 상태의 셀을 감지하는 단계를 포함하는 방법.
  9. 제1항에 있어서,
    임계 장치(threshold)의 임계 전류보다 더 크고, 감지되는 장치의 임계 전류보다 더 작은 판독 전류를 이용하는 단계를 포함하는 방법.
  10. 제1항에 있어서,
    상기 선택된 라인으로의 판독 전류가 변경되기 전에 생성된 기준 전압을, 판독 전류가 변경된 후에 상기 선택된 라인 상에 생성된 전압돠 비교하는 단계를 포함하는 방법.
  11. 제1항에 있어서,
    판독 전류를 선택된 어드레스 라인으로 변경한 후에 레벨들을 비교하는 단계를 포함하는 방법.
  12. 셀들의 어레이; 및
    선택된 셀을 감지하는 감지 증폭기
    를 포함하고, 상기 감지 증폭기는 감지된 셀의 특성을, 상기 셀을 이용하여 전개된 기준 레벨과 비교하도록 연결되어 있는 메모리.
  13. 제12항에 있어서,
    상기 메모리는 상변화 메모리인 메모리.
  14. 제12항에 있어서,
    상기 셀들의 어레이는 감지될 셀의 어드레스 라인에 연결된 기준 생성기를 포함하는 어드레스 라인을 포함하는 메모리.
  15. 제14항에 있어서,
    상기 기준 생성기는 상기 감지 증폭기에 대한 기준 전압을 생성하고, 상기 기준 생성기는 상기 라인으로부터의 신호의 레벨을 변경시키는 메모리.
  16. 제15항에 있어서,
    상기 기준 생성기는 상기 라인으로부터의 기준 레벨을 저장하는 메모리.
  17. 제16항에 있어서,
    상기 생성기는 시간 지연 이후의 비교를 위해 상기 기준 레벨을 보유하고 출력하는 메모리.
  18. 제12항에 있어서,
    상기 감지 증폭기는 선택된 어드레스 라인 상의 레벨이 기준 레벨보다 높은지 낮은지를 감지하는 메모리.
  19. 제17항에 있어서,
    상기 레벨은 비교 전압을 생성하는 데 사용된 판독 전류와는 다른 판독 전류로 저장되는 메모리.
  20. 제12항에 있어서,
    상기 감지 증폭기는 두개의 서로 다른 시간에 어드레스 라인 상의 레벨을 비교하는 메모리.
  21. 제20항에 있어서,
    상기 감지 증폭기는 상기 어드레스 라인 상의 전류를 감소시킨 후에 레벨들을 비교하기 위한 것인 메모리.
  22. 제12항에 있어서,
    상기 메모리는 상변화 메모리이고, 더 높은 기준 전압을 이용하여 더 높은 저항 상태의 셀을 감지하고, 더 낮은 기준 전압 레벨을 이용하여 더 낮은 저항 상태의 셀을 감지하는 메모리.
  23. 제14항에 있어서,
    상기 감지 증폭기는 상기 선택된 라인으로의 판독 전류가 감소되기 전에 생성된 기준 전압을, 판독 전류가 감소된 후 상기 선택된 라인 상에 생성된 전압에 비교하는 메모리.
  24. 프로세서; 및
    셀들의 어레이, 및 상기 셀들을 감지하는 감지 증폭기를 포함하는 메모리
    를 포함하고, 상기 감지 증폭기는 감지된 셀의 특성을 상기 셀을 이용하여 전개된 기준에 비교하도록 연결되어 있는 시스템.
  25. 제24항에 있어서,
    상기 메모리는 상변화 메모리인 시스템.
  26. 제25항에 있어서,
    더 높은 기준 전압을 이용하여 더 높은 저항 상태의 셀을 감지하고, 더 낮은 기준 전압을 이용하여 더 낮은 저항 상태의 셀을 감지하는 시스템.
  27. 제24항에 있어서,
    상기 메모리는 상기 셀들에 연결된 어드레스 라인, 및 감지될 셀을 포함하는 어드레스 라인에 연결된 기준 생성기를 포함하는 시스템.
  28. 제27항에 있어서,
    상기 기준 생성기는 상기 라인으로부터의 기준 레벨을 저장하는 시스템.
  29. 제28항에 있어서,
    상기 기준 생성기는 상기 라인으로부터의 신호의 레벨을 감소시키기 위한 것인 시스템.
  30. 제24항에 있어서,
    상기 프로세서에 연결된 디지털 카메라를 포함하는 시스템.
KR1020060028866A 2005-03-30 2006-03-30 비트 특정 기준 레벨을 이용하여 메모리를 판독하는 방법 KR100814608B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/093,877 2005-03-30
US11/093,877 US8116159B2 (en) 2005-03-30 2005-03-30 Using a bit specific reference level to read a resistive memory

Publications (2)

Publication Number Publication Date
KR20060105570A true KR20060105570A (ko) 2006-10-11
KR100814608B1 KR100814608B1 (ko) 2008-03-18

Family

ID=37030527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060028866A KR100814608B1 (ko) 2005-03-30 2006-03-30 비트 특정 기준 레벨을 이용하여 메모리를 판독하는 방법

Country Status (5)

Country Link
US (3) US8116159B2 (ko)
JP (1) JP5052805B2 (ko)
KR (1) KR100814608B1 (ko)
CN (1) CN1841557B (ko)
TW (1) TWI337357B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100882125B1 (ko) * 2007-09-06 2009-02-05 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
KR100895387B1 (ko) * 2007-10-16 2009-04-30 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100905188B1 (ko) * 2007-12-31 2009-06-29 주식회사 하이닉스반도체 상 변화 메모리 장치

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154774B2 (en) * 2005-03-30 2006-12-26 Ovonyx, Inc. Detecting switching of access elements of phase change memory cells
US8116159B2 (en) * 2005-03-30 2012-02-14 Ovonyx, Inc. Using a bit specific reference level to read a resistive memory
DE102006053902A1 (de) * 2006-11-15 2008-05-21 Austriamicrosystems Ag Schaltungsanordnung, umfassend ein Speicherzellenfeld, und Verfahren zu deren Betrieb
JP4524684B2 (ja) * 2006-11-21 2010-08-18 エルピーダメモリ株式会社 メモリ読み出し回路及び方式
US7916524B2 (en) * 2007-06-26 2011-03-29 Qimonda Ag Program method with locally optimized write parameters
CN101414480B (zh) * 2007-10-19 2011-06-01 财团法人工业技术研究院 相变存储单元控制装置及增加相变存储单元可靠度的方法
US7859895B2 (en) * 2008-06-06 2010-12-28 Ovonyx, Inc. Standalone thin film memory
CN102024494B (zh) * 2009-09-11 2014-01-08 中芯国际集成电路制造(上海)有限公司 绿色晶体管、电阻随机存储器及其驱动方法
WO2011119158A1 (en) * 2010-03-25 2011-09-29 Hewlett-Packard Development Company, L.P. Systems and methods for row-wire voltage-loss compensation in crossbar arrays
KR101652785B1 (ko) * 2010-12-07 2016-09-01 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법
US8509007B2 (en) * 2012-02-27 2013-08-13 Infineon Technologies Ag Hybrid read scheme for multi-level data
US8638598B1 (en) 2012-10-01 2014-01-28 International Business Machines Corporation Multi-bit resistance measurement
US8837198B2 (en) 2012-10-01 2014-09-16 International Business Machines Corporation Multi-bit resistance measurement
US9019754B1 (en) 2013-12-17 2015-04-28 Micron Technology, Inc. State determination in resistance variable memory
US9911492B2 (en) 2014-01-17 2018-03-06 International Business Machines Corporation Writing multiple levels in a phase change memory using a write reference voltage that incrementally ramps over a write period
KR101753366B1 (ko) 2014-10-29 2017-07-03 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9715930B2 (en) * 2015-06-04 2017-07-25 Intel Corporation Reset current delivery in non-volatile random access memory
US10163503B2 (en) * 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM array with current limiting element to enable efficient forming operation
US10269406B2 (en) * 2016-05-19 2019-04-23 University of Pittsburgh—of the Commonwealth System of Higher Education Adaptive refreshing and read voltage control scheme for a memory device such as an FeDRAM
CN106024063A (zh) * 2016-07-19 2016-10-12 北京兆易创新科技股份有限公司 一种非易失性存储器的数据读取装置及方法
CN106024062B (zh) * 2016-07-19 2023-12-05 兆易创新科技集团股份有限公司 一种非易失性存储器的数据读取装置及方法
US10374014B2 (en) * 2017-10-16 2019-08-06 Sandisk Technologies Llc Multi-state phase change memory device with vertical cross-point structure
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57152585A (en) * 1981-03-13 1982-09-20 Toshiba Corp Nonvolatile semiconductor memory
JPS6145319A (ja) 1985-08-02 1986-03-05 Sharp Corp 電子機器
US5787042A (en) * 1997-03-18 1998-07-28 Micron Technology, Inc. Method and apparatus for reading out a programmable resistor memory
FR2761191B1 (fr) * 1997-03-20 1999-06-25 Sgs Thomson Microelectronics Memoire a grille flottante adressable par mots comportant un circuit generateur de tension de reference pour la verification du contenu d'un mot
US5999482A (en) * 1997-10-24 1999-12-07 Artisan Components, Inc. High speed memory self-timing circuitry and methods for implementing the same
DE19842852B4 (de) * 1998-09-18 2005-05-19 Infineon Technologies Ag Integrierter Speicher
US6388931B1 (en) * 1999-02-25 2002-05-14 Micron Technology, Inc. Dummy wordline for controlling the timing of the firing of sense amplifiers in a memory device in relation to the firing of wordlines in the memory device
US6181626B1 (en) * 2000-04-03 2001-01-30 Lsi Logic Corporation Self-timing circuit for semiconductor memory devices
JP3985432B2 (ja) 2000-06-19 2007-10-03 日本電気株式会社 磁気ランダムアクセスメモリ
NO20004237L (no) 2000-08-24 2002-02-25 Thin Film Electronics Asa Integrert deteksjonsforsterker
US6392957B1 (en) * 2000-11-28 2002-05-21 Virage Logic Corporation Fast read/write cycle memory device having a self-timed read/write control circuit
US6434074B1 (en) * 2001-09-04 2002-08-13 Lsi Logic Corporation Sense amplifier imbalance compensation for memory self-timed circuits
US6980481B1 (en) * 2001-12-20 2005-12-27 Lsi Logic Corporatiion Address transition detect control circuit for self timed asynchronous memories
US6795338B2 (en) 2002-12-13 2004-09-21 Intel Corporation Memory having access devices using phase change material such as chalcogenide
US7180767B2 (en) * 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
US6865108B2 (en) * 2003-07-07 2005-03-08 Hewlett-Packard Development Company, L.P. Memory cell strings in a resistive cross point memory cell array
US6982909B2 (en) * 2003-07-07 2006-01-03 Hewlett-Packard Development Company, L.P. System and method for reading a memory cell
US6914255B2 (en) 2003-08-04 2005-07-05 Ovonyx, Inc. Phase change access device for memories
US7154774B2 (en) 2005-03-30 2006-12-26 Ovonyx, Inc. Detecting switching of access elements of phase change memory cells
US7495944B2 (en) 2005-03-30 2009-02-24 Ovonyx, Inc. Reading phase change memories
US8116159B2 (en) * 2005-03-30 2012-02-14 Ovonyx, Inc. Using a bit specific reference level to read a resistive memory
US8036013B2 (en) * 2005-03-30 2011-10-11 Ovonyx, Inc. Using higher current to read a triggered phase change memory
US7453715B2 (en) * 2005-03-30 2008-11-18 Ovonyx, Inc. Reading a phase change memory
US7570524B2 (en) 2005-03-30 2009-08-04 Ovonyx, Inc. Circuitry for reading phase change memory cells having a clamping circuit
US7280390B2 (en) * 2005-04-14 2007-10-09 Ovonyx, Inc. Reading phase change memories without triggering reset cell threshold devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100882125B1 (ko) * 2007-09-06 2009-02-05 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
KR100895387B1 (ko) * 2007-10-16 2009-04-30 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100905188B1 (ko) * 2007-12-31 2009-06-29 주식회사 하이닉스반도체 상 변화 메모리 장치

Also Published As

Publication number Publication date
CN1841557A (zh) 2006-10-04
US20120287698A1 (en) 2012-11-15
US8259525B2 (en) 2012-09-04
TW200639859A (en) 2006-11-16
US20060221712A1 (en) 2006-10-05
TWI337357B (en) 2011-02-11
JP2006286180A (ja) 2006-10-19
US20120113711A1 (en) 2012-05-10
US8116159B2 (en) 2012-02-14
KR100814608B1 (ko) 2008-03-18
JP5052805B2 (ja) 2012-10-17
US8705306B2 (en) 2014-04-22
CN1841557B (zh) 2012-11-28

Similar Documents

Publication Publication Date Title
KR100814608B1 (ko) 비트 특정 기준 레벨을 이용하여 메모리를 판독하는 방법
KR100985930B1 (ko) 상변화 메모리 및 그 상변화 메모리를 판독하는 방법
KR100928607B1 (ko) 리셋 셀 임계 디바이스를 트리거하지 않는 상 변화 메모리의 판독
US8036013B2 (en) Using higher current to read a triggered phase change memory
US7453715B2 (en) Reading a phase change memory
US7471557B2 (en) Reading phase change memories to reduce read disturbs
US7692958B2 (en) Method for reading phase change memories and phase change memory
US7577024B2 (en) Streaming mode programming in phase change memories
US20070171705A1 (en) Writing phase change memories

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160224

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170307

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190227

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 13