JP3985432B2 - 磁気ランダムアクセスメモリ - Google Patents
磁気ランダムアクセスメモリ Download PDFInfo
- Publication number
- JP3985432B2 JP3985432B2 JP2000182672A JP2000182672A JP3985432B2 JP 3985432 B2 JP3985432 B2 JP 3985432B2 JP 2000182672 A JP2000182672 A JP 2000182672A JP 2000182672 A JP2000182672 A JP 2000182672A JP 3985432 B2 JP3985432 B2 JP 3985432B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetoresistive element
- capacitor
- voltage
- decoder
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005291 magnetic effect Effects 0.000 title claims description 23
- 239000003990 capacitor Substances 0.000 claims description 101
- 230000002093 peripheral effect Effects 0.000 claims description 21
- 238000007599 discharging Methods 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 230000003071 parasitic effect Effects 0.000 claims description 5
- 210000004027 cell Anatomy 0.000 description 100
- 230000008859 change Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 210000000352 storage cell Anatomy 0.000 description 10
- 238000001514 detection method Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000005611 electricity Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000005389 magnetism Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000005294 ferromagnetic effect Effects 0.000 description 3
- 230000005415 magnetization Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007430 reference method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/902—Specified use of nanostructure
- Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
- Y10S977/943—Information storage or retrieval using nanostructure
Description
【０００１】
【発明の属する技術分野】
本発明は、ランダムアクセスメモリに関し、特に、磁気抵抗素子を用いた磁気ランダムアクセスメモリ（ＭＲＡＭ : Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリは、多数のメモリセルがワード線とビット線の交点に配置され、基本的には、各々のメモリセルは絶縁層あるいは金属層を挟んだ二枚の強磁性層から構成されている。このような磁気ランダムアクセスメモリでは、デジタル情報は強磁性層の磁化の向きによって表され、その情報は意図的に書き換えられない限り無限に保持される。また、メモリセルの状態の書き換えは、ワード電流とビット電流とで生じる閾値より大きな合成磁場を所定のメモリセルに印加し、強磁性層の磁化を反転させることにより行われる。
【０００３】
このような従来のＭＲＡＭに関する記述としては、例えば、米国特許第5748519号及びIEEE Transaction On Components Packaging and Manufacturing Technology-Part A, Vol. 170,No.3,pp.373-379等があり、上記文献には、記憶セルとして巨大磁気抵抗効果（ＧＭＲ: giant magneto-resistive）素子を用いて且つ簡単化されたＭＲＡＭ回路が開示されている（第１の従来例）。このような第１の従来例について、図６を参照して説明する。
【０００４】
第１の従来例に係るＭＲＡＭ回路は、一般的に半導体基板上に形成され、他の回路が同一基板上に混載される。ＭＲＡＭ回路は、メモリアレイ（第１アレイ604及び第２アレイ605）、デコーダ（行デコーダ602及び列デコーダ603）及び比較器606により構成され、行デコーダ602と列デコーダ603は、アドレスバス601にそれぞれ接続されている。第１アレイ604及び第２アレイ605のうちの一方は読み出し時の参照セルとして用いられ、それぞれのセルアレイにおいて、１つの行には複数のＧＭＲ素子が直列接続されている。そして、読み出し時には、第１アレイ604及び第２アレイ605の双方の選択された行に電流を流し、生じた電圧の差分を比較器606で検出するものである。
【０００５】
また、米国特許第5640343号には、トンネル型磁気抵抗(ＴＭＲ: tunneling magneto-resistive)素子を記憶セルとして用いて、それぞれのワード線とセンス線の交点に一つの記憶セルを配したメモリアレーをもつＭＲＡＭ回路が開示されている（第２の従来例）。この第２の従来例について図７を参照して説明すると、このＭＲＡＭ回路は、行デコーダ701、702と列デコーダ703、704とこれらに接続される交点に磁気トンネル接合素子を有するマトリクス回路とにより構成されている。なお、このＭＲＡＭ回路は、記憶情報をセンス電流の大小に対応させて動作させているが、上記公報には電圧あるいは電流の検出方法、比較器（センスアンプ）への接続方法については記述されていない。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した第１又は第２の従来例には以下に示すような問題がある。まず、第１の従来例では、直列接続された記憶セルの抵抗を直接検出しているが、この抵抗には行に直列接続されたトランジスタのオン抵抗も含まれており、また、記憶セルアレイと参照セルアレイが分離され、それらの距離が離れているため、それぞれの比較信号に寄生要素が含まれ易く、充分な動作マージンを実現することが困難となってしまう。そのため、第１の従来例のＭＲＡＭでは、記憶セルのウェハ上での特性の均一性が要求される。
【０００７】
また、第１の従来例では、複数の直列に接続された記憶セルの電圧を検出するため、行全体の抵抗に比べて抵抗の磁気変化分が小さくなり、素子ばらつき、ノイズ耐性に劣るという問題がある。更に、検出感度を大きくするためには、検出電流を大きくするか、又は、ＧＭＲ素子を細長くして素子抵抗を大きくする等の処置が必要であるが、これらは、消費電力の増大および回路面積の増大を招いてしまう。
【０００８】
更に、一般的なＧＭＲ素子では、膜面に平行に電流を流すため、基本抵抗は配線抵抗と同等であり、したがって、配線とトランジスタと磁気抵抗素子とを直列接続して、全体の電圧を直接測定する方法を用いる場合には、配線とトランジスタでの電圧降下が無視できなくなり、高精度な読み出し回路（センスアンプ）が必要となってしまう。
【０００９】
また、第２の従来例では、Journal of Magnetics Society of Japan,Vol.23,No.1-2,pp.55-57に述べられているように、接合の両端に印加される電圧が増加するに従い、周知のバイアス効果によって磁気抵抗比（ＭＲ比）が減少する。このバイアス効果により、ＴＭＲ素子の両端に大きな電圧をかけても、磁気による素子電圧の変化分は比例して大きくならず、ＴＭＲ素子を用いたＭＲＡＭでは、高感度な読み出し回路（センスアンプ）が必要となる。
【００１０】
また、Journal of Magnetismand Magnetic Materials Vol.198-199,pp.164-166などで述べられているように、薄いトンネルバリアを用いているＴＭＲ素子の両端に大きな電圧をかけることは、トンネルバリアを電界、熱などで破壊し、素子寿命を短くしてしまうという問題がある。
【００１１】
本発明は上記問題点に鑑みてなされたものであって、その第１の目的は、磁気抵抗素子特性のウェハ面内でのばらつきを防止し、動作マージンを広くすることができるＭＲＡＭ回路を提供することにある。また、本発明の第２の目的は、磁気抵抗素子と直列に接続された配線およびトランジスタの抵抗による電圧降下がもたらす、読み出し回路（センスアンプ）の検出感度の低下を防ぎ、高精度かつ高速な読み出しが可能なＭＲＡＭ回路を提供することにある。更に本発明の第３の目的は、特に、トンネル型磁気抵抗素子(ＴＭＲ)を用いたＭＲＡＭ回路において、磁気抵抗のバイアス効果、および、トンネルバリアの破壊を防止することができるＭＲＡＭ回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数のセンス線及び複数のワード線を有し、前記センス線と前記ワード線との各々の交点には電圧降下素子の機能を備えたセル選択スイッチと磁気抵抗素子とが直列に接続された単位記憶セルが配設され、該単位記憶セルが２次元アレイ状に配列されてセルアレイを構成する磁気ランダムアクセスメモリにおいて、前記センス線の各々に容量手段を備え、前記容量手段に蓄積された電荷が前記センス線、前記セル選択スイッチ及び前記磁気抵抗素子を順次介して放電し、該放電により生じる前記容量手段の電圧の時間変化率に基づいて前記磁気抵抗素子の磁気保持状態が判別されるものである。
【００１３】
また、本発明は、複数のワード線が接続され、選択されたワード線に基準電圧を発生するＸデコーダと、複数のセンス線が接続されたＹデコーダを含むＹ周辺回路部と、前記ワード線と前記センス線との各交点にセル選択ＭＯＳＦＥＴと磁気抵抗素子とが直列に接続された単位記憶セルと、を少なくとも有し、前記単位記憶セルをアレイ状に配列してセルアレイ部が構成される磁気ランダムアクセスメモリにおいて、前記Ｙ周辺回路部に、電源と各々の前記センス線に対応して設けられた列選択ＭＯＳＦＥＴと容量手段とを備え、前記列選択ＭＯＳＦＥＴは、その一側端子が前記センス線に、他側端子が前記電源に、ゲート端子が前記Ｙデコーダにそれぞれ接続され、前記列選択ＭＯＳＦＥＴと前記センス線との連結部には出力線が接続されると共に、前記容量手段を介して接地され、各々の前記単位記憶セルでは、前記セル選択ＭＯＳＦＥＴの一側端子が前記センス線に、他側端子が前記磁気抵抗素子の一側端子に、ゲート端子が前記ワード線に接続され、前記磁気抵抗素子の他側端子は接地され、前記ワード線に印加される基準電圧と前記セル選択ＭＯＳＦＥＴの閾値特性により与えられる所定の降下電圧とによって前記磁気抵抗素子に印加する電圧が制御され、前記容量手段に蓄積された電荷が前記センス線、前記セル選択ＭＯＳＦＥＴ及び前記磁気抵抗素子を順次介して放電し、該放電により生じる前記容量手段の電圧の時間変化率に基づいて、前記磁気抵抗素子の磁気保持状態が判別されるものである。
【００１４】
本発明においては、前記Ｙデコーダに、隣接する２本の前記センス線から延びる前記出力線が接続される差動増幅手段を備え、前記セルアレイが、同一の前記ワード線に接続され、かつ、前記隣接する２本のセンス線にそれぞれ接続される対をなす単位記憶セルで構成され、前記対をなす単位記憶セルの、一方が記憶セル、他方が前記記憶セルと相補のデータを記憶する参照セルとして機能し、前記記憶セル及び前記参照セルからの出力信号の差が前記差動増幅手段で検出、増幅される構成とすることができる。
【００１５】
また、本発明においては、前記Ｙ周辺回路部に対して対称の位置に、前記Ｙ周辺回路部に接続されるセルアレイ部及びＸデコーダが各々対をなして配設され、前記Ｙ周辺回路部に、各々の前記セルアレイ部の対向する前記センス線から延びる前記出力線が接続される差動増幅手段を備え、各々の前記セルアレイの、少なくとも１本以上の前記ワード線と該ワード線と交差する前記センス線との各交点に前記セル選択ＭＯＳＦＥＴと基準抵抗とから構成される参照セルが配設され、前記対をなすセルアレイ部の一方に設けた所定の単位記憶セルと、他方のセルアレイ部に設けた前記参照セルとの出力信号の差が前記差動増幅手段で検出、増幅される構成とすることもできる。
【００１６】
また、本発明は、複数のワード線が接続され、選択されたワード線に基準電圧を発生するＸデコーダと、複数のセンス線が接続されたＹデコーダを含むＹ周辺回路部と、前記ワード線と前記センス線との各交点にセル選択ＭＯＳＦＥＴと磁気抵抗素子とが直列に接続された単位記憶セルと、を少なくとも有し、前記単位記憶セルをアレイ状に配列してセルアレイ部が構成される磁気ランダムアクセスメモリにおいて、前記Ｙ周辺回路部に、電源と各々の前記センス線に対応して設けられた第１乃至第４の列選択ＭＯＳＦＥＴと第１及び第２の容量手段と差動増幅手段とを備え、前記第１及び第２の列選択ＭＯＳＦＥＴは、一側端子が前記電源に接続され、他側端子が前記第１又は第２の容量手段を介して接地され、ゲート端子が前記Ｙデコーダに並列に接続され、前記第１及び第２の列選択ＭＯＳＦＥＴの前記他側端子には、各ゲート端子にＹデコーダ信号が入力されて互いに相補的に動作する第３及び第４の列選択ＭＯＳＦＥＴが配設され、前記第３及び第４の列選択ＭＯＳＦＥＴの直列連結部と前記センス線とが接続され、前記差動増幅手段は、前記第１の容量と前記第１の列選択ＭＯＳＦＥＴとの接続部から延びる第１の出力線と、前記第２の容量と前記第２の列選択ＭＯＳＦＥＴとの接続部から延びる第２の出力線とに接続され、各々の前記単位記憶セルでは、前記セル選択ＭＯＳＦＥＴの一側端子が前記センス線に、他側端子が前記磁気抵抗素子の一側端子に、ゲート端子が前記ワード線に接続され、前記磁気抵抗素子の他側端子は接地され、前記ワード線に印加される基準電圧と前記セル選択ＭＯＳＦＥＴの閾値特性により与えられる所定の降下電圧とによって前記磁気抵抗素子に印加する電圧が制御され、前記第１の容量手段に蓄積された電荷が前記センス線、前記セル選択ＭＯＳＦＥＴ及び前記磁気抵抗素子を順次介して放電し、前記第１の容量手段からの放電をオフにして前記磁気抵抗素子に所定の参照データを書き込み、前記第２の容量手段に蓄積された電荷が前記センス線、前記セル選択ＭＯＳＦＥＴ及び前記磁気抵抗素子を順次介して放電し、該放電後の前記第１及び第２の容量手段の電圧差を差動増幅することにより前記磁気抵抗素子の磁気保持状態が判別されるものである。
【００１７】
本発明においては、前記Ｘデコーダと各々の前記ワード線との間に補正手段を備え、メモリ素子の記憶読み出し動作を行う前の記憶素子が初期化された状態において、同一の前記センス線に接続された各々の前記磁気抵抗素子に流れる電流が相等しくなるように、前記補正手段によって各々の前記ワード線の電位が補正される構成とすることもできる。
【００１８】
【発明の実施の形態】
本発明に係る磁気ランダムアクセスメモリは、その好ましい一実施の形態において、複数のワード線118〜121が接続されるＸデコーダと、Ｙデコーダと電源とＭＯＳＦＥＴ106〜109とコンデンサ110〜113とを有するＹ周辺回路部と、単位記憶セルにＭＯＳＦＥＴ122〜137と磁気抵抗素子138〜153とが直列に接続されたセルアレイ部とからなり、Ｘデコーダの基準電圧と単位記憶セルのＭＯＳＦＥＴの閾値特性により与えられる所定の降下電圧とによって磁気抵抗素子に印加する電圧が所定の小さい値に制御され、コンデンサに蓄積された電荷がセンス線、単位記憶セルＭＯＳＦＥＴ及び磁気抵抗素子に順次流れることにより生じるコンデンサの電圧変化によって磁気抵抗素子のデータの読み出しを確実に行う。
【００１９】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２０】
［参考例１］まず、本発明の第１の参考例に係るＭＲＡＭについて、図１を参照して説明する。図１は、第１の参考例のＭＲＡＭの構成を示す回路図である。なお、図１では、一例として４×４ビットのＭＲＡＭを示しているが、用途に応じて配列の数を任意に設定することができる。
【００２１】
図１に示すように、本参考例のＭＲＡＭは、Ｙデコーダ101を含むY周辺回路102、Ｘデコーダ103、および、セルアレイ104から構成される。Y周辺回路102は、Ｙデコーダ101と、ゲートがＹデコーダ101に接続されたＭＯＳトランジスタ106〜109、このＭＯＳトランジスタ106〜109に接続された電源105、片側が接地されたコンデンサ110〜113で構成されている。ＭＯＳトランジスタ106〜109とコンデンサ110〜113はそれぞれ互いに接続されており、さらに、この接続点には、コンデンサ110〜113の電位を検出するための出力線154〜157およびセルアレイ104のセンス線114〜117がそれぞれ接続されている。また、ワード線118〜121は、それぞれ、Ｘデコーダ103に接続されている。
【００２２】
セルアレイ104は、ＭＯＳトランジスタ122〜137と磁気抵抗素子138〜153とからなる単位記憶セル、および、センス線114〜117、ワード線118〜121で構成される。この単位記憶セルはそれぞれ、センス線114〜117とワード線118〜121の交点に配置される。単位記憶セルの磁気抵抗素子138〜153の一端は接地され、他端はＭＯＳトランジスタ122〜137の一方の不純物領域と接続されている。ＭＯＳトランジスタ122〜137の他方の不純物領域はセンス線114〜117と接続され、ゲートにはワード線118〜121が接続されている。
【００２３】
上述したＭＲＡＭ回路が待機状態にあるときには、ＭＯＳトランジスタ106〜109はオン状態になっており、コンデンサ110〜113は充電され、所定の初期電圧（ＶD0）になる。また、センス線114〜117を介して、記憶セルのＭＯＳトランジスタ122〜137にもＶD0が入力される。ＭＯＳトランジスタ122〜137は、セルの選択スイッチと電圧降下素子を兼ねている。
【００２４】
ここで、磁気抵抗素子138〜153に印加される電圧(Ｖs)は、Ｘデコーダ103から発生し、ワード線118〜121を経由してＭＯＳトランジスタ122〜137のゲートに入力される基準電圧（Ｖref）と、ＭＯＳトランジスタ122〜137の閾値特性で決められる一定の降下電圧（Ｖdrp）により決定され、ＭＯＳトランジスタ122〜137の入力側の電圧、すなわちセンス線114〜117の電圧（ＶD）が変動しても出力側の電圧（Ｖs）は変動しない。このＶs、Ｖref、Ｖdrpには、以下の関係が成り立つため、選択された記憶セルの磁気抵抗素子には適当な低い電圧Ｖsが印加される。
【００２５】
Ｖs＝Ｖref−Ｖdrp（ただし、ＶD>Ｖs）・・・（１）
【００２６】
次に、例えば磁気抵抗素子143に保持されたデータを読み出す場合について説明する。磁気抵抗素子143は、セルアレイの２行２列に位置している単位記憶セルで用いられている。はじめに、Ｘデコーダ103からの信号により、２行目のワード線119に接続されている単位記憶セルのＭＯＳトランジスタ126〜129がオンになり、電源105、ＭＯＳトランジスタ107、センス線115、ＭＯＳトランジスタ127、磁気抵抗素子143と電流が流れる。この時、同一のワード線119に接続されている磁気抵抗素子142、144、145にも同様に電流が流れるが、これについては後述する。
【００２７】
２行目のワード線119の選択に続いて、Ｙデコーダ101のからの信号により２列目のセンス線115が選択される。この時、ＭＯＳトランジスタ107はオフとなり、２列目のセンス線115は電源105から切り離されるが、コンデンサ111に充電された電荷を放電しながら、磁気抵抗素子143には電流が流れつづける。この結果、コンデンサ111に生じる電圧、すなわち、センス線115の電圧は低下するが、磁気抵抗素子143の両端の電圧（Ｖs）は前述したように式（1）で決定付けられるため、変化せずに一定に保たれる。
【００２８】
このとき、ｔ時間後のコンデンサ111に生じる電圧の時間変化ＶD（ｔ）は、初期電圧ＶD0、コンデンサ111の容量Ｃ、磁気抵抗素子143に流れる電流Ｉs、磁気抵抗素子143の両端の電圧Ｖs、および、ＭＯＳトランジスタ127の負荷抵抗Ｒを用いると、式(２)のように表すことができる。
【００２９】
【００３０】
式(２)に示したように、コンデンサ111に生じる電圧の時間変化は、磁気抵抗素子143の抵抗により変化率が異なる。すなわち、磁気抵抗素子143が高抵抗状態にある時には、コンデンサ111に生じる電圧の時間変化は小さく、反対に磁気抵抗素子143が低抵抗状態にある時には、コンデンサ111に生じる電圧の時間変化は大きい。従って、ある一定時間経過後に、コンデンサ111の電圧あるいは電圧変化を出力線155を通して検出することによって、磁気抵抗素子143の抵抗状態すなわち保持しているデータを読み出すことが出来る。
【００３１】
このように、本参考例のＭＲＡＭ回路では、磁気抵抗素子143に印加される電圧は式（1）で与えられるＶsであるので、磁気抵抗素子143を破壊する電圧、あるいは、バイアス依存性により著しく特性を劣化させる電圧よりも小さく保つことが出来る。一方、コンデンサ111の作用により、出力線155に生じる電圧は、後段の検出回路に十分な程度まで大きくすることができ、特に、磁気抵抗素子143と直列につながれた寄生抵抗が大きい場合や、磁気抵抗素子143の磁気抵抗比（ＭＲ比）が十分大きく取れない場合であっても、式(２)のコンデンサ110〜113の容量Ｃ、磁気抵抗素子に印加する電圧Ｖs、磁気抵抗素子138〜153の電気抵抗値、および、コンデンサの放電に要する時間ｔを最適化することによって、十分な読み出し電圧を得ることができる。
【００３２】
また、本参考例のＭＲＡＭの読み出し速度は、主に、コンデンサ110〜113の容量Ｃ、磁気抵抗素子138〜153の電気抵抗値、および、磁気抵抗素子に印加する電圧Ｖsにより決定され、これらのパラメータを最適化することによって非常に高速な読み出しが可能である。なお、コンデンサ110〜113の充電は待機時間中に行われるため、読み出し速度に影響することはない。
【００３３】
更に、前述したように、本参考例のＭＲＡＭ回路では、同一のワード線119に接続されている磁気抵抗素子142、144、145にも同様に電流が流れるため、ＭＯＳトランジスタ107と同様に、ＭＯＳトランジスタ106、108、109もオフにすると、磁気抵抗素子142、144、145に記録された情報を、それぞれ、出力線154、156、157から同時に並行して読み出すことが出来る。この読み出しの消費電力は、基本的にコンデンサに充電し放電される電気量であるため、非常に小さくすることができ、特に、前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高くすることができる。
【００３４】
なお、上述したデータ読み出しのシーケンスでは、ＭＯＳトランジスタ127がオンになった後にＭＯＳトランジスタ107をオフとしているが、本発明は上記参考例に限定されるものではなく、これらのＭＯＳトランジスタがスイッチする順序は逆になっても良く、また同時にスイッチさせることも可能である。また、本参考例では、コンデンサ110〜113を設けているが、別途コンデンサを設けず、センス線114〜117の配線容量を利用することも可能である。
【００３５】
［参考例２］次に、本発明の第２の参考例に係るＭＲＡＭについて、図２を参照して説明する。図２は、第２の参考例のＭＲＡＭの構成を示す回路図である。なお、本参考例は、基本的には前記した第１の参考例と同じ動作をするが、同一のワード線に接続され、かつ、隣接した２本のセンス線に接続された２つの単位記憶セルを対とし、お互いに相補のデータを記憶することを特徴としている。
【００３６】
図２を参照して、本参考例のＭＲＡＭについて説明すると、本参考例では、一方の単位記憶セルの磁気抵抗素子が高抵抗状態の時には、他方の磁気抵抗素子は必ず低抵抗状態になるように、それぞれの磁気抵抗素子の磁化方向を設定する。なお、記憶データが”１”である場合に、どちらの磁気抵抗素子を高抵抗状態にするかは任意であり、回路ごとに決めることができる。また、それぞれの単位記憶セルには、センス線を介してコンデンサが接続されており、差動増幅器を用いて２つのコンデンサの電圧を比較し、この差動増幅器の出力をデータ出力としている。この回路では、２つの単位記憶セルを用いて１ビットの情報を記憶するため、図２に示したＭＲＡＭ回路では、４×２＝８ビットの情報を記憶している。
【００３７】
図２に示した回路と図１に示した第１の参考例の回路では、特にY周辺回路の構成が異なっている。すなわち、本参考例のY周辺回路202では、隣接する２つのセンス線214と215に接続されたコンデンサ210と211が差動増幅器254に接続され、コンデンサ210と211に生じる電圧の差が差動増幅器254で検出される。同様に、コンデンサ212と213に生じる電圧の差は、差動増幅器255で検出される。Ｘデコーダ203、セルアレイ204は、図１のＸデコーダ103、セルアレイ104と同等の回路である。
【００３８】
次に、例えば磁気抵抗素子242、243に保持されたデータを読み出す場合について説明する。磁気抵抗素子242は、セルアレイの２行１列、磁気抵抗素子243はセルアレイの２行２列に位置している。はじめに、Ｘデコーダ203から基準電圧Ｖrefの信号が発生し、２行目のワード線219に接続されている単位記憶セルのＭＯＳトランジスタ226〜229がオンになる。この結果、ＭＯＳトランジスタ226〜229の閾値特性で決められるＶsが磁気抵抗素子242〜245に印加される。したがって、電源205、ＭＯＳトランジスタ206、センス線214、ＭＯＳトランジスタ226、磁気抵抗素子242と、電流が流れる。また同様に、電源205、ＭＯＳトランジスタ207、センス線215、ＭＯＳトランジスタ227、磁気抵抗素子243の経路でも電流が流れる。この時、同一のワード線219に接続されている磁気抵抗素子244、245にも同様に電流が流れるが、これについては後述する。
【００３９】
２行目のワード線219の選択に続いて、Ｙデコーダ201のからの信号により１列目のセンス線214と、２列目のセンス線215が選択される。この時、ＭＯＳトランジスタ206、207はオフとなり、１列目のセンス線214と２列目のセンス線215は電源205から切り離されるが、コンデンサ210、211に充電された電荷を放電しながら、磁気抵抗素子242、243には電流が流れつづける。
【００４０】
この結果、コンデンサ210、211に生じる電圧、すなわち、ＭＯＳトランジスタ226、227の入力側の電圧は低下するが、ＭＯＳトランジスタ226、227の出力側の電圧、すなわち、磁気抵抗素子242、243に印加される電圧(Ｖs)は前述したように式（1）で決定付けられるため、変化することなく一定に保たれる。このとき、ｔ時間後のコンデンサ210、211に生じる電圧の時間変化ＶD(ｔ)は、式(２)に示した通りである。
【００４１】
ここで、式(２)に示したように、コンデンサ210、211に生じる電圧の時間変化は、磁気抵抗素子242、243の抵抗により変化率が異なる。例えば、記憶データが”１”であるときには、磁気抵抗素子242が高抵抗状態、かつ、磁気抵抗素子243が低抵抗状態であるとすると、コンデンサ210の電圧低下よりコンデンサ211の電圧低下の時間変化が大きい。反対に記憶データが”０”であるときには、磁気抵抗素子242が低抵抗状態、かつ、磁気抵抗素子243が高抵抗状態となり、コンデンサ210の電圧低下よりコンデンサ211の電圧低下の時間変化は小さい。
【００４２】
ある一定時間経過後に、コンデンサ210とコンデンサ211の電圧の差を差動増幅器254で判定し、その判定結果を読み出しデータとして出力線256より出力すると、あるｔ時間経過後のコンデンサ210とコンデンサ211の電圧の差ＶOUT(ｔ)は式(２)から、
【００４３】
【００４４】
と表すことができる。ここでＲL、ＲHはそれぞれ、磁気抵抗素子が低抵抗状態と高抵抗状態でのＭＯＳトランジスタの負荷抵抗（負荷となるセンス線、磁気抵抗素子、記憶セルのＭＯＳトランジスタの合成抵抗）である。式(３)において例えば、コンデンサの容量Ｃを1pF、ＭＯＳトランジスタの出力側の電圧Ｖsを250mV、磁気抵抗素子が低抵抗状態のＲLを10kΩ、高抵抗状態の時のＲHを12kΩと容易に実現可能な値を仮定し、コンデンサ210、211の放電時間を24nsecとすると、記憶データの”１”、”０”に応じて、ＶOUT(23nsec)として±100mVの出力が得られることがわかる。既存の半導体ＤＲＡＭで用いられるセンスアンプ（差動増幅器）の入力電圧（検出電圧）は100mV程度であり、この±100mVの信号は容易に検出できることは自明である。
【００４５】
このように、本参考例のＭＲＡＭ回路では、隣接する磁気抵抗素子からの信号を参照データとしているため、前記した第１の参考例に比べて出力電圧を大きくすることができ、プロセスばらつきに対する回路動作の安定性を向上させることができる。
【００４６】
また、前記した第１の参考例と同様に、磁気抵抗素子242、243に印加される電圧は、ゲートに入力される基準電圧と一定の降下電圧で与えられるＶsであるので、磁気抵抗素子242、243を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことが出来る。一方、コンデンサ210、211の作用により、差動増幅器（検出器）254に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出することができる。特に、磁気抵抗素子と直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れない場合であっても、式(２)のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧Ｖs、磁気抵抗素子の電気抵抗値、および、コンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００４７】
また、読み出し速度は、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値、および、磁気抵抗素子に印加する電圧Ｖs等のパラメータを最適化することで非常に高速な読み出しが可能であり、同一のワード線219に接続されている磁気抵抗素子244、245にも同様に電流が流れるため、ＭＯＳトランジスタ206、207と同様に、ＭＯＳトランジスタ208、209もオフにすると、磁気抵抗素子244、245に記録された情報も差動増幅器（検出器）257から同時に並行して読み出すことが出来る。このＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に、前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率を高くすることができる。
【００４８】
なお、上述したデータ読み出しのシーケンスは一例であり、ＭＯＳトランジスタをスイッチする順番を変えることができるのは、前記した第１の参考例と同様である。
【００４９】
［参考例３］次に、本発明の第３の参考例に係るＭＲＡＭについて、図３を参照して説明する。図３は、第３の参考例のＭＲＡＭの構成を示す回路図である。なお、本参考例は、基本的には前記した第２の参考例と同じ動作をするが、出力を差動増幅で比較する際の参照信号を、相補のデータが書き込まれた磁気抵抗素子ではなく、基準抵抗から得ることを特徴としている。
【００５０】
図３を参照すると、本参考例のＭＲＡＭ回路は、Ｙデコーダ301を含むY周辺回路302、第１のＸデコーダ303、第１のセルアレイ304、および、前記のY周辺回路302に対してそれぞれ対称的な位置に配置される、第２のＸデコーダ305、第２のセルアレイ306から構成される。Y周辺回路302は、図１のY周辺回路102と類似した回路構成となっているが、Ｙデコーダ101と同等のＹデコーダ301に対して、ＭＯＳトランジスタ、コンデンサなどが対象的に配置されている点が異なっている。また、Y周辺回路302は、差動増幅器330〜333を有しているが、図２の差動増幅器254、255とは異なり、それぞれ、Ｙデコーダ301に対して対照的な位置に配置されている２つのコンデンサが接続されている。
【００５１】
それぞれのセルアレイにおける、少なくとも１本以上のワード線には、基準抵抗とＭＯＳトランジスタとから構成される基準セルが接続されている。図３に示した例では、第１のセルアレイ304では、ワード線315に基準抵抗318〜321とＭＯＳトランジスタから構成される基準セルが接続され、第２のセルアレイ306では、ワード線316に基準抵抗322〜325とＭＯＳトランジスタとから構成される基準セルが接続されている。また、第１、第２のＸデコーダ303、305に発生する信号は基準電圧である。
【００５２】
例えば、第１のセルアレイ304のセンス線308とワード線317に接続された磁気抵抗素子327とＭＯＳトランジスタから構成される記憶セルの情報を読み出す場合には、第２のセルアレイ306のセンス線312とワード線316に接続された基準抵抗323とＭＯＳトランジスタから構成される基準セルからの信号を参照信号とし、第１および第２の参考例のＭＲＡＭ回路と同様の原理を用いて、差動増幅器331を用いて出力を得る。また、この時、同一のワード線317に接続されている磁気抵抗素子326、328、329とＭＯＳトランジスタから構成される記憶セルに記憶された情報も、差動増幅器330、332、333を用いて、基準抵抗322、324、325とＭＯＳトランジスタから構成される基準セルからの信号と比較することで並行に読み出すことが可能である。
【００５３】
なお、第１のセルアレイ304のワード線315に接続された基準抵抗318〜321とＭＯＳトランジスタから構成される基準セルは、第２のセルアレイ306に配置された磁気抵抗素子とＭＯＳトランジスタから構成される記憶セルのデータを読み出す時の参照に使用される。
【００５４】
このように、本参考例のＭＲＡＭの構成によれば、基準セルからの信号を参照データとして用いることによって、チップの面積効率を高く、高集積かつプロセスばらつきに対する回路動作の安定性を向上させることができる。
【００５５】
また、前記した第１及び第２の参考例と同様に、磁気抵抗素子に印加される電圧はＶsであるので、磁気抵抗素子を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことが出来る。一方、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、式(２)のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧Ｖs、磁気抵抗素子の電気抵抗値、および、コンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００５６】
また、読み出し速度は、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値、および、磁気抵抗素子に印加する電圧Ｖs等のパラメータを最適化することで非常に高速な読み出しが可能であり、同一のワード線に接続されている磁気抵抗素子にも同様に電流が流れるため、同時に並行して読み出すことが出来る。このＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に、前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率を高くすることができる。
【００５７】
なお、上述したデータ読み出しのシーケンスは一例であり、ＭＯＳトランジスタをスイッチする順番を変えることができるのは、前記した第１及び第２の参考例と同様である。
【００５８】
［実施例１］次に、本発明の第１の実施例に係るＭＲＡＭについて、図４を参照して説明する。図４は、第１の実施例のＭＲＡＭの構成を示す回路図である。なお、本実施例は、基本的には前記した第２の参考例と同じ動作をするが、読み出しの対象となる磁気抵抗素子自身の状態を変化させて生成される信号を差動増幅の参照信号とする、自己参照式の読み出し方法を用いることを特徴としている。
【００５９】
図４に示すように、本実施例のＭＲＡＭは、Ｙデコーダ401を含むY周辺回路402と、出力信号が基準電圧であるＸデコーダ403、および、セルアレイ404から構成される。ここで使用されるＸデコーダ403とセルアレイ404は、それぞれ、図１のＸデコーダ103とセルアレイ104と同等のものである。また、Ｙデコーダ401とＸデコーダ403の動作タイミングは、タイミングコントローラ405 により制御される。Y周辺回路402は、Ｙデコーダ401と、ゲートがＹデコーダ401に接続されたＭＯＳトランジスタ407〜410、このＭＯＳトランジスタ407〜410に接続された電源406、ゲートにＹデコーダ401からの出力が接続され、お互いに相補に動作する２対のＭＯＳトランジスタ415と416、および、417と418、片側が接地されたコンデンサ411〜414、および、出力を検出する差動増幅器441、442で構成されている。
【００６０】
ＭＲＡＭ回路が待機状態にあるときには、ＭＯＳトランジスタ407〜410はオン状態になっており、コンデンサ411〜414は、充電され、所定の初期電圧(ＶD0)になる。また、この時、ＭＯＳトランジスタ415、417はオン状態で、これらに対して相補動作するＭＯＳトランジスタ416, 418はオフ状態となっている。したがって、ＭＯＳトランジスタ415、417を介して、コンデンサ411、413と接続されているセンス線419、420も所定の初期電圧ＶD0である。ＭＯＳトランジスタ433〜440は、セルの選択スイッチと電圧降下素子を兼ねている。
【００６１】
ここで、磁気抵抗素子425〜432に印加される電圧(Ｖs)は、Ｘデコーダ403から発生し、ワード線421〜424を経由してＭＯＳトランジスタ433〜440のゲートに入力される基準電圧(Ｖref)と、ＭＯＳトランジスタ433〜440の閾値特性で決められる一定の降下電圧(Ｖdrp)により決定され、ＭＯＳトランジスタ425〜432の入力側の電圧、すなわちセンス線419、420の電圧(ＶD)が変動しても出力側の電圧(Ｖs)は変動しない。
【００６２】
例えば、磁気抵抗素子427に保持されたデータを読み出す場合には、Ｘデコーダ403から基準電圧Ｖrefの信号を発生し、ＭＯＳトランジスタ435をオンにする。この結果、電源406、ＭＯＳトランジスタ407、ＭＯＳトランジスタ415、センス線419、ＭＯＳトランジスタ435、磁気抵抗素子427を通って電流が流れる。またこの時、Ｘデコーダ403からの信号により、同一のワード線422に接続されているＭＯＳトランジスタ436もオンになっており、この結果、磁気抵抗素子428にも電流が流れる。
【００６３】
ＭＯＳトランジスタ435、436の閾値特性により、磁気抵抗素子427、428に印加される電圧は、一定の低電圧Ｖsに保持され、磁気抵抗素子427、428には、それぞれＶsおよび各磁気抵抗素子427、428の抵抗値から決定される大きさの電流が流れる。次に、Ｙデコーダ401からの信号により、ＭＯＳトランジスタ407はオフとなり、コンデンサ411に充電された電荷を放電しながら、磁気抵抗素子427には電流が流れつづける。この結果、コンデンサ411に生じる電圧は（２）式に従って低下する。
【００６４】
一定時間経過後に、一時的に、ＭＯＳトランジスタ435をオフにし、磁気抵抗素子427を通って流れていた電流を止める。その後、書き込み回路を動作させて、磁気抵抗素子427に”０”または”１”を参照データとして書き込むか、あるいは、一時的な中間状態に保ち、その後、ＭＯＳトランジスタ415をオフ、ＭＯＳトランジスタ416オンとし、再びＭＯＳトランジスタ435をオンとすると、今度は、電源406、ＭＯＳトランジスタ408、ＭＯＳトランジスタ416、センス線419、ＭＯＳトランジスタ435、磁気抵抗素子427の経路で電流が流れる。次に、ＭＯＳトランジスタ408をオフとすると、コンデンサ412に充電された電荷を放電しながら、磁気抵抗素子427には電流が流れつづける。この結果、磁気抵抗素子427の参照状態に応じて、コンデンサ412に生じる電圧は低下する。
【００６５】
再び、一定時間経過後に、ＭＯＳトランジスタ435をオフとし、磁気抵抗素子427を通り流れていた電流を止め、コンデンサ411とコンデンサ412の電圧差を差動増幅器441を用いて検出する。最後に、磁気抵抗素子427に元のデータを再書き込みするか、または、一時的な中間状態から定常状態に戻すことにより、ＭＲＡＭ回路全体としてデータの非破壊読出しを実現することができる。
【００６６】
このように、本実施例のＭＲＡＭは、磁気抵抗素子に記憶させたデータを自己参照方式で検出することができるために、前記した第１乃至第３の参考例に比べて、チップの面積効率を高く、高集積かつプロセスばらつきに対する回路動作の安定性を向上させることができる。
【００６７】
また、前記した第１乃至第３の参考例と同様に、磁気抵抗素子に印加される電圧はＶsであるので、磁気抵抗素子を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことが出来る。一方、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、式(２)のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧Ｖs、磁気抵抗素子の電気抵抗値、および、コンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００６８】
また、読み出し速度は、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値、および、磁気抵抗素子に印加する電圧Ｖs等のパラメータを最適化することで非常に高速な読み出しが可能であり、同一のワード線に接続されている磁気抵抗素子にも同様に電流が流れるため、同時に並行して読み出すことが出来る。このＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。
【００６９】
なお、上述したデータ読み出しのシーケンスは一例であり、ＭＯＳトランジスタをスイッチする順番を変えることができるのは、前記した第１乃至第３の参考例と同様である。
【００７０】
［実施例２］次に、本発明の第２の実施例に係るＭＲＡＭについて、図５を参照して説明する。図５は、第２の実施例のＭＲＡＭの構成を示す回路図である。なお、第１乃至第３の参考例及び第１の実施例で説明した回路において、正確な読み出しを行うためには、同一のセンス線に接続され、かつ、異なるワード線に接続された記憶セルの読み出しにおいて、いずれの記憶セルを読み出す場合にも、センス線に流れる電流が等しくなり、コンデンサの放電特性が一定である必要があるが、そのためには、各ワード線に対する補正回路と、その補正回路を制御する回路を設け、各記憶セルを構成するＭＯＳトランジスタのゲートの印加する信号電圧を調節することが効果的である。そこで、第２の実施例では、第１の参考例に記した回路のワード線に補正回路を設けたことを特徴としており、その基本動作は前記した第１の参考例と同じである。
【００７１】
本実施例のＭＲＡＭ回路は、同一のセンス線に接続された記憶セルは同一のコンデンサを使用して読み出すために、記憶セルを構成するＭＯＳトランジスタ518〜533、磁気抵抗素子534〜549の電気特性が均一であることが望まれる。しかしながら実際の回路では、製造誤差ばらつきなどにより素子特性に分布を生じ、回路の動作マージンを低下させる。そこで、第５の実施例では、図５に示すように、補正制御回路505と補正回路514〜517を設け、素子ばらつきによる回路の動作マージンの低下、素子歩留まりの低下を防いでいる。
【００７２】
図５の回路では、更正動作モードを設け、通常のメモリ素子の記憶読み出し動作を行う前に、記憶素子が初期化された状態において、同一のセンス線に接続された各磁気抵抗素子に流れる電流が等しくなるように、補正回路を用いてワード線の電位を調整する。例えば、センス線507では、磁気抵抗素子519、523、527、531に流れる電流が等しくなるように、以下の様に、ワード線510〜513の電位を調整する。
【００７３】
すなわち、磁気抵抗素子539の抵抗が大きいときには、補正回路515を用いてワード線511の電位、すなわちＭＯＳトランジスタ523のゲート電圧を高くして、磁気抵抗素子に印加する電圧を上げる。また、ＭＯＳトランジスタ527の閾値特性が適正値からずれているときには、補正回路516を用いてワード線512の電位を調整し、磁気抵抗素子543に適正な電流が流れるようにＭＯＳトランジスタ527のゲート電圧を決める。
【００７４】
ＭＲＡＭ回路が更正モードで動作しているときの出力回路502に送られる信号と式(２)の関係から磁気抵抗素子に流れる電流を求めることができ、補正回路514〜517が補正を行う程度が決められる。この補正回路514〜517は、補正制御回路505によりその動作が制御され、また、補正値は保存登録される。
【００７５】
特に、ワード空間の大きいＭＲＡＭ回路は、ワード線方向に比べてセンス線方向に多数の記憶セルが並べられ、センス線方向の製造ばらつきの増加が懸念される。本実施例は、特にこのようなワード空間の大きいＭＲＡＭ回路に対して非常に効果がある。なお、異なるセンス線に接続された記憶セルは、異なるコンデンサを用いて読み出されるため、本発明のＭＲＡＭはワード線方向の製造ばらつきに対する耐性は本質的に備えている。さらに、ワード線方向の製造ばらつきに対する耐性を向上させるには、式(２)の読み出し時間ｔを各センス線ごとに調整することで対応が可能である。
【００７６】
このように、本実施例では、各々のワード線に補正回路514〜517を設け、補正制御回路505によりその動作を制御することにより、製造ばらつきに対して耐性があり、安定動作が可能なＭＲＡＭ回路が得ることができる。なお、本実施例では、第１の参考例のワード線に対して補正回路・補正制御回路を設けた例を示したが、第２及び第３の参考例、及び第１の実施例で示した回路のワード線に対して補正回路・補正制御回路を設けた場合も、同様な効果が得られる。
【００７７】
【発明の効果】
以上説明したように、本発明のＭＲＡＭの構成によれば、下記記載の効果を奏する。
【００７８】
本発明の第１の効果は、特に、トンネル型磁気抵抗素子(ＴＭＲ)を用いたＭＲＡＭ回路において、磁気抵抗素子に印加される電圧を、磁気抵抗素子を破壊する電圧あるいは、バイアス効果により著しく特性を劣化させる電圧よりも小さく保つことが可能であり、一方、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出することができるということである。
【００７９】
本発明の第２の効果は、磁気抵抗素子と直列につながれた配線などの寄生抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れない場合であっても、コンデンサの容量、磁気抵抗素子に印加する電圧、磁気抵抗素子の電気抵抗値、および、コンデンサの放電に要する時間を最適化することによって、十分な読み出し電圧を得ることができるということである。
【００８０】
また、本発明の第３の効果は、ＭＲＡＭ回路の読み出し速度は、主に、コンデンサの容量、磁気抵抗素子の電気抵抗値、および、磁気抵抗素子に印加する電圧により決定されるため、これらのパラメータを最適化することによって非常に高速な読み出しが可能となるということである。また、本ＭＲＡＭ回路では、同一のワード線に接続されている磁気抵抗素子からも同時に並行して読み出すことができるため、より、高速な読み出しが可能となるということである。
【００８１】
本発明の第４の効果は、ＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができるということである。特に、前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率を高くすることができる。
【００８２】
また、本発明の第５の効果は、適切な参照セルを設けることによって、チップの面積効率を高く、高集積かつプロセスばらつきに対する回路動作の安定性に優れるＭＲＡＭ回路を得ることができるということである。また、微細化・集積化に伴う配線の寄生容量を積極的に利用することにより、高密度、高集積化を図ることができるということである。
【図面の簡単な説明】
【図１】本発明の第１の参考例に係るＭＲＡＭの構成を示す回路図である。
【図２】本発明の第２の参考例に係るＭＲＡＭの構成を示す回路図である。
【図３】本発明の第３の参考例に係るＭＲＡＭの構成を示す回路図である。
【図４】本発明の第１の実施例に係るＭＲＡＭの構成を示す回路図である。
【図５】本発明の第２の実施例に係るＭＲＡＭの構成を示す回路図である。
【図６】第１の従来例に係るＭＲＡＭの構成を示す回路図である。
【図７】第１の従来例に係るＭＲＡＭの構成を示す回路図である。
【符号の説明】
101、201、301、401、501 Ｙデコーダ
102、202、302、402 Y周辺回路
103、203、403、503 Ｘデコーダ
104、204、404
セルアレイ
105、205、406、504 電源
106〜109、206〜209、407〜410 ＭＯＳトランジスタ
110〜113、210〜213、411〜414 コンデンサ
114〜117、214〜217、307〜314、419、420、506〜509 センス線
118〜121、218〜221、315〜317、421〜424、510〜513 ワード線
122〜137、222〜237、433〜440、518〜533 ＭＯＳトランジスタ
138〜153、238〜253、326〜329、425〜432、534〜549 磁気抵抗素子
154〜157、256、257 出力線
254、255、330〜333、441、442 差動増幅器
303 第1のＸデコーダ
304 第１のセルアレイ
305 第２のＸデコーダ
306 第２のセルアレイ
318〜325 基準抵抗
405 タイミングコントローラ
415〜418 ＭＯＳトランジスタ
502 出力回路
505 補正制御回路
514〜517 補正回路
601 アドレスバス
602、701、702
行デコーダ
603、703、704
列デコーダ
604 第１アレイ
605 第２アレイ
606 比較器
【発明の属する技術分野】
本発明は、ランダムアクセスメモリに関し、特に、磁気抵抗素子を用いた磁気ランダムアクセスメモリ（ＭＲＡＭ : Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリは、多数のメモリセルがワード線とビット線の交点に配置され、基本的には、各々のメモリセルは絶縁層あるいは金属層を挟んだ二枚の強磁性層から構成されている。このような磁気ランダムアクセスメモリでは、デジタル情報は強磁性層の磁化の向きによって表され、その情報は意図的に書き換えられない限り無限に保持される。また、メモリセルの状態の書き換えは、ワード電流とビット電流とで生じる閾値より大きな合成磁場を所定のメモリセルに印加し、強磁性層の磁化を反転させることにより行われる。
【０００３】
このような従来のＭＲＡＭに関する記述としては、例えば、米国特許第5748519号及びIEEE Transaction On Components Packaging and Manufacturing Technology-Part A, Vol. 170,No.3,pp.373-379等があり、上記文献には、記憶セルとして巨大磁気抵抗効果（ＧＭＲ: giant magneto-resistive）素子を用いて且つ簡単化されたＭＲＡＭ回路が開示されている（第１の従来例）。このような第１の従来例について、図６を参照して説明する。
【０００４】
第１の従来例に係るＭＲＡＭ回路は、一般的に半導体基板上に形成され、他の回路が同一基板上に混載される。ＭＲＡＭ回路は、メモリアレイ（第１アレイ604及び第２アレイ605）、デコーダ（行デコーダ602及び列デコーダ603）及び比較器606により構成され、行デコーダ602と列デコーダ603は、アドレスバス601にそれぞれ接続されている。第１アレイ604及び第２アレイ605のうちの一方は読み出し時の参照セルとして用いられ、それぞれのセルアレイにおいて、１つの行には複数のＧＭＲ素子が直列接続されている。そして、読み出し時には、第１アレイ604及び第２アレイ605の双方の選択された行に電流を流し、生じた電圧の差分を比較器606で検出するものである。
【０００５】
また、米国特許第5640343号には、トンネル型磁気抵抗(ＴＭＲ: tunneling magneto-resistive)素子を記憶セルとして用いて、それぞれのワード線とセンス線の交点に一つの記憶セルを配したメモリアレーをもつＭＲＡＭ回路が開示されている（第２の従来例）。この第２の従来例について図７を参照して説明すると、このＭＲＡＭ回路は、行デコーダ701、702と列デコーダ703、704とこれらに接続される交点に磁気トンネル接合素子を有するマトリクス回路とにより構成されている。なお、このＭＲＡＭ回路は、記憶情報をセンス電流の大小に対応させて動作させているが、上記公報には電圧あるいは電流の検出方法、比較器（センスアンプ）への接続方法については記述されていない。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した第１又は第２の従来例には以下に示すような問題がある。まず、第１の従来例では、直列接続された記憶セルの抵抗を直接検出しているが、この抵抗には行に直列接続されたトランジスタのオン抵抗も含まれており、また、記憶セルアレイと参照セルアレイが分離され、それらの距離が離れているため、それぞれの比較信号に寄生要素が含まれ易く、充分な動作マージンを実現することが困難となってしまう。そのため、第１の従来例のＭＲＡＭでは、記憶セルのウェハ上での特性の均一性が要求される。
【０００７】
また、第１の従来例では、複数の直列に接続された記憶セルの電圧を検出するため、行全体の抵抗に比べて抵抗の磁気変化分が小さくなり、素子ばらつき、ノイズ耐性に劣るという問題がある。更に、検出感度を大きくするためには、検出電流を大きくするか、又は、ＧＭＲ素子を細長くして素子抵抗を大きくする等の処置が必要であるが、これらは、消費電力の増大および回路面積の増大を招いてしまう。
【０００８】
更に、一般的なＧＭＲ素子では、膜面に平行に電流を流すため、基本抵抗は配線抵抗と同等であり、したがって、配線とトランジスタと磁気抵抗素子とを直列接続して、全体の電圧を直接測定する方法を用いる場合には、配線とトランジスタでの電圧降下が無視できなくなり、高精度な読み出し回路（センスアンプ）が必要となってしまう。
【０００９】
また、第２の従来例では、Journal of Magnetics Society of Japan,Vol.23,No.1-2,pp.55-57に述べられているように、接合の両端に印加される電圧が増加するに従い、周知のバイアス効果によって磁気抵抗比（ＭＲ比）が減少する。このバイアス効果により、ＴＭＲ素子の両端に大きな電圧をかけても、磁気による素子電圧の変化分は比例して大きくならず、ＴＭＲ素子を用いたＭＲＡＭでは、高感度な読み出し回路（センスアンプ）が必要となる。
【００１０】
また、Journal of Magnetismand Magnetic Materials Vol.198-199,pp.164-166などで述べられているように、薄いトンネルバリアを用いているＴＭＲ素子の両端に大きな電圧をかけることは、トンネルバリアを電界、熱などで破壊し、素子寿命を短くしてしまうという問題がある。
【００１１】
本発明は上記問題点に鑑みてなされたものであって、その第１の目的は、磁気抵抗素子特性のウェハ面内でのばらつきを防止し、動作マージンを広くすることができるＭＲＡＭ回路を提供することにある。また、本発明の第２の目的は、磁気抵抗素子と直列に接続された配線およびトランジスタの抵抗による電圧降下がもたらす、読み出し回路（センスアンプ）の検出感度の低下を防ぎ、高精度かつ高速な読み出しが可能なＭＲＡＭ回路を提供することにある。更に本発明の第３の目的は、特に、トンネル型磁気抵抗素子(ＴＭＲ)を用いたＭＲＡＭ回路において、磁気抵抗のバイアス効果、および、トンネルバリアの破壊を防止することができるＭＲＡＭ回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数のセンス線及び複数のワード線を有し、前記センス線と前記ワード線との各々の交点には電圧降下素子の機能を備えたセル選択スイッチと磁気抵抗素子とが直列に接続された単位記憶セルが配設され、該単位記憶セルが２次元アレイ状に配列されてセルアレイを構成する磁気ランダムアクセスメモリにおいて、前記センス線の各々に容量手段を備え、前記容量手段に蓄積された電荷が前記センス線、前記セル選択スイッチ及び前記磁気抵抗素子を順次介して放電し、該放電により生じる前記容量手段の電圧の時間変化率に基づいて前記磁気抵抗素子の磁気保持状態が判別されるものである。
【００１３】
また、本発明は、複数のワード線が接続され、選択されたワード線に基準電圧を発生するＸデコーダと、複数のセンス線が接続されたＹデコーダを含むＹ周辺回路部と、前記ワード線と前記センス線との各交点にセル選択ＭＯＳＦＥＴと磁気抵抗素子とが直列に接続された単位記憶セルと、を少なくとも有し、前記単位記憶セルをアレイ状に配列してセルアレイ部が構成される磁気ランダムアクセスメモリにおいて、前記Ｙ周辺回路部に、電源と各々の前記センス線に対応して設けられた列選択ＭＯＳＦＥＴと容量手段とを備え、前記列選択ＭＯＳＦＥＴは、その一側端子が前記センス線に、他側端子が前記電源に、ゲート端子が前記Ｙデコーダにそれぞれ接続され、前記列選択ＭＯＳＦＥＴと前記センス線との連結部には出力線が接続されると共に、前記容量手段を介して接地され、各々の前記単位記憶セルでは、前記セル選択ＭＯＳＦＥＴの一側端子が前記センス線に、他側端子が前記磁気抵抗素子の一側端子に、ゲート端子が前記ワード線に接続され、前記磁気抵抗素子の他側端子は接地され、前記ワード線に印加される基準電圧と前記セル選択ＭＯＳＦＥＴの閾値特性により与えられる所定の降下電圧とによって前記磁気抵抗素子に印加する電圧が制御され、前記容量手段に蓄積された電荷が前記センス線、前記セル選択ＭＯＳＦＥＴ及び前記磁気抵抗素子を順次介して放電し、該放電により生じる前記容量手段の電圧の時間変化率に基づいて、前記磁気抵抗素子の磁気保持状態が判別されるものである。
【００１４】
本発明においては、前記Ｙデコーダに、隣接する２本の前記センス線から延びる前記出力線が接続される差動増幅手段を備え、前記セルアレイが、同一の前記ワード線に接続され、かつ、前記隣接する２本のセンス線にそれぞれ接続される対をなす単位記憶セルで構成され、前記対をなす単位記憶セルの、一方が記憶セル、他方が前記記憶セルと相補のデータを記憶する参照セルとして機能し、前記記憶セル及び前記参照セルからの出力信号の差が前記差動増幅手段で検出、増幅される構成とすることができる。
【００１５】
また、本発明においては、前記Ｙ周辺回路部に対して対称の位置に、前記Ｙ周辺回路部に接続されるセルアレイ部及びＸデコーダが各々対をなして配設され、前記Ｙ周辺回路部に、各々の前記セルアレイ部の対向する前記センス線から延びる前記出力線が接続される差動増幅手段を備え、各々の前記セルアレイの、少なくとも１本以上の前記ワード線と該ワード線と交差する前記センス線との各交点に前記セル選択ＭＯＳＦＥＴと基準抵抗とから構成される参照セルが配設され、前記対をなすセルアレイ部の一方に設けた所定の単位記憶セルと、他方のセルアレイ部に設けた前記参照セルとの出力信号の差が前記差動増幅手段で検出、増幅される構成とすることもできる。
【００１６】
また、本発明は、複数のワード線が接続され、選択されたワード線に基準電圧を発生するＸデコーダと、複数のセンス線が接続されたＹデコーダを含むＹ周辺回路部と、前記ワード線と前記センス線との各交点にセル選択ＭＯＳＦＥＴと磁気抵抗素子とが直列に接続された単位記憶セルと、を少なくとも有し、前記単位記憶セルをアレイ状に配列してセルアレイ部が構成される磁気ランダムアクセスメモリにおいて、前記Ｙ周辺回路部に、電源と各々の前記センス線に対応して設けられた第１乃至第４の列選択ＭＯＳＦＥＴと第１及び第２の容量手段と差動増幅手段とを備え、前記第１及び第２の列選択ＭＯＳＦＥＴは、一側端子が前記電源に接続され、他側端子が前記第１又は第２の容量手段を介して接地され、ゲート端子が前記Ｙデコーダに並列に接続され、前記第１及び第２の列選択ＭＯＳＦＥＴの前記他側端子には、各ゲート端子にＹデコーダ信号が入力されて互いに相補的に動作する第３及び第４の列選択ＭＯＳＦＥＴが配設され、前記第３及び第４の列選択ＭＯＳＦＥＴの直列連結部と前記センス線とが接続され、前記差動増幅手段は、前記第１の容量と前記第１の列選択ＭＯＳＦＥＴとの接続部から延びる第１の出力線と、前記第２の容量と前記第２の列選択ＭＯＳＦＥＴとの接続部から延びる第２の出力線とに接続され、各々の前記単位記憶セルでは、前記セル選択ＭＯＳＦＥＴの一側端子が前記センス線に、他側端子が前記磁気抵抗素子の一側端子に、ゲート端子が前記ワード線に接続され、前記磁気抵抗素子の他側端子は接地され、前記ワード線に印加される基準電圧と前記セル選択ＭＯＳＦＥＴの閾値特性により与えられる所定の降下電圧とによって前記磁気抵抗素子に印加する電圧が制御され、前記第１の容量手段に蓄積された電荷が前記センス線、前記セル選択ＭＯＳＦＥＴ及び前記磁気抵抗素子を順次介して放電し、前記第１の容量手段からの放電をオフにして前記磁気抵抗素子に所定の参照データを書き込み、前記第２の容量手段に蓄積された電荷が前記センス線、前記セル選択ＭＯＳＦＥＴ及び前記磁気抵抗素子を順次介して放電し、該放電後の前記第１及び第２の容量手段の電圧差を差動増幅することにより前記磁気抵抗素子の磁気保持状態が判別されるものである。
【００１７】
本発明においては、前記Ｘデコーダと各々の前記ワード線との間に補正手段を備え、メモリ素子の記憶読み出し動作を行う前の記憶素子が初期化された状態において、同一の前記センス線に接続された各々の前記磁気抵抗素子に流れる電流が相等しくなるように、前記補正手段によって各々の前記ワード線の電位が補正される構成とすることもできる。
【００１８】
【発明の実施の形態】
本発明に係る磁気ランダムアクセスメモリは、その好ましい一実施の形態において、複数のワード線118〜121が接続されるＸデコーダと、Ｙデコーダと電源とＭＯＳＦＥＴ106〜109とコンデンサ110〜113とを有するＹ周辺回路部と、単位記憶セルにＭＯＳＦＥＴ122〜137と磁気抵抗素子138〜153とが直列に接続されたセルアレイ部とからなり、Ｘデコーダの基準電圧と単位記憶セルのＭＯＳＦＥＴの閾値特性により与えられる所定の降下電圧とによって磁気抵抗素子に印加する電圧が所定の小さい値に制御され、コンデンサに蓄積された電荷がセンス線、単位記憶セルＭＯＳＦＥＴ及び磁気抵抗素子に順次流れることにより生じるコンデンサの電圧変化によって磁気抵抗素子のデータの読み出しを確実に行う。
【００１９】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２０】
［参考例１］まず、本発明の第１の参考例に係るＭＲＡＭについて、図１を参照して説明する。図１は、第１の参考例のＭＲＡＭの構成を示す回路図である。なお、図１では、一例として４×４ビットのＭＲＡＭを示しているが、用途に応じて配列の数を任意に設定することができる。
【００２１】
図１に示すように、本参考例のＭＲＡＭは、Ｙデコーダ101を含むY周辺回路102、Ｘデコーダ103、および、セルアレイ104から構成される。Y周辺回路102は、Ｙデコーダ101と、ゲートがＹデコーダ101に接続されたＭＯＳトランジスタ106〜109、このＭＯＳトランジスタ106〜109に接続された電源105、片側が接地されたコンデンサ110〜113で構成されている。ＭＯＳトランジスタ106〜109とコンデンサ110〜113はそれぞれ互いに接続されており、さらに、この接続点には、コンデンサ110〜113の電位を検出するための出力線154〜157およびセルアレイ104のセンス線114〜117がそれぞれ接続されている。また、ワード線118〜121は、それぞれ、Ｘデコーダ103に接続されている。
【００２２】
セルアレイ104は、ＭＯＳトランジスタ122〜137と磁気抵抗素子138〜153とからなる単位記憶セル、および、センス線114〜117、ワード線118〜121で構成される。この単位記憶セルはそれぞれ、センス線114〜117とワード線118〜121の交点に配置される。単位記憶セルの磁気抵抗素子138〜153の一端は接地され、他端はＭＯＳトランジスタ122〜137の一方の不純物領域と接続されている。ＭＯＳトランジスタ122〜137の他方の不純物領域はセンス線114〜117と接続され、ゲートにはワード線118〜121が接続されている。
【００２３】
上述したＭＲＡＭ回路が待機状態にあるときには、ＭＯＳトランジスタ106〜109はオン状態になっており、コンデンサ110〜113は充電され、所定の初期電圧（ＶD0）になる。また、センス線114〜117を介して、記憶セルのＭＯＳトランジスタ122〜137にもＶD0が入力される。ＭＯＳトランジスタ122〜137は、セルの選択スイッチと電圧降下素子を兼ねている。
【００２４】
ここで、磁気抵抗素子138〜153に印加される電圧(Ｖs)は、Ｘデコーダ103から発生し、ワード線118〜121を経由してＭＯＳトランジスタ122〜137のゲートに入力される基準電圧（Ｖref）と、ＭＯＳトランジスタ122〜137の閾値特性で決められる一定の降下電圧（Ｖdrp）により決定され、ＭＯＳトランジスタ122〜137の入力側の電圧、すなわちセンス線114〜117の電圧（ＶD）が変動しても出力側の電圧（Ｖs）は変動しない。このＶs、Ｖref、Ｖdrpには、以下の関係が成り立つため、選択された記憶セルの磁気抵抗素子には適当な低い電圧Ｖsが印加される。
【００２５】
Ｖs＝Ｖref−Ｖdrp（ただし、ＶD>Ｖs）・・・（１）
【００２６】
次に、例えば磁気抵抗素子143に保持されたデータを読み出す場合について説明する。磁気抵抗素子143は、セルアレイの２行２列に位置している単位記憶セルで用いられている。はじめに、Ｘデコーダ103からの信号により、２行目のワード線119に接続されている単位記憶セルのＭＯＳトランジスタ126〜129がオンになり、電源105、ＭＯＳトランジスタ107、センス線115、ＭＯＳトランジスタ127、磁気抵抗素子143と電流が流れる。この時、同一のワード線119に接続されている磁気抵抗素子142、144、145にも同様に電流が流れるが、これについては後述する。
【００２７】
２行目のワード線119の選択に続いて、Ｙデコーダ101のからの信号により２列目のセンス線115が選択される。この時、ＭＯＳトランジスタ107はオフとなり、２列目のセンス線115は電源105から切り離されるが、コンデンサ111に充電された電荷を放電しながら、磁気抵抗素子143には電流が流れつづける。この結果、コンデンサ111に生じる電圧、すなわち、センス線115の電圧は低下するが、磁気抵抗素子143の両端の電圧（Ｖs）は前述したように式（1）で決定付けられるため、変化せずに一定に保たれる。
【００２８】
このとき、ｔ時間後のコンデンサ111に生じる電圧の時間変化ＶD（ｔ）は、初期電圧ＶD0、コンデンサ111の容量Ｃ、磁気抵抗素子143に流れる電流Ｉs、磁気抵抗素子143の両端の電圧Ｖs、および、ＭＯＳトランジスタ127の負荷抵抗Ｒを用いると、式(２)のように表すことができる。
【００２９】
式(２)に示したように、コンデンサ111に生じる電圧の時間変化は、磁気抵抗素子143の抵抗により変化率が異なる。すなわち、磁気抵抗素子143が高抵抗状態にある時には、コンデンサ111に生じる電圧の時間変化は小さく、反対に磁気抵抗素子143が低抵抗状態にある時には、コンデンサ111に生じる電圧の時間変化は大きい。従って、ある一定時間経過後に、コンデンサ111の電圧あるいは電圧変化を出力線155を通して検出することによって、磁気抵抗素子143の抵抗状態すなわち保持しているデータを読み出すことが出来る。
【００３１】
このように、本参考例のＭＲＡＭ回路では、磁気抵抗素子143に印加される電圧は式（1）で与えられるＶsであるので、磁気抵抗素子143を破壊する電圧、あるいは、バイアス依存性により著しく特性を劣化させる電圧よりも小さく保つことが出来る。一方、コンデンサ111の作用により、出力線155に生じる電圧は、後段の検出回路に十分な程度まで大きくすることができ、特に、磁気抵抗素子143と直列につながれた寄生抵抗が大きい場合や、磁気抵抗素子143の磁気抵抗比（ＭＲ比）が十分大きく取れない場合であっても、式(２)のコンデンサ110〜113の容量Ｃ、磁気抵抗素子に印加する電圧Ｖs、磁気抵抗素子138〜153の電気抵抗値、および、コンデンサの放電に要する時間ｔを最適化することによって、十分な読み出し電圧を得ることができる。
【００３２】
また、本参考例のＭＲＡＭの読み出し速度は、主に、コンデンサ110〜113の容量Ｃ、磁気抵抗素子138〜153の電気抵抗値、および、磁気抵抗素子に印加する電圧Ｖsにより決定され、これらのパラメータを最適化することによって非常に高速な読み出しが可能である。なお、コンデンサ110〜113の充電は待機時間中に行われるため、読み出し速度に影響することはない。
【００３３】
更に、前述したように、本参考例のＭＲＡＭ回路では、同一のワード線119に接続されている磁気抵抗素子142、144、145にも同様に電流が流れるため、ＭＯＳトランジスタ107と同様に、ＭＯＳトランジスタ106、108、109もオフにすると、磁気抵抗素子142、144、145に記録された情報を、それぞれ、出力線154、156、157から同時に並行して読み出すことが出来る。この読み出しの消費電力は、基本的にコンデンサに充電し放電される電気量であるため、非常に小さくすることができ、特に、前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率が高くすることができる。
【００３４】
なお、上述したデータ読み出しのシーケンスでは、ＭＯＳトランジスタ127がオンになった後にＭＯＳトランジスタ107をオフとしているが、本発明は上記参考例に限定されるものではなく、これらのＭＯＳトランジスタがスイッチする順序は逆になっても良く、また同時にスイッチさせることも可能である。また、本参考例では、コンデンサ110〜113を設けているが、別途コンデンサを設けず、センス線114〜117の配線容量を利用することも可能である。
【００３５】
［参考例２］次に、本発明の第２の参考例に係るＭＲＡＭについて、図２を参照して説明する。図２は、第２の参考例のＭＲＡＭの構成を示す回路図である。なお、本参考例は、基本的には前記した第１の参考例と同じ動作をするが、同一のワード線に接続され、かつ、隣接した２本のセンス線に接続された２つの単位記憶セルを対とし、お互いに相補のデータを記憶することを特徴としている。
【００３６】
図２を参照して、本参考例のＭＲＡＭについて説明すると、本参考例では、一方の単位記憶セルの磁気抵抗素子が高抵抗状態の時には、他方の磁気抵抗素子は必ず低抵抗状態になるように、それぞれの磁気抵抗素子の磁化方向を設定する。なお、記憶データが”１”である場合に、どちらの磁気抵抗素子を高抵抗状態にするかは任意であり、回路ごとに決めることができる。また、それぞれの単位記憶セルには、センス線を介してコンデンサが接続されており、差動増幅器を用いて２つのコンデンサの電圧を比較し、この差動増幅器の出力をデータ出力としている。この回路では、２つの単位記憶セルを用いて１ビットの情報を記憶するため、図２に示したＭＲＡＭ回路では、４×２＝８ビットの情報を記憶している。
【００３７】
図２に示した回路と図１に示した第１の参考例の回路では、特にY周辺回路の構成が異なっている。すなわち、本参考例のY周辺回路202では、隣接する２つのセンス線214と215に接続されたコンデンサ210と211が差動増幅器254に接続され、コンデンサ210と211に生じる電圧の差が差動増幅器254で検出される。同様に、コンデンサ212と213に生じる電圧の差は、差動増幅器255で検出される。Ｘデコーダ203、セルアレイ204は、図１のＸデコーダ103、セルアレイ104と同等の回路である。
【００３８】
次に、例えば磁気抵抗素子242、243に保持されたデータを読み出す場合について説明する。磁気抵抗素子242は、セルアレイの２行１列、磁気抵抗素子243はセルアレイの２行２列に位置している。はじめに、Ｘデコーダ203から基準電圧Ｖrefの信号が発生し、２行目のワード線219に接続されている単位記憶セルのＭＯＳトランジスタ226〜229がオンになる。この結果、ＭＯＳトランジスタ226〜229の閾値特性で決められるＶsが磁気抵抗素子242〜245に印加される。したがって、電源205、ＭＯＳトランジスタ206、センス線214、ＭＯＳトランジスタ226、磁気抵抗素子242と、電流が流れる。また同様に、電源205、ＭＯＳトランジスタ207、センス線215、ＭＯＳトランジスタ227、磁気抵抗素子243の経路でも電流が流れる。この時、同一のワード線219に接続されている磁気抵抗素子244、245にも同様に電流が流れるが、これについては後述する。
【００３９】
２行目のワード線219の選択に続いて、Ｙデコーダ201のからの信号により１列目のセンス線214と、２列目のセンス線215が選択される。この時、ＭＯＳトランジスタ206、207はオフとなり、１列目のセンス線214と２列目のセンス線215は電源205から切り離されるが、コンデンサ210、211に充電された電荷を放電しながら、磁気抵抗素子242、243には電流が流れつづける。
【００４０】
この結果、コンデンサ210、211に生じる電圧、すなわち、ＭＯＳトランジスタ226、227の入力側の電圧は低下するが、ＭＯＳトランジスタ226、227の出力側の電圧、すなわち、磁気抵抗素子242、243に印加される電圧(Ｖs)は前述したように式（1）で決定付けられるため、変化することなく一定に保たれる。このとき、ｔ時間後のコンデンサ210、211に生じる電圧の時間変化ＶD(ｔ)は、式(２)に示した通りである。
【００４１】
ここで、式(２)に示したように、コンデンサ210、211に生じる電圧の時間変化は、磁気抵抗素子242、243の抵抗により変化率が異なる。例えば、記憶データが”１”であるときには、磁気抵抗素子242が高抵抗状態、かつ、磁気抵抗素子243が低抵抗状態であるとすると、コンデンサ210の電圧低下よりコンデンサ211の電圧低下の時間変化が大きい。反対に記憶データが”０”であるときには、磁気抵抗素子242が低抵抗状態、かつ、磁気抵抗素子243が高抵抗状態となり、コンデンサ210の電圧低下よりコンデンサ211の電圧低下の時間変化は小さい。
【００４２】
ある一定時間経過後に、コンデンサ210とコンデンサ211の電圧の差を差動増幅器254で判定し、その判定結果を読み出しデータとして出力線256より出力すると、あるｔ時間経過後のコンデンサ210とコンデンサ211の電圧の差ＶOUT(ｔ)は式(２)から、
【００４３】
と表すことができる。ここでＲL、ＲHはそれぞれ、磁気抵抗素子が低抵抗状態と高抵抗状態でのＭＯＳトランジスタの負荷抵抗（負荷となるセンス線、磁気抵抗素子、記憶セルのＭＯＳトランジスタの合成抵抗）である。式(３)において例えば、コンデンサの容量Ｃを1pF、ＭＯＳトランジスタの出力側の電圧Ｖsを250mV、磁気抵抗素子が低抵抗状態のＲLを10kΩ、高抵抗状態の時のＲHを12kΩと容易に実現可能な値を仮定し、コンデンサ210、211の放電時間を24nsecとすると、記憶データの”１”、”０”に応じて、ＶOUT(23nsec)として±100mVの出力が得られることがわかる。既存の半導体ＤＲＡＭで用いられるセンスアンプ（差動増幅器）の入力電圧（検出電圧）は100mV程度であり、この±100mVの信号は容易に検出できることは自明である。
【００４５】
このように、本参考例のＭＲＡＭ回路では、隣接する磁気抵抗素子からの信号を参照データとしているため、前記した第１の参考例に比べて出力電圧を大きくすることができ、プロセスばらつきに対する回路動作の安定性を向上させることができる。
【００４６】
また、前記した第１の参考例と同様に、磁気抵抗素子242、243に印加される電圧は、ゲートに入力される基準電圧と一定の降下電圧で与えられるＶsであるので、磁気抵抗素子242、243を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことが出来る。一方、コンデンサ210、211の作用により、差動増幅器（検出器）254に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出することができる。特に、磁気抵抗素子と直列につながれた配線抵抗、ＭＯＳトランジスタの抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れない場合であっても、式(２)のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧Ｖs、磁気抵抗素子の電気抵抗値、および、コンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００４７】
また、読み出し速度は、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値、および、磁気抵抗素子に印加する電圧Ｖs等のパラメータを最適化することで非常に高速な読み出しが可能であり、同一のワード線219に接続されている磁気抵抗素子244、245にも同様に電流が流れるため、ＭＯＳトランジスタ206、207と同様に、ＭＯＳトランジスタ208、209もオフにすると、磁気抵抗素子244、245に記録された情報も差動増幅器（検出器）257から同時に並行して読み出すことが出来る。このＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に、前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率を高くすることができる。
【００４８】
なお、上述したデータ読み出しのシーケンスは一例であり、ＭＯＳトランジスタをスイッチする順番を変えることができるのは、前記した第１の参考例と同様である。
【００４９】
［参考例３］次に、本発明の第３の参考例に係るＭＲＡＭについて、図３を参照して説明する。図３は、第３の参考例のＭＲＡＭの構成を示す回路図である。なお、本参考例は、基本的には前記した第２の参考例と同じ動作をするが、出力を差動増幅で比較する際の参照信号を、相補のデータが書き込まれた磁気抵抗素子ではなく、基準抵抗から得ることを特徴としている。
【００５０】
図３を参照すると、本参考例のＭＲＡＭ回路は、Ｙデコーダ301を含むY周辺回路302、第１のＸデコーダ303、第１のセルアレイ304、および、前記のY周辺回路302に対してそれぞれ対称的な位置に配置される、第２のＸデコーダ305、第２のセルアレイ306から構成される。Y周辺回路302は、図１のY周辺回路102と類似した回路構成となっているが、Ｙデコーダ101と同等のＹデコーダ301に対して、ＭＯＳトランジスタ、コンデンサなどが対象的に配置されている点が異なっている。また、Y周辺回路302は、差動増幅器330〜333を有しているが、図２の差動増幅器254、255とは異なり、それぞれ、Ｙデコーダ301に対して対照的な位置に配置されている２つのコンデンサが接続されている。
【００５１】
それぞれのセルアレイにおける、少なくとも１本以上のワード線には、基準抵抗とＭＯＳトランジスタとから構成される基準セルが接続されている。図３に示した例では、第１のセルアレイ304では、ワード線315に基準抵抗318〜321とＭＯＳトランジスタから構成される基準セルが接続され、第２のセルアレイ306では、ワード線316に基準抵抗322〜325とＭＯＳトランジスタとから構成される基準セルが接続されている。また、第１、第２のＸデコーダ303、305に発生する信号は基準電圧である。
【００５２】
例えば、第１のセルアレイ304のセンス線308とワード線317に接続された磁気抵抗素子327とＭＯＳトランジスタから構成される記憶セルの情報を読み出す場合には、第２のセルアレイ306のセンス線312とワード線316に接続された基準抵抗323とＭＯＳトランジスタから構成される基準セルからの信号を参照信号とし、第１および第２の参考例のＭＲＡＭ回路と同様の原理を用いて、差動増幅器331を用いて出力を得る。また、この時、同一のワード線317に接続されている磁気抵抗素子326、328、329とＭＯＳトランジスタから構成される記憶セルに記憶された情報も、差動増幅器330、332、333を用いて、基準抵抗322、324、325とＭＯＳトランジスタから構成される基準セルからの信号と比較することで並行に読み出すことが可能である。
【００５３】
なお、第１のセルアレイ304のワード線315に接続された基準抵抗318〜321とＭＯＳトランジスタから構成される基準セルは、第２のセルアレイ306に配置された磁気抵抗素子とＭＯＳトランジスタから構成される記憶セルのデータを読み出す時の参照に使用される。
【００５４】
このように、本参考例のＭＲＡＭの構成によれば、基準セルからの信号を参照データとして用いることによって、チップの面積効率を高く、高集積かつプロセスばらつきに対する回路動作の安定性を向上させることができる。
【００５５】
また、前記した第１及び第２の参考例と同様に、磁気抵抗素子に印加される電圧はＶsであるので、磁気抵抗素子を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことが出来る。一方、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、式(２)のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧Ｖs、磁気抵抗素子の電気抵抗値、および、コンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００５６】
また、読み出し速度は、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値、および、磁気抵抗素子に印加する電圧Ｖs等のパラメータを最適化することで非常に高速な読み出しが可能であり、同一のワード線に接続されている磁気抵抗素子にも同様に電流が流れるため、同時に並行して読み出すことが出来る。このＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。特に、前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率を高くすることができる。
【００５７】
なお、上述したデータ読み出しのシーケンスは一例であり、ＭＯＳトランジスタをスイッチする順番を変えることができるのは、前記した第１及び第２の参考例と同様である。
【００５８】
［実施例１］次に、本発明の第１の実施例に係るＭＲＡＭについて、図４を参照して説明する。図４は、第１の実施例のＭＲＡＭの構成を示す回路図である。なお、本実施例は、基本的には前記した第２の参考例と同じ動作をするが、読み出しの対象となる磁気抵抗素子自身の状態を変化させて生成される信号を差動増幅の参照信号とする、自己参照式の読み出し方法を用いることを特徴としている。
【００５９】
図４に示すように、本実施例のＭＲＡＭは、Ｙデコーダ401を含むY周辺回路402と、出力信号が基準電圧であるＸデコーダ403、および、セルアレイ404から構成される。ここで使用されるＸデコーダ403とセルアレイ404は、それぞれ、図１のＸデコーダ103とセルアレイ104と同等のものである。また、Ｙデコーダ401とＸデコーダ403の動作タイミングは、タイミングコントローラ405 により制御される。Y周辺回路402は、Ｙデコーダ401と、ゲートがＹデコーダ401に接続されたＭＯＳトランジスタ407〜410、このＭＯＳトランジスタ407〜410に接続された電源406、ゲートにＹデコーダ401からの出力が接続され、お互いに相補に動作する２対のＭＯＳトランジスタ415と416、および、417と418、片側が接地されたコンデンサ411〜414、および、出力を検出する差動増幅器441、442で構成されている。
【００６０】
ＭＲＡＭ回路が待機状態にあるときには、ＭＯＳトランジスタ407〜410はオン状態になっており、コンデンサ411〜414は、充電され、所定の初期電圧(ＶD0)になる。また、この時、ＭＯＳトランジスタ415、417はオン状態で、これらに対して相補動作するＭＯＳトランジスタ416, 418はオフ状態となっている。したがって、ＭＯＳトランジスタ415、417を介して、コンデンサ411、413と接続されているセンス線419、420も所定の初期電圧ＶD0である。ＭＯＳトランジスタ433〜440は、セルの選択スイッチと電圧降下素子を兼ねている。
【００６１】
ここで、磁気抵抗素子425〜432に印加される電圧(Ｖs)は、Ｘデコーダ403から発生し、ワード線421〜424を経由してＭＯＳトランジスタ433〜440のゲートに入力される基準電圧(Ｖref)と、ＭＯＳトランジスタ433〜440の閾値特性で決められる一定の降下電圧(Ｖdrp)により決定され、ＭＯＳトランジスタ425〜432の入力側の電圧、すなわちセンス線419、420の電圧(ＶD)が変動しても出力側の電圧(Ｖs)は変動しない。
【００６２】
例えば、磁気抵抗素子427に保持されたデータを読み出す場合には、Ｘデコーダ403から基準電圧Ｖrefの信号を発生し、ＭＯＳトランジスタ435をオンにする。この結果、電源406、ＭＯＳトランジスタ407、ＭＯＳトランジスタ415、センス線419、ＭＯＳトランジスタ435、磁気抵抗素子427を通って電流が流れる。またこの時、Ｘデコーダ403からの信号により、同一のワード線422に接続されているＭＯＳトランジスタ436もオンになっており、この結果、磁気抵抗素子428にも電流が流れる。
【００６３】
ＭＯＳトランジスタ435、436の閾値特性により、磁気抵抗素子427、428に印加される電圧は、一定の低電圧Ｖsに保持され、磁気抵抗素子427、428には、それぞれＶsおよび各磁気抵抗素子427、428の抵抗値から決定される大きさの電流が流れる。次に、Ｙデコーダ401からの信号により、ＭＯＳトランジスタ407はオフとなり、コンデンサ411に充電された電荷を放電しながら、磁気抵抗素子427には電流が流れつづける。この結果、コンデンサ411に生じる電圧は（２）式に従って低下する。
【００６４】
一定時間経過後に、一時的に、ＭＯＳトランジスタ435をオフにし、磁気抵抗素子427を通って流れていた電流を止める。その後、書き込み回路を動作させて、磁気抵抗素子427に”０”または”１”を参照データとして書き込むか、あるいは、一時的な中間状態に保ち、その後、ＭＯＳトランジスタ415をオフ、ＭＯＳトランジスタ416オンとし、再びＭＯＳトランジスタ435をオンとすると、今度は、電源406、ＭＯＳトランジスタ408、ＭＯＳトランジスタ416、センス線419、ＭＯＳトランジスタ435、磁気抵抗素子427の経路で電流が流れる。次に、ＭＯＳトランジスタ408をオフとすると、コンデンサ412に充電された電荷を放電しながら、磁気抵抗素子427には電流が流れつづける。この結果、磁気抵抗素子427の参照状態に応じて、コンデンサ412に生じる電圧は低下する。
【００６５】
再び、一定時間経過後に、ＭＯＳトランジスタ435をオフとし、磁気抵抗素子427を通り流れていた電流を止め、コンデンサ411とコンデンサ412の電圧差を差動増幅器441を用いて検出する。最後に、磁気抵抗素子427に元のデータを再書き込みするか、または、一時的な中間状態から定常状態に戻すことにより、ＭＲＡＭ回路全体としてデータの非破壊読出しを実現することができる。
【００６６】
このように、本実施例のＭＲＡＭは、磁気抵抗素子に記憶させたデータを自己参照方式で検出することができるために、前記した第１乃至第３の参考例に比べて、チップの面積効率を高く、高集積かつプロセスばらつきに対する回路動作の安定性を向上させることができる。
【００６７】
また、前記した第１乃至第３の参考例と同様に、磁気抵抗素子に印加される電圧はＶsであるので、磁気抵抗素子を破壊する電圧あるいは、著しく特性を劣化させる電圧よりも小さく保つことが出来る。一方、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、式(２)のコンデンサの容量Ｃ、磁気抵抗素子に印加する電圧Ｖs、磁気抵抗素子の電気抵抗値、および、コンデンサの放電に要する時間ｔを最適化することで、十分な読み出し電圧を得ることができる。
【００６８】
また、読み出し速度は、コンデンサの容量Ｃ、磁気抵抗素子の電気抵抗値、および、磁気抵抗素子に印加する電圧Ｖs等のパラメータを最適化することで非常に高速な読み出しが可能であり、同一のワード線に接続されている磁気抵抗素子にも同様に電流が流れるため、同時に並行して読み出すことが出来る。このＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができる。
【００６９】
なお、上述したデータ読み出しのシーケンスは一例であり、ＭＯＳトランジスタをスイッチする順番を変えることができるのは、前記した第１乃至第３の参考例と同様である。
【００７０】
［実施例２］次に、本発明の第２の実施例に係るＭＲＡＭについて、図５を参照して説明する。図５は、第２の実施例のＭＲＡＭの構成を示す回路図である。なお、第１乃至第３の参考例及び第１の実施例で説明した回路において、正確な読み出しを行うためには、同一のセンス線に接続され、かつ、異なるワード線に接続された記憶セルの読み出しにおいて、いずれの記憶セルを読み出す場合にも、センス線に流れる電流が等しくなり、コンデンサの放電特性が一定である必要があるが、そのためには、各ワード線に対する補正回路と、その補正回路を制御する回路を設け、各記憶セルを構成するＭＯＳトランジスタのゲートの印加する信号電圧を調節することが効果的である。そこで、第２の実施例では、第１の参考例に記した回路のワード線に補正回路を設けたことを特徴としており、その基本動作は前記した第１の参考例と同じである。
【００７１】
本実施例のＭＲＡＭ回路は、同一のセンス線に接続された記憶セルは同一のコンデンサを使用して読み出すために、記憶セルを構成するＭＯＳトランジスタ518〜533、磁気抵抗素子534〜549の電気特性が均一であることが望まれる。しかしながら実際の回路では、製造誤差ばらつきなどにより素子特性に分布を生じ、回路の動作マージンを低下させる。そこで、第５の実施例では、図５に示すように、補正制御回路505と補正回路514〜517を設け、素子ばらつきによる回路の動作マージンの低下、素子歩留まりの低下を防いでいる。
【００７２】
図５の回路では、更正動作モードを設け、通常のメモリ素子の記憶読み出し動作を行う前に、記憶素子が初期化された状態において、同一のセンス線に接続された各磁気抵抗素子に流れる電流が等しくなるように、補正回路を用いてワード線の電位を調整する。例えば、センス線507では、磁気抵抗素子519、523、527、531に流れる電流が等しくなるように、以下の様に、ワード線510〜513の電位を調整する。
【００７３】
すなわち、磁気抵抗素子539の抵抗が大きいときには、補正回路515を用いてワード線511の電位、すなわちＭＯＳトランジスタ523のゲート電圧を高くして、磁気抵抗素子に印加する電圧を上げる。また、ＭＯＳトランジスタ527の閾値特性が適正値からずれているときには、補正回路516を用いてワード線512の電位を調整し、磁気抵抗素子543に適正な電流が流れるようにＭＯＳトランジスタ527のゲート電圧を決める。
【００７４】
ＭＲＡＭ回路が更正モードで動作しているときの出力回路502に送られる信号と式(２)の関係から磁気抵抗素子に流れる電流を求めることができ、補正回路514〜517が補正を行う程度が決められる。この補正回路514〜517は、補正制御回路505によりその動作が制御され、また、補正値は保存登録される。
【００７５】
特に、ワード空間の大きいＭＲＡＭ回路は、ワード線方向に比べてセンス線方向に多数の記憶セルが並べられ、センス線方向の製造ばらつきの増加が懸念される。本実施例は、特にこのようなワード空間の大きいＭＲＡＭ回路に対して非常に効果がある。なお、異なるセンス線に接続された記憶セルは、異なるコンデンサを用いて読み出されるため、本発明のＭＲＡＭはワード線方向の製造ばらつきに対する耐性は本質的に備えている。さらに、ワード線方向の製造ばらつきに対する耐性を向上させるには、式(２)の読み出し時間ｔを各センス線ごとに調整することで対応が可能である。
【００７６】
このように、本実施例では、各々のワード線に補正回路514〜517を設け、補正制御回路505によりその動作を制御することにより、製造ばらつきに対して耐性があり、安定動作が可能なＭＲＡＭ回路が得ることができる。なお、本実施例では、第１の参考例のワード線に対して補正回路・補正制御回路を設けた例を示したが、第２及び第３の参考例、及び第１の実施例で示した回路のワード線に対して補正回路・補正制御回路を設けた場合も、同様な効果が得られる。
【００７７】
【発明の効果】
以上説明したように、本発明のＭＲＡＭの構成によれば、下記記載の効果を奏する。
【００７８】
本発明の第１の効果は、特に、トンネル型磁気抵抗素子(ＴＭＲ)を用いたＭＲＡＭ回路において、磁気抵抗素子に印加される電圧を、磁気抵抗素子を破壊する電圧あるいは、バイアス効果により著しく特性を劣化させる電圧よりも小さく保つことが可能であり、一方、コンデンサの作用により、差動増幅器（検出器）に入力される電圧は十分な程度まで大きくすることができ、一般的な検出回路で十分にデータを検出することができるということである。
【００７９】
本発明の第２の効果は、磁気抵抗素子と直列につながれた配線などの寄生抵抗が大きい、あるいは、磁気抵抗素子の磁気抵抗比が十分大きく取れない場合であっても、コンデンサの容量、磁気抵抗素子に印加する電圧、磁気抵抗素子の電気抵抗値、および、コンデンサの放電に要する時間を最適化することによって、十分な読み出し電圧を得ることができるということである。
【００８０】
また、本発明の第３の効果は、ＭＲＡＭ回路の読み出し速度は、主に、コンデンサの容量、磁気抵抗素子の電気抵抗値、および、磁気抵抗素子に印加する電圧により決定されるため、これらのパラメータを最適化することによって非常に高速な読み出しが可能となるということである。また、本ＭＲＡＭ回路では、同一のワード線に接続されている磁気抵抗素子からも同時に並行して読み出すことができるため、より、高速な読み出しが可能となるということである。
【００８１】
本発明の第４の効果は、ＭＲＡＭ回路の読み出し時の消費電力は、基本的にコンデンサに充電し、放電される電気量であるため、非常に小さくすることができるということである。特に、前述の並列読み出しを行った場合には、読み出しデータ量に対する消費電力の効率を高くすることができる。
【００８２】
また、本発明の第５の効果は、適切な参照セルを設けることによって、チップの面積効率を高く、高集積かつプロセスばらつきに対する回路動作の安定性に優れるＭＲＡＭ回路を得ることができるということである。また、微細化・集積化に伴う配線の寄生容量を積極的に利用することにより、高密度、高集積化を図ることができるということである。
【図面の簡単な説明】
【図１】本発明の第１の参考例に係るＭＲＡＭの構成を示す回路図である。
【図２】本発明の第２の参考例に係るＭＲＡＭの構成を示す回路図である。
【図３】本発明の第３の参考例に係るＭＲＡＭの構成を示す回路図である。
【図４】本発明の第１の実施例に係るＭＲＡＭの構成を示す回路図である。
【図５】本発明の第２の実施例に係るＭＲＡＭの構成を示す回路図である。
【図６】第１の従来例に係るＭＲＡＭの構成を示す回路図である。
【図７】第１の従来例に係るＭＲＡＭの構成を示す回路図である。
【符号の説明】
101、201、301、401、501 Ｙデコーダ
102、202、302、402 Y周辺回路
103、203、403、503 Ｘデコーダ
104、204、404
セルアレイ
105、205、406、504 電源
106〜109、206〜209、407〜410 ＭＯＳトランジスタ
110〜113、210〜213、411〜414 コンデンサ
114〜117、214〜217、307〜314、419、420、506〜509 センス線
118〜121、218〜221、315〜317、421〜424、510〜513 ワード線
122〜137、222〜237、433〜440、518〜533 ＭＯＳトランジスタ
138〜153、238〜253、326〜329、425〜432、534〜549 磁気抵抗素子
154〜157、256、257 出力線
254、255、330〜333、441、442 差動増幅器
303 第1のＸデコーダ
304 第１のセルアレイ
305 第２のＸデコーダ
306 第２のセルアレイ
318〜325 基準抵抗
405 タイミングコントローラ
415〜418 ＭＯＳトランジスタ
502 出力回路
505 補正制御回路
514〜517 補正回路
601 アドレスバス
602、701、702
行デコーダ
603、703、704
列デコーダ
604 第１アレイ
605 第２アレイ
606 比較器
Claims (5)
- 複数のワード線が接続され、選択されたワード線に基準電圧を発生するＸデコーダと、複数のセンス線が接続されたＹデコーダを含むＹ周辺回路部と、前記ワード線と前記センス線との各交点にセル選択ＭＯＳＦＥＴと磁気抵抗素子とが直列に接続された単位記憶セルと、を少なくとも有し、前記単位記憶セルをアレイ状に配列してセルアレイ部が構成される磁気ランダムアクセスメモリにおいて、
前記Ｙ周辺回路部に、電源と各々の前記センス線に対応して設けられた第１乃至第４の列選択ＭＯＳＦＥＴと第１及び第２の容量手段と差動増幅手段とを備え、前記第１及び第２の列選択ＭＯＳＦＥＴは、一側端子が前記電源に接続され、他側端子が前記第１又は第２の容量手段を介して接地され、ゲート端子が前記Ｙデコーダに並列に接続され、前記第１及び第２の列選択ＭＯＳＦＥＴの前記他側端子には、各ゲート端子にＹデコーダ信号が入力されて互いに相補的に動作する第３及び第４の列選択ＭＯＳＦＥＴが配設され、前記第３及び第４の列選択ＭＯＳＦＥＴの直列連結部と前記センス線とが接続され、前記差動増幅手段は、前記第１の容量と前記第１の列選択ＭＯＳＦＥＴとの接続部から延びる第１の出力線と、前記第２の容量と前記第２の列選択ＭＯＳＦＥＴとの接続部から延びる第２の出力線とに接続され、
各々の前記単位記憶セルでは、前記セル選択ＭＯＳＦＥＴの一側端子が前記センス線に、他側端子が前記磁気抵抗素子の一側端子に、ゲート端子が前記ワード線に接続され、前記磁気抵抗素子の他側端子は接地され、
前記ワード線に印加される基準電圧と前記セル選択ＭＯＳＦＥＴの閾値特性により与えられる所定の降下電圧とによって前記磁気抵抗素子に印加する電圧が制御され、前記第１の容量手段に蓄積された電荷が前記センス線、前記セル選択ＭＯＳＦＥＴ及び前記磁気抵抗素子を順次介して放電し、前記第１の容量手段からの放電をオフにして前記磁気抵抗素子に所定の参照データを書き込み、前記第２の容量手段に蓄積された電荷が前記センス線、前記セル選択ＭＯＳＦＥＴ及び前記磁気抵抗素子を順次介して放電し、該放電後の前記第１及び第２の容量手段の電圧差を差動増幅することにより前記磁気抵抗素子の磁気保持状態が判別されることを特徴とする磁気ランダムアクセスメモリ。 - 前記Ｘデコーダと各々の前記ワード線との間に補正手段を備え、メモリ素子の記憶読み出し動作を行う前の記憶素子が初期化された状態において、同一の前記センス線に接続された各々の前記磁気抵抗素子に流れる電流が相等しくなるように、前記補正手段によって各々の前記ワード線の電位が補正されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
- 前記磁気抵抗素子がトンネル型磁気抵抗素子からなることを特徴とする請求項１または２に記載の磁気ランダムアクセスメモリ。
- 磁気抵抗素子が巨大磁気抵抗効果素子からなることを特徴とする請求項１または２に記載の磁気ランダムアクセスメモリ。
- 前記容量手段が、コンデンサ、又は、前記センス線の寄生容量からなることを特徴とする請求項１乃至４のいずれか一に記載の磁気ランダムアクセスメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182672A JP3985432B2 (ja) | 2000-06-19 | 2000-06-19 | 磁気ランダムアクセスメモリ |
| US09/884,669 US6462981B2 (en) | 2000-06-19 | 2001-06-19 | Magnetic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182672A JP3985432B2 (ja) | 2000-06-19 | 2000-06-19 | 磁気ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002008367A JP2002008367A (ja) | 2002-01-11 |
| JP3985432B2 true JP3985432B2 (ja) | 2007-10-03 |
Family
ID=18683390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000182672A Expired - Lifetime JP3985432B2 (ja) | 2000-06-19 | 2000-06-19 | 磁気ランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6462981B2 (ja) |
| JP (1) | JP3985432B2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10058047A1 (de) * | 2000-11-23 | 2002-06-13 | Infineon Technologies Ag | Integrierter Speicher mit einer Anordnung von nicht-flüchtigen Speicherzellen und Verfahren zur Herstellung und zum Betrieb des integrierten Speichers |
| US6791859B2 (en) * | 2001-11-20 | 2004-09-14 | Micron Technology, Inc. | Complementary bit PCRAM sense amplifier and method of operation |
| US6909656B2 (en) * | 2002-01-04 | 2005-06-21 | Micron Technology, Inc. | PCRAM rewrite prevention |
| US6885573B2 (en) * | 2002-03-15 | 2005-04-26 | Hewlett-Packard Development Company, L.P. | Diode for use in MRAM devices and method of manufacture |
| US6731528B2 (en) * | 2002-05-03 | 2004-05-04 | Micron Technology, Inc. | Dual write cycle programmable conductor memory system and method of operation |
| GB0210719D0 (en) * | 2002-05-10 | 2002-06-19 | Koninkl Philips Electronics Nv | Memories and memory circuits |
| JP2003331575A (ja) | 2002-05-15 | 2003-11-21 | Mitsubishi Electric Corp | 高速ランダムアクセス可能な不揮発性メモリの制御回路 |
| JP2006134363A (ja) | 2002-07-29 | 2006-05-25 | Nec Corp | 磁気ランダムアクセスメモリ |
| JP2004079002A (ja) | 2002-08-09 | 2004-03-11 | Renesas Technology Corp | 不揮発性記憶装置 |
| JP4219134B2 (ja) | 2002-09-03 | 2009-02-04 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
| US7184301B2 (en) | 2002-11-27 | 2007-02-27 | Nec Corporation | Magnetic memory cell and magnetic random access memory using the same |
| CN100547678C (zh) | 2002-12-18 | 2009-10-07 | Nxp股份有限公司 | 用于磁性存储单元的硬件安全装置及方法 |
| WO2004061854A1 (ja) | 2003-01-06 | 2004-07-22 | Nec Corporation | 半導体記憶装置 |
| JP3704128B2 (ja) * | 2003-02-17 | 2005-10-05 | 株式会社東芝 | 磁気ランダムアクセスメモリとその読み出し方法 |
| US6888771B2 (en) * | 2003-05-09 | 2005-05-03 | Micron Technology, Inc. | Skewed sense AMP for variable resistance memory sensing |
| US6870784B2 (en) * | 2003-05-28 | 2005-03-22 | Micron Technology, Inc. | Integrated charge sensing scheme for resistive memories |
| US6795359B1 (en) * | 2003-06-10 | 2004-09-21 | Micron Technology, Inc. | Methods and apparatus for measuring current as in sensing a memory cell |
| US6842364B1 (en) * | 2003-07-07 | 2005-01-11 | Hewlett-Packard Development Company, L.P. | Memory cell strings in a resistive cross point memory cell array |
| JP4192060B2 (ja) | 2003-09-12 | 2008-12-03 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US7123530B2 (en) * | 2003-10-09 | 2006-10-17 | Micron Technology, Inc. | AC sensing for a resistive memory |
| US7733729B2 (en) | 2004-04-01 | 2010-06-08 | Nxp B.V. | Thermally stable reference voltage generator for MRAM |
| JP4890016B2 (ja) * | 2005-03-16 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US8116159B2 (en) * | 2005-03-30 | 2012-02-14 | Ovonyx, Inc. | Using a bit specific reference level to read a resistive memory |
| TWI260643B (en) * | 2005-12-30 | 2006-08-21 | Ind Tech Res Inst | Organic memory |
| US7447061B1 (en) * | 2007-03-02 | 2008-11-04 | The United States Of America As Represented By The Secretary Of The Navy | Magnetoresistive memory array circuit |
| JP2009059884A (ja) * | 2007-08-31 | 2009-03-19 | Tokyo Institute Of Technology | 電子回路 |
| JP2008084533A (ja) * | 2007-11-09 | 2008-04-10 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
| US7505334B1 (en) * | 2008-05-28 | 2009-03-17 | International Business Machines Corporation | Measurement method for reading multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition |
| CN101847433B (zh) * | 2010-04-14 | 2013-01-09 | 电子科技大学 | 一种cp构架的磁性随机存储器及其信息读取方法 |
| US9218509B2 (en) | 2013-02-08 | 2015-12-22 | Everspin Technologies, Inc. | Response to tamper detection in a memory device |
| US9135970B2 (en) | 2013-02-08 | 2015-09-15 | Everspin Technologies, Inc. | Tamper detection and response in a memory device |
| US9196320B2 (en) * | 2013-12-13 | 2015-11-24 | Infineon Technologies Ag | Method, apparatus and device for data processing |
| US9384792B2 (en) | 2014-04-09 | 2016-07-05 | Globalfoundries Inc. | Offset-cancelling self-reference STT-MRAM sense amplifier |
| US9373383B2 (en) * | 2014-09-12 | 2016-06-21 | International Business Machines Corporation | STT-MRAM sensing technique |
| JP2018160296A (ja) * | 2017-03-22 | 2018-10-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
| KR20220021075A (ko) | 2020-08-12 | 2022-02-22 | 삼성전자주식회사 | 메모리 셀의 크기에 따른 최적의 프로그램 전압을 생성하는 메모리 장치 |
| WO2023228553A1 (ja) * | 2022-05-23 | 2023-11-30 | ソニーセミコンダクタソリューションズ株式会社 | 不揮発性記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640343A (en) | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| US5699293A (en) * | 1996-10-09 | 1997-12-16 | Motorola | Method of operating a random access memory device having a plurality of pairs of memory cells as the memory device |
| US5748519A (en) | 1996-12-13 | 1998-05-05 | Motorola, Inc. | Method of selecting a memory cell in a magnetic random access memory device |
| US6317376B1 (en) * | 2000-06-20 | 2001-11-13 | Hewlett-Packard Company | Reference signal generation for magnetic random access memory devices |
| US6317375B1 (en) * | 2000-08-31 | 2001-11-13 | Hewlett-Packard Company | Method and apparatus for reading memory cells of a resistive cross point array |
-
2000
- 2000-06-19 JP JP2000182672A patent/JP3985432B2/ja not_active Expired - Lifetime
-
2001
- 2001-06-19 US US09/884,669 patent/US6462981B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002008367A (ja) | 2002-01-11 |
| US20020008987A1 (en) | 2002-01-24 |
| US6462981B2 (en) | 2002-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3985432B2 (ja) | 磁気ランダムアクセスメモリ | |
| JP3800925B2 (ja) | 磁気ランダムアクセスメモリ回路 | |
| US7272034B1 (en) | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells | |
| US7272035B1 (en) | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells | |
| US7161861B2 (en) | Sense amplifier bitline boost circuit | |
| JP3812805B2 (ja) | トンネル磁気抵抗素子を利用した半導体記憶装置 | |
| EP1126468B1 (en) | MRAM device including differential sense amplifiers | |
| JP2002100181A (ja) | 磁気ランダムアクセスメモリ | |
| KR100542159B1 (ko) | 고정도로 회로 소자 수가 적은 데이터 판독 구성을 구비한박막 자성체 기억 장치 | |
| US7233537B2 (en) | Thin film magnetic memory device provided with a dummy cell for data read reference | |
| US6512690B1 (en) | High sensitivity common source amplifier MRAM cell, memory array and read/write scheme | |
| US6128239A (en) | MRAM device including analog sense amplifiers | |
| US7251178B2 (en) | Current sense amplifier | |
| JP4071531B2 (ja) | 薄膜磁性体記憶装置 | |
| US7616488B2 (en) | Current or voltage measurement circuit, sense circuit, semiconductor non-volatile memory, and differential amplifier | |
| WO2006085459A1 (ja) | 半導体記憶装置及び半導体記憶装置の読み出し方法 | |
| US6822897B2 (en) | Thin film magnetic memory device selecting access to a memory cell by a transistor of a small gate capacitance | |
| JP2004103060A (ja) | 不揮発性記憶装置 | |
| US20050195644A1 (en) | Magnetoresistive random access memory and driving method thereof | |
| KR102316257B1 (ko) | 자기 터널 접합부 판독에서의 전류 조종 | |
| KR100540538B1 (ko) | 자기 저항 메모리 및 자기 저항 메모리내의 메모리 셀 판독 방법 | |
| JP2003085966A (ja) | 磁気メモリ装置の読み出し回路 | |
| JP2008084533A (ja) | 薄膜磁性体記憶装置 | |
| US20040240266A1 (en) | Magnetic random access memory using memory cells with rotated magnetic storage elements | |
| US6888772B2 (en) | Non-volatile memory device achieving fast data reading by reducing data line charging period |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060607 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060803 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061115 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070105 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070309 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070406 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070406 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070518 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070619 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070702 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3985432 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130720 Year of fee payment: 6 |
|
| EXPY | Cancellation because of completion of term |