KR100540538B1 - 자기 저항 메모리 및 자기 저항 메모리내의 메모리 셀 판독 방법 - Google Patents

자기 저항 메모리 및 자기 저항 메모리내의 메모리 셀 판독 방법 Download PDF

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Abstract

본 발명은 자기 저항 메모리의 판독 회로에 관한 것이며, 판독 분배기(14)를 경유해서 스위칭 소자(8a, 8b)에 의해서 비트 라인(4a, 4b)의 제 1 단부에 각각 접속될 수 있는 제 1 극을 구비한 제어 회로(1)를 포함한다. 상기 제어 회로는 전력을 평가기(2)에 공급하는 제 2 극 및 기준 전압원(U5)에 접속된 제 3 극을 구비하고 있다. 판독 회로는 제 1 판독 전압원의 전압원과 거의 동일한 전압을 가지며, 스위칭 소자(9a, 9b)에 의해서 비트 라인(4a, 4b)의 제 2 단부에 각각 접속될 수 있는 제 3 전압원(U3)을 추가적으로 전압을 가진 제 3 전압원을 포함하고 있다. 마지막으로, 판독 회로는 스위칭 소자(7a, 7b)에 의해서 워드 라인(5a, 5b)의 제 2 단부에 각각 접속될 수 있는 제 4 전압원(U4)을 구비하고 있다.

Description

자기 저항 메모리 및 자기 저항 메모리내의 메모리 셀 판독 방법{MAGNETORESISTIVE MEMORY AND METHOD FOR READING OUT FROM THE SAME}
본 발명은 자기 저항 메모리 및 이와 같은 자기 저항 메모리내의 메모리 셀을 판독하는 방법에 관한 것이다.
자기 저항 메모리는, 예컨대 플래시 또는 EEPROM과 같은 비휘발성 메모리는 물론 종래의 DRAM 및 SRAM 메모리의 대안으로 나타났다. 이들은 비트 라인 및 워드 라인이 접속되는 메모리 셀의 장치를 포함한다. 자기 저항 메모리의 각 개개의 메모리 셀은, 유전체에 의해 서로 격리되어 있는 두 개의 자기 소자를 포함한다. 자기 소자 중 하나는 경자성체(hard-magnetic)이며 그 자속 방향이 미리 정해져 있는 반면에 다른 소자는 연자성체(soft-magnetic)이며, 그 방향은 적절한 스위칭 전류를 비트 라인 및 워드 라인에 인가함으로써 반대 방향으로 될 수 있다. 두 개의 자기 소자 사이에 배치되는 유전체가 이른바 터널 유전체로서, 예컨대 터널 유전체로서 사용하기 적합하고 두께가 2nm인 층이다. 터널 유전체는 특유의 특징으로서 그 주위의 자장에 의존하는 전기 저항을 가진다. 터널 유전체 양측의 자기 소자가 모두 동일 방향을 향하면, 유전체는 두 개의 자기 소자의 자속 방향이 서로 반대일 때 다른 저항값을 가진다. 터널 유전체의 저항의 각각의 전류 값은 적절한 전압을 비트 라인 및 워드 라인에 인가함으로써 결정될 수 있고, 이로써 자기 소자의 방향을 추론하는 것이 가능하게 된다. 따라서, 전반적으로 2진 방식으로 동작하며, 디지털 정보를 저장하기에 적합한 상태 시스템이 된다. 일 특정 유형의 메모리 셀은 고유 저항 기능에 더하여 다이오드 기능을 포함한다.
이와 같은 메모리 셀의 장치에서, 예컨대 활성 메모리 셀의 상하로 평행하게 뻗은 비트 라인 및 워드 라인을 제공하는 것이 가능하다. 비트 라인 및 워드 라인은 메모리 셀 장치의 에지에서 판독 및 기록을 위한 추가 회로에 접속될 수 있다.
MRAM 벌크 메모리의 어레이는 아직 제품으로서 나오지 않았다. "CPP(current perpendicular to plane)" 원리가 벌크 메모리 애플리케이션에 더 양호한 특성을 가지고 있지만, 일반적으로 "평면내의 전류(current in-plane)" 원리에 기초한 비교적 소형 장치(어레이)만 이용가능하다. 자기 저항 메모리는 종종 제조 용이성, 비휘발성 데이터 저장 및 양호한 축소 적합성(suitability)과 같은 중요한 이점을 제공한다. 이들 벌크 메모리로서 사용하기 위한 적합성은 충분히 큰 메모리 셀 블록이 생성될 수 있는 주요 범위에 달려있다. 경쟁 벌크 메모리 장치(어레이)는 동시에 하기의 조건을 만족해야 한다.
- 어레이는 (수백)×(수백) 크기의 메모리 셀을 수용해야 한다.
- 충분히 신뢰할만한 평가(assessment)를 가능하게 하기 위해 판독 신호는 특정 최소 크기를 가져야 한다.
반도체 메모리의 예 :
· DRAM은 약 100-150mV를 필요로 한다. 이들은 고정된 위치에 놓인 판독 증폭기를 통해서 어레이의 에지에서 전압 평가를 수행한다.
· 플래시 메모리(내장형)는 약 10㎂를 필요로 한다. 이들은 주변 장치 영역의 판독 증폭기를 사용해서 전류 평가를 수행한다.
· SRAM은 약 150㎂의 전류에서 동작하고 오프 전류는 무시할 수 있다. 이들은 600ps-1.2ns의 어레이 액세스 시간을 달성한다.
MRAM 대해서는 정확한 값을 미리 산정할 수 없으므로, 판독 신호가 신뢰할만한 평가를 하기에 충분한지 여부는 매 경우마다 점검해야 하는데, 이 평가는 간섭에 쉽게 영향 받는다.
판독을 위한 에너지 소비는 DRAM과 유사하거나 더 작아야 한다(아키텍쳐에 따라서 1pJ-1nJ). 이러한 요구사항은 임의의 MRAM용 벌크 저장 애플리케이션에 제시되어야 한다.
삭제
종래에 자기 저항 메모리 셀 장치를 구성하기 위한 다양한 제안이 행해졌다. 그러나, 제안된 회로는 사용시에 안정성에 문제가 있었다. 본 발명의 목적은 이러한 메모리 셀, 즉 자기 저항 메모리 장치에서 자기 저항 메모리 셀의 신뢰할만한 기록, 판독 및 삭제를 위한 적합한 아키텍쳐를 제공하는 것이다.
본 발명에 따라서, 상기 목적은 독립 청구항 1에 청구된 바와 같은 자기 저항 메모리를 제공하고, 독립 청구항 20에 청구된 바와 같은 메모리 셀을 판독하기 위한 방법을 제공함으로써 달성된다. 본 발명의 다른 유익한 상세한 설명, 국면 및 세부 사항은 종속 청구항, 상세한 설명 및 첨부된 도면에서 찾을 수 있다.
본 발명은 셀을 통해 흐르는 전류와는 독립적으로, 판독될 메모리 셀의 양극에 고정된 전압을 인가한다는 원리를 기초로 하고 있으며, 이는 셀의 한쪽 극에 고정된 전압원을 접속시키고, 제어 회로를 셀의 다른 극에 접속시킴으로써 행해지며, 이 제어 회로는 셀 전류와는 독립적으로 일정한 전위를 이 극에 유지시킨다. 따라서, 전류는 셀 상태에 의존하며, 셀 상태는 전류 및 의존하는 변수를 측정함으로서 정해질 수 있다.
따라서, 본 발명은 기본적으로 두 개 이상의 행 및/또는 두 개 이상의 열로 배열되고, 저항 및 다이오드 기능을 가지고 있으며, 각 열에 대한 비트 라인은 그 열에 속하는 메모리 셀의 제 1 극에 접속되고, 각 행에 대한 워드 라인은 그 행에 속하는 메모리 셀의 제 2 극에 접속되고, 스위칭 소자에 의해 워드 라인의 제 1 단부에 개별적으로 접속될 수 있는 제 1 판독 전압원은 제 1 전압을 가지는 자기 저항 메모리 셀 장치를 구비한 자기 저항 메모리를 기반으로 하고 있다.
본 발명에 따른 메모리는 제어 회로가, 스위칭 소자에 의해서 판독 분배기를 통해 비트 라인의 제 1 단부로 접속될 수 있는 제 1 극, 전류가 평가 디바이스에 공급되거나 공급될 수 있는 제 2 극, 기준 전압원에 접속되는 제 3 극, 제 1 판독 전압원으로부터의 전압과 거의 동일한 전압을 가지며, 스위칭 소자를 통해서 상기 비트 라인의 제 2 단부에 각각 접속될 수 있는 제 3 전압원, 스위칭 소자를 통해서 워드 라인의 제 2 단부에 각각 접속될 수 있는 제 4 전압원을 포함하는 것을 특징으로 한다. 본 발명은 또한 제 4 전압원으로부터의 전압과 거의 일치하는 전압이 제 1 극에서 존재하도록, 기준 전압원과 제어 회로의 전압이 설계되며, 상기 제어 회로의 제 2 극을 통해 흐르는 전류가 제어 회로의 제 1 극을 흐르는 전류와 거의 같고, 이 전류는 제어 회로의 제 2 극에 존재하는 전압과 무관한 것을 특징으로 한다.
본 발명의 설명에 있어서 "본질적으로 같다"라는 것은 두 개의 극의 전류가, 평가 디바이스에 의한 전류의 셀의 상태에 관한 측정값이 신뢰할만한 결론을 낼 수 있을 정도의 범위이상으로는 차이가 나지 않는다는 것을 의미한다(이는 일 이상의 측정을 통해서 획득될 수 있다고 가정한다). 장치에 조직되어 있는 2개 이상의 메모리 셀은 행과 열을 가지고 있다. 본 발명에 따른 방법을 수행하기 위해서, 전압이 판독될 메모리 셀에 접속되어 있지 않은 이들 워드 라인과 비트 라인에 인가되기 때문에, 언급한 2개의 치수, 즉 행의 경우와 열의 경우에 적어도 하나에 하나보다 많은 라인이 제공되어야 한다. 따라서, 본 발명이 분명하게 사용될 수 있는 메모리 셀의 최소수는 2이다. 물론 더 많은 수의 메모리 셀이 바람직하고 실제로 사용가능한 것이 일반적이다.
판독되어야 하는 셀을 통해 흐르는 전류는 본질적으로
Figure 112005034950178-pct00001

로 표시된다. 여기서, U1는 제 1 판독 전압원의 전압이고, U*는 제어 회로의 제 1 극의 전압이고, UD는 다이오드를 가로질러서의 전압 강하이고, RZ는 자화(magnetization)와 관련이 있는 하나의 셀 저항이다. 이 전류는 제어 회로의 제 2 극에서 평가 디바이스로 또는 평가 디바이스 라인으로 흐르는 전류에 대응한다. 이 전류 흐름은 평가 디바이스에 의해 결정될 수 있고, 전류 흐름으로부터 평가될 셀의 상태를 유추하는 것이 가능하다.
삭제
삭제
예컨대, 최종 저항(terminating resistor)(R)은 전류를 평가될 수 있는 전압으로 변환하기 위해 사용될 수 있고, 이 경우에
Figure 112005034950178-pct00002

이다. UB는 평가 디바이스 라인 상의 최종 저항(R)에 걸리는 전압이다.
삭제
사용되는 도체의 내부 저항은 이 분석을 위해 무시된다.
따라서, 평가 디바이스의 일 입력단은 평가 디바이스 라인을 통해서 제어 회로의 제 2 극에 접속되거나 접속될 수 있으며, 이 경우에 제 1의 선형 또는 비선형인 최종 저항은 평가 디바이스 라인으로부터 분기(branch off)될 수 있다.
따라서, 평가 디바이스는 전압 평가 디바이스가 될 수 있고, 이 디바이스에 의해 평가된 전압은 제어 회로의 제 2 극을 통해 흐르는 전류에 의존할 수 있고, 예컨대 비례할 수 있다.
따라서, 본 실시예에 있어서 본 발명에 따른 바람직한 회로의 평가 디바이스 부분은 전류/전압 변환기로 간주될 수 있다.
본 발명에 따른 동작을 달성할 수 있고, 상기 설명된 제어 회로가 달성될 수 있는 제어 회로를 제공하기 위해, 당업자는 다양한 가능성을 가지고 있다. 연산 증폭기 및 트랜지스터를 사용해서 제어 회로를 설계할 수 있다. 이 경우에, 제어 회로는, 비반전된 입력단이 제어 회로의 제 3 극으로서 기준 전압원에 접속되어 있고 반전된 입력단이 비트 라인의 제 1 단부에 제어 회로의 제 1 극으로서 각기 접속될 수 있는 두 개의 입력단을 구비하는 하나의 연산 증폭기를 구비할 수 있으며, 상기 연산 증폭기는 두 개의 소스/드레인 영역을 구비한 트랜지스터의 게이트 영역에 접속된 출력단을 구비하고 있고, 그 소스/드레인 영역 중 하나는 증폭기의 반전된 입력단에 접속되고, 다른 소스/드레인 영역은 제어 회로의 제 2 극으로서 평가 디바이스에 접속된다.
이 경우에 사용되는 트랜지스터의 소스 영역은 제어 회로의 제 1 극에 접속되는 것이 일반적이다. 이와 같은 제어 회로내의 연산 증폭기는 설계에 의해서, 본 발명의 제어 회로의 기본 상태가 연산 증폭기에 의해 적절한 방식으로 보장될 수 있도록, 제 1 극의 전압이 제 3 극의 전압에 항상 대응하는 것을 보장한다.
본 발명의 메모리 회로를 간단하게 하기 위해서, 제 1 전압원을 제 3 전압원과 동일하게, 즉 제 3 전압원과 결합되게 하는 것도 바람직할 수 있고, 더해서 제어 회로가 연산 증폭기로 형성되는 경우에, 기준 전압원 및 제 4 전압원이 결합되게 하는 것도 바람직할 수 있다. 이는 전압 사이의 양호한 매치를 더욱 가능하게 할 수 있다.
본 실시예의 대안으로, 셀상의 전압과 평가 디바이스 회로상의 전압의 디커플링(decoupling) 및 셀상의 전압의 불변성은 제어 회로를 흐르는 셀 전류와 무관하게 달성될 수 있고, 상기 제어 회로는 바이폴라 트랜지스터를 구비하고 있으며, 상기 트랜지스터의 베이스는 제어 회로의 제 3 극으로서 기준 전압원에 접속되어 있고, 이미터는 제어 회로의 제 1 극으로서 비트 라인의 제 1 단부에 각각 접속되어 있고, 그 컬렉터는 제어 회로의 제 2 극으로서 평가 디바이스 라인에 접속되어 있다. 이 방법은 셀 영역내의 전압이, 기준 전압원에 의해 규정되는, 미리 정해진 값으로 유지될 수 있게 한다. 그러나, 이 경우에, 이미터의 전압은 베이스-이미터 다이오드 응답 전압의 크기만큼 기준 전압에 대해서 오프셋되어 있다. 즉 제어 회로가 연산 증폭기 및 MOS 트랜지스터를 구비한 상태에 비해서, 이 경우에 제 4 전압원 및 기준 전압원의 값은 서로 거의 동일하게 선택될 필요는 없지만, 그 대신에 기준 전압원의 값은 제 4 전압원의 값과 거의 동일한 값이 이미터에서 존재하도록 채택되어야 한다.
평가될 전류가 그 극 중 하나에 공급되고, 다른 극은 추가 기준 전압에 접속되어 있는 저항을 나타내기 위해 최종 저항이라는 표현이 사용된다. 상기 기준 전압은 일반적으로 GND이지만, 예컨대 판독 전압원의 전위보다 더 높은 전위와 같은 약간 다른 전위가 될 수도 있다. 이 경우에 회로는 당업자에게 익숙한 것이 적절하게 채택되어야 한다.
본 발명을 위해서, 이 경우에 거의 동일한 전압이라는 표현은, 판독되지 않는 메모리 셀을 통해 바람직하지 않은 전류가 흐르는 것을 방지하기 위해 전압간의 편차, 즉 제 1 전압과 제 3 전압 또는 기준 전압과 제 4 전압 사이의 편차가 다이오드의 응답 전압 미만이여야 한다는 것을 의미한다. 전압의 값들 사이의 매치의 정확성을 위한 이러한 조건은, 전체 어레이에 추가하는 각각의 셀에서 작은 누설 전류가 발생할 수 있는 전체 셀 어레이까지 확장된다. 제 1 전압과 제 3 전압 또는 기준 전압과 제 4 전압 사이의 매치를 위해서, 이렇게 해서 나온 조건은 셀 어레이의 전체 크기 및 구성에 따르지만, 일반적으로 상술된 것보다 더 엄격한 기준을 나타낸다. 그러나, 적절한 회로 방법에 의해 ((예컨대 연산 증폭기와 같은 적절한 실시예에 대해서만 의미가 있는)U1 및 U3 또는 U4 및 U5를 물리적으로 결합시킴으로써, 즉 이들을 개별적으로 제공하지 않음으로써)만족될 수 있다.
이 경우에, 기준 전압은 제 1 전압 미만이 될 수 있다. 그러나, 제 1 전압이 기준 전압 미만이 될 수도 있다. 이 경우에, 본 발명에 따른 회로의 나머지 부분에 대해서 적절한 변형이 수행될 수 있다. 예컨대, GND에 접속된 극에 동작 전압을 제공하기 보다는 트랜지스터를 방전시켜야 할 필요가 있고, 즉 pMOS 트랜지스터를 nMOS 트랜지스터로 대치해서 셀 어레이의 다이오드의 바이어스 방향을 역으로 할 필요가 있다.
판독될 메모리 셀의 주어진 저항값 및 다이오드 기능의 응답 전압에 대해서, 판독될 메모리 셀에 충분한 전류가 흐르도록 제어 회로의 제 1 극의 전압과 제 1 전압 사이의 전압차가 설계되야 한다.
자기 저항 메모리 셀의 다이오드는 전압이 인가되면 전류가 판독될 메모리 셀에 흐를 수 있도록 방향이 정해지는 것이 바람직하다. 전압의 선택에 따라서, 이는 다이오드의 방향을 역으로 할 필요가 있는 것을 의미한다.
회로의 시간 응답을 개선하기 위해, 사전 충전 소스(precharging:제 2 전압원, U2)에 접속되거나 접속될 수 있는 판독 분배기를 제공하는 것이 바람직하다. 사전 충전 소스는, 전압(U5)의 값의 함수로서 제어 회로를 통해서 생성되는, 제어 회로의 제 1 극에서 존재하는 전압 또는 제 4 전압원의 전압과 기본적으로 동일한 것(즉, OP 회로의 경우에 U2=U5)이 바람직하다. 본 실시예는 하기에 설명되는 본 발명의 실시예와 함께, 셀 어레이내의 캐패시턴스, 즉 상세하게는 선택된 비트 라인의 기생 캐패시턴스가 충전되어야 하거나, 그들의 전하가 방전(charge reversed)되게 한다는 이점이 있다. 이 경우에는 물론 사전 충전 소스 및 제 4 전압원은 하나의 전압원을 형성하기 위해 결합될 수 있다.
원리적으로, 사전 충전 소스(U2)에 의한 사전 충전을 시행할 수 있을 것이다. 이 경우에, 캐패시턴스의 충전 및 방전은 셀 어레이내의 셀 저항에 의해 수행되어야 할 것이다. 그러나, 이를 위해 필요한 시간은 마이크로초의 범위내에 있어서 다수의 애플리케이션에서는 상당히 길다.
자기 저항 메모리는 바람직하게는, 평가 디바이스가 제어 회로의 제 2 극으로 스위칭 소자에 의해서 개별적으로 접속될 수 있는 두 개의 평가 디바이스 경로를 구비하도록 구성될 수 있고, 이 경우 두 개의 각각의 평가 디바이스 경로는 각각의 스위칭 소자에 의해서 전압 평가 디바이스의 일 입력단 및 이와 병렬인 각각의 캐패시턴스에 접속될 수 있다.
소자의 바람직한 장치는 상기 설명된 바와 같이 하나의 평가 디바이스 경로 대신에 두 개의 평가 디바이스 경로에서 효과적으로 된다. 이는 판독될 메모리 셀에 의해 생성되는 저항의 상호 독립적인 평가를 수행할 수 있다는 것을 의미한다.
이 경우에, 두 개의 최종 저항은 각각의 저항 값을 가질 수 있거나, 이들 저항값은 상이할 수 있다. 제공되는 두 개의 캐패시턴스는, 두 개의 입력단을 가진 적절한 전압 평가 디바이스내의 두 전압을 비교할 수 있도록 측정중에 및 측정이후에 발생하는 전압을 임시로 저장하기 위해 사용된다. 두 개의 상호 독립된 평가 디바이스 경로의 장치는 예컨대 메모리 셀의 이중 평가 및 평균화 공정을 수행하는 것을 가능하게 하고, 이로써 저항값 및 메모리 셀의 2진 컨텐츠가 더 정확하게 결정될 수 있다.
그러나, 판독될 메모리 셀의 저항값을 낼 수 있는 어떤 변화로부터 메모리 셀의 이전의 2진 상태를 유추하는 것이 가능하도록, 두 개의 평가 사이의 스위칭 시험을 수행할 수도 있다. 이러한 스위칭 시험을 수행할 수 있도록, 본 발명에 따른 자기 저항 메모리는 스위칭 소자에 의해 워드 라인의 제 1 단부에 각각 접속될 수 있는 제 1 기록 전류 소스 및 스위칭 소자에 의해서 비트 라인의 제 1 단부에 각각 접속될 수 있는 제 2 기록 전류 소스를 포함할 수 있다. 이러한 스위칭 시험은, 제 3 및 제 4 전압원에 의해 판독될 메모리 셀에 제공되는 전압 인가와 함께, 선택된 워드 라인 및 비트 라인 각각에 걸쳐서 기록 전류 소스를 통해서 제공되는 전류의 특정 방향으로 수행될 수 있다.
전술된 바와 같이, 전압원 및 기록 전류 소스는 사용되는 각각 워드 라인 및 비트 라인의 단부에 접속될 수 있어야 한다. 이를 위해서, 입력 신호와 출력 신호 및 전압이 다양한 워드 라인 및 비트 라인을 지나게 하는 분배기가 제공된다. 따라서 분배기는, 그 단부에서 워드 라인 및 비트 라인에 접속하기 위한 스위칭 소자가 유익하게 배열되어 있는, 분기된 도체 트랙 시스템이다. 따라서 비트 라인은 각각의 비트 라인용 스위칭 소자를 사용해서 판독 분배기를 통해 제어 회로에 접속될 수 있다. 마찬가지로 비트 라인은 판독 분배기를 통해서 제 2 기록 전류 소스에 접속될 수 있고, 이 경우에 제 2 기록 전류 소스 및 제어 회로는 스위칭 소자에 의해서 판독 분배기에 접속될 수 있다.
유사하게 비트 라인은 판독 분배기를 통해서 사전 충전 소스에 접속될 수 있고, 이 경우에 사전 분배 소스 및 제어 회로는 스위칭 소자에 의해서 판독 분배기에 접속될 수 있다.
예컨대, 제어 회로와 기록 전류 소스 사이의 직접 전기 접속을 가능하게 하는 지점이 존재하지 않기 때문에, 제 2 기록 전류 소스, 제어 회로 및 사전 충전 소스의 평가 디바이스 분배기로의 접속을 위한 스위칭 소자는 대안의 방식으로 접촉을 생성할 수 있도록 하기 위해 사용된다.
제 3 및 제 4 전압원은 각각의 비트 라인 및 워드 라인용 스위칭 소자에 의해서, 전압 분배기에 의해 비트 라인 및 워드 라인에 접속될 수 있다.
유사하게 판독 전압원은 각각의 워드 라인용 스위칭 소자에 의해서, 판독 전압 분배기에 의해 워드 라인에 접속될 수 있다.
마지막으로, 유사하게 제 1 기록 전류 소스는 판독 전압 분배기에 의해 워드 라인에 접속될 수 있고, 이 경우에 제 1 기록 전류 소스 및 제 1 판독 전압원은 제 2 기록 전류 소스와 제어 회로가 스위칭 소자에 의해 판독 전압 분배기에 접속될 수 있는 것과 유사한 방식으로 판독 전압 분배기에 접속될 수 있다.
상기 설명된 스위칭 소자는 트랜지스터의 형태 그 자체일지라도, 바람직하게 는 적어도 부분적으로 트랜지스터의 형태이다.
사용되는 자기 저항 메모리 셀은 바람직하게는 소위 수직 전류 메모리 셀(플레인에 수직인 전류)이다. 이들 셀에 있어서, 메모리 셀의 요소는 즉, 비트 라인, 제 1 자기 소자, 터널 유전체, 제 2 자기 소자 및 워드 라인은 집적 회로 또는 그 실리콘 구조의 일표면에 대해서 하나씩 위에 수직으로 배열된다. 평가 공정 시에 전류는 상부에서 하부로 또는 하부에서 상부로 흐른다.
본 발명은 또한 방법에 관한 것이다. 상기 설명된 장치에 관한 모든 것은 방법에 적용될 수 있고, 상기 설명 전체를 참조로 한다.
본 발명은 두 개 이상의 행 및/또는 두 개 이상의 열로 배열된 자기 저항 메모리 셀의 장치, 해당 열에 속하는 메모리 셀의 제 1 극에 접속된 상기 열 각각에 대한 비트 라인, 해당 행에 속하는 메모리 셀의 제 2 극에 접속된 상기 행 각각에 대한 워드 라인, 그 제 1 극이 판독될 메모리 셀의 제 1 극에 접속되는 제어 회로(1) - 상기 제어 회로는 상기 제 1 극에서 존재하며 정해진 기능에 따라 상기 제어 회로의 제 3 극의 기준 전압에 관련된(예컨대, 상기 기준 전압과 동일) 전압을 생성함 - 의 제 2 극에 접속된 기준 전압을 가진 기준 전압원을 구비한 자기 저항 메모리내의 메모리 셀을 판독하는 방법에 기초하고 있고, 상기 방법은
A : 판독될 메모리 셀의 제 2 극에 제 1 전압을 가진 제 1 판독 전압원을 인가하는 단계와,
B : 제 1 전압과 거의 동일한 전압을 가진 제 3 전압원을 판독될 상기 메모리 셀에 접속되지 않은 비트 라인에 인가하는 단계와,
C : 제어 회로의 제 1 극에서 존재하는 전압과 거의 동일한 전압을 가진 제 4 전압원을 판독될 메모리 셀에 접속되지 않은 워드 라인에 인가하는 단계와,
D : 제어 회로의 제 2 극 및 판독될 메모리 셀(3a)을 통해서 흐르는 전류를 평가하거나, 제어 회로(1)의 제 2 극으로부터 상기 전류가 공급되는 평가 디바이스에 의해 유도된 변화를 평가하는 단계
를 포함한다.
예컨대, 한가지 가능한 유도된 변화는 전압이 될 수 있다. 따라서 유도된 변화는 제 1 최종 저항에서 강하된 전압 및 상기 제 1 최종 저항과 병렬로 접속된 전압 평가 디바이스에 의해 평가될 수 있는 전압이 될 수 있고, 상기 전압은 판독될 메모리 셀을 통해 흐르는 전류에 비례한다.
전류 흐름을 통해서 판독될 메모리 셀의 저항값을 유추할 수 있도록 하기 위해, 전압 평가 디바이스가 인가된 전압을 측정하는 동안, 어드레스되지 않은 워드 라인 및 비트 라인에, 메모리 셀내의 다이오드와 관련된 전압이 존재하고, 이로써 의도하지 않은 전류가 발생하는 것을 방지한다. 전체적으로, 이러한 장치는 판독 공정의 안정성, 정확성을 크게 개선하는 것을 가능하게 해서 전체적인 시스템의 전력 손실을 상당히 감소시킨다.
본 발명에 따른 방법의 단계들의 연속적인 설명이 어떤 시간 순서를 포함하는 것은 아니다. 이들 단계들이 연속해서 수행될 수 있지만, 그러나, 무엇보다도 신뢰할만한 평가를 위해서 단계 A, B 및 C에 의해 만족되어야 하는 모든 조건이 신뢰할만한 측정이 가능하기 전에 전압 평가 디바이스에 의해 충족되는 것을 보장할 필요가 있다. 실용성과 속도 문제로 단계 A, B 및 C가 기본적으로 동시에 수행되는 것이 바람직하다. 단계 D는 기본적으로 동시에 수행될 수 있지만, 다른 단계 이후에 가능한 한 빨리 수행될 수도 있다.
본 발명에 따른 방법은 메모리 셀에 접속된 라인에 사전 충전을 생성하는 것을 포함하고, 이는 이들이 비교적 큰 기생 캐패시턴스를 가지고 있기 때문이다. 이 방법은 메모리의 응답을 개선할 수 있고, 상세하게는 액세스 시간을 감소시키고, 하기의 추가적인 단계에 의해 특징지어질 수 있다.
단계 D, C 또는 B 이전에,
A2 : 그 전압이 제어 회로의 제 1 극에 존재하는 전압과 기본적으로 동일한 사전 충전 소스를 판독될 메모리 셀의 제 1 극에 접속된 비트 라인에 인가하는 단계와,
단계 A2 이후, 단계 D, C 또는 B 이전에,
A3 : 상기 사전 충전 소스를 판독될 메모리 셀의 제 1 극에 접속된 비트 라인으로부터 접속 해제시키는 단계.
상기 설명된 바와 같이, 본 발명에 따른 방법은 판독될 메모리 셀의 값이 측정되는 정확성을 개선하기 위해 더 개선될 수 있다. 예컨대, 두 개의 상호 독립적인 판독 공정을 수행할 수 있으며, 각각의 경우에 나타나는 전압이 전압 평가 디바이스의 입력단에 병렬로 접속된 두 개의 캐패시턴스에 임시로 저장된다. 이런식으로 임시로 저장된 전압 값은 전압 평가 디바이스에서 함께 마지막으로 평가될 수 있다. 그러나, 두 개의 판독 공정이 연속해서 수행되고, 이 판독 공정 사이에 스위칭 시험이 행해짐으로써 본 방법이 개선될 수도 있다. 스위칭 시험 전후에 결과적인 전압 사이에 발생할 수 있는 오차에 더 중요성이 놓이기 때문에, 이는 전압의 측정이 정확할 필요가 없다는 이점을 가지고 있다. 이와 같이 본 방법은 제 1 판독 공정을 포함하며, 그 이후에 스위칭 시험이 이어지고, 다시 전압값을 위한 제 2 판독 공정이 이어진다. 이러한 여러 단계로 이루어진 방법의 하나의 바람직한 실시예는 하기의 단계를 더 포함한다.
E : 전압 평가 디바이스와 병렬로 접속된 제 1 캐패시턴스내의 제 1 최종 저항에서 강하되는 전압을 저장하는 단계와,
F : 제 1 최종 저항으로부터 및 제어 회로의 제 2 극으로부터 제 1 캐패시턴스를 접속 해제시키는 단계와,
G : 판독될 메모리 셀로부터 제 1 판독 전압원을 접속 해제시키는 단계와,
H : 판독될 메모리 셀로부터 제어 회로를 접속 해제시키는 단계와,
I : 제 4 전압원에서 존재하는 전압을 모든 워드 라인에 인가하는 단계와,
J : 제 3 전압원에서 존재하는 전압을 모든 비트 라인에 인가하는 단계와,
K : 제 1 전류 소스를 판독될 메모리 셀의 제 2 전극에 접속된 워드 라인에 인가하는 단계와,
L : 제 2 전류 소스를 판독될 메모리 셀의 제 2 극에 접속된 비트 라인에 인가하는 단계와,
M : 제 1 전류 소스를 판독될 메모리 셀의 제 2 극에 접속된 워드 라인으로부터 접속 해제시키는 단계와,
N : 제 2 전류 소스를 판독될 메모리 셀의 제 1 극에 접속된 비트 라인으로부터 접속 해제시키는 단계와,
O : 제 1 판독 전압원을 판독될 메모리 셀의 제 2 극에 인가하는 단계와,
P : 제어 회로의 제 1 극을 판독될 메모리 셀에 접속시키는 단계와,
Q : 제 3 전압원을 판독될 메모리 셀에 접속되지 않은 비트 라인들에 인가하는 단계와,
R : 제 4 전압원을 판독될 메모리 셀에 접속되지 않은 워드 라인들에 인가하는 단계와,
S : 제어 회로의 제 2 극을 제 2 최종 저항, 상기 제 2 최종 저항과 병렬로 접속된 제 2 캐패시턴스 및 병렬로 접속되어 있는 전압 평가 디바이스의 제 2 입력단에 접속시키는 단계와,
T : 제 2 캐패시턴스의 제 2 최종 저항에서 강하된 전압을 저장하는 단계와,
U : 제 2 최종 저항 및 제어 회로의 제 2 극으로부터 제 2 캐패시턴스를 접속해제시키는 단계와,
V : 전압 평가 디바이스의 제 1 캐패시턴스과 제 2 캐패시턴스에 저장된 전압을 비교하는 단계.
상기 설명된 바와 같은 본 발명에 따른 방법의 실시예는 전압 평가 디바이스의 사용 및 전류로부터 유도된 변수로서 전압의 검출에 대해서 설명되었고, 이는 두 측정에 필요한 임시 저장이 간단한 방식으로 수행될 수 있기 때문이다. 더욱이, 제 2 캐패시터가 비게 되는 단계 U는 셀 어레이내에서 혹은 저장과 평가 공정 사이에 전체 회로에서 추가적인 공정이 발생할 수 있는 경우에만 필요하다. 본 발명에 따른 방법에 대해서 설명된 단계는 평가 품질을 분명하게 개선시킨다. 다시 한번, 다양한 단계가 번갈아 배열됨에도 불구하고, 단계가 모두 연속해서 수행될 필요는 없다. 사실, 모든 단계를 동시에 또는 기본적으로 동시에 수행하는 것도 가능하다. 예컨대, 단계 A 내지 D 및 E는 기본적으로 동시에 수행되는 것이 바람직하다. 유사하게, 단계 F, G 및 H가 기본적으로 동시에 수행되는 것이 바람직하고, 이 경우에 이들 단계는 제 1 판독 단계 이후에 수행되어야 하고, 따라서 기록 단계로 이동하기 위해 사용되는 단계로서 단계 A 내지 E 이후에 수행되어야 한다. 또한, 단계 I 내지 L은 접속 해제 단계 F, G 및 H 이후에 수행되어야 하지만, 기본적으로 동시에 수행되는 것이 바람직하다. 더욱이, 단계 M 및 N은 단계 A 내지 L 이후에도 다시 수행되어야 하지만 기본적으로 동시에 수행될 수 있다. 마지막으로, 단계 O 내지 T는 기본적으로 동시에 수행될 수도 있다. 이들은 부수적으로 제 2 판독 공정을 포함한다.
본 발명에 따른 방법은, 비록 반대 상황이 고려될 수 있지만, 본 발명에 따른 메모리의 명세를 기준으로 해서 상기 설명된 바와 같이 기준 전압이 제 1 전압보다 낮은 것을 특징으로 할 수 있다. 물론 이 경우에, 전압차는 판독될 메모리 셀의 주어진 저항 및 다이오드의 응답 전압 함수에 대해서 판독될 메모리 셀을 충분한 전류가 지나기에 충분해야 한다.
본 발명은 첨부 도면을 참조하여 실시예를 이용하여 다음 상세한 설명에 보다 상세히 설명되며, 첨부 도면의 도시 내용은 다음과 같다.
도 1은 본 발명에 따른 자기 저항 메모리의 판독 공정시의 일 실시예를 도시한 도면,
도 2는 전압원이 결합되어 있는, 본 발명에 따른 자기 저항 메모리의 다른 실시예를 도시한 도면.
전술한 바와 같이, 하나의 입력단을 구비한 간단한 평가 디바이스 및 간단한 평가 방법을 사용해서 본 발명을 수행할 수 있다. 더욱 상세하게 후술되는 복잡한 판독 방법은 예상되는 큰 로컬 셀 저항 변화에도 불구하고, 더 신뢰할만한 평가를 가능하게 한다.
상세하게는, 이들 단계는 다음과 같다.
1. 셀 상태의 판독 및 정보의 저장.
2. 이어지는 특정 방향으로의 스위칭 시험.
3. 추가적인 셀의 판독 및 정보의 저장.
4. 결과값과 평가 결과의 비교.
도 1은 본 발명에 따른 자기 저항 메모리용 회로의 일 실시예를 도시하고 있다. m개의 워드 라인과 n개의 비트 라인(4a, 4b)을 포함하고 있는 매트릭스가 제공되고, 여기서, 선택된 워드 라인(5a)은 판독 전압 분배기(13) 및 스위칭 소자(6a)를 통해서 제 1 판독 전압원(U1)에 의해 예컨대 2볼트와 같은 소정의 전위에 접속된다. 판독될 메모리 셀(3a)에 속하는 비트 라인(4a)은, 스위칭 소자(8a, 21)에 의해서 전압원(U2)을 잠시 접속시킴으로써 바람직하게는 예컨대 1볼트와 같은 제 2 전압으로 유도된다. 본 실시예에 있어서 제어 회로(1)는 연산 증폭기(1a) 및 예컨대 pMOS 직렬 트랜지스터(22)와 같은 트랜지스터(22)를 포함하고, 상기 연산 증폭기(1a)의 추가 입력단에 전압원(U5)이 공급되므로 셀 전류에 무관한 전압 레벨로 판독될 메모리 셀(3a)을 유지해서, 가능한 한 U2와 동일한 전압을 공급한다. 트랜지스터(22)의 소스 영역이 이 경우에 1볼트의 일정한 전압으로 비트 라인 전압을 유지하는 반면에, 드레인 영역은 판독될 메모리 셀의 저항에 의존하는 가변 전압으로 유지되며, 이는 판독될 메모리 셀(3a)의 (자화 상태에 따른)저항이 메모리 셀을 지나며 또한 트랜지스터(22) 및 저항(R1 또는 R2)을 지나서 평가 디바이스로 흐르는 전류를 결정하기 때문이다. 따라서 이 전류는 평가 디바이스 회로의 최종 저항(R1, R2)에 걸리는 셀 저항에 따라 변하는 전압 강하를 유발하고, 이 경우 이 전압은 트랜지스터(22)의 드레인 전압과 동일하다.
이러한 전압은 전압 평가 디바이스(2)에서 즉시 평가될 수 있거나, 혹은 도 1에 도시된 캐패시터(C1, C2)를 통해서 임시로 저장될 수 있으며, 상기 캐패시턴스(C1)는 다중 판독 공정을 위해 분명히 우선적으로 판정된다.
어드레스되지 않은 워드 라인(5b)은 제 4 전압원(U4) 및 전압 분배기(16)를 통해서 스위칭 소자(7b)에 의해, 제 2 전압원(U2)에 의해 제공되는 바에 따라서 제 2 전압과 본질적으로 일치하는 전압, 예컨대 1볼트로 유지된다. 어드레스되지 않은 비트 라인(4b)은 제 2 전압 분배기(15) 및 스위칭 소자(9b)에 의해서 제 3 전압원(U3)을 통해서 예컨대 2볼트와 같은 제 1 전압과 본질적으로 동일한 전압 레벨로 유지된다. 알 수 있는 바와 같이, 모든 비트 라인 및 워드 라인은 고정된 레벨에 있다. 따라서 이러한 개념은 물리적으로 간단해서 기능성을 제공한다.
본 발명에 따라서, 단 한번의 평가 공정만이 수행되어야 한다면, 제 1 캐패시터(C1)는 전압의 임시 저장에 요구되지 않는다. 이 경우에, 전류, 전압 또는 다른 유도된 변수는, 평가 디바이스(10)에 접속되고, 그렇지 않으면 제 1 캐패시턴스(C1)에 병렬로 접속된(즉 두 개의 전위가 동일한) 평가 디바이스(2)를 통해서 즉시 판정될 수 있다.
예컨대, 스위칭 시험을 위한 기록 공정은 무엇보다도 전압원(U3, U4)을 모든 워드 라인 및 비트 라인에 인가함으로써 수행된다. 복합 평가 디바이스가 스위칭 소자(19)에 의해서 메모리 셀 장치로부터 접속 해제되어 있는 동안 뿐만아니라, 제 1 판독 전압원(U1)이 스위칭 소자(17)에 의해서 접속 해제되어 있고, 전압원(U2)이 스위칭 소자(21)에 의해서 접속 해제되어 있는 동안에도, 전류 소스(I1, I2)를 통해서 스위칭 소자(18, 20)에 의해 전류 소스를 접속시킴으로써 전류가 인가된다. 전류 소스(I1, I2)의 전류 레벨은 예컨대, 각각 약 1mA이다. 전류는 기록 전류 소스(I1, I2)로부터 워드 라인(5a) 및 비트 라인(4a)에 인가되고, 전압원(U3, U4)으로부터 유도된다.
도 2는 본 발명의 다른 실시예를 도시하고 있으며, 여기서, 각각의 전압이 거의 동일한 전압원(U2, U4)은 물론 전압원(U1, U3)은 서로 결합해서 공통 전압원(U1, U2)를 형성한다. 그 외에, 도 2에 도시된 회로 및 상기 실시예에 대응하는 동작 방법은 도 1에 도시된 바와 동일하다. 전압원(U5)은 이런식으로 통합될 수 있고, 즉 제어 회로의 제 3 극이 사전 충전 소스(U2)에 직접 접속되는 경우에, 본 실시예에서는 생략될 수 있다.
도면의 주요 부분에 대한 부호의 설명
C1 : 제 1 캐패시턴스
C2 : 제 2 캐패시턴스
R1 : 제 1 최종 저항
R2 : 제 2 최종 저항
U1 : 제 1 판독 전압원
U2 : 제 2 판독 전압원
U3 : 제 3 전압원
U4 : 제 4 전압원
U5 : 제 5 전압원
I1 : 제 1 기록 전류 소스
I2 : 제 2 기록 전류 소스
1 : 제어 회로
1a : 연산 증폭기
2 : 전압 평가 디바이스
3a, 3b, 3c, 3d : 자기 저항 메모리 셀
4a, 4b : 비트 라인
5a, 5b : 워드 라인
6a, 6b : 워드 라인을 판독 전압원, 기록 전류 소스로 접속시키기 위한 스위칭 소자
7a, 7b : 워드 라인을 제 4 전류 소스로 접속시키기 위한 스위칭 소자
8a, 8b : 비트 라인을 평가 디바이스, 기록 전류 소스로 접속시키기 위한 스위칭 소자
9a, 9b : 비트 라인을 제 3 전압원으로 접속시키기 위한 스위칭 소자
10 : 평가 디바이스 라인/접속 라인
11 : 제 1 평가 디바이스 경로
12 : 제 2 평가 디바이스 경로
13 : 판독 전압 분배기
14 : 판독 분배기
15, 16 : 전압 분배기
17 : 판독 전압원을 판독 분배기로 접속시키는 스위칭 소자
18 : 제 1 기록 전류 소스를 판독 분배기로 접속시키기 위한 스위칭 소자
19 : 평가 디바이스 라인을 판독 분배기로 접속시키기 위한 스위칭 소자
20 : 제 2 기록 전류를 평가 디바이스 분배기로 접속시키기 위한 스위칭 소자
21 : 제 2 판독 전압원을 평가 디바이스 분배기로 접속시키기 위한 스위칭 소자
22 : 평가 트랜지스터
23 : 제 1 평가 디바이스를 접속 라인으로 접속시키기 위한 스위칭 소자
24 : 제 2 평가 디바이스 경로를 접속 라인으로 접속시키기 위한 스위칭 소자
25 : 제 2 평가 디바이스 경로를 전압 평가 디바이스 및 제 2 캐패시턴스로 접속시키기 위한 스위칭 소자
26 : 제 1 평가 디바이스 경로를 전압 평가 디바이스 및 제 1 캐패시턴스로 접속시키기 위한 스위칭 소자

Claims (27)

  1. 저항 및 다이오드 기능을 가지고 있는, 2이상의 행 및/또는 2이상의 열로 배열된 자기 저항 메모리 셀(3a, 3b, 3c, 3d)의 장치와,
    상기 열 각각에 대한 비트 라인(4a, 4b) - 상기 비트 라인은 해당 열에 속하는 상기 메모리 셀(3a, 3b, 3c, 3d)의 제 1 극에 접속되어 있음 - 과,
    상기 행 각각에 대한 워드 라인(5a, 5b) - 상기 워드 라인은 해당 행에 속하는 상기 메모리 셀(3a, 3b, 3c, 3d)의 제 2 극에 접속되어 있음 - 과,
    스위칭 소자(6a, 6b, 17)에 의해 상기 워드 라인의 제 1 단부에 각각 접속될 수 있는, 제 1 전압을 갖는 제 1 판독 전압원(U1)과,
    제어 회로(1) - 상기 제어 회로(1)는 스위칭 소자(8a, 8b)에 의해서 판독 분배기(14)를 통해서 각각 상기 비트 라인(4a, 4b)의 제 1 단부에 접속될 수 있는 제 1 극과, 평가(assessment) 디바이스(2)로 전류가 공급되는 제 2 극과, 기준 전압원(U5)에 접속되는 제 3 극을 구비함 - 와,
    제 1 판독 전압원(U1)으로부터의 전압과 거의 동일한 전압을 가지며, 스위칭 소자(9a, 9b)를 통해서 상기 비트 라인(4a, 4b)의 제 2 단부에 각각 접속될 수 있는 제 3 전압원(U3)과,
    스위칭 소자(7a, 7b)를 통해서 상기 워드 라인(5a, 5b)의 제 2 단부에 각각 접속될 수 있는 제 4 전압원(U4)
    을 포함하며,
    상기 제 4 전압원(U4)으로부터의 전압과 거의 일치하는 전압이 상기 제 1 극에서 존재하도록 상기 기준 전압원(U5) 및 상기 제어 회로(1)의 전압이 설계되고, 상기 제어 회로(1)의 제 2 극을 통해 흐르는 전류가 상기 제어 회로(1)의 제 1 극을 통해 흐르는 전류와 거의 동일하며, 이 전류는 상기 제어 회로(1)의 제 2 극에서 존재하는 전압에 독립적인 것을 특징으로 하는
    자기 저항 메모리.
  2. 제 1 항에 있어서,
    상기 평가 디바이스(2)의 일 입력단은 평가 디바이스 라인(10)을 통해서 상기 제어 회로(1)의 상기 제 2 극에 접속되며, 제 1 선형 또는 비선형 최종 저항(terminating resistor)(R1)이 상기 평가 디바이스 라인(10)으로부터 분기되어 있는 것을 특징으로 하는
    자기 저항 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 평가 디바이스(2)는 전압 평가 디바이스이며, 상기 평가 디바이스에 의해 평가되는 전압은 상기 제어 회로(1)의 상기 제 2 극을 통해 흐르는 전류에 의존하는 것을 특징으로 하는
    자기 저항 메모리.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 회로(1)는 두 개의 입력단 - 상기 입력단 중 비반전된 입력단은 상기 기준 전압원(U5)에 제 3 극으로서 접속되어 있고, 반전된 입력단은 제 1 극으로서 상기 비트 라인의 상기 제 1 단부에 각각 접속되어 있음 - 을 가진 연산 증폭기를 구비하되, 상기 연산 증폭기는 두 개의 소스/드레인 영역 - 상기 소스/드레인 영역 중 하나는 상기 연산 증폭기의 반전된 입력단에 접속되고, 다른 소스/드레인 영역은 제 2 극으로서 상기 평가 디바이스(2)에 전류를 공급함 - 을 구비한 트랜지스터의 게이트 영역에 접속된 출력단을 구비하고 있으며, 상기 제 1 극에서 존재하는 전압은 상기 제 3 극에서 존재하는 전압과 동일한 것을 특징으로 하는
    자기 저항 메모리.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 기준 전압원(U5)은 상기 제 4 전압원(U4)과 동일한 것을 특징으로 하는
    자기 저항 메모리.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 회로(1)는 바이폴라 트랜지스터를 구비하고 있되, 상기 트랜지스터의 기부는 상기 제어 회로(1)의 제 3 극으로서 상기 기준 전압원(U5)에 접속되어 있고, 트랜지스터의 이미터는 상기 제어 회로(1)의 제 1 극으로서 각각 상기 비트 라인의 제 1 단부에 접속될 수 있고, 트랜지스터의 컬렉터는 상기 제어 회로(1)의 제 2 극으로서 상기 평가 디바이스(2)에 전류를 공급하는 것을 특징으로 하는
    자기 저항 메모리.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전압원(U1)은 상기 제 3 전압원(U3)과 동일한 것을 특징으로 하는
    자기 저항 메모리.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 기준 전압은 상기 제 1 전압 미만인 것을 특징으로 하는
    자기 저항 메모리.
  9. 제 1 항 또는 제 2 항에 있어서,
    전압차는, 판독될 상기 메모리 셀(3a)내의 주어진 저항과 상기 다이오드 기능의 응답 전압에 대해서, 판독될 상기 메모리 셀(3a)을 통해 충분한 전류가 흐르기에 충분한 것을 특징으로 하는
    자기 저항 메모리.
  10. 제 1 항 또는 제 2 항에 있어서,
    자기 저항 메모리 셀(3a, 3b, 3c, 3d)의 다이오드들은 상기 제 1 전압 및 상기 기준 전압이 인가될 때, 판독될 상기 메모리 셀(3a)을 통해 전류가 흐를 수 있도록 방향이 정해진 것을 특징으로 하는
    자기 저항 메모리.
  11. 제 1 항 또는 제 2 항에 있어서,
    사전 충전 소스(U2)는 상기 판독 분배기(14)에 접속될 수 있는 것을 특징으로 하는
    자기 저항 메모리.
  12. 제 11 항에 있어서,
    상기 사전 충전 소스(U2)의 상기 전압은 상기 제어 회로의 제 1 극에서 존재하는 전압과 본질적으로 동일한 것을 특징으로 하는
    자기 저항 메모리.
  13. 제 11 항에 있어서,
    상기 사전 충전 소스(U2)는 상기 제 4 전압원(U4)과 동일한 것을 특징으로 하는
    자기 저항 메모리.
  14. 제 2 항에 있어서,
    상기 평가 디바이스 라인(10)은 스위칭 소자(20, 21)에 의해서 각각 상기 제어 회로(1)의 상기 제 2 극에 접속될 수 있는 두 개의 평가 디바이스 경로(11, 12)를 구비하며,
    최종 저항(R1, R2)이 상기 각각의 평가 디바이스 경로(11, 12)로부터 분기하고 있고,
    이 경우에, 두 개의 각각의 평가 디바이스 경로(11, 12)는 각각의 스위칭 소자(24, 25)에 의해서 상기 전압 평가 디바이스(2)의 하나의 입력단 및 이와 병렬인 각각의 캐패시턴스(C1, C2)에 접속될 수 있는 것을 특징으로 하는
    자기 저항 메모리.
  15. 제 1 항 또는 제 2 항에 있어서,
    스위칭 소자(6a, 6b, 17)에 의해서 상기 워드 라인(5a, 5b)의 제 1 단부에 각각 접속될 수 있는 제 1 기록 전류 소스(I1)와,
    스위칭 소자(8a, 8b, 18)에 의해서 상기 비트 라인(4a, 4b)의 제 1 단부에 각각 접속될 수 있는 제 2 기록 전류 소스(I2)
    를 더 구비하는 것을 특징으로 하는
    자기 저항 메모리.
  16. 제 15 항에 있어서,
    상기 비트 라인(4a, 4b)은 상기 판독 분배기(14)에 의해서 상기 사전 충전 소스(U2)에 접속될 수 있으며, 이 경우에 상기 사전 충전 소스(U2) 및 상기 제어 회로(1)는 스위칭 소자(19, 21)에 의해서 상기 판독 분배기(14)에 접속될 수 있는 것을 특징으로 하는
    자기 저항 메모리.
  17. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 및 제 4 전압원(U3, U4)은, 각각 비트 라인 및 워드 라인(4a, 4b, 5a, 5b)용 스위칭 소자(7a, 7b, 9a, 9b)를 구비한 전압 분배기(15, 16)에 의해서 비트 라인 및 워드 라인(4a, 4b, 5a, 5b)에 접속되어 있는 것을 특징으로 하는
    자기 저항 메모리.
  18. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 판독 전압원(U1)은 각각의 워드 라인(5a, 5b)용 스위칭 소자(6a, 6b)를 구비한 판독 전압 분배기(13)에 의해서 상기 워드 라인(5a, 5b)에 접속되어 있는 것을 특징으로 하는
    자기 저항 메모리.
  19. 제 18 항에 있어서,
    상기 제 1 기록 전류 소스(I1)는 상기 판독 전압 분배기(13)에 의해서 상기 워드 라인(5a, 5b)에 접속되고, 이 경우에 상기 제 1 기록 전류 소스(I1) 및 상기 제 1 판독 전압원(U1)은 스위칭 소자(16, 17)에 의해서 상기 판독 전압 분배기(13)에 접속될 수 있는 것을 특징으로 하는
    자기 저항 메모리.
  20. 저항 및 다이오드 기능을 가지고 있는, 2개 이상의 행 및/또는 2개 이상의 열로 배열된 자기 저항 메모리 셀(3a, 3b, 3c, 3d)의 장치와, 상기 열 각각에 대한 비트 라인(4a, 4b) - 상기 비트 라인은 해당 열에 속하는 상기 메모리 셀(3a, 3b; 3c, 3d)의 제 1 극에 접속됨 - 과, 상기 행 각각에 대한 워드 라인(5a, 5b) - 상기 워드 라인은 해당 행에 속하는 메모리 셀(3a, 3b; 3c, 3d)의 제 2 극에 접속됨 - 과, 제어 회로(1) - 상기 제어 회로의 상기 제 1 극은 판독될 상기 메모리 셀(3a)의 제 1 극에 접속되며, 상기 제 1 극에서 존재하고 정해진 기능에 따라 상기 제어 회로(1)의 상기 제 3 극의 기준 전압에 관련된 전압을 생성함 - 의 상기 제 3 극에 접속된 기준 전압을 가진 기준 전압원(U5)을 구비한 자기 저항 메모리내의 메모리 셀을 판독하는 방법으로서,
    A : 판독될 상기 메모리 셀(3a)의 제 2 극에, 상기 기준 전압과는 상이한 제 1 전압을 가진 제 1 판독 전압원(U1)을 인가하는 단계와,
    B : 상기 제 1 전압과 거의 동일한 전압을 가진 제 3 전압원(U3)을, 판독될 상기 메모리 셀(3a)에 접속되지 않은 비트 라인(4b)에 인가하는 단계와,
    C : 상기 제어 회로의 제 1 극에서 존재하는 전압과 거의 동일한 전압을 가진 제 4 전압원(U4)을, 판독될 상기 메모리 셀(3a)에 접속되지 않은 워드 라인(5b)에 인가하는 단계와,
    D : 상기 제어 회로의 제 2 극 및 판독될 상기 메모리 셀(3a)을 통해서 흐르는 전류를 평가하거나, 전류가 상기 제어 회로(1)의 상기 제 2 극으로부터 공급되는 평가 디바이스에 의해 유도된 변화를 평가하는 단계
    를 포함하는 것을 특징으로 하는
    자기 저항 메모리내의 메모리 셀을 판독하는 방법.
  21. 제 20 항에 있어서,
    상기 제어 회로의 제 1 극에서 존재하는 상기 전압은 상기 제어 회로(1)의 제 3 극의 상기 기준 전압과 동일한 것을 특징으로 하는
    자기 저항 메모리내의 메모리 셀을 판독하는 방법.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 유도된 변화는 제 1 최종 저항(R1)을 통해서 강하되고, 상기 최종 저항(R1)과는 병렬로 접속된 전압 평가 디바이스(2)에 의해 평가되는 전압인 - 상기 전압은 판독될 상기 메모리 셀(3a)을 통해 흐르는 전류에 비례함 - 것을 특징으로 하는
    자기 저항 메모리내의 메모리 셀을 판독하는 방법.
  23. 제 20 항 또는 제 21 항에 있어서,
    상기 단계 A, B, C, D는 본질적으로 동시에 수행되는 것을 특징으로 하는
    자기 저항 메모리내의 메모리 셀을 판독하는 방법.
  24. 제 20 항 또는 제 21 항에 있어서,
    상기 단계 D, C 또는 B 이전에,
    A2 : 사전 충전 소스(U2) - 상기 사전 충전 소스(U2)의 전압은 상기 제어 회로(1)의 제 1 극에 존재하는 전압과 본질적으로 동일함 - 를 판독될 상기 메모리 셀(3a)의 제 1 극에 접속된 상기 비트 라인(4a)에 인가하는 단계와,
    상기 단계 A2 이후, 단계 D, C 또는 B 이전에,
    A3 : 상기 사전 충전 소스(U2)를 판독될 상기 메모리 셀(3a)의 제 1 극에 접속된 상기 비트 라인(4a)으로부터 접속 해제시키는 단계
    를 포함하는 것을 특징으로 하는
    자기 저항 메모리내의 메모리 셀을 판독하는 방법.
  25. 제 20 항 또는 제 21 항에 있어서,
    E : 상기 전압 평가 디바이스(2)와 병렬로 접속된 제 1 캐패시턴스(C1)내의 제 1 최종 저항(R1)에서 강하되는 전압을 저장하는 단계와,
    F : 상기 제 1 최종 저항(R1)으로부터 및 상기 제어 회로(1)의 제 2 극으로부터 제 1 캐패시턴스(C1)를 접속 해제시키는 단계와,
    G : 판독될 상기 메모리 셀(3a)로부터 상기 제 1 판독 전압원(U1)을 접속 해제시키는 단계와,
    H : 판독될 상기 메모리 셀(3a)로부터 상기 제어 회로(1)를 접속 해제시키는 단계와,
    I : 상기 제 4 전압원(U4)에서 존재하는 전압을 모든 워드 라인(5a, 5b)에 인가하는 단계와,
    J : 상기 제 3 전압원(U3)에서 존재하는 전압을 모든 비트 라인(4a, 4b)에 인가하는 단계와,
    K : 제 1 전류 소스(I1)를 판독될 상기 메모리 셀(3a)의 상기 제 2 전극에 접속된 상기 워드 라인(5a)에 인가하는 단계와,
    L : 제 2 전류 소스(I2)를 판독될 상기 메모리 셀(3a)의 상기 제 2 극에 접속된 상기 비트 라인(4a)에 인가하는 단계와,
    M : 제 1 전류 소스(I1)를 판독될 상기 메모리 셀(3a)의 제 2 극에 접속된 상기 워드 라인(5a)으로부터 접속 해제시키는 단계와,
    N : 제 2 전류 소스(I2)를 판독될 상기 메모리 셀(3a)의 제 1 극에 접속된 상기 비트 라인(4a)으로부터 접속 해제시키는 단계와,
    O : 제 1 판독 전압원(U1)을 판독될 상기 메모리 셀(3a)의 제 2 극에 인가하는 단계와,
    P : 상기 제어 회로의 상기 제 1 극을 판독될 상기 메모리 셀에 접속시키는 단계와,
    Q : 상기 제 3 전압원(U3)을 판독될 상기 메모리 셀(3a)에 접속되지 않은 비트 라인들(4b)에 인가하는 단계와,
    R : 제 4 전압원(U4)을 판독될 상기 메모리 셀(3a)에 접속되지 않은 워드 라인들(5b)에 인가하는 단계와,
    S : 상기 제어 회로(1)의 제 2 극을 제 2 최종 저항(R2), 상기 제 2 최종 저항과 병렬로 접속된 제 2 캐패시턴스(C2) 및 병렬로 접속되어 있는 전압 평가 디바이스(2)의 제 2 입력단에 접속시키는 단계와,
    T : 상기 제 2 캐패시턴스(C2)의 상기 제 2 최종 저항(R2)을 통해서 강하된 전압을 저장하는 단계와,
    U : 제 2 최종 저항(C2) 및 상기 제어 회로(1)의 제 2 극으로부터 상기 제 2 캐패시턴스(C2)를 접속 해제시키는 단계와,
    V : 상기 전압 평가 디바이스(2)의 제 1 캐패시턴스(C1)와 제 2 캐패시턴스(C2)에 저장된 전압을 비교하는 단계
    를 더 포함하는 것을 특징으로 하는
    자기 저항 메모리내의 메모리 셀을 판독하는 방법.
  26. 제 20 항 또는 제 21 항에 있어서,
    상기 기준 전압은 상기 제 1 전압 미만인 것을 특징으로 하는
    자기 저항 메모리내의 메모리 셀을 판독하는 방법.
  27. 제 20 항 또는 제 21 항에 있어서,
    그 전압차는 판독될 상기 메모리 셀(3a)내의 주어진 저항과 상기 다이오드 기능의 응답 전압에 대해서, 판독될 상기 메모리 셀(3a)에 충분한 전류가 지나기에 충분한 것을 특징으로 하는
    자기 저항 메모리내의 메모리 셀을 판독하는 방법.
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