WO2006085459A1 - 半導体記憶装置及び半導体記憶装置の読み出し方法 - Google Patents

半導体記憶装置及び半導体記憶装置の読み出し方法 Download PDF

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Takeshi Honda
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    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell

Definitions

  • the present invention relates to a semiconductor memory device and a method for reading a semiconductor memory device.
  • a semiconductor memory device and a method for reading a semiconductor memory device.
  • the present invention relates to a semiconductor memory device that stores data according to a resistance value of a memory element and a reading method of the semiconductor memory device.
  • a resistance change memory that stores information as a resistance value of a storage element has attracted attention.
  • a magnetic random access memory MRAM
  • a phase change memory Ovonyx Unified Memory: OUM
  • a random resistance that performs writing by voltage
  • An access memory RRAM
  • FIG. 1 shows the configuration of the MRAM including the readout circuit according to the prior art.
  • the MRAM includes a memory array 108, a row decoder 107, a column decoder 106, and read circuits 105a and 105b.
  • the memory array 108 includes a plurality of read word lines 121, a plurality of bit lines 122, a plurality of reference bit lines 122r, a plurality of memory cells 131, and a plurality of reference cells 132a and 132b.
  • the plurality of read word lines 121 extend in the X direction.
  • the plurality of bit lines 122 extend in the Y direction.
  • the plurality of reference bit lines 122r extend in the Y direction.
  • a plurality of memory cells 131 are provided at intersections of the plurality of read word lines 121 and the plurality of bit lines 122, respectively.
  • a plurality of reference cells 132b and 132a force S are provided at each of intersections of the plurality of read word lines 121 and the plurality of reference bit lines 122r.
  • the row decoder 107 selects the selected read word line 121 from the plurality of read word lines 121 during the read operation.
  • the column decoder 106 selects the selected bit line 122 and the reference bit line 122r from the plurality of bit lines 122 and 122r during the read operation. As a result, the memory cell 131 corresponding to the intersection of the selected read word line 121 and the selected bit line 122 is selected as the selected cell 131 during the read operation. Further, the reference cells 132b and 132a corresponding to the intersection of the selected read word line 121 and the reference bit line 122r are selected as the selected reference cells 132b and 132a.
  • the selection bit line 122 and the reference bit line 122r are connected to each other through the column decoder 106 by read circuits 105b and 105a. Accordingly, the data of the selected senor 131 and the reference senors 132b and 132a are read out to the reading circuits 105b and 105a.
  • the sense amplifier 104b (104a) outputs the sense voltage Vs Reference voltage Vref Make a comparison.
  • the reference voltage Vref can be set to an intermediate voltage between the sense voltage Vs (0) corresponding to the data “0” and the sense voltage Vs (1) corresponding to the data “1”.
  • the reference cells 132b and 132a are required for each of the read circuits 105b and 105a. Therefore, when a large number of read circuits 105b and 105a are arranged, the occupation ratio of the memory cells 131 that can be freely read and written by the user decreases. In order to avoid this problem, a circuit technology that can use the reference cells 132b and 132a in a plurality of readout circuits is essential. In this case, each reference voltage Vref is interfered and shaken by the amplification action of the sense amplifiers 104b and 104a in each readout circuit 105b and 105a.
  • the amount of signal from “0” to “1” is small, so the blurring caused by the interference cannot be ignored.
  • the interference greatly impairs the read reliability of the MRAM.
  • the power that can be avoided to some extent by using the input sense amplifier will limit the circuit system of the sense amplifier, and if a large number of sense amplifiers operate simultaneously, the reliability of readout will be affected by noise such as power supply voltage.
  • noise such as power supply voltage.
  • the memory cell 131 and the reference cells 132b and 132a are electrically connected via the sense amplifiers 104b and 104a. Therefore, an inappropriate voltage may be applied to the memory cell 131 and the reference cells 132b and 132a due to the amplification action of the sense amplifiers 104b and 104a.
  • a technique for preventing an improper voltage from being applied to the memory cell 131 and the reference cells 132b and 132a during the sensing operation is desired.
  • the reference current-voltage conversion circuit 1 is activated by the read enable signal RE during the read operation.
  • the reference current-voltage conversion circuit 1 is a circuit that converts a current value corresponding to the resistance value of the selected reference cell 32s into a voltage value, and outputs the voltage value as a reference voltage Vr.
  • the reference voltage Vr output from the reference current-voltage conversion circuit 1 is input to the switch circuits 3 (described later) of all the reading circuits 5 at a time.
  • the switch circuit 3 includes switch units 11 and 13 and data holding units 12 and 14.
  • the input side of switch section 1 1 is current / voltage conversion circuit 2, and the output side is data holding section 12 (or sense Connected to amplifier 4).
  • the switch unit 11 turns on or off the connection between the current-voltage conversion circuit 2 and the data holding unit 12 (or the sense amplifier 4) based on the sense enable signal SE1.
  • the data holding unit 12 temporarily holds the sense voltage Va (or a value corresponding thereto) output from the current-voltage conversion circuit 2 when the switch unit 11 is ON. Further, the data holding unit 12 outputs the sense voltage Vs corresponding to the held sense voltage Va to the sense amplifier 4 when the switch unit 11 is OFF.
  • Examples of the switch units 11 and 13 include MOS transistors and CMOS switches (transfer gates). Further, the configuration of the data holding units 12 and 14 is not particularly limited as long as the sense voltage Va, the reference voltage Vr, or a voltage value corresponding to the sense voltage Va or the reference voltage Vr can be temporarily held. Capacitors are exemplified as the data holding units 12 and 14.
  • FIG. 2 shows an example in which four selected memory cells 31s and a pair of selected reference cells 32s are selected during a read operation.
  • data is output from the four sense amplifiers 4 simultaneously as the data output data Q [1] to Q [4] of the four selected memory cells 31s.
  • FIG. 4 is a timing chart showing the operation of the readout circuit 5 according to the present embodiment. is there.
  • (a) is an address signal
  • (b) is an ATD (address transition detection) signal
  • (c) is a read enable signal RE
  • (d) is a sense enable signal SE1
  • (e) is a sense signal.
  • SE2 shows sense voltage Va, reference voltage Vr, sense voltage Vs, reference voltage Vref
  • (g) shows output data Q.
  • the controller sets the read enable signal RE to a high level.
  • the current-voltage conversion circuit 2 and the reference current-voltage conversion circuit 1 are activated.
  • the plurality of selected cells 31 s are connected to the plurality of current / voltage conversion circuits 2, respectively, and the reference cell 32 is connected to the reference current / voltage conversion circuit 1.
  • the current-voltage conversion circuit 2 outputs a sense voltage Va proportional to the sense current flowing through the corresponding one of the plurality of selected cells 31s.
  • the reference current / voltage conversion circuit 1 generates a reference voltage Vr that is proportional to 1Z2 of the sum of the reference currents flowing in both the reference cell 32a programmed with data "0" and the reference cell 32b programmed with data "1". Output.
  • the controller sets the sense enable signal SE1 to low level.
  • the sense enable signal SE1 Low
  • the switch sections 11 and 13 are turned off.
  • the voltage at the input terminal of the sense amplifier 4 is equal to the voltage Vs equal to the sense voltage Va and the reference voltage Vr, and is held at the voltage Vref.
  • the controller sets the sense enable signal SE2 to a high level.
  • the sense amplifier 4 is activated and compares the voltage Vs (sense voltage) with the voltage Vref (reference voltage).
  • the difference between the voltages Vs and Vref input to the sense amplifier 4 is about several tens of millivolts.
  • the difference is amplified to the logical amplitude LA. The amplified difference becomes a sense result.
  • the controller sets the sense enable signal SE2 to the mouth level. In response to the sense enable signal SE2 (Low), the data holding units 12 and 14 of the switch circuit 3 are reset. The controller also sets the read enable signal RE to the low level. In response to the read enable signal RE (Low), the current-voltage conversion circuit 2 and the reference current-voltage conversion circuit 1 are deactivated.
  • the switch circuit 3 Since the switch circuit 3 is provided, the generation (generation) of the sense current and the reference current and the comparison between the sense voltage Vs and the reference voltage Vref in the sense amplifier 4 can be performed electrically separately. It becomes possible. As a result, it is possible to prevent the reference cell 32 and the selected cell 31s from being electrically connected via the sense amplifier 4 during the sensing operation. This prevents unnecessary voltage from being applied to each memory cell, and allows each memory cell to be connected to MTJ35 and 37. It becomes possible to prevent the influence.
  • FIG. 5 is a block diagram showing a configuration of a semiconductor memory device (MRAM) according to the second embodiment of the present invention.
  • MRAM semiconductor memory device
  • a circuit (hereinafter referred to as a dummy circuit) composed of the switch unit 15 and the capacitance adjustment unit 16 is provided in the subsequent stage of the current-voltage conversion circuit 2.
  • the dummy circuit is used to make the loads of the reference current / voltage conversion circuit 1 and the current / voltage conversion circuit 2 substantially equal.
  • the output is connected to N data holding units (capacitors) 14.
  • the capacitance value of the capacitor 12 and the capacitance value of the capacitor 14 are the same, the capacitance value of the capacitance adjustment unit 16 is set to approximately (N ⁇ 1) times the capacitance value of the capacitor 12. In that case, the settling time of the sense voltage Va and the reference voltage Vr becomes almost equal.
  • FIG. 6A and FIG. 6B are graphs showing temporal changes in voltage in the data storage section of the switch circuit.
  • 6A is a graph relating to the capacitor (see FIG. 2) of the data storage unit in the first embodiment
  • FIG. 6B is a graph relating to the capacitor (see FIG. 5) of the data storage unit in the second embodiment. It is.
  • the vertical axis represents the voltage of the capacitor of the data storage unit
  • the horizontal axis represents time.
  • the switch circuit 3 does not have a dummy circuit.
  • the settling time of the reference voltage Vr (the time required for correct sensing) becomes relatively long. Therefore, after the reference voltage Vr is sufficiently set, it is necessary to turn off the switches 11 and 13 and operate the sense amplifier 4. In Figure 6A, wait until time t2. I need one.
  • the switch circuit 3a has a dummy circuit. Therefore, as shown in FIG. 6B, the magnitude relationship between the sense voltage Va and the reference voltage Vr is maintained even if the reference voltage Vr is not sufficiently set.
  • the sensing operation can be started from time t3 earlier than time t2.
  • the read method of the semiconductor memory device according to the present embodiment is the same as the method according to the first embodiment, and detailed description thereof is omitted (see FIG. 4). However, it is possible to turn off the switch units 11 and 13 and operate the sense amplifier 4 earlier than in the first embodiment.
  • the same effects as those of the first embodiment can be obtained.
  • the switch units 11 and 13 can be turned off to speed up the operation of the sense amplifier 4. Therefore, it is possible to shorten the time spent on the sensing operation.
  • FIG. 7 is a block diagram showing a configuration of a semiconductor memory device (MRAM) according to the third embodiment of the present invention.
  • MRAM semiconductor memory device
  • the voltage difference between the sense voltage Va and the reference voltage Vr is at most 10 mV
  • the output voltage of the differential output amplifier circuit 18 The voltage difference between Va 'and the output voltage Vr' is equal to any constant multiple of the voltage difference between the sense voltage Va and the reference voltage Vr. Therefore, the voltage difference of several tens of mV can be expanded to several lOOmV, It is possible to secure a large circuit margin for the sense amplifier 4. Also, by providing the amplifier circuit 18, the current-voltage conversion circuit 2 and the reference current-voltage conversion circuit are provided. The gain of road 1 can be lowered. As a result, the input range of the readout circuit 5b, that is, the range of resistance values of the MTJ 35 and 37 that can be sensed can be expanded.
  • the read method of the semiconductor memory device is the same as the method according to the first embodiment, and detailed description thereof is omitted (see FIG. 4).
  • the voltage difference between the sense voltage Va and the reference voltage Vr is amplified by the amplifier circuit 18, and the output voltage Va ′ and the output voltage Vr ′ of the amplifier circuit 18 are input to the switch circuit 3 (sense amplifier 4).
  • the same effects as those of the first embodiment can be obtained.
  • the present invention is not limited to the above-described embodiment. Design changes may be made without departing from the scope of the present invention.
  • the present invention is not limited to MRAM, and can be applied to any memory using resistance change such as OUM and RRAM.

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Abstract

　本発明に係る半導体記憶装置は、メモリアレイと、選択セルのデータを読み出す読み出し回路とを備える。メモリアレイは、抵抗値の変化でデータを記憶する複数のメモリセル及び参照セルを有する。読み出し回路は、選択セルからのセンス電流に対応する値と参照セルからの参照電流に対応する値とを比較する電圧比較部と、第１スイッチ回路と、第２スイッチ回路とを備える。第１及び第２スイッチ回路は共に、デコーダの後段で、電圧比較部の前段に設けられる。第２スイッチ回路は、上記センス電流に対応する値の電圧比較部への入力を制御する。一方、第１スイッチ回路は、上記参照電流に対応する値の電圧比較部４への入力を制御する。

Description

明 細 書
半導体記憶装置及び半導体記憶装置の読み出し方法
技術分野
[0001] 本発明は、半導体記憶装置及び半導体記憶装置の読み出し方法に関する。特に
、本発明は、記憶素子の抵抗値によりデータを記憶する半導体記憶装置及び半導 体記憶装置の読み出し方法に関する。
背景技術
[0002] 近年、不揮発性メモリの研究開発が盛んに行われて 、る。特に、情報を記憶素子 の抵抗値として記憶する抵抗変化メモリが注目を集めている。抵抗変化メモリとして は、例えば、磁界で書き込みを行う磁気ランダムアクセスメモリ（Magnetic Random Access Memory: MRAM)、熱で書き込みを行う相変化メモリ（Ovonyx Unifi ed Memory : OUM)、電圧で書き込みを行う抵抗ランダムアクセスメモリ（Resistan ce RAM :RRAM)が挙げられる。
[0003] 不揮発性の抵抗変ィ匕メモリの多くは、既存のストレージ或いは揮発性 RAMの代替 メモリとして期待されている。例えば、高速動作可能で書き換え回数が大きい MRA Mは、 DRAMや SRAM等の揮発性 RAMの代替メモリとして期待されている。しかし 、抵抗をセンスする特有の読み出し原理のため、既存デバイスとの入出力互換性を 満足させるには回路的に解決すべき問題点力 ^、くつか存在する。
[0004] 例えば、当業者に知られているように、多くの既存 RAMにはページモード、或いは バーストモードと呼ばれる高速の読み出し動作が用意されて 、る。これら読み出し動 作においては、複数のアドレスのメモリセルのデータが一度に読み出され、逐次その 結果が高速に出力される。このモードを実現するためには、読み出し回路 (センスァ ンプ）を大量に配置する必要がある。例えば、入出力ピンが 16ビットで 16ワードのバ 一スト'リード動作を実現するには、最低 256個の読み出し回路が必要である。しかし 、 MRAMにおいては" 0"ど' 1"の信号量が小さく読み出し回路の面積が大きくなるた め、読み出し回路を大量に配置することは容易ではない。
[0005] MRAMの読み出し回路に関する技術力、例えば、先行技術文献 (J. DeBrosse, et al., "A High-Speed 128- kb MRAM Core for Future Universal Memory Applications " , IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.4, NO.4, APRIL 2004, p67 8-683)に開示されている。図 1は、その従来技術に係る読み出し回路を含む MRA Mの構成を示している。 MRAMは、メモリアレイ 108、ロウデコーダ 107、カラムデコ ーダ 106、及び読み出し回路 105a、 105bを備えている。メモリアレイ 108は、複数の リードワード線 121、複数のビット線 122、複数の参照ビット線 122r、複数のメモリセ ル 131、及び複数の参照セル 132a、 132bを備える。
[0006] 複数のリードワード線 121は、 X方向へ延伸している。複数のビット線 122は、 Y方 向へ延伸している。複数の参照ビット線 122rは、 Y方向へ延伸している。複数のリー ドワード線 121と複数のビット線 122との交差点のそれぞれに、複数のメモリセル 131 が設けられている。複数のリードワード線 121と複数の参照ビット線 122rとの交差点 のそれぞれに、複数の参照セル 132b、 132a力 S設けられている。ロウデコーダ 107は 、読み出し動作時に複数のリードワード線 121のうちから選択リードワード線 121を選 択する。カラムデコーダ 106は、読み出し動作時に複数のビット線 122, 122rから選 択ビット線 122及び参照ビット線 122rを選択する。これにより、読み出し動作時に、 選択リードワード線 121と選択ビット線 122との交点に対応するメモリセル 131が選択 セル 131として選択される。また、選択リードワード線 121と参照ビット線 122rとの交 点に対応する参照セル 132b、 132aが選択参照セル 132b、 132aとして選択される 。選択ビット線 122と参照ビット線 122rは、カラムデコーダ 106を介して読み出し回路 105b, 105a【こ接続される。それ【こより、選択セノレ 131及び参照セノレ 132b、 132aの データが読み出し回路 105b、 105aに読み出される。
[0007] この MRAMでは、デーダ '0"に対応する抵抗値 Rminを有する参照セル 132bとデ ータ" 1"に対応する抵抗値 Rmaxを有する参照セル 132aのそれぞれに対して、 2つ の読み出し回路 105b、 105aが設けられている。読み出し回路 105b、 105aは、それ ぞれ電流 電圧変換回路 102b、 102aと、センスアンプ 104b、 104aとから構成され ている。電流-電圧変換回路 102b (102a)は、メモリセル 131に流れる電流に比例 するセンス電圧 Vsと、参照セル 132b (132a)に流れる電流に比例する参照電圧 Vre fとを出力する。センスアンプ 104b (104a)は、上記センス電圧 Vsと参照電圧 Vrefと の比較を行う。両者の読み出し回路 105b、 105aにおいて、参照セル側の電流—電 圧変換回路 102b、 102aの入力と出力は互いに短絡されている。これにより、参照電 圧 Vrefを、データ" 0"に応じたセンス電圧 Vs (0)とデータ" 1"に応じたセンス電圧 Vs (1)の中間電圧に設定することが可能となる。
[0008] 上記構成によれば、読み出し回路 105b、 105aごとに参照セル 132b、 132aが必 要になる。そのため、読み出し回路 105b、 105aが大量に配置されると、ユーザが自 由に読み書きできるメモリセル 131の占有率が下がってしまう。この問題を避けるには 、参照セル 132b、 132aを複数の読み出し回路で利用できる回路技術が必須である 。この場合、各々の読み出し回路 105b、 105a内にあるセンスアンプ 104b、 104aの 増幅作用によって、各々の参照電圧 Vrefが干渉され、ぶれてしまう。 MRAMにおい ては" 0"ど' 1"の信号量が小さいため、上記干渉によるぶれは無視できない。上記干 渉は、 MRAMにおける読み出しの信頼性を大きく損ねてしまう。この問題は、高イン ピーダンス入力のセンスアンプを使用することである程度回避できる力 センスアンプ の回路方式が制限されてしまう。また、大量のセンスアンプが同時に動作すると、電 源電圧等のノイズに影響されて読み出しの信頼性が劣化してしまう。以上に説明され たように、 MRAMにおいて、読み出し回路を大量に配置することは容易ではない。 読み出しの信頼性を損ねることなぐ大量の読み出し回路を同時に動作させることが できる技術が望まれる。
[0009] また、センス動作の際、メモリセル 131と参照セル 132b、 132aとは、センスアンプ 1 04b、 104aを介して電気的に接続されてしまう。そのため、センスアンプ 104b、 104 aの増幅作用などにより、メモリセル 131と参照セル 132b、 132aに不適切な電圧が 印加されることも考えられる。センス動作の際、メモリセル 131と参照セル 132b、 132 aに不適切な電圧が印加されることを防止する技術が望まれる。
[0010] 以上の説明において、 MRAMが例として示されている力 同様の読み出し原理に 基づく他の抵抗変化メモリにも同様の技術が望まれている。尚、不揮発性メモリに関 する従来技術として以下のものが知られて 、る。
[0011] 特開 2004— 39150号公報には、スニークパス電流の影響を排除して、 MRAMの メモリセルに記憶されているデータ判別の信頼性を向上させるための技術が開示さ れている。その MRAMの読み出し回路は、オフセット除去回路とデータ判別回路と を含んでいる。オフセット除去回路は、選択ワード線と選択ビット線との間に電圧が印 カロされることによって選択ビット線に流れる検知電流と、選択ワード線とダミービット線 との間に電圧が印加されることによってダミービット線に流れるオフセット成分電流と の差に対応する電流差信号を生成する。データ判別回路は、その電流差信号に基 づいて、選択ワード線と選択ビット線との間に介設された選択セルに記憶されている 記憶データを判別する。
[0012] 特開平 7— 192476号公報には、不揮発性強誘電体メモリが開示されている。その 不揮発性強誘電体メモリにおいて、参照電位生成部は、論理 1, 0の信号電位を基 に参照電位を生成し、電位記憶部は、その参照電位を記憶する。読み出し動作にお いて、電位供給部は、記憶された電位を基に、参照電位を一方のデータ線に発生さ せる。他方のデータ線に読み出された信号電位と参照電位との比較により、情報が 検出される。
[0013] 特開 2003— 151262号公報には、 MRAMの読み出し方法が開示されている。そ の方法は、メモリセルに第 1読み出し電流を流すステップと、そのメモリセルに対して 所定の値を有する書き込みデータを書き込むステップと、その書き込みデータが書き 込まれたメモリセルに第 2読み出し電流を流すステップと、第 1及び第 2読み出し電流 の差を検出することによってメモリセルのデータを判断するステップとを有する。
[0014] 特開平 11— 26727号公報には、不揮発性半導体メモリが開示されている。その不 揮発性半導体メモリは、浮遊ゲートを有する MOSトランジスタ力もなるメモリセルと、 センスアンプと、メモリセルと同一構造のリファレンスセルと、リファレンスセルに印加さ れるリファレンスセル制御電圧を発生する制御電圧発生回路と、リファレンスセルの 出力から基準電圧を発生するリファレンス電圧発生回路とを備えて ヽる。リファレンス セルの浮遊ゲート及び制御ゲートは短絡されている。
[0015] 特表 2002— 533863号公報〖こは、 MRAMが開示されている。その MRAMは、 第 1導電線と直列に接続された磁気メモリセルと、第 2導電線と直列に接続されたリフ アレンス磁気メモリセルと、リファレンス磁気メモリセルと直列に接続された抵抗素子と を備えている。磁気メモリセルは、最小値と最大値との間で切り替わる磁気抵抗を有 する。リファレンスメモリセルは、所定の磁気抵抗を有する。リファレンス磁気メモリセ ルと抵抗素子による全抵抗は、上記最小値と最大値との間に設定されている。
発明の開示
[0016] 本発明の目的は、半導体記憶装置において、読み出しの信頼性を損ねることなぐ 大量の読み出し回路を同時に動作させることができる技術を提供することにある。
[0017] 本発明の他の目的は、半導体記憶装置において、参照セルを増加させることなく 読み出し回路を大量に配置できる技術を提供することにある。
[0018] 本発明の第 1の観点において、半導体記憶装置は、抵抗値の変化を用いてデータ を記憶する記憶素子を有する複数のメモリセル及び参照セルを有するメモリアレイと 、複数のメモリセル力 選択される選択セルのデータを読み出す読み出し回路とを備 える。読み出し回路は、電圧比較部と、第 1スィッチ回路と、第 2スィッチ回路とを備え る。電圧比較部は、選択セルに流れるセンス電流と参照セルに流れる参照電流とを 比較する、又はそのセンス電流に対応する値とその参照電流に対応する値とを比較 する。第 1スィッチ回路及び第 2スィッチ回路は、選択セルの選択に関わるデコーダ の後段で、電圧比較部の前段に設けられる。第 1スィッチ回路は、オン又はオフによ りその参照電流又はその参照電流に対応する値の電圧比較部への入力を制御する 。第 2スィッチ回路は、オン又はオフによりそのセンス電流又はそのセンス電流に対 応する値の電圧比較部への入力を制御する。
[0019] このような構成によれば、第 1スィッチ回路及び第 2スィッチ回路により、センス電流 及び参照電流の生成 (発生）と、電圧比較部におけるセンス電流と参照電流との比較 を、電気的に分離して行うことが可能である。センス電流に対応する値とその参照電 流に対応する値が用いられる場合も同様である。従って、センス動作中などで、電圧 比較部を介して参照セルと選択セルとが電気的に接続することが防止される。各メモ リセルに不必要な電圧が印加されることが防止される。
[0020] 上記の半導体記憶装置は、第 1電流 電圧変換回路を更に備える。第 1電流ー電 圧変換回路は、デコーダの後段に設けられ、参照セルに流れる参照電流に基づい て上記参照電圧を出力する。読み出し回路は、第 2電流—電圧変換回路を更に備え る。第 2電流 電圧変換回路は、そのデコーダの後段に設けられ、選択セルに流れ るセンス電流に基づいてセンス電圧を出力する。第 1スィッチ回路は、第 1電流ー電 圧変換回路と電圧比較部との間に設けられている。第 2スィッチ回路は、第 2電流— 電圧変換回路と電圧比較部との間に設けられている。電圧比較部は、そのセンス電 圧とその参照電圧とを比較する。このような構成によれば、電圧比較部への入力をセ ンス電圧及び参照電圧にすることにより、比較結果を示す信号の取り扱いを容易に することができる。
[0021] 上記の半導体記憶装置において、上記読み出し回路の数は複数である。複数のメ モリセル力 選択される複数の選択セルの各々は、複数の読み出し回路いずれかに 対応する。各読み出し回路ごとに、第 1スィッチ回路及び第 2スィッチ回路が設けられ ている。この場合、 1つの参照電圧は複数の読み出し回路で共有される力 センス電 圧及び参照電圧の生成 (発生）と、電圧比較部におけるセンス電圧と参照電圧との比 較とを、電気的に分離して行うことができる。その結果、電圧比較部の増幅作用により 参照電圧が干渉され乱されることが防止される。従って、読み出しの信頼性を損ねる ことが防止される。また、参照セルの数を増加させることなく読み出し回路を大量に配 置することが可能となる。
[0022] 上記の半導体記憶装置において、参照セルは、抵抗値が第 1状態（"0")である第 1参照セルと、抵抗値が第 2状態 ("1")である第 2参照セルとを含む。第 1電流ー電 圧変換回路は、第 1参照セルと第 2参照セルとが同時に選択されたとき、第 1参照セ ルに流れる参照電流と第 2参照セルに流れる参照電流の和の 1Z2に対応する電圧 を、上記参照電圧として出力する。二種類の参照セルを用いることによって、参照電 圧の信頼性を向上させることができる。
[0023] 上記の半導体記憶装置において、複数の読み出し回路の各々は、電圧比較部の 前段に設けられた増幅回路を更に備えてもよい。その増幅回路は、センス電圧と参 照電圧との差が拡大するように、センス電圧と参照電圧を増幅する。センス電圧と参 照電圧との差が増幅されるので、電圧比較部における比較の信頼性が向上する。
[0024] 上記の半導体記憶装置において、第 1電流 電圧変換回路と参照セルが接続さ れ、複数の読み出し回路の各々と複数の選択セルのうちの対応するものとが接続さ れたとき、各読み出し回路において、第 1スィッチ回路と第 2スィッチ回路はオンされ る。その後、第 1スィッチ回路と第 2スィッチ回路とはオフされる。その後、電圧比較部 が上記センス電圧と上記参照電圧との比較を行う。第 1スィッチ回路及び第 2スィッチ 回路のオン Zオフ動作により、センス電圧及び参照電圧の生成 (発生）と、電圧比較 部におけるセンス電圧と参照電圧との比較とを、電気的に分離することができる。
[0025] 上記の半導体記憶装置において、第 1スィッチ回路は、第 1スィッチ素子と第 1キヤ パシタとを含む。第 1スィッチ素子は、入力側と出力側との間に設けられている。第 1 キャパシタは、一方の端子が接地され、他方の端子がその出力側に接続されている 。また、第 2スィッチ回路は、第 2スィッチ素子と第 2キャパシタとを含む。第 2スィッチ 素子は、入力側と出力側との間に設けられている。第 2キャパシタは、一方の端子が 接地され、他方の端子がその出力側に接続されている。第 1スィッチ回路及び第 2ス イッチ回路におけるオン動作により、生成 (発生）されたセンス電圧及び参照電圧力 第 1キャパシタ及び第 2キャパシタのそれぞれに一時的に格納 (記憶）される。また、 第 1スィッチ回路及び第 2スィッチ回路のオフ動作により、各電流 電圧変換回路が 電気的に切り離された後に、電圧比較部は、記憶されたセンス電圧と参照電圧とを 比較する。これにより、参照電圧が干渉され乱されることを防止でき、読み出しの信頼 性を維持することができる。
[0026] 上記の半導体記憶装置において、センス動作時、第 1電流 電圧変換回路は、参 照電圧を複数の読み出し回路へ一度に出力する。これにより、一つの参照セルを複 数の読み出し回路が共用することができる。
[0027] 上記の半導体記憶装置において、第 2スィッチ回路は、一方の端子が接地された 第 3キャパシタと、その入力側と第 3キャパシタの他方の端子との間に設けられた第 3 スィッチ素子とを更に含む。一つの参照セルを複数の読み出し回路で共用する際に 、第 2スィッチ回路の時定数を第 3キャパシタで調整することによって、セットリング時 間を短縮することができる。
[0028] 上記の半導体記憶装置において、センス動作時に、第 2スィッチ素子が接続状態 である時に、第 3スィッチ素子も接続状態である。第 3キャパシタと第 2キャパシタを同 時に用いることにより、セットリング時間を短縮することができる。
[0029] 上記の半導体記憶装置において、センス動作時に第 1電流 電圧変換回路から 参照電圧が入力される複数の読み出し回路の数は N (Nは 2以上の整数)であるとす る。また、第 1キャパシタ及び第 2キャパシタの容量値力 であるとする。この場合、第 3キャパシタの容量値は C (N— 1)に設定される。このように第 3キャパシタの容量を 設定することは、セットリング時間の短縮に有効である。
[0030] 上記の半導体記憶装置において、記憶素子は、自発磁化の向きにより抵抗値が変 化する磁気抵抗素子である。また、記憶素子は、加熱により結晶状態が変化して抵 抗値が変化する相変化素子であってもよ 、。
[0031] 本発明の第 2の観点において、半導体記憶装置の読み出し方法が提供される。そ の半導体記憶装置は、抵抗値の変化を用いてデータを記憶する記憶素子を有する 複数のメモリセル及び少なくとも一つの参照セルを有するメモリアレイと、複数のメモリ セルから選択された複数の選択セルのそれぞれのデータを読み出す複数の読み出 し回路と、少なくとも一つの参照セルに流れる参照電流に対応する参照電圧を出力 する第 1電流 電圧変換回路とを備える。複数の読み出し回路の各々は、第 2電流 電圧変換回路と、電圧比較部と、第 1スィッチ回路と、第 2スィッチ回路とを備える。 第 2電流 電圧変換回路は、複数の選択セルの対応するものに流れるセンス電流に 対応するセンス電圧を出力する。電圧比較部は、そのセンス電圧と参照電圧とを比 較する。第 1スィッチ回路は、第 1電流—電圧変換回路と電圧比較部との間に設けら れ、オン又はオフによりそれらの間の接続を制御する。第 2スィッチ回路は、第 2電流 電圧変換回路と電圧比較部との間に設けられ、オン又はオフによりそれらの間の 接続を制御する。
[0032] 半導体記憶装置の読み出し方法は、（a)第 2電流 電圧変換回路が、そのセンス 電流をセンス電圧に変換し、そのセンス電圧を出力するステップと、（b)第 1電流ー電 圧変換回路が、その参照電流を参照電圧に変換し、その参照電圧を複数の読み出 し回路に出力するステップと、（c)第 1スィッチ回路と第 2スィッチ回路をオンするステ ップと、（d)第 1スィッチ回路と第 2スィッチ回路をオフするステップと、（e)電圧比較部 力、そのセンス電圧とその参照電圧とを比較するステップとを有する。
[0033] 各読み出し回路ごとに、第 1スィッチ回路及び第 2スィッチ回路が設けられている。
1つの参照電圧が複数の読み出し回路で共有されている力 センス電圧及び参照電 圧を出力するステップ (a、 b、 c)と、電圧比較部においてセンス電圧と参照電圧とを 比較するステップ (e)とを、電気的に分離して行うことができる。その結果、電圧比較 部の増幅作用により参照電圧が干渉され乱されることが防止される。よって、読み出 しの信頼性を損ねることが防止される。読み出しの信頼性を損ねることなぐ大量の読 み出し回路を同時に動作させることが可能となる。
[0034] 参照セルは、抵抗値が第 1状態 ("0")である第 1参照セルと、抵抗値が第 2状態 (" 1")である第 2参照セルとを含む。上記 (b)ステップにおいて、第 1参照セルと第 2参 照セルとが同時に選択されたとき、第 1参照セルに流れる参照電流と第 2参照セルに 流れる参照電流の和の 1Z2に対応する電圧が、参照電圧として出力される。
[0035] 複数の読み出し回路の各々が、電圧比較部の前段に設けられた増幅回路を更に 備えてもよい。この場合、本発明に係る読み出し方法は、（f)増幅回路が、センス電 圧と参照電圧との差が拡大するように、センス電圧と参照電圧を増幅するステップを 更に有する。
[0036] 第 1スィッチ回路は、入力側と出力側との間に設けられた第 1スィッチ素子と、一方 の端子が接地され、他方の端子がその出力側に接続された第 1キャパシタとを含む。 第 2スィッチ回路は、入力側と出力側との間に設けられた第 2スィッチ素子と、一方の 端子が接地され、他方の端子がその出力側に接続された第 2キャパシタとを含む。こ の場合、上記 (c)ステップは、（cl)第 2スィッチ素子をオンするステップと、（c2)セン ス電圧で第 2キャパシタを充電するステップと、（c3)第 1スィッチ素子をオンするステ ップと、（c4)参照電圧で第 1キャパシタを充電するステップとを含む。また、上記 (e) ステップは、（el)電圧比較部が、第 2キャパシタの電圧と第 1キャパシタの電圧とを比 較するステップとを含む。
[0037] 上記 (b)ステップは、（b2)第 1電流-電圧変換回路が、上記参照電圧を複数の読 み出し回路へ一度に出力するステップを含んでもよい。
[0038] 上記第 2スィッチ回路は、一方の端子が接地された第 3キャパシタと、第 2スィッチ 回路の入力側と第 3キャパシタの他方の端子との間に設けられた第 3スィッチ素子と を更に備える。この場合、上記 (cl)ステップは、（cl l)第 2スィッチ素子がオンのとき 、第 3スィッチ素子をオンにするステップを含む。 [0039] 上記の半導体記憶装置の読み出し方法において、記憶素子は、自発磁化の向き により抵抗値が変化する磁気抵抗素子である。また、記憶素子は、加熱により結晶状 態が変化して抵抗値が変化する相変化素子であってもよい。
[0040] 以上に説明されたように、本発明に係る半導体記憶装置及びその読み出し方法に よれば、読み出しの信頼性を損ねることなぐ大量の読み出し回路を同時に動作させ ることができる。また、参照セルを増加させることなぐ読み出し回路を大量に配置す ることがでさる。
図面の簡単な説明
[0041] [図 1]図 1は、従来技術に係る読み出し回路を含む MRAMの構成を示す図である。
[図 2]図 2は、本発明の第 1の実施の形態に係る半導体記憶装置の構成を示すブロッ ク図である。
[図 3]図 3は、参照用電流 電圧変換回路の一例を示す回路図である。
[図 4]図 4は、本発明の第 1の実施の形態に係る半導体記憶装置における読み出し 回路の動作を示すタイミングチャートである。
[図 5]図 5は、本発明の第 2の実施の形態に係る半導体記憶装置の構成を示すブロッ ク図である。
[図 6A]図 6Aは、第 1の実施の形態に係るスィッチ回路のデータ記憶部における電圧 の時間変化を示すグラフである。
[図 6B]図 6Bは、第 2の実施の形態に係るスィッチ回路のデータ記憶部における電圧 の時間変化を示すグラフである。
[図 7]図 7は、本発明の第 3の実施の形態に係る半導体記憶装置の構成を示すブロッ ク図である。
発明を実施するための最良の形態
[0042] 以下、本発明の実施の形態に係る半導体記憶装置及び半導体記憶装置の読み出 し方法を、図面を参照しながら説明する。以下の説明においては、 MRAMが半導体 記憶装置の例として用いられる。
[0043] (第 1の実施の形態）
図 2は、本発明の第 1の実施の形態に係る半導体記憶装置 (MRAM)の構成を示 すブロック図である。 MRAMは、メモリアレイ 8、ロウデコーダ 7、カラムデコーダ 6、参 照用電流 電圧変換回路 1及び読み出し回路 5を備えている。
[0044] メモリアレイ 8は、複数のリードワード線 21、複数のビット線 22、参照ビット線 22r、複 数のメモリセル 31、及び複数の参照セル 32を有して!/、る。
[0045] 複数のリードワード線 21は、 X方向へ延伸している。複数のビット線 22は、 Y方向へ 延伸している。参照ビット線 22rは、 Y方向へ延伸している。複数のリードワード線 21 と複数のビット線 22との交差点のそれぞれに、複数のメモリセル 31が設けられている 。また、複数のリードワード線 21と参照ビット線 22r (22ra、 22rb)との交差点のそれ ぞれに、複数の参照セル 32 (32a、 32b)が設けられている。
[0046] メモリセル 31にお!/、て、 MTJ (Magnetic Tunneling Junction) 35と MOSトランジスタ 36とが直列に接続されている。 MTJ35は、自発磁ィ匕の向きにより抵抗値が変化する 磁気抵抗素子である。 MTJ35の一方の端子はビット線 22に、他方の端子は MOSト ランジスタ 36にそれぞれ接続されている。 MOSトランジスタ 36のゲートはリードヮー ド線 21に接続されている。参照セル 32において、 MTJ37と MOSトランジスタ 38とが 直列に接続されている。 MTJ37の一方の端子は参照ビット線 22rに、他方の端子は MOSトランジスタ 38にそれぞれ接続されている。 MOSトランジスタ 38のゲートはリー ドワード線 21に接続されている。参照セル 32aは、予めデータ" 0"がプログラムされ た MTJ37aを含んでいる。一方、参照セル 32bは、予めデータ" 1"がプログラムされ た MTJ37bを含んでいる。参照セル 32a、 32bは、それぞれ参照ビット線 22ra、 22rb に接続されている。他は、メモリセル 31と同様である。ここでは、参照セル 32a, 32b の二つが同時に用いられる。
[0047] ロウデコーダ 7は、複数のリードワード線 21から、入力されたロウアドレスに対応する リードワード線 21を選択リードワード線 21sとして選択する。その結果、選択リードヮー ド線 21sに沿って設けられたメモリセル 31及び参照セル 32の MOSトランジスタ 36、 3 8が ONになる。また、ロウデコーダ 7は、複数のライトワード線（図示されない）から、 入力されたロウアドレスに対応するライトワード線を選択ライトワード線として選択する
[0048] カラムデコーダ 6は、複数のビット線 22から、入力されたカラムアドレスの上位に対 応する複数のビット線 22を複数の選択ビット線 22sとして選択する。それと共に、カラ ムデコーダ 6は、参照ビット線 22r (22ra、 22rb)を選択する。
[0049] ロウデコーダ 7及びカラムデコーダ 6による選択の結果、選択リードワード線 21sと複 数の選択ビット線 22sとの交差点に設けられたメモリセル力 複数の選択セル 31sとし て選択される。また、選択リードワード線 21sと参照ビット線 22rとの交差点に設けられ た参照セル 32が選択参照セル 32sとして選択される。そして、複数の選択ビット線 22 sは、カラムデコーダ 6を介して、それぞれ異なる読み出し回路 5の電流—電圧変換 回路 2 (後述される）と接続される。その結果、複数の選択セル 31sのデータが電流 電圧変換回路 2に読み出される。また、参照ビット線 22rは、カラムデコーダ 6を介し て、参照用電流 電圧変換回路 1 (後述される）と接続される。その結果、選択参照 セル 32sのデータが参照用電流 電圧変換回路 1に読み出される。
[0050] 参照用電流 電圧変換回路 1は、読み出し動作時に、リードィネーブル信号 REに よって活性化される。この参照用電流-電圧変換回路 1は、選択参照セル 32sの抵 抗値に応じた電流値を電圧値に変換し、その電圧値を参照電圧 Vrとして出力する回 路である。参照用電流—電圧変換回路 1から出力される参照電圧 Vrは、全ての読み 出し回路 5のスィッチ回路 3 (後述される）に一度に入力される。
[0051] 図 3は、参照用電流 電圧変換回路 1の一例を示す回路図である。
参照ビット線 22raは、 Nchトランジスタ M3のソースに接続される。 Nchトランジスタ M3のドレインは、 Pchトランジスタ M5のドレイン及びゲートに接続されている。 Pchト ランジスタ M5のソースは電源に接続されている。参照ビット線 22rbは、 Nchトランジ スタ M4のソースに接続されている。 Nchトランジスタ M4のドレインは、 Pchトランジス タ M6のドレインに接続されて!、る。 Pchトランジスタ M6のソースは電源に接続されて いる。 Pchトランジスタ M6のゲートは、 Pchトランジスタ M5のゲートに接続されている 。 Nchトランジスタ M3、 M4のゲートには、任意のバイアス電圧 Vbが印加される。そ の結果、それらのソース電圧、すなわち参照ビット線 22ra、 22rbの電圧は所定の電 圧 Vc【こクランプされる。これ【こより、参照セノレ 32a、 32bの MT 37a、 37b【こ所定値以 上の電圧が印加されて MTJ37a、 37bが破壊されることが防止される。所定の電圧 V cは、データ" 0 "ど' 1 "に対応するセンス電流の差が最大となるように、例えば、 0. 2 〜0. 4V程度に設定される。 Pchトランジスタ M5、 M6は付加抵抗として作用する。
[0052] この参照用電流—電圧変換回路 1は、参照セル 32aと参照セル 32bのそれぞれか らの参照電流の和の 1Z2に比例する参照電圧 Vrを出力する。つまり、予めデータ" 0"がプログラムされた参照セル 32aと、予めデータ" 1"がプログラムされた参照セル 3 2bのそれぞれに流れる参照電流の和の 1Z2に比例する参照電圧 Vrが出力される。 ここで、メモリセル 31がデータ" 0"を記憶している時のセンス電圧を Va (0)、データ" 1"を記憶している時のセンス電圧を Va (l)とする。この場合、参照用電流—電圧変 換回路 1から出力される参照電圧 Vrは、次の関係式: Va (O)く Vrく Va (l)を満たす
[0053] 再度図 2を参照して、読み出し回路 5は、電流-電圧変換回路 2、スィッチ回路 3、 及びセンスアンプ 4を有して!/、る。
[0054] 電流 電圧変換回路 2は、読み出し動作時に、リードィネーブル信号 REによって 活性化され、選択メモリセル 31sと接続される。この電流—電圧変換回路 2は、選択メ モリセル 3 Isの抵抗値に応じた電流値を電圧値に変換し、その電圧値をセンス電圧 Vaとして出力する回路である。電流—電圧変換回路 2から出力されるセンス電圧 Va は、スィッチ回路 3へ入力される。選択メモリセル 31の MTJ35に所定値以上の電圧 が印加されないように、電流 電圧変換回路 2は、入力側の電圧が一定値 (Vc)にな るように制御を行っている。
[0055] スィッチ回路 3には、電流—電圧変換回路 2から出力されるセンス電圧 Vaと参照用 電流—電圧変換回路 1から出力される参照電圧 Vrが入力される。スィッチ回路 3は、 それら二つの電圧値を一時保持する。そして、スィッチ回路 3は、センスィネーブル 信号 SE1に応答して、電流 電圧変換回路 2とセンスアンプ 4の接続及び参照用電 流—電圧変換回路 1とセンスアンプ 4の接続を遮断し、その後、上述の保持された二 つの値をそれぞれセンスアンプ 4へ出力する。このスィッチ回路 3としては、 CMOSス イッチ（トランスファゲート）とキャパシタとから構成されるスィッチトキャパシタ回路が例 示される。
[0056] スィッチ回路 3は、スィッチ部 11、 13とデータ保持部 12、 14とを含む。スィッチ部 1 1の入力側は電流 電圧変換回路 2に、その出力側はデータ保持部 12 (又はセンス アンプ 4)に接続されている。スィッチ部 11は、センスィネーブル信号 SE1に基づい て、電流 電圧変換回路 2とデータ保持部 12 (又はセンスアンプ 4)との接続を ON 又は OFFする。データ保持部 12は、スィッチ部 11が ONのとき、電流—電圧変換回 路 2から出力されるセンス電圧 Va (又は、それに対応する値)を一時的に保持する。 また、データ保持部 12は、スィッチ部 11が OFFのとき、保持したセンス電圧 Vaに対 応するセンス電圧 Vsをセンスアンプ 4へ出力する。
[0057] 同様に、スィッチ部 13の入力側は参照用電流 電圧変換回路 1に、その出力側は データ保持部 14 (又はセンスアンプ 4)に接続されている。スィッチ部 13は、センスィ ネーブル信号 SE 1に基づ ヽて、参照用電流 電圧変換回路 1とデータ保持部 14 ( 又はセンスアンプ 4)との接続を ON又は OFFする。データ保持部 14は、スィッチ部 1 3が ONのとき、参照用電流 電圧変換回路 1から出力される参照電圧 Vr (又は、そ れに対応する値)を一時的に保持する。また、データ保持部 14は、スィッチ部 13が O FFのとき、保持した参照電圧 Vrに対応する参照電圧 Vrefをセンスアンプ 4へ出力 する。
[0058] スィッチ動作が可能であれば、スィッチ部 11、 13の構成に対して特に制限はない。
スィッチ部 11、 13としては、 MOSトランジスタや、 CMOSスィッチ（トランスファゲート )が例示される。また、センス電圧 Vaや参照電圧 Vr、又は、それに対応する電圧値を 一時的に保持可能であれば、データ保持部 12、 14の構成に対して特に制限はない 。データ保持部 12、 14として、キャパシタが例示される。
[0059] センスアンプ 4は、スィッチ回路 3から二つの電圧値（参照電圧 Vref,センス電圧 Vs )を受け取る。センスアンプ 4は、センスィネーブル信号 SE2に応答して、それら二つ の電圧 Vref,センス電圧 Vsに基づいて読み出し動作 (センス動作）を行う。そして、 センスアンプ 4は、そのセンス動作の結果として得られる出力データ Qを出力する。
[0060] 図 2においては、読み出し動作時に四つの選択メモリセル 31sと一対の選択参照セ ル 32sが選択される例が示されている。この場合、四つの選択メモリセル 31sのデー タカ 出力データ Q[1]〜Q [4]として、四つのセンスアンプ 4から同時に出力される。
[0061] 次に、本実施の形態に係る半導体記憶装置における読み出し方法について説明 する。図 4は、本実施の形態に係る読み出し回路 5の動作を示すタイミングチャートで ある。図 4において、（a)はアドレス信号、（b)は ATD (address transition detection) 信号、（c)はリードィネーブル信号 RE、（d)はセンスィネーブル信号 SE1、（e)はセ ンスィネーブル信号 SE2、 (f)はセンス電圧 Va、参照電圧 Vr、センス電圧 Vs、参照 電圧 Vref、（g)は出力データ Qを示す。
[0062] まず、時刻 tOlにおいて、コントローラ（図示されない）は、アドレス信号をロウデコー ダ 7及びカラムデコーダ 6へ出力する。また、コントローラは、そのアドレス信号に応答 して、 ATD信号をロウデコーダ 7及びカラムデコーダ 6へ出力する。ロウデコーダ 7は 、 ATD信号に応答して、アドレス信号に対応した選択リードワード線 21sを選択する 。また、カラムデコーダ 6は、 ATD信号に応答して、アドレス信号に対応した複数の 選択ビット線 22s及び参照ビット線 22rを選択する。その結果、複数の選択セル 31s 及び参照セル 32が選択される。
[0063] 次に、コントローラは、リードィネーブル信号 REをハイレベルにする。そのリードイネ 一ブル信号 REに応答して、電流 電圧変換回路 2及び参照用電流 電圧変換回 路 1が活性化される。複数の選択セル 31 sは複数の電流 電圧変換回路 2にそれぞ れ接続され、参照セル 32は参照用電流 電圧変換回路 1に接続される。電流ー電 圧変換回路 2は、複数の選択セル 31sのうちの対応するものに流れるセンス電流に 比例するセンス電圧 Vaを出力する。参照用電流 電圧変換回路 1は、データ" 0"が プログラムされた参照セル 32aと、データ" 1"がプログラムされた参照セル 32bの両方 に流れる参照電流の和の 1Z2に比例する参照電圧 Vrを出力する。
[0064] 次に、コントローラは、センスィネーブル信号 SE1をハイレベルにする。そのセンス ィネーブル信号 SE1に応答して、スィッチ回路 3のスィッチ部 11、 13は ONされる。こ の時、センスィネーブル信号 SE2はロウレベルであり、センスアンプ 4は初期化された 状態にある。電流—電圧変換回路 2から出力されるセンス電圧 Vaは、データ保持部 12に保持される（キャパシタに充電される)。同様に、参照用電流 電圧変換回路 1 カゝら出力される参照電圧 Vrは、データ保持部 14に保持される（キャパシタに充電さ れる）。図 4においては、センス電圧 Vaは参照電圧 Vrより大きぐ両者の差は dVで示 されている。
[0065] 次に、時刻 t02において、コントローラは、センスィネーブル信号 SE1をロウレベル にする。そのセンスィネーブル信号 SE1 (Low)に応答して、スィッチ部 11、 13は OF Fされる。この時、センスアンプ 4の入力端子の電圧は、センス電圧 Vaと等しい電圧 V sと参照電圧 Vrに等し 、電圧 Vrefに保持されて 、る。
[0066] 続いて、コントローラは、センスィネーブル信号 SE2をハイレベルにする。そのセン スィネーブル信号 SE2に応答して、センスアンプ 4は活性化され、電圧 Vs (センス電 圧）と電圧 Vref (参照電圧）との比較を行う。センスアンプ 4に入力される電圧 Vsと Vr efの差は数 10mV程度である力 センスアンプ 4において、その差が論理振幅 LAま で増幅される。その増幅された差が、センス結果となる。
[0067] その後、時刻 t03において、コントローラは、センスィネーブル信号 SE2を口ウレべ ルにする。そのセンスィネーブル信号 SE2 (Low)に応答して、スィッチ回路 3のデー タ保持部 12、 14がリセットされる。また、コントローラは、リードィネーブル信号 REを口 ウレベルにする。そのリードィネーブル信号 RE (Low)に応答して、電流—電圧変換 回路 2及び参照用電流 電圧変換回路 1が非活性化される。
[0068] 以上に説明されたように、上記スィッチ回路 3を利用することにより、電流 電圧変 換回路 2及び参照用電流 電圧変換回路 1の出力とセンスアンプ 4の入力とを切り 離すことができる。その結果、センス動作時において、センス電圧 Va及び参照電圧 V rが干渉を受けることが防止される。これにより、 1つの参照電圧 Vrを複数の読み出し 回路 5 (センスアンプ 4)への入力信号として使用することが可能となる。すなわち、読 み出し回路 5 (センスアンプ 4)を大量に配置することができ、ページモード及びバー ストモードへの対応が可能となる。また、データ保持部 12、 14としてキャパシタが用 いられる場合、センスアンプ 4へ入力される電圧 Vs及び Vrefは、キャパシタの充電電 荷で決定される。そのため、電源ノイズ耐性も向上する。更に、スィッチ回路 3の導入 により、センスアンプ 4の回路構成の自由度を上げることもできる。
[0069] また、スィッチ回路 3が設けられるため、センス電流及び参照電流の生成 (発生）と、 センスアンプ 4におけるセンス電圧 Vsと参照電圧 Vrefとの比較を、電気的に分離し て行うことが可能となる。その結果、センス動作中などで、センスアンプ 4を介して参照 セル 32と選択セル 31sとが電気的に接続することが防止される。これにより、各メモリ セルに不必要な電圧が印加されることを防止でき、各メモリセルの MTJ35、 37への 影響を防止することが可能となる。
[0070] (第 2の実施の形態）
図 5は、本発明の第 2の実施の形態に係る半導体記憶装置 (MRAM)の構成を示 すブロック図である。本実施の形態は、次の点において第 1の実施の形態と異なる。 すなわち、図 2に示された読み出し回路 5の代わりに読み出し回路 5aが設けられ、そ の読み出し回路 5aは、スィッチ回路 3の代わりにスィッチ回路 3aを備えている。本実 施の形態に係るスィッチ回路 3aは、上述のスィッチ部 11, 12、データ保持部 13, 14 に加えて、スィッチ部 15と容量調整部 16を更に備えている。スィッチ 15は、スィッチ 部 11に並列に接続されており、容量調整部 16は、スィッチ部 15に続けて直列に接 続されている。
[0071] スィッチ部 15と容量調整部 16から構成される回路 (以下、ダミー回路と参照される） は、電流—電圧変換回路 2の後段に設けられている。そのダミー回路は、参照用電 流 電圧変換回路 1と電流 電圧変換回路 2の負荷をほぼ等しくするために用いら れる。例えば、参照用電流 電圧変換回路 1の出力が N個のスィッチ回路 3aへ接続 される場合、その出力は N個のデータ保持部（キャパシタ） 14に接続される。キャパシ タ 12の容量値とキャパシタ 14の容量値が同じである場合、容量調整部 16の容量値 は、キャパシタ 12の容量値のおよそ (N—1)倍に設定される。その場合、センス電圧 Vaと参照電圧 Vrのセットリング時間がほぼ等しくなる。
[0072] 図 6A及び図 6Bは、スィッチ回路のデータ記憶部における電圧の時間変化を示す グラフである。図 6Aは、第 1の実施の形態におけるデータ記憶部のキャパシタ（図 2 参照）に関するグラフであり、図 6Bは、第 2の実施の形態におけるデータ記憶部のキ ャパシタ（図 5参照）に関するグラフである。縦軸はデータ記憶部のキャパシタの電圧 、横軸は時間を示している。
[0073] 時刻 tlにお 、て、センス電圧 Va及び参照電圧 Vrがスィッチ回路に入力される。第 1の実施の形態によれば、スィッチ回路 3はダミー回路を有していない。その場合、図 6Aに示されるように、参照電圧 Vrのセットリング時間（正しくセンスできるまでにかか る時間）が比較的長くなる。よって、参照電圧 Vrが十分セットされてから、スィッチ部 1 1、 13を OFFし、センスアンプ 4を動作させる必要がある。図 6Aでは、時刻 t2まで待 つ必要がある。一方、本実施の形態によれば、スィッチ回路 3aはダミー回路を有して いる。従って、図 6Bに示されるように、参照電圧 Vrが十分セットされていなくても、セ ンス電圧 Vaと参照電圧 Vrの大小関係が保たれる。そのため、センス電圧 Vaや参照 電圧 Vrのセットリング時間よりも早ぐスィッチ部 11、 13を OFFしセンスアンプ 4を動 作させても、正しくセンス動作を行うことが可能である。図 6Bでは、時刻 t2よりも早い 時刻 t3からセンス動作を開始することができる。
[0074] 本実施の形態に係る半導体記憶装置の読み出し方法は、第 1の実施の形態に係 る方法と同様であり、その詳しい説明は省略される（図 4参照)。但し、スィッチ部 11、 13を OFFしてセンスアンプ 4を動作させるタイミングを、第 1の実施の形態よりも早く することが可能となる。
[0075] 本実施の形態によれば、第 1の実施の形態と同様の効果を得ることができる。加え て、スィッチ部 11、 13を OFF状態にして、センスアンプ 4を動作させるタイミングを速 くすることができる。従って、センス動作に力かる時間を短縮することが可能となる。
[0076] (第 3の実施の形態）
図 7は、本発明の第 3の実施の形態に係る半導体記憶装置 (MRAM)の構成を示 すブロック図である。本実施の形態は、次の点において第 1の実施の形態と異なる。 すなわち、図 2に示された読み出し回路 5の代わりに読み出し回路 5bが設けられて いる。読み出し回路 5bは、図 2に示された読み出し回路 5の構成に加えて、差動出 力の増幅回路 18を備えている。その増幅回路 18は、電流—電圧変換回路 2とスイツ チ回路 3との間に設けられており、電流—電圧変換回路 2から出力されるセンス電圧 Vaと参照用電流—電圧変換回路 1から出力される参照電圧 Vrとの電圧差を増幅す る。
[0077] デーダ '0"とデータ" 1"の信号差が小さい MRAMにおいては、センス電圧 Vaと参 照電圧 Vrとの電圧差はせいぜい数 10mVである。差動出力の増幅回路 18の出力 電圧 Va'及び出力電圧 Vr'の電圧差は、センス電圧 Vaと参照電圧 Vrとの電圧差の 任意の定数倍に等しい。従って、数 10mVの電圧差を数 lOOmVまで拡大することが でき、後段のセンスアンプ 4の回路マージンを大きく確保することが可能となる。また、 増幅回路 18を設けることにより、電流 電圧変換回路 2や参照用電流 電圧変換回 路 1のゲインを下げることができる。それにより、読み出し回路 5bの入力レンジ、すな わち、センス可能な MTJ35、 37の抵抗値の範囲を拡大することが可能である。
[0078] 本実施の形態に係る半導体記憶装置の読み出し方法は、第 1の実施の形態に係 る方法と同様であり、その詳しい説明は省略される（図 4参照)。但し、センス電圧 Va と参照電圧 Vrとの電圧差が増幅回路 18で増幅され、増幅回路 18の出力電圧 Va' 及び出力電圧 Vr'がスィッチ回路 3 (センスアンプ 4)に入力される。
[0079] 本実施の形態によれば、第 1の実施の形態と同様の効果を得ることができる。加え て、後段のセンスアンプ 4の回路マージンを大きく確保することができ、センス可能な MTJ35、 37の抵抗値の範囲を拡大することが可能となる。
[0080] 先述したように、増幅回路 18の差動出力をスィッチ回路 3へ入力することにより、セ ンスアンプ 4の動作時におけるセンス電圧 Va、 Va'、参照電圧 Vr、 Vr'は干渉を受け ることはない。そのため、一つの参照電圧 Vrが複数のセンスアンプ 4 (読み出し回路 5)の入力信号として使用されても、読み出しの信頼性を損ねることはない。
[0081] 第 2の実施の形態と第 3の実施の形態を組み合わせることも可能である。これにより 、第 2の実施の形態による効果と第 3の実施の形態による効果の両方が得られる。
[0082] なお、本発明は、上述の実施の形態に限られない。本発明の要旨を逸脱しない範 囲内で、設計の変更等がなされても良い。例えば、本発明は MRAMに限定されず、 OUMや RRAM等のような抵抗変化を利用したメモリのいずれにも適用可能である。
[0083] また、上述の実施の形態では参照電圧 Vr力 つの読み出し回路で共有される場合 が説明されたが、一つの参照電圧 Vrを共有する読み出し回路の個数に制限はない 。また、電流—電圧変換回路として、従来知られた種々の回路を用いることができる。 また、 MRAMのセルは、図示された 1TR1MTJセルに制限されず、例えば選択トラ ンジスタを含まな!/、クロスポイントセルであっても良 、。

Claims

請求の範囲
[1] 抵抗値の変化を用いてデータを記憶する記憶素子を有する複数のメモリセル及び 参照セルを備えるメモリアレイと、
前記複数のメモリセル力 選択された選択セルのデータを読み出す読み出し回路 と
を具備し、
前記読み出し回路は、
前記選択セルに流れるセンス電流と前記参照セルに流れる参照電流とを比較する 、又は前記センス電流に対応する値と前記参照電流に対応する値とを比較する電圧 比較部と、
前記選択セルの選択に関わるデコーダの後段で、前記電圧比較部の前段に設け られた第 1スィッチ回路及び第 2スィッチ回路と
を備え、
前記第 1スィッチ回路は、オン又はオフにより前記参照電流又は前記参照電流に 対応する値の前記電圧比較部への入力を制御し、
前記第 2スィッチ回路は、オン又はオフにより前記センス電流又は前記センス電流 に対応する値の前記電圧比較部への入力を制御する
半導体記憶装置。
[2] 請求の範囲 1に記載の半導体記憶装置にお!、て、
前記デコーダの後段に設けられ、前記参照セルに流れる前記参照電流に基づい て参照電圧を出力する第 1電流 電圧変換回路を更に具備し、
前記読み出し回路は、
前記デコーダの後段に設けられ、前記選択セルに流れる前記センス電流に基づい てセンス電圧を出力する第 2電流 電圧変換回路を更に備え、
前記第 1スィッチ回路は、前記第 1電流 電圧変換回路と前記電圧比較部との間 に設けられ、
前記第 2スィッチ回路は、前記第 2電流 電圧変換回路と前記電圧比較部との間 に設けられ、 前記電圧比較部は、前記センス電圧と前記参照電圧とを比較する 半導体記憶装置。
[3] 請求の範囲 2に記載の半導体記憶装置において、
前記読み出し回路の数は複数であり、
前記複数のメモリセルから選択される前記選択セルの数は複数であり、 前記複数の選択セルの各々は、前記複数の読み出し回路のいずれかに対応する 半導体記憶装置。
[4] 請求の範囲 3に記載の半導体記憶装置において、
前記参照セルは、
抵抗値が第 1状態である第 1参照セルと、
抵抗値が第 2状態である第 2参照セルと
を含み、
前記第 1電流 電圧変換回路は、前記第 1参照セルと前記第 2参照セルとが同時 に選択されたとき、前記第 1参照セルに流れる参照電流と前記第 2参照セルに流れ る参照電流の和の 1Z2に対応する電圧を、前記参照電圧として出力する
半導体記憶装置。
[5] 請求の範囲 3に記載の半導体記憶装置において、
前記複数の読み出し回路の各々は、前記電圧比較部の前段に設けられた増幅回 路を更に備え、
前記増幅回路は、前記センス電圧と前記参照電圧との差が拡大するように、前記セ ンス電圧と前記参照電圧を増幅する
半導体記憶装置。
[6] 請求の範囲 3に記載の半導体記憶装置において、
前記第 1電流 電圧変換回路と前記参照セルとが接続され、前記複数の読み出し 回路の各々と前記複数の選択セルのうち対応するものとが接続されたとき、
前記各々の読み出し回路において、前記第 2スィッチ回路と前記第 1スィッチ回路 とはオンされ、その後、前記第 2スィッチ回路と前記第 1スィッチ回路とはオフされ、そ の後に、前記電圧比較部が前記センス電圧と前記参照電圧との比較を行う 半導体記憶装置。
[7] 請求の範囲 3に記載の半導体記憶装置において、
前記第 1スィッチ回路は、
入力側と出力側との間に設けられた第 1スィッチ素子と、
一方の端子が接地され、他方の端子が前記第 1スィッチ素子の前記出力側に接続 された第 1キャパシタと
を含み、
前記第 2スィッチ回路は、
入力側と出力側との間に設けられた第 2スィッチ素子と、
一方の端子が接地され、他方の端子が前記第 2スィッチ素子の前記出力側に接続 された第 2キャパシタと
を含む
半導体記憶装置。
[8] 請求の範囲 3乃至 7のいずれかに一項に記載の半導体記憶装置において、
センス動作時に、前記第 1電流 電圧変換回路は、前記参照電圧を前記複数の読 み出し回路へ一度に出力する
半導体記憶装置。
[9] 請求の範囲 7に記載の半導体記憶装置において、
前記第 2スィッチ回路は、
一方の端子が接地された第 3キャパシタと、
前記第 2スィッチ回路の前記入力側と前記第 3キャパシタの他方の端子との間に設 けられた第 3スィッチ素子と
を更に含む
半導体記憶装置。
[10] 請求の範囲 9に記載の半導体記憶装置において、
センス動作時に、前記第 2スィッチ素子が接続状態である時に、前記第 3スィッチ素 子も接続状態である
半導体記憶装置。
[11] 請求の範囲 9に記載の半導体記憶装置において、
センス動作時に前記第 1電流 電圧変換回路から前記参照電圧が入力される前 記複数の読み出し回路の数は N (Nは 2以上の整数)であり、
前記第 1キャパシタ及び前記第 2キャパシタの容量値は Cであり、
前記第 3キャパシタの容量値が C (N- 1)である
半導体記憶装置。
[12] 請求の範囲 1乃至 11のいずれか一項に記載の半導体記憶装置において、
前記記憶素子は、自発磁ィ匕の向きにより抵抗値が変化する磁気抵抗素子である 半導体記憶装置。
[13] 請求の範囲 1乃至 11のいずれか一項に記載の半導体記憶装置において、
前記記憶素子は、加熱により結晶状態が変化して抵抗値が変化する相変化素子 である
半導体記憶装置。
[14] 半導体記憶装置の読み出し方法であって、
前記半導体記憶装置は、
抵抗値の変化を用いてデータを記憶する記憶素子を有する複数のメモリセル及び 少なくとも一つの参照セルを備えるメモリアレイと、
前記複数のメモリセルから選択される複数の選択セルのそれぞれのデータを読み 出す複数の読み出し回路と、
前記少なくとも一つの参照セルに流れる参照電流に対応する参照電圧を出力する 第 1電流 電圧変換回路と
を具備し、
前記複数の読み出し回路の各々は、
前記複数の選択セルの対応するものに流れるセンス電流に対応するセンス電圧を 出力する第 2電流 電圧変換回路と、
前記センス電圧と前記参照電圧とを比較する電圧比較部と、
前記第 1電流 電圧変換回路と前記電圧比較部との間に設けられ、オン又はオフ によりそれらの間の接続を制御する第 1スィッチ回路と、 前記第 2電流 電圧変換回路と前記電圧比較部との間に設けられ、オン又はオフ によりそれらの間の接続を制御する第 2スィッチ回路と
を備え、
前記読み出し方法は、
(a)前記第 2電流 電圧変換回路が、前記センス電流を前記センス電圧に変換し、 前記センス電圧を出力するステップと、
(b)第 1電流 電圧変換回路が、前記参照電流を前記参照電圧に変換し、前記参 照電圧を前記複数の読み出し回路に出力するステップと、
(c)前記第 2スィッチ回路と前記第 1スィッチ回路をオンするステップと、
(d)前記第 2スィッチ回路と前記第 1スィッチ回路をオフするステップと、
(e)前記電圧比較部が、前記センス電圧と前記参照電圧とを比較するステップと を有する
半導体記憶装置の読み出し方法。
[15] 請求の範囲 14に記載の半導体記憶装置の読み出し方法において、
前記参照セルは、
抵抗値が第 1状態である第 1参照セルと、
抵抗値が第 2状態である第 2参照セルと
を備え、
前記 (b)ステップにおいて、
前記第 1参照セルと前記第 2参照セルとが同時に選択されたとき、前記第 1参照セ ルに流れる参照電流と前記第 2参照セルに流れる参照電流の和の 1Z2に対応する 電圧が、前記参照電圧として出力される
半導体記憶装置の読み出し方法。
[16] 請求の範囲 14に記載の半導体記憶装置の読み出し方法において、
前記複数の読み出し回路の各々は、前記電圧比較部の前段に設けられた増幅回 路を更に備え、
前記読み出し方法は、
(f)前記増幅回路が、前記センス電圧と前記参照電圧との差が拡大するように、前 記センス電圧と前記参照電圧を増幅するステップを更に有する
半導体記憶装置の読み出し方法。
[17] 請求の範囲 14に記載の半導体記憶装置の読み出し方法において、
前記第 1スィッチ回路は、
入力側と出力側との間に設けられた第 1スィッチ素子と、
一方の端子が接地され、他方の端子が前記第 1スィッチ回路の前記出力側に接続 された第 1キャパシタと
を含み、
前記第 2スィッチ回路は、
入力側と出力側との間に設けられた第 2スィッチ素子と、
一方の端子が接地され、他方の端子が前記第 2スィッチ回路の前記出力側に接続 された第 2キャパシタと
を含み、
前記 (c)ステップは、
(cl)前記第 2スィッチ素子をオンするステップと、
(c2)前記センス電圧で前記第 2キャパシタを充電するステップと、
(c3)前記第 1スィッチ素子をオンするステップと、
(c4)前記参照電圧で前記第 1キャパシタを充電するステップと
を含み、
前記 (e)ステップは、
(el)前記電圧比較部が、前記第 2キャパシタの電圧と前記第 1キャパシタの電圧と を比較するステップを含む
半導体記憶装置の読み出し方法。
[18] 請求の範囲 14乃至 17のいずれかに一項に記載の半導体記憶装置の読み出し方 法において、
前記 (b)ステップは、
(b2)前記第 1電流 電圧変換回路が、前記参照電圧を前記複数の読み出し回路 へ一度に出力するステップを含む 半導体記憶装置の読み出し方法。
[19] 請求の範囲 17に記載の半導体記憶装置の読み出し方法において、
前記第 2スィッチ回路は、
一方の端子が接地された第 3キャパシタと、
前記第 2スィッチ回路の前記入力側と前記第 3キャパシタの他方の端子との間に設 けられた第 3スィッチ素子と
を更に含み、
前記 (cl)ステップは、
(cl l)前記第 2スィッチ素子がオンのとき、前記第 3スィッチ素子をオンするステツ プを含む
半導体記憶装置の読み出し方法。
[20] 請求の範囲 14乃至 19のいずれか一項に記載の半導体記憶装置の読み出し方法 において、
前記記憶素子は、自発磁ィ匕の向きにより抵抗値が変化する磁気抵抗素子である 半導体記憶装置の読み出し方法。
[21] 請求の範囲 14乃至 19のいずれか一項に記載の半導体記憶装置の読み出し方法 において、
前記記憶素子は、加熱により結晶状態が変化して抵抗値が変化する相変化素子 である
半導体記憶装置の読み出し方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008257788A (ja) * 2007-04-04 2008-10-23 Elpida Memory Inc 半導体記憶装置及びその制御方法
WO2008132971A1 (ja) * 2007-04-25 2008-11-06 Nec Corporation 半導体メモリ
JP2009277273A (ja) * 2008-05-13 2009-11-26 Sharp Corp 半導体記憶装置および電子機器
JP5093234B2 (ja) * 2007-05-29 2012-12-12 日本電気株式会社 磁気ランダムアクセスメモリ
JP2013222473A (ja) * 2012-04-13 2013-10-28 Lapis Semiconductor Co Ltd 半導体記憶装置
JP2016115389A (ja) * 2014-12-16 2016-06-23 ハネウェル・インターナショナル・インコーポレーテッド 磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）のビットのための遅延ベースの読み出しシステム
JP2016139453A (ja) * 2015-01-22 2016-08-04 ナンテロ，インク． １−ｒ抵抗変化素子アレイの読取りおよびプログラミング方法
JP2017004587A (ja) * 2015-06-10 2017-01-05 パナソニックＩｐマネジメント株式会社 半導体装置、半導体装置の読み出し方法、及び半導体装置を搭載したｉｃカード
JP2022544948A (ja) * 2019-08-14 2022-10-24 スーパーメム，アイエヌシー． コンピューティングメモリシステム
JP7563278B2 (ja) 2020-09-17 2024-10-08 富士通セミコンダクターメモリソリューション株式会社 抵抗変化メモリおよび抵抗変化メモリの制御方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100858614B1 (ko) * 2007-03-08 2008-09-17 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 구동방법
US7787282B2 (en) * 2008-03-21 2010-08-31 Micron Technology, Inc. Sensing resistance variable memory
US8159858B2 (en) * 2008-12-19 2012-04-17 Unity Semiconductor Corporation Signal margin improvement for read operations in a cross-point memory array
US8665638B2 (en) * 2011-07-11 2014-03-04 Qualcomm Incorporated MRAM sensing with magnetically annealed reference cell
US8593173B2 (en) 2011-09-26 2013-11-26 Qualcomm Incorporated Programmable logic sensing in magnetic random access memory
US8675390B2 (en) 2011-10-21 2014-03-18 Qualcomm Incorporated System and method for MRAM having controlled averagable and isolatable voltage reference
US8917536B2 (en) 2012-10-25 2014-12-23 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
WO2015130304A1 (en) * 2014-02-28 2015-09-03 Hewlett-Packard Development Company, L.P. Sensing circuit for resistive memory array
US9384792B2 (en) 2014-04-09 2016-07-05 Globalfoundries Inc. Offset-cancelling self-reference STT-MRAM sense amplifier
KR102189824B1 (ko) * 2014-08-04 2020-12-11 삼성전자주식회사 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템
US9373383B2 (en) * 2014-09-12 2016-06-21 International Business Machines Corporation STT-MRAM sensing technique
US9881661B2 (en) 2016-06-03 2018-01-30 Micron Technology, Inc. Charge mirror-based sensing for ferroelectric memory
TWI712040B (zh) * 2020-05-12 2020-12-01 力旺電子股份有限公司 具多階型記憶胞陣列之非揮發性記憶體及其相關讀取控制方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002008386A (ja) * 2000-06-22 2002-01-11 Toshiba Corp 半導体集積回路装置
JP2002197853A (ja) * 2000-12-26 2002-07-12 Toshiba Corp 磁気ランダムアクセスメモリ
JP2005501370A (ja) * 2001-08-27 2005-01-13 モトローラ・インコーポレイテッド 中間値発生器基準を有するｍｒａｍ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07192476A (ja) 1993-12-27 1995-07-28 Hitachi Ltd 強誘電体メモリ
JP3039458B2 (ja) 1997-07-07 2000-05-08 日本電気株式会社 不揮発性半導体メモリ
US5995421A (en) * 1998-05-29 1999-11-30 Stmicroelectronics, Inc. Circuit and method for reading a memory cell
US6055178A (en) 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array
US6317376B1 (en) * 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
JP2003151262A (ja) 2001-11-15 2003-05-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP3821066B2 (ja) * 2002-07-04 2006-09-13 日本電気株式会社 磁気ランダムアクセスメモリ
US6954392B2 (en) * 2003-03-28 2005-10-11 Micron Technology, Inc. Method for reducing power consumption when sensing a resistive memory
JP2004342276A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置およびそのプログラム方法
US6826094B1 (en) * 2003-06-02 2004-11-30 Hewlett-Packard Development Company, L.P. Magnetic memory cell sensing with first and second currents

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002008386A (ja) * 2000-06-22 2002-01-11 Toshiba Corp 半導体集積回路装置
JP2002197853A (ja) * 2000-12-26 2002-07-12 Toshiba Corp 磁気ランダムアクセスメモリ
JP2005501370A (ja) * 2001-08-27 2005-01-13 モトローラ・インコーポレイテッド 中間値発生器基準を有するｍｒａｍ

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008257788A (ja) * 2007-04-04 2008-10-23 Elpida Memory Inc 半導体記憶装置及びその制御方法
WO2008132971A1 (ja) * 2007-04-25 2008-11-06 Nec Corporation 半導体メモリ
JP5093234B2 (ja) * 2007-05-29 2012-12-12 日本電気株式会社 磁気ランダムアクセスメモリ
JP2009277273A (ja) * 2008-05-13 2009-11-26 Sharp Corp 半導体記憶装置および電子機器
JP2013222473A (ja) * 2012-04-13 2013-10-28 Lapis Semiconductor Co Ltd 半導体記憶装置
JP2016115389A (ja) * 2014-12-16 2016-06-23 ハネウェル・インターナショナル・インコーポレーテッド 磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）のビットのための遅延ベースの読み出しシステム
JP2016139453A (ja) * 2015-01-22 2016-08-04 ナンテロ，インク． １−ｒ抵抗変化素子アレイの読取りおよびプログラミング方法
JP2017004587A (ja) * 2015-06-10 2017-01-05 パナソニックＩｐマネジメント株式会社 半導体装置、半導体装置の読み出し方法、及び半導体装置を搭載したｉｃカード
US9543007B2 (en) 2015-06-10 2017-01-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device including memory cell and sense amplifer, and IC card including semiconductor device
JP2022544948A (ja) * 2019-08-14 2022-10-24 スーパーメム，アイエヌシー． コンピューティングメモリシステム
JP7563278B2 (ja) 2020-09-17 2024-10-08 富士通セミコンダクターメモリソリューション株式会社 抵抗変化メモリおよび抵抗変化メモリの制御方法

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