JP4993118B2 - 半導体記憶装置及び半導体記憶装置の読み出し方法 - Google Patents

半導体記憶装置及び半導体記憶装置の読み出し方法 Download PDF

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Description

本発明は、半導体記憶装置及び半導体記憶装置の読み出し方法に関する。特に、本発明は、記憶素子の抵抗値によりデータを記憶する半導体記憶装置及び半導体記憶装置の読み出し方法に関する。
近年、不揮発性メモリの研究開発が盛んに行われている。特に、情報を記憶素子の抵抗値として記憶する抵抗変化メモリが注目を集めている。抵抗変化メモリとしては、例えば、磁界で書き込みを行う磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、熱で書き込みを行う相変化メモリ（Ｏｖｏｎｙｘ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ：ＯＵＭ）、電圧で書き込みを行う抵抗ランダムアクセスメモリ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ：ＲＲＡＭ）が挙げられる。
不揮発性の抵抗変化メモリの多くは、既存のストレージ或いは揮発性ＲＡＭの代替メモリとして期待されている。例えば、高速動作可能で書き換え回数が大きいＭＲＡＭは、ＤＲＡＭやＳＲＡＭ等の揮発性ＲＡＭの代替メモリとして期待されている。しかし、抵抗をセンスする特有の読み出し原理のため、既存デバイスとの入出力互換性を満足させるには回路的に解決すべき問題点がいくつか存在する。
例えば、当業者に知られているように、多くの既存ＲＡＭにはページモード、或いはバーストモードと呼ばれる高速の読み出し動作が用意されている。これら読み出し動作においては、複数のアドレスのメモリセルのデータが一度に読み出され、逐次その結果が高速に出力される。このモードを実現するためには、読み出し回路（センスアンプ）を大量に配置する必要がある。例えば、入出力ピンが１６ビットで１６ワードのバースト・リード動作を実現するには、最低２５６個の読み出し回路が必要である。しかし、ＭＲＡＭにおいては“０”と“１”の信号量が小さく読み出し回路の面積が大きくなるため、読み出し回路を大量に配置することは容易ではない。
ＭＲＡＭの読み出し回路に関する技術が、例えば、先行技術文献（J. DeBrosse, et al., "A High-Speed 128-kb MRAM Core for Future Universal Memory Applications", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.4, NO.4, APRIL 2004, p678-683）に開示されている。図１は、その従来技術に係る読み出し回路を含むＭＲＡＭの構成を示している。ＭＲＡＭは、メモリアレイ１０８、ロウデコーダ１０７、カラムデコーダ１０６、及び読み出し回路１０５ａ、１０５ｂを備えている。メモリアレイ１０８は、複数のリードワード線１２１、複数のビット線１２２、複数の参照ビット線１２２ｒ、複数のメモリセル１３１、及び複数の参照セル１３２ａ、１３２ｂを備える。
複数のリードワード線１２１は、Ｘ方向へ延伸している。複数のビット線１２２は、Ｙ方向へ延伸している。複数の参照ビット線１２２ｒは、Ｙ方向へ延伸している。複数のリードワード線１２１と複数のビット線１２２との交差点のそれぞれに、複数のメモリセル１３１が設けられている。複数のリードワード線１２１と複数の参照ビット線１２２ｒとの交差点のそれぞれに、複数の参照セル１３２ｂ、１３２ａが設けられている。ロウデコーダ１０７は、読み出し動作時に複数のリードワード線１２１のうちから選択リードワード線１２１を選択する。カラムデコーダ１０６は、読み出し動作時に複数のビット線１２２，１２２ｒから選択ビット線１２２及び参照ビット線１２２ｒを選択する。これにより、読み出し動作時に、選択リードワード線１２１と選択ビット線１２２との交点に対応するメモリセル１３１が選択セル１３１として選択される。また、選択リードワード線１２１と参照ビット線１２２ｒとの交点に対応する参照セル１３２ｂ、１３２ａが選択参照セル１３２ｂ、１３２ａとして選択される。選択ビット線１２２と参照ビット線１２２ｒは、カラムデコーダ１０６を介して読み出し回路１０５ｂ、１０５ａに接続される。それにより、選択セル１３１及び参照セル１３２ｂ、１３２ａのデータが読み出し回路１０５ｂ、１０５ａに読み出される。
このＭＲＡＭでは、データ“０”に対応する抵抗値Ｒｍｉｎを有する参照セル１３２ｂとデータ“１”に対応する抵抗値Ｒｍａｘを有する参照セル１３２ａのそれぞれに対して、２つの読み出し回路１０５ｂ、１０５ａが設けられている。読み出し回路１０５ｂ、１０５ａは、それぞれ電流−電圧変換回路１０２ｂ、１０２ａと、センスアンプ１０４ｂ、１０４ａとから構成されている。電流−電圧変換回路１０２ｂ（１０２ａ）は、メモリセル１３１に流れる電流に比例するセンス電圧Ｖｓと、参照セル１３２ｂ（１３２ａ）に流れる電流に比例する参照電圧Ｖｒｅｆとを出力する。センスアンプ１０４ｂ（１０４ａ）は、上記センス電圧Ｖｓと参照電圧Ｖｒｅｆとの比較を行う。両者の読み出し回路１０５ｂ、１０５ａにおいて、参照セル側の電流−電圧変換回路１０２ｂ、１０２ａの入力と出力は互いに短絡されている。これにより、参照電圧Ｖｒｅｆを、データ“０”に応じたセンス電圧Ｖｓ（０）とデータ“１”に応じたセンス電圧Ｖｓ（１）の中間電圧に設定することが可能となる。
上記構成によれば、読み出し回路１０５ｂ、１０５ａごとに参照セル１３２ｂ、１３２ａが必要になる。そのため、読み出し回路１０５ｂ、１０５ａが大量に配置されると、ユーザが自由に読み書きできるメモリセル１３１の占有率が下がってしまう。この問題を避けるには、参照セル１３２ｂ、１３２ａを複数の読み出し回路で利用できる回路技術が必須である。この場合、各々の読み出し回路１０５ｂ、１０５ａ内にあるセンスアンプ１０４ｂ、１０４ａの増幅作用によって、各々の参照電圧Ｖｒｅｆが干渉され、ぶれてしまう。ＭＲＡＭにおいては“０”と“１”の信号量が小さいため、上記干渉によるぶれは無視できない。上記干渉は、ＭＲＡＭにおける読み出しの信頼性を大きく損ねてしまう。この問題は、高インピーダンス入力のセンスアンプを使用することである程度回避できるが、センスアンプの回路方式が制限されてしまう。また、大量のセンスアンプが同時に動作すると、電源電圧等のノイズに影響されて読み出しの信頼性が劣化してしまう。以上に説明されたように、ＭＲＡＭにおいて、読み出し回路を大量に配置することは容易ではない。読み出しの信頼性を損ねることなく、大量の読み出し回路を同時に動作させることができる技術が望まれる。
また、センス動作の際、メモリセル１３１と参照セル１３２ｂ、１３２ａとは、センスアンプ１０４ｂ、１０４ａを介して電気的に接続されてしまう。そのため、センスアンプ１０４ｂ、１０４ａの増幅作用などにより、メモリセル１３１と参照セル１３２ｂ、１３２ａに不適切な電圧が印加されることも考えられる。センス動作の際、メモリセル１３１と参照セル１３２ｂ、１３２ａに不適切な電圧が印加されることを防止する技術が望まれる。
以上の説明において、ＭＲＡＭが例として示されているが、同様の読み出し原理に基づく他の抵抗変化メモリにも同様の技術が望まれている。尚、不揮発性メモリに関する従来技術として以下のものが知られている。
特開２００４−３９１５０号公報には、スニークパス電流の影響を排除して、ＭＲＡＭのメモリセルに記憶されているデータ判別の信頼性を向上させるための技術が開示されている。そのＭＲＡＭの読み出し回路は、オフセット除去回路とデータ判別回路とを含んでいる。オフセット除去回路は、選択ワード線と選択ビット線との間に電圧が印加されることによって選択ビット線に流れる検知電流と、選択ワード線とダミービット線との間に電圧が印加されることによってダミービット線に流れるオフセット成分電流との差に対応する電流差信号を生成する。データ判別回路は、その電流差信号に基づいて、選択ワード線と選択ビット線との間に介設された選択セルに記憶されている記憶データを判別する。
特開平７−１９２４７６号公報には、不揮発性強誘電体メモリが開示されている。その不揮発性強誘電体メモリにおいて、参照電位生成部は、論理１，０の信号電位を基に参照電位を生成し、電位記憶部は、その参照電位を記憶する。読み出し動作において、電位供給部は、記憶された電位を基に、参照電位を一方のデータ線に発生させる。他方のデータ線に読み出された信号電位と参照電位との比較により、情報が検出される。
特開２００３−１５１２６２号公報には、ＭＲＡＭの読み出し方法が開示されている。その方法は、メモリセルに第１読み出し電流を流すステップと、そのメモリセルに対して所定の値を有する書き込みデータを書き込むステップと、その書き込みデータが書き込まれたメモリセルに第２読み出し電流を流すステップと、第１及び第２読み出し電流の差を検出することによってメモリセルのデータを判断するステップとを有する。
特開平１１−２６７２７号公報には、不揮発性半導体メモリが開示されている。その不揮発性半導体メモリは、浮遊ゲートを有するＭＯＳトランジスタからなるメモリセルと、センスアンプと、メモリセルと同一構造のリファレンスセルと、リファレンスセルに印加されるリファレンスセル制御電圧を発生する制御電圧発生回路と、リファレンスセルの出力から基準電圧を発生するリファレンス電圧発生回路とを備えている。リファレンスセルの浮遊ゲート及び制御ゲートは短絡されている。
特表２００２−５３３８６３号公報には、ＭＲＡＭが開示されている。そのＭＲＡＭは、第１導電線と直列に接続された磁気メモリセルと、第２導電線と直列に接続されたリファレンス磁気メモリセルと、リファレンス磁気メモリセルと直列に接続された抵抗素子とを備えている。磁気メモリセルは、最小値と最大値との間で切り替わる磁気抵抗を有する。リファレンスメモリセルは、所定の磁気抵抗を有する。リファレンス磁気メモリセルと抵抗素子による全抵抗は、上記最小値と最大値との間に設定されている。
本発明の目的は、半導体記憶装置において、読み出しの信頼性を損ねることなく、大量の読み出し回路を同時に動作させることができる技術を提供することにある。
本発明の他の目的は、半導体記憶装置において、参照セルを増加させることなく読み出し回路を大量に配置できる技術を提供することにある。
本発明の第１の観点において、半導体記憶装置は、抵抗値の変化を用いてデータを記憶する記憶素子を有する複数のメモリセル及び参照セルを有するメモリアレイと、複数のメモリセルから選択される選択セルのデータを読み出す読み出し回路とを備える。読み出し回路は、電圧比較部と、第１スイッチ回路と、第２スイッチ回路とを備える。電圧比較部は、選択セルに流れるセンス電流と参照セルに流れる参照電流とを比較する、又はそのセンス電流に対応する値とその参照電流に対応する値とを比較する。第１スイッチ回路及び第２スイッチ回路は、選択セルの選択に関わるデコーダの後段で、電圧比較部の前段に設けられる。第１スイッチ回路は、オン又はオフによりその参照電流又はその参照電流に対応する値の電圧比較部への入力を制御する。第２スイッチ回路は、オン又はオフによりそのセンス電流又はそのセンス電流に対応する値の電圧比較部への入力を制御する。
このような構成によれば、第１スイッチ回路及び第２スイッチ回路により、センス電流及び参照電流の生成（発生）と、電圧比較部におけるセンス電流と参照電流との比較を、電気的に分離して行うことが可能である。センス電流に対応する値とその参照電流に対応する値が用いられる場合も同様である。従って、センス動作中などで、電圧比較部を介して参照セルと選択セルとが電気的に接続することが防止される。各メモリセルに不必要な電圧が印加されることが防止される。
上記の半導体記憶装置は、第１電流−電圧変換回路を更に備える。第１電流−電圧変換回路は、デコーダの後段に設けられ、参照セルに流れる参照電流に基づいて上記参照電圧を出力する。読み出し回路は、第２電流−電圧変換回路を更に備える。第２電流−電圧変換回路は、そのデコーダの後段に設けられ、選択セルに流れるセンス電流に基づいてセンス電圧を出力する。第１スイッチ回路は、第１電流−電圧変換回路と電圧比較部との間に設けられている。第２スイッチ回路は、第２電流−電圧変換回路と電圧比較部との間に設けられている。電圧比較部は、そのセンス電圧とその参照電圧とを比較する。このような構成によれば、電圧比較部への入力をセンス電圧及び参照電圧にすることにより、比較結果を示す信号の取り扱いを容易にすることができる。
上記の半導体記憶装置において、上記読み出し回路の数は複数である。複数のメモリセルから選択される複数の選択セルの各々は、複数の読み出し回路いずれかに対応する。各読み出し回路ごとに、第１スイッチ回路及び第２スイッチ回路が設けられている。この場合、１つの参照電圧は複数の読み出し回路で共有されるが、センス電圧及び参照電圧の生成（発生）と、電圧比較部におけるセンス電圧と参照電圧との比較とを、電気的に分離して行うことができる。その結果、電圧比較部の増幅作用により参照電圧が干渉され乱されることが防止される。従って、読み出しの信頼性を損ねることが防止される。また、参照セルの数を増加させることなく読み出し回路を大量に配置することが可能となる。
上記の半導体記憶装置において、参照セルは、抵抗値が第１状態（“０”）である第１参照セルと、抵抗値が第２状態（“１”）である第２参照セルとを含む。第１電流−電圧変換回路は、第１参照セルと第２参照セルとが同時に選択されたとき、第１参照セルに流れる参照電流と第２参照セルに流れる参照電流の和の１／２に対応する電圧を、上記参照電圧として出力する。二種類の参照セルを用いることによって、参照電圧の信頼性を向上させることができる。
上記の半導体記憶装置において、複数の読み出し回路の各々は、電圧比較部の前段に設けられた増幅回路を更に備えてもよい。その増幅回路は、センス電圧と参照電圧との差が拡大するように、センス電圧と参照電圧を増幅する。センス電圧と参照電圧との差が増幅されるので、電圧比較部における比較の信頼性が向上する。
上記の半導体記憶装置において、第１電流−電圧変換回路と参照セルが接続され、複数の読み出し回路の各々と複数の選択セルのうちの対応するものとが接続されたとき、各読み出し回路において、第１スイッチ回路と第２スイッチ回路はオンされる。その後、第１スイッチ回路と第２スイッチ回路とはオフされる。その後、電圧比較部が上記センス電圧と上記参照電圧との比較を行う。第１スイッチ回路及び第２スイッチ回路のオン／オフ動作により、センス電圧及び参照電圧の生成（発生）と、電圧比較部におけるセンス電圧と参照電圧との比較とを、電気的に分離することができる。
上記の半導体記憶装置において、第１スイッチ回路は、第１スイッチ素子と第１キャパシタとを含む。第１スイッチ素子は、入力側と出力側との間に設けられている。第１キャパシタは、一方の端子が接地され、他方の端子がその出力側に接続されている。また、第２スイッチ回路は、第２スイッチ素子と第２キャパシタとを含む。第２スイッチ素子は、入力側と出力側との間に設けられている。第２キャパシタは、一方の端子が接地され、他方の端子がその出力側に接続されている。第１スイッチ回路及び第２スイッチ回路におけるオン動作により、生成（発生）されたセンス電圧及び参照電圧が、第１キャパシタ及び第２キャパシタのそれぞれに一時的に格納（記憶）される。また、第１スイッチ回路及び第２スイッチ回路のオフ動作により、各電流−電圧変換回路が電気的に切り離された後に、電圧比較部は、記憶されたセンス電圧と参照電圧とを比較する。これにより、参照電圧が干渉され乱されることを防止でき、読み出しの信頼性を維持することができる。
上記の半導体記憶装置において、センス動作時、第１電流−電圧変換回路は、参照電圧を複数の読み出し回路へ一度に出力する。これにより、一つの参照セルを複数の読み出し回路が共用することができる。
上記の半導体記憶装置において、第２スイッチ回路は、一方の端子が接地された第３キャパシタと、その入力側と第３キャパシタの他方の端子との間に設けられた第３スイッチ素子とを更に含む。一つの参照セルを複数の読み出し回路で共用する際に、第２スイッチ回路の時定数を第３キャパシタで調整することによって、セットリング時間を短縮することができる。
上記の半導体記憶装置において、センス動作時に、第２スイッチ素子が接続状態である時に、第３スイッチ素子も接続状態である。第３キャパシタと第２キャパシタを同時に用いることにより、セットリング時間を短縮することができる。
上記の半導体記憶装置において、センス動作時に第１電流−電圧変換回路から参照電圧が入力される複数の読み出し回路の数はＮ（Ｎは２以上の整数）であるとする。また、第１キャパシタ及び第２キャパシタの容量値がＣであるとする。この場合、第３キャパシタの容量値はＣ（Ｎ−１）に設定される。このように第３キャパシタの容量を設定することは、セットリング時間の短縮に有効である。
上記の半導体記憶装置において、記憶素子は、自発磁化の向きにより抵抗値が変化する磁気抵抗素子である。また、記憶素子は、加熱により結晶状態が変化して抵抗値が変化する相変化素子であってもよい。
本発明の第２の観点において、半導体記憶装置の読み出し方法が提供される。その半導体記憶装置は、抵抗値の変化を用いてデータを記憶する記憶素子を有する複数のメモリセル及び少なくとも一つの参照セルを有するメモリアレイと、複数のメモリセルから選択された複数の選択セルのそれぞれのデータを読み出す複数の読み出し回路と、少なくとも一つの参照セルに流れる参照電流に対応する参照電圧を出力する第１電流−電圧変換回路とを備える。複数の読み出し回路の各々は、第２電流−電圧変換回路と、電圧比較部と、第１スイッチ回路と、第２スイッチ回路とを備える。第２電流−電圧変換回路は、複数の選択セルの対応するものに流れるセンス電流に対応するセンス電圧を出力する。電圧比較部は、そのセンス電圧と参照電圧とを比較する。第１スイッチ回路は、第１電流−電圧変換回路と電圧比較部との間に設けられ、オン又はオフによりそれらの間の接続を制御する。第２スイッチ回路は、第２電流−電圧変換回路と電圧比較部との間に設けられ、オン又はオフによりそれらの間の接続を制御する。
半導体記憶装置の読み出し方法は、（ａ）第２電流−電圧変換回路が、そのセンス電流をセンス電圧に変換し、そのセンス電圧を出力するステップと、（ｂ）第１電流−電圧変換回路が、その参照電流を参照電圧に変換し、その参照電圧を複数の読み出し回路に出力するステップと、（ｃ）第１スイッチ回路と第２スイッチ回路をオンするステップと、（ｄ）第１スイッチ回路と第２スイッチ回路をオフするステップと、（ｅ）電圧比較部が、そのセンス電圧とその参照電圧とを比較するステップとを有する。
各読み出し回路ごとに、第１スイッチ回路及び第２スイッチ回路が設けられている。１つの参照電圧が複数の読み出し回路で共有されているが、センス電圧及び参照電圧を出力するステップ（ａ、ｂ、ｃ）と、電圧比較部においてセンス電圧と参照電圧とを比較するステップ（ｅ）とを、電気的に分離して行うことができる。その結果、電圧比較部の増幅作用により参照電圧が干渉され乱されることが防止される。よって、読み出しの信頼性を損ねることが防止される。読み出しの信頼性を損ねることなく、大量の読み出し回路を同時に動作させることが可能となる。
参照セルは、抵抗値が第１状態（“０”）である第１参照セルと、抵抗値が第２状態（“１”）である第２参照セルとを含む。上記（ｂ）ステップにおいて、第１参照セルと第２参照セルとが同時に選択されたとき、第１参照セルに流れる参照電流と第２参照セルに流れる参照電流の和の１／２に対応する電圧が、参照電圧として出力される。
複数の読み出し回路の各々が、電圧比較部の前段に設けられた増幅回路を更に備えてもよい。この場合、本発明に係る読み出し方法は、（ｆ）増幅回路が、センス電圧と参照電圧との差が拡大するように、センス電圧と参照電圧を増幅するステップを更に有する。
第１スイッチ回路は、入力側と出力側との間に設けられた第１スイッチ素子と、一方の端子が接地され、他方の端子がその出力側に接続された第１キャパシタとを含む。第２スイッチ回路は、入力側と出力側との間に設けられた第２スイッチ素子と、一方の端子が接地され、他方の端子がその出力側に接続された第２キャパシタとを含む。この場合、上記（ｃ）ステップは、（ｃ１）第２スイッチ素子をオンするステップと、（ｃ２）センス電圧で第２キャパシタを充電するステップと、（ｃ３）第１スイッチ素子をオンするステップと、（ｃ４）参照電圧で第１キャパシタを充電するステップとを含む。また、上記（ｅ）ステップは、（ｅ１）電圧比較部が、第２キャパシタの電圧と第１キャパシタの電圧とを比較するステップとを含む。
上記（ｂ）ステップは、（ｂ２）第１電流−電圧変換回路が、上記参照電圧を複数の読み出し回路へ一度に出力するステップを含んでもよい。
上記第２スイッチ回路は、一方の端子が接地された第３キャパシタと、第２スイッチ回路の入力側と第３キャパシタの他方の端子との間に設けられた第３スイッチ素子とを更に備える。この場合、上記（ｃ１）ステップは、（ｃ１１）第２スイッチ素子がオンのとき、第３スイッチ素子をオンにするステップを含む。
上記の半導体記憶装置の読み出し方法において、記憶素子は、自発磁化の向きにより抵抗値が変化する磁気抵抗素子である。また、記憶素子は、加熱により結晶状態が変化して抵抗値が変化する相変化素子であってもよい。
以上に説明されたように、本発明に係る半導体記憶装置及びその読み出し方法によれば、読み出しの信頼性を損ねることなく、大量の読み出し回路を同時に動作させることができる。また、参照セルを増加させることなく、読み出し回路を大量に配置することができる。
図１は、従来技術に係る読み出し回路を含むＭＲＡＭの構成を示す図である。 図２は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、参照用電流−電圧変換回路の一例を示す回路図である。 図４は、本発明の第１の実施の形態に係る半導体記憶装置における読み出し回路の動作を示すタイミングチャートである。 図５は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 図６Ａは、第１の実施の形態に係るスイッチ回路のデータ記憶部における電圧の時間変化を示すグラフである。 図６Ｂは、第２の実施の形態に係るスイッチ回路のデータ記憶部における電圧の時間変化を示すグラフである。 図７は、本発明の第３の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
以下、本発明の実施の形態に係る半導体記憶装置及び半導体記憶装置の読み出し方法を、図面を参照しながら説明する。以下の説明においては、ＭＲＡＭが半導体記憶装置の例として用いられる。
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る半導体記憶装置（ＭＲＡＭ）の構成を示すブロック図である。ＭＲＡＭは、メモリアレイ８、ロウデコーダ７、カラムデコーダ６、参照用電流−電圧変換回路１及び読み出し回路５を備えている。
メモリアレイ８は、複数のリードワード線２１、複数のビット線２２、参照ビット線２２ｒ、複数のメモリセル３１、及び複数の参照セル３２を有している。
複数のリードワード線２１は、Ｘ方向へ延伸している。複数のビット線２２は、Ｙ方向へ延伸している。参照ビット線２２ｒは、Ｙ方向へ延伸している。複数のリードワード線２１と複数のビット線２２との交差点のそれぞれに、複数のメモリセル３１が設けられている。また、複数のリードワード線２１と参照ビット線２２ｒ（２２ｒａ、２２ｒｂ）との交差点のそれぞれに、複数の参照セル３２（３２ａ、３２ｂ）が設けられている。
メモリセル３１において、ＭＴＪ（Magnetic Tunneling Junction）３５とＭＯＳトランジスタ３６とが直列に接続されている。ＭＴＪ３５は、自発磁化の向きにより抵抗値が変化する磁気抵抗素子である。ＭＴＪ３５の一方の端子はビット線２２に、他方の端子はＭＯＳトランジスタ３６にそれぞれ接続されている。ＭＯＳトランジスタ３６のゲートはリードワード線２１に接続されている。参照セル３２において、ＭＴＪ３７とＭＯＳトランジスタ３８とが直列に接続されている。ＭＴＪ３７の一方の端子は参照ビット線２２ｒに、他方の端子はＭＯＳトランジスタ３８にそれぞれ接続されている。ＭＯＳトランジスタ３８のゲートはリードワード線２１に接続されている。参照セル３２ａは、予めデータ“０”がプログラムされたＭＴＪ３７ａを含んでいる。一方、参照セル３２ｂは、予めデータ“１”がプログラムされたＭＴＪ３７ｂを含んでいる。参照セル３２ａ、３２ｂは、それぞれ参照ビット線２２ｒａ、２２ｒｂに接続されている。他は、メモリセル３１と同様である。ここでは、参照セル３２ａ，３２ｂの二つが同時に用いられる。
ロウデコーダ７は、複数のリードワード線２１から、入力されたロウアドレスに対応するリードワード線２１を選択リードワード線２１ｓとして選択する。その結果、選択リードワード線２１ｓに沿って設けられたメモリセル３１及び参照セル３２のＭＯＳトランジスタ３６、３８がＯＮになる。また、ロウデコーダ７は、複数のライトワード線（図示されない）から、入力されたロウアドレスに対応するライトワード線を選択ライトワード線として選択する。
カラムデコーダ６は、複数のビット線２２から、入力されたカラムアドレスの上位に対応する複数のビット線２２を複数の選択ビット線２２ｓとして選択する。それと共に、カラムデコーダ６は、参照ビット線２２ｒ（２２ｒａ、２２ｒｂ）を選択する。
ロウデコーダ７及びカラムデコーダ６による選択の結果、選択リードワード線２１ｓと複数の選択ビット線２２ｓとの交差点に設けられたメモリセルが、複数の選択セル３１ｓとして選択される。また、選択リードワード線２１ｓと参照ビット線２２ｒとの交差点に設けられた参照セル３２が選択参照セル３２ｓとして選択される。そして、複数の選択ビット線２２ｓは、カラムデコーダ６を介して、それぞれ異なる読み出し回路５の電流−電圧変換回路２（後述される）と接続される。その結果、複数の選択セル３１ｓのデータが電流−電圧変換回路２に読み出される。また、参照ビット線２２ｒは、カラムデコーダ６を介して、参照用電流−電圧変換回路１（後述される）と接続される。その結果、選択参照セル３２ｓのデータが参照用電流−電圧変換回路１に読み出される。
参照用電流−電圧変換回路１は、読み出し動作時に、リードイネーブル信号ＲＥによって活性化される。この参照用電流−電圧変換回路１は、選択参照セル３２ｓの抵抗値に応じた電流値を電圧値に変換し、その電圧値を参照電圧Ｖｒとして出力する回路である。参照用電流−電圧変換回路１から出力される参照電圧Ｖｒは、全ての読み出し回路５のスイッチ回路３（後述される）に一度に入力される。
図３は、参照用電流−電圧変換回路１の一例を示す回路図である。
参照ビット線２２ｒａは、ＮｃｈトランジスタＭ３のソースに接続される。ＮｃｈトランジスタＭ３のドレインは、ＰｃｈトランジスタＭ５のドレイン及びゲートに接続されている。ＰｃｈトランジスタＭ５のソースは電源に接続されている。参照ビット線２２ｒｂは、ＮｃｈトランジスタＭ４のソースに接続されている。ＮｃｈトランジスタＭ４のドレインは、ＰｃｈトランジスタＭ６のドレインに接続されている。ＰｃｈトランジスタＭ６のソースは電源に接続されている。ＰｃｈトランジスタＭ６のゲートは、ＰｃｈトランジスタＭ５のゲートに接続されている。ＮｃｈトランジスタＭ３、Ｍ４のゲートには、任意のバイアス電圧Ｖｂが印加される。その結果、それらのソース電圧、すなわち参照ビット線２２ｒａ、２２ｒｂの電圧は所定の電圧Ｖｃにクランプされる。これにより、参照セル３２ａ、３２ｂのＭＴＪ３７ａ、３７ｂに所定値以上の電圧が印加されてＭＴＪ３７ａ、３７ｂが破壊されることが防止される。所定の電圧Ｖｃは、データ“０”と“１”に対応するセンス電流の差が最大となるように、例えば、０．２〜０．４Ｖ程度に設定される。ＰｃｈトランジスタＭ５、Ｍ６は付加抵抗として作用する。
この参照用電流−電圧変換回路１は、参照セル３２ａと参照セル３２ｂのそれぞれからの参照電流の和の１／２に比例する参照電圧Ｖｒを出力する。つまり、予めデータ“０”がプログラムされた参照セル３２ａと、予めデータ“１”がプログラムされた参照セル３２ｂのそれぞれに流れる参照電流の和の１／２に比例する参照電圧Ｖｒが出力される。ここで、メモリセル３１がデータ“０”を記憶している時のセンス電圧をＶａ（０）、データ“１”を記憶している時のセンス電圧をＶａ（１）とする。この場合、参照用電流−電圧変換回路１から出力される参照電圧Ｖｒは、次の関係式：Ｖａ（０）＜Ｖｒ＜Ｖａ（１）を満たす。
再度図２を参照して、読み出し回路５は、電流−電圧変換回路２、スイッチ回路３、及びセンスアンプ４を有している。
電流−電圧変換回路２は、読み出し動作時に、リードイネーブル信号ＲＥによって活性化され、選択メモリセル３１ｓと接続される。この電流−電圧変換回路２は、選択メモリセル３１ｓの抵抗値に応じた電流値を電圧値に変換し、その電圧値をセンス電圧Ｖａとして出力する回路である。電流−電圧変換回路２から出力されるセンス電圧Ｖａは、スイッチ回路３へ入力される。選択メモリセル３１のＭＴＪ３５に所定値以上の電圧が印加されないように、電流−電圧変換回路２は、入力側の電圧が一定値（Ｖｃ）になるように制御を行っている。
スイッチ回路３には、電流−電圧変換回路２から出力されるセンス電圧Ｖａと参照用電流−電圧変換回路１から出力される参照電圧Ｖｒが入力される。スイッチ回路３は、それら二つの電圧値を一時保持する。そして、スイッチ回路３は、センスイネーブル信号ＳＥ１に応答して、電流−電圧変換回路２とセンスアンプ４の接続及び参照用電流−電圧変換回路１とセンスアンプ４の接続を遮断し、その後、上述の保持された二つの値をそれぞれセンスアンプ４へ出力する。このスイッチ回路３としては、ＣＭＯＳスィッチ（トランスファゲート）とキャパシタとから構成されるスイッチトキャパシタ回路が例示される。
スイッチ回路３は、スイッチ部１１、１３とデータ保持部１２、１４とを含む。スイッチ部１１の入力側は電流−電圧変換回路２に、その出力側はデータ保持部１２（又はセンスアンプ４）に接続されている。スイッチ部１１は、センスイネーブル信号ＳＥ１に基づいて、電流−電圧変換回路２とデータ保持部１２（又はセンスアンプ４）との接続をＯＮ又はＯＦＦする。データ保持部１２は、スイッチ部１１がＯＮのとき、電流−電圧変換回路２から出力されるセンス電圧Ｖａ（又は、それに対応する値）を一時的に保持する。また、データ保持部１２は、スイッチ部１１がＯＦＦのとき、保持したセンス電圧Ｖａに対応するセンス電圧Ｖｓをセンスアンプ４へ出力する。
同様に、スイッチ部１３の入力側は参照用電流−電圧変換回路１に、その出力側はデータ保持部１４（又はセンスアンプ４）に接続されている。スイッチ部１３は、センスイネーブル信号ＳＥ１に基づいて、参照用電流−電圧変換回路１とデータ保持部１４（又はセンスアンプ４）との接続をＯＮ又はＯＦＦする。データ保持部１４は、スイッチ部１３がＯＮのとき、参照用電流−電圧変換回路１から出力される参照電圧Ｖｒ（又は、それに対応する値）を一時的に保持する。また、データ保持部１４は、スイッチ部１３がＯＦＦのとき、保持した参照電圧Ｖｒに対応する参照電圧Ｖｒｅｆをセンスアンプ４へ出力する。
スイッチ動作が可能であれば、スイッチ部１１、１３の構成に対して特に制限はない。スイッチ部１１、１３としては、ＭＯＳトランジスタや、ＣＭＯＳスイッチ（トランスファゲート）が例示される。また、センス電圧Ｖａや参照電圧Ｖｒ、又は、それに対応する電圧値を一時的に保持可能であれば、データ保持部１２、１４の構成に対して特に制限はない。データ保持部１２、１４として、キャパシタが例示される。
センスアンプ４は、スイッチ回路３から二つの電圧値（参照電圧Ｖｒｅｆ，センス電圧Ｖｓ）を受け取る。センスアンプ４は、センスイネーブル信号ＳＥ２に応答して、それら二つの電圧Ｖｒｅｆ，センス電圧Ｖｓに基づいて読み出し動作（センス動作）を行う。そして、センスアンプ４は、そのセンス動作の結果として得られる出力データＱを出力する。
図２においては、読み出し動作時に四つの選択メモリセル３１ｓと一対の選択参照セル３２ｓが選択される例が示されている。この場合、四つの選択メモリセル３１ｓのデータが、出力データＱ［１］〜Ｑ［４］として、四つのセンスアンプ４から同時に出力される。
次に、本実施の形態に係る半導体記憶装置における読み出し方法について説明する。図４は、本実施の形態に係る読み出し回路５の動作を示すタイミングチャートである。図４において、（ａ）はアドレス信号、（ｂ）はＡＴＤ（address transition detection）信号、（ｃ）はリードイネーブル信号ＲＥ、（ｄ）はセンスイネーブル信号ＳＥ１、（ｅ）はセンスイネーブル信号ＳＥ２、（ｆ）はセンス電圧Ｖａ、参照電圧Ｖｒ、センス電圧Ｖｓ、参照電圧Ｖｒｅｆ、（ｇ）は出力データＱを示す。
まず、時刻ｔ０１において、コントローラ（図示されない）は、アドレス信号をロウデコーダ７及びカラムデコーダ６へ出力する。また、コントローラは、そのアドレス信号に応答して、ＡＴＤ信号をロウデコーダ７及びカラムデコーダ６へ出力する。ロウデコーダ７は、ＡＴＤ信号に応答して、アドレス信号に対応した選択リードワード線２１ｓを選択する。また、カラムデコーダ６は、ＡＴＤ信号に応答して、アドレス信号に対応した複数の選択ビット線２２ｓ及び参照ビット線２２ｒを選択する。その結果、複数の選択セル３１ｓ及び参照セル３２が選択される。
次に、コントローラは、リードイネーブル信号ＲＥをハイレベルにする。そのリードイネーブル信号ＲＥに応答して、電流−電圧変換回路２及び参照用電流−電圧変換回路１が活性化される。複数の選択セル３１ｓは複数の電流−電圧変換回路２にそれぞれ接続され、参照セル３２は参照用電流−電圧変換回路１に接続される。電流−電圧変換回路２は、複数の選択セル３１ｓのうちの対応するものに流れるセンス電流に比例するセンス電圧Ｖａを出力する。参照用電流−電圧変換回路１は、データ“０”がプログラムされた参照セル３２ａと、データ“１”がプログラムされた参照セル３２ｂの両方に流れる参照電流の和の１／２に比例する参照電圧Ｖｒを出力する。
次に、コントローラは、センスイネーブル信号ＳＥ１をハイレベルにする。そのセンスイネーブル信号ＳＥ１に応答して、スイッチ回路３のスイッチ部１１、１３はＯＮされる。この時、センスイネーブル信号ＳＥ２はロウレベルであり、センスアンプ４は初期化された状態にある。電流−電圧変換回路２から出力されるセンス電圧Ｖａは、データ保持部１２に保持される（キャパシタに充電される）。同様に、参照用電流−電圧変換回路１から出力される参照電圧Ｖｒは、データ保持部１４に保持される（キャパシタに充電される）。図４においては、センス電圧Ｖａは参照電圧Ｖｒより大きく、両者の差はｄＶで示されている。
次に、時刻ｔ０２において、コントローラは、センスイネーブル信号ＳＥ１をロウレベルにする。そのセンスイネーブル信号ＳＥ１（Ｌｏｗ）に応答して、スイッチ部１１、１３はＯＦＦされる。この時、センスアンプ４の入力端子の電圧は、センス電圧Ｖａと等しい電圧Ｖｓと参照電圧Ｖｒに等しい電圧Ｖｒｅｆに保持されている。
続いて、コントローラは、センスイネーブル信号ＳＥ２をハイレベルにする。そのセンスイネーブル信号ＳＥ２に応答して、センスアンプ４は活性化され、電圧Ｖｓ（センス電圧）と電圧Ｖｒｅｆ（参照電圧）との比較を行う。センスアンプ４に入力される電圧ＶｓとＶｒｅｆの差は数１０ｍＶ程度であるが、センスアンプ４において、その差が論理振幅ＬＡまで増幅される。その増幅された差が、センス結果となる。
その後、時刻ｔ０３において、コントローラは、センスイネーブル信号ＳＥ２をロウレベルにする。そのセンスイネーブル信号ＳＥ２（Ｌｏｗ）に応答して、スイッチ回路３のデータ保持部１２、１４がリセットされる。また、コントローラは、リードイネーブル信号ＲＥをロウレベルにする。そのリードイネーブル信号ＲＥ（Ｌｏｗ）に応答して、電流−電圧変換回路２及び参照用電流−電圧変換回路１が非活性化される。
以上に説明されたように、上記スイッチ回路３を利用することにより、電流−電圧変換回路２及び参照用電流−電圧変換回路１の出力とセンスアンプ４の入力とを切り離すことができる。その結果、センス動作時において、センス電圧Ｖａ及び参照電圧Ｖｒが干渉を受けることが防止される。これにより、１つの参照電圧Ｖｒを複数の読み出し回路５（センスアンプ４）への入力信号として使用することが可能となる。すなわち、読み出し回路５（センスアンプ４）を大量に配置することができ、ページモード及びバーストモードへの対応が可能となる。また、データ保持部１２、１４としてキャパシタが用いられる場合、センスアンプ４へ入力される電圧Ｖｓ及びＶｒｅｆは、キャパシタの充電電荷で決定される。そのため、電源ノイズ耐性も向上する。更に、スイッチ回路３の導入により、センスアンプ４の回路構成の自由度を上げることもできる。
また、スイッチ回路３が設けられるため、センス電流及び参照電流の生成（発生）と、センスアンプ４におけるセンス電圧Ｖｓと参照電圧Ｖｒｅｆとの比較を、電気的に分離して行うことが可能となる。その結果、センス動作中などで、センスアンプ４を介して参照セル３２と選択セル３１ｓとが電気的に接続することが防止される。これにより、各メモリセルに不必要な電圧が印加されることを防止でき、各メモリセルのＭＴＪ３５、３７への影響を防止することが可能となる。
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る半導体記憶装置（ＭＲＡＭ）の構成を示すブロック図である。本実施の形態は、次の点において第１の実施の形態と異なる。すなわち、図２に示された読み出し回路５の代わりに読み出し回路５ａが設けられ、その読み出し回路５ａは、スイッチ回路３の代わりにスイッチ回路３ａを備えている。本実施の形態に係るスイッチ回路３ａは、上述のスイッチ部１１，１２、データ保持部１３，１４に加えて、スイッチ部１５と容量調整部１６を更に備えている。スイッチ１５は、スイッチ部１１に並列に接続されており、容量調整部１６は、スイッチ部１５に続けて直列に接続されている。
スイッチ部１５と容量調整部１６から構成される回路（以下、ダミー回路と参照される）は、電流−電圧変換回路２の後段に設けられている。そのダミー回路は、参照用電流−電圧変換回路１と電流−電圧変換回路２の負荷をほぼ等しくするために用いられる。例えば、参照用電流−電圧変換回路１の出力がＮ個のスイッチ回路３ａへ接続される場合、その出力はＮ個のデータ保持部（キャパシタ）１４に接続される。キャパシタ１２の容量値とキャパシタ１４の容量値が同じである場合、容量調整部１６の容量値は、キャパシタ１２の容量値のおよそ（Ｎ−１）倍に設定される。その場合、センス電圧Ｖａと参照電圧Ｖｒのセットリング時間がほぼ等しくなる。
図６Ａ及び図６Ｂは、スイッチ回路のデータ記憶部における電圧の時間変化を示すグラフである。図６Ａは、第１の実施の形態におけるデータ記憶部のキャパシタ（図２参照）に関するグラフであり、図６Ｂは、第２の実施の形態におけるデータ記憶部のキャパシタ（図５参照）に関するグラフである。縦軸はデータ記憶部のキャパシタの電圧、横軸は時間を示している。
時刻ｔ１において、センス電圧Ｖａ及び参照電圧Ｖｒがスイッチ回路に入力される。第１の実施の形態によれば、スイッチ回路３はダミー回路を有していない。その場合、図６Ａに示されるように、参照電圧Ｖｒのセットリング時間（正しくセンスできるまでにかかる時間）が比較的長くなる。よって、参照電圧Ｖｒが十分セットされてから、スイッチ部１１、１３をＯＦＦし、センスアンプ４を動作させる必要がある。図６Ａでは、時刻ｔ２まで待つ必要がある。一方、本実施の形態によれば、スイッチ回路３ａはダミー回路を有している。従って、図６Ｂに示されるように、参照電圧Ｖｒが十分セットされていなくても、センス電圧Ｖａと参照電圧Ｖｒの大小関係が保たれる。そのため、センス電圧Ｖａや参照電圧Ｖｒのセットリング時間よりも早く、スイッチ部１１、１３をＯＦＦしセンスアンプ４を動作させても、正しくセンス動作を行うことが可能である。図６Ｂでは、時刻ｔ２よりも早い時刻ｔ３からセンス動作を開始することができる。
本実施の形態に係る半導体記憶装置の読み出し方法は、第１の実施の形態に係る方法と同様であり、その詳しい説明は省略される（図４参照）。但し、スイッチ部１１、１３をＯＦＦしてセンスアンプ４を動作させるタイミングを、第１の実施の形態よりも早くすることが可能となる。
本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。加えて、スイッチ部１１、１３をＯＦＦ状態にして、センスアンプ４を動作させるタイミングを速くすることができる。従って、センス動作にかかる時間を短縮することが可能となる。
（第３の実施の形態）
図７は、本発明の第３の実施の形態に係る半導体記憶装置（ＭＲＡＭ）の構成を示すブロック図である。本実施の形態は、次の点において第１の実施の形態と異なる。すなわち、図２に示された読み出し回路５の代わりに読み出し回路５ｂが設けられている。読み出し回路５ｂは、図２に示された読み出し回路５の構成に加えて、差動出力の増幅回路１８を備えている。その増幅回路１８は、電流−電圧変換回路２とスイッチ回路３との間に設けられており、電流−電圧変換回路２から出力されるセンス電圧Ｖａと参照用電流−電圧変換回路１から出力される参照電圧Ｖｒとの電圧差を増幅する。
データ“０”とデータ“１”の信号差が小さいＭＲＡＭにおいては、センス電圧Ｖａと参照電圧Ｖｒとの電圧差はせいぜい数１０ｍＶである。差動出力の増幅回路１８の出力電圧Ｖａ’及び出力電圧Ｖｒ’の電圧差は、センス電圧Ｖａと参照電圧Ｖｒとの電圧差の任意の定数倍に等しい。従って、数１０ｍＶの電圧差を数１００ｍＶまで拡大することができ、後段のセンスアンプ４の回路マージンを大きく確保することが可能となる。また、増幅回路１８を設けることにより、電流−電圧変換回路２や参照用電流−電圧変換回路１のゲインを下げることができる。それにより、読み出し回路５ｂの入力レンジ、すなわち、センス可能なＭＴＪ３５、３７の抵抗値の範囲を拡大することが可能である。
本実施の形態に係る半導体記憶装置の読み出し方法は、第１の実施の形態に係る方法と同様であり、その詳しい説明は省略される（図４参照）。但し、センス電圧Ｖａと参照電圧Ｖｒとの電圧差が増幅回路１８で増幅され、増幅回路１８の出力電圧Ｖａ’及び出力電圧Ｖｒ’がスイッチ回路３（センスアンプ４）に入力される。
本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。加えて、後段のセンスアンプ４の回路マージンを大きく確保することができ、センス可能なＭＴＪ３５、３７の抵抗値の範囲を拡大することが可能となる。
先述したように、増幅回路１８の差動出力をスイッチ回路３へ入力することにより、センスアンプ４の動作時におけるセンス電圧Ｖａ、Ｖａ’、参照電圧Ｖｒ、Ｖｒ’は干渉を受けることはない。そのため、一つの参照電圧Ｖｒが複数のセンスアンプ４（読み出し回路５）の入力信号として使用されても、読み出しの信頼性を損ねることはない。
第２の実施の形態と第３の実施の形態を組み合わせることも可能である。これにより、第２の実施の形態による効果と第３の実施の形態による効果の両方が得られる。
なお、本発明は、上述の実施の形態に限られない。本発明の要旨を逸脱しない範囲内で、設計の変更等がなされても良い。例えば、本発明はＭＲＡＭに限定されず、ＯＵＭやＲＲＡＭ等のような抵抗変化を利用したメモリのいずれにも適用可能である。
また、上述の実施の形態では参照電圧Ｖｒが４つの読み出し回路で共有される場合が説明されたが、一つの参照電圧Ｖｒを共有する読み出し回路の個数に制限はない。また、電流−電圧変換回路として、従来知られた種々の回路を用いることができる。また、ＭＲＡＭのセルは、図示された１ＴＲ１ＭＴＪセルに制限されず、例えば選択トランジスタを含まないクロスポイントセルであっても良い。

Claims (20)

  1. 抵抗値の変化を用いてデータを記憶する記憶素子を有する複数のメモリセル及び参照セルを備えるメモリアレイと、
    前記複数のメモリセルから選択された選択セルのデータを読み出す読み出し回路と、
    前記選択セルの選択に関わるデコーダの後段に設けられ、前記参照セルに流れる参照電流に基づいて参照電圧を出力する第１電流−電圧変換回路と
    を具備し、
    前記読み出し回路は、
    前記デコーダの後段に設けられ、前記選択セルに流れるセンス電流に基づいてセンス電圧を出力する第２電流−電圧変換回路と、
    前記センス電圧と前記参照電圧とを比較する電圧比較部と、
    前記第１電流−電圧変換回路と前記電圧比較部との間に設けられた第１スイッチ回路と、
    前記第２電流−電圧変換回路と前記電圧比較部との間に設けられた第２スイッチ回路と
    を備え、
    前記第１スイッチ回路は、オン又はオフにより前記参照電圧の前記電圧比較部への入力を制御し、
    前記第２スイッチ回路は、オン又はオフにより前記センス電圧の前記電圧比較部への入力を制御する
    半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記読み出し回路の数は複数であり、
    前記複数のメモリセルから選択される前記選択セルの数は複数であり、
    前記複数の選択セルの各々は、前記複数の読み出し回路のいずれかに対応する
    半導体記憶装置。
  3. 請求項２に記載の半導体記憶装置において、
    前記参照セルは、
    抵抗値が第１状態である第１参照セルと、
    抵抗値が第２状態である第２参照セルと
    を含み、
    前記第１電流−電圧変換回路は、前記第１参照セルと前記第２参照セルとが同時に選択されたとき、前記第１参照セルに流れる参照電流と前記第２参照セルに流れる参照電流の和の１／２に対応する電圧を、前記参照電圧として出力する
    半導体記憶装置。
  4. 請求項２に記載の半導体記憶装置において、
    前記複数の読み出し回路の各々は、前記電圧比較部の前段に設けられた増幅回路を更に備え、
    前記増幅回路は、前記センス電圧と前記参照電圧との差が拡大するように、前記センス電圧と前記参照電圧を増幅する
    半導体記憶装置。
  5. 請求項２に記載の半導体記憶装置において、
    前記第１電流−電圧変換回路と前記参照セルとが接続され、前記複数の読み出し回路の各々と前記複数の選択セルのうち対応するものとが接続されたとき、
    前記各々の読み出し回路において、前記第２スイッチ回路と前記第１スイッチ回路とはオンされ、その後、前記第２スイッチ回路と前記第１スイッチ回路とはオフされ、その後に、前記電圧比較部が前記センス電圧と前記参照電圧との比較を行う
    半導体記憶装置。
  6. 請求項２に記載の半導体記憶装置において、
    前記第１スイッチ回路は、
    入力側と出力側との間に設けられた第１スイッチ素子と、
    一方の端子が接地され、他方の端子が前記第１スイッチ素子の前記出力側に接続された第１キャパシタと
    を含み、
    前記第２スイッチ回路は、
    入力側と出力側との間に設けられた第２スイッチ素子と、
    一方の端子が接地され、他方の端子が前記第２スイッチ素子の前記出力側に接続された第２キャパシタと
    を含む
    半導体記憶装置。
  7. 請求項２乃至６のいずれか一項に記載の半導体記憶装置において、
    センス動作時に、前記第１電流−電圧変換回路は、前記参照電圧を前記複数の読み出し回路へ一度に出力する
    半導体記憶装置。
  8. 請求項６に記載の半導体記憶装置において、
    前記第２スイッチ回路は、
    一方の端子が接地された第３キャパシタと、
    前記第２スイッチ回路の前記入力側と前記第３キャパシタの他方の端子との間に設けられた第３スイッチ素子と
    を更に含む
    半導体記憶装置。
  9. 請求項８に記載の半導体記憶装置において、
    センス動作時に、前記第２スイッチ素子が接続状態である時に、前記第３スイッチ素子も接続状態である
    半導体記憶装置。
  10. 請求項８に記載の半導体記憶装置において、
    センス動作時に前記第１電流−電圧変換回路から前記参照電圧が入力される前記複数の読み出し回路の数はＮ（Ｎは２以上の整数）であり、
    前記第１キャパシタ及び前記第２キャパシタの容量値はＣであり、
    前記第３キャパシタの容量値がＣ（Ｎ−１）である
    半導体記憶装置。
  11. 請求項１乃至１０のいずれか一項に記載の半導体記憶装置において、
    前記記憶素子は、自発磁化の向きにより抵抗値が変化する磁気抵抗素子である
    半導体記憶装置。
  12. 請求項１乃至１０のいずれか一項に記載の半導体記憶装置において、
    前記記憶素子は、加熱により結晶状態が変化して抵抗値が変化する相変化素子である
    半導体記憶装置。
  13. 半導体記憶装置の読み出し方法であって、
    前記半導体記憶装置は、
    抵抗値の変化を用いてデータを記憶する記憶素子を有する複数のメモリセル及び少なくとも一つの参照セルを備えるメモリアレイと、
    前記複数のメモリセルから選択される複数の選択セルのそれぞれのデータを読み出す複数の読み出し回路と、
    前記少なくとも一つの参照セルに流れる参照電流に対応する参照電圧を出力する第１電流−電圧変換回路と
    を具備し、
    前記複数の読み出し回路の各々は、
    前記複数の選択セルの対応するものに流れるセンス電流に対応するセンス電圧を出力する第２電流−電圧変換回路と、
    前記センス電圧と前記参照電圧とを比較する電圧比較部と、
    前記第１電流−電圧変換回路と前記電圧比較部との間に設けられ、オン又はオフによりそれらの間の接続を制御する第１スイッチ回路と、
    前記第２電流−電圧変換回路と前記電圧比較部との間に設けられ、オン又はオフによりそれらの間の接続を制御する第２スイッチ回路と
    を備え、
    前記読み出し方法は、
    （ａ）前記第２電流−電圧変換回路が、前記センス電流を前記センス電圧に変換し、前記センス電圧を出力するステップと、
    （ｂ）第１電流−電圧変換回路が、前記参照電流を前記参照電圧に変換し、前記参照電圧を前記複数の読み出し回路に出力するステップと、
    （ｃ）前記第２スイッチ回路と前記第１スイッチ回路をオンするステップと、
    （ｄ）前記第２スイッチ回路と前記第１スイッチ回路をオフするステップと、
    （ｅ）前記電圧比較部が、前記センス電圧と前記参照電圧とを比較するステップと
    を有する
    半導体記憶装置の読み出し方法。
  14. 請求項１３に記載の半導体記憶装置の読み出し方法において、
    前記参照セルは、
    抵抗値が第１状態である第１参照セルと、
    抵抗値が第２状態である第２参照セルと
    を備え、
    前記（ｂ）ステップにおいて、
    前記第１参照セルと前記第２参照セルとが同時に選択されたとき、前記第１参照セルに流れる参照電流と前記第２参照セルに流れる参照電流の和の１／２に対応する電圧が、前記参照電圧として出力される
    半導体記憶装置の読み出し方法。
  15. 請求項１３に記載の半導体記憶装置の読み出し方法において、
    前記複数の読み出し回路の各々は、前記電圧比較部の前段に設けられた増幅回路を更に備え、
    前記読み出し方法は、
    （ｆ）前記増幅回路が、前記センス電圧と前記参照電圧との差が拡大するように、前記センス電圧と前記参照電圧を増幅するステップを更に有する
    半導体記憶装置の読み出し方法。
  16. 請求項１３に記載の半導体記憶装置の読み出し方法において、
    前記第１スイッチ回路は、
    入力側と出力側との間に設けられた第１スイッチ素子と、
    一方の端子が接地され、他方の端子が前記第１スイッチ回路の前記出力側に接続された第１キャパシタと
    を含み、
    前記第２スイッチ回路は、
    入力側と出力側との間に設けられた第２スイッチ素子と、
    一方の端子が接地され、他方の端子が前記第２スイッチ回路の前記出力側に接続された第２キャパシタと
    を含み、
    前記（ｃ）ステップは、
    （ｃ１）前記第２スイッチ素子をオンするステップと、
    （ｃ２）前記センス電圧で前記第２キャパシタを充電するステップと、
    （ｃ３）前記第１スイッチ素子をオンするステップと、
    （ｃ４）前記参照電圧で前記第１キャパシタを充電するステップと
    を含み、
    前記（ｅ）ステップは、
    （ｅ１）前記電圧比較部が、前記第２キャパシタの電圧と前記第１キャパシタの電圧とを比較するステップを含む
    半導体記憶装置の読み出し方法。
  17. 請求項１３乃至１６のいずれか一項に記載の半導体記憶装置の読み出し方法において、
    前記（ｂ）ステップは、
    （ｂ２）前記第１電流−電圧変換回路が、前記参照電圧を前記複数の読み出し回路へ一度に出力するステップを含む
    半導体記憶装置の読み出し方法。
  18. 請求項１６に記載の半導体記憶装置の読み出し方法において、
    前記第２スイッチ回路は、
    一方の端子が接地された第３キャパシタと、
    前記第２スイッチ回路の前記入力側と前記第３キャパシタの他方の端子との間に設けられた第３スイッチ素子と
    を更に含み、
    前記（ｃ１）ステップは、
    （ｃ１１）前記第２スイッチ素子がオンのとき、前記第３スイッチ素子をオンするステップを含む
    半導体記憶装置の読み出し方法。
  19. 請求項１３乃至１８のいずれか一項に記載の半導体記憶装置の読み出し方法において、
    前記記憶素子は、自発磁化の向きにより抵抗値が変化する磁気抵抗素子である
    半導体記憶装置の読み出し方法。
  20. 請求項１３乃至１８のいずれか一項に記載の半導体記憶装置の読み出し方法において、
    前記記憶素子は、加熱により結晶状態が変化して抵抗値が変化する相変化素子である
    半導体記憶装置の読み出し方法。
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