JP2004103060A

JP2004103060A - 不揮発性記憶装置

Info

Publication number: JP2004103060A
Application number: JP2002260128A
Authority: JP
Inventors: Masatoshi Ishikawa; 石川　正敏; Hiroaki Tanizaki; 谷崎　弘晃
Original assignee: Renesas Technology Corp; Mitsubishi Electric Engineering Co Ltd
Current assignee: Renesas Technology Corp; Mitsubishi Electric Engineering Co Ltd
Priority date: 2002-09-05
Filing date: 2002-09-05
Publication date: 2004-04-02
Anticipated expiration: 2022-09-05
Also published as: JP4266297B2; US20040047216A1; US6781873B2

Abstract

【課題】参照セルのチップ上に占める面積を低減させつつ、正確な参照電流を発生させ判定を行なうことができる不揮発性記憶装置を提供する
【解決手段】ＭＲＡＭのメモリセルアレイにおいて、参照値を保持する参照メモリセルは、“Ｈ”データを保持するセルと“Ｌ”データを保持するセルの２セルを用いて、センスアンプ２つに平均的に参照電流を供給することにより、データの中間値の正確な参照電流が発生できる。各ビット線には、データ記憶用のメモリセルと参照メモリセルが接続されている。ビット線に接続されるデータ記憶用のメモリセルがアクセスされる場合には、隣接ビット線では参照メモリセルがアクセスされる。参照メモリセルは１行でよく、チップ面積を小さくすることができる。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性記憶装置に関し、より特定的には、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ
Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
ＭＲＡＭは、磁性体を記憶素子として用いたメモリである。磁性体の磁化の方向によって物質の抵抗が変化する現象をＭＲ（Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）効果と呼ぶ。ＭＲ効果は、動作原理によりさらに分類される。その１つであるＴＭＲ（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）現象が常温でも高いＭＲ比（磁性体の磁化による抵抗比）を持つことが確認され、ＭＲＡＭ向けの素子として研究されている。
【０００３】
ＴＭＲ現象は、磁性体に挟まれた絶縁膜を流れるトンネル電流の大きさが、磁性体の磁化によって定められる電子のスピンの向きに応じて変化する現象である。
【０００４】
図１３は、従来の、ＴＭＲ現象が生じる磁気トンネル接合（ＭＴＪ：ＭａｇｎｅｔｉｃＴｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を有する薄膜の模式図である。この薄膜は、ＭＴＪ素子または、トンネル磁気抵抗（ＴＭＲ）素子と呼ばれている。
【０００５】
図１３を参照して、絶縁膜７０２を挟んで強磁性体膜７０１，７０３が配置される。磁化の向きに応じて磁性体内のスピン電子の状態が変わる。このとき、磁性体膜７０１の磁化の向きと磁性体膜７０３の磁化の向きとが同じ向きである場合にはトンネル電流は大きくなる。一方、磁性体膜７０１の磁化の向きと磁性体膜７０３の磁化の向きとが逆である場合にはトンネル電流は小さくなる。
【０００６】
この現象を利用し、磁性体膜７０１の磁化の向きを変化させトンネル電流の大きさ（抵抗）を検出することでこのＴＭＲ素子を記憶素子として用いることが可能である。磁性体膜７０３は、反強磁性体などによって磁化の方向を固定しておくことがあり、スピンバルブと呼ばれている。
【０００７】
高密度の不揮発性記憶装置を実現するためには、メモリセルを２次元アレイ状に配置することが望ましい。強磁性体には、結晶構造や形状などにより磁化しやすい方向（エネルギが低い状態）があり、この方向を磁化容易軸（Ｅａｓｙ　Ａｘｉｓ）と呼ぶ。記憶素子の磁化の保持状態は磁化容易軸に沿う方向である。これに対し、磁化しにくい方向は磁化困難軸（Ｈａｒｄ　Ａｘｉｓ）と呼ばれる。
【０００８】
図１４は、磁化反転を説明するためのアステロイド曲線を示した図である。
図１４を参照して、磁化の方向を反転させるには、磁化容易軸に対し現在の磁化と反対の方向に磁場を与えて記憶素子の磁化の向きを変える。このときに、磁化困難軸方向にも磁場を与えると、磁化困難軸方向に磁場がない場合に比べ磁化容易軸方向の磁場が小さくても磁化の向きが反転することが知られている。磁化容易軸方向と磁化困難軸方向の磁場の大きさと磁化反転のしきい値の関係を図示したのが図１４に示したアステロイド曲線である。
【０００９】
図１５は、ＭＲＡＭのメモリセルの平面的な配置を示した図である。
図１５を参照して、Ｘ軸に平行に配置される複数の配線８０２に直交して複数の配線８０１が配置される。配線８０１と配線８０２の各交点には、配線８０１と配線８０２に挟まれるように磁性体８０３が配置される。
【００１０】
Ｘ方向とＹ方向の配線から特定の配線を選んで電流を流すと、磁化困難軸方向と磁化容易軸方向の両方に磁場がかかる交点位置のメモリセルのみに磁性体８０３の磁化の反転が起こりデータの書換えが可能となる。その他の多数のメモリセルの磁性体にはしきい値を超えた磁場がかからず書換が起こらない。このようにして２次元的なメモリアレイへの書込を実現することができる。
【００１１】
データの読出については、磁性体８０３に流れるトンネル電流を参照セルと比較するなどの方法で検出できる。
【００１２】
図１６は、従来のＭＲＡＭメモリセルの模式図である（たとえば、非特許文献１に記載されている）。
【００１３】
図１６を参照して、メモリセルの記憶素子にはスピンバルブ化したＴＭＲ素子８５２が用いられる。読出のスイッチ素子としてトランジスタ８５５を用いている。
【００１４】
信号を伝達する配線として、読出と書込時に用いられるビット線８５１、読出時にトランジスタ８５５を導通状態とするワード線８５４、書込時に電流を流すディジット線８５３が設けられ、その他に図示しないトランジスタのソースに接続されるソース線がある。
【００１５】
書込時には、ディジット線８５３およびビット線８５１に電流を流し、目的とするセル位置に合成磁場を発生させてＴＭＲ素子の磁性体の磁化の向きを制御する。
【００１６】
読出時には、ワード線８５４に電圧をかけ、トランジスタ８５５を導通状態とする。ＴＭＲ素子８５２、トランジスタ８５５を介してビット線８５１からソース線に電流が流れる。このときＴＭＲ素子のスピンの向きによって流れる電流の大きさが異なる。この電流を参照セルに流れる電流と比較し、ＴＭＲ素子に記憶されたデータが“Ｈ”であるか“Ｌ”であるかを判定する。読出時に流れる電流は、書込時に流れる電流に比べずっと小さいため、データの読出をしてもＴＭＲ素子にはしきい値を超えた磁場がかからないので、磁性体の磁化の向きは変わらない。すなわちＭＲＡＭは非破壊読出が可能である。
【００１７】
なお、ＭＲＡＭについての技術情報が、後に示す文献（非特許文献１、非特許文献２、特許文献１、特許文献２）に開示されている。
【００１８】
ＭＲＡＭでは、参照信号と、読出対象となるメモリセルからの信号とを比較してデータの判定を行なう。複数の参照メモリセルを用いて、参照信号を発生させる構成が、特許文献１、特許文献２に開示されている。しかし、ＴＭＲ素子は両端にかかる電圧により抵抗値が変化するという特性を持つ。
【００１９】
図１７、図１８は、複数のＴＭＲ素子を参照セルとして参照信号を作る場合の問題点を説明するための図である。
【００２０】
図１７を参照して、“Ｈ”を記憶したメモリセルと“Ｌ”を記憶したメモリセルとを判別するためには、参照電流としては電流値ＩＨと電流値ＩＬの中間の値が必要である。
【００２１】
参照セル８７１にはデータ“Ｈ”が記憶されており参照セル８７２にはデータ“Ｌ”が記憶されている。参照セル８７１，８７２を並列接続し、この両端に電圧Ｖを印加すると、参照電流ＩｒｅｆとしてＩＨ＋ＩＬの電流が流れる。この参照電流の２分の１の電流が、データ判別の参照値として必要である。
【００２２】
しかし、図１８のように、並列接続した参照メモリセル８７１，８７２の両端に与える電圧を電圧Ｖから１／２・Ｖに変化させてもこのとき得られる参照電流ＩｒｅｆａはＩＨ＋ＩＬの１／２とはならない。これは、ＴＭＲ素子の両端にかかる電圧が１／２となると、ＴＭＲ素子の抵抗値が変化してしまうので、電流値ＩＨａはＩＨの１／２とはならず、また電流値ＩＬａは電流値ＩＬの１／２とはならないからである。
【００２３】
図１９は、特許文献１に開示された、参照セルと読出対象のメモリセルの各々のＴＭＲ素子の両端に同じ電圧をかけて参照信号を作る例を説明するための図である。
【００２４】
図１９を参照して、ロウ選択線９０３を選択し、スイッチＳＷ１〜ＳＷ６のうちスイッチＳＷ１によってビット線９０５をセンスアンプ９０１の一方の入力に接続する。またスイッチＳＷ５によってビット線９０８をセンスアンプ９０２の一方の入力に接続する。
【００２５】
２つの参照コラム９１０、ビット線９０６，９０７は、それぞれスイッチＳＷ３，ＳＷ４によってセンスアンプ９０１，９０２の共通して設けられる他方の入力に接続される。ここで、ビット線９０６に接続される参照セルは論理値“Ｌ”を保持し、ビット線９０７に接続されている参照セルには論理値“Ｈ”を保持させておく。
【００２６】
すると、センスアンプの参照信号の入力には論理値“Ｈ”と論理値“Ｌ”の平均化された信号としての電流が流れる。これによりメモリセルＸ１やメモリセルＸ２の論理値の判定を行なうことができる。参照セルには通常のメモリセルと同様のメモリセルが用いられ、また読出方法も通常のメモリセルと同じように行なうことができるため、正確な参照信号を出力することができるという利点がある。
【００２７】
【非特許文献１】
Ｒｏｙ　Ｓｃｈｅｕｅｒｌｅｉｎ、他６名，“Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　Ｆｅｂ．　２０００，　ＴＡ７．２，ｐ．９４−９５，１２８−１２９，４０９
【００２８】
【非特許文献２】
Ｍ．　Ｄｕｒｌａｍ、他５名，“Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　ＪｕｎｃｔｉｏｎＥｌｅｍｅｎｔｓ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　Ｆｅｂ．　２０００，　ＴＡ７．３，　ｐ．９６−９７
【００２９】
【特許文献１】
米国特許第６２６９０４０号明細書（第４Ａ図）
【００３０】
【特許文献２】
米国特許第６３１７３７６号明細書
【００３１】
【発明が解決しようとする課題】
しかしながらこの方式では、各サブアレイに対して参照セル列が２列必要であり、参照セルの占める面積をさらに少なくすることが望ましい。参照メモリセルをアレイ外部に設ける方式もあるが、その場合はプロセスの具合などによってメモリアレイ内のセル場所に依存した特性変化が生じるケースもあり、メモリセルと参照セルの特性の差が大きくなるおそれがあり、読出に不利となるという欠点がある。
【００３２】
この発明の目的は、参照セルのチップ上に占める面積を低減させつつ、正確な参照電流を発生させ判定を行なうことができる不揮発性記憶装置を提供することである。
【００３３】
【課題を解決するための手段】
請求項１に記載の不揮発性記憶装置は、抵抗値の変化でデータを記憶する抵抗性素子を用いた不揮発性記憶装置であって、メモリアレイを備え、メモリアレイは、複数のビット線と、各ビット線に複数個ずつ接続され、外部から入力されるデータを記憶するための複数のメモリセルと、各ビット線に１つずつ接続され、複数のメモリセルから読出すデータを判別するための参照値を保持する複数の参照メモリセルとを含み、入力アドレスに応じて複数のメモリセルの一部を選択セルとして選択し、かつ、選択セルが接続されるビット線とは異なるビット線に接続される複数の参照メモリセルのうちの一部を選択セルに対応する複数の選択参照セルとして選択する選択回路と、複数の選択参照セル全体に流れる電流に応じて選択セルの読出データの検出動作を行なう読出制御回路をさらに備え、読出制御回路は、検出動作時に各複数の選択参照セルに与えられる電圧と選択セルに与えられる電圧とを等しく保持する。
【００３４】
請求項２に記載の不揮発性記憶装置は、請求項１に記載の不揮発性記憶装置の構成において、読出制御回路は、複数の選択参照セル全体に流れる電流から、選択セルに第１の論理値が保持された場合に流れる第１の電流値と選択セルに第１の論理値とは異なる第２の論理値が保持された場合に流れる第２の電流値の中間の参照電流値を導出し、参照電流値と選択セルに流れる電流値との比較を行なう。
【００３５】
請求項３に記載の不揮発性記憶装置は、請求項２に記載の不揮発性記憶装置の構成に加えて、複数の選択参照セルのうちの第１の参照セルは、第１の論理値を保持する第１の抵抗性素子を有し、複数の選択参照セルのうちの第２の参照セルは、第２の論理値を保持する第２の抵抗性素子を有する。
【００３６】
請求項４に記載の不揮発性記憶装置は、請求項２に記載の不揮発性記憶装置の構成に加えて、複数の選択参照セルのうちの第１の参照セルは、メモリセルに第１の論理値を保持させた場合の抵抗値と第２の論理値を保持させた場合の抵抗値の中間の抵抗値を有する。
【００３７】
請求項５に記載の不揮発性記憶装置は、請求項２に記載の不揮発性記憶装置の構成に加えて、複数の選択参照セルのうちの第１、第２の参照セルは、メモリセルに第１の論理値を保持させた場合の抵抗値と第２の論理値を保持させた場合の抵抗値にそれぞれ対応する抵抗値を有し、第１の参照セルは、第３の論理値を保持する第１の抵抗性素子と、第１の抵抗性素子と直列接続され、第１の抵抗性素子との抵抗値の和が第１の論理値に対応する抵抗値となる第１のスイッチ素子とを有し、第２の参照セルは、第３の論理値を保持する第２の抵抗性素子と、第２の抵抗性素子と直列接続され、第２の抵抗性素子との抵抗値の和が第１の論理値に対応する抵抗値となる第２のスイッチ素子とを有する。
【００３８】
請求項６に記載の不揮発性記憶装置は、請求項２に記載の不揮発性記憶装置の構成に加えて、複数の選択参照セルのうちの第１、第２の参照セルの各々は、第１の論理値と第２の論理値の中間値に対応する抵抗値を有し、第１の参照セルは、第３の論理値を保持する第１の抵抗性素子と、第１の抵抗性素子と直列接続され、第１の抵抗性素子との抵抗値の和が中間値に対応する抵抗値となる第１のスイッチ素子とを有し、第２の参照セルは、第３の論理値を保持する第２の抵抗性素子と、第２の抵抗性素子と直列接続され、第２の抵抗性素子との抵抗値の和が中間値に対応する抵抗値となる第２のスイッチ素子とを有する。
【００３９】
請求項７に記載の不揮発性記憶装置は、請求項１に記載の不揮発性記憶装置の構成に加えて、複数のビット線のうちの第１のビット線は、選択セルに接続され、複数のビット線のうちの第２のビット線は、複数の選択参照セルのうちの１つに接続され、第１のビット線と隣接して平行に配置される。
【００４０】
請求項８に記載の不揮発性記憶装置は、請求項１に記載の不揮発性記憶装置の構成において、複数のビット線のうちの第１のビット線は、選択セルに接続され、複数のビット線のうちの第２のビット線は、複数の選択参照セルのうちの１つに接続され、第１のビット線の延長線上および延長線に対する平行線上のいずれかに配置される。
【００４１】
請求項９に記載の不揮発性記憶装置は、請求項１に記載の不揮発性記憶装置の構成に加えて、複数のビット線のうちの第１のビット線は、選択セルに接続され、複数のビット線のうちの第２のビット線は、複数の選択参照セルのうちの１つに接続され、読出制御回路は、第１のセンスアンプ回路と、アドレス信号に応じて第１、第２のビット線を第１のセンスアンプ回路に接続する接続回路とを含む。
【００４２】
請求項１０に記載の不揮発性記憶装置は、請求項９に記載の不揮発性記憶装置の構成において、第２のビット線は、複数の選択参照セルのうちの１つに接続され、第１のビット線と隣接して平行に配置され、接続回路は、第２のビット線に接続されるメモリセルの１つと第１のビット線に接続される参照メモリセルとがそれぞれ選択セル、選択参照セルとして選択されるアドレス信号が入力されたときには、第１、第２のビット線を入れ換えて第１のセンスアンプ回路に接続する。
【００４３】
請求項１１に記載の不揮発性記憶装置は、請求項９に記載の不揮発性記憶装置の構成において、第２のビット線は、複数の選択参照セルのうちの１つに接続され、第１のビット線の延長線上および延長線に対する平行線上のいずれかに配置され、接続回路は、第２のビット線に接続されるメモリセルの１つと第１のビット線に接続される参照メモリセルとがそれぞれ選択セル、選択参照セルとして選択されるアドレス信号が入力されたときには、第１、第２のビット線を入れ換えて第１のセンスアンプ回路に接続する。
【００４４】
請求項１２に記載の不揮発性記憶装置は、請求項１に記載の不揮発性記憶装置の構成に加えて、複数のメモリセルの各々は、抵抗性素子として、記憶データに応じた方向に磁化される磁気抵抗素子を有し、磁気抵抗素子の電気抵抗は、磁化方向に応じて変化する。
【００４５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号を同一または相当部分を示す。
【００４６】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性記憶装置１の構成を示す概略ブロック図である。
【００４７】
図１を参照して、不揮発性記憶装置１は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＡＴの出力を実行する。
【００４８】
不揮発性記憶装置１は、制御信号ＣＭＤに応じて不揮発性記憶装置１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４９】
メモリアレイ１０には、ＭＴＪメモリセルの行の各々に対応して、ワード線ＷＬおよびライトディジット線ＷＤＬが配置されている。また、ＭＴＪメモリセルＭＣの列の各々に対応してビット線ＢＬおよびソース線ＳＬが配置される。図１においては、１つのＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が代表的に示されている。
【００５０】
不揮発性記憶装置１は、さらに、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０とを備える。
【００５１】
読出／書込制御回路３０は、データ書込時においてビット線ＢＬにデータ書込電流を流すための回路、およびデータ読出時においてビット線ＢＬにデータ読出電流を流すための回路を総称したものである。読出／書込制御回路３０は、データ書込時には外部から書込データＤＩＮを受け、データ読出時には外部に読出データＤＡＴを出力する。
【００５２】
コントロール回路５、行デコーダ２０、列デコーダ２５、読出／書込制御回路３０は、全体として不揮発性記憶装置１の選択制御回路をなす。
【００５３】
図２は、図１におけるメモリアレイ１０および読出／書込制御回路３０の読出に関連する構成を示す図である。
【００５４】
図２を参照して、メモリアレイ１０は、参照メモリセル行１２０とメモリセル行１２１とを含む。参照メモリセル行１２０は、論理値“Ｌ”を保持している参照メモリセル１０１，１０２と、論理値“Ｈ”を保持している参照メモリセル１０３，１０４とを含む。メモリセル行１２１は、外部から与えられるデータを記憶するためのメモリセル１２６〜１２９を含む。ここでは、例示のためメモリセル行１２１を１行のみ示しているが、これに限られるものではなく、実際にはメモリアレイ１０はデータを記憶するために複数のメモリセル行を含んでいる。
【００５５】
参照メモリセル１０１〜１０４とメモリセル１２６〜１２９は同じ構造のメモリセルが使用されており、メモリアレイの繰返しパターンを損なうことがなく、量産性が保たれている。メモリアレイの繰返しパターンを損なうと、生産工程たとえばエッチングの条件等が部分的に異なるため素子の仕上り寸法のばらつきの原因となり量産性が損なわれる場合がある。
【００５６】
参照メモリセル１０１〜１０４は、２本のワード線に接続されているが後に説明するように直線上に並んで１行に配置されている。同様に、メモリセル１２６〜１２９も２本のワード線に接続されているが後に説明するように直線上に配置され１行に配置されている。
【００５７】
メモリアレイ１０は、さらに、参照メモリセル１０１，１０３を選択するためのワード線１０５と、参照メモリセル１０２，１０４を選択するためのワード線１０６と、メモリセル１２６，１２８を選択するためのワード線１０７と、メモリセル１２７，１２９を選択するためのワード線１０８とを含む。
【００５８】
メモリアレイ１０は、さらに、参照メモリセル１０１とメモリセル１２６とに接続されるビット線１２２と、参照メモリセル１０２とメモリセル１２７とに接続されるビット線１２３と、参照メモリセル１０３とメモリセル１２８とに接続されるビット線１２４と、参照メモリセル１０４とメモリセル１２９とに接続されるビット線１２５とを含む。
【００５９】
読出／書込制御回路３０は、接続部１１０と、増幅部１１４とを含む。
接続部１１０は、ビット線１２２とＩＯ線ＬＩＯ０との間に接続されゲートがコラム選択線１０９に接続される選択ゲート１３１と、ビット線１２３とＩＯ線ＬＩＯ１との間に接続されゲートがコラム選択線１０９に接続される選択ゲート１３２と、ビット線１２４とＩＯ線ＬＩＯ２との間に接続されゲートがコラム選択線１０９に接続される選択ゲート１３３と、ビット線１２５とＩＯ線ＬＩＯ３との間に接続されゲートがコラム選択線１０９に接続される選択ゲート１３４とを含む。
【００６０】
接続部１１０は、さらに、ＩＯ線ＬＩＯ０〜ＬＩＯ３をセンスアンプの入力ノードＳＡ０−ｄａｔ，ＳＡ０−ｒｅｆ，ＳＡ１−ｒｅｆ，ＳＡ１−ｄａｔに接続するためのセレクタ１１１を含む。
【００６１】
増幅部１１４は、ノードＳＡ０−ｄａｔに流れる電流とノードＳＡ０−ｒｅｆに流れる電流の差を増幅して信号ＯＵＴ１を出力するセンスアンプ１１２と、ノードＳＡ１−ｒｅｆに流れる電流とノードＳＡ１−ｄａｔに流れる電流の差を増幅して信号ＯＵＴ２を出力するセンスアンプ１１３とを含む。
【００６２】
このようにすれば、ＭＲＡＭのメモリアレイにおいて、参照値を保持する参照メモリセルは、“Ｈ”データを保持するセルと“Ｌ”データを保持するセルとの２セルを用いて、センスアンプ２つに平均的に参照電流を供給することにより、データの中間値の正確な参照電流が発生できる。
【００６３】
各ビット線には、データ記憶用のメモリセルと参照メモリセルが接続されている。ビット線に接続されるデータ記憶用のメモリセルがアクセスされる場合には、隣接ビット線では参照メモリセルがアクセスされる。後に図３で説明するようにワード線２本に対しメモリセルの行は１行であるので、参照メモリセルは１行でよくチップ面積を小さくすることができる。
【００６４】
図３は、図２に示したメモリアレイ１０のメモリセルのレイアウトを説明するための平面図である。
【００６５】
図３を参照して、メモリセル２０１〜２０４に対応してビット線２１３，２１４が配置され、ビット線２１３，２１４に直交するようにディジット線２１５，２１６が配置される。ビット線２１３，２１４とディジット線２１５，２１６の交点部分には記憶素子としてのＴＭＲ素子２０５〜２０８が配置されている。
【００６６】
ディジット線２１５の両脇にディジット線２１５と並行してワード線２１７，２１８が配置されている。ディジット線２１６の両脇にディジット線２１６と並行にワード線２１９，２２０が配置されている。ワード線２１７〜２２０はＴＭＲ素子に接続されて読出時に導通状態となるトランジスタのゲートに接続されている。
【００６７】
メモリセル内にはワード線が２本通っているが、１つのメモリセルにはワード線のゲート電極となる読出用トランジスタが１つ配置され、どちらかのワード線の活性化に応じて読出用トランジスタ活性化される。たとえば、メモリセル２０１は、２本のワード線２１７，２１８が通過しているが、トランジスタのチャネル領域はワード線２１８の下のみである。ワード線２１７はメモリセル２０１においては、後に説明するように素子分離領域上に形成されている。
【００６８】
また、トランジスタのソース領域は、ビット線の下に形成されているが、図３では、ビット線によって隠されている。ビット線とビット線との間の領域は、素子分離領域となっている。
【００６９】
図４は、図３におけるＡ−Ａ断面を示した断面図である。
図４を参照して、Ｐ基板２５５の主表面上には素子分離のための絶縁膜２５０〜２５２と、ｎ型不純物領域２６１〜２６４とが形成されている。ｎ型不純物領域２６１と２６２の間の領域の上部にはゲート酸化膜２７１が形成され、その上にゲート電極となるワード線２１７が形成されている。ワード線２１７はたとえばポリシリコンによって形成される。
【００７０】
絶縁膜２５１の上部にはワード線２１８が形成される。ｎ型不純物領域２６３，２６４の間の領域の上部にはゲート酸化膜２７３が形成されその上にワード線２１９が形成される。絶縁膜２５２の上部にはワード線２２０が形成される。
【００７１】
ワード線２１７，２１８の間の領域の上部にはディジット線２１５が形成され、ワード線２１９，２２０の間の領域の上部にはディジット線２１６が形成される。ｎ型不純物領域２６１の上部には層間絶縁膜にコンタクトホールが設けられその内部に導電性のプラグ２１０が設けられる。同様にｎ型不純物領域２６３の上部の絶縁膜にはコンタクトホールが設けられ、その内部に導電性のプラグ２１２が形成されている。プラグ２１０，２１２の上部にそれぞれ金属配線２８１，２８２が設けられる。金属配線２８１，２８２の上部にＴＭＲ素子２０６，２０８がそれぞれ設けられ、その上に共通に接続されるビット線２１４が形成されている。なお、金属配線２８１，２８２は、図３では、ビット線２１４の下にちょうど隠れるように配置されている。
【００７２】
図５は、図３におけるＢ−Ｂ断面の構造を示す断面図である。
図５を参照して、Ｐ基板２５５の主表面上には素子分離のための絶縁膜２９０〜２９２と、ｎ型不純物領域２６２，２６４〜２６６とが形成されている。ｎ型不純物領域２６２と２６５の間の領域の上部にはゲート酸化膜２７２が形成され、その上にゲート電極となるワード線２１８が形成されている。ワード線２１７はたとえばポリシリコンによって形成される。
【００７３】
絶縁膜２９０の上部にはワード線２１７が形成される。ｎ型不純物領域２６４，２６６の間の領域の上部にはゲート酸化膜２７４が形成されその上にワード線２２０が形成される。絶縁膜２９１の上部にはワード線２１９が形成される。
【００７４】
ワード線２１７，２１８の間の領域の上部にはディジット線２１５が形成され、ワード線２１９，２２０の間の領域の上部にはディジット線２１６が形成される。ｎ型不純物領域２６５の上部には層間絶縁膜にコンタクトホールが設けられその内部に導電性のプラグ２０９が設けられる。同様にｎ型不純物領域２６６の上部の絶縁膜にはコンタクトホールが設けられ、その内部に導電性のプラグ２１１が形成されている。プラグ２０９，２１１の上部にそれぞれ金属配線２８３，２８４が設けられる。金属配線２８３，２８４の上部にＴＭＲ素子２０６，２０８がそれぞれ設けられ、その上に共通に接続されるビット線２１３が形成されている。なお、金属配線２８３，２８４は、図３では、ビット線２１３の下にちょうど隠れるように配置されている。
【００７５】
図６は、図２におけるセレクタ１１１の構成を示した回路図である。
図６を参照して、セレクタ１１１は、ＩＯ線ＬＩＯ０とノードＳＡ０−ｄａｔとの間に接続され制御電極に選択線３０１が接続される選択ゲート３１１と、ＩＯ線ＬＩＯ０とノードＳＡ０−ｒｅｆとの間に接続され制御電極に選択線３０２が接続される選択ゲート３１２と、ＩＯ線ＬＩＯ１とノードＳＡ０−ｄａｔとの間に接続され制御電極に選択線３０２が接続される選択ゲート３１３と、ＩＯ線ＬＩＯ１とノードＳＡ０−ｒｅｆとの間に接続され制御電極に選択線３０１が接続される選択ゲート３１４とを含む。
【００７６】
セレクタ１１１は、さらに、ＩＯ線ＬＩＯ２とノードＳＡ１−ｒｅｆとの間に接続され制御電極に選択線３０３が接続される選択ゲート３１５と、ＩＯ線ＬＩＯ２とノードＳＡ１−ｄａｔとの間に接続され制御電極に選択線３０４が接続される選択ゲート３１６と、ＩＯ線ＬＩＯ３とノードＳＡ１−ｒｅｆとの間に接続され制御電極に選択線３０４が接続される選択ゲート３１７と、ＩＯ線ＬＩＯ３とノードＳＡ１−ｄａｔとの間に接続され制御電極に選択線３０３が接続される選択ゲート３１８とを含む。
【００７７】
ノードＳＡ０−ｄａｔは図２のセンスアンプ１１２の一方の入力ノードであり、ノードＳＡ０−ｒｅｆはセンスアンプ１１２の他方の入力ノードである。ノードＳＡ１−ｒｅｆは図２のセンスアンプ１１３の一方の入力ノードであり、ノードＳＡ１−ｄｅｔはセンスアンプ１１３の他方の入力ノードである。そして、ノードＳＡ０−ｒｅｆとノードＳＡ１−ｒｅｆとはセレクタ１１１の内部で電気的に接続されている。
【００７８】
図２、図６を参照して、読出動作について説明する。参照セルには、論理値“Ｈ”または論理値“Ｌ”が保持される。ここでは、参照メモリセル１０１，１０２が論理値“Ｌ”を保持し、参照メモリセル１０３，１０４が論理値“Ｈ”を保持している状態が示されている。
【００７９】
メモリセル１２６，１２８が保持しているデータを読出す場合には、ワード線１０７と同時にワード線１０６を活性化させる。そしてコラム選択線１０９を活性化し、ビット線に一定の電圧が印加されるようにすると、ＩＯ線ＬＩＯ０，ＬＩＯ１，ＬＩＯ２，ＬＩＯ３には、それぞれビット線１２２，１２３，１２４，１２５を介してセル１０１，１２７，１０３，１２９を通過する電流が流れる。この場合には、図６のセレクタ１１１の選択線３０１と選択線３０４とが活性化される。
【００８０】
すると、“Ｌ”データを保持している参照メモリセル１０２はノードＳＡ０−ｒｅｆに接続され、“Ｈ”データを保持している参照メモリセル１０４はノードＳＡ１−ｒｅｆに接続される。またメモリセル１２６はノードＳＡ０−ｄｅｔに接続され、メモリセル１２８はノードＳＡ０−ｄｅｔに接続される。
【００８１】
ここで、ノードＳＡ０−ｒｅｆとノードＳＡ１−ｒｅｆとはセレクタ１１１の内部で電気的に接続されているので、後に詳しく説明するようにセンスアンプ参照信号ノードＳＡ０−ｒｅｆ，ＳＡ１−ｒｅｆにはメモリセルが“Ｈ”データを保持している場合の電流値とメモリセルが“Ｌ”データを保持している場合の電流値との値を平均化した電流値が流れる。したがって、電流値の差を増幅すると、メモリセル１２６，１２８に保持されているデータの判定を行なうことができる。
【００８２】
同様に、メモリセル１２７，１２９が保持しているデータを読出す場合には、ワード線１０８と同時にワード線１０５を活性化させる。そしてコラム選択線１０９を活性化し、ビット線に一定の電圧がかかるようにする。ＩＯ線ＬＩＯ０，ＬＩＯ１，ＬＩＯ２，ＬＩＯ３にはそれぞれビット線１２２，１２３，１２４，１２５を介してセル１０１，１２７，１０３，１２９を通過する電流が流れる。この場合には、図６のセレクタ１１１の選択線３０２と選択線３０３とを活性化させる。
【００８３】
すると“Ｌ”データを保持している参照メモリセル１０１はノードＳＡ０−ｒｅｆに接続され、“Ｈ”データを保持している参照メモリセル１０３はノードＳＡ１−ｒｅｆに接続される。同様にメモリセル１２７はノードＳＡ０−ｄａｔに接続され、メモリセル１２９はノードＳＡ０−ｄａｔに接続される。ここでノードＳＡ０−ｒｅｆとノードＳＡ１−ｒｅｆとはセレクタ１１１の内部で電気的に接続されているため、後に詳しく説明するようにセンスアンプの参照信号ノードにはメモリセルが“Ｈ”データを保持している場合の電流値と、“Ｌ”データを保持している場合の電流値との平均化した電流値が流れる。したがって、電流値の差を増幅すると、メモリセル１２７，１２９に保持されているデータの判定を行なうことができる。
【００８４】
セレクタ１１１の選択線３０１〜３０４の選択は、メモリアレイ１０の内部のワード線の選択に関係する。参照メモリセル行１２０においてワード線１０５が選択される場合には、セレクタ１１１においては選択線３０２，３０３が選択される。参照メモリセル行１２０においてワード線１０６が選択される場合には、セレクタ１１１においては選択線３０１，３０４が選択される。
【００８５】
図７は、図２におけるセンスアンプ１１２，１１３の判定動作を説明するための回路図である。
【００８６】
図７を参照して、センスアンプ１１２は、電源電圧が与えられるノードとノードＮ１との間に接続される定電流源３５１と、ノードＮ１と接地ノードとの間に接続される抵抗３５２と、ノードＮ１と入力ノードＳＡ０−ｄａｔとの間に接続されるＮチャネルＭＯＳトランジスタ３５３とを含む。ＮチャネルＭＯＳトランジスタ３５３のゲートにはバイアス電位Ｖｂが与えられている。ノードＮ１からは出力信号ＯＵＴ１が出力される。
【００８７】
センスアンプ１１２は、さらに、電源電圧が与えられるノードとノードＮ２との間に接続される定電流源３６１と，ノードＮ２と接地ノードとの間に接続される抵抗３６２と，ノードＮ２と入力ノードＳＡ０−ｒｅｆとの間に接続されるＮチャネルＭＯＳトランジスタ３６３とを含む。ＮチャネルＭＯＳトランジスタ３６３のゲートにはバイアス電位Ｖｂが与えられている。ノードＮ２からは出力信号／ＯＵＴ１が出力される。
【００８８】
センスアンプ１１３は、電源電圧が与えられるノードとノードＮ３との間に接続される定電流源３７１と、ノードＮ３と接地ノードとの間に接続される抵抗３７２と、ノードＮ３と入力ノードＳＡ１−ｒｅｆとの間に接続されるＮチャネルＭＯＳトランジスタ３７３とを含む。ＮチャネルＭＯＳトランジスタ３７３のゲートにはバイアス電位Ｖｂが与えられている。ノードＮ３からは出力信号／ＯＵＴ２が出力される。
【００８９】
センスアンプ１１３は、さらに、電源電圧が与えられるノードとノードＮ４との間に接続される定電流源３８１と，ノードＮ４と接地ノードとの間に接続される抵抗３８２と，ノードＮ４と入力ノードＳＡ１−ｄａｔとの間に接続されるＮチャネルＭＯＳトランジスタ３８３とを含む。ＮチャネルＭＯＳトランジスタ３８３のゲートにはバイアス電位Ｖｂが与えられている。ノードＮ４からは出力信号ＯＵＴ２が出力される。
【００９０】
ＮチャネルＭＯＳトランジスタ３５３，３６３のゲートにバイアス電位Ｖｂを与えることによりノードＳＡ０−ｄａｔ，ノードＳＡ０−ｒｅｆの電位は一定値に保たれている。これによりメモリセル１２６および参照メモリセル１０２に印加される電圧は等しい値となる。
【００９１】
同様にＮチャネルＭＯＳトランジスタ３７３，３８３のゲートにバイアス電位Ｖｂが与えられていることにより、ノードＳＡ１−ｒｅｆ，ＳＡ１−ｄａｔの電位は一定値に保たれ、メモリセル１２９および参照メモリセル１０３に印加される電圧は等しい値となっている。
【００９２】
セレクタ１１１では、選択線３０１，３０３が選択され選択ゲート３１１，３１４，３１５，３１８が導通状態となり選択ゲート３１３，３１２，３１７，３１６は非導通状態となっている。
【００９３】
このとき参照メモリセル１０２には“Ｌ”に対応する電流値ＩＬが流れ、参照メモリセル１０３には“Ｈ”データに対応する電流値ＩＨが流れる。センスアンプ１１２，１１３の構成の対称性から、電気的に接続されているノードＳＡ０−ｒｅｆ，ＳＡ１−ｒｅｆを通過する電流はともに等しい参照電流Ｉｒｅｆとなる。したがって参照電流Ｉｒｅｆの２倍が電流値ＩＬ＋ＩＨに等しいこととなる。つまり参照電流Ｉｒｅｆは、次式で与えられる。
【００９４】
Ｉｒｅｆ＝１／２・（ＩＬ＋ＩＨ）
以上説明したように、実施の形態１によれば、参照セルを１行とし、精度の高い参照セル電流を発生させることができる。また折返し型ビット線構造（フォールデッドビット線構造）を有するためノイズに対する耐性が高い。
【００９５】
［実施の形態２］
図８は、実施の形態２におけるメモリアレイの説明をするための回路図である。
【００９６】
図８を参照して、実施の形態２の不揮発性記憶装置は、メモリアレイ４２３，４２１と読出／書込制御回路４２２とを含む。
【００９７】
メモリアレイ４２３は、外部から与えられるデータを記憶するためのメモリセル４０５，４０６と、“Ｌ”データを保持している参照メモリセル９０７と、“Ｈ”データを保持している参照メモリセル４０８とを含む。
【００９８】
メモリアレイ４２３は、さらに、メモリセル４０５，４０６を選択するためのワード線４１７と、参照メモリセル４０７，４０８を選択するためのワード線４１８とを含む。
【００９９】
メモリアレイ４２３は、さらに、メモリセル４０５および参照メモリセル４０７に接続されるビット線４０１と、メモリセル４０６および参照メモリセル４０８に接続されるビット線４０２とを含む。
【０１００】
メモリアレイ４２１は、外部から与えられるデータを記憶するためのメモリセル４０９，４１０と、“Ｌ”データを保持している参照メモリセル９１１と、“Ｈ”データを保持している参照メモリセル４１２とを含む。
【０１０１】
メモリアレイ４２１は、さらに、メモリセル４０９，４１０を選択するためのワード線４２０と、参照メモリセル４１１，４１２を選択するためのワード線４１９とを含む。
【０１０２】
メモリアレイ４２３は、さらに、メモリセル４０９および参照メモリセル４１１に接続されるビット線４０３と、メモリセル４１０および参照メモリセル４１２に接続されるビット線４０４とを含む。
【０１０３】
なお、図８では説明のため簡略化しているが、ビット線４０１〜４０４には一般には多数のメモリセルが接続されている。
【０１０４】
読出／書込制御回路４２２は、ビット線４０１とＩＯ線ＬＩＯ０との間に接続され制御電極がコラム選択線４１３に接続される選択ゲート４３１と、ビット線４０２とＩＯ線ＬＩＯ２との間に接続され制御電極がコラム選択線４１３に接続される選択ゲート４３２と、ビット線４０３とＩＯ線ＬＩＯ１との間に接続され制御電極がコラム選択線４１３に接続される選択ゲート４３３と、ビット線４０４とＩＯ線ＬＩＯ３との間に接続され制御電極がコラム選択線４１３に接続される選択ゲート４３４とを含む。
【０１０５】
読出／書込制御回路４２２は、さらに、入力ノードＳＡ０−ｄａｔ，ＳＡ０−ｒｅｆを通過する電流差を検出して信号ＯＵＴ１を出力するセンスアンプ４１４と、入力ノードＳＡ１−ｒｅｆ，ＳＡ１−ｄａｔを通過する電流の差を検出して信号ＯＵＴ２を出力するセンスアンプ４１５とを含む。
【０１０６】
読出／書込制御回路４２２は、さらに、ＩＯ線ＬＩＯ０〜ＬＩＯ３とノードＳＡ０−ｄａｔ，ＳＡ０−ｒｅｆ，ＳＡ１−ｒｅｆ，ＳＡ１−ｄａｔとの間の接続関係を選択するセレクタ４１６とを含む。セレクタ４１６の構成は、図６で説明したセレクタ１１１と同様であるので説明は繰返さない。センスアンプ４１４，４１５の構成は図７で説明したセンスアンプ１１２，１１３と同様であるので説明は繰返さない。
【０１０７】
図９は、実施の形態２におけるメモリアレイの配置を示した平面図である。
図９を参照して、ビット線５１３，５１４に直交して読出時に活性化されるワード線５１７が設けられる。ワード線５１７に隣接してｎ型不純物領域５６２が帯状に配置されソース線となっている。ｎ型不純物領域５６２の上に重なるようにディジット線５１５が設けられる。ビット線の下には、読出し用のトランジスタのドレインに接続するためのコンタクトホール内の導電性プラグ５１０およびＴＭＲ素子５０６が設けられている。
【０１０８】
ビット線５１３，５１４に直交して、さらに、読出時に活性化されるワード線５１９が設けられる。ワード線５１９に隣接してｎ型不純物領域５６４が帯状に配置されソース線となっている。ｎ型不純物領域５６４の上に重なるようにディジット線５１６が設けられる。ビット線の下には、読出し用のトランジスタのドレインに接続するためのコンタクトホール内の導電性プラグ５１２およびＴＭＲ素子５０８が設けられている。
【０１０９】
図１０は、図９におけるＣ−Ｃ断面の構造を示した断面図である。
図１０を参照して、Ｐ基板５５５の主表面上には素子分離のための絶縁膜５５０〜５５２と、ｎ型不純物領域５６１〜５６４とが形成されている。ｎ型不純物領域５６１と５６２の間の領域の上部にはゲート酸化膜５７１が形成され、その上にゲート電極となるワード線５１７が形成されている。ｎ型不純物領域５６３，５６４の間の領域の上部にはゲート酸化膜５７３が形成されその上にワード線５１９が形成される。ワード線５１７，５１９はたとえばポリシリコンによって形成される。
【０１１０】
ワード線５１７，５１９の上部には、ディジット線５１５，５１６が形成される。ｎ型不純物領域５６１の上部には層間絶縁膜にコンタクトホールが設けられその内部に導電性のプラグ５１０が設けられる。同様にｎ型不純物領域５６３の上部の絶縁膜にはコンタクトホールが設けられ、その内部に導電性のプラグ５１２が形成されている。プラグ５１０，５１２の上部にそれぞれ金属配線５８１，５８２が設けられる。金属配線５８１，５８２の上部にＴＭＲ素子５０６，５０８がそれぞれ設けられ、その上に共通に接続されるビット線５０１が形成されている。なお、金属配線５８１，５８２は、図９では、ビット線５１４の下にちょうど隠れるように配置されている。
【０１１１】
再び図８を参照して、ビット線はＩＯ線ＬＩＯ０〜ＬＩＯ３の配置される両側にＩＯ線と直交する方向に配置される。センスアンプに接続される１対のビット線がＩＯ線の両側に配置されるこのような構造は、オープンビット線構造と呼ばれる。図では、説明のために簡略化しているが、一般には多数のビット線がＩＯ線に接続される。各メモリセルには、ワード線が１本配置されており、ワード線は読出時に導通するスイッチトランジスタのゲートとなっている。
【０１１２】
メモリセル４０５，４０６の保持しているデータを読出す場合には、ワード線４１７とワード線４１９とを活性化させる。ワード線４１７とワード線４１９は、ＩＯ線ＬＩＯ０〜ＬＩＯ３を挟んで互いに反対側のメモリアレイに属している。コラム選択線４１３を活性化し、ビット線に電圧をかけると、各メモリセルの抵抗に応じた電流がビット線を介してＩＯ線ＬＩＯ０−ＬＩＯ３に流れる。ここで、セレクタ４１６は、図６で説明したセレクタ１１１と同様の構成を有しており、選択線３０１，３０４が活性化される。
【０１１３】
すると入力ノードＳＡ０−ｒｅｆ，ＳＡ１−ｒｅｆには参照セル４１１，４１２に流れる電流の平均値がともに流れる。そして入力ノードＳＡ０−ｄａｔ，ＳＡ１−ｄａｔにはそれぞれメモリセル４０５，４０６を流れる電流が流れる。したがって、参照信号は、“Ｈ”データを保持した場合の電流値と“Ｌ”データを保持した場合の電流値の中間となるので、メモリセルのデータを判定することができる。なお、メモリセル４０９，４１０の保持データを読む場合には、参照メモリセル４０７，４０８に電流が流れ同様に読出が行なわれる。
【０１１４】
セレクタ４１６の内部のノードの接続は読出メモリセルがＩＯ線のどちら側に配置される領域に位置するかによる。実施の形態２の場合には、ＩＯ線ＬＩＯ０〜ＬＩＯ３の左側のアレイ４２３にあるメモリセルのデータを読出す場合には、セレクタ４１６の選択線３０１，３０４が活性化される。逆に、ＩＯ線ＬＩＯ０〜ＬＩＯ３の右側のメモリアレイ４２１内のメモリセルのデータを読出す場合には、セレクタ４１６では選択線３０２，３０３が選択される。
【０１１５】
実施の形態２では、各メモリセルを通るワード線すなわちトランジスタゲートの数は１本であるため、ゲートピッチを緩和することができ、歩留りの向上とセルの縮小によるコストの削減が可能である。
【０１１６】
［実施の形態３］
実施の形態１，実施の形態２では、参照メモリセルに、“Ｈ”または“Ｌ”データを保持したが、セル素子自体は一方の論理値を保持しておき、参照メモリセルを通過する電流を“Ｈ”データと“Ｌ”データの中間値に対応する電流ＩＭとなるようにする方法でも構わない。
【０１１７】
図１１は、参照セルのＴＭＲ素子の設定値を等しくし、参照セルに電流ＩＭを流す説明するための図である。
【０１１８】
図１１を参照して、たとえば参照メモリセル１０２ａ，１０３ａのトランジスタＴ１ａ，Ｔ２ａの導通抵抗Ｒ１ａ，Ｒ２ａを他のメモリセルと異なるようにゲート幅を調整したりゲート長を調整したりすればこれが可能である。
【０１１９】
たとえば、ＴＭＲ素子のサイズを参照メモリセル１０２ａ，１０３ａとデータ記憶用メモリセル１２６，１２９とで同じにしておく。そして、トランジスタＴ１ａ，Ｔ２ａのゲートを記憶用メモリセル１２６，１２９内部のトランジスタに比べて細らせる。すると、ＴＭＲ素子に同じデータが保持されていれば、参照メモリセル１０２ａ，１０３ａの抵抗値は、データ記憶用メモリセル１２６，１２９の抵抗値よりも大きくなる。その上で、参照メモリセル１０２ａ，１０３ａの両方にＴＭＲ素子の抵抗が小さくなる側のデータを書込む。その際予めＲ１ａ，Ｒ２ａの値をそれぞれ調整することにより、参照メモリセル１０２ａ，１０３ａの各抵抗値を中間値に設定しておく。この中間値は、データ記憶用メモリセルに“Ｈ”データを保持した場合の抵抗値とデータ記憶用メモリセルに“Ｌ”データを保持した場合の抵抗値との平均値とするのが望ましい。このとき、参照メモリセルには、電流ＩＭが流れる。この電流は、ＩＨ＋ＩＬの２分の１である。
【０１２０】
なお、参照メモリセルの抵抗値の調整は、トランジスタのゲートを細らせることに限定されるものではない。他にもトランジスタのゲート長を長くしたり、トランジスタに直列に不純物領域による抵抗を挿入する等、抵抗値の調整はメモリセルにおいて読出時の電流が流れる経路に存在する素子の抵抗値を増大させるもの、抵抗素子を追加するものであればよい。
【０１２１】
このようにしても参照電流Ｉｒｅｆは、データ記憶用メモリセルに“Ｈ”データを保持した場合の電流値と“Ｌ”を保持した場合に流れる電流値の中間値となる。この場合、参照メモリセルの抵抗性素子に記憶させる論理値が１種類でよい。
【０１２２】
［実施の形態４］
実施の形態１，実施の形態２では、参照メモリセルに、“Ｈ”または“Ｌ”データを保持したが、セル素子自体は一方の論理値を保持しておき、通過する電流のみメモリセルの“Ｈ”データまたは“Ｌ”データに対応する電流となるようにする方法でも構わない。
【０１２３】
図１２は、参照セルのＴＭＲ素子の設定値を等しくし、参照セルに電流ＩＨ，ＩＬを流す説明するための図である。
【０１２４】
図１２を参照して、たとえば参照メモリセル１０２ｂ，１０３ｂのトランジスタＴ１ｂ，Ｔ２ｂの導通抵抗Ｒ１ｂ，Ｒ２ｂを他のメモリセルと異なるようにゲート幅を調整したりゲート長を調整したりすればこれが可能である。
【０１２５】
たとえば、ＴＭＲ素子のサイズを参照メモリセル１０２ｂ，１０３ｂ、データ記憶用メモリセル１２６，１２９ですべて同じにしておく。そして、トランジスタＴ１ａ，Ｔ２ａの一方のゲートは記憶用メモリセル１２６，１２９内部のトランジスタと同じにし、他方のゲートは記憶用メモリセル１２６，１２９内部のトランジスタに比べて細らせる。
【０１２６】
すると、ＴＭＲ素子に同じデータが保持されていれば、ゲートを細らせた参照メモリセル全体の抵抗値は、ゲートを細らせていないメモリセルの抵抗値よりも大きくなる。その上で、参照メモリセル１０２ｂ，１０３ｂの両方にＴＭＲ素子の抵抗が小さくなる側のデータを書込む。
【０１２７】
その際予めトランジスタのゲートを細らせている側の導通抵抗Ｒ１ｂ，Ｒ２ｂの値を調整することにより、参照セル全体としての抵抗値をデータ記憶用のメモリセルの抵抗が大きくなった場合と等しくなるように設定しておく。そうすれば、参照メモリセル１０３ａに電流ＩＬを流し、参照メモリセル１０３ｂに電流ＩＨを流すことができる。
【０１２８】
このようにしても参照電流Ｉｒｅｆは、データ保持用のメモリセルに“Ｈ”データを保持した場合の電流値ＩＨと“Ｌ”を保持した場合に流れる電流値ＩＬの中間値となる。この場合も、参照メモリセルの抵抗性素子に記憶させる論理値が１種類でよい。
【０１２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３０】
【発明の効果】
請求項１〜３に記載の不揮発性記憶装置は、参照メモリセル行を１行設けておけばよいので、参照メモリセルがメモリアレイに占める面積を低減させることができる。
【０１３１】
請求項４〜６に記載の不揮発性記憶装置は、請求項２に記載の不揮発性記憶装置の奏する効果に加えて、参照メモリセルの抵抗性素子に記憶させる論理値が１種類でよい。
【０１３２】
請求項７に記載の不揮発性記憶装置は、請求項１に記載の不揮発性記憶装置の奏する効果に加えて、ノイズに対する耐性が高い。
【０１３３】
請求項８に記載の不揮発性記憶装置は、請求項１に記載の不揮発性記憶装置の奏する効果に加えて、ゲートピッチ緩和による歩留まりの向上とメモリセルサイズの縮小とが可能である。
【０１３４】
請求項９〜１１に記載の不揮発性記憶装置は、請求項１に記載の不揮発性記憶装置の奏する効果に加えて、同一のセンスアンプを使用して異なるビット線に接続される参照メモリセルを使用することができる。
【０１３５】
請求項１２に記載の不揮発性記憶装置は、請求項１に記載の不揮発性記憶装置の奏する効果に加えて、ＭＲＡＭにおいて、参照メモリセルがメモリアレイに占める面積を低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の不揮発性記憶装置１の構成を示す概略ブロック図である。
【図２】図１におけるメモリアレイ１０および読出／書込制御回路３０の読出に関連する構成を示す図である。
【図３】図２に示したメモリアレイ１０のメモリセルのレイアウトを説明するための平面図である。
【図４】図３におけるＡ−Ａ断面を示した断面図である。
【図５】図３におけるＢ−Ｂ断面の構造を示す断面図である。
【図６】図２におけるセレクタ１１１の構成を示した回路図である。
【図７】図２におけるセンスアンプ１１２，１１３の判定動作を説明するための回路図である。
【図８】実施の形態２におけるメモリアレイの説明をするための回路図である。
【図９】実施の形態２におけるメモリアレイの配置を示した平面図である。
【図１０】図９におけるＣ−Ｃ断面の構造を示した断面図である。
【図１１】参照セルのＴＭＲ素子の設定値を等しくし、参照セルに電流ＩＭを流す説明するための図である。
【図１２】参照セルのＴＭＲ素子の設定値を等しくし、参照セルに電流ＩＨ，ＩＬを流す説明するための図である。
【図１３】従来の、ＴＭＲ現象が生じる磁気トンネル接合を有する薄膜の模式図である。
【図１４】磁化反転を説明するためのアステロイド曲線を示した図である。
【図１５】ＭＲＡＭのメモリセルの平面的な配置を示した図である。
【図１６】従来のＭＲＡＭメモリセルの模式図である。
【図１７】複数のＴＭＲ素子を参照セルとして参照信号を作る場合の問題点を説明するための第１の図である。
【図１８】複数のＴＭＲ素子を参照セルとして参照信号を作る場合の問題点を説明するための第２の図である。
【図１９】参照セルと読出対象のメモリセルの各々のＴＭＲ素子の両端に同じ電圧をかけて参照信号を作る例を説明するための図である。
【符号の説明】
１　不揮発性記憶装置、５　コントロール回路、１０，４２１，４２３　メモリアレイ、２０　行デコーダ、２５　列デコーダ、３０　書込制御回路、１０１〜１０４，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，４０７，４０８，４１１，４１２　参照メモリセル、１０５〜１０８，２１７〜２２０，４１７〜４２０，５１７，５１９，ＷＬ　ワード線、１０９，４１３　コラム選択線、１１０　接続部、１１１，４１６　セレクタ、１１２，１１３，４１４，４１５　センスアンプ、１１４　増幅部、１２０　参照メモリセル行、１２１　メモリセル行、１２２〜１２５，２１３，２１４，４０１〜４０４，５０１，５１３，５１４，ＢＬ　ビット線、１２６〜１２９，２０１，４０５，４０６，４０９，４１０　メモリセル、１３１〜１３４，３１１〜３１８　選択ゲート、２０５〜２０８，５０６，５０８　ＴＭＲ素子、２０９〜２１２，５１０，５１２　プラグ、２１５，２１６，５１５，５１６　ディジット線、２５０〜２５２，２９０，２９１，５５０　絶縁膜、２５５，５５５　基板、２６１〜２６６，５６１〜５６４　ｎ型不純物領域、２７１〜２７４，５７１，５７３　ゲート酸化膜、２８１，２８２，２８３，２８４，５８１，５８２　金属配線、３０１〜３０４　選択線、３５１，３６１，３７１，３８１　定電流源、３５２，３６２，３７２，３８２抵抗、３５３，３６３，３７３，３８３，Ｔ１ａ，Ｔ２ａ，Ｔ１ｂ，Ｔ２ｂ　トランジスタ、４２２　書込制御回路、４３１〜４３４　選択ゲート、ＬＩＯ０，ＬＩＯ１，ＬＩＯ２，ＬＩＯ３　ＩＯ線、ＭＣ　メモリセル、ＳＬ　ソース線、ＳＷ１〜ＳＷ５　スイッチ、ＷＤＬ　ライトディジット線。

Claims

抵抗値の変化でデータを記憶する抵抗性素子を用いた不揮発性記憶装置であって、
メモリアレイを備え、
前記メモリアレイは、
複数のビット線と、
各前記ビット線に複数個ずつ接続され、外部から入力されるデータを記憶するための複数のメモリセルと、
各前記ビット線に１つずつ接続され、前記複数のメモリセルから読出すデータを判別するための参照値を保持する複数の参照メモリセルとを含み、
入力アドレスに応じて前記複数のメモリセルの一部を選択セルとして選択し、かつ、前記選択セルが接続されるビット線とは異なるビット線に接続される前記複数の参照メモリセルのうちの一部を前記選択セルに対応する複数の選択参照セルとして選択する選択回路と、
前記複数の選択参照セル全体に流れる電流に応じて前記選択セルの読出データの検出動作を行なう読出制御回路をさらに備え、
前記読出制御回路は、前記検出動作時に各前記複数の選択参照セルに与えられる電圧と前記選択セルに与えられる電圧とを等しく保持する、不揮発性記憶装置。
前記読出制御回路は、前記複数の選択参照セル全体に流れる電流から、前記選択セルに第１の論理値が保持された場合に流れる第１の電流値と前記選択セルに第１の論理値とは異なる第２の論理値が保持された場合に流れる第２の電流値の中間の参照電流値を導出し、前記参照電流値と前記選択セルに流れる電流値との比較を行なう、請求項１に記載の不揮発性記憶装置。
前記複数の選択参照セルのうちの第１の参照セルは、前記第１の論理値を保持する第１の抵抗性素子を有し、
前記複数の選択参照セルのうちの第２の参照セルは、前記第２の論理値を保持する第２の抵抗性素子を有する、請求項２に記載の不揮発性記憶装置。
前記複数の選択参照セルのうちの第１の参照セルは、前記メモリセルに前記第１の論理値を保持させた場合の抵抗値と前記第２の論理値を保持させた場合の抵抗値の中間の抵抗値を有する、請求項２に記載の不揮発性記憶装置。
前記複数の選択参照セルのうちの第１、第２の参照セルは、前記メモリセルに前記第１の論理値を保持させた場合の抵抗値と前記第２の論理値を保持させた場合の抵抗値にそれぞれ対応する抵抗値を有し、
前記第１の参照セルは、
第３の論理値を保持する第１の抵抗性素子と、
前記第１の抵抗性素子と直列接続され、前記第１の抵抗性素子との抵抗値の和が前記第１の論理値に対応する抵抗値となる第１のスイッチ素子とを有し、
前記第２の参照セルは、
前記第３の論理値を保持する第２の抵抗性素子と、
前記第２の抵抗性素子と直列接続され、前記第２の抵抗性素子との抵抗値の和が前記第１の論理値に対応する抵抗値となる第２のスイッチ素子とを有する、請求項２に記載の不揮発性記憶装置。
前記複数の選択参照セルのうちの第１、第２の参照セルの各々は、前記第１の論理値と前記第２の論理値の中間値に対応する抵抗値を有し、
前記第１の参照セルは、
第３の論理値を保持する第１の抵抗性素子と、
前記第１の抵抗性素子と直列接続され、前記第１の抵抗性素子との抵抗値の和が前記中間値に対応する抵抗値となる第１のスイッチ素子とを有し、
前記第２の参照セルは、
前記第３の論理値を保持する第２の抵抗性素子と、
前記第２の抵抗性素子と直列接続され、前記第２の抵抗性素子との抵抗値の和が前記中間値に対応する抵抗値となる第２のスイッチ素子とを有する、請求項２に記載の不揮発性記憶装置。
前記複数のビット線のうちの第１のビット線は、前記選択セルに接続され、
前記複数のビット線のうちの第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、前記第１のビット線と隣接して平行に配置される、請求項１に記載の不揮発性記憶装置。
前記複数のビット線のうちの第１のビット線は、前記選択セルに接続され、
前記複数のビット線のうちの第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、前記第１のビット線の延長線上および前記延長線に対する平行線上のいずれかに配置される、請求項１に記載の不揮発性記憶装置。
前記複数のビット線のうちの第１のビット線は、前記選択セルに接続され、
前記複数のビット線のうちの第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、
前記読出制御回路は、
第１のセンスアンプ回路と、
アドレス信号に応じて前記第１、第２のビット線を前記第１のセンスアンプ回路に接続する接続回路とを含む、請求項１に記載の不揮発性記憶装置。
前記第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、前記第１のビット線と隣接して平行に配置され、
前記接続回路は、
前記第２のビット線に接続されるメモリセルの１つと前記第１のビット線に接続される参照メモリセルとがそれぞれ前記選択セル、前記選択参照セルとして選択されるアドレス信号が入力されたときには、前記第１、第２のビット線を入れ換えて前記第１のセンスアンプ回路に接続する、請求項９に記載の不揮発性記憶装置。
前記第２のビット線は、前記複数の選択参照セルのうちの１つに接続され、前記第１のビット線の延長線上および前記延長線に対する平行線上のいずれかに配置され、
前記接続回路は、
前記第２のビット線に接続されるメモリセルの１つと前記第１のビット線に接続される参照メモリセルとがそれぞれ前記選択セル、前記選択参照セルとして選択されるアドレス信号が入力されたときには、前記第１、第２のビット線を入れ換えて前記第１のセンスアンプ回路に接続する、請求項９に記載の不揮発性記憶装置。
前記複数のメモリセルの各々は、
前記抵抗性素子として、記憶データに応じた方向に磁化される磁気抵抗素子を有し、
前記磁気抵抗素子の電気抵抗は、磁化方向に応じて変化する、請求項１に記載の不揮発性記憶装置。