KR100802262B1 - 자기저항램과 그의 셀 및 셀 어레이 - Google Patents

자기저항램과 그의 셀 및 셀 어레이 Download PDF

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Abstract

본 발명은 게이트 메탈 전극과 서브 채널 사이에 MTJ(Magnetic Tunnel Junction, 이하 'MTJ'라 함)를 구비하여 데이터를 리드/라이트 하는 자기저항램(Magnetoresistive random access memory, 이하 'MRAM' 이라 함), 최소한 하나 이상의 MRAM 셀들이 비트라인과 워드라인에 구성되는 MRAM 셀 어레이, 및 최소한 둘 이상의 데이터를 기억하는 MRAM 셀에 관한 것이다. 따라서, MRAM 셀을 간단한 구조로 구성할 수 있어서 그의 셀 어레이와 MRAM의 구조가 개선되면서 그를 위한 공정이 개선될 수 있으며, MRAM의 셀 사이즈를 줄이고 센싱 마진을 개선하는 효과를 갖는다.

Description

자기저항램과 그의 셀 및 셀 어레이{Magnetoresistive RAM, cell and array thereof}
도 1은 종래의 MRAM 셀 어레이를 나타낸 도면.
도 2a, 도 2b는 일반적인 MTJ의 구성도.
도 3a, 도 3b는 본 발명에 따른 MRAM 셀의 구조를 나타내는 단면도
도 4는 본 발명에 따른 MRAM 소자의 심벌 예시도
도 5는 본 발명에 따른 MRAM 소자의 전압 대 전류 특성을 나타내는 그래프
도 6은 본 발명에 따른 MRAM 셀 어레이의 실시예를 나타내는 회로도
도 7은 본 발명에 따른 MRAM 셀 어레이의 리드시 동작 타이밍도
도 8은 본 발명에 따른 MRAM 셀 어레이의 라이트시 동작 타이밍도
도 9는 본 발명에 따른 MRAM 셀을 이용한 셀 어레이의 다른 실시예를 나타내는 회로도
본 발명은 자기저항 램(Magnetoresistive random access memory, 이하 'MRAM' 이라 함)에 관한 것으로서, 특히 게이트 메탈 전극과 서브 채널 사이에 MTJ(Magnetic Tunnel Junction, 이하 'MTJ'라 함)를 구비하여 데이터를 리드/라이트 하는 MRAM(Magnetoresistive random access memory, 이하 'MRAM' 이라 함), 최소한 하나 이상의 MRAM 셀들이 비트라인과 워드라인에 구성되는 MRAM 셀 어레이, 및 최소한 둘 이상의 데이터를 기억하는 MRAM 셀에 관한 것이다.
대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용한 MRAM을 개발하고 있다.
MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다.
이러한 MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction)등 여러 가지 셀 종류로 구성된다.
즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다.
먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 구현된다.
그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다 는 현상을 이용해 구현된다.
이러한 종래의 MRAM은 도 1과 같이 하나의 스위칭 소자와 하나의 MTJ를 갖는 1T+1MTJ 구조를 갖는다.
구체적으로, MRAM 셀은 복수개의 워드라인 WL1~WL4과 복수개의 비트라인 BL1,BL2 및 이들에 의하여 선택되는 셀(1)을 구비하며, 복수개의 비트라인 BL1, BL2과 연결되는 센스 앰프 SA1, SA2를 구비한다.
여기에서 MTJ는 도 2a 및 도 2b와 같은 구조로 동작된다.
구체적으로, MTJ는 자유 강자성층(Free magnetic layer;2)과, 터널 접합층(Tunnel junction layer;3) 및 고정 강자성층(Fixed magnetic layer;4)이 적층되어 이루어진다. 여기에서, 자유 강자성층(2)과 고정 강자성층(4)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(3)은 Al2O3와 같은 재질을 갖는다.
그리고, 자유 강자성층(2)과 고정 강자성층(4)은 서로 다른 두께를 가지며, 그에 따라서 고정 강자성층(4)은 강한 자기장에서 자기 분극 상태가 변화되고, 자유 강자성층(2)은 약한 자기장에서 자기 분극 상태가 변화된다.
도 2a에서 자유 강자성층(2)과 고정 강자성층(4)은 자화 방향이 같으며, 이 경우 센싱 전류가 커진다. 그리고, 도 2b에서 자유 강자성층(2)과 고정 강자성층(4)은 자화 극성 방향이 반대이므로 센싱전류가 작다.
여기에서, 자유 강자성층(2)은 외부 자장에 의해 자화 극성 방향이 바뀌며, 이 자유 강자성층(2)의 자화 극성 방향에 따라 "0" 또는 "1"의 정보가 기억된다.
따라서, 라이트시에는 고정강자성층(4)은 자기 분극 상태가 변하지 않고 자유강자성층(2)만 자기 분극 상태가 변화되는 자기장만 발생시킨다.
그러나, 상술한 바와 같이 동작되는 종래의 MRAM 셀은 1T+1MTJ 구조를 가지므로 셀 구조가 복잡하다. 그러므로, 복잡한 구조의 셀을 구현하기 위한 공정이 어렵다. 또한, 종래의 MRAM 셀은 그 구조적 문제점으로 인하여 셀 사이즈 면에서도 불리하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 본 발명의 목적은 MTJ 소자를 스위칭 소자의 게이트에 결합시킴으로써 둘 이상의 데이터를 기억하는 구조가 간단한 MRAM 셀을 구현하고, 셀 사이즈 부담이 적은 MRAM을 구현함에 있다.
본 발명의 다른 목적은 MTJ를 채용한 바이폴라 타입의 MRAM 셀을 이용하여 MRAM 셀 어레이와 MRAM을 구현함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 MRAM은 복수 개의 워드라인 및 비트라인, 상기 각 비트라인 별로 연결되어 상기 비트라인에 공급되는 전류를 센싱하여 데이터로 출력하는 복수 개의 센스 앰프 및 상기 각 워드 라인과 상기 각 비트라인 단위에 대응되게 구성되며, 상기 워드라인과 연결되는 게이트에 MTJ가 결합되어 상기 워드 라인에 공급되는 전류의 극성에 의하여 데이터가 라이트 되고 상기 MTJ의 자화 방향에 따른 데이터에 대응되는 전류를 상기 비트라인으로 출력하여 상 기 데이터를 리드하는 MRAM 셀을 구비한다.
그리고, 여기에서, 상기 워드라인과 상기 비트라인의 전류의 크기를 조절하여 둘 이상의 데이터를 상기 MTJ에 저장시킬 수 있다.
또한, 본 발명에 따른 MRAM은, 복수 개의 워드라인 및 워드라인바, 복수 개의 비트라인 및 비트라인 바, 상기 각 비트라인과 비트라인 바의 쌍 별로 공통으로 연결되어 상기 각 비트라인과 비트라인 바의 쌍에 공급되는 전류를 센싱하여 데이터로 출력하는 복수 개의 센스 앰프, 제 1 게이트에 제 1 MTJ가 구성되며, 상기 각 워드라인과 상기 각 비트라인 단위에 대응되게 구성되어 데이터를 리드 및 라이트 하는 제 1 MRAM 셀과, 제 2 게이트에 제 2 MTJ가 구성되며, 상기 각 워드라인바와 상기 각 비트라인바 단위에 대응되게 구성되어 상기 제 1 MRAM 셀에 저장된 데이터와 반대 데이터를 리드 및 라이트 하는 제 2 MRAM 셀을 구비하는 메모리 셀을 구비한다.
본 발명에 따른 MRAM 셀은, 절연막 상부 막질에 형성된 게이트 컨택 영역과 그 상부의 워드라인 사이에 데이터 라이트 및 리드를 위한 MTJ가 구성됨으로써, 상기 워드 라인에 공급되는 전류의 극성에 따라서 MTJ 자화 상태 변화에 따른 데이터의 라이트가 이루어지고, 일정한 트리거 전압 상태에서 상기 MTJ의 자화 상태에 따라 다르게 발생되는 터널링 전류에 의하여 드레인에서 소스로 흐르는 전류의 양이 결정되어 데이터의 리드가 이루어진다.
본 발명에 따른 MRAM 셀 어레이는, 워드 라인과 연결되는 게이트에 자화 상태 변화에 따른 데이터 리드 및 라이트가 이루어지는 MTJ가 구성되는 MRAM 셀이 하나의 비트라인과 하나의 워드 라인에 연결되어 메모리 셀을 이루고, 상기 메모리 셀은 로오와 컬럼으로 복수 개 반복 연결된다.
또한, 본 발명에 따른 MRAM 셀 어레이는, 워드 라인과 연결되는 게이트에 자화 상태 변화에 따른 데이터 리드 및 라이트가 이루어지는 제 1 MTJ가 구성되는 제 1 MRAM 셀이 하나의 비트라인과 하나의 워드 라인에 연결되고, 워드 라인바와 연결되는 게이트에 자화 상태 변화에 따른 데이터 리드 및 라이트가 이루어지는 제 2 MTJ가 구성되는 제 2 MRAM 셀이 하나의 비트 라인바와 하나의 워드 라인바에 연결되어 메모리 셀을 이루고, 상기 메모리 셀은 로오와 컬럼으로 복수 개 반복 연결된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
본 발명은 MRAM 셀을 형성하기 위하여 구성되는 스위칭 소자의 게이트에 MTJ를 채용한 것으로서, 게이트 메탈 전극과 서브채널 사이에 MTJ를 구성하고, MTJ(15)의 자화 방향에 따라 다른 양의 전류가 흐르게 하여 스위칭 소자의 드레인과 소스 사이의 전류를 제어함으로써 둘 이상의 데이터를 기억하는 MRAM 셀을 구성한다.
도 3a와 도 3b를 참조하면, 본 발명에 따른 MRAM 셀은 기판인 절연층(34) 상부에 소스 컨택 영역(31), 드레인 컨택 영역(32)을 형성하기 위한 N+ 영역과 게이트 컨택 영역(33)을 형성하기 위한 P+ 영역을 갖는 컨택층(35)이 형성된다.
그리고, 게이트 컨택 영역(33) 상부에는 배리어 막질(20)이 형성되고, 배리어 막질(20) 상부에 자유 강자성층(11), 터널 접합층(12), 고정 강자성층(13)으로 이루어진 MTJ(15)가 적층되며, MTJ(15) 상부에 워드라인과 연결되는 게이트 메탈 전극(10)이 형성된다. 여기에서 게이트 메탈 전극(10)은 상술한 바와 같이 워드 라인에 연결되고, 소스 컨택 영역(31)은 비트라인에 연결된다.
도 3a 및 도 3b의 MRAM 셀은 스위칭 소자인 MOS 트랜지스터의 게이트에 MTJ(15)가 결합된 구조이다.
이와 같은 구조를 갖는 본 발명에 따른 MRAM 셀은 도 4와 같은 심벌로 표현될 수 있다.
한편, 도 3a, 도 3b의 MRAM 셀은 MTJ(15)의 자유 강자성층(11)의 자화 방향에 따라 로직 "1" 또는 로직 "0"의 데이터를 기억하며, 도 3a는 로직 "1"을 기억하는 자화상태를 예시한 것이고, 도 3b는 로직 "0"를 기억하는 자화 상태를 예시한 것이다.
MRAM 셀의 라이트 동작은 소스 컨택 영역(31)에 일정한 트리거 전압이 인가된 상태에서 게이트 메탈 전극(10)을 통하여 라이트 전류를 생성하기 위한 일정 레벨의 전압이 인가됨으로써 수행된다.
이때 게이트 메탈 전극(10)에 인가되는 전압의 레벨에 따르는 라이트 전류의 극성에 따라서 MTJ(15)의 자유 강자성층(11)의 자화 극성이 결정된다. 이로써 게이트 메탈 전극(10)에 공급되는 전류의 극성에 따라서 도 3a 및 도 3b와 같은 구조를 갖는 MRAM 셀은 논리 "0"와 논리 "1"을 저장한다.
그리고, MRAM 셀의 리드 동작은 MTJ(15)의 자유 강자성층(11)의 자화 극성 방향에 따라서 조절되는 전류의 양을 센싱함으로써 이루어진다.
구체적으로, 스위칭 소자의 게이트의 메탈 전극(10)과 서브 채널(소스 컨택 영역(31) 사이에 흐르는 I1은 MTJ(15)의 자화 극성 방향에 따라 그 양이 달라지며, 그에 따라서 드레인 컨택 영역(31)에서 소스 컨택 영역(32)으로 흐르는 전류 I2의 양이 달라진다.
즉, 게이트 메탈 전극(10)에 일정한 트리거 전압이 인가되고, 소스 컨택 영역(31)으로 일정한 센싱 전압이 인가되면, MTJ(15)에 터널링 전류(전류 I1)가 흐른다. 이때 고정 강자성층(13)과 자유 강자성층(11)의 자화 극성 방향이 도 3a와 같이 같으면 전류 I1 양이 크고, 고정 강자성층(13)과 자유 강자성층(11)의 자화 극성 방향이 도 3b와 같이 반대이면 전류 I1 양이 적다. 그에 따라서 드레인 컨택 영역(32)에서 소스 컨택 영역(31)으로 흐르는 전류 I2의 양의 많고 적음을 감지하여 자유 강자성층(11)의 자화 방향이 감지되고, 저장된 정보가 센싱된다.
참고로, 도 5는 도 3a, 도 3b에 도시된 스위칭 소자의 자화 방향에 따라서 전류 I2의 크기가 변화됨을 나타내는 그래프이다.
워드라인 전압 즉 게이트 메탈 전극(10)에 일정한 트리거 전압이 인가된 상태에서 전류 I2가 많이 출력되면 데이터가 로직 "1"로 저장된 것이고, 전류 I2가 적게 출력되면 데이터가 로직 "0"로 저장된 것이다.
한편, 도 6은 도 3a 및 도 3b의 구조를 갖는 MRAM 셀을 어레이로 구성한 예와 반도체 메모리 장치를 구현한 예를 나타낸 것이다.
도 6의 실시예는 복수개의 워드라인 WL1, WL2 …과 복수개의 비트라인 BL1,BL2 … 을 구비하고, 복수개의 비트라인 BL1, BL2 … 에는 각각 센스앰프 SA1, SA2 … 가 구성되며, 각 워드라인과 비트라인이 매트릭스 형태로 교차되는 각 교차점에 하나씩 형성되는 각 메모리 셀은 하나의 MRAM 셀(100)로 구성된다.
그리고, 하나의 로오에 해당하는 복수 개의 MRAM 셀 어레이는 동일한 워드라인을 공유하며, 하나의 컬럼에 해당하는 복수 개의 MRAM 셀 어레이는 동일한 비트라인을 공유한다. 여기에서 각 MRAM 셀의 드레인이 워드라인에 연결되며, 각 MRAM 셀의 소스가 비트라인에 연결된다. 그에 따라서, 로오 단위 별 또는 컬럼 단위 별로 워드라인 신호 또는 비트라인 신호가 공유된다. 그리고, 각 컬럼에 대해서 하나의 센스 앰프가 대응된다.
상술한 바와 같은 구조를 갖는 MRAM 셀 어레이가 채용된 MRAM의 실시예의 동작을 도 7 및 도 8을 참조하여 설명한다.
도 7을 참조하여 MRAM 셀 어레이의 리드 모드에서 동작을 설명하면, 리드 모드는 초기 구간 t0, 메모리 셀 선택 구간 t1, 센스 앰프 인에이블 구간 t2, 리드 종료 구간 t3으로 구분된다.
초기 구간 t0에서 비트라인들과 워드 라인들에는 데이터를 리드 또는 라이트 하지 않는 로우 레벨 전압이 유지되고, 센스 앰프는 디스에이블 상태이다.
그 후 메모리 셀 선택 구간 t1에서, MRAM 셀에 저장된 데이터를 리드하기 위하여, 데이터가 저장된 어드레스에 해당하는 MRAM 셀에 연결된 워드라인 WL(WL1, WL2 … 를 대표하여 칭함)과 비트라인 BL(BL1, BL2 … 를 대표하여 칭함)이 선택된다.
메모리 셀 선택 구간 t1에서 선택된 워드 라인에는 일정 트리거 전압이 인가 되고, 선택되지 않은 워드 라인에는 그라운드 전압이 인가된다. 그리고, 선택된 비트라인에는 일정한 레벨의 센싱 전압이 인가된다.
이때 비트라인 BL에 연결된 센스 앰프 SA로 선택된 메모리 셀에 해당하는 MRAM 셀(100)의 데이터가 출력된다.
즉, 데이터는 도 3a 및 도 3b에서 설명된 바와 같이 워드라인 WL을 통하여 게이트 메탈 전극(10)에 트리거 전압이 인가되고, MTJ(15)의 자화 방향에 따라서 전류 I1의 세기가 결정되어 흐른다. 그 결과 논리 "1"인 경우 많은 양의 전류 I2가 MRAM 셀(100)의 소스를 통하여 해당 비트라인 BL로 출력되고, 논리 "0"인 경우 적은 양의 전류 I2가 MRAM 셀(100)의 소스를 통하여 해당 비트라인 BL로 출력된다.
이와 같이 해당 MRAM 셀(100)에 저장된 데이터에 해당하는 양의 전류가 비트라인 BL로 출력되고,비트라인 BL에 센싱되기에 충분한 양의 전류가 출력되면 센스 앰프 인에이블 구간 t2로 진입된다.
센스 앰프 인에이블 구간 t2에서 인에이블 신호 SEN이 일정 레벨로 센스 앰프 SA에 인가되고, 그러면 센스 앰프 SA는 비트라인 BL에 실린 신호를 센싱하고 센싱된 데이터 SA_OUT를 리드 데이터로 출력한다.
결국 비트라인 BL로 공급되는 전류의 양이 많으면 센스 앰프 SA는 로직 "1"로 센싱하고 비트라인 BL로 공급되는 전류의 양이 적으면 센스 앰프 SA는 로직 "0"로 센싱한다.
센스 앰프 SA에는 인에이블 신호 SEN가 일정한 출력시간을 갖는 트리거 신호로 인가되고, 설정된 출력시간이 초과되면 종료 구간 t3으로 진입한다.
종료 구간 t3에서 워드라인 WL과 비트라인 BL을 선택하기 위한 신호와 센스 앰프를 인에이블 하기 위한 신호 SEN이 초기 구간 t0 상태로 복귀된다. 그러므로 MRAM 셀(100)에 저장된 데이터에 대응되는 전류가 해당 비트라인 BL에 출력되는 것이 중지되고, 센싱된 데이터 SA_OUT의 출력도 중지된다.
이와 다르게 도 8을 참조하여 MRAM 셀 어레이의 라이트 모드에서 동작을 설명하면, 라이트 모드는 초기 구간 t0, 메모리 셀 선택 구간 t1, 라이트 종료 구간 t2로 구분된다.
라이트 모드를 위해서 데이터를 라이트 할 MRAM 셀에 연결된 선택된 비트라인 BL에는 먼저 일정 방향으로 전류가 흐르도록 트리거 전압이 인가되고, 이 상태가 초기 구간 t0, 라이트 구간 t1, 라이트 종료 구간 t2 동안 유지된다.
초기 구간 t0에서 선택되는 워드라인 WL과 선택되지 않는 워드라인 WL에는 동일하게 그라운드 전압이 인가되고, 라이트 구간 t1으로 진입되면서 선택된 워드라인 WL에는 일정한 라이트 전류를 생성하기 위한 전압이 인가된다.
워드라인 WL로 공급되는 전류의 극성에 의하여 MRAM 셀의 자유 강자성층(11)의 자화 극성 방향이 결정된다. 즉, 워드라인 WL로 공급되는 전류의 극성에 따라서 MRAM 셀에는 논리 "0", 또는 논리 "1"이 저장된다.
또한, 워드라인 WL과 비트라인 BL의 전류의 크기를 추가적으로 조절함으로써 MRAM에 형성되는 자유 강자성층(11)의 자화 극성 방향이 조금씩 다르게 조정됨으로써 둘 이상의 데이터 저장이 가능하다.
그러므로, MRAM 셀에 데이터를 저장하기 위한 시간이 라이트 구간 t1으로 보 장되고, 그 후 라이트 종료 구간 t2에서 워드 라인에는 그라운드 전압이 인가된다.
한편, MRAM 셀 어레이와 이를 채용하는 MRAM은 도 9와 같이 워드라인 WL, WL_B 쌍을 복수개 구비하고, 비트라인 BL, BL_B 쌍을 복수개 구비한다. 그리고, 각 비트라인 BL, BL_B는 동일한 센스 앰프 SA에 연결된다. 그리고, 워드라인 WL과 비트라인 BL의 교차점에 구성되는 MRAM 셀(100a)과, 워드라인 WL_B와 비트라인 BL_B의 교차점에 구성되는 MRAM 셀(100b)이 하나의 메모리 셀을 이룬다.
그리고, 하나의 로오에 워드라인 WL과 WL_B이 포함되며, 하나의 로오에 포함되는 MRAM(100a) 셀은 동일한 워드라인 WL을 공유하며, 이와 동일한 로오에 포함되는 MRAM 셀(100b)은 동일한 워드라인 WL_B를 공유한다. 마찬가지로, 하나의 컬럼에 비트라인 BL, BL_B가 포함되며, 하나의 컬럼에 포함되는 MRAM 셀(100a)은 동일한 비트라인 BL을 공유하며, 이와 동일한 컬럼에 포함되는 MRAM 셀(100b)은 동일한 비트라인 BL을 공유한다. 각 MRAM 셀(100a, 100b)의 게이트와 드레인은 해당 워드라인 WL 또는 WL_B에 연결되며, 각 MRAM 셀의 소스는 해당 비트라인 BL 또는 BL_B에 연결된다.
그에 따라서 메모리 셀은 한 쌍의 워드라인 WL, WL_B와 한 쌍의 비트라인 BL, BL_B에 연결되는 한 쌍의 MRAM 셀(100a, 100b)로 구성된다.
도 9의 MRAM 셀(100a, 100b)은 서로 반대 데이터를 저장하고, 이들 데이터에 의하여 메모리 셀에 저장된 값이 센스 앰프 SA에서 센싱된다. 따라서, 비트라인 BL,BL_B에 연결된 센스앰프 SA에 기준 셀이 구성될 필요성이 없다.
상술한 도 9의 실시예도 도 7 및 도 8과 같이 리드 및 라이트 동작이 수행된 다.
즉, 리드 모드는 초기 구간 t0, 메모리 셀 선택 구간 t1, 센스 앰프 인에이블 구간 t2, 리드 종료 구간 t3으로 구분된다.
초기 비트라인 메모리 셀 선택 구간 t1으로 진입하면서 워드라인 WL, WLB와 비트라인 BL, BL_B가 선택되고, 선택된 워드라인 WL, WL_B에는 일정 트리거 전압이 인가된다. 그리고, 선택된 비트라인 BL에는 일정한 레벨의 센싱 전압이 인가된다. 이때 비트라인 BL, BL_B에 연결된 센스 앰프 SA로 선택된 메모리 셀에 해당하는 반대되는 데이터들이 각각 출력된다.
데이터는 도 3a 및 도 3b에서 설명된 바와 같이 MRAM 셀(100a, 100b)의 게이트 메탈 전극(10)에 워드라인 WL, WL_B를 통하여 트리거 전압이 인가되고, 각 MTJ(15)의 자화 방향에 따라서 전류 I1의 세기가 결정되어 흐르고, MRAM 셀(100a, 100b)은 전류 I1에 제어된 전류 I2를 출력한다.
만약, 비트라인 BL에 연결된 MRAM 셀(100a)에 논리 "1"이 저장되었다면, 비트라인 BL에는 "1"에 해당하는 전류가 출력되고, 그에 대응되는 비트라인 BL_B에는 "0"에 해당하는 전류가 출력된다.
이와 같이 해당 MRAM 셀(100a, 100b)에 저장된 데이터에 해당하는 양의 전류가 비트라인 BL, BL_B로 출력되고, 비트라인 BL, BL_B에 센싱되기에 충분한 양의 전류가 출력되면 센스 앰프 인에이블 구간 t2로 진입된다.
센스 앰프 인에이블 구간 t2에서 각 비트라인 BL과 BL_B에 출력된 전류는 인에이블 신호 SEN이 인가된 센스 앰프 SA에 의하여 센싱되고, 그 결과 센싱된 데이 터 SA_OUT는 논리 "1"의 리드 데이터를 출력한다. 인에이블 신호 SEN가 유지되는 일정한 출력시간 후 종료 구간 t3으로 진입된다.
한편, 라이트 모드에서 초기 구간 t0, 라이트 구간 t1, 라이트 종료 구간 t2에 걸쳐서 데이터를 라이트할 MRAM 셀에 연결된 비트라인에 일정 방향으로 전류가 흐르도록 트리거 전압이 인가된다.
초기 구간 t0에서 선택되는 워드라인 WL과 선택되지 않는 워드라인WL에는 동일하게 그라운드 전압이 인가되고, 라이트 구간 t1으로 진입되면서 선택된 워드라인 WL에는 일정한 라이트 전류를 생성하기 위한 전압이 인가된다.
워드라인 WL로 공급되는 전류의 극성에 따라서 MRAM 셀의 MTJ(15)의 자유 강자성층(11)의 자화 극성 방향이 결정된다. 즉, 워드라인 WL로 공급되는 전류의 극성에 따라서 MRAM 셀에는 논리 "0", 또는 논리 "1"이 저장된다.
MRAM 셀에 데이터를 저장하는 시간이 라이트 구간 t1으로 보장되고, 그 후 라이트 종료 구간 t2에서 워드라인 WL, WL_B에 그라운드 전압이 인가된다.
또한 워드라인 WL과 비트라인 BL의 전류의 크기를 추가적으로 조절함으로써 MRAM에 형성되는 자유 강자성층(11)의 자화 극성 방향이 조금씩 다르게 조정됨으로써 둘 이상의 데이터 저장이 가능하다.
이상에서 설명한 바와 같이, 본 발명은 MRAM 셀을 간단한 구조로 구성할 수 있어서 그의 셀 어레이와 MRAM의 구조가 개선되면서 그를 위한 공정이 개선될 수 있다.
그리고, 본 발명에 의하여 개선된 구조는 MRAM의 셀 사이즈를 줄이고 센싱 마진을 개선하는 효과를 갖는다.

Claims (17)

  1. 복수개의 워드라인 및 비트라인;
    상기 각 비트라인 별로 연결되어 상기 비트라인에 공급되는 전류를 센싱하여 데이터로 출력하는 복수개의 센스앰프; 및
    상기 각 워드 라인과 상기 각 비트라인 단위에 대응되게 구성되며, 상기 워드라인과 연결되는 게이트에 MTJ가 결합되어 상기 워드 라인에 공급되는 전류의 극성에 의하여 데이터가 라이트되고, 상기 MTJ의 자화 방향에 따른 데이터에 대응되는 전류를 상기 비트라인으로 출력하여 상기 데이터를 리드하는 MRAM 셀을 구비함을 특징으로 하는 MRAM.
  2. 제 1 항에 있어서,
    상기 MRAM 셀의 드레인과 게이트는 상기 MTJ를 통해 상기 워드 라인에 공통으로 연결됨을 특징으로 하는 MRAM.
  3. 제 1 항에 있어서,
    상기 MRAM 셀의 소스와 게이트는 상기 MTJ를 통해 상기 워드 라인에 공통으로 연결됨을 특징으로 하는 MRAM.
  4. 제 1 항에 있어서,
    상기 워드라인과 상기 비트라인의 전류의 크기를 조절하여 둘 이상의 데이터를 상기 MTJ에 저장시킴을 특징으로 하는 MRAM.
  5. 복수개의 워드라인 및 워드라인 바;
    복수개의 비트라인 및 비트라인 바;
    상기 각 비트라인과 비트라인 바의 쌍 별로 공통으로 연결되어 상기 각 비트라인과 비트라인 바의 쌍에 공급되는 전류를 센싱하여 데이터로 출력하는 복수개의 센스 앰프;
    제 1 게이트에 제 1 MTJ가 구성되며, 상기 각 워드라인과 상기 각 비트라인 단위에 대응되게 구성되어 데이터를 리드 및 라이트하는 제 1 MRAM 셀과, 제 2 게이트에 제 2 MTJ가 구성되며, 상기 각 워드라인 바와 상기 각 비트라인 바 단위에 대응되게 구성되어 상기 제 1 MRAM 셀에 저장된 데이터와 반대 데이터를 리드 및 라이트하는 제 2 MRAM 셀을 구비하는 메모리 셀을 구비함을 특징으로 하는 MRAM.
  6. 제 5 항에 있어서,
    상기 제 1 MRAM 셀의 각 드레인과 게이트는 상기 제 1 MTJ를 통해 상기 워드라인과 공통으로 연결되고, 상기 제 2 MRAM 셀의 각 드레인과 게이트는 상기 제 2 MTJ를 통해 상기 워드라인바에 공통으로 연결됨을 특징으로 하는 MRAM.
  7. 제 5 항에 있어서,
    상기 제 1 MRAM 셀의 각 소스와 게이트는 상기 제 1 MTJ를 통해 상기 워드라인과 공통으로 연결되고, 상기 제 2 MRAM 셀의 각 소스와 게이트는 상기 제 2 MTJ를 통해 상기 워드라인 바에 공통으로 연결됨을 특징으로 하는 MRAM.
  8. 제 5 항에 있어서,
    상기 제 1 MRAM 셀 및 제 2 MRAM 셀의 데이터 리드는,
    특정된 상기 워드라인과 상기 비트라인을 선택하고, 상기 워드라인에 인가되는 트리거 전압에 의하여 상기 제 1 MTJ의 자화 상태에 따라 양이 제어되는 제 1 전류가 상기 비트라인에 공급되고, 특정된 상기 워드라인 바와 상기 비트라인 바를 선택하고, 상기 워드라인 바에 인가되는 트리거 전압에 의하여 상기 제 2 MJT의 자화 상태에 따라 양이 제어되는 제 2 전류가 상기 비트라인 바에 공급되며, 상기 센스 앰프가 상기 제 1 및 제 2 전류를 센싱하여 이루어짐을 특징으로 하는 MRAM.
  9. 제 5 항에 있어서,
    상기 제 1 MRAM 셀 및 제 2 MRAM 셀의 데이터 라이트는,
    특정된 상기 비트라인이 선택된 상태에서 상기 워드 라인에 공급되는 전류의 극성에 따라서 상기 제 1 MTJ의 자화 상태가 결정되어 그에 대응되는 데이터가 저장되고, 특정된 상기 비트라인 바가 선택된 상태에서 상기 워드라인 바에 공급되는 전류의 극성에 따라서 상기 제 2 MJT의 자화 상태가 결정되어 그에 대응되는 데이터가 저장됨을 특징으로 하는 MRAM.
  10. 제 5 항에 있어서,
    상기 워드라인과 상기 비트라인의 전류의 크기를 조절하여 둘 이상의 데이터를 상기 제 1 MTJ에 저장시키고, 상기 워드라인 바와 상기 비트라인 바의 전류의 크기를 조절하여 둘 이상의 데이터를 상기 제 2 MJT에 저장시킴을 특징으로 하는 MRAM.
  11. 절연막 상부 막질에 형성된 게이트 컨택 영역과 그 상부의 워드라인 사이에 데이터 라이트 및 리드를 위한 MTJ가 구성됨으로써, 상기 워드 라인에 공급되는 전 류의 극성에 따라서 MTJ 자화 상태 변화에 따른 데이터의 라이트가 이루어지고, 일정한 트리거 전압 상태에서 상기 MTJ의 자화 상태에 따라 다르게 발생되는 터널링 전류에 의하여 드레인에서 소스로 흐르는 전류의 양이 결정되어 데이터의 리드가 이루어짐을 특징으로 하는 MRAM 셀.
  12. 제 11 항에 있어서,
    상기 드레인은 상기 워드 라인과 연결됨을 특징으로 하는 MRAM 셀.
  13. 워드 라인과 연결되는 게이트에 자화 상태 변화에 따른 데이터 리드 및 라이트가 이루어지는 MTJ가 구성되는 MRAM 셀이 하나의 비트라인과 하나의 워드 라인에 연결되어 메모리 셀을 이루고, 상기 메모리 셀은 로오와 컬럼으로 복수 개 반복 연결됨을 특징으로 하는 MRAM 셀 어레이.
  14. 제 13 항에 있어서,
    상기 MRAM 셀의 소스는 상기 비트라인에 연결되고, 게이트는 상기 MTJ를 통해 상기 워드라인에 연결됨을 특징으로 하는 MRAM 셀 어레이.
  15. 제 13 항에 있어서,
    상기 MRAM 셀의 드레인은 상기 비트라인에 연결되고, 게이트는 상기 MTJ를 통해 상기 워드라인에 연결됨을 특징으로 하는 MRAM 셀 어레이.
  16. 워드 라인과 연결되는 게이트에 자화 상태 변화에 따른 데이터 리드 및 라이트가 이루어지는 제 1 MTJ가 구성되는 제 1 MRAM 셀이 하나의 비트라인과 하나의 워드 라인에 연결되고, 워드 라인바와 연결되는 게이트에 자화 상태 변화에 따른 데이터 리드 및 라이트가 이루어지는 제 2 MTJ가 구성되는 제 2 MRAM 셀이 하나의 비트 라인바와 하나의 워드 라인바에 연결되어 메모리 셀을 이루고, 상기 메모리 셀은 로오와 컬럼으로 복수 개 반복 연결됨을 특징으로 하는 MRAM 셀 어레이.
  17. 제 16 항에 있어서,
    상기 제 1 MRAM 셀의 소스는 상기 비트라인에 연결되고, 상기 제 2 MRAM 셀의 소스는 상기 비트 라인바에 연결되고, 상기 제 1 MRAM 셀의 드레인은 상기 제 1 MTJ를 통해 상기 워드라인에 연결되며, 상기 제 2MRAM 셀의 드레인은 상기 제 2 MTJ를 통해 상기 워드 라인바에 연결됨을 특징으로 하는 MRAM 셀 어레이.
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