KR20070027635A - 자기저항식 디바이스, 집적회로, 자기저항식 디바이스의제조 방법 및 입력 방법 - Google Patents

자기저항식 디바이스, 집적회로, 자기저항식 디바이스의제조 방법 및 입력 방법 Download PDF

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KR20070027635A
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안토니에 엠 에이치 디테베그
로저 쿠펜스
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명에 따른 자기저항식 메모리 디바이스는 자기저항식 셀을 포함하고, 각 셀은 자유 자기 층 및 고정 자기 층을 포함한다. 디바이스는 각 자기저항식 셀에 대한 비트 라인 및 디지트 라인을 더 포함한다. 각 디지트 라인은 복수의 자기저항식 셀에 대해 공통적이고 비트라인에 대해 직교하는 방향으로 위치한다. 자기 층들은 비트 라인과 디지트 라인의 사이에 위치하지만, 종래 기술에 따른 일반적인 구조의 역순으로 위치되어, 즉 디지트 라인은 자유 자기 층보다 고정 자기 층에 보다 근접하게 위치된다. 이것은 자기 층에 보다 근접한 라인 내의 입력 전류가 보다 멀리 배치된 라인 내의 전류보다 적을 수 있기 때문에 총 입력 전류의 감소를 가능케 한다. 활성화되는 디지트 라인보다 비트 라인이 보다 많이 존재하기 때문에, 비트 전류 및 디지트 전류는 감소될 수 있다. 감소된 총 입력 전류는 배터리 전력의 모바일 어플리케이션에서 배터리의 수명을 최대화하는 데에 유용하다.

Description

자기저항식 디바이스, 집적회로, 자기저항식 디바이스의 제조 방법 및 입력 방법{REVERSED MAGNETIC TUNNELING JUNCTION FOR POWER EFFICIENT BYTE WRITING OF MRAM}
본 발명은 자기저항식 디바이스, 그러한 디바이스를 구비하는 집적회로 및 그 제조 방법과 그러한 디바이스로/로부터 입력 및/또는 판독하는 방법에 관한 것이다.
자기저항식 랜덤 액세스 메모리(MRAM- magnetoresistive random access memories)는 비휘발성 메모리 디바이스로 알려진 유형이다. MRAM은 교번으로 적층된 자기 층 및 비-자기 층을 구비하는 복수-층 필름에서 나타나는 자기저항 효과를 이용하는 복수의 자기 메모리 셀을 포함한다. 자기 메모리 셀 전반의 자기 저항은 자기 층 지점에서의 자기 벡터가 동일한지, 또는 반대 방향인지 여부에 따라 각각 최소 또는 최대값을 나타낸다. 두 자기 층에서의 자기 벡터의 동일한 방향과 반대 방향은 각각 "평행" 상태 및 "역평행(antiparallel)" 상태라 불린다. 자기 재료가 메모리 디바이스에 사용되었을 때, 예를 들어, 평행 및 역평행 방향은 각각 논리적 으로 "0" 및 "1" 상태로 정의된다.
집적된 메모리 셀의 어레이를 나타내는 알려진 MRAM의 일부의 예가 도 1의 투영도에 도시되었다. 이러한 구조 및 이러한 구조의 제조 방법은 잘 알려져 있으며 본 명세서에서 다시 상세하게 기술될 필요가 없다. 요약하자면, 이러한 MRAM은 자기 터널 접합(MTJs- magnetic tunnel junctions)을 갖는 셀을 포함한다. 자기 터널 접합은 기본적으로 자유 자기 층(100), 절연 층(터널 배리어(102)), 핀(pinned) 자기 층(104) 및 핀 층의 자화(magnetization)를 고정된 방향으로 고정하는 데에 사용되는 반강자성 AF 층(106)을 포함한다. 이 도면에 도시된 예에는, 하층(108)이 존재한다. 단순화를 위해, 도 1에 도시된 자기 터널 접합(MTJ) 적층 내에는 오직 4개의 액티브 층만이 도시되었다. 실시 시에 동작의 원리와 관계없는 보다 많은 층들이 존재할 수 있다.
MRAM 셀은 두 상반되는 방향 사이에서 상대적으로 자유롭게 회전할 수 있는 자유 자기 층의 자화 방향 내에 정보(1/0)를 저장한다. 만약 자유 층의 방향이 핀 층의 방향과 평행하면 MTJ의 저항이 작고, 방향이 상반되면 저항이 크다. 이러한 셀의 정보를 판독하기 위해, 선택된 셀의 MTJ (수직) 적층 전반에 낮은 전압이 인가된다. MTJ를 통해 측정된 (저항에 비례하는) 전류는 셀의 정보를 나타낸다. 셀의 정보는 메모리 셀의 바닥 및 상부 상에서 패터닝된 워드 라인(WL1, WL2, WL3) 및 비트 라인(BL1, BL2, BL3)을 통해 입력 전류를 전달함으로써 입력 동작 동안 변경될 수 있다. 전류는 메모리 셀 내에 자기장(이지-축 필드(easy axis field) 및 하드-축 필드(hard axis field))을 생성할 것이다. 필드들은 (워드 라인과 비트 라인 의 교차부에서) 선택된 셀의 자유 층의 자화를 비트 라인의 전류 방향에 의해 결정된 방향으로 스위칭하기에 충분히 크도록 프로그램된다. 이지-축에서 필드를 생성하는 비트 라인은 셀의 하드-축과 평행한 반면, 하드 축에서 필드를 생성하는 디지트(digit) 또는 워드(word) 라인은 셀의 이지-축과 평행하다.
비트 라인과 워드 라인은 직교하도록 도시되며, 교차부에 자기 터널 접합이 위치한다. 삽입화는 (워드 라인에 의해 생성된) 하드-축 필드 및 (비트 라인 내의 전류 방향에 의해 생성된) 이지-축 필드를 도시한다. 결과적인 필드는 필요하다면 선택된 셀의 자유 층의 자화를 회전시킬 수 있는 이지-축에 대해 45°를 향하는 반면, 선택되지 않은 모든 셀들은 영향을 받지 않는다. 셀의 바닥 전극은 판독 시에 셀 선택에 사용되는, 비아(vias)를 갖는 선택 트랜지스터에 접속된다.
결과적인 필드가 셀의 자유 층의 이지-축에 대해 45°의 각도를 이룸에 따라, 자유 층의 스위칭 필드는 최소가 되고, 따라서 최소의 전류를 사용하여 입력될 수 있다. 교차점에서의 결과적인 자기장의 크기는 (│HHA│＋│HEA│)／－√2로, 이때 HHA 및 HEA는 각각 하드-축 및 이지-축에서 생성된 필드이다. 이들은 일반적으로 동일한 크기를 가져야 한다. 이러한 MRAM에 대해 보다 많은 정보를 얻기 위해, 독자는 예를 들어 2001년 IEEE Int. SOLID-STATE CIRCUITS CONFERENCE에서의 P. K. Naji, M. Durlam, S. Tehrani, J. Calder 및 M. F. DeHerrera에 의한 "A 256kb 3.0V 1 TIMTJ NONVOLATILE MAGNETORESISTIVE RAM"의 섹션 7.6. 및 2000년 IEEE Int. SOLID-STATE CIRCUITS CONFERENCE에서의 R. Scheuerlein, W. Gallagher, S. Parkin, A. Lee, S. Ray, R. Robertazzi 및 W. Reohr에 의한 "A 10ns READ AND WRITE NONVOLATILE MEMORY ARRAY USING A MAGNETIC TUNNEL JUNCTION AND FET SWITCH IN EACH CELL"의 섹션 TA 7.2.을 참조할 수 있다.
알려진 다른 MTJ 셀이 도 2에 도시되었다. 이 경우 입력 비트 라인(10)은 평행하는 국부 상호접속 라인(20) 위에 배치된다. 셀의 자기 층들은 이러한 라인들의 아래에 위치한다. 자유 자기 층(30)은 고정 자기 층(50) 위에 위치하는 AlOx 배리어 층(40) 위에 존재한다. 이들 층 아래에는 Ru 층(60)이 위치하고 이어서 핀 층(70) 및 AF 층(80)이 위치한다. 다음으로 베이스 전극(90)이 위치하고, (도시되지 않은) 기판의 상단 상에 디지트 라인(95)이 위치한다. 베이스 전극은 절연 트랜지스터를 통해 접지로 접속된다. 추가적인 메모리 셀, 어드레싱 및 타이밍 회로소자 및 입력 및 판독 회로와 같은 메모리 칩의 다른 부분들은 간결함을 위해 도시되지 않았다. 유사하게 이 디바이스의 입력 및 판독 동작은 알려진 실시를 따를 수 있으며 본 명세서에서 보다 상세하게 기술될 필요가 없다.
다른 예시가 미국 특허 5,946,227에 도시된다. 이 문서는 각각 행렬로 배치된 워드 및 비트 라인의 교차부 상에 자기 메모리 셀을 구비하는 MRAM 디바이스를 도시한다. 워드 및 비트 라인의 활동은 MRAM 디바이스가 판독 또는 입력 메모리 셀을 선택하는 것을 가능케 한다. 이 경우 비트 라인은 메모리 셀에 직접 연결되고 감지 전류가 자기 층 내의 자기 벡터에 의해 영향받고 메모리 셀 내의 감지 전류값 및 메모리 셀 양단의 전압 강하가 자기 벡터의 방향에 의존하도록 감지 전류가 자 기 층 내에서 흐른다. 다른 한편으로는, 입력 프로세스는 자기 층 내의 자기 벡터를 스위칭하기에 충분한 자기장을 인가함으로써 실행된다. 자기적인 필요성을 만족시키기 위해, 토크(torque) 또는 디지트 라인이 디지트 전류를 제공하도록 워드 라인에 평행하게 배치된다. 디지트, 워드 및 감지 전류는 모두 총 자기장을 생성하고 그것을 총 자기장의 방향에 따른 상태를 저장하는 메모리 셀에 인가한다. 워드 라인 내에서 증가된 저항을 극복하기 위해, 만약 워드 라인이 폴리 실리콘으로 제조되었다면, 워드 라인과 평행한 디지트 라인 사이가 접속된다. 감소된 저항은 보다 빠른 액세스 시간을 이끌어낸다.
다른 예시는 미국 특허출원 2002/0131295로부터 알 수 있다. 전술된 전류 구조의 문제점은 높은 프로그래밍 전류, 기판 상의 불충분한 공간 및 판독 동안의 메모리 사이클 및 프로그램 사이클의 효율적인 타이밍을 포함한다. 미국 특허출원 2002/0131295의 방법은 메모리 셀의 두 개의 어레이 사이에서 공유되는 단일 디지트 라인 전류 소스를 제안한다. 이것은 기판 상의 공간을 절역할 수 있다. 클로킹(clocking) 시스템의 타이밍 신호는 선택되지 않은 프로세스에 있는 워드/디지트 라인으로의 전류의 흐름을 방지하는 것을 가능케 한다.
그러나, 낮은 전력 소비를 하는 자기저항식 디바이스에 대한 필요성이 여전히 남아있다.
본 발명의 목적은 향상된 디바이스와 이것의 동작 방법 및 제조 방법을 제공하는 것이다.
제 1 측면에 따르면, 본 발명은 논리적으로 행렬로 조직된 복수의 자기저항식 셀을 포함하는 자기저항식 디바이스를 제공하며, 각 셀은 자유 자기 층 및 고정 자기 층을 포함한다. 디바이스는 자기저항식 셀의 각 행에 대한 비트 라인 및 디지트 라인을 포함하고, 각 디지트 라인은 하나의 열 내의 복수의 자기저항식 셀에 대해 공통이고 비트 라인에 직교하게 위치한다. 자기저항식 셀의 디지트 라인 및 핀되거나 고정된 자기 층 사이의 거리는 제 1 거리라 불리고, 디지트 라인과 동일한 셀의 자유 자기 층 사이의 거리는 제 2 거리라 불린다. 본 발명의 디바이스의 측면에서, 제 1 거리는 제 2 거리보다 짧다. 다시 말하면, 자기 층들은 비트 라인이 디지트 라인보다 자유 자기 층에 가깝도록 그들의 각 비트 라인 및 디지트 라인에 인접하게 배치된다. 본 발명에서, 디지트 라인 및 비트 라인은 자기 층에 관련한 그들의 물리적 위치의 기능적 감지 독립성을 참조한다.
본 발명에 따른 디바이스의 구조는 종래 기술에 따른 자기 층의 일반적인 상대적 위치에 대해 상반된다. 본 발명에 따른 디바이스에서, 자기저항식 소자의 상단 상의 라인은 자기저항식 소자 및 기판 사이의 디지트 라인 및 입력 라인이다. 본 발명은 자기 층에 보다 근접한 라인 내의 입력 전류의 양이 보다 긴 거리의 라인 내의 전류의 양보다 작을 수 있다는 식견을 사용한다. 메모리에서의 입력 동안 디지트 라인보다 많은 비트 라인이 활성화되기 때문에, 만약 비트 라인이 전술된 바와 같이 설정되어 배치되면 셀의 상태 변화에 대한 비트 라인 전류 및 디지트 라인 전류는 감소될 수 있다. 이것은 두 전류 전달 라인의 상대적인 위치를 역전시키고 자기 층의 순서를 역전시킴으로써 획득될 수 있다. 전반적인 입력 전류의 감소는 특히 단일 칩 내에 보다 많은 비트가 집적되는 것을 가능케 하거나, 또는 디바이스를 보다 빠르게 하는 데에 유용하다. 이것은 특히 배터리 전력의 모바일 어플리케이션에서 배터리의 수명을 최대화하는 데에 유용하다.
일 실시예에서, 디바이스는 자기저항식 메모리 셀 내의 비트를 저장하는 메모리 디바이스일 수 있다. 메모리 디바이스는 예를 들어 비트를 저장하는 MRAM 셀을 포함하는 MRAM 디바이스일 수 있다. 이것은 이러한 자기저항식 디바이스 중 현재 가장 유용한 응용기기이다. 그러나, 다른 응용기기들도 알려져 있으며 본 발명으로부터 일부 이익을 얻을 수 있다. 그러한 소자에 입력하는 것은 상당한 전류가 소모되고, 그러한 디바이스의 성능을 제한할 수 있으므로, 입력 전류를 감소시킬 수 있다는 것은 매우 유용하다.
다른 실시예에서, 자유 자기 층 및/또는 고정 자기 층은 디지트 라인 및 비트 라인 사이에 위치할 수 있다. 이것이 효율적인 동작에 있어서 일반적인 배치이지만, 다른 배치가 고려될 수 있으며 본 발명으로부터 일부 이익을 얻을 수 있다.
일 실시예에서, 자기저항식 디바이스는 본 발명에 따라, 비트 라인과 같이 자기 층의 대향하는 측면 상에 각 비트 라인에 평행하고 인접하는 국부적인 상호접속 라인을 더 포함할 수 있다. 국부적인 상호접속 라인은 또한 입력 전류 또는 비트 라인 내의 입력 전류(역방향에서의 전류 흐름)의 일부를 전달할 수 있으며, 따라서 전반적인 입력 전류가 더 감소할 가능성이 존재한다. 본 발명의 다른 측면에서, 자기저항식 셀은 각각 MTJ 셀을 포함한다. 효과적으로, MTJ 셀 내의 층들의 순서는 전술된 장점으로부터 이익을 얻도록 역전될 수 있다. MTJ 셀은 핀 자기 층 및 디지트 라인과 고정된 자기 층 사이의 반강자성의 AF 층을 더 포함할 수 있다. 이들은 이러한 셀의 주요 층들의 일부이다. 장점은 다른 유형의 셀들에게도 적용될 수 있다. 이 층들은 예를 들어 교번의 자기 및 비-자기 층을 포함하는 적층을 형성할 수 있다.
또 다른 실시예에서, 비트 라인은 디바이스의 기판과 비트 스토어(bit stores) 사이에 위치할 수 있고, 디지트 라인은 자기저항식 셀인 비트 스토어의 위에 위치된다. 특히, 비트 라인은 기판과 베이스 전극 사이에 위치할 수 있으며, 베이스 전극은 디바이스의 제 1 측면에 위치하는 반면 디지트 라인은 디바이스의 제 2 측면에 위치할 수 있고, 디바이스의 제 1 및 제 2 측면은 서로 대향한다.
디지트 라인은 예를 들어 8개 이상의 자기저항식 셀에 연결될 수 있다. 이것은 8비트의 1바이트의 어드레스, 입력 또는 판독을 가능케 하는 공통적인 구성이다. 이 경우에, 1바이트를 프로그램하기 위해서는, 입력-비트 라인 전류의 8배 및 디지트 라인 전류의 1배를 필요로 한다.
본 발명의 다른 측면은 구현된 MRAM을 포함하는 집적 회로를 제공한다. MRAM은 본 발명에 따른 하나 이상의 디바이스를 포함할 수 있다.
본 발명의 다른 측면은 복수의 자기저항식 셀을 포함하는 자기저항식 디바이스의 제조 방법을 제공하고, 셀은 자유 자기 층 및 고정 자기 층을 각각 포함한다. 디바이스는 자기저항식 셀의 각 행에 대한 비트 라인 및 디지트 라인을 더 포함하되, 각 디지트 라인은 하나의 열 내의 복수의 자기저항식 셀에 대해 공통적이고 비트 라인에 직교하는 방향으로 위치한다. 디지트 라인과 자기저항식 셀의 고정되거나 또는 핀된 자기 층 사이의 거리는 디지트 라인과 동일한 자기저항식 셀의 자유 자기 층 사이의 거리보다 짧다. 이 방법은,
- 기판 위에 비트 라인을 형성하는 단계와,
- 비트 라인의 상부 상에 자유 자기 층을 형성하는 단계와,
- 자유 자기 층의 상부 상에 배리어 층을 형성하는 단계와,
- 배리어 층의 상부 상에 고정 자기 층을 형성하는 단계 및
- 고정 자기 층의 상부 상에 디지트 라인을 형성하는 단계를 포함한다.
일 실시예에서, 이 방법은 고정 자기 층과 디지트 라인 사이에 핀 자기 층 및 반강자성 층을 형성하는 단계를 더 포함한다.
본 발명은 비트 그룹을 자기저항식 메모리 디바이스의 셀 그룹으로 입력하는 방법을 제공하고, 각 셀은 자유 자기 층 및 고정 자기 층을 포함한다. 디바이스는 자기저항식 셀의 각 행에 대한 비트 라인 및 디지트 라인을 더 포함하되, 각 디지트 라인은 하나의 열 내의 복수의 자기저항식 셀에 대해 공통적이고 비트 라인에 직교하는 방향으로 위치한다. 디지트 라인과 자기저항식 셀의 고정되거나 또는 핀된 자기 층 사이의 거리는 디지트 라인과 동일한 자기저항식 셀의 자유 자기 층 사이의 거리보다 짧다. 이 방법은,
- 적어도 하나의 셀의 비트 라인에 비트 입력 전류를 인가하는 단계와,
- 디지트 라인으로 디지트 입력 전류를 인가하는 단계를 포함한다.
임의의 추가적인 특징들이 서로 결합되거나 본 발명의 측면과 결합될 수 있다. 발명가에게 아직 알려지지 않은 종래 기술의 도면을 참조하여 당업자에게 다른 장점들이 명확해질 것이다. 본 발명이 효과를 볼 수 있는 방법이 첨부된 개략적인 도면을 참조로 하여 후술될 것이다. 명백하게, 본 발명의 사상으로부터 벗어나지 않는 한 다양한 변화 및 변경이 가능하다. 따라서, 본 발명의 형태는 설명을 위한 것으로 본 발명의 범위를 제한하려는 의도가 아니라는 점을 이해해야 한다.
본 발명의 이러한 특성들과 다른 특성, 특징 및 장점들이 본 발명의 원리를 예시의 방법으로 설명하는 첨부된 도면을 참조하여 구술될 설명으로부터 명백해질 것이다. 이러한 설명은 예시를 위한 것으로, 본 발명의 범위를 제한하는 것은 아니다. 하기의 인용 참조 번호는 첨부된 도면을 참조하기 위한 것이다.
도 1 및 도 2는 종래의 장치를 도시한 도면,
도 3은 본 발명의 실시예의 개략적인 형태를 도시한 도면,
도 4는 다른 실시예를 도시한 도면,
도 5는 비트 라인 및 디지트 라인 그룹의 개략도.
서로 다른 도면에서, 동일한 또는 유사한 소자에 대해 동일한 참조 번호가 사용되었다.
본 발명은 임의의 도면을 참조로 하여 특정 실시예에 관련하여 기술될 것이 지만 본 발명이 그것으로 제한되는 것은 아니며 오직 특허청구범위에 의해서만 제한된다. 도시된 도면은 단지 개략적인 것으로 제한하기 위한 것은 아니다. 도면에서, 일부 소자의 치수는 과장될 수 있으며 설명을 위해 실제 축척대로 도시되지 않았다. 본 명세서 및 특허청구범위에서 사용되는 "포함하는"이라는 용어는 그외의 소자 또는 단계를 제외시키는 것은 아니다. 단일 명사를 칭할 때에 예를 들어 "a" 또는 "an", "the"와 같은 관사 또는 정관사가 사용되며, 이것은 특별히 언급되지 않는 한 그 명사의 복수형도 포함한다.
또한, 본 명세서 및 특허청구범위의 제 1, 제 2, 제 3 및 그와 유사한 용어들은, 유사한 소자들을 구분하도록 사용되는 것으로, 순차적 또는 연대기적 순서를 기술하기 위한 것은 아니다. 이렇게 사용되는 용어가 적절한 조건 하에서 상호교환될 수 있고 본 명세서에 기술된 본 발명의 실시예는 본 명세서에 기술되거나 도시되지 않은 순서로도 동작할 수 있다.
또한 본 명세서 및 특허청구범위의 상부, 바닥, 위의, 아래의 및 그와 유사한 용어들은 묘사를 위한 것으로 상대적인 위치를 기술하는 데에 필요한 것은 아니다. 이렇게 사용되는 용어가 적절한 조건 하에서 상호교환될 수 있고 본 명세서에서 기술된 본 발명의 실시예는 본 명세서에서 기술되거나 도시되지 않은 다른 방향에서 동작할 수도 있다는 것을 이해할 것이다.
본 명세서 전반에서, "행" 및 "열"이라는 용어가 서로 연결된 어레이 소자의 셋을 기술하는 데에 사용된다. 연결은 열과 행의 카테시안 어레이(cartesian array)의 형태일 수 있지만 본 발명에 이것으로 제한되는 것은 아니다. 당업자가 이해하는 바와 같이, 행과 열은 쉽게 교환될 수 있고 본 명세서에서 이러한 용어는 상호교환될 수 있는 것으로 의도되었다. 또한, 비-카테시안 어레이가 구성될 수 있으며 본 발명의 범위 내에 포함될 수 있다. 따라서 용어 "열" 및 "행"은 광범위하게 해석되어야 한다. 이렇게 광범위한 해석을 위해, 특허청구범위는 논리적으로 조직된 행과 열을 참조한다. 메모리 소자의 셋이 위상적으로 선형인 교차 방법으로 서로 연결되지만, 물리적 또는 위상적 배열이 필요한 것은 아니다. 예를 들어, 열은 원일 수 있고 행은 이 원의 반지름일 수 있으며 원과 반지름은 본 발명에서 "논리적으로 조직된" 행렬로서 기술된다. 또한, 비트 라인, 워드 라인 또는 디지트 라인과 같은 다양한 라인들의 특정 이름은 특정 기능을 설명하고 호칭할 때의 이름을 일반화하기 위한 것으로, 이러한 특정한 단어 선택이 본 발명을 제한하는 것은 아니다. 이러한 모든 용어들은 기술되는 특정 구조체에 대해 보다 나은 이해를 돕기 위한 것이며 본 발명을 제한하는 것은 아니다.
도 3, 5를 참조한 제 1 실시예
도 3은 본 발명의 제 1 실시예에 따른 자기저항식 디바이스의 구조의 일부를 개략적으로 도시한 도면이다. 본 실시예에 기술된 디바이스는, 예를 들어, 메모리 디바이스 또는 다른 디바이스의 일부분일 수 있다.
디바이스는 자유 자기 층(30), 고정 자기 층(50) 및 두 개의 자기 층(30, 50) 사이의 배리어 층(140)을 포함한다. 이 실시예에서, 입력-디지트 라인(write-digit line)(10)이 셀의 자기 층(30, 50)의 상부에 제공된다(도 3). 도면에 도시된 바와 같이, 자기 층(30, 50)의 순서는 도 2에 도시된 자기저항식 디바이스와 비교하여 반대이다. 본 발명에 따른 디바이스의 자유 자기 층(30)은 배리어 층(140) 하단에 위치하고, 고정 자기 층(50)은 배리어 층(140)의 상단에 디지트 라인(10)과 인접하여 위치한다. 이 층(30, 50) 하단에는 (도시되지 않은) 기판 상단 표면 상의 비트 라인(95)이 위치한다. 선택적으로, 셀은 어플리케이션에 따라 다른 층들을 더 포함할 수도 있다.
디바이스는 예를 들어 메모리 디바이스로서 사용될 수 있다. 이 경우에, 입력 사이클에 대해서 입력 전류가 입력-디지트 라인(10) 및 비트 라인(95)을 통해 인가된다. 전술된 바와 같이, 종래 기술에 대해 역순인 자기 층(30, 50) 때문에 자기저항식 셀의 총 입력 전류는 감소될 수 있다. 각 셀에 대한 비트 라인 전류는 입력-디지트 라인 전류보다 낮을 수 있다.
본 발명은 물론 자기 층의 순서를 변경시키기 위해 개조 프로세스에 있어서 프로세스 순서에 대한 변경을 필요로 한다. 그러나, 이러한 변화를 위한 이론상의 배리어는 존재하지 않는다.
본 발명에 따른 디바이스는 예를 들어 집적된 회로로서 MRAM 메모리 및 MRAM가 구현되는 시스템-온-칩(system-on-chip)에서의 어플리케이션을 찾을 수 있다.
도 4를 참조한 제 2 실시예
본 발명에 따른 제 2 실시예가 도 4에 도시된다. 이 실시예에서, 자기저항식 셀은 도 2에 도시된 MTJ 셀에 상응하는 MTJ 셀이다. 그러나, 전류 전달 라인에 관 련하여 셀의 자기 층(30, 50)의 순서는 종래 기술의 디바이스에 대해 역순이다. 이 실시예에서, 비트 라인(95)은 기판(98)의 상단 상에 위치한다. 비트 라인(95)의 상단 상에는, 종전과 같이 (도시되지 않은) 절연 트랜지스터를 통해 접지에 접속될 수 있는 베이스 전극(90)이 위치한다. 이 베이스 전극은 비트 라인으로부터 전기적으로 절연된다. 그 다음 셀의 자기 층들이 베이스 전극(90)의 상단 상에 위치한다. 자유 자기 층(30)은 베이스 전극(90)의 상단 상에 위치하고, AlOx 터널 배리어 층(40)이 연속하게 위치하며, 이 AlOx 터널 배리어 층은 이에 연속되는 고정 자기 층(50)과 자유 자기 층(30)을 분리시킨다. 이들 층(30, 40, 50)의 상단 상에는, 고정되고 핀된(pinned) 자기 층이 강한 반-병렬(anti parallel) 연결인 구조체를 형성하는 얇은 Ru 층(60)이 위치하고 이어서 전기적으로 절연되고 직교하게 연장하는 핀 층(70) 및 AF 층(80)이 위치한다. 비트 라인(95)에 평행하는 국부적 상호접속 라인(20)이 다음에 위치하고, 이어서 직교하게 연장하는 입력-디지트 라인(10)이 위치한다. 예를 들어, 어드레싱 및 타이밍 회로, 입력 및 판독 회로인 다른 메모리 셀들과 같은 메모리 칩의 추가적인 부분들은 명확성을 위해 도 4에 도시되지 않았다. 동일하게, 이러한 디바이스의 입력 및 판독 동작은 알려진 실시를 따를 수 있으며 본 명세서에서는 보다 상세하게 기술되지 않는다.
하기에서, 본 발명에 따른 디바이스에서 요구되는 총 입력 전류에 대해 기술될 것이다. 도 5는 8개의 셀 내의 8비트인 1바이트를 프로그래밍하는 데에 필요한 입력 전류를 개략적으로 도시한 도면이다. 도시된 바와 같이, 비트 라인 전 류(Ibitline)의 8배 및 입력-디지트 라인 전류(Idigit)의 1배가 요구된다. 1바이트의 데이터를 MRAM 메모리에 입력시키기 위해서는 8비트가 필요하다. 종래 기술의 디바이스에서 1비트를 프로그래밍하기 위해서는 비트라인(95)을 통해 약 12mA의 전류가 요구될 수 있고, 디지트-라인(10)을 통해 1mA의 전류가 요구될 수 있다. 도 1에서와 같이 국부적 상호접속부(20)(도 2)가 셀-구조에서 생략되었다 할지라도, 입력-비트 라인 전류는 여전히 디지트 라인 전류보다 클 수 있다(2003년 6월 12-14일의 Digest of Technical Papers.2003 Symposiom VLSI Circuits,2003 A. Bette 외 다수에 의한 "A HIGH SPEED 128kbit MRAM CORE FOR FUTURE UNIVERSAL MEMORY APPLICATION"의 페이지 217-220에 도시된 바와 같이, 6mA 대 5mA). 본 발명에 따른 디바이스에서(도 4), 입력 디지트 라인 전류는 12mA 부근이고 비트 라인 전류는 약 6mA이다. 국부적 상호접속부를 생략해도 (도 3) 디지트 라인 전류는 비트 라인 전류보다 클 것이 예상된다. 따라서, 여전히 총 입력 전류의 감소가 가능하다.
본 발명에 따른 디바이스에서 요구되는 입력 전류와 종래 기술에 따른 디바이스에서 요구되는 입력 전류 사이의 비교를 제공하기 위해 몇몇 예시적인 전류 값이 계산될 것이다.
도 2의 종래 기술의 예에서, 바이트 당 최대 총 입력 전류는 1×Idigit ＋ 8×Ibitline이며, 이에 따라 1×6㎃ ＋ 8×12㎃ = 102㎃의 값이 획득된다.
도 3 및 도 4에 따른 구조에서, 8배의 비트 라인 전류 및 비트 라인 전류보다 높은, 1배의 디지트 라인 전류가 필요하다. 따라서, 전류 전달 라인에 대해 자 기 층(30, 50), 즉 비트 라인(95) 및 디지트 라인(10)의 순서를 역전시키고, 도 3 및 도 4에서와 같이 전류 전달 라인 함수를 재정의함으로써, 1바이트를 입력하는 데에 8배의 낮은 전류와 단 1배의 높은 전류가 소요된다. 따라서, 1바이트를 입력하는 총 전류는 1*12mA + 8*6mA = 60mA로, 이것은 도 2의 종래 기술의 디바이스의 경우에서 요구되는 전류보다 훨씬 낮다.
전술된 바와 같이, 자기저항식 메모리 디바이스는 셀을 구비하고, 각 셀은 자유 자기 층(30) 및 고정 자기 층(50)을 포함하며, 비트 라인(95)은 입력 전류를 전달한다. 디지트 라인(10)은 복수의 셀들에 대해 공통적이며, 디지트 입력 전류를 전달한다. 자기 층(30, 50)은 비트 라인(95)과 디지트 라인(10)의 사이에 존재하지만, 일반적인 구조의 역순으로 배치되어 비트 라인(95)이 자유 자기 층에 보다 근접하다. 이것은 이론적으로 전류 유도된 자기장이 거리에 반비례하기 때문에 자기 층에 보다 근접하면 라인 내의 입력 전류가 감소하는 총 입력 전류의 감소를 가능케 한다. 디지트 라인(10)보다 더 많은 수의 비트 라인(95)이 존재하기 때문에, 총 비트 전류 및 디지트 전류는 감소될 수 있다. 감소된 총 입력 전류는 배터리 전력의 모바일 어플리케이션에서 배터리의 수명을 최대화하는 데에 유용하다. 다른 변경이 특허청구범위의 범주 내에서 고려될 수 있다.
본 발명에 따른 디바이스에 대한 바람직한 실시예, 특정 구조, 구성 및 재료가 본 명세서에 기술되었지만, 본 발명의 범위 및 사상으로부터 벗어나지 않는 한 형태 및 세부 사항에 있어서의 다양한 변경 및 변화가 가능하다는 것을 이해할 것이다.

Claims (16)

  1. 논리적으로 행렬로 조직된 복수의 자기저항식 셀을 구비하는 자기저항식 디바이스에 있어서,
    상기 셀은 자유 자기 층(30) 및 고정 자기 층(50)을 각각 포함하고,
    상기 디바이스는 상기 자기저항식 셀의 각 행에 대한 비트 라인(bit line)(95) 및 디지트 라인(digit line)(10)을 더 포함하되,
    상기 각 디지트 라인은 하나의 열(row) 내의 복수의 자기저항식 셀에 대해 공통적이고 상기 비트 라인(95)에 직교하는 방향으로 위치하며,
    상기 디지트 라인(10)과 상기 자기저항식 셀의 고정 자기 층(50)의 사이는 제 1 거리이고 상기 디지트 라인(10)과 동일한 상기 자기저항식 셀의 자유 자기 층(30)의 사이는 제 2 거리일 때, 상기 제 1 거리는 상기 제 2 거리보다 짧은
    자기저항식 디바이스.
  2. 제 1 항에 있어서,
    상기 자기 층들(30, 50)은 각각 자신들의 비트 라인(95)에 인접하고 상기 디지트 라인(10)에 인접하게 배치되며, 상기 디지트 라인(10)이 상기 고정 자기 층(50)에 근접한 정도보다 상기 비트 라인(95)이 상기 자유 자기 층(30)에 더욱 근접한
    자기저항식 디바이스.
  3. 제 1 항에 있어서,
    상기 디바이스는 상기 자기저항식 셀 내에 비트를 저장하는 메모리 디바이스이고 상기 비트 라인(95) 및 상기 디지트 라인(10)은 입력 전류를 전달하도록 배치되는
    자기저항식 디바이스.
  4. 제 3 항에 있어서,
    상기 메모리 디바이스는 MRAM 디바이스인
    자기저항식 디바이스.
  5. 제 1 항에 있어서,
    상기 자유 자기 층(30) 및 상기 고정 자기 층(50)은 상기 디지트 라인(10)과 상기 비트 라인(95) 사이에 위치하는
    자기저항식 디바이스.
  6. 제 1 항에 있어서,
    상기 디바이스는 상기 비트 라인(95) 각각에 대해 평행하고 인접하는 국부적 상호접속 라인(20)을 더 포함하는
    자기저항식 디바이스.
  7. 제 1 항에 있어서,
    상기 자기저항식 셀은 자기 터널 접합(MTJ- magnetic tunnel junction) 셀을 포함하는
    자기저항식 디바이스.
  8. 제 7 항에 있어서,
    상기 MTJ 셀은 상기 디지트 라인(10)과 상기 고정 자기 층(50)의 사이에 핀 자기 층(70) 및 반강자성(AF) 층(80)을 더 포함하는
    자기저항식 디바이스.
  9. 제 1 항에 있어서,
    상기 비트 라인(95)은 기판(98)과 베이스 전극(90) 사이에 위치하고, 상기 베이스 전극(90)은 상기 디바이스의 제 1 측면에 위치하고 상기 디지트 라인(10)은 상기 디바이스의 제 2 측면에 위치하며, 상기 디바이스의 상기 제 1 및 제 2 측면은 서로 대향하는
    자기저항식 디바이스.
  10. 제 1 항에 있어서,
    상기 디지트 라인(10)은 8개 또는 그 이상의 상기 자기저항식 셀에 연결되는
    자기저항식 디바이스.
  11. 구현된 MRAM을 포함하는 집적 회로에 있어서,
    상기 MRAM은 제 1 항 내지 제 10 항 중 어느 한 항에 따른 상기 디바이스를 하나 이상 포함하는
    집적 회로.
  12. 복수의 자기저항식 셀을 포함하는 자기저항식 디바이스의 제조 방법에 있어서,
    상기 셀은 자유 자기 층(30) 및 고정 자기 층(50)을 각각 포함하고,
    상기 디바이스는 상기 자기저항식 셀의 각 행에 대한 비트 라인(bit line)(95) 및 디지트 라인(10)을 더 포함하되,
    상기 각 디지트 라인은 하나의 열 내의 복수의 자기저항식 셀에 대해 공통적이고 상기 비트 라인(95)에 직교하는 방향으로 위치하며,
    상기 방법은,
    기판(98) 위에 비트 라인(95)을 형성하는 단계와,
    상기 비트 라인(95)의 상부 상에 자유 자기 층(30)을 형성하는 단계와,
    상기 자유 자기 층(30)의 상부 상에 배리어 층(140)을 형성하는 단계와,
    상기 배리어 층(140)의 상부 상에 고정 자기 층(50)을 형성하는 단계 및
    상기 고정 자기 층(50)의 상부 상에 디지트 라인(10)을 형성하는 단계를 포함하는
    자기저항식 디바이스의 제조 방법.
  13. 제 12 항에 있어서,
    상기 디지트 라인(10)과 상기 자기저항식 셀의 고정 자기 층(50)의 사이는 제 1 거리이고 상기 디지트 라인(10)과 동일한 상기 자기저항식 셀의 자유 자기 층(30)의 사이는 제 2 거리일 때, 상기 제 1 거리는 상기 제 2 거리보다 짧은
    자기저항식 디바이스의 제조 방법.
  14. 제 12 항에 있어서,
    상기 방법은 상기 고정 자기 층(50)과 상기 디지트 라인(10) 사이에 핀 자기 층(70)을 형성하는 단계를 더 포함하는
    자기저항식 디바이스의 제조 방법.
  15. 비트 그룹을 자기저항식 메모리 디바이스의 셀 그룹으로 입력하는 방법에 있어서,
    상기 셀은 자유 자기 층(30) 및 고정 자기 층(50)을 각각 포함하고,
    상기 디바이스는 상기 자기저항식 셀의 각 행에 대한 비트 라인(95) 및 디지트 라인(10)을 더 포함하되,
    상기 각 디지트 라인은 하나의 열(row) 내의 복수의 자기저항식 셀에 대해 공통적이고 상기 비트 라인(95)에 직교하는 방향으로 위치하며,
    상기 방법은,
    적어도 하나의 셀의 상기 비트 라인(95)에 비트 입력 전류를 인가하는 단계와,
    상기 디지트 라인(10)으로 디지트 입력 전류를 인가하는 단계를 포함하는
    입력 방법.
  16. 제 15 항에 있어서,
    상기 디지트 라인(10)과 상기 자기저항식 셀의 고정 자기 층(50)의 사이는 제 1 거리이고 상기 디지트 라인(10)과 동일한 상기 자기저항식 셀의 자유 자기 층(30)의 사이는 제 2 거리일 때, 상기 제 1 거리는 상기 제 2 거리보다 짧은
    입력 방법.
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