JP2004516645A - Mtjmram直並列アーキテクチャ - Google Patents
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Abstract
Description
(発明の分野)
本発明は、一般に、磁気抵抗ランダム・アクセス・メモリ(MRAM)に関し、特に、磁気トンネル接合(MTJ)MRAMアレイおよびこのアレイを接続するための具体的なアーキテクチャに関する。
【0002】
(発明の背景)
磁気抵抗ランダム・アクセス・メモリ(MRAM)のアーキテクチャは、複数のメモリ・セルまたはメモリ・セル・アレイ、および複数のディジット・ラインとビット・ラインの交差から構成されている。一般に使用される磁気抵抗メモリ・セルは、磁気トンネル接合(MTJ)、分離トランジスタ、およびディジット・ラインとビット・ラインの交差から構成されている。分離トランジスタは、一般に、Nチャネルの電界効果トランジスタ(FET)である。相互接続スタックにより、MRAMセルをプログラミングするために磁場の一部を生成するのに使用されるMTJデバイス、ビット・ライン、およびディジット・ラインに分離トランジスタを接続する。
【0003】
MTJメモリ・セルは、一般に、下部電気接点を形成する非磁性の導体、ピン付き磁気層、ピン付き磁気層の上に配置されたトンネル・バリア層、およびトンネル・バリア層の上に配置された自由磁気層からなり、自由磁気層の上に上部接点を有する。
【0004】
磁性体のピン付きの層は、常に同じ方向を向いた磁気ベクトルを有する。自由層の磁気ベクトルは、自由であるが、その層の物理的サイズによって制約され、2つの方向のどちらかを向く。MTJセルは、電気が、層の1つから他の層にセルを通って垂直に流れるべく回路の中で接続することによって使用される。MTJセルは、電気的に抵抗器として表現し得て、抵抗の大きさは、磁気ベクトルの配向に依存する。当業者には理解されるとおり、MTJセルは、磁気ベクトルが揃っていない(反対の方向を向いている)とき、比較的高い抵抗を有し、磁気ベクトルが揃っているとき、比較的低い抵抗を有する。
【0005】
もちろん、低い抵抗(揃ったベクトル)を可能な限り低くし、また高い抵抗(揃っていないベクトル)を低い抵抗よりはるかに高くして、その変化を関連する電子回路において容易に検出し得ることが望ましい。高い抵抗と低い抵抗との差は、一般に、磁気比(magnetic ratio)(MR)と呼ばれる。この差は、一般に、パーセント(%)で表され、以降、MR%で表す。
【0006】
MTJメモリ・セルの製造および動作に関するさらなる情報は、1998年3月31日に発行された「Multi−Layer Magnetic Tunneling Junction Memory Cells」という名称の特許第5702831号で見出される。参照のために援用する。
【0007】
ビット・ラインは、一般に、MTJセルのアレイの各列に関連し、またディジット・ラインは、アレイの各行に関連している。ビット・ラインおよびディジット・ラインは、アレイにおける情報の読取りとプログラミングの両方のため、またはアレイの中に情報を記憶するため、アレイにおける個々のセルをアドレス指定するのに使用される。選択されたセルのプログラミングは、選択されたセルにおいて交差するディジット・ラインとビット・ラインに所定の電流を流すことによって達せられる。プログラミングの電流または読取りの電流が高いこと、プログラミング中にセル間の間隔が不十分であること、ビット・ラインおよびディジット・ラインが長く、かつ/または抵抗が高いため、抵抗の変化を検知するのが困難であること、ならびに速度が遅いこと(一般に、記憶されたデータを読み取る際に)を含め、いくつかの問題が、標準のメモリ・アーキテクチャで広く見られる。
【0008】
したがって、以上の問題の一部またはすべてを克服するMRAMメモリのアーキテクチャを提供することが望ましい。
本発明の特定の目的および利点は、当分野の技術者には、図面と関連して行われる、以下の詳細な説明から明白となる。
【0009】
(好ましい実施形態の説明)
図1には、一般的な並列アーキテクチャで接続されたMTJメモリ・アレイ10の概略図が示されている。本開示の全体で、MTJメモリ・セルは、図面および開示を簡明にするため、単純な抵抗器または可変抵抗器として描く。アレイ10からのMTJメモリ・セルの単一の列を図1に示している。その他の各列も同様であり、個別に説明する必要がない。この単一の列は、この列の中の各MTJセル12の1つの端子に結合されたビット・ライン11を含む。各MTJセルは、第2の端子、およびアースなどの共通の接合部に接続された制御トランジスタ14を有する。したがって、列の中の各MTJセル12、および関連する制御トランジスタ14は、ビット・ライン11とアースの間で並列に接続される。MTJセルの行に沿って延びるワード・ライン、WL0、WL1、WL2等が、行の中の各トランジスタ14のゲートに接続されている。
【0010】
記憶されたデータのあるビットを読み取るため、列選択トランジスタ(図示せず)が起動して特定の列が選択され、選択されたワード・ラインが、起動して特定のトランジスタ14がオンにされる。選択されたMTJセル12に関連する特定のトランジスタ14だけが起動するため、選択されたMTJセルだけが、選択されたビット・ライン11に接続される。一般に、読取り動作中、第1のビット・ライン11が起動し、次にワード・ラインが、WL0からWLnまで順次にサンプリングされる。ランダム・アクセス・メモリ(RAM)においてこのアーキテクチャが使用されるとき、選択されたビットを適切なビット・ラインおよびワード・ラインを選択することによってアドレス指定し得る。このアーキテクチャの問題点は、明らかに、記憶されたデータにアクセスすることが比較的遅く、MTJアレイが不必要に大きいことである。
【0011】
米国特許第5894447号で開示されるアーキテクチャでは、列の中の各MTJセルが、図2に示すとおり、関連する制御トランジスタと並列に接続される。このアーキテクチャでは、列のビット・ラインとアースの間で、列の中の各MTJセルが、関連する制御トランジスタと並列に接続され、またMTJセルのグループが、直列に接続され、追加のグループ選択トランジスタを備えている。グループ選択トランジスタのゲートは、グループ選択ラインに行を成して接続されている。
【0012】
記憶されたデータのあるビットを読み取るため、列選択トランジスタ(図示せず)が起動して特定のビット・ラインが選択される。選択されたグループ・ラインが起動され、選択されたMTJセルに関連するワード・ラインを除き、そのグループの中のすべてのワード・ラインが起動される。したがって、選択されたMTJセルに関連するトランジスタを除き、そのグループの中のトランジスタのすべてがオンにされて、選択されたMTJセルを除き、そのグループの中のMTJセルのすべてにわたる短絡として作用する。選択されたMTJセルを除き、MTJセルのすべてが全体にわたる短絡(アクティブなトランジスタ)を有するので、短絡されていない選択されたMTJセルの抵抗だけがサンプリングされる。
【0013】
プログラム・ワード・ラインが、行の中の各MTJセルに関連している。図2のアーキテクチャに関するプログラミング動作では、一般的に読取り動作で前述したのと同様に、MTJセルが選択され、関連するプログラム・ワード・ラインを介してその選択されたMTJセルにプログラミング電流が供給される。関連するビット・ラインにおける電流と関連するワード・ラインにおける電流の結合により、自由磁気層における磁気ベクトルを正しい方向に指向させる磁界が、選択されたMTJセルにおいて生成される。このタイプのアーキテクチャにおける1つの大きな問題は、ワード・ラインが、また或る場合には、ビット・ラインも、ポリシリコンとして集積回路に形成される。ポリシリコンで形成されたラインは、比較的高い抵抗を有し、読取り動作中およびプログラミング動作中に必要とされる電力を実質的に増加させる。また、抵抗が高いため、ならびにMTJセルおよび長いラインにより、比較的高いキャパシタンスが発生し、その結果、各セルのRC時定数が比較的高く、動作速度が相当に低くなる。
【0014】
次に、図3を参照すると、本発明による直並列アーキテクチャの概略図が示されている。理解を容易にするため、2つの直列グループ16および17のMTJメモリ・セル18を有するMTJアレイの単一の列15だけを示している。各MTJメモリ・セル18が、制御トランジスタと並列に接続された磁気トンネル接合部を含む。列15が、グローバル・ビット・ライン19を含み、また各グループのセル16および17のMTJセル18が、グローバル・ビット・ライン19とアースなどの基準電位の間に直列で接続されている。各グループのセル16および17が、グループ選択トランジスタ28によってグローバル・ビット・ライン19に並列に接続されている。アレイの列の中の対応するグループ選択トランジスタ28が、行を成して接続され、またメモリ・セル18が行を成して配置されて、メモリ・セル18の中の制御トランジスタの制御電極が、以降、ワード・ラインと呼ぶ制御ラインで行を成して接続されている。
【0015】
ここで、選択されたグループのセル16または17だけが、任意の特定の場合にグローバル・ビット・ライン19に接続される。したがって、図1に示したもののようなアーキテクチャと比べてビット・ラインのキャパシタンスが大幅に減少する。ビット・ラインのキャパシタンスのこの大幅な減少により、直並列アーキテクチャを有するMTJ RAMの動作が相当に高まる。
【0016】
それぞれのセルのグループは同様の動作を行い、同様に構成されているため、今回はグループ16だけを以下により詳細に説明する。グループ16は、一方の側がアースに接続され、制御トランジスタ21が並列に接続された第1のMTJセル20を有する。第2のMTJセル22の一方の側が、MTJセル20の他方の側に接続され、制御トランジスタ23が並列に接続されている。第3のMTJセル24の一方の側が、MTJセル22の他方の側に接続され、制御トランジスタ25が並列に接続されている。第4のMTJセル26の一方の側が、MTJセル24の他方の側に接続され、制御トランジスタ27が並列に接続されている。グループ選択トランジスタ28が、第4のMTJセル26の他方の側をグローバル・ビット・ライン19に接続する。制御トランジスタ21、23、25、および27の制御端子が、WL0ないしWLn−1で示されるワード・ラインに接続されている。
【0017】
MTJメモリ・アレイ全体および関連する電子回路が、半導体基板35上に製造される。図4をさらに参照すると、横断面図により、図3のグループ16の制御エレクトロニクスおよびMTJセルを半導体基板35上に組み込むメタライゼーション層およびバイアが示されている。制御トランジスタ21、23、25、および27、ならびに選択トランジスタ28が、標準の半導体技術を使用して基板35に形成されている。ワード・ラインWL0ないしWLn−1が形成され、制御トランジスタ21、23、25、および27のためのゲート端子として動作し、また図の内外に続いてワード・ラインを形成している。ビット選択ラインBSが、同じメタライゼーション工程で形成され、やはり選択トランジスタ28のためのゲート端子としての役割をする。
【0018】
バイアおよび相互接続ライン(T字形構造として示す)が、後続のメタライゼーション工程で形成されて、ビット・ライン19に、また関連する制御トランジスタ21、23、25、および27の反対側の端子にMTJセル20、22、24、および26を相互接続する。プログラミング・ワード・ライン36ないし39が後続のメタライゼーション工程で、MTJセル20、22、24、および26に対してそれぞれ近接して配置されるように形成される。最終のメタライゼーション・ステップでは、列ラインまたはグローバル・ビット・ライン19が、MTJセルの各行(または列)に関して1つ、プログラミング・ワード・ラインに全体的に垂直に形成される。この場合、各ビット・ライン19をグローバル・ビット・ラインと呼ぶことが可能である。というのは、各グループのセル16、17等が、ビット・ライン19に直列に接続され、これにより、ビット・ライン19が、列の中のMTJセルのグループのすべてを接続するからである。
【0019】
図4に示した構造の構成および動作についてのさらなる情報に関しては、本明細書に援用した本出願と同一の譲受人に譲渡された「High Density MRAM Cell Array」という名称の本出願と同一日に出願した同時係属出願を参照されたい。図4に示した特定の実施形態では、プログラミング・ワード・ライン36〜39をそれぞれ、MTJセル20、22、24、および26より下に配置して、列ライン19をMTJセル20、22、24、および26により近接したところに配置し得て、これにより、必要とされるプログラミング電流、および隣接する行(または列)との磁気相互作用が減少する。
【0020】
さらに図5を参照すると、図4のMTJメモリ・アレイの等角投影図が示されている。図4を再び参照することにより最も明確に見られるが、ワード・ラインWL0ないしWLn−1が、トランジスタ21、23、25、および27の形成中に形成される。このタイプのトランジスタの製造において一般に使用される特定のプロセスのため、ゲートおよびワード・ラインは、ドープしたポリシリコンで形成される。問題は、前に概要を述べたとおり、ポリシリコンが、比較的高い抵抗を有し、必要とされる動作電力を大幅に増加させるとともに、MTJメモリ・アレイの動作速度を低下させることである。多くの集積回路では、この問題は、ゲートおよびワード・ラインのメタライゼーションを行うこと、すなわち、ポリシリコンのワード・ラインを追加の金属ラインでストラップを付けることによって軽減される。ただし、ワード・ラインにこのようにストラップを付けることにより、MTJセル構造(MTJセルおよび関連する制御トランジスタ)のサイズが相当に増大する。制御トランジスタのゲートにおいてワード・ラインにストラップを付けることは、いくつかの追加のマスキング工程およびエッチング工程を必要とし、また制御するのが困難であり、したがって、この工程における追加の工程、およびすべての後続の工程により、チップのさらなる実装面積が必要とされる。
【0021】
図4および5に示す実施形態では、ストラップを付ける問題が、金属プログラミング・ワード・ライン36、37、38、および39をそれぞれ、離間された間隔でポリシリコンのワード・ラインWL0ないしWLn−1に接続することによって克服される。この離間された接続をバイア42として図5に示している。プログラミング・ワード・ライン36、37、38、および39は、金属であり、ポリシリコンのワード・ラインWL0ないしWLn−1に並列なので、離間された接続により、ポリシリコンのワード・ラインWL0ないしWLn−1の抵抗が大幅に減少する。さらに、プログラミング・ワード・ライン36、37、38、および39の形成は、ポリシリコンのワード・ラインWL0ないしWLn−1にストラップを付けることよりはるかに単純になる。というのは、位置、サイズ等が、金属化されたゲートの形成よりはるかに臨界的でないからである。
【0022】
次に、図6を参照すると、本発明による直並列アーキテクチャで接続された、MTJメモリ・アレイ51を読み取る/プログラミングするための回路を含むMTJ RAM50の概略図が示されている。アレイ51は、52で示す並列ユニットに接続され、行と列に配置された複数のMTJセルおよび関連する制御トランジスタを含む。グループnのユニット52が、ビット選択トランジスタを有するローカル・ビット・ラインとして直列に接続され、その例を破線で囲って55で示している。各列は、ローカル・ビット・ラインが、グローバル・ビット・ラインBL0ないしBL3に並列に接続された複数のグループ55を含む。この場合、中央に位置する列が、その他の列と同様に構成されているが、グローバル・ビット・ラインは、以下に詳細説明する理由のため、BLrefで示される。
【0023】
ビット・ライン・プログラム電流スイッチ57が、グローバル・ビット・ラインBL0ないしBL3のそれぞれの1つの終端に、またビット・ラインのプログラミング電流のソースまたはシンクとなるように構成されたプログラム電流回路58に接続される。グローバル・ビット・ラインBLrefは、プログラミングされるのではなく、一定の基準であるため、プログラム電流回路58に接続されていない。グローバル・ビット・ラインBL0ないしBL3の他方の終端は、グローバル・ビット・ラインBL0ないしBL3の特定の1つを選択するために接続された列復号化回路60を有するビット・ライン選択回路59に接続されている。基準ビット・ラインBLrefの他方の終端は、基準データ・ライン62に接続され、基準データ・ライン62は、コンパレータ63および64の負の入力に接続されている。
【0024】
ビット・ライン選択回路59の第1の出力が、接合部66に接続され、接合部66は、ビット・ラインBL0およびBL1におけるプログラミング電流のソースまたはシンクとなるように構成された(回路58の反対側に)プログラム電流回路67に接続されている。また、接合部66は、コンパレータ63の正の入力にも接続されている。接合部66は、回路59によってグローバル・ビット・ラインBL0またはBL1の選択されたどちらかに接続されて、選択されたグローバル・ビット・ライン上の電位が、コンパレータ63におけるグローバル・ビット・ラインBLref上の電位と比較されるようになっている。同様に、ビット・ライン選択回路59の第2の出力が、接合部68に接続され、接合部68は、ビット・ラインBL2およびBL3におけるプログラミング電流のソースまたはシンクとなるように構成された(回路58の反対側に)プログラム電流回路69に接続されている。また、接合部68は、コンパレータ64の正の入力にも接続されている。接合部68は、回路59によってグローバル・ビット・ラインBL2またはBL3の選択されたどちらかに接続されて、選択されたグローバル・ビット・ライン上の電位が、コンパレータ64におけるグローバル・ビット・ラインBLref上の電位と比較されるようになっている。
【0025】
前に説明したとおり、列およびグループに構成されることに加え、各グループの中の並列ユニット52およびビット選択トランジスタは、行に構成される。ビット選択トランジスタの各行が、トランジスタのゲートを直列選択回路70に接続するSS0ないしSS3で示される選択ラインを有し、直列選択回路70は、直列復号化回路71によって制御されている。並列ユニット52の各行には、DL0ないしDLnで示されるディジット・ライン(ワード・プログラミング)が関連しており、すべてのディジット・ラインは、一方の終端でディジット・ライン電流シンク72に接続されている。また、並列ユニット52の各行は、ユニット52における制御トランジスタのそれぞれのゲートに接続された、WL0ないしWLnで示されるワード・ラインも有する。ワード・ラインWL0ないしWLnの反対側の終端は、ワード/ディジット・ライン選択回路75を介して電流ソース77に接続され、回路75は、行復号器76によって制御されている。前に説明したとおり、ワード・ラインWL0ないしWLnはそれぞれ、離間された間隔で関連するディジット・ラインDL0ないしDLnに接続されている。
【0026】
図7をさらに参照すると、前述したMTJ RAM50と同様のMTJ RAM80が示されている。この特定の例では、RAM80が、MTJセルの512の列、および4つの基準列81を含む。各基準列81は、各側に64の列を有して配置され、各基準列81が、各基準列81の左側の64の列、および右側の64の列のための基準として作用するように接続されている。電源の電流の変動、工程変化、温度追跡工程、電圧および温度の変動などにより、信号の損失がもたらされる可能性がある。図6に関連して説明したアーキテクチャのため、左側の64の列の中の選択されたMTJセル、および右側の64の列の中の並列トランジスタにおけるあらゆる変動が、ワード/ディジット・ラインに沿った同じ行に位置する基準MTJセルにおいても実質的に同じ大きさで存在することになる。その変動は、コンパレータに差分として提示されると、共通モードとして扱われて拒否される。
【0027】
図2に関連して図示し、説明したような直列接続されたMTJセルの大きな問題点の1つは、データの差分検出を獲得するのが困難なことである。この困難は、主に、MTJセルのグループのなかで各セルの電圧が、アクセスを受けているMTJセルに応じてわずかに異なることに起因する。理論上、各MTJセルはすべて、等しく電圧低下するが、これは、現実のマイクロ製造工程で不可能である。図6に関連して説明したアーキテクチャは、MTJセルを、その選択されたMTJセルと同じ位置にあるMTJ基準セルによって形成された一定の基準と比較することによってこの問題を克服する。選択されたMTJセルと基準MTJセルの相対位置のため、基準は、実質的に一定であり、データの差分検出を比較的に正確に実現することが可能である。
【0028】
さらに、MTJセル全体の電圧は、MTJセル全体に印加されるバイアスによって決まり、この電圧がMRを制御する。選択されたMTJセルと基準MTJセルが、互いに非常に近いバイアス電圧を有することが重要である。これは、図6に関連して説明したアーキテクチャで実現し得る。というのは、選択されたMTJセルと基準MTJセルが、選択された列と基準列において同じ位置を占めるからである。また、データ・ライン上およびビット・ライン上に導入されたあらゆる入力雑音が、基準とビット・ラインの両方の上に存在し、共通モードとしてコンパレータによって拒否されることになり、これは、低周波数の雑音に関して特にそうである。
【0029】
次に、図8を参照すると、MTJ RAM85の概略図が示されている。RAM85は、図6のRAM50と同様であるが、第1のデータ出力(接合部66)とコンパレータ63の間に電流センサ86が含められていることだけが異なっている。また、電流センサ87が、第2のデータ出力(接合部68)とコンパレータ64の間に備えられ、電流センサ88が、ビット・ラインBLrefの終端と、コンパレータ63および64の負の入力の間に接続されている。電流センサ86、87、および88は、本出願と同じ譲受人に譲渡され、本明細書に援用された「Current Conveyor and Method for Readout of MTJ Memories」という名称の2000年3月31日に出願した同時係属出願、通し番号09/540794で説明する電流コンベヤと同様である。この電流コンベヤのため、回路動作および出力信号が、すべての工程、電力供給、温度、およびMTJ抵抗の条件とは独立である。また、この電流コンベヤのため、データ・ライン上またはビット・ライン上の電圧の揺れが実質的に無くなり、読出しプロセスの速度が大幅に向上する。さらに、電流コンベヤは、電流/電圧変換器として動作して動作を向上させ、電圧が増幅されて、読出し特性を向上させる。
【0030】
図9を参照すると、本発明によるMTJメモリ・アレイの別のアーキテクチャ100が示されている。この実施形態では、MTJアレイおよび行エレクトロニクスが、基本的に図6に関連して開示した構造と同様である。アーキテクチャ100における違いは、列エレクトロニクスの接続、および記憶されたデータを読み取る方法にある。理解に都合のよいように、MTJアレイは、連続して101ないし108の番号を付けた8つの列からなる。
【0031】
列101ないし108に関する各グローバル・ビット・ラインの上端が、スイッチング・トランジスタに結合され、本明細書では8つのスイッチング・トランジスタが、RWで示される読取り/書込み回路によって制御されるビット・ライン・プログラム電流スイッチ110を形成している。スイッチ110は、列101、103、105、および107のグローバル・ビット・ラインをプログラム電流ソース/シンク回路112に接続し、また列102、104、106、および108のグローバル・ビット・ラインをプログラム電流ソース/シンク回路114に接続するように設計されている。ソース/シンク回路112および114も、読取り/書込み回路RWによって制御されている。
【0032】
列101ないし108に関する各グローバル・ビット・ラインの下端は、別のスイッチング・トランジスタに結合され、本明細書では8つのスイッチング・トランジスタが、115で示されるビット・ライン選択回路を形成している。選択回路115は、列101、103、105、および107のグローバル・ビット・ラインをプログラム電流ソース/シンク回路117に接続し、また列102、104、106、および108のグローバル・ビット・ラインをプログラム電流ソース/シンク回路118に接続するように設計されている。ソース/シンク回路117は、ソース/シンク回路112と連携して動作し、またソース/シンク回路118は、ソース/シンク回路114と連携して動作して読取り電流、および適切なプログラミング電流を列101ないし108に提供する。コンパレータ回路120が、選択回路115を介して列101、103、105、および107のグローバル・ビット・ラインの下端に接続された第1の入力端子121を有する。コンパレータ回路120は、選択回路115を介して列102、104、106、および108のグローバル・ビット・ラインの下端に接続された第2の入力端子122を有する。
【0033】
列復号化回路125が、選択回路115に接続され、近接しているが、異なる電流ソースおよび異なる出力回路を有する2つの列が、同時に起動されるようになっている。この実施形態では、例えば、復号化回路125からの第1の出力信号Y0が、列101および102のグローバル・ビット・ラインの下端でスイッチング・トランジスタを起動する。復号化回路125からの第2の出力信号Y1が、列103および104のグローバル・ビット・ラインの下端でスイッチング・トランジスタを起動する。復号化回路125からの第3の出力信号Y2が、列105および106のグローバル・ビット・ラインの下端でスイッチング・トランジスタを起動する。復号化回路125からの第4の出力信号Y3が、列107および108のグローバル・ビット・ラインの下端でスイッチング・トランジスタを起動する。
【0034】
したがって、読取り動作中、極めて近接した2つの列が、コンパレータ120の相対する入力端子に同時に接続される。次に、コンパレータ120が、その関連するペアの列の中の記憶されたビットを差分として比較する。MTJアレイの直並列接続のため、各列が、実質的にあらゆる数のローカル・ビット・ラインを有することが可能であり、また各ローカル・ビット・ラインが、実質的に直列に接続されたあらゆる数のMTJセルを含むことが可能である。この特定の例では、1つの列(例えば、列101)の中の各MTJセルが、関連する列(この例では、列102)の中の対応するMTJセルの中に記憶されたものとは反対のデータを有する。2つの反対に記憶されたビットの差分比較のため、読取りのために利用可能な信号の量が実質的に2倍になる。というのは、差分検知ではない検知を備えたMRAMメモリの場合、そうであるように、利用可能な信号を2つに分割して基準レベルを確立する必要がないからである。また、比較される2つのMTJセルの間で不整合が存在したとしても、その不整合は、比較されるセルが極めて近接しているため、また比較されるセルの特性が同一であるため、非常に小さい。さらに、差分比較は、関連する列の中のスイッチング・トランジスタ間の変動にも、電圧および温度の変動、ならびに共通の雑音にも影響されない。というのは、これらの変動および共通の雑音は、両方の列において存在し、したがって、差分コンパレータ120によって共通モードとして処理されるからである。
【0035】
この開示全体で、「列」および「行」という用語を特定の方向を記述すべく使用してきた。ただし、これらの用語は、説明される特定の構造のよりよい理解を容易にするためだけに使用しており、本発明を限定するものでは全くない。当業者には理解されるとおり、列および行は、容易に互換可能で、本開示で、そのような用語は、互換可能であるものとする。また、様々なライン、例えば、ビット・ライン、ワード・ライン、ディジット・ライン、選択ライン、プログラム・ライン等の特定の名称は、説明を容易にするだけのために使用される一般的な名称であることを意図しており、本発明を限定するものでは全くない。
【0036】
以上、MTJ RAMの新しい改良されたアーキテクチャを開示した。新しい改良されたアーキテクチャにより、RAMの信頼性のある動作が可能になる。さらに、MTJアレイの中の各ビットのレイアウトのため、セルのサイズがより小さく、より高い密度のアレイがもたらされる。また、新しいワード・ラインとディジット・ラインの接続のため、動作速度が相当に向上し、動作電力が低減される。
【0037】
本発明の特定の実施形態を図示し、説明してきたが、当業者は、さらなる変更形態および改良形態を案出し得るであろう。したがって、本発明は、図示する特定の形態に限定されることなく、頭記の特許請求の範囲が、本発明の趣旨および範囲を逸脱しないすべての変形形態を含むものとする。
【図面の簡単な説明】
【図1】一般的な並列アーキテクチャに接続されたMTJメモリ・アレイの部分を取り出して示した概略図。
【図2】従来技術のMTJメモリ・アレイの部分を取り出して示した行と列の接続を示す概略図。
【図3】本発明による直並列アーキテクチャで接続されたMTJメモリ・アレイの部分を取り出して示した概略図。
【図4】半導体基板上に制御エレクトロニクスを組み込むメタライゼーション層およびバイアを示す図3のMTJアレイの一部分を示す断面図。
【図5】本発明による直並列アーキテクチャで接続された図4のMTJメモリ・アレイの部分を取り出して示した等角投影図。
【図6】直並列アーキテクチャを読み取る/プログラミングするための回路を含むMTJ RAMを示す概略図。
【図7】図6のアーキテクチャを組み込むように接続されたMTJメモリ・アレイの一例を示す図。
【図8】直並列アーキテクチャを読み取る/プログラミングするための他の回路を含むMTJ RAMを示す概略図。
【図9】本発明による別のMTJメモリ・アレイ・アーキテクチャを示す概略図。
Claims (11)
- 並列に接続された磁気トンネル接合部、及び、それぞれが制御端子を含む制御トランジスタ、からなる、行と列に配置された各メモリ・セルのアレイと、
制御トランジスタの行の中の各制御トランジスタの制御端子に接続された制御ラインと、
前記行の中の各磁気トンネル接合部に隣接して延びる金属プログラミング・ラインと、
離間した間隔で前記金属プログラミング・ラインを前記制御ラインに接続する複数のバイアと、からなる磁気トンネル接合ランダム・アクセス・メモリ(MTJ MRAM)アーキテクチャ。 - 前記制御トランジスタが半導体基板の中に形成され、前記制御ラインが、該制御トランジスタの制御端子と一体となって形成される請求項1に記載のMTJ MRAMアーキテクチャ。
- 前記制御ラインが、ドープされた多結晶半導体材料で形成される請求項2に記載のMTJ MRAMアーキテクチャ。
- 前記メモリ・セルのアレイは制御回路に結合されたグローバル・ビット・ラインを含む複数の列からなり、各列は、ローカル・ビット・ラインを形成すべく、該グローバル・ビット・ラインと基準電位との間で直列に接続された複数のメモリ・セルからなる複数のグループのメモリ・セルを含み、各ローカル・ビット・ラインは制御トランジスタを含む請求項1に記載のMTJ MRAMアーキテクチャ。
- 前記ローカル・ビット・ラインの中の制御トランジスタが行に配置され、かつ、それぞれの制御トランジスタが制御端子を含み、制御トランジスタの各行が、該行の中の各制御トランジスタの制御端子と制御回路とに接続された選択ラインを有する請求項4に記載のMTJ MRAMアーキテクチャ。
- 1対の入力端子を備えたコンパレータを有する出力回路と、2つの異なる列をそれぞれ前記1対の入力端子に接続して、前記2つの異なる列からの出力信号を差分比較するスイッチング回路とをさらに含む請求項5に記載のMTJ MRAMアーキテクチャ。
- グローバル・ビット・ラインおよびローカル・ビット・ラインを含むメモリ・セルの基準列が、基準信号出力を提供すべく接続され、出力回路が、前記基準信号出力を受け取るべく接続された第1の入力端子と、前記基準列のそれぞれの相対する側で少なくとも1つのグローバル・ビット・ラインからデータ出力信号を受け取るべく接続された第2の入力端子とをそれぞれが有する第1のコンパレータ回路および第2のコンパレータ回路を含む請求項5に記載のMTJ MRAMアーキテクチャ。
- 前記メモリ・セルのアレイが、それぞれが基準信号出力を提供する複数の離間された基準列のメモリ・セルを含み、前記出力回路が、それぞれの前記基準列の第1の側の複数の前記グローバル・ラインのデータ出力信号と前記基準信号とを比較し、また、それぞれの前記基準列の第2の側の複数のグローバル・ラインのデータ出力信号と前記基準信号とを比較すべく結合された請求項7に記載のMTJ MRAMアーキテクチャ。
- 並列に接続された磁気トンネル接合部及び、それぞれが制御端子を含む制御トランジスタ、をそれぞれが含む、行と列に配置されたメモリ・セルのアレイであって、
制御回路に結合されたグローバル・ビット・ラインをそれぞれが含む複数の列からなり、各列が、ローカル・ビット・ラインを形成すべく、前記グローバル・ビット・ラインと基準電位の間で直列に接続された複数のメモリ・セルを含む複数のグループのメモリ・セルをさらに含み、各ローカル・ビット・ラインが、制御トランジスタを含むアレイと、
基準信号出力を提供すべく接続されたグローバル・ビット・ラインおよびローカル・ビット・ラインを含むメモリ・セルの基準列と、
前記基準信号出力を受け取るべく接続された第1の入力端子と、前記基準列のそれぞれの相対する側で少なくとも1つのグローバル・ビット・ラインからデータ出力信号を受け取るべく接続された第2の入力端子とをそれぞれが有する第1のコンパレータ回路および第2のコンパレータ回路を含む出力回路であって、
前記第1のコンパレータ回路が、前記基準列の1つの側のグローバル・ビット・ラインからの前記データ出力信号と前記基準信号出力をと比較し、また前記第2のコンパレータ回路が、前記基準列の反対側のグローバル・ビット・ラインからの前記データ出力信号と前記基準信号出力をと比較する出力回路と、からなるMTJ MRAMアーキテクチャ。 - 並列に接続された磁気トンネル接合部及び、それぞれが制御端子を含む制御トランジスタからなる、行と列に配置されたメモリ・セルのアレイであって、
制御回路に結合されたグローバル・ビット・ラインをそれぞれが含むメモリ・セルの複数の列を含み、各列が、ローカル・ビット・ラインを形成すべく、前記グローバル・ビット・ラインと基準電位の間で直列に接続された複数のメモリ・セルをそれぞれが含む複数のグループのメモリ・セルをさらに含み、各ローカル・ビット・ラインが、制御トランジスタを含み、
メモリ・セルの前記列の1つが、グローバル・ビット・ラインおよびローカル・ビット・ラインを含む基準列として接続され、前記基準列が、前記基準列の選択されたローカル・ビット・ラインから基準信号出力を提供すべくさらに接続され、
前記ローカル・ビット・ラインの中の前記制御トランジスタが行に配置され、各制御トランジスタが、制御端子を含み、制御トランジスタの各行が、前記行の中の各制御トランジスタの前記制御端子、ならびに各グローバル・ビット・ラインのローカル・ビット・ラインおよび基準列を選択するための制御回路に接続された選択ラインを有するアレイと、
前記基準信号出力を受け取るべく接続された第1の入力端子と、前記基準列のそれぞれの相対する側で少なくとも1つのグローバル・ビット・ラインからデータ出力信号を受け取るべく接続された第2の入力端子とをそれぞれが有する第1のコンパレータ回路および第2のコンパレータ回路を含む出力回路であって、
前記第1のコンパレータ回路が、前記基準列の1つの側のグローバル・ビット・ラインからの前記データ出力信号と前記基準信号出力とを比較し、また前記第2のコンパレータ回路が、前記基準列の反対側のグローバル・ビット・ラインからの前記データ出力信号と前記基準信号出力とを比較する出力回路と、からなるMTJ MRAMアーキテクチャ。 - 並列に接続された磁気トンネル接合部及び、それぞれが制御端子を含む制御トランジスタからなる、行と列に配置されたメモリ・セルのアレイであって、
制御回路に結合されたグローバル・ビット・ラインをそれぞれが含むメモリ・セルの複数の列からなり、各列が、ローカル・ビット・ラインを形成すべく前記グローバル・ビット・ラインと基準電位の間で直列に接続された複数のメモリ・セルをそれぞれが含む複数のグループのメモリ・セルをさらに含み、各ローカル・ビット・ラインが、制御トランジスタを含み、
前記ローカル・ビット・ラインの中の前記制御トランジスタが行に配置され、各制御トランジスタが制御端子を含み、制御トランジスタの各行が、前記行の中の各制御トランジスタの制御端子、及び各グローバル・ビット・ラインのローカル・ビット・ラインを選択するための制御回路に接続された選択ラインを有するアレイと、
列選択回路、及び、該列選択回路を介して第1のグローバル・ビット・ラインから第1のデータ出力信号を受け取るべく接続された第1の入力端子と、前記列選択回路を介して第2のグローバル・ビット・ラインから第2のデータ出力信号を受け取るべく接続された第2の入力端子とを有する、前記第1のデータ出力信号と前記第2のデータ出力信号を差分比較する差分コンパレータ回路を含む出力回路と、からなるMTJ MRAMアーキテクチャ。
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