DE10062570C1 - Schaltungsanordnung zur Steuerung von Schreib- und Lesevorgängen in einer magnetoresistiven Speicheranordnung (MRAM) - Google Patents
Schaltungsanordnung zur Steuerung von Schreib- und Lesevorgängen in einer magnetoresistiven Speicheranordnung (MRAM)Info
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Abstract
Die Erfindung betrifft eine Schaltungsanordnung zur Steuerung von Schreib- und Lesevorgängen in einer MRAM-Speicheranordnung, die eine Vielzahl von magnetoresistiven Speicherzellen mit zugehörigen in Zeilen- und Spaltenrichtung laufenden und einander an der jeweiligen Speicherzelle kreuzenden Bit- und Wortleitungen (BL, WL) aufweist. Jede Bitleitung (BL) weist an ihren Enden zu beiden Seiten jeder Speicherzelle jeweils einen ersten Auswahltransistor auf und die Steuerelektroden der ersten Auswahltransistoren sind durch Colum-Select-Signale zur Auswahl der jeweiligen Bitleitungen über Colum-Select-Leitungen ansteuerbar. Die in jeweils der gleichen Anzahl abschnittsweise zusammengefassten ersten Auswahltransistoren an jedem Ende der Bitleitungen sind mit ihren nicht mit der Bitleitung verbundenen Elektrodenanschlüssen gemeinsam mit je einem zusammenwirkenden Schreib/Leseverstärkerpaar (AMPH, AMPL) verbunden, von denen jeder Schreib/Leseverstärker (AMPH, AMPL) eine Stromquelle und eine Stromsenke aufweist und so geschaltet ist, dass durch ein sie ansteuerndes Schreibsignal (WRITE HI, WRITE LO) in allen durch ein entsprechendes Colum-Select-Signal auf der jeweiligen Colum-Select-Leitung (CS) ausgewählten Bitleitungen Schreibströme zum Schreiben einer logischen "1" oder einer logischen "0" wahlweise in einer ersten Richtung oder in einer dazu entgegengesetzten zweiten Richtung fließen und bei Zufuhr eines Lesesignals (READ) ein in der ausgewählten Speicherzelle der ...
Description
Diese Erfindung betrifft eine Schaltungsanordnung zur Steue
rung von Schreib- und Lesevorgängen in einer MRAM-Speicher
anordnung gemäß dem Oberbegriff des Patentanspruchs 1. Eine
derartige Schaltungsanordnung ist aus WO 00/38192 A1 bekannt.
Bei magnetoresistiven Speichern (MRAMs) liegt der Speicheref
fekt im magnetisch veränderbaren elektrischen Widerstand der
Speicherzelle. Eine solche Speicherzelle liegt an der Kreu
zung der zueinander orthogonal angeordneten Bitleitung BL und
Wortleitung WL. An der Kreuzungsstelle zwischen diesen Lei
tern befindet sich ein bestimmtes Mehrschichtsystem, das aus
der Übereinanderstapelung eines weich- und hartmagnetischen
Materials besteht, zwischen denen sich ein Tunneloxid befin
det. Der Wert des in der Speicherzelle enthaltenen Widerstan
des zwischen den Leitern WL und BL hängt davon ab, ob die
Magnetisierungsrichtung in den Materialien parallel (niedri
ger Zellwiderstand) oder antiparallel (hoher Zellwiderstand)
liegt. Das Schreiben der Zelle geschieht durch Schalten des
weichmagnetischen Films durch ein elektromagnetisches Feld.
Zum Schalten ist eine Überlagerung der beiden magnetischen
Felder von Wortleitung WL und Bitleitung BL nötig. Damit die
weichmagnetische Schicht in zwei entgegengesetzte Richtungen
polarisiert werden kann, ist es erforderlich, dass mindestens
einer der Programmierströme in beiden Richtungen durch die
entsprechenden Leitungen fließen kann.
Zur Erzeugung des Schreibmagnetfeldes benötigt man also einen
eingeprägten Strom auf den entsprechenden Leitungen (WL und
BL), der auf der Bitleitung in beiden Richtungen fließt, ab
hängig davon, ob man eine logische "1" oder "0" einschreiben
will. Zum Lesen legt man eine bestimmte Spannung an die aus
zulesende Zelle an und misst den durch die Zelle fließenden
Strom.
Die aus der oben zum Oberbegriff des Patentanspruchs genann
ten WO 00/38192 A1 bekannte Schaltungsanordnung zeigt in den
Fig. 4 und 5 und beschreibt von Seite 4, Zeile 35, bis Seite
7, Zeile 27, zwei verschiedene Schaltungsstrukturen zur Steu
erung von Schreib- und Lesevorgängen in einer magneto
resistiven Speicheranordnung (MRAM). Jede Speicherzelle wird
durch Anlegen eines Wortleitungsauswahlsignals an das Gate
eines Auswahltransistors ausgewählt und dadurch mit einer von
einem ersten Bitleitungsselektor ausgewählten Bitleitung ver
bunden. Ferner wird von einem zweiten Bitleitungsselektor ei
ne Referenzbitleitung für diese Speicherzelle ausgewählt. Die
auf der Bitleitung und der Referenzbitleitung fließenden
Ströme werden auf diese Weise einem allen Bitleitungen und
Referenzbitleitungen gemeinsamen differenziellen Stromfühler
zugeführt, der die Differenz zwischen den beiden Strömen ab
fühlt und daraus entsprechende, einem Komparator zugeführte
Spannungen bildet. Die in Fig. 5 dieser Druckschrift gezeigte
Schaltungsstruktur unterscheidet sich von der in Fig. 4 ge
zeigten darin, dass sie so genannte Shared-Bitleitungen ent
hält, die jeweils die Bitleitungssignale von zwei paarweise
zusammengefassten MRAM-Speicherzellen führen. Vom Bitlei
tungsselektor wird dann nur noch ausgewählt, welche der bei
den paarweise zusammengefassten Speicherzellen mit der Sha
red-Bitleitung verbunden wird. Das sonstige Schaltungskonzept
der in Fig. 5 dargestellten bekannten Schaltung ist weitge
hend identisch mit dem in Fig. 4 dargestellten. Eine Schal
tungsanordnung mit zu beiden Seiten jeder Speicherzelle ange
ordnete und über jeweilige Auswahltransistoren mit den Bit
leitungen verbindbare Lese-/Schreibverstärkern ist in dieser
Druckschrift nicht offenbart und auch nicht nahegelegt.
Es ist Aufgabe der Erfindung, eine zur Steuerung von
Schreib- und Lesevorgängen in einer derartigen MRAM-
Speicheranordnung geeignete Schaltungsanordnung, d. h. eine
Auswahlschaltung an den Bitlines anzugeben, die die oben be
schriebenen Funktionen zum Schreiben und Lesen einer logi
schen 1 oder einer logischen 0 in die bzw. aus den jeweili
gen Speicherzellen erfüllen kann. Eine weitere Aufgabe be
steht darin, eine MRAM-Speicheranordnung anzugeben, die mit
einer derartigen Auswahlschaltung ausgestattet ist.
Diese Aufgabe wird anspruchsgemäß gelöst.
Gemäß einem wesentlichen Aspekt der Erfindung ist eine
Schaltungsanordnung zur Steuerung von Schreib- und Lesevor
gängen in einer MRAM-Speicheranordnung, die eine Vielzahl
von magnetoresistiven Speicherzellen mit zugehörigen in Zei
len- und Spaltenrichtung laufenden und einander an der je
weiligen Speicherzelle kreuzenden Bit- und Wortleitungen
aufweist, wobei mit allen Bitleitungen Auswahltransistoren
verbunden sind, deren Steuerelektroden durch über Column-
Select-Leitungen zugeführte Column-Select-Signale ansteuer
bar sind. Jede Bitleitung weist an ihren beiden Enden je
weils einen ersten Auswahltransistor auf. Die jeweils in
gleicher Anzahl abschnittsweise zusammengefassten ersten
Auswahltransistoren sind an jedem Ende der Bitleitungen mit
ihren nicht mit der Bitleitung verbundenen Elektrodenan
schlüssen gemeinsam mit je einem zusammenwirkenden
Schreib/Leseverstärkerpaar verbunden, von denen jeder
Schreib/Leseverstärker eine Stromquelle und eine Stromsenke
aufweist und so geschaltet ist, dass durch ein sie ansteu
erndes Schreibsignal in allen durch ein entsprechendes Co
lumn-Select-Signal auf der jeweiligen Column-Select-Leitung
ausgewählten Bitleitungen Schreibströme zum Schreiben einer
logischen "1" oder einer logischen "0" wahlweise in einer
ersten Richtung oder in einer dazu entgegengesetzten zweiten
Richtung fließen und bei Zufuhr eines Lesesignals ein in der
ausgewählten Speicherzelle gespeicherter logischer Zustand
über eine Ausgangsleitung der Schreib/Leseverstärker ausles
bar ist.
Damit die nicht gewählten Bitleitungen auf einem bestimmten
Potenzial gehalten werden, sind mit den beiden Enden der
Bitleitungen zweite Auswahltransistoren verbunden, deren
Steuerelektroden mit dem Komplement des jeweiligen Column-
Select-Signals angesteuert und deren nicht mit den Bitlei
tungen verbundene Elektrodenanschlüsse gemeinsam mit einer
konstanten Spannung beaufschlagt sind.
Grundsätzlich gibt es zwei verschiedene mögliche Organisati
onsformen der Bitleitungen eines MRAM-Speicherfeldes:
- 1. die Bitblockanordnung und
- 2. die Wortblockanordnung, die der bei DRAMs gewählten Wort blockanordnung ähnlich ist.
Wenn die Bitleitungen als Bitblöcke gebildet sind, sind die
ersten Auswahltransistoren an den beiden Enden von jeweils n
aufeinanderfolgenden Bitleitungen der jeweils einem von meh
reren Bitblöcken zugeordneten Bits der Speicheranordnung je
weils gemeinsam mit dem zusammenwirkenden Schreibelesever
stärkerpaar verbunden und je eine Column-Select-Leitung
wählt durch den zugehörigen ersten Auswahltransistor eine
aus den n Bitleitungen jedes Bitblocks aus, wobei die zwei
ten Auswahltransistoren Bitblöcke ebenfalls blockweise an
den beiden Enden der Bitleitungen gemeinsam mit der konstan
ten Spannung beaufschlagt sind.
Ein Bitblock kann zum Beispiel n = 4 Bitleitungen umfassen.
Bevorzugt wird die konstante Spannung den zweiten Auswahl
transistoren von beiden Seiten den Bitleitungen zugeführt.
Wenn die Bitleitungen bzw. das Speicherzellenfeld wortblock
weise in Blockabschnitte unterteilt sind, sind die Bits ei
nes Worts der MRAM-Speicheranordnung physikalisch nebenein
ander angeordnet, wobei je eine Column-Select-Leitung mit
tels des zugeführten Column-Select-Signals jeweils einen aus
n Bits und entsprechenden n Bitleitungen bestehenden Wort
block aus m Wortblöcken auswählt und diese n Bitleitungen
auf zugehörigen Multiplexed-Bitleitungen schaltet und wobei
mit diesen Multiplexed-Bitleitungen die ersten Auswahltran
sistoren in jeweils einer der n-Bitleitungen aller m Wort
blöcke und je ein Schreibleseverstärkerpaar verbunden sind.
Bevorzugt sind in der Wortblockanordnung auch die zweiten
Auswahltransistoren wortblockweise mit der Konstantspannung
beaufschlagt. Diese Konstantspannung wird bevorzugt von bei
den Seiten den Bitleitungen zugeführt.
Eine erfindungsgemäße magnetoresistive Speicheranordnung
zeichnet sich dadurch aus, dass sie eine derartige, oben be
schriebene Schaltungsanordnung zur Steuerung der Schreib-
und Lesevorgänge aufweist.
Die nachstehende Beschreibung beschreibt unter Bezug auf die
beiliegende Zeichnung zwei hinsichtlich ihrer Organisations
form unterschiedliche prinzipielle Ausführungsformen der er
findungsgemäßen Schaltungsanordnung jeweils mit einer mit
der erfindungsgemäßen Schaltungsanordnung ausgestatteten ma
gnetoresistiven Speicheranordnung.
In der Zeichnung zeigen
Fig. 1 schematisch eine erste bevorzugte Ausführungsform
einer erfindungsgemäßen Schaltungsanordnung zur
Steuerung von Schreib- und Lesevorgängen in einer
MRAN-Speicheranordnung in Bitblockorganisation,
Fig. 2 schematisch eine zweite Ausführungsform einer er
findungsgemäßen Schaltungsanordnung in Wortblock
organisation und
Fig. 3 eine prinzipielle Schaltungsanordnung eines zu
sammenwirkenden Schreib/Leseverstärkerpaars.
In einer in Fig. 1 dargestellten erfindungsgemäßen Schal
tungsanordnung zur Steuerung von Schreib- und Lesevorgängen
in einer MRAM-Speicheranordnung sind in dieser Bitblockorga
nisation, wenn ein Wort aus den Bits 0 bis m (z. B. 0 bis 15)
besteht alle Bits mit gleicher Ordnungsnummer in einem Bit
block zusammengefasst (alle z. B. alle Bits <0< im Bitblock
0), ein über eine Chip-Select-Leitung, z. B. CS<0< zugeführ
tes Chip-Select-Signal selektiert aus jedem Block eine Bit
leitung. Zum Beispiel selektiert CS<0< Bitleitung BL<0<,
BL<4<, BL<8< und BL<12<. Jede selektierte Bitleitung wird an
jeweils ein Verstärkerpaar z. B. AMPL<0<, AMPH<0< geführt.
Die ersten mit einer jeweiligen Colum-Select-Leitung CS
steuerseitig verbundenen Auswahltransistoren sind an beiden
Enden jeder Bitleitung vorgesehen und jeweils mit ihren ei
nen Enden zusammengeschaltet zu MBLL und MBLH und zusammen
wirkende Schreib/Leseverstärkerpaare AMPL und AMPH sind je
weils mit diesen Schaltungsknoten MBLL, MBLH verbunden.
Der Vorteil der Bitblockorganisation ist, dass jedes Ver
stärkerpaar AMPL, AMPH direkt bei seinen Bitleitungen sitzt
und somit alle Signalpfade annähernd gleich lang sind. Al
lerdings besteht ein Nachteil darin, dass die Column-Select-
Leitungen CS<0<, . . ., CS<3< parallel zu den nur angedeuteten
Wortleitungen WL über die gesamte Arraybreite der Speicheranordnung
verlaufen, weshalb diese Schaltungsanordnung eine
größere Chipfläche belegt.
Fig. 2 zeigt eine erfindungsgemäße Schaltungsanordnung zur
Steuerung von Schreib- und Lesevorgängen in einer MRAM-Spei
cheranordnung in Wortblockorganisation. Hier sind die Bits
eines Worts physikalisch nebeneinander angeordnet. Mit dem
über eine Chip-Select-Leitung (z. B. CS<0<) zugeführten Chip-
Select-Signal wird also durch jeweilige erste Auswahltransi
storen ein Wartblock, z. B. Block<0< bestehend aus den Bit
leitungen BL<0<:<3< selektiert und auf zugehörige Multiple
xed-Bitleitungen MBLH und MBLL<0<:<3< geschaltet. Mit CS<1<
wird Block<1< bestehen aus den Bitleitungen BL<4<:<7< selek
tiert und ebenfalls auf die Multiplexed-Bitleitungen MBLL
und MBLH<0<:<3< geschaltet, usw. An jeder Multiplexed-
Bitleitung MBLL und MBLH<0<:<3< hängt je ein Schreib-
Leseverstärkerpaar AMPL, AMPH, die die gewählte Bitleitung
(z. B. BL<0< an MBL<0<, BL<1< an MBL<1<, usw.) mit den nöti
gen Spannungen und Strömen zum Lesen und Schreiben versorgt.
Der Vorteil der in Fig. 2 dargestellten Schaltungsanordnung
in Wortblockorganisation ist, dass die Column-Select-Leitun
gen nicht über die gesamte Arraybreite der MRAN-Speicheran
ordnung laufen müssen, sondern nur über einen kurzen Ab
schnitt und dadurch parallel zu den Bitleitungen zugeführt
werden können. Der Nachteil besteht in den im Vergleich mit
der in Fig. 1 gezeigten Schaltungsanordnung großen Signal
pfadlängen. Erstens können sehr lange Signalpfade entstehen,
z. B. wenn BL<3< über CS<0< auf AMPL, AMPH<3< geschaltet
wird. Zweitens sind die Signalpfade unterschiedlich lang,
was zu Problemen bei der Synchronisation der Signale führen
kann. Da die Multiplexed-Bitleitungen MBLH und MBLL über die
gesamte Arraybreite der Speicheranordnung geführt sind, ist
der Platzbedarf dafür groß.
In den beiden oben anhand der Fig. 1 und 2 beschriebenen Or
ganisationsformen, d. h. der Bitblockorganisation und Wort
blockorganisation ist berücksichtigt, dass nicht selektierte
Bitleitungen auf einem bestimmten Potenzial gehalten werden
müssen. Deshalb weisen die in Fig. 1 und Fig. 2 gezeigten
Schaltungsanordnungen zweite Auswahltransistoren d. h. je
weils einen zweiten Auswahltransistor auf jeder Bitleitung
auf, die jeweils mit dem invertierten Auswahlsignal ange
steuert sind. Dadurch ist jede nicht selektierte Bitleitung
automatisch an eine Leitung EQ angeschlossen. Ist zum Bei
spiel in Fig. 1 CS<0< hoch, sind die Bitleitungen BL<0<,
BL<4<, BL<8< und BL<12< selektiert und über die ersten Aus
wahltransistoren an die zugehörigen Verstärker AMPL und AMPH
geschaltet. CS<1<, CS<2< und CS<3< sind tief, d. h. alle an
deren Bitleitungen sind mit EQ verbunden und erhalten eine
Konstantspannung VEQ.
Die in Fig. 1 und 2 dargestellten und oben beschriebenen
Ausführungsformen der erfindungsgemäßen Schaltungsanordnung
zur Steuerung von Schreib- und Lesevorgängen einer MRAM-
Speicheranordnung weisen vorteilhafterweise eine blockweise
Erzeugung und Einspeisung der Konstantspannung VEQ auf. Da
mit kann das Potenzial der nicht selektierten Bitleitungen
von Block zu Block verschieden sein. Dies ist beim Schreiben
von Vorteil, wenn durch den hohen Schreibstrom ein Span
nungsabfall an der Wortleitung WL entsteht. Um parasitäre
Ströme zu minimieren, kann man auf diese Weise jeden Block
individuell an die in diesem Bereich vorherrschende Wortlei
tungsspannung anpassen.
Bei einer nicht dargestellten Ausführungsform kann das Po
tenzial VEQ auch für das gesamte Speicherfeld gemeinsam er
zeugt und zugeführt werden. Dies bedeutet, dass das Potenzi
al der nicht selektierten Bitleitungen über dem gesamten
Speicherfeld gleich groß ist. Diese Variante ist platzsparend,
da man für das gesamte Speicherfeld nur eine Span
nungsquelle zur Erzeugung des Potenzials VEQ vorsehen muss.
Eine weitere in den Fig. 1 und 2 realisierte Funktion ist
die Zufuhr der Schreib- und Lesespannung (und auch der Kon
stantspannung VEQ) von beiden Seiten an jede Bitleitung.
Dies hat folgende Gründe:
- 1. Der Schreibstrom muss auf den Bitleitungen in beiden Richtungen fließen können, um sowohl eine logische "1" als auch eine logische "0" schreiben zu können.
- 2. Die Zufuhr gewisser Spannungen von beiden Seiten der Bit line hat den Vorteil, dass man dadurch eine schnellere An gleichung der Bitleitungsspannung an die Äquipotentialspan nung VEQ erreicht.
In den in den Fig. 1 und 2 gezeigten Ausführungsformen der
erfindungsgemäßen Schaltungsanordnung besteht jeder
Schreib/Leseverstärker aus einem zusammenwirkenden Verstär
kerpaar AMPL und AMPH, deren Prinzipschaltung in Fig. 3
schematisch dargestellt ist. Sowohl der Verstärker AMPL als
auch der Verstärker AMPH weist eine Stromquelle und eine
Stromsenke auf, so dass der Schreibstrom auf ein Signal
WRITE LOW oder WRITE HIGH hin in der durch ein entsprechen
des Column-Select-Signal CS selektierten Bitleitung BL in
beiden Richtungen fließen kann. Wenn eine Bitleitung BL
durch das Column-Select-Signal CS gewählt ist, entscheiden
die Signale READ, WRITE HIGH und WRITE LOW, welcher Zugriff
auf die Bitleitung BL erfolgen soll. Das Signal READ ermög
licht einen Lesevorgang, bei dem die Bitleitung BL an den
Leseverstärker in AMPH gelegt ist. Das in Fig. 3 unten lie
gende Ende der Bitleitung BL floatet. Eine Alternative ist,
das untere Ende der Bitleitung beim Lesevorgang auch an den
Eingang des Leseverstärkers zu legen. Dies ist durch gestrichelte
Leitungen und Schaltungsteile in Fig. 3 gezeigt. Mit
dem Schubsignal WRITE HI wird der Pfad STROMQUELLE-BL-
STROMSENKE von AMPH nach AMPL geöffnet und der Schreibstrom
fließt in Fig. 3 von oben nach unten und schreibt zum Bei
spiel eine logische "1" in die (nicht dargestellte) MRAM-
Zelle ein. Das Schreibsignal WRITE LO öffnet den Pfad
STROMQUELLE-BL-STROMSENKE von AMPL nach AMPH, der
Schreibstrom fließt in der Fig. 3 von unten nach oben und
schreibt in die (nicht dargestellte) MRAM-Zelle zum Beispiel
eine logische "0". Die obige Beschreibung des in Fig. 3 dar
gestellten Verstärkerblocks macht deutlich, dass AMPH und
AMPL mit der gleichen Ordnungsnummer ein zusammenarbeitendes
Schreib/Leseverstärkerpaar bilden.
Ein mit der erfindungsgemäßen Schaltungsanordnung in Bit
blockorganisation (Fig. 1) oder Wortblockorganisation (Fig.
2) umfasst in den in der Zeichnung dargestellten Ausfüh
rungsformen m Bitleitungen (zur einfacheren Darstellung ist
m beispielhaft gleich 16) von denen jeweils n (zum Beispiel
4) Bitleitungen zusammengefasst sind. Selbstverständlich ist
eine MRAM-Speicheranordnung gemäß der Erfindung nicht auf
maximal 16 Bitleitungen und auch nicht auf die n = 4 zusam
mengefasste Bitleitungen beschränkt. Für eine MRAM-
Speicheranordnung ist es jedoch vorteilhaft, wenn der Quoti
ent m:n eine Zweierpotenz, zum Beispiel 2, 4, 8, 16, 32 usw.
ergibt.
Jede Schaltung, die in den angeführten Ausführungsformen mit
einem invertierten Signal, das einen NMOS-Transistor ansteu
ert, angeführt ist, kann alternativ auch mit dem nicht in
vertierten Signal, das einen PMOS-Transistor steuert, ausge
führt werden.
Insgesamt stellt die erfindungsgemäße Schaltungsanordnung
eine neuartige und für MRAM-Speicheranordnungen vorteilhafte
Auswahlschaltung in Form eines Column-Multiplexers zum wort
weisen Schreiben und Auslesen eines MRAM-Speicherfeldes dar.
AMPH<0< - AMPH<3; AMPL<0< - AMPL<3< Schreib/Leseverstärker
BL<0< - BL<15< Bitleitungen
ZELLE MRAM-Speicherzelle
CS<0< - CS<3< Column-Select-Leitung
MBLH<0< - MBLH<3< Multiplexbitleitung High
MBLL<0< - MBLL<3< Multiplexbitleitung Low
VEQ Äquipotenzialspannung
EQ<0< - EQ<3< blockweise Äquipotenzialspannungs zufuhr
WL Wortleitung
READ Lesesignal
WRITE HI, WRITE LO Schreibsignale
OUT Ausgangssignal
BL<0< - BL<15< Bitleitungen
ZELLE MRAM-Speicherzelle
CS<0< - CS<3< Column-Select-Leitung
MBLH<0< - MBLH<3< Multiplexbitleitung High
MBLL<0< - MBLL<3< Multiplexbitleitung Low
VEQ Äquipotenzialspannung
EQ<0< - EQ<3< blockweise Äquipotenzialspannungs zufuhr
WL Wortleitung
READ Lesesignal
WRITE HI, WRITE LO Schreibsignale
OUT Ausgangssignal
Claims (9)
1. Schaltungsanordnung zur Steuerung von Schreib- und Lese
vorgängen in einer MRAM-Speicheranordnung, die eine Vielzahl
von magnetoresistiven Speicherzellen mit zugehörigen in Zei
len- und Spaltenrichtung laufenden und einander an der je
weiligen Speicherzelle kreuzenden Bit- und Wortleitungen
(BL, WL) aufweist, wobei
mit allen Bitleitungen (BL) Auswahltransistoren verbunden sind, deren Steuerelektroden durch über Column-Select- Leitungen (CS) zugeführte Column-Select-Signale ansteuerbar sind,
dadurch gekennzeichnet,
dass jede Bitleitung (BL) an ihren Enden zu beiden Seiten jeder Speicherzelle jeweils einen ersten Auswahltransistor aufweist,
die in jeweils der gleichen Anzahl abschnittsweise zusammen gefassten ersten Auswahltransistoren an jedem Ende der Bit leitungen mit ihren nicht mit der Bitleitung verbundenen Elektrodenanschlüssen gemeinsam mit je einem zusammenwirken den Schreib/Leseverstärkerpaar (AMPH, AMPL) verbunden sind, von denen jeder Schreib/Leseverstärker (AMPH, AMPL) eine Stromquelle und eine Stromsenke aufweist und so geschaltet ist, dass durch ein sie ansteuerndes Schreibsignal (WRITE HI, WRITE LO) in allen durch ein entsprechendes Column- Select-Signal auf der jeweiligen Column-Select-Leitung (CS) ausgewählten Bitleitungen Schreibströme zum Schreiben einer logischen "1" oder einer logischen "0" wahlweise in einer ersten Richtung oder in einer dazu entgegengesetzten zweiten Richtung fließen und bei Zufuhr eines Lesesignals (READ) ein in der ausgewählten Speicherzelle gespeicherter logischer Zustand ("0"; "1") über eine Ausgangsleitung auslesbar ist.
mit allen Bitleitungen (BL) Auswahltransistoren verbunden sind, deren Steuerelektroden durch über Column-Select- Leitungen (CS) zugeführte Column-Select-Signale ansteuerbar sind,
dadurch gekennzeichnet,
dass jede Bitleitung (BL) an ihren Enden zu beiden Seiten jeder Speicherzelle jeweils einen ersten Auswahltransistor aufweist,
die in jeweils der gleichen Anzahl abschnittsweise zusammen gefassten ersten Auswahltransistoren an jedem Ende der Bit leitungen mit ihren nicht mit der Bitleitung verbundenen Elektrodenanschlüssen gemeinsam mit je einem zusammenwirken den Schreib/Leseverstärkerpaar (AMPH, AMPL) verbunden sind, von denen jeder Schreib/Leseverstärker (AMPH, AMPL) eine Stromquelle und eine Stromsenke aufweist und so geschaltet ist, dass durch ein sie ansteuerndes Schreibsignal (WRITE HI, WRITE LO) in allen durch ein entsprechendes Column- Select-Signal auf der jeweiligen Column-Select-Leitung (CS) ausgewählten Bitleitungen Schreibströme zum Schreiben einer logischen "1" oder einer logischen "0" wahlweise in einer ersten Richtung oder in einer dazu entgegengesetzten zweiten Richtung fließen und bei Zufuhr eines Lesesignals (READ) ein in der ausgewählten Speicherzelle gespeicherter logischer Zustand ("0"; "1") über eine Ausgangsleitung auslesbar ist.
2. Schaltungsanordnung zur Steuerung von Schreib- und Lese
vorgängen in einer MRAM-Speicheranordnung nach Anspruch 1,
dadurch gekennzeichnet,
dass mit den beiden Enden jeder Bitleitung zweite Auswahl
transistoren verbunden sind, deren Steuerelektroden mit dem
Komplement des jeweiligen Column-Select-Signals (CS) ange
steuert und deren nicht mit den Bitleitungen verbundene
Elektrodenanschlüsse gemeinsam mit einer konstanten Spannung
(VEQ) beaufschlagt sind, um die nicht durch ein Column-
Select-Signal selektierten Bitleitungen auf einem bestimmten
Potenzial zu halten.
3. Schaltungsanordnung zur Steuerung von Schreib- und Lese
vorgängen in einer MRAM-Speicheranordnung nach Anspruch 1
oder 2,
dadurch gekennzeichnet,
dass sie in Bitblockorganisation so organisisert ist, dass die ersten Auswahltransistoren in jeweils n aufeinanderfol genden Bitleitungen (z. B. BL<0<, BL<1<, BL<2<, BL<3<) der jeweils einem von mehreren Bitblöcken (z. B. Block<0<) zuge ordneten Bits der Speicheranordnung an den beiden Enden die ser Bitleitungen jeweils gemeinsam mit dem zusammenwirkenden Schreib/Leseverstärkerpaar (AMPH, AMPL) verbunden sind, dass je eine Column-Select-Leitung (CS) eine der n Bitlei tungen aus jedem Bitblock selektiert, und
die zweiten Auswahltransistoren dieses Bitblocks (z. B. Bit block<0<) ebenfalls an den beiden Enden dieser Bitleitungen jeweils gemeinsam mit der konstanten Spannung (VEQ) beauf schlagt sind.
dass sie in Bitblockorganisation so organisisert ist, dass die ersten Auswahltransistoren in jeweils n aufeinanderfol genden Bitleitungen (z. B. BL<0<, BL<1<, BL<2<, BL<3<) der jeweils einem von mehreren Bitblöcken (z. B. Block<0<) zuge ordneten Bits der Speicheranordnung an den beiden Enden die ser Bitleitungen jeweils gemeinsam mit dem zusammenwirkenden Schreib/Leseverstärkerpaar (AMPH, AMPL) verbunden sind, dass je eine Column-Select-Leitung (CS) eine der n Bitlei tungen aus jedem Bitblock selektiert, und
die zweiten Auswahltransistoren dieses Bitblocks (z. B. Bit block<0<) ebenfalls an den beiden Enden dieser Bitleitungen jeweils gemeinsam mit der konstanten Spannung (VEQ) beauf schlagt sind.
4. Schaltungsanordnung zur Steuerung von Schreib- und Lese
vorgängen in einer MRAM-Speicheranordnung nach einem der An
sprüche 2 oder 3,
dadurch gekennzeichnet,
dass die konstante Spannung (VEQ) von beiden Seiten zuge
führt wird.
5. Schaltungsanordnung zur Steuerung von Schreib- und Lese
vorgängen in einer MRAM-Speicheranordnung nach Anspruch 1 o
der 2,
dadurch gekennzeichnet,
dass sie in Wortblockorganisation so organisiert ist, dass
alle Bits eines Worts der MRAM-Speicheranordnung physikalisch
nebeneinander angeordnet sind, wobei je eine Column-Select-
Leitung (CS<0<, CS<1<, . . ., CS<3<) mit dem zugeführten Co
lumn-Select-Signal einen aus n Bits und entsprechenden n Bit
leitungen (BL) bestehenden Wortblock (Block<0<, Block<1<,
Block<3<) aus m Wortblöcken auswählt und diese n Bitlei
tungen auf zugehörigen Multiplexed-Bitleitungen (MBL<0<,
MBL<3<) schaltet, wobei mit diesen Multiplexed-Bitlei
tungen (MBL<0<, MBL<1<, . . ., MBL<3<) die ersten Auswahltran
sistoren auf beiden Seiten jeweils einer der n Bitleitungen
(BL<0<, BL<1<, . . ., BL<3<) aller m Wortblöcke (Block<0<,
Block<1<, . . ., Block<3<) und je ein Schreib-Leseverstärker
paar (AMP, AMPL) verbunden sind.
6. Schaltungsanordnung zur Steuerung von Schreib- und Lese
vorgängen in einer MRAM-Speicheranordnung nach Anspruch 5,
dadurch gekennzeichnet,
dass die zweiten Auswahltransistoren jeweils wortblockweise
mit der Konstantspannung (VEQ) beaufschlagt sind.
7. Schaltungsanordnung zur Steuerung von Schreib- und Lese
vorgängen in einer MRAM-Speicheranordnung nach Anspruch 6,
dadurch gekennzeichnet,
dass die konstante Spannung (VEQ) von beiden Seiten zuge
führt wird.
8. Schaltungsanordnung zur Steuerung von Schreib- und Lese
vorgängen in einer MRAM-Speicheranordnung nach einem der An
sprüche 3 bis 7,
dadurch gekennzeichnet,
dass der Quotient m:4 eine Zweierpotenz ergibt.
9. Magnetoresistive Speicheranordnung,
dadurch gekennzeichnet,
dass sie eine Schaltungsanordnung zur Steuerung von Schreib-
und Lesevorgängen nach einem der Ansprüche 1 bis 8 aufweist.
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