DE60311954T2

DE60311954T2 - Magnetischer Direktzugriffspeicher zur Speicherung von Informationen unter Verwendung des Magnetoresistiveffekts

Info

Publication number: DE60311954T2
Application number: DE60311954T
Authority: DE
Inventors: Kenji Minato-ku Tsuchida; Yoshihisa Minato-ku Iwata; Tomoki Minato-ku Higashi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-12-27
Filing date: 2003-04-28
Publication date: 2007-11-08
Anticipated expiration: 2023-04-29
Also published as: EP1435622A3; CN100367406C; US20040125647A1; EP1435622B1; EP1435622A2; CN1534679A; JP2004213771A; DE60311954D1; US6862210B2

Description

Die Erfindung betrifft einen magnetischen Speicher wahlfreien Zugriffs zum Speichern von Informationen von "1" oder "0" unter Verwendung des Magnetowiderstandseffekts bwz. magnetoresistiven Effekts.
Ein magnetischer Speicher wahlfreien Zugriffs (MRAM) ist eine Speichervorrichtung zum Speichern von Informationen von "1" oder "0" unter Verwendung des magnetoresistiven Effekts. In jüngster Zeit haben viele Firmen Entwicklungen von MRAMs als einem Kandidaten für Universalspeichervorrichtungen begonnen, die Nichtflüchtigkeit, eine hohe Integrationsdichte, hohe Zuverlässigkeit, geringe Energievergeudung und Hochgeschwindigkeitsbetrieb kombinieren.
Als magnetoresistive Wirkungen gibt es zwei bekannten Wirkungen des magnetoresistiven Rieseneffekts bzw. Giant-Magneto-Resistive-Effects (GRM-Effekt) und des magnetoresistiven Tunneleffekts bzw. Tunnel-Magneto-Resistive-Effect (TMR-Effekt). Ein Element, das den GMR-Effekt zeigt, verwendet einen Effekt, dass der Widerstand eines zwischen zwei ferromagnetischen Schichten eingelegten Leiters in Übereinstimmung mit der Drall- bzw. Spin-Ausrichtung dieser oberen und unteren ferromagnetischen Schichten variiert. Das MR-Verhältnis, das ein Verhältnis der Variation im Magnetowiderstandswert angibt, ist jedoch so niedrig wie etwa 10%, so dass ein Auslesesignal gespeicherter Information gering ist. Daher ist das kritischte Problem bei der Implementierung eines MRAM gewesen, eine Auslesemarge sicherzustellen, hierdurch die Industrie von der nicht ausreichenden Praktikabilität des MRAM überzeugend.
Ein Beispiel eines Elementes, das den TMR-Effekt zeigt, ist andererseits ein Magnetotunnelübergangselement bzw. Magnetic-Tunnel-Junction-Element (MTJ-Element), welches eine Stapelstruktur hat aus zwei ferromagnetischen Schichten und einem zwischen diesen beiden ferromagnetischen Metallschichten eingelegten Isolationsfilm und eine Variation im magnetischen Widerstand verwendet, die auf den Spin-Polarisations-Tunneleffekt zurückgeht. Das MTJ-Element zeigt die maximale Tunnelwahrscheinlichkeit zwischen den beiden magnetischen Schichten über den Tunnelisolationsfilm dazwischen, wenn die oberen und unteren ferromagnetischen Schichten parallel zueinander in ihrer Spin-Ausrichtung sind, demnach in einem minimalen Widerstand des Tunnelisolationsfilms resultierend. Wenn sie antiparallel zueinander in ihrer Spin-Ausrichtung sind, ist andererseits die Tunnelwahrscheinlichkeit minimiert, demnach den Widerstand des Tunnelisolationsfilms maximierend.
Zum Implementieren dieser beiden Zustände ist eine der beiden oben erwähnten zwei magnetischen Schichten in der Magnetisierungsrichtung festgelegt zum Vermeiden eines Einflusses externer Magnetisierung. Diese Schicht wird allgemein als eine PIN-Schicht bezeichnet. Die andere magnetische Schicht kann so programmiert werden, dass ihre Magnetisierungsrichtung parallel oder antiparallel zu der der PIN-Schicht ist in Übereinstimmung mit der Richtung eines daran angelegten Magnetfelds. Diese Schicht wird allgemein als FREE-Schicht bezeichnet mit einer Rolle des Speicherns von Information. Es wird derzeit ein bestimmter MTJ-Elementetyp erhalten, der ein MR-Verhältnis als das Widerstandsvariationsverhältnis von über 50% zeigt, welcher Typ zu einem Hauptziel der Entwicklungen von MRAMs geworden ist. Daten können in ein MRAM unter Verwendung eines MTJ-Elementes durch Invertieren der Magnetisierungsrichtung der oben erwähnten FREE-Schicht geschrieben werden durch Fließenlassen mindestens eines konstanten Stroms durch eine Bitleitung und eine Wortleitung, die orthogonal zueinander über jeder Speicherzelle sind, um hierdurch diese Magnetisierungsrichtung der FREE-Schicht zu Steuern mit der Magnetude eines resultierend auftretenden synthetischen Magnetfelds.
Andererseits können Daten von ihm ausgelesen werden durch Anlegen einer Spannung zwischen den beiden magnetischen Schichten eines MTJ-Elementes, das einem ausgewählten Bit entspricht, um hierdurch den Widerstandswert von einem resultierend fließenden Strom auszulesen oder durch Fließenlassen eines konstanten Stroms durch das ausgewählte MTJ-Element, um hierdurch eine resultierend auftretende Spannung zwischen diesen beiden magnetischen Schichten auszulesen.
Ein Beispiel von den ein solches MTJ-Element verwendenden MRAMs verwendet zwei MOS-Transistoren und zwei MTJ-Elemente zum Darstellen von Ein-Bit-Daten und wird in einer Literaturstelle von beispielsweise "A 10-ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Swich in each Cell" bzw. "Ein 10-ns nicht-flüchtiges Lese- und Schreibspeicherarray unter Verwendung eines magnetischen Tunnelübergangs und FET-Schalters in jeder Zelle" in "a digest of Technical Paper, p. 128 von ISSC C2000" berichtet. Das in dieser Literaturstelle berichtete MRAM bildet jedoch Ein-Bit-Daten von zwei MOS-Transistoren und zwei MTJ-Elementen, wie oben beschrieben und man findet es demnach schwierig, einen Massenspeicher bereitzustellen.
Demgegenüber wird ein solches Verfahren vorgeschlagen (siehe beispielsweise JP-Patentanmeldung Nr. 2001-390518) zum Herstellen eines anderen Beispiels eines MRAM unter Verwendung eines MTJ-Elementes, in welchem, wie in 1 gezeigt, ein Auswahl-MOS-Transistor SG1 in seiner Benutzung durch mehrere Speicherzellen MC1 bis MC4 geteilt wird, um ein Reduzieren des Zellenbereichs zu ermöglichen, hierdurch zu einer Zunahme der Integrationsdichte beitragend.
Das MRAM gemäß diesem vorgeschlagenen Verfahren hat beispielsweise einen solchen Zellenquerschnitt, wie er in 2 gezeigt ist. Auf einem Halbleitersubstrat 101 sind eine Gate-Verdrahtungsleitung (RSW1 des Auswahl-MOS-Transistors SG1 und eine Auswahlleitung SL1, die mit einer Diffusionsschicht 102 des Auswahl-MOS-Transistors SG1 verbunden ist, angeordnet. Zudem sind oberhalb der Auswahlleitung SL1 eine Einschreibe-Bitleitung WBL1 und eine Unter-Bitleitung SBL1 angeordnet. Auf der Unter-Bitleitung SBL1 sind MTJ-Elemente MTJ1 bis MTJ4 angeordnet, die jeweils Speicherzellen MC1 bis MC4 bilden.
Das MRAM mit einer in 2 gezeigten Struktur hat eine solche Verdrahtungskonfiguration, dass die Einschreibe-Bitleitung WBL1 physikalisch von den MTJ-Elementen getrennt ist. Die Einschreibe-Bitleitung WBL1 hat eine Rolle des Erzeugens zweier Magnetfelder mit unterschiedlichen Richtungen, um die Ausrichtung einer FREE-Schicht des MTJ-Elementes zu bestimmen, so dass die physikalische Trennung der Einschreibe-Bitleitung WBL1 und des MTJ-Elementes zu einer erwarteten Verringerung der Intensität eines an das MTJ-Element angelegten Leicht-Achsenrichtungs-Einschreibemagnetfelds führen dürfte, was ein Schlüssel für die Informationsspeicherung ist. Demnach muss, um es zu lösen, ein Bitleitungsstrom erhöht werden, was zu einem Problem einer Erhöhung des Stromverbrauchs führt.
Es ist ein Ziel der Erfindung, einen magnetischen Speicher wahlfreien Zugriffs bereitzustellen, der einen Bitleitungsstrom verringern kann, um den Energieverbrauch zu reduzieren durch Verbinden einer Einschreibe-Bitleitung und einer ein magnetoresistives Element umfassenden Speicherzelle.
Ein magnetischer Speicher wahlfreien Zugriffs gemäß einem Aspekt der vorliegenden Erfindung umfasst: Eine Speicherzelle, die ein magnetoresistives Element einschließt, dessen elektrischer Widerstand durch Magnetismus geändert wird; eine Unter-Bitleitung, die mit einem Ende der Speicherzelle verbunden ist; eine Haupt-Bitleitung, die mit der Unter-Bitleitung über eine erste Auswahlschaltung verbunden ist; einen Leseverstärker, der mit der Haupt-Bitleitung über eine zweite Auswahlschaltung verbunden ist; eine Verdrahtungsleitung, die mit dem anderen Ende der Speicherzelle verbunden ist und in einer ersten Richtung angeordnet ist; eine Wortleitung die durch einen Verbindungspunkt zwischen der Speicherzelle und der Verdrahtungsleitung hindurch verläuft und orthogonal zu der ersten Richtung angeordnet ist; gekennzeichnet durch das fernere Umfassen: einer ersten Operationsschaltung, die mit einem Ende der Verdrahtungsleitung über eine dritte Auswahlschaltung verbunden ist, wobei die erste Operationsschaltung als ein Wortleitungstreiber während einer Ausleseoperation des Auslesens von Daten aus der Speicherzelle arbeitet, und wobei die erste Operationsschaltung als eines von einem Bitleitungstreiber und einem Bitleitungsabsenker während einer Schreiboperation der Schreibens von Daten in die Speicherzelle arbeitet; und eine zweite Operationsschaltung, die mit dem anderen Ende der Verdrahtungsleitung verbunden ist, wobei die zweite Operationsschaltung während der Schreiboperation als der andere von entweder dem Bitleitungstreiber oder dem Bitleitungsabsenker arbeitet; wobei die Verdrahtungsleitung während der Leseoperation eine Auslesewortleitung bereitstellt und die Verdrahtungsleitung während der Schreiboperation eine Einschreibe-Bitleitung bereitstellt.
Der Magnetspeicher wahlfreien Zugriffs kann umfassen: Eine Vielzahl von Speicherzellen, die jeweils ein magnetoresistives Element einschließen, dessen elektrischer Widerstand durch Magnetismus geändert wird, erste und zweite Unter-Bitleitungen, erste und zweite Haupt-Bitleitungen, und erste und zweite Wortleitungen; wobei die erste Unter-Bitleitung mit einem Ende einer ersten Speicherzelle der Vielzahl von Speicherzellen verbunden ist; wobei die erste Haupt-Bitleitung mit der ersten Unter-Bitleitung über die erste Auswahlschaltung verbunden ist; wobei der Leseverstärker mit der ersten Haupt-Bitleitung über die zweite Auswahlschaltung verbunden ist; wobei die zweite Unter-Bitleitung mit einem Ende einer zweiten Speicherzelle der Vielzahl von Speicherzellen verbunden ist; wobei die zweite Haupt-Bitleitung mit der zweiten Unter-Bitleitung über eine vierte Auswahlschaltung verbunden ist; wobei eine fünfte Auswahlschaltung zwischen der zweiten Haupt-Bitleitung und dem Leseverstärker verbunden ist; wobei die Verdrahtungsleitung mit den anderen Enden der ersten und zweiten Speicherzellen verbunden ist und in der ersten Richtung angeordnet ist; wobei die erste Wortleitung über einen Schnittpunkt zwischen der ersten Speicherzelle und der Verdrahtungsleitung verläuft und in einer zweiten Richtung orthogonal zur ersten Richtung angeordnet ist; wobei die zweite Wortleitung über einen Schnittpunkt zwischen der zweiten Speicherzelle und der Verdrahtungsleitung verläuft und in der zweiten Richtung orthogonal zur ersten Richtung angeordnet ist; wobei die erste Operationsschaltung mit einem Ende der Verdrahtungsleitung über die dritte Auswahlschaltung verbunden ist, die erste Operationsschaltung während einer Leseoperation des Auslesens von Daten aus den ersten und zweiten Speicherzellen als ein Wortleitungstreiber arbeitet, die erste Operationsschaltung während einer Schreiboperation des Einschreibens von Daten in die ersten und zweiten Speicherzellen als eines von einem Bitleitungstreiber und einem Bitleitungsabsenker arbeitet, und wobei die zweite Operationsschaltung mit dem anderen Ende der Verdrahtungsleitung verbunden ist, wobei die zweite Operationsschaltung während der Schreiboperation als der andere von entweder dem Bitleitungstreiber oder dem Bitleitungsabsenker arbeitet.
Der Magnetspeicher wahlfreien Zugriffs kann umfassen: Eine Vielzahl von Speicherzellen, von denen jede ein magnetoresistives Element einschließt, dessen elektrischer Widerstand durch Magnetismus geändert wird, erste und zweite Unter-Bitleitungen, erste und zweite Haupt-Bitleitungen, und erste und zweite Verdrahtungsleitungen; wobei die erste Unter-Bitleitung mit einem Ende einer ersten Speicherzelle der Vielzahl von Speicherzellen verbunden ist; die erste Haupt-Bitleitung mit der ersten Unter-Bitleitung über die erste Auswahlschaltung verbunden ist; der Leseverstärker mit der ersten Haupt-Bitleitung über die zweite Auswahlschaltung verbunden ist; die zweite Unter-Bitleitung mit einem Ende einer zweiten Speicherzelle der Vielzahl von Speicherzellen verbunden ist; die zweite Haupt-Bitleitung mit der zweiten Unter-Bitleitung über eine vierte Auswahlschaltung verbunden ist; eine fünfte Auswahlschaltung zwischen der ersten Haupt-Bitleitung und dem Leseverstärker verbunden ist; die erste Verdrahtungsleitung mit dem anderen Ende der ersten Speicherzelle verbunden ist und in einer ersten Richtung angeordnet ist; die zweite Verdrahtungsleitung mit dem anderen Ende der zweiten Speicherzelle verbunden ist und in der ersten Richtung angeordnet ist; die Wortleitung über einen Schnittpunkt zwischen der ersten Speicherzelle und der ersten Verdrahtungsleitung und einen Schnittpunkt zwischen der zweiten Speicherzelle und der zweiten Verdrahtungsleitung hindurch verläuft und in einer zweiten Richtung angeordnet ist, die orthogonal zur ersten Richtung ist; die erste Operationsschaltung mit einem Ende der ersten Verdrahtungsleitung über die dritte Auswahlschaltung verbunden ist, wobei die erste Operationsschaltung während einer ersten Ausleseoperation des Auslesens von Daten aus der ersten Speicherzelle als ein Wortleitungstreiber arbeitet, und wobei die erste Operationsschaltung während einer ersten Schreib-Operation des Einschreibens von Daten in die erste Speicherzelle als eines von einem Bitleitungstreiber und einem Bitleitungsabsenker arbeitet; und die zweite Operationsschaltung mit dem anderen Ende von der ersten Verdrahtungsleitung verbunden ist, wobei die zweite Operationsschaltung während der ersten Einschreiboperation als der andere von entweder dem Bitleitungstreiber oder dem Bitleitungsabsenker arbeitet; und umfassend: Eine dritte Operationsschaltung, die mit einem Ende der zweiten Verdrahtungsleitung über eine sechste Auswahlschaltung verbunden ist, wobei die dritte Operationsschaltung während einer zweiten Ausleseoperation des Auslesens von Daten aus der zweiten Speicherzelle als ein Wortleitungstreiber arbeitet, wobei die dritte Operationsschaltung während einer zweiten Schreiboperation des Schreibens von Daten in die zweite Speicherzelle als ein Bitleitungsabsenker arbeitet, wenn die erste Operationsschaltung als der Bitleitungstreiber betrieben wird, und wobei die dritte Operationsschaltung während der zweiten Schreiboperation als ein Bitleitungstreiber arbeitet, wenn die erste Operationsschaltung als ein Bitleitungsabsenker arbeitet; eine vierte Operationsschaltung, die mit dem anderen Ende der zweiten Verdrahtungsleitung verbunden ist, wobei die vierte Operationsschaltung während der zweiten Schreiboperation als ein Bitleitungstreiber arbeitet, wenn die erste Operationsschaltung als Bitleitungstreiber betrieben wird, die vierte Operationsschaltung während der zweiten Schreiboperation als ein Bitleitungsabsenker arbeitet, wenn die erste Operationsschaltung als der Bitleitungsabsenker arbeitet; und wobei die ersten und zweiten Verdrahtungsleitungen während der ersten und zweiten Ausleseoperationen Auslesewortleitungen bereitstellen, wobei die erste Verdrahtungsleitung eine Einschreibe-Bitleitung während der ersten Schreiboperation bereitstellt; und wobei die zweite Verdrahtungsleitung eine Einschreibe-Bitleitung während der zweiten Schreiboperation bereitstellt.
Dieses Resümee der Erfindung beschreibt nicht notwendiger Weise alle erforderlichen Merkmale, so dass die Erfindung auch eine Unterkombination jener beschriebenen Merkmale sein kann.
Die Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung verstanden werden, wenn betrachtet im Zusammenhang mit den beiliegenden Zeichnungen, in denen zeigt:
1 ein Äquivalentschaltungsdiagramm eines magnetischen Speichers wahlfreien Zugriffs, der eine konventionelle Speicherzelle vom Kreuzungspunkttyp und einen Auswahl-MOS-Transistor einschließt;
2 eine Querschnittsansicht eines Speicherzellenabschnitts in dem konventionellen magnetischen Speicher wahlfreien Zugriffs;
3 ein Äquivalenzschaltungsdiagramm eines magnetischen Speichers wahlfreien Zugriffs (MRAM) eines Referenzbeispiels;
4 eine Querschnittsansicht eines Speicherzellenabschnitts in dem magnetischen Speicher wahlfreien Zugriffs des Referenzbeispiels;
5 ein Schaltungsdiagramm, das einen Ablauf eines Signals beim Auslesen eines magnetischen Speichers wahlfreien Zugriffs gemäß einer ersten Ausführungsform der Erfindung zeigt;
6 ein Schaltungsdiagramm, das einen Ablauf eines Signals beim Einschreiben eines magnetischen Speichers wahlfreien Zugriffs gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
7 eine Querschnittsansicht eines Speicherzellenabschnitts in dem magnetischen Speicher wahlfreien Zugriffs der ersten Ausführungsform;
8 ein Schaltungsdiagramm, das einen Ablauf eines Signals beim Auslesen eines magnetischen Speichers wahlfreien Zugriffs gemäß einer zweiten Ausführungsform der Erfindung zeigt;
9A und 9B Schaltungsdiagramme, die einen Ablauf eines Signals beim Einschreiben eines magnetischen Speichers wahlfreien Zugriffs gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
10 ein Schaltungsdiagramm, das einen Ablauf eines Signals beim Auslesen eines magnetischen Speichers wahlfreien Zugriffs gemäß einer dritten Ausführungsform der Erfindung zeigt;
11 ein Schaltungsdiagramm, das einen Ablauf eines Signals beim Einschreiben eines magnetischen Speichers wahlfreien Zugriffs gemäß der dritten Ausführungsform der Erfindung zeigt;
12 einen Entwurf, der hauptsächlich ein MTJ-Element und einen Speicherzellenabschnitt in dem magnetischen Speicher wahlfreien Zugriffs der dritten Ausführungsform zeigt;
13 einen Entwurf, der hauptsächlich einen Auswahl-MOS-Transistor eines Speicherzellenabschnitts in dem magnetischen Speicher wahlfreien Zugriffs der dritten Ausführungsform zeigt; und
14 eine Querschnittsansicht des Speicherzellenabschnitts in dem magnetischen Speicher wahlfreien Zugriffs der dritten Ausführungsform.
Bevor die Ausführungsformen der Erfindung beschrieben werden, wird nachfolgend ein magnetischer Speicher wahlfreien Zugriffs (MRAM) als ein Referenzbeispiel erläutert.
In diesem RAM wird zum Sicherstellen eines Zelleninformationsauslesesignals eine in 1 gezeigte Konfiguration abgeändert zum Einfügen einer hierarchischen Konstruktion einer Bitleitung beim Anordnen eines Auswahl-MOS-Transistors SG1 zwischen einer Haupt-Bitleitung MBL1 und einer Unter-Bitleitung SBL1, wie in 3 gezeigt. Dies ermöglicht das selektive Verbinden mindestens einer der mehreren derart aufgeteilten Unter-Bitleitungen mit der Haupt-Bitleitung. Als ein Ergebnis kann die Anzahl ausgewählter mit der Bitleitung verbundener Zellen, wie sie von einem Leseverstärker betrachtet werden, stark reduziert werden.
Ein konventioneller Kreuzungspunkttyp von Speicherzellen hat ein Problem, das seine Nichtselektivität der Speicherzellen eine Gruppe von nicht ausgewählten Speicherzellen veranlasst, ein Fehlersignal an den Leseverstärker zu senden. Um dieses Problem zu lösen, reduziert das in 3 gezeigte MRAM die effektive Anzahl an Speicherzellen, die mit der Bitleitung verbunden sind zum Zwecke des Unterdrückens des Fehlersignals.
Ein Beispiel eines Zellenquerschnittaufbaus des in 3 gezeigten MRAM ist in 4 gezeigt.
In dem in 4 gezeigten Zellenquerschnitt sind beim Vergleich mit den in 2 gezeigten, Bitleitungen und Wortleitungen miteinander ausgetauscht, so dass Verdrahtungsleitungen, die in der Funktion Auslese-Bitleitungen (RBL1–RBL4 und Einschreibe-Wortleitungen (WBL1–WBL4) kombinieren, die auf einer oberen Schicht des MTJ-Elements in 2 angeordnet sind, ersetzt werden durch Auslese-/Einschreibe-Wortleitungen WL1–WL4 in 4. Zudem wird einer von zwei Knoten, das heißt eine Source-Leitung SL1 eines Auswahl-MOS-Transistors in 2 ersetzt durch eine dedizierte Auslese-Bitleitung MBL1 in 4.
Jedoch ist auch in dem MRAM mit einer in 4 gezeigten Struktur die Einschreibe-Bitleitung WBL1 physikalisch getrennt bei der Verdrahtung von den MTJ-Elementen, wie oben beschrieben. Die Einschreibe-Bitleitung WBL1 spielt eine Rolle des Erzeugens zweier Magnetfelder mit unterschiedlichen Richtungen, um die Ausrichtung von einer FREE-Schicht des MTJ-Elementes zu bestimmen, so dass die physikalische Trennung der Einschreibe-Bitleitung WBL1 und der MTJ-Elemente zu einer verdächtigen Abnahme in der Intensität eines Leicht-Achsenrichtungs-Einschreibemagnetfeldes führen kann, das an die MTJ-Elemente angelegt wird, welches ein Schlüssel für die Informationsspeicherung ist. Demnach, um dies zu beheben, muss ein Bitleitungsstrom erhöht werden, was zu einem Problem einer Erhöhung des Stromverbrauchs führt.
Das Folgende wird Ausführungsformen der Erfindung beschreiben, die die Probleme des MRAM in Übereinstimmung mit dem oben erwähnten Referenzbeispiel beheben. In der Beschreibung sind Elemente, die allen Zeichnungen gemeinsam sind, durch gemeinsame Bezugszeichen angegeben.
Ein magnetischer Speicher wahlfreien Zugriffs gemäß den Ausführungsformen der Erfindung umfasst in seinem Aufbau ein Element, das "1"- oder "0"-Information unter Verwendung des magnetoresistiven Effekts bzw. MR-Effekts als eine diskrete Speicherzelle speichert. Zudem sind eine Vielzahl von diskreten Speicherzellen integriert und in einer Matrix angeordnet, in deren Peripherie es eine hinzugefügte Steuerschaltungsgruppe einschließlich einer Decoderschaltung und einer Leseschaltung gibt, hierdurch Auslese- und Einschreibe-Operationen durch Anordnen von wahlfreiem Zugriff zu einem beliebigen Bit ermöglichend.
Das Folgende wird die Ausführungsformen unter Bezugnahme auf ein Verfahren zum Ermöglichen der Zwischenverbindung von Einschreibe-Bitleitungen und MTJ-Elementen in einem Speicherarray beschreiben, in welchem Speicherzellen vom Kreuzungspunkttyp gemeinsam mit der Vielzahl von aufgeteilten Bitleitungen angeordnet sind, und zusätzlich ein optionales Verfahren zum Zwischenverbinden der Haupt-Bitleitung und der Unter-Bitleitung in diesem Fall. Es ist darauf hinzuweisen, dass, obwohl das Folgende eine aus einem MTJ gebildete Speicherzelle vom Kreuzungspunkttyp beispielhaft wiedergeben wird, die Erfindung nicht darauf beschränkt ist. Beispielsweise ist die Erfindung auch anwendbar auf irgendwelche anderen magnetoresistiven Elemente, die imstande sind, den elektrischen Widerstandswert magnetisch zu steuern. Erste Ausführungsform Zuerst wird nachstehend ein MRAM gemäß einer ersten Ausführungsform der Erfindung beschrieben. 5 ist ein Schaltungsdiagramm, welches eine Konfiguration des MRAM in Übereinstimmung mit der ersten Ausführungsform zeigt.
Wie in 5 gezeigt, sind die einen Enden von Kreuzungspunktspeicherzellen MC1 bis MC4, die jeweils ein MTJ-Element umfassen, mit einer Unter-Bitleitung SBL1 verbunden, die ein gemeinsamer Knoten ist. Die Unter-Bitleitung SBL1 ist mit einer Haupt-Bitleitung MBL1 über einen Auswahl-MOS-Transistor SG1 verbunden, der als ein Schalter dient. An ein Gate des Auswahl-MOS-Transistors SG1 ist eine Signalleitung SS1 verbunden, die wiederum mit einem Zeilendecoder 11 verbunden ist. Ein Ende der Haupt-Bitleitung MBL1 ist über eine Spalten-Gate-Schaltung CG1 mit einem Leseverstärker (S/A) 12 verbunden.
An das jeweilige andere Ende der oben erwähnten Speicherzellen MC1 bis MC4 sind Verdrahtungsleitungen L1 bis L4 jeweils verbunden. An eines der Enden der Verdrahtungsleitungen L1 bis L4 sind ein Einschreibe-Bitleitungstreiber bzw. Absenker 13 verbunden. Die anderen Enden der Schreibleitungen L1 bis L4 sind über jeweilige Wortleitungs-Auswahltransistoren WS1 bis WS4 mit einem Einschreibe-Bitleitungstreiber bzw. Absenker und einem Auslese-Wortleitungstreiber 14 verbunden. Zudem sind Gate-Anschlüsse der Wortleitungs-Auswahltransistoren WS1 bis WS4 jeweils mit dem Zeilendecoder 11 verbunden.
An einen Gate-Anschluss der oben erwähnten Spalten-Gate-Schaltung CG1 ist eine Signalleitung SC1 verbunden, die wiederum an einen Spaltendecoder und einen Spaltenauswahlleitungs-(CSL)-Treiber 15 verbunden ist. Zudem ist an die Haupt-Bitleitung MBL1 eine Vorspannungsschaltung 16 verbunden.
Die einen Enden von Kreuzungspunktspeicherzellen MC1 bis MC4 umfassen jeweils ein MTJ-Element, andererseits sind sie mit einer Unter-Bitleitung SBL2 verbunden, die ein gemeinsamer Knoten ist. Diese Unter-Bitleitung SBL2 ist mit einer Haupt-Bitleitung MBL2 über einen Auswahl-MOS-Transistor SG2 verbunden, der als ein Schalter dient. An einem Gate-Anschluss des Auswahl-MOS-Transistors SG2 ist die Signalleitung SS1 verbunden. Ein Ende der Haupt-Bitleitung MBL2 ist über eine Spalten-Gate-Schaltung CG2 an dem Leseverstärker (S/A) 12 verbunden. Zudem sind an die anderen Ende der Speicherzellen MC1 bis MC8 die oben erwähnten Verdrahtungsleitungen L1 bis L4 jeweils verbunden.
An einen Gate-Anschluss der oben erwähnten Spalten-Gate-Schaltung CG2 ist der Spaltendecoder und der Spaltenauswahl-Leitungstreiber 15 verbunden. Zudem ist an die Haupt-Bitleitung MBL2 eine Vorspannungsleitung 17 verbunden.
In ähnlicher Weise ist jeweils ein Ende der Kreuzungspunktspeicherzellen MC9 bis MC12, die ein MTJ-Element umfassen, an eine Unter-Bitleitung SBL3 verbunden, die ein gemeinsamer Knoten ist. Diese Unter-Bitleitung SBL3 ist an die oben erwähnte Haupt-Bitleitung MBL1 über einen Auswahl-MOS-Transistor SG2 verbunden, der als ein Schalter dient. An einen Gate-Anschluss des Auswahl-MOS-Transistors SG2 ist eine Signalleitung SS2 verbunden, die wiederum mit einem Zeilendecoder 18 verbunden ist.
An die anderen Enden der oben erwähnten Speicherzellen Mc9 bis MC12 sind jeweils Verdrahtungsleitungen L2 bis L8 verbunden. An jeweils eines der Enden der Verdrahtungsleitungen L5 bis L8 ist ein Einschreibe-Bitleitungstreiber bzw. Absenker 19 verbunden. Die anderen Enden der Verdrahtungsleitungen L5 bis L8 sind jeweils über jeweilige Wortleitungs-Auswahltransistoren WS5 bis WS8 an einen Einschreibe-Bitleitungstreiber bzw. Absenker und Auslese-Wortleitungstreiber 20 verbunden. Zudem sind Gate- Anschlüsse der Wortleitungs-Auswahltransistoren WS5 bis WS8 jeweils an den Zeilendecoder 18 verbunden.
Wieder in ähnlicher Weise sind jeweils ein Ende der Kreuzungspunktspeicherzellen MC13 bis MC16, die jeweils ein MTJ-Element umfassen, an eine Unter-Bitleitung SBL4 verbunden, die ein gemeinsamer Knoten ist. Die Unter-Bitleitung SBL4 ist an die Haupt-Bitleitung MBL2 über einen Auswahl-MOS-Transistor SG4 verbunden, der als ein Schalter dient. An einen Gate-Anschluss des Auswahl-MOS-Transistors SG4 ist die Signalleitung SS2 verbunden. An die anderen Enden jener Speicherzellen MC13 bis MC16 sind die oben erwähnten Verdrahtungsleitungen L5 bis L8 jeweils verbunden.
Zudem ist unterhalb der oben erwähnten Speicherzellen Mc1 bis MC4 und MC9 bis MC12 eine Einschreibe-Bitleitung WWL1 angeordnet. An einem Ende der Einschreibe-Bitleitung WWL1 ist ein Einschreibe-Wortleitungstreiber 21 angeschlossen und an das andere Ende davon ein Einschreibe-Wortleitungsabsenker 22. Zudem ist unterhalb der oben erwähnten Speicherzellen MC5 bis MC8 und MC13 bis MC16 eine Einschreibe-Wortleitung WWL2 angeordnet. An ein Ende der Einschreibe-Wortleitung WWL2 ist der Einschreibe-Wortleitungstreiber 21 verbunden und an das andere Ende davon der Einschreibe-Wortleitungsabsenker 22.
Obwohl 5 die Speicherzellen MC1 bis MC16 als ein Beispiel zeigt, sind in einem tatsächlichen MRAM die Speicherzellen integriert und in geeigneter Weise zweidimensional angeordnet. Zudem, obwohl das Beispiel eine 4-Bit-Speicherzelle verbunden mit jeder der aufgeteilten Unter-Bitleitungen SBL1 bis SBL4 zeigt, kann die Anzahl von Bits jeder zu verbindenden Speicherzelle auch in geeigneter Weise geändert werden einschließlich beispielsweise vier, acht oder irgendeiner anderen Zahl von Bits.
Das Folgende wird die Ausleseoperationen des MRAM gemäß der ersten Ausführungsform unter Bezugnahme auf 5 beschreiben.
Es wird hier angenommen, dass in der Speicherzelle MC1 gespeicherte Information ausgelesen wird. Zuerst wird die Verdrahtungsleitung L1 selektiv auf einen niedrigen Spannungspegel durch den Zeilendecoder 11 festgelegt. Zudem wird an die Signalleitung SS1 ein hoher Pegel durch den Zeilendecoder 11 angelegt, um den Auswahl-MOS-Transistor SG1 zwischen der Unter-Bitleitung SBL1 und der Haupt-Bitleitung MBL1 EINzuschalten. Daneben wird die Signalleitung SC1 mit dem Hoch-Pegel durch den Spaltendecoder und den Spaltenauswahl-Leitungstreiber 15 versorgt, um das Spaltenschaltung-Gate CG1 zwischen der Haupt-Bitleitung MGL1 und dem Leseverstärker 12 EINzuschalten.
Auf solche Weise wird selektiv ein Strom von der Haupt-Bitleitung MBL1 zu der Verdrahtungsleitung L1 (Auslese-Wortleitung RWL1) über den Auswahl-MOS-Transistor SG1 zwischen der Unter-Bitleitung SBL1 und der Hauptbitleitung MBL1 fließen lassen. Dies verursacht, dass die in der ausgewählten Speicherzelle MC1 gespeicherte Information in der Haupt-Bitleitung MBL1 zu dem Leseverstärker 12 ausgelesen wird. Zudem wird die zu dem Leseverstärker 12 ausgelesene Information gelesen und verstärkt, um sie hierdurch auszugeben. Demnach funktioniert beim Auslesen die Schreibleitung L1 als Auslese-Wortleitung RWL.
Als Nächstes wird das Einschreiben in das MRAM gemäß der oben erwähnten ersten Ausführungsform unter Bezugnahme auf 6 beschrieben. 6 ist ein Schaltungsdiagramm, das das Einschreiben in das MRAM gemäß der oben erwähnten ersten Ausführungsform zeigt.
Es wird hier angenommen, dass Information in die Speicherzelle MC1 geschrieben wird. In der Schreiboperation wird die Haupt-Bitleitung MBL1 nicht verwendet, so dass die Signalleitung SS1 mit dem Niedrig-Pegel durch den Zeilendecoder 11 versorgt wird, um den Auswahl-MOS-Transistor SG1 zwischen der Haupt-Bitleitung MBL1 und der Unter-Bitleitung SBL1 nicht-leitend zu machen.
In diesem Zustand wird durch Fließenlassen eines Stroms durch die Schreib-Wortleitung WWL1, die in derselben Richtung angeordnet ist wie die Haupt-Bitleitung MBL1, ein Magnetfeld in einer Richtung erzeugt, die den Zeilendecoder 11 und den Bitleitungstreiber bzw. Absenker 13 in der Figur miteinander verbindet, das heißt, einer Richtung, die rechtwinklig zu der Schreib-Wortleitung WWL1 ist. Um den Strom durch die Schreib-Wortleitung WWL1 fließen zu lassen, ist an einem Ende davon der Schreib-Wortleitungstreiber 21 angeordnet und am anderen Ende davon der Schreib-Wortleitungsabsenker 22. In der vorliegenden Ausführungsform wird der Strom in einer Richtung von dem Wortleitungstreiber 21 zu dem Wortleitungsabsenker 22 fließen gelassen.
Zudem wird, um zweiaxiales Einschreiben auszuführen, ein Strom auch durch die Schreibleitung L1 fließen gelassen, die gegenüber der Unter-Bitleitung SBL1 angeordnet ist in Bezug auf die Speicherzelle MC1, um ein Magnetfeld in einer Richtung zu erzeugen, die die Wortleitungstreiber 21 und den Wortleitungsabsenker 22 in der Figur miteinander verbindet, das heißt, einer Richtung, die parallel zu der Schreib-Wortleitung WWL1 ist. In Übereinstimmung mit der Information, die in die Richtung, in der der Strom durch die Verdrahtungsleitung L1 fließen gelassen wird, einzuschreiben ist, muss die Richtung einer Magnetdomäne einer FREE-Schicht in einem MTJ-Element, das die Speicherzelle MC1 bildet, gesteuert werden, um den Widerstandswert des MTJ-Elements zu ändern. Zu diesem Zweck sind an einem Ende und dem anderen Ende der Verdrahtungsleitung L1 die Bitleitungstreiber bzw. Absenker 13 und die Bitleitungstreiber bzw. Absenker 14 jeweils so angeordnet, dass ein Strom bidirektional zwischen dem Schreibleitungstreiber bzw. Absenker 13 und dem Schreibleitungstreiber bzw. Absenker 14 fließen kann. Auf solche Weise funktioniert die Schreibleitung L1 als Schreib- Bitleitung WBL1, die Information, die in dem Schreibmodus geschrieben werden soll, bestimmt.
Eine Querschnittsansicht des Speicherzellenabschnitts in dem MRAM der vorliegenden ersten Ausführungsform wird in 7 gezeigt. Wie in 7 gezeigt, sind auf einem Halbleitersubstrat 31 Source- bwz. Drain-Diffusionsschichten 32A, 32B und 32C des Auswahl-MOS-Transistors SG1 als voneinander isoliert ausgebildet. Auf der Diffusionsschicht 22B ist ein Kontaktzapfen 34 als in einem Isolationsfilm 33 vergraben ausgebildet, auf welchem Kontaktzapfen 34 die Unter-Bitleitung SBL1 ausgebildet ist.
Auf der Unter-Bitleitung SBL1 sind MTJ-Elemente von MTJ1, MTJ2, MTJ3 und MTJ4 ausgebildet, die nach oben in einer Richtung einer PIN-Schicht, einer Isolationsschicht und einer FREE-Schicht gestapelt sind. Zudem sind auf jenen MTJ-Elementen von dem MTJ1 bis MTJ4 die Verdrahtungsleitungen L1 bis L4 jeweils ausgebildet.
Zwischen den Diffusionsschichten 32A und 32B und zwischen den Diffusionsschichten 32B und 32C ist das Gate (Signalleitung SS1) des Auswahl-MOS-Transistors SG1 ausgebildet. Diese Diffusionsschichten 32A, 32B, und 32C und die Signalleitung SS1 umfassen den Auswahl-MOS-Transistor SG1.
Auf jenen Diffusionsschichten 32A und 32C ist ein Kontaktzapfen 35 ausgebildet. Auf diesen Kontaktzapfen 35 ist die Haupt-Bitleitung MBL1 ausgebildet. Zudem ist oberhalb der Haupt-Bitleitung MBL1 die Schreib-Wortleitung WWL1 über den Isolationsfilm 33 ausgebildet.
In einer in 7 gezeigten Querschnittsstruktur ist die Schreib-Wortleitung WWL1 eine Verdrahtungsleitung, die zum Erzeugen eines Magnetfelds in einer Hartachsenrichtung einer FREE-Schicht in den MTJ-Elementen von MTJ1 bis MTJ4 vorgesehen ist. Zudem ist die Verdrahtungsleitung L1 vorgesehen zum Erzeugen eines Magnetfelds in einer Leicht- Achsenrichtung der FREE-Schicht in den MTJ-Elementen von MTJ1 bis MTJ4, die als Auslese-Wortleitung RWL1 oder Schreib-Bitleitung WBL1 funktioniert. Das heißt, die Schreibleitung L1 dient als Wortleitung, welche als Wortleitung funktioniert zum Auswählen einer Speicherzelle im Lesemodus und als eine Bitleitung zum Steuern von in dem Schreibmodus zu schreibender Information. In ähnlicher Weise funktionieren die Verdrahtungsleitungen L2 bis L4 jeweils als Lesewortleitung RWL2 oder Schreib-Bitleitung WBL2, die Lese-Wortleitung RWL3 oder die Schreib-Bitleitung WBL3, oder die Lese-Wortleitung RWL4 oder die Schreib-Bitleitung WBL4.
Wie oben beschrieben, wird in der ersten Ausführungsform die Verdrahtungsleitung, die gegenüber der Unter-Bitleitung (der aufgeteilten Bitleitung) angeordnet ist in Bezug auf das MTJ-Element, veranlasst, als Wortleitung im Lesemodus und als Bitleitung im Schreibmodus zu funktionieren. Auf solche Weise ist es möglich, eine solche Konfiguration vorzusehen, dass die Schreib-Bitleitung WBL1, die die Rolle des Erzeugens zweier Magnetfelder mit unterschiedlichen Richtungen hat, um die Ausrichtung einer FREE-Schicht des MTJ-Elementes zu bestimmen, physikalisch mit dem MTJ-Element von MTJ1 in der Speicherzelle MC1 verbunden ist, was bei dem konventionellen MRAM unmöglich gewesen ist.
Es ist demnach möglich, eine Verringerung der Intensität des Leicht-Achsenrichtungs-Schreibmagnetfeldes, das an das MTJ-Element angelegt wird, zu vermeiden, welches ein Schlüssel für die Informationsspeicherung ist.
Zweite Ausführungsform
Das Folgende wird ein MRAM in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung beschreiben.
8 ist ein Schaltungsdiagramm, das eine Konfiguration des MRAM in Übereinstimmung mit der zweiten Ausführungsform zeigt. Die zweite Ausführungsform unterscheidet sich von der oben erwähnten in 1 gezeigten Ausführungsform dahingehend, dass im Gegensatz zu der ersten Ausführungsform, in der Ein-Bit-Information in einer Speicherzelle gespeichert wird, in der zweiten Ausführungsform Ein-Bit-Information in zwei Speicherzellen gespeichert wird (das heißt, Zwei-Bit/Zelle-System). Die Komponenten der zweiten Ausführungsform, die ähnlich jenen der oben erwähnten ersten Ausführungsform sind, sind durch dieselben Bezugszeichen gekennzeichnet und ihre Erläuterung wird weggelassen, um nur die unterschiedlichen Komponenten nachstehend zu beschreiben.
Wie in 8 gezeigt, ist an Gate-Anschlüsse von Spalten-Gate-Schaltungen CG1 und CG2 eine Signalleitung SC1 gemeinsam verbunden. Die anderen Komponenten sind dieselben wie jene in der oben erwähnten Ausführungsform.
Das MRAM der vorliegenden zweiten Ausführungsform arbeitet folgendermaßen.
In dem Lesemodus werden Signalleitungen SS1 und SC1 angetrieben auf den hohen Spannungspegel, um Auswahl-MOS-Transistoren SG1 und SG2 und die Spalten-Gate-Schaltungen CG1 und CG2 EINzuschalten. Zudem wird ein Wortleitungs-Auswahltransistor WS1 t durch einen Zeilendecoder 11 EINgeschalte. Dann wird eine Auslese-Wortleitung RWL1 (Verdrahtungsleitung L1) durch einen Auslese-Wortleitungstreiber 14 auf den niedrigen Spannungspegel angetrieben. Demnach werden Daten, die in Speicherzellen MT1 und MT5 gespeichert sind, in denen zwei komplementäre Datenbits geschrieben sind, zu einem Haupt-Bitleitungspaar (MBL1/MBL2) über Unter-Bitleitungen SBL1 und SBL2 gelesen.
Die derart zu dem Haupt-Bitleitungspaar ausgelesenen Daten werden unverändert als komplementäre Daten zu einem Leseverstärker (S/A) 12 über die Spalten-Gate-Schaltungen CG1 und CG2 übermittelt. Zudem werden die derart übermittelten komplementären Daten durch den Leseverstärker 12 gelesen und verstärkt und ausgelesen beispielsweise zu einer Außenseite eines Chips.
Im Schreibmodus werden andererseits, wie in 9A und 9B zwei Schreiboperationen benötigt. Die ist, weil es notwendig ist, zueinander komplementäre Datenwerte in jeweils zwei Bits von Speicherzellen MC1 und MC2 zu schreiben, die auszuwählen sind von jenen, die mit einer Schreib-Bitleitung WBL1 verbunden sind durch Fließenlassen von Strömen mit unterschiedlichen Richtungen durch die Schreib-Bitleitung WBL1.
In einem ersten Einschreibezyklus, der in 9A gezeigt ist, wird ein Strom durch die Schreib-Bitleitung WBL1 in einer Richtung von einem Bitleitungstreiber bzw. Absenker 14 zu einem Bitleitungstreiber bzw. Absenker 13 fließen gelassen und auch durch eine Schreib-Wortleitung WWL1. Demnach wird das Einschreiben (Zweiachsen-Einschreiben) in die Speicherzelle MC1 abgeschlossen.
Daraufhin wird in einem zweiten, in 9B gezeigten Schreibzyklus ein Strom, der durch die Schreib-Bitleitung WBL1 fließen gelassen wird, umgeschaltet wird, in einer Richtung von dem Bitleitungstreiber bzw. Absenker 13 zu dem Bitleitungstreiber bzw. Absenker 14, während gleichzeitig ein Strom durch eine Schreib-Wortleitung WWL2 anstelle der Einschreibe-Wortleitung WWL1 fließen gelassen wird. Demnach wird das Schreiben in die Speicherzelle MC2 abgeschlossen. Auf solche Weise werden zwei Schreibzyklen verwendet zum Schreiben von komplementären Datenwerten in die Speicherzellen MC1 bzw. MC2.
Wie oben beschrieben, wird in der zweiten Ausführungsform, selbst in dem Fall eines Zwei-Zellen/Bit-Systems, von dem Ein-Bit-Daten in zwei Speicherzellen gespeichert werden, eine Schreibleitung, die gegenüber einer Unter-Bitleitung (aufgeteilter Bitleitung) angeordnet ist in Bezug auf ein MTJ-Element, veranlasst, als eine Wortleitung im Lesemodus und als eine Bitleitung im Schreibmodus zu arbeiten.
Auf solche Weise ist es möglich, eine solche Konfiguration bereitzustellen, dass die Schreib-Bitleitung WBL1, die eine Rolle des Erzeugens von zwei Magnetfeldern in unterschiedlichen Richtungen hat, um die Ausrichtung einer FREE-Schicht des MTJ-Elementes zu bestimmen, physikalisch mit dem MTJ-Element von MTJ1 in der Speicherzelle MC1 verbunden werden kann, was mit dem konventionellen MRAM unmöglich gewesen ist. Es ist demnach möglich, eine Abnahme der Intensität des an die MTJ-Elemente angelegten Leicht-Achsenrichtung-Schreibmagnetfeldes zu vermeiden, welches ein Schlüssel für das Informationsspeichern ist.
Dritte Ausführungsform
Das Folgende wird ein MRAM gemäß einer dritten Ausführungsform der Erfindung beschreiben.
10 ist ein Schaltungsdiagramm, welches eine Konfiguration des MRAM gemäß der dritten Ausführungsform zeigt. Gegenüber der oben erwähnten zweiten Ausführungsform, in der zwei Schreibzyklen erforderlich sind zum Schreiben von Komplementärdaten kann durch diese dritte Ausführungsform das Schreiben von Komplementärdaten in einem Zyklus abgeschlossen werden.
Gegenüber der oben erwähnten zweiten Ausführungsform, in der eine Signalleitung SS1 mit Gate-Anschlüssen von Auswahl-MOS-Transistoren SG1 und SG2 verbunden ist, ist in der dritten Ausführungsform die Signalleitung SS1 mit Gate-Anschlüssen der Auswahl-MOS-Transistoren SG1 und SG3 verbunden. Zudem ist in Kontrast zu der oben erwähnten zweiten Ausführungsform, in der ein Ende des Strompfades des Auswahl-MOS-Transistors SG3 mit einer Haupt-Bitleitung MBL1 verbunden ist und ein Ende des Strompfades eines Auswahl-MOS-Transistors SG4 mit einer Haupt-Bitleitung MBL2 verbunden ist, in der dritten Ausführungsform ein Ende des Strompfades des Auswahl-MOS-Transistors SG3 mit der Haupt-Bitleitung MBL2 verbunden und ein Ende des Strompfades des Auswahl-MOS-Transistors SG4 ist mit der Haupt-Bitleitung MBL1 verbunden. Die Komponenten der dritten Ausführungsform, die ähnlich jenen der oben erwähnten zweiten Ausführungsform sind, sind durch dieselben Bezugszeichen gekennzeichnet und ihre Erläuterung wird weggelassen, um nur die unterschiedlichen Komponenten nachstehend zu beschreiben.
Das Folgende wird das Auslesen aus dem MRAM der dritten Ausführungsform in Bezug auf 10 beschreiben. Es wird hier angenommen, das in Speicherzellen MC1 und MC9 gespeicherte Information ausgelesen wird.
Zuerst wird zum jeweiligen selektiven Verbinden von die Speicherzellen MC1 und MC9 einschließenden Unter-Bitleitung SBL1 und SB3 mit den Haupt-Bitleitungen MBL1 und MBL2 das Signal SS1 auf den hohen Spannungspegel angetrieben, um die Auswahl-MOS-Transistoren SG1 und SG3 jeweils EINzuschalten. Auch wird eine Signalleitung SC1 auf den hohen Spannungspegel, um die Spalten-Gate-Schaltungen CG1 und CG2 EIN zu schalen. Zudem wird ein Wortleitungs-Auswahltransistor WS1 durch einen Zeilendecoder 11 EINgeschaltet, während ein Wortleitungs-Auswahltransistor WS5 durch einen Zeilendecoder 18 EINgeschaltet wird. Dann werden zwei jeweils eine der Speicherzellen MC1 bzw. MC9, auf die zuzugreifen ist, einschließende Auslese-Wortleitungen RWL1 (Verdrahtungsleitung L1) bzw. RWL5 (Verdrahtungsleitung L5) auf den niedrigen Spannungspegel festgelegt.
Auf solche Weise werden in den beiden Speicherzellen MC1 und MC9, die auf derselben Schreib-Wortleitung WWL1 angeordnet sind, gespeicherte Informationen zu dem Haupt-Bitleitungspaar MBL1 und MBL2 über die Unter-Bitleitungen SBL1 bzw. SBL3 jeweils ausgelesen. In diesem Fall wird wie oben beschrieben, durch Verbinden der Unter-Bitleitung SBL1 mit der Haupt-Bitleitung MBL1 und Verbinden der Unter-Bitleitung SBL3 mit der Haupt-Bitleitung MBL2 das Kollidieren von zwei in den Speicherzellen gespeicherten Datenbits miteinander auf dem Haupt-Bitleitungspaar von MBL1 und MBL2 vermieden.
Danach werden wie in dem Fall der zweiten Ausführungsform, die aus dem Haupt-Bitleitungspaar ausgelesenen Daten unverändert als Komplementärdaten zu dem Leseverstärker (S/A) übermittelt. Zudem werden derart übermittelte Daten durch den Leseverstärker 12 gelesen und verstärkt und ausgelesen beispielsweise nach außerhalb eines Chips.
Das Folgende wird die Einschreibe-Operationen in das MRAM der dritten Ausführungsform in Bezug auf 11 beschreiben. 11 ist ein Schaltungsdiagramm, welches das Einschreiben in das MRAM der dritten Ausführungsform zeigt.
Im Folgenden wird ein Fall, in dem Komplementärdaten in die Speicherzellen MC1 und MC9 eingeschrieben werden, beschrieben. Wie in 11 gezeigt, sind Einschreibe-Bitleitungen WBL1 und WBL5 für die auszuwählenden Speicherzellen MC1 und MC9 unabhängig voneinander aufgeteilt, wobei die Schreib-Wortleitung WWL1 gemeinsam für sie ist.
In dieser Konfiguration wird beispielsweise ein Strom durch die Schreib-Wortleitung WWL1 in einer Richtung fließen gelassen von einem Schreib-Wortleitungstreiber 21 zu einem Schreib-Wortleitungsabsenker 22. Gleichzeitig wird ein Strom durch die Schreib-Bitleitung WBL1 in einer Richtung von einem Bitleitungstreiber/Absenker 14 zu einem Bitleitungstreiber/Absenker 13 fließen gelassen, während ein Strom durch die Schreib-Bitleitung WBL5 in einer Richtung von einem Bitleitungstreiber bzw. Absenker 19 zu einem Bitleitungsreiber bzw. Absenker 20 fließen gelassen wird. Es ist demnach möglich, dass Schreiben von zwei Komplementärdatenbits in die jeweiligen Speicherzellen MC1 und MC9 in einem Schreibzyklus abzuschließen.
In der dritten Ausführungsform ist es durch Adressieren zweier Bits von Speicherzellen, die bei Verbindungspunkten von einer solchen gemeinsamen Schreib-Wortleitung WWL und den voneinander unabhängigen Schreib-Bitleitungen WBL1 und WBL5 jeweils angeordnet sind als ein Speicherzellenpaar, das Komplementärdaten speichert, möglich, Komplementärdatenwerte in zwei Speicherzellen in einer Schreiboperation zu schreiben.
Als Nächstes werden Entwürfe von Speicherzellenabschnitten in dem MRAM der dritten Ausführungsform in 12 und 13 gezeigt. 12 ist eine Draufsicht, die hauptsächlich die Speicherzellen MC1 bis MC16 einschließlich MTJ-Elementen von MTJ1 bis MTJ16 jeweils zeigt, und 13 eine Draufsicht, die hauptsächlich die Auswahl-MOS-Transistoren SG1 bis SG4 zeigt.
Wie in 12 gezeigt, sind die MTJ-Elemente von MTJ1 bis MTJ16 integriert und zweidimensional angeordnet. Darüber hinaus ist die Unter-Bitleitung SBL1 angeordnet, die eine Schreibleitung ist gemeinsam mit den MTJ-Elementen von MTJ1 bis MTJ4, die vier Bits aufnehmen. In ähnlicher Weise ist die Unter-Bitleitung SBL2 angeordnet, die eine Schreibleitung ist gemeinsam für die MTJ-Elemente von MTJ5 bis MTJ8, die Unter-Bitleitung SBL3 ist angeordnet, die eine Schreibleitung ist gemeinsam für die MTJ-Elemente MTJ9 bis MTJ12, und die Unter-Bitleitung SBL4 ist angeordnet, die eine Schreibleitung gemeinsam für die MTJ-Elemente von MTJ13 bis MTJ16 ist.
Oberhalb der MTJ-Elemente von MTJ1 und MTJ5 ist die Schreibleitung L1 damit verbunden angeordnet. In ähnlicher Weise sind oberhalb der MTJ-Elemente von MTJ2 und MTJ6 eine Schreibleitung 2 angeordnet und oberhalb der MTJ-Elemente von MTJ3 und MTJ7 eine Schreibleitung L3 angeordnet und oberhalb der MTJ-Elemente von MTJ4 und MTJ8 eine Schreibleitung L4 angeordnet. Darüber hinaus ist oberhalb der MTJ-Elemente von MTJ9 und MTJ13 eine Schreibleitung L5 angeordnet, oberhalb der MTJ-Elemente von MTJ10 und MTJ14 ist eine Schreibleitung L6 angeordnet, oberhalb der MTJ-Elemente von MTJ11 und MTJ15 ist eine Schreibleitung L7 angeordnet und oberhalb der MTJ- Elemente von MTJ12 und MTJ16 ist eine Schreibleitung L8 angeordnet. Diese Schreibleitungen L1 bis L8 funktionieren als Lese-Wortleitung in dem Lesemodus und als Schreib-Bitleitung in dem Schreibmodus.
Zudem ist die Schreib-Wortleitung WWL1 parallel zu den Unter-Bitleitungen SBL1 und SBL3 jeweils unterhalb der MTJ-Elemente von MTJ1 bis MTJ4 und der MTJ-Elemente von MTJ9 bis MTJ12 angeordnet. Eine Schreib-Wortleitung WWL2 ist parallel zu den Unter-Bitleitungen SBL2 und SBL4 unterhalb der MTJ-Elemente von MTJ5 bis MTJ8 und der MTJ-Elemente von MTJ13 bis MTJ16 jeweils angeordnet.
Die Unter-Bitleitung SBL1 ist über einen Kontaktzapfen CP1, der zwischen den Schreibleitungen L1 und L2 angeordnet ist, mit einer Source- bzw. Drain-Diffusionsschicht 32B des in 13 gezeigten Auswahl-MOS-Transistors SG1 verbunden. Die Unter-Bitleitung SBL2 ist über einen Kontaktzapfen CP2, der zwischen den Schreibleitungen L3 und L4 angeordnet ist, mit der Source- bzw. Drain-Diffusion 32B des Auswahl-MOS-Transistors SG2 verbunden. Die Unter-Bitleitung SBL3 ist über einen zwischen den Schreibleitungen L5 und L6 angeordneten Kontaktzapfen CP3 mit der Source- bzw. Drain-Diffusion 32B der Auswahl-MOS-Transistoren SG3 verbunden. Zudem ist die Unter-Bitleitung SBL4 über einen Kontaktzapfen CP4, der zwischen den Verdrahtungsleitungen L7 und L8 angeordnet ist, mit der Source- bzw. Drain-Diffusion 32B des Auswahl-MOS-Transistors SG4 verbunden.
In jeder der Regionen der Auswahl-MOS-Transistoren SG1 bis SG4 sind Diffusionsschichten 32A und 32C getrennt von der Diffusionsschicht 32B angeordnet. Die Signalleitung SS1, die ein Gate ist, ist zwischen den Diffusionsschichten 32A und 32B angeordnet und zwischen den Diffusionsschichten 32B und 32C jedes der Auswahl-MOS-Transistoren SG1 und SG3. Zudem ist eine Signalleitung FS5, die ein Gate ist, zwischen den Diffusionsschichten 32A und 32B und zwischen den Diffusionsschichten 32B und 32C jedes der Auswahl-MOS-Transistoren SG2 und SG4 verbunden.
Die Haupt-Bitleitung MBL1 ist über einen Kontaktzapfen CP5 mit den Diffusionsschichten 32A und 32C jedes der Auswahl-MOS-Transistoren SG1 und SG4 verbunden. Zudem ist die Haupt-Bitleitung MBL2 über den Kontaktzapfen CP5 an die Diffusionsschichten 32A und 32C jedes der Auswahl-MOS-Transistoren SG2 und SG3 verbunden.
Es ist darauf hinzuweisen, dass durch Trennen einer Region, in der die MTJ-Elemente, die vier Bits aufnehmen, welche mit derselben Unter-Bitleitung verbunden sind, angeordnet sind und einer Region, in der die Auswahl-MOS-Transistoren wie in 12 und 13 gezeigt, angeordnet sind, voneinander, es möglich ist, den Freiheitsgrad der Zwischenverbindung von Auswahl-MOS-Transistoren und der Haupt-Bitleitung zu erhöhen. Als ein Ergebnis ist es möglich, das andere Ende der Diffusionsschicht des Auswahl-MOS-Transistors zu jedem der Haupt-Bitleitungspaare zu verbinden, hierdurch die Unter-Bitleitung mit der Haupt-Bitleitung auf solche Weise verbindend, dass die sich schneiden können, ohne eine neue Verdrahtungsleitungsschicht einzuführen, wie in 12 und 13 gezeigt.
Zudem ist es auch möglich, eine Verdrahtung derart zu implementieren, wie in 12 und 13 gezeigt, durch abwechselndes Verdrahten der beiden Signalleitungen SS1 und SS5, die eine Gate-Verdrahtungsleitung des Auswahl-MOS-Transistors sind.
Als Nächstes wird eine Querschnittsstruktur eines Speicherzellenabschnitts in dem MRAM der dritten Ausführungsform in 14 gezeigt.
Wie in 14 gezeigt, sind auf einem Halbleitersubstrat 31 Source- bzw. Drain-Diffusionsschichten 32A, 32B und 32C der Auswahl-MOS-Transistoren SG1 und SG5 voneinander isoliert ausgebildet. Auf der Diffusionsschicht 32B sind die Kontaktzapfen CP1 und CP2 als in einem Isolationsfilm 33 vergraben ausgebildet. Auf dem Kontaktzapfen CP1 ist die Unter-Bitleitung SBL1 ausgebildet.
Auf dieser Unter-Bitleitung SBL1 sind die MTJ-Elemente von MTJ1, MT2, MTJ3 und MTJ4, die aufwärts in einer Reihenfolge einer PIN-Schicht, einer Isolationsschicht und einer FREE-Schicht gestapelt sind, ausgebildet. Zudem sind auf jenen MTJ-Elementen von dem MTJ1 bis MTJ4 die Verdrahtungsleitungen L1 bis L4 jeweils ausgebildet.
Über den Kanalregionen zwischen den Diffusionsschichten 32A und 32B und zwischen den Diffusionsschichten 32B und 32C sind das Gate (Signalleitung SS1) des Auswahl-MOS-Transistors SG1, oder das Gate (Signalleitung SS5) des Auswahl-MOS-Transistors SG2 ausgebildet. Diese Diffusionsschichten 32A, 32B und 32C und die Signalleitung SS1 umfassen den Auswahl-MOS-Transistor SG1, während die Diffusionsschichten 32A und 32B und 32C und die Signalleitung SS5 den Auswahl-MOS-Transistor SG2 umfassen.
Auf jenen Diffusionsschichten 32A und 32C ist der Kontaktzapfen CP5 ausgebildet. Auf diesem Kontaktzapfen CP5 ist die Haupt-Bitleitung MBL1 oder eine nicht gezeigte MBL5 ausgebildet. Zudem ist oberhalb der Haupt-Bitleitung MBL1 die Schreib-Wortleitung WWL1 über der Isolationsschicht 33 ausgebildet.
Wie oben beschrieben, wird in der dritten Ausführungsform, wie in dem Fall der oben erwähnten zweiten Ausführungsform, in dem Fall eines Zwei-Zellen-/Bit-Systems, von dem Ein-Bitdaten in zwei Speicherzellen gespeichert werden, eine Verdrahtungsleitung, die gegenüber einer Unter-Bitleitung (aufgeteilten Bitleitung) angeordnet ist in Bezug auf ein MTJ-Element, veranlasst, als eine Wortleitung im Lesemodus zu funktionieren und als eine Bitleitung im Schreibmodus. Auf solche Weise ist es möglich, eine solche Konfiguration bereitzustellen, dass die Schreib-Bitleitung WBL1, die eine Rolle des Erzeugens von zwei Magnetfeldern mit unterschiedlichen Richtungen hat, um die Ausrichtung einer FREE-Schicht des MTJ-Elementes zu bestimmen, physikalisch mit dem MTJ-Element von MTJ1 in der Speicherzelle MC1 verbunden sein kann, was mit dem konventionellen MRAM unmöglich war. Es ist demnach möglich, ein Verringern der Intensität des an die MTJ-Elemente angelegten Leicht-Achsenrichtungs-Schreibmagnetfeldes zu vermeiden, welches ein Schlüssel zur Informationsspeicherung ist. Zudem kann durch Abschließen des Einschreibens von Komplementärdaten in einem Schreibzyklus in dem Fall des Zwei-Zellen-Bit-Systems die Schreibgeschwindigkeit erhöht werden.
Durch die Ausführungsform der Erfindung wird in einem Magnetspeicher wahlfreien Zugriffs, der eine Kreuzungspunktspeicherzelle verwendet und eine Unter-Bitleitungskonstruktion bzw. aufgeteilte Bitleitungskonstruktion, ein Ende der Speicherzelle mit der Unter-Bitleitung verbunden werden und das andere Ende davon mit mehreren Schreibleitungsschichten, die voneinander unabhängig getrennt sind. Diese Schreibleitungsschichten sind konfiguriert, um als Lese-Wortleitung in dem Speicherzellenauslesemodus zu agieren und als Schreib-Bitleitung in dem Speicherzelleneinschreibmodus. Demnach ist es möglich, eine solche Konfiguration bereitzustellen, dass die Schreib-Bitleitung, die eine Rolle des Erzeugens zweier Magnetfelder mit unterschiedlichen Richtungen hat, um die Ausrichtung einer FREE-Schicht des MTJ-Elementes zu bestimmen, physikalisch mit dem MTJ-Element verbunden ist. Als ein Ergebnis ist es möglich, eine Verringerung der Intensität des Leicht-Achsenrichtungs-Schreibmagnetfeldes zu vermeiden, das an die MTJ-Elemente angelegt wird, was ein Schlüssel für die Informationsspeicherung ist, hierdurch ein MRAM mit geringer Leistungsverschwendung implementierend.
Zudem sind in dem Fall eines Zwei-Zellen/Bit-Systems, von dem zwei Speicherzellen verwendet werden zum Speichern jeweiliger Ein-Bitdaten, mindestens jeweilige zwei mit einem Haupt-Bitleitungspaar verbundene Unter-Bitleitungen auf derselben Schreib-Wortleitung in der Konfiguration angeordnet. Demnach ist es möglich, einen Schreibstrom zu verringern und auch, gleichzeitiges Einschreiben in die beiden Speicherzellen zu realisieren, die der Ein-Bit-Information entsprechen. In Übereinstimmung hiermit ist es möglich, einen Magnetspeicher wahlfreien Zugriffs geringer Leistungsverschwendung zu implementieren, der zu Hochgeschwindigkeitsschreib-Operationen befähigt ist.
Wie oben beschrieben, ist es durch die Ausführungsformen der Erfindung durch Querverbinden einer Schreib-Bitleitung und eines MTJ-Elementes möglich, einen Magnetspeicher wahlfreien Zugriffs bereitzustellen, der einen Bitleitungsstrom reduzieren kann, um die Energievergeudung zu reduzieren.
Es ist zu bemerken, dass die oben erwähnten Ausführungsformen nicht nur unabhängig voneinander implementiert werden könne, sondern auch in Kombination. Zudem haben die oben erwähnten Ausführungsformen eine Vielfalt von Stufen der Erfindung, so dass diese Stufen durch geeignetes Kombinieren der Vielzahl von Komponenten, die in diesen Ausführungsformen offenbart sind, extrahiert werden können.

Claims

Magnetspeicher wahlfreien Zugriffs, umfassend: eine Speicherzelle (MC1), die ein magnetoresistives Element (MTJ1) einschließt, dessen elektrischer Widerstand durch Magnetismus geändert wird; eine Unter-Bitleitung (SBL1), die mit einem Ende der Speicherzelle (MC1) verbunden ist; eine Haupt-Bitleitung (MBL1), die mit der Unter-Bitleitung (SBL1) über eine erste Auswahlschaltung (SG1) verbunden ist; einen Leseverstärker (12), der mit der Haupt-Bitleitung (MBL1) über eine zweite Auswahlschaltung (CG1) verbunden ist; eine Verdrahtungsleitung (L1), die mit dem anderen Ende der Speicherzelle (MC1) verbunden ist und in einer ersten Richtung angeordnet ist; eine Wortleitung (WWL1) die durch einen Verbindungspunkt zwischen der Speicherzelle (MC1) und der Verdrahtungsleitung (L1) hindurch verläuft und orthogonal zu der ersten Richtung angeordnet ist; gekennzeichnet durch das fernere Umfassen: einer ersten Operationsschaltung (14), die mit einem Ende der Verdrahtungsleitung (L1) über eine dritte Auswahlschaltung (WS1) verbunden ist, wobei die erste Operationsschaltung (14) als ein Wortleitungstreiber während einer Ausleseoperation des Auslesens von Daten aus der Speicherzelle (MC1) arbeitet, und wobei die erste Operationsschaltung (14) als eines von einem Bitleitungstreiber und einem Bitleitungsabsenker während einer Schreiboperation der Schreibens von Daten in die Speicherzelle (MC1) arbeitet; und eine zweite Operationsschaltung (13), die mit dem anderen Ende der Verdrahtungsleitung (L1) verbunden ist, wobei die zweite Operationsschaltung (13) während der Schreiboperation als der andere von entweder dem Bitleitungstreiber oder dem Bitleitungsabsenker arbeitet; wobei die Verdrahtungsleitung (L1) während der Leseoperation eine Auslesewortleitung bereitstellt und die Verdrahtungsleitung (L1) während der Schreiboperation eine Einschreibe-Bitleitung bereitstellt.
Magnetischer Speicher wahlfreien Zugriffs nach Anspruch 1, dadurch gekennzeichnet, dass, durch die Verdrahtungsleitung (L1), die mit dem anderen Ende der Speicherzelle (MC1) verbunden ist, während der Schreiboperation zwei Ströme mit unterschiedlichen Richtungen in Übereinstimmung mit einzuschreibenden Daten hindurchfließen.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 1, dadurch gekennzeichnet, dass in einer Halbleiterschaltung, in der der Magnetspeicher wahlfreien Zugriffs ausgebildet wird, die erste Auswahlschaltung (SG1) unterhalb der Speicherzelle (MC1) angeordnet ist.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 1, dadurch gekennzeichnet, dass das magnetoresistive Element (MTJ1) ein magnetisches Tunnelübergangselement (MTJ-Element) umfasst.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 1 und umfassend: eine Vielzahl von Speicherzellen (MC1, MC5), die jeweils ein magnetoresistives Element (MTJ1, MTJ5) einschließen, dessen elektrischer Widerstand durch Magnetismus geändert wird, erste und zweite Unter-Bitleitungen (SBL1, SBL2), erste und zweite Haupt-Bitleitungen (MBL1, MBL2), und erste und zweite Wortleitungen (WWL1, WWL2); wobei die erste Unter-Bitleitung (SBL1) mit einem Ende einer ersten Speicherzelle (MC1) der Vielzahl von Speicherzellen verbunden ist; wobei die erste Haupt-Bitleitung (ML1) mit der ersten Unter-Bitleitung (SBL1) über die erste Auswahlschaltung (SG1) verbunden ist; wobei der Leseverstärker (12) mit der ersten Haupt-Bitleitung (MBL1) über die zweite Auswahlschaltung (CG1) verbunden ist; wobei die zweite Unter-Bitleitung (SBL2) mit einem Ende einer zweiten Speicherzelle (MC5) der Vielzahl von Speicherzellen verbunden ist; wobei die zweite Haupt-Bitleitung (MBL2) mit der zweiten Unter-Bitleitung (SBL2) über eine vierte Auswahlschaltung (SG2) verbunden ist; wobei eine fünfte Auswahlschaltung (CG2) zwischen der zweiten Haupt-Bitleitung (MBL1) und dem Leseverstärker (12) verbunden ist; wobei die Verdrahtungsleitung (L1) mit den anderen Enden der ersten und zweiten Speicherzellen (MC1, MC5) verbunden ist und in der ersten Richtung angeordnet ist; wobei die erste Wortleitung (WWL1) über einen Schnittpunkt zwischen der ersten Speicherzelle (MC1) und der Verdrahtungsleitung (L1) verläuft und in einer zweiten Richtung orthogonal zur ersten Richtung angeordnet ist; wobei die zweite Wortleitung (WWL2) über einen Schnittpunkt zwischen der zweiten Speicherzelle (MC5) und der Verdrahtungsleitung (L1) verläuft und in der zweiten Richtung orthogonal zur ersten Richtung angeordnet ist; wobei die erste Operationsschaltung (14) mit einem Ende der Verdrahtungsleitung (L1) über die dritte Auswahlschaltung (WS1) verbunden ist, die erste Operationsschaltung (14) während einer Leseoperation des Auslesens von Daten aus den ersten und zweiten Speicherzellen (MC1, MC5) als ein Wortleitungstreiber arbeitet, die erste Operationsschaltung (14) während einer Schreiboperation des Einschreibens von Daten in die ersten und zweiten Speicherzellen (MC1, MC5) als eines von einem Bitleitungstreiber und einem Bitleitungsabsenker arbeitet, und wobei die zweite Operationsschaltung (13) mit dem anderen Ende der Verdrahtungsleitung (L1) verbunden ist, wobei die zweite Operationsschaltung (13) während der Schreiboperation als der andere von entweder dem Bitleitungstreiber oder dem Bitleitungsabsenker arbeitet.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 5, dadurch gekennzeichnet, dass die Daten, die komplementär zueinander sind, in den ersten und zweiten Speicherzellen (MC1, MC5) in zwei Schreibzyklen geschrieben werden.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 6, dadurch gekennzeichnet, dass: in einem ersten Schreibzyklus der beiden Schreibzyklen ein Strom durch die erste Wortleitung (WWL1) in einer dritten Richtung strömt und ein Strom durch die Verdrahtungsleitung (L1) in einer vierten Richtung strömt, um Daten in die erste Speicherzelle (MC1) zu schreiben; und in einem zweiten Schreibzyklus der beiden Schreibzyklen ein Strom durch die zweite Wortleitung (WWL1) in der dritten Richtung strömt und ein Strom durch die Verdrahtungsleitung (L1) in einer Richtung strömt, die entgegengesetzt der vierten Richtung ist, um Daten in die zweite Speicherzelle (MC5) zu schreiben.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 5, dadurch gekennzeichnet, dass die ersten und vierten Auswahlschaltungen (SG1, SG2) jeweils einen MOS-Transistor umfassen und Gate-Anschlüsse der MOS-Transistoren mit demselben Signal beaufschlagt werden.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 5, dadurch gekennzeichnet, dass das magnetoresistive Element (MTJ1, MTJ5) ein magnetisches Tunnelübergangselement (MTJ) umfasst.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 1 und umfassend: eine Vielzahl von Speicherzellen (MC1, MC9), von denen jede ein magnetoresistives Element (MTJ1, MTJ9) einschließt, dessen elektrischer Widerstand durch Magnetismus geändert wird, erste und zweite Unter-Bitleitungen (SBL1, SBL2), erste und zweite Haupt-Bitleitungen (MBL1, MBL2), und erste und zweite Verdrahtungsleitungen (L1, L5); wobei die erste Unter-Bitleitung (SBL1) mit einem Ende einer ersten Speicherzelle (MC1) der Vielzahl von Speicherzellen (MC1, MC9) verbunden ist; die erste Haupt-Bitleitung (MBL1) mit der ersten Unter-Bitleitung (SBL1) über die erste Auswahlschaltung (SG1) verbunden ist; der Leseverstärker (12) mit der ersten Haupt-Bitleitung (MBL1) über die zweite Auswahlschaltung (CG1) verbunden ist; die zweite Unter-Bitleitung (SBL3) mit einem Ende einer zweiten Speicherzelle (MC9) der Vielzahl von Speicherzellen (MC1, MC9) verbunden ist; die zweite Haupt-Bitleitung (MBL2) mit der zweiten Unter-Bitleitung (SBL3) über eine vierte Auswahlschaltung (SG3) verbunden ist; eine fünfte Auswahlschaltung (CG2) zwischen der ersten Haupt-Bitleitung (MBL2) und dem Leseverstärker (12) verbunden ist; die erste Verdrahtungsleitung (L1) mit dem anderen Ende der ersten Speicherzelle (MC1) verbunden ist und in einer ersten Richtung angeordnet ist; die zweite Verdrahtungsleitung (L5) mit dem anderen Ende der zweiten Speicherzelle (MC9) verbunden ist und in der ersten Richtung angeordnet ist; die Wortleitung (WWL1) über einen Schnittpunkt zwischen der ersten Speicherzelle (MC1) und der ersten Verdrahtungsleitung (L1) und einen Schnittpunkt zwischen der zweiten Speicherzelle (MC9) und der zweiten Verdrahtungsleitung (L5) hindurch verläuft und in einer zweiten Richtung angeordnet ist, die orthogonal zur ersten Richtung ist; die erste Operationsschaltung (14) mit einem Ende der ersten Verdrahtungsleitung (L1) über die dritte Auswahlschaltung (WS1) verbunden ist, wobei die erste Operationsschaltung (14) während einer ersten Ausleseoperation des Auslesens von Daten aus der ersten Speicherzelle (MC1) als ein Wortleitungstreiber arbeitet, und wobei die erste Operationsschaltung (14) während einer ersten Schreib-Operation des Einschreibens von Daten in die erste Speicherzelle (MC1) als eines von einem Bitleitungstreiber und einem Bitleitungsabsenker arbeitet; und die zweite Operationsschaltung (13) mit dem anderen Ende von der ersten Verdrahtungsleitung (L1) verbunden ist, wobei die zweite Operationsschaltung (13) während der ersten Einschreiboperation als der andere von entweder dem Bitleitungstreiber oder dem Bitleitungsabsenker arbeitet; und umfassend: eine dritte Operationsschaltung (20), die mit einem Ende der zweiten Verdrahtungsleitung (L5) über eine sechste Auswahlschaltung (WS5) verbunden ist, wobei die dritte Operationsschaltung (20) während einer zweiten Ausleseoperation des Auslesens von Daten aus der zweiten Speicherzelle (MC9) als ein Wortleitungstreiber arbeitet, wobei die dritte Operationsschaltung (20) während einer zweiten Schreiboperation des Schreibens von Daten in die zweite Speicherzelle (MC9) als ein Bitleitungsabsenker arbeitet, wenn die erste Operationsschaltung (14) als der Bitleitungstreiber betrieben wird, und wobei die dritte Operationsschaltung (20) während der zweiten Schreiboperation als ein Bitleitungstreiber arbeitet, wenn die erste Operationsschaltung (14) als ein Bitleitungsabsenker arbeitet; eine vierte Operationsschaltung (19), die mit dem anderen Ende der zweiten Verdrahtungsleitung (L5) verbunden ist, wobei die vierte Operationsschaltung (19) während der zweiten Schreiboperation als ein Bitleitungstreiber arbeitet, wenn die erste Operationsschaltung (14) als Bitleitungstreiber betrieben wird, die vierte Operationsschaltung (19) während der zweiten Schreiboperation als ein Bitleitungsabsenker arbeitet, wenn die erste Operationsschaltung (14) als der Bitleitungsabsenker arbeitet; und wobei die ersten und zweiten Verdrahtungsleitungen (L1, L5) während der ersten und zweiten Ausleseoperationen Auslesewortleitungen bereitstellen, wobei die erste Verdrahtungsleitung (L1) eine Einschreibe-Bitleitung während der ersten Schreiboperation bereitstellt; und wobei die zweite Verdrahtungsleitung (L5) eine Einschreibe-Bitleitung während der zweiten Schreiboperation bereitstellt.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 10, dadurch gekennzeichnet, dass ein Strom durch die zweite Verdrahtungsleitung (L5) in einer Richtung fließt, die entgegengesetzt einer Richtung ist, in der ein Strom durch die erste Verdrahtungsleitung (L1) fließt.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 10, dadurch gekennzeichnet, dass die ersten und zweiten Speicherzellen (MC1, MC9), die die Wortleitungen (WWL1) in der Benutzung teilen und jeweils mit den ersten bzw. zweiten Bitleitungen (SBL1, SBL3) verbunden sind, gleichzeitig ausgewählt werden, um die Einschreibe- oder Ausleseoperation zu erfahren.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 10, dadurch gekennzeichnet, dass die ersten und zweiten Auswahlschaltungen (SG1, SG3) jeweils einen MOS-Transistor umfassen und die Gates der MOS-Transistoren mit demselben Signal beaufschlagt werden.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 10, dadurch gekennzeichnet, dass Daten, die zueinander komplementär sind, in die ersten und zweiten Speicherzellen (MC1, MC9) in einem Schreibzyklus geschrieben werden.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 14, dadurch gekennzeichnet, dass in dem ersten Schreibzyklus ein Strom durch die erste Verdrahtungsleitung (L1) in einer dritten Richtung fließt und ein Strom durch die zweite Verdrahtungsleitung (L5) in einer Richtung entgegengesetzt zu der dritten Richtung fließt und auch ein Strom durch die Wortleitung (WWL1) fließt, um hierdurch Daten in die ersten und zweiten Speicherzellen (MC1, MC9) zu schreiben.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 14, dadurch gekennzeichnet, dass in einer Halbleiterschaltung, in der der Magnetspeicher wahlfreien Zugriffs ausgebildet ist, die Vielzahl von Speicherzellen (MC1, MC4) mit der ersten Unter-Bitleitung (SBL1) verbunden sind und ein Bereich, in dem die Vielzahl von Speicherzellen ausgebildet ist, sich von einem Bereich unterscheidet, in dem die erste Auswahlschaltung (SG1), die zwischen der ersten Unter-Bitleitung (SBL1) und der ersten Haupt-Bitleitung (MBL1) verbunden ist, angeordnet ist.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 16, dadurch gekennzeichnet, dass in einer Halbleiterschaltung, in der der Magnetspeicher wahlfreien Zugriffs ausgebildet ist, ein Abstand, bei dem die ersten und zweiten Haupt-Bitleitungen (MBL1, MBL2) angeordnet sind, derselbe ist wie ein Abstand, bei dem die Vielzahl von Speicherzellen (MC1, MC4, MC5–MC8), die mit der jeweiligen Unter-Bitleitung (SBL1, SBL2) verbunden sind, angeordnet sind; und ein Abstand, bei dem jeweilige Auswahlschaltungen (SG1, SG2), die zwischen einer jeweiligen Unter-Bitleitung und einer jeweiligen Haupt-Bitleitung vorgesehen sind, angeordnet sind, das Zweifache desselben Abstandes ist.
Magnetspeicher wahlfreien Zugriffs nach Anspruch 10, dadurch gekennzeichnet, dass das magnetoresistive Element (MTJ1, MTJ9) ein magnetisches Tunnel-Übergangselement (MTJ) umfasst.