CN104882157B - 一种磁随机存储系统及其读取操作方法 - Google Patents

Abstract

本发明公开了一种磁随机存储系统及其读取操作方法；提供一个K‑位数据STT‑MRAM存储器的系统结构和电路以及其读取操作方法。该方法和系统包括K个存储模块，一个字地址驱动器和一个列地址驱动器，K个信号放大器以及一个K‑位数据总线；本发明为K‑位数据STT‑MRAM存储系统设计一个高磁阻参考信号产生器(H)和一个低磁阻参考信号产生器(L)共同产生一个参考输出电流信号Ihf＝(Il+Ih)/2为K个信号放大器提供差分参考输入信号以减少电路面积和功耗，在读出数据被锁存在信号放大器中后，关闭K个存储模块以减少功耗。

Description

一种磁随机存储系统及其读取操作方法

技术领域

本发明属于半导体，集成电路芯片设计技术领域，更具体地，涉及一种磁随机存储系统及其读取操作方法。

背景技术

自旋转移力矩磁阻式随机存储器(Spin Torque Transfer Magnetic RandomAccess Memory，STT-MRAM)是一项跨学科的复杂系统开发的综合工程，学科跨度大，工程复杂性高，它概括了物理，材料学科，电子工程和半导体科学，以及磁性学科等多门学科领域。

磁随机存储器是由特殊的磁性材料制成极小尺寸的磁元体，并将磁元体集成到半导体工艺中制成磁随机存储芯片，第一代磁随机存储器(MRAM)是在多个磁元体组成，每个磁元体附近有两根导线，在写操作时，电流通过导线产生两个磁场，该磁元体在磁场作用下改变磁体中磁极方向，通过导线的较大的电流可以有两个相反的方向，使得磁体中呈现两个不同磁极方向，从而达到两种不同的磁阻值状态：低磁阻状态为“0”，高磁阻状态为“1”；由于磁场会对临近的磁元体产生作用，使得这些磁元体状态不稳定，随着半导体工艺提高每个存储单元的尺寸越来越小，基于这些磁元体的存储单元更加不稳定。

自旋转移力矩磁阻式随机存储器(STT-MRAM)同样基于磁元体，但它们的此材料与结构与第一代不同，第二代磁存储器(STT-MRAM)依靠自旋动量转移写入信息，它完全不同于传统的第一代存储器(MRAM)，它是将一个更小的电流直接流过这个磁元体(MTJ)使其改变状态，电流通过MTJ的方向不同是其呈现“0”和“1”状态，由于没有磁场的干扰，磁元体状态更加稳定，每个存储单元的尺寸可以越来越小。同时也简化的电路设计和减小功耗，写入每个数据位所需的功耗比MRAM低一个数量级。

与闪存(Flash Memory)相比，STT-MRAM的写入/读取性能更佳，因为它的写入数据时不要求高电压，耗电量低，写入/读取时间极短，同时保持闪存所具有的非挥发特性，既能够在关掉电源后仍可以保持锁存储内容的完整性，此外，由于改变磁化方向的次数没有限制，因此写入次数也为无限次。

STT-MRAM拥有静态随机存储器(Static Random Access Memory，SRAM)的高速读取写入能力和动态随机存储器(Dynamic Random Access Memory，DRAM)的高集成度，而且可以无限次地重复擦写。STT-MRAM无需动态刷新，能够在非激活状态下关闭，可以大幅降低系统功耗。STT-MRAM具有高速存取功能。

发明内容

针对现有技术的缺陷，本发明提供了一种磁随机存储系统及其读取操作方法，其目的在于产生用于STT-MRAM存储系统中差分信号放大器所需的参考信号以及读操作控制电路和方法来减少功耗。

本发明提供了一种磁随机存储系统，包括K个存储模块，K个信号放大器SA，一个参考信号产生器，字地址控制驱动器，列地址控制驱动器以及读控制器：所述字地址控制驱动器用于在控制信号RDCTL的控制下根据字译码地址WDEC<1:m>输出m路字地址译码控制信号WLN<1:m>；所述列地址控制驱动器用于在控制信号RDCTL的控制下根据列译码地址CDEC<1:n>输出n路列地址译码控制信号CS<1:n>；所述读控制器的第一输入端用于接收读操作控制信号RDEN，所述读控制器的第二输入端用于接收K个信号放大器反馈的完成信号DONE，所述读控制器用于根据所述读操作控制信号RDEN和所述完成信号DONE输出控制信号RDCTL；所述K个存储模块依次为第一存储模块，第二存储模块，……第K/2存储模块，第(K/2+1)存储模块，……第K存储模块；其中，所述第一存储模块的第一输入端用于接收m路字地址译码控制信号WLN<1：m>，所述第一存储模块的第二输入端用于接收n路列地址译码控制信号CS<1：n>，所述第一存储模块的第三输入端用于接收限流CLMP信号，所述第一存储模块的第四输入端用于接收控制信号RDCTL；所述第二存储模块的第一输入端用于接收m路字地址译码控制信号WLN<1：m>，所述第二存储模块的第二输入端用于接收n路列地址译码控制信号CS<1：n>，所述第二存储模块的第三输入端用于接收CLMP信号，所述第二存储模块的第四输入端用于接收控制信号RDCTL；……依此类推，所述第K存储模块的第一输入端用于接收m路字地址译码控制信号WLN<1：m>，所述第K存储模块的第二输入端用于接收n路列地址译码控制信号CS<1：n>，所述第K存储模块的第三输入端用于接收CLMP信号，所述第K存储模块的第四输入端用于接收控制信号RDCTL；所述参考信号产生器的第一输入端用于接收m路字地址译码控制信号WLN<1：m>，所述参考信号产生器的第二输入端用于接收外部控制信号REF，所述参考信号产生器的第三输入端用于接收限流控制信号CLMP，所述参考信号产生器的第四输入端用于接收控制信号RDCTL；所述参考信号产生器包括高磁阻参考信号产生器H和低磁阻参考信号产生器L，所述高磁阻参考信号产生器用于产生第一路参考信号ORFh，所述低磁阻参考信号产生器用于产生第二路参考信号ORFh；所述K个信号放大器SA依次为第一信号放大器，第二信号放大器，……第K/2信号放大器，第(K/2+1)信号放大器，……第K信号放大器；其中，所述第一信号放大器的第一输入端连接至所述第一存储模块的数据输出端，所述第二信号放大器的第一输入端连接至所述第二存储模块的数据输出端，……依此类推，所述第K信号放大器的第一输入端连接至所述第K存储模块的数据输出端；所述第一信号放大器的第二输入端、所述第二信号放大器的第二输入端、……第K/2信号放大器的第二输入端均连接所述第一路参考信号ORFh和所述第二路参考信号ORFh中的任意一路参考信号；所述第K/2+1信号放大器的第二输入端、第K/2+2信号放大器的第二输入端、……第K信号放大器的第二输入端均连接所述第一路参考信号ORFh和所述第二路参考信号ORFh中的另一路参考信号；K个信号放大器的使能端En均用于接收启动信号SAEN；K个信号放大器的输出端用于输出K位数据。

更进一步地，所述高磁阻参考信号产生器和所述低磁阻参考信号产生器的结构相同，且所述高磁阻参考信号产生器的第一输出端Con与所述低磁阻参考信号产生器的第一输出端Con相连，所述高磁阻参考信号产生器的第二输出端用于输出所述第一路参考输出信号ORFh，所述低磁阻参考信号产生器的第二输出端用于输出所述第二路参考输出信号ORFh。

更进一步地，高磁阻参考信号产生器包括参考电流源、参考限流器、参选器以及m个参考单元；每个参考单元的输入端通过参考位线rf连接至所述参选器的一端，每个参考单元的输出端接地；所述参选器的另一端通过连接线CON与所述参考限流器的一端相连；参考限流器的另一端通过参考线rl与所述可控参考电流源的一端连接，所述可控参考电流源的另一端与通用电压源VDD相连；所述可控参考电流源的控制端用于连接控制信号RDCTL，所述参考限流器的控制端用于连接限流控制信号CLMP；所述可控参考电流源与所述参考限流器的连接端作为信号输出端ORFh；m个参考单元的控制端分别连接m条字线，依次为wl<1>到wl<m>，m条字线分别控制m个参考单元，每个参考单元由相对应的字线wl控制并只在读操作中产生参考电流。

更进一步地，每个参考单元包括磁性元件和选择装置；所述选择装置为晶体管，晶体管的控制端栅极与字线WLN相接，晶体管的漏极接地线GND，晶体管的源极与所述磁阻性元件的一端连接，所述磁性元件的另一端耦合至所述参考位线rf。

更进一步地，所述高磁阻参考信号产生器中的磁性元件的预制电阻值呈高电阻值，所述低磁阻参考信号产生器中的磁性元件的预制电阻值呈低电阻值。所述高磁阻参考信号产生器中的MTJH,所述低磁阻参考信号产生器中的呈现低电阻值MTJL，其逻辑值分别表示逻辑“1”或逻辑“0”，高电阻值和低电阻值是预置好的并且是固定的，在正常存储器读写操作中不能更改，并且参考单元中只在读操作中使用。

更进一步地，工作时，K个信号放大器中有K/2个信号放大器共享第一路参考信号，另K/2个信号放大器共享第二路参考信号，节省了K位存储器尺寸，加快了读取速度并节省了功耗。所述高磁阻参考信号产生器和所述低磁阻参考信号产生器可以安排在K个磁随机存储模块中任何物理位子。

更进一步地，当读出操作开始，所述读控制器的第一输入端接收的读操作控制信号RDEN变为高电平，所述读控制器输出的控制信号RDCTL变为高电平，开始读取所需数据；当信号放大器所要求的数据锁存在其输出端时会产生数据读取完成信号DONE，该完成信号DONE为高电平使得所述读控制器输出的控制信号RDCTL变为低电平。

本发明还提供了一种基于上述的磁随机存储系统的读取操作方法，包括下述步骤：

当读出操作开始时，读操作控制信号RDEN为高电平，由于完成信号DONE为低电平，所述读控制器输出的控制信号RDCTL为高电平，列译码地址有效，在列译码地址CDEC<1:n>中的第i个列译码地址CDEC<i>转变为高电平，其余n-1位为低电位，同时字译码地址WDEC<1:m>中第j个字译码地址WDEC<j>转变为高电平，其余m-1位为低电位；使得第i路列地址译码控制信号CS<i>转变为高电平，其余的各路列地址译码控制信号保持低电平；第j路字地址译码控制信号WLN<j>转变为高电平，其余的各路字地址译码控制信号保持低电平；

当读出操作开始时，存储模块中的输入信号RDCTL变为高电平；可控数据电流源在数据线dl上产生数据电流Id；同时，字地址译码控制信号WLN<1>到WLN<m>中的一位WLN<j>为高电平，其对应的字线wl<j>电压为高电平，其余的字线都为低电平；这使得所有连接在字线wl<j>上的存储单元被选中，这些被选中存储单元的选择装置都导通；同样，列地址译码控制信号CS<1>到CS<n>中的一位CS<i>将为高电平使得只有位线选择开关x<i>导通，其余的位线选择开关都是断开的，数据线dl上的电流通过x<i>流到位线bl<i>上，并流入被字线wl<j>选中的数据存储单元，数据电流Id取决于被选中数据存储单元中的磁阻值；对应的数据由输出端Bit输出到对应的信号放大器的数据输入端；其中在读操作时，端口SL<1>到SL<n>都连接到地线。

其中，在读操作时，K个存储模块同时被字地址译码控制信号WLN<j>和列地址译码控制信号CS<i>选中，参考信号产生器同时被字地址译码控制信号WLN<j>和参考控制信号REF选中，每一个存储模块的输出端Bit输出一位数据，每一位数据连接在相对应的信号放大器SA的两个差分信号输入端之一；第z个信号放大器SA<z>的两个信号输入端分别连接一个对应的数据信号Bit<z>和一个参考信号ORFh；当数据信号和参考信号都稳定后，存储系统的信号放大器的启动信号SAEN由低电平变为高电平，K个信号放大器同时启动放大功能；

当信号放大器完成数据信号放大并将读出数据锁存时，完成信号DONE转为高电平；所述读控制器输出的控制信号RDCTL为低电平，字地址WLN<1:m>与列地址CS<1:n>都为0伏；所述K个存储模块以及参考信号产生器中的可控参考电流源和可控数据电流源断开，K个存储模块处于非读操作状态，都没有工作电流；同时所述信号放大器的读操作控制信号SAEN保持有效，被读取的有效数据保持在所述信号放大器中不会被丢失；

当读操作完成，控制信号RDEN和SAEN电压都为低电平，存储阵列回到读操作之前的“预置”状态，信号放大器SA读出数据被清除，完成信号DONE转为低电平；存储器处于进行下一读写操作。

其中，所述的磁随机存储系统在启动时会产生一个反向脉冲信号Reset预值所述读控制器输出信号RDCTL为低电平；

当读出操作开始前，磁随机存储系统的初始状态为读操作控制信号RDEN和SAEN都为低电平，K个信号放大器为预值状态：数据输出为0伏以及完成信号DONE为低电平，所述读控制器输出的控制信号RDCTL为低电平；字地址WLN<1:m>与列地址CS<1:n>都为0伏；所述K个存储模块以及参考信号产生器中的可控参考电流源和可控数据电流源断开，K个存储模块处于非读操作状态，都没有工作电流。

本发明采用的参考信号产生电路和相应的存储模块结构可达到减小存储模块体积，增加读取速度，减少功耗得效果。

附图说明

图1是现有技术中STT-MRAM存储单元示意图。

图2是本发明实施例提供的STT-MRAM磁存储器模块电路图。

图3(a)是本发明实施例提供的高磁阻参考信号产生器(H)的电路图。

图3(b)是本发明实施例提供的低磁阻参考信号产生器(L)电路图。

图4是本发明实施例提供的存储器地址驱动器电路图。

图5(a)是本发明实施例提供的读控制器的信号时序图；图5(b)是本发明实施例提供的读控制器的电路图。

图6是本发明第一实施例提供的STT-MRAM存储阵列结构图。

图7是本发明第二实施例提供的STT-MRAM存储阵列结构图。

图8是本发明实施例提供的STT-MRAM存储器读出流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

STT-MRAM最主要的技术特点就是使用MTJ(Magnetic Tunnel Junction)磁性体单元来存储数据。在一个存储单元中，下磁铁电极层的磁化方向是固定的，上磁铁电极层的磁化方向则是可变的。STT-MRAM利用电阻随磁化方向而变化的原理记录数据，数据存储以磁性的方向变化来实现“0”或“1”。当STT-MRAM写入时，会改变MTJ元体的电阻，进而改变磁性体层的磁化方向。当写入“0”时，产生与下层同向的磁场，上、下层磁化方向平行，电阻减小。写入“1”时，产生与下层反向平行的磁场，电阻增大。现代理想的随机存储器具有高密度，快速读写，低能耗和非挥发性，无限存储次数等优点，自旋转移力矩磁阻式随机存储器(STT-MRAM)基本具备上述特性。

本发明将STT-MRAM读取操作中所需的产生“参考数据”信号(参考信号)的生成电路及相关电路；同时该参考信号产生器应用到STT-MRAM存储器结构中的各种方案。

本发明采用新的参考信号产生器在STT-MRAM应用中来生成差分输入信号放大电路所需的参考信号，同时提出相应的存储模块系统结构使得在读取K位数据的存储模块里只需一个参考信号产生器，并提出了几种不同的相应存储模块结构，但该发明不限于所描叙的模块结构。

本发明采用的参考信号产生电路和相应的存储模块结构可达到减小存储模块体积，增加读取速度，减少功耗得效果。

图1描述了一个典型的自旋转移力矩磁阻式随机存储器(STT-MRAM)单元1，STT-MAM单元1包括一个磁性元件M和一个选择装置T，选择装置T一般为晶体管，如NMOS或PMOS，晶体管一般有三极：源极(S)，漏极(D)和门极(G)，源极和漏极可互换，施加在门极的电压可控制流过源极到漏极电流。在存储器中，选择装置T的栅极(G)一般与存储阵列中的字线(WL)连接，源极和漏极的一端与源线(SL)连接而另一端与磁性元件M一端相连，该磁性元件M另一端与位线(BL)相连。

STT-MRAM单元1工作原理是以电流流过一个磁存储单元1改变其存储状态；更确切的说，以不同方向通过磁性元件M的驱动电流产生自旋转移效应改变磁元件M状态，也就是不同方向的电流通过磁性元件M使其呈现高电阻状态和低电阻状态的变化。例如，用MTJ作为磁性元件M可通过自旋转移效应改变其状态；当写电流在一个方向通过磁元件M，其状态可以从低电阻状态变为高阻状态。当写入电流从相反的方向通过磁性元件M，其状态从高阻态转变为低阻态，当写入电流消失后，磁性元件M将保持在改变后的状态。

写操作时，字线WL电压为高电位，打开选择装置T。根据写“0”或写“1”的要求，写入电流从位线BL通过磁性元件M到源线SL，或者从源线SL通过磁性元件M到位线BL，写操作完成后，磁性元件M呈现高电阻或低电阻来表示写入“0”或写“1”。在读操作期间，字线WL为高，从而开启选择装置T，一个小于上述写电流的读电流从位线BL到源线SL，此时由于磁性元件M的电阻值为高电阻或低电阻，读出电流分为读“0”电流IL或者读“1”电流IH。

因为读写操作是以电流通过磁性元件的M而改变状态，读写操作不会干扰的相邻的存储单元，从而不会有因小单元尺寸小而引起的高存储密度的存储单元之间的互相干扰问题。

图2描述了利用图1中的STT-MRAM存储单元1构成的STT-MRAM存储器模块的结构(如图2所示为单元“1”)。图1中STT-RAM存储单元1由虚线框架部分表示。为了清楚起见，每一条位线(bl)上只显示一个STT-MRAM存储单元1。因此，STT-RAM存储模块中包含n条位线，从bl<1>到bl<n>，以及m条字线，从wl<1>到wl<m>，n个位线选择器，一个位线限流器，一个可控数据电流源；其中，位线选择器的功能是起到电子开关作用：当它的控制端为有效电压值时，开关导通，电流可以通过；NMOS或PMOS晶体管都可以作为选择开关。限流器是用于限制通过装置的最大电流(限流值)，通过装置的最大电流值受装置控制端的电位控制；NMOS或PMOS晶体管都可以作为限流装置，可控电流源的功能是产生一个稳定的电流通过连接的电路，当控制端k电压为0V时没有电流通过电流源，当控制端k电压为VDD时稳定的电流从系统电压源VDD通过可控电流源。

在STT-RAM存储模块中，有n条位线bl<1>到bl<n>，和m条字线wl<1>到wl<m>，因此一共有n*m个存储单元1分别连接m条字线“wl”和n条位线“bl”；其中每位存储单元有一个磁性元件M和一个选择装置T(见图1)。STT-MRAM内存模块大小取决于存储器的结构、n和m。每位存储单元中的选择装置T和磁性元件M与位线bl，源线sl，和字线wl连接，其中每一个选择装置T的栅极(G)连接到字线wl，而选择装置T的漏极(D)与源线sl相接。

n条位线bl分别于n个位线选择器x<1>-x<n>连接，每个位线选择器是一个选择开关；n个位线选择器相连在一起并与位线限流器y连接，这个位线限流器的另一端通过数据线dl与一个数据电流源q连接，电流源另一端连接STT-RAM存储模块通用电压源VDD。图2中字地址译码控制信号WLN<1>到WLN<m>通过字线wl<1>到wl<m>控制对应相连的存储单元‘1’，列地址译码控制信号CS<1>到CS<n>连接到对应的位线选择开关x<1>到x<n>从而控制相应的位线bl<1>到bl<n>，限流信号CLMP通过控制位线限流器y控制数据线dl上的电流大小，信号CLMP的电压在0V到VDD之间，取决于控制数据线dl上的所需电流的大小；读操作控制信号RDCTL连接可控电流源q的控制端k来控制是否允许电流源产生读出电流通过数据线dl。

图3显示的是参考信号产生器：图3(a)是高磁阻值参考信号产生器，图3(b)是低磁阻值参考信号产生器。两个参考信号产生器有相同的电路结构。每个参考信号产生器有m个参考单元2与参考位线rf连接，m条字线，从wl<1>到wl<m>，分别控制m个参考单元2，参考单元2只是在读操作中生成参考电流，每个参考单元2由相对应的字线wl控制产生参考电流；每个参考单元2的入口端与参考位线rf连接到第一参选器102(即参考线选择器)，第一参选器102的另一端通过连接线CON和第一参考限流器101相连；第一参考限流器101的另一端通过参考线rl与第一参考电流源100连接，并且第一参考电流源100与通用电压源VDD相连；参考线rl与参考信号产生器读出信号输出端ORFh连接，输出端ORFh将在存储阵列中与一个或多个信号读出感测放大器SA的两个信号输入端之一连接(具体地见图6)。

在本发明实施例中，每个参考单元2结构与图1中的STT-MAM单元1结构一样包括一个磁性元件M和一个选择装置T，选择装置T一般为晶体管，如NMOS或PMOS，晶体管一般有三极：源极(S)，漏极(D)，和门极(G)，源极和漏极可互换，施加在门极的电压可控制流过源极到漏极电流。在存储器中，选择装置T的栅极(G)一般与存储阵列中的字线，(WL)连接，源极和漏极的一端与源线(SL)连接而另一端与磁性元件M一端相连，该磁性元件M另一端与位线(BL)相连。参考单元中的磁性元件M呈现固定高电阻值MTJH来表示逻辑“1”，或参考单元中的磁性元件M呈现低电阻值MTJL来表示逻辑“0”，高电阻值和低电阻值是预置好的并且是固定的，在正常存储器读写操作中不能更改，并且参考单元中只在读操作中使用。

在高磁阻值参考信号产生器中所有的参考单元2的磁性元件M都预置为高磁阻值MTJH，(图3(a)所示)；在低磁阻值参考信号产生器中所有的参考单元2的磁性元件M都预置为低磁阻值MTJL，(图3(b)所示)。高磁阻值参考信号产生器和低磁阻值参考信号产生器各自都有一个输出端Con；它们在如图6和图7中所示的存储阵列中将连接在一起。由于两个参考信号产生器的电路相同，图3中参考线上的参考读出电流为Ihf＝(Il+Ih)/2。也就是读出电流Ihf是读逻辑1和读逻辑0所需电流的中间值。

图6示出本发明第一实施例提供的STT-MRAM存储阵列的结构，其中包括K个图2所示的STT-RAM存储模块(存储模块1到存储模块K)，每个存储模块相对应一感知信号放大器SA；在K个STT-RAM存储模块正中间，有一个高磁阻值参考信号产生器和一个低磁阻值参考信号产生器组合成一个参考信号产生器(H+L)模块，其中，高磁阻值参考信号产生器的输出端CON和低磁阻值参考信号产生器组的CON相连；K-位数据STT-MRAM存储阵列只有一个高磁阻参考信号产生器(H)和一个低磁阻参考信号产生器(L)，高磁阻参考信号产生器(H)和低磁阻参考信号产生器(L)各自产生一个相同的参考输出信号，K/2个信号放大器SA共享一个参考信号产生器的参考信号，另K/2个信号放大器SA共享另一个参考信号产生器的参考信号，该结构有效的节省STT-MRAM存储阵列尺寸大小，加快读取速度，节省功耗；图2所示的STT-RAM存储模块中的字地址译码控制信号WLN<1>到WLN<m>是由一个字地址控制驱动器产生，列地址译码控制信号CS<1>到CS<n>是由一个列地址控制驱动器产生；字地址控制驱动器和列地址控制驱动器有相同的结构，(见图4)，字地址控制驱动器有m位信号输入和m位信号输出，列地址控制驱动器有n位信号输入和n位信号输出，字地址控制驱动器和列地址控制驱动器同时受控制信号RDEN和DONE控制。

每一个STT-MRAM存储模块有一位数据输出端Bit，图6中STT-MRAM存储器阵列同时提供K位数据：分别对应Bit 1到Bit K；每一位数据连接到一个信号放大器SA数据信号输入端In；参考信号产生器(H+L)模块产生两个相同输出参考信号ORFh，其中一个ORFh连接K/2个信号放大器SA数据信号输入端Inb上，而另一个ORFh连接另一半K/2个信号放大器SA数据信号输入端Inb上，这样的结构可以均匀的分配参考信号产生器(H+L)模块参考信号线上的负载已达到加快读出数据的速度；由于每一位数据信号BIT可能是读“0”电流IL产生或者是由读“1”电流IH产生，每个信号放大器SA的一对数据信号输入端In/Inb上有差分信号IL-(IL+IH)/2，或者IH-(IL+IH)/2，他们可以简化为(IL-IH)/2或者(IH-IL)/2；而K个信号放大器SA产生K位数据，Dout 1到Dout K，并被送到K-位数据总线“K-Bit Data Bus”上。同时K个信号放大器SA(k)在产生有效数据后会同时产生一个高电平放大完成控制信号DONE，该信号被送到读控制器的一个输入端，读控制器的输出端输出一个低电平RDCTL信号到字地址控制驱动器和列地址控制驱动器控制端。

图4是控制驱动器的结构图，控制驱动器包括P个与门AND，第一与门的第一输入端连接地址输入信号IN<1>，第二与门的第一输入端连接地址输入信号IN<2>，……，依此类推，第P与门的第一输入端连接地址输入信号IN<P>，第一与门的第二输入端、第二与门的第二输入端，……以及第P与门的第二输入端均连接RDCTL信号。可以用于该信号控制字地址控制驱动器和列地址控制驱动器；当没有读出操作时，控制信号RDCTL为0V，P个与门AND的输出端OUT<1>到OUT<P>为零电位，没有地址信号输出；当读出操作开始，控制信号RDCTL变为VDD，P个与门接通，地址输入信号IN<1>到IN<P>将通过P个与门分别到达它们的各自的输出端OUT<1>到OUT<P>。

读控制器功能就是当信号RDEN和DONE为0伏时，其输出为0伏；当读出操作开始，RDEN变为VDD，读控制器输出RDCTL变为VDD，存储器开始读取所需数据，一旦信号放大器所要求的数据锁存在其输出端，会产生数据读取完成信号DONE，信号DONE为VDD，使得读控制器的输出端RDCTL变为0伏。

图5示出了一个读控制器的具体实例：图5(a)是读控制器信号时序图；图5(b)为读控制器电路图，该读控制器包括一个由两个与非门所组成的R-S触发器和两个由一个与非门，一个反相器以及一个延迟器组成的反向脉冲信号产生器；R-S触发器的输出端RDCTL由第一与非门输出端产生，并被连接到第二与非门的第一输入端，第二与非门的输出端连接到第一与非门的第一输入端，第一与非门的第二输入端与第一反向脉冲信号产生器的输出端S耦合，第二与非门的第二输入端与第二反向脉冲信号产生器的输出端R耦合，第二与非门的第三输入端与外部清除信号端Reset相连；第一反向脉冲信号产生器中的与非门的第一输入端与外部RDEN连接，同时RDEN耦合延迟器的输入端，延迟器的输出端连接反相器的输入端，该反相器输出端D1连接与非门的第二输入端；第二反向脉冲信号产生器中的与非门的第一输入端与外部DONE连接，同时DONE耦合延迟器的输入端，延迟器的输出端连接反相器的输入端，反相器输出端D2连接与非门的第二输入端。反向脉冲信号产生器的功能是当输入端信号由低电平转为高电平时其输出端会产生一个反向脉冲信号；R-S触发器的功能是当一个反向脉冲信号加在Reset端时，其输出端RDCTL被预值为0伏，当输入端S为一个反向脉冲信号，该触发器输出端RDCTL变为VDD，当输入端R为一个反向脉冲信号，该触发器输出端RDCTL变为0伏。

初始输入信号RDEN和DONE是0伏，连接线S和R为VDD，反向脉冲信号RESET预置读控制器输出端RDCTL为0伏，RESET信号是在该存储系统启动时产生；当读取操作开始，外部控制信号RDEN变为VDD，使得与非门的输出端S为0伏，由于延迟器和反向器使得反向器输出端D1在延迟一段时间后由VDD变为0伏，输出端S变为VDD，产生一个反向脉冲信号，读控制器输出端RDCTL被置为VDD；当控制信号DONE变为VDD，使得与非门的输出端R产生一个反向脉冲信号，读控制器输出端RDCTL被置为0伏。

图7示出了本发明第二个实施例提供的STT-MRAM存储阵列的结构，其中包括K个图2所示的STT-RAM存储模块(即存储模块1到存储模块K)，一个高磁阻值参考信号产生器(即参考信号产生器H)，和一个低磁阻值参考信号产生器(即参考信号产生器L)，一个m-位字地址控制驱动器，一个n-位列地址控制驱动器，以及K个信号放大器SA；该结构与图6中所示的结构除了STT-RAM存储模块以及参考信号产生器(H)和参考信号产生器(L)在STT-MRAM存储阵列中的位置分配不同外，其他部分的连接是相同的，因此主要是在参考信号产生器参考信号输出端上的负载均匀平衡以及信号稳定性上有区别。将K个图2所示的STT-RAM存储模块均匀的分成4部分：存储模块1到存储模块K/4+1，存储模块K/4到存储模块K/2+1，存储模块K/2到存储模块3K/4+1，和存储模块3K/4到存储模块K。参考信号产生器(H)和参考信号产生器(L)之中的一个放在存储模块K/4+1和存储模块K/4之间，参考信号产生器(H)和参考信号产生器(L)之中的另一个放在存储模块3K/4+1和存储模块3K/4之间，参考信号产生器(H)和参考信号产生器(L)的两个端口CON连接在一起。

在读出操作开始之前，图5中的外部控制信号RDEN和SAEN电压为0V，表示存储模块没有选中做读出操作；同时信号放大器处于“预置”状态，信号放大器的数据输出端Dout 1到Dout K的电压为0V，信号放大器的控制输出端DONE为0V；同时列译码地址CDEC<1>到CDEC<n>和字译码地址WDEC<1>到WDEC<m>为0，这样列驱动器输出信号CS<1>到CS<n>和字驱动器输出信号WLN<1>到WLN<m>为0V；存储模块1的输出端BIT1到存储模块K的输出端BIT K以及参考信号产生器的输出端ORFh均被预置为VOL，0≤VOL≤VDD。

在读出操作开始之前，图2中的外部输入信号RDCTL电压为0V，此时，数据可控电流源的控制端k为0V，数据可控电流源断开，没有电流通过(Id等于零)，数据输出端Bit被预置为预置电位VOL；同时列控制信号CS<1>到CS<n>以及字控制信号WLN<1>到WLN<m>为0，选择开关x<1>到x<n>以及所有的STT-MRAM存储单元都是断开的。

在读出操作开始之前，图3中的外部输入信号RDCTL电压为0V，参考可控电流源的控制端k为0V，参考可控电流源断开，没有电流通过(Ihf以及IH和IL都为零)，参考输出端ORFh被预置为预置电位VOL；同时参考控制信号REF以及字控制信号WLN<1>到WLN<m>为0，参考选择开关，参选器，以及所有的STT-MRAM参考单元都是断开的。

当在读出操作开始时，图5中的外部控制信号RDEN电压转变为高电位VDD，读控制器输出端RDCTL为VDD，列译码地址有效，CDEC<1>到CDEC<n>中的一位，CDEC<i>，转变为高电位VDD(n位中只能有一位为高电位)，同时字译码地址WDEC<1>到WDEC<m>中也有一位，WDEC<j>，转变为高电位VDD(只能有一位为高电位)，这时由于控制信号DONE为0V，对应的列驱动器输出信号CS<1>到CS<n>中的一位，CS<i>，转变为VDD，其余的各位保持0V；字驱动器输出信号WLN<1>到WLN<m>中的相对应的一位，WLN<j>，转变为VDD，其余的各位保持0V。

当在读出操作开始时，图2所显示的存储模块中的输入信号RDCTL变为VDD；可控数据电流源q在数据线dl上产生数据电流Id。同时，字地址译码控制信号WLN<1>到WLN<m>中的一位WLN<j>为高电位VDD，其对应的字线wl<j>电压为高，其余的字线都为0V；这使得所有连接在字线wl<j>上的存储单元被选中，这些被选中存储单元的选择装置都导通；同样，列地址译码控制信号CS<1>到CS<n>中的一位CS<i>将为高电位VDD使得只有位线选择开关x<i>导通，其余的位线选择开关都是断开的，数据线dl上的电流通过x<i>流到位线bl<i>上，并流入被字线wl<j>选中的数据存储单元1，数据电流Id取决于被选中数据存储单元1中的磁阻值。在读操作时，端口SL<1>到SL<n>都接到地线(在写操作时，它们将接到源线上)；这样，存储模块处于数据读出状态，STT-RAM存储模块的输出端Bit将输出读出信号(BIT in图6和图7)送到读取感测放大器的信号输入端之一以便读取放大器将数据信号放大(见图6和图7)。

图3所示参考信号产生器电路图，读出操作控制信号RDCTL转变为VDD，可控参考电流源的控制输入端k为高电位，可控参考电流源导通，参考电流源在参考线rl上产生参考电流Ihf，参考电流Ihf通过参考限流器；同时，参考控制信号REF将转变为高电位使得参选器导通，参考线限流器和参选器的节点通过连接线CON与外界相连，而在图3结构图中，图(a)和图(b)中的CON将连在一起，两图中与高电位字线wl<j>相连的参考存储单元被选中，图(a)中被选中的参考存储单元2产生电流IH；而图(b)中被选中的参考存储单元2产生电流IL。由于图(a)和图(b)中的电流源是相同的，他们的输出端ORFh的信号相同。

由于图3(a)和图3(b)中的限流器相同，受限流控制信号CLMP控制，其电压在0V到VDD之间，取决于控制数据线dl和参考线rl上的所需最大电流的大小，限流控制信号CLMP是固定值。

在读操作时，图6中K个存储模块以及参考信号产生器(H+L)同时被字地址译码控制信号WLN<j>和列地址译码控制信号CS<i>选中，每一个存储模块的输出端BIT出一位数据BIT，每一位数据连接在相对应的信号放大器SA的两个差分信号输入端之一；参考信号产生器(H+L)有两个相同的信号输出端，其中一个输出端连接在一半信号放大器SA的另一个信号输入端(如图6中左边K/2个SA)，参考信号产生器(H+L)的另一个端点连接在剩下另一半信号放大器SA的另一个信号输入端(如图6中右边K/2个SA)；也就是第z个信号放大器SA<z>的两个信号输入端分别连接一个数据信号Bit<z>和一个参考信号ORFh(两个信号形成差分输入信号)；当数据信号和参考信号都稳定后，存储系统的信号放大器的启动信号SAEN由0V变为VDD，K个信号放大器同时启动放大功能。

信号放大器SA将差分输入信号放大成数字型输出信号，Dout 1到Dout K，这些读出数据被锁存在信号放大器SA的输出端并被送到K-位数据总线K-Bit Data Bus上共下一级电路使用。同时信号放大器SA产生一个“数据读出操作完成”信号DONE(由低电位转变为高电位)，DONE信号反馈到读控制器另一个输入端，其输出端变为0伏，字地址控制器和位地址控制器将被“切断”，它们的输出均为0V电位，这样，所有的存储模块和参考信号产生器中的存储单元和参考单元被关闭，所有的存储模块和参考信号产生器中的数据电流源和参考电流源被切断，所有的存储模块和参考信号产生器没有工作电流，此时没有读出功耗产生；同时读出数据被锁存在信号放大器SA的输出端，读出数据不会被丢失。所以虽然读操作还没有完成，一旦所需的读出数据有效后，STT-MRAM存储阵列就处于非工作状态已节省电能，读出数据被锁存在信号放大器SA的输出端以供下一级电路使用；这种电路结构有很大的灵活性，它使得该存储器适用于各种速度不同的系统中，其功耗是相同的。

当读操作完成，控制信号RDEN和SAEN电压都为0V，存储阵列回到读操作之前的“预置”状态，信号放大器SA读出数据被清除，存储器处于进行下一读写操作。

图7中的读取操作和上面所描叙的相同，图6中所示的结构上基本上于图7的相同，图6中的结构将高磁阻值参考信号产生器(H)和低磁阻值参考信号(L)在物理位置上相邻且在K-存储模块中间；图7中的结构是将所述高磁阻值参考信号产生器(H)和所述低磁阻值参考信号器(L)是被分开放在K-存储模块中，物理位置上不相邻，两个参考信号器的结点CON相连接；该图显示其设计的灵活性，两个参考信号器可以放置在存储器任何位置上，但实际位置应考虑到两个参考信号器的输出负载平衡。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种磁随机存储系统，其特征在于，包括K个存储模块，K个信号放大器SA，一个参考信号产生器，字地址控制驱动器，列地址控制驱动器以及读控制器：

所述字地址控制驱动器用于在控制信号RDCTL的控制下根据字译码地址WDEC<1:m>输出m路字地址译码控制信号WLN<1:m>；

所述列地址控制驱动器用于在控制信号RDCTL的控制下根据列译码地址CDEC<1:n>输出n路列地址译码控制信号CS<1:n>；

所述读控制器的第一输入端用于接收读操作控制信号RDEN，所述读控制器的第二输入端用于接收K个信号放大器反馈的完成信号DONE，所述读控制器用于根据所述读操作控制信号RDEN和所述完成信号DONE输出控制信号RDCTL；

所述K个存储模块依次为第一存储模块，第二存储模块，……第K/2存储模块，第(K/2+1)存储模块，……第K存储模块；其中，所述第一存储模块的第一输入端用于接收m路字地址译码控制信号WLN<1：m>，所述第一存储模块的第二输入端用于接收n路列地址译码控制信号CS<1：n>，所述第一存储模块的第三输入端用于接收限流CLMP信号，所述第一存储模块的第四输入端用于接收控制信号RDCTL；所述第二存储模块的第一输入端用于接收m路字地址译码控制信号WLN<1：m>，所述第二存储模块的第二输入端用于接收n路列地址译码控制信号CS<1：n>，所述第二存储模块的第三输入端用于接收CLMP信号，所述第二存储模块的第四输入端用于接收控制信号RDCTL；……依此类推，所述第K存储模块的第一输入端用于接收m路字地址译码控制信号WLN<1：m>，所述第K存储模块的第二输入端用于接收n路列地址译码控制信号CS<1：n>，所述第K存储模块的第三输入端用于接收CLMP信号，所述第K存储模块的第四输入端用于接收控制信号RDCTL；

所述参考信号产生器的第一输入端用于接收m路字地址译码控制信号WLN<1：m>，所述参考信号产生器的第二输入端用于接收外部控制信号REF，所述参考信号产生器的第三输入端用于接收限流控制信号CLMP，所述参考信号产生器的第四输入端用于接收控制信号RDCTL；所述参考信号产生器包括高磁阻参考信号产生器H和低磁阻参考信号产生器L，所述高磁阻参考信号产生器用于产生第一路参考信号ORFh，所述低磁阻参考信号产生器用于产生第二路参考信号ORFh；

所述K个信号放大器SA依次为第一信号放大器，第二信号放大器，……第K/2信号放大器，第(K/2+1)信号放大器，……第K信号放大器；其中，所述第一信号放大器的第一输入端连接至所述第一存储模块的数据输出端，所述第二信号放大器的第一输入端连接至所述第二存储模块的数据输出端，……依此类推，所述第K信号放大器的第一输入端连接至所述第K存储模块的数据输出端；所述第一信号放大器的第二输入端、所述第二信号放大器的第二输入端、……第K/2信号放大器的第二输入端均连接所述第一路参考信号ORFh和所述第二路参考信号ORFh中的任意一路参考信号；所述第K/2+1信号放大器的第二输入端、第K/2+2信号放大器的第二输入端、……第K信号放大器的第二输入端均连接所述第一路参考信号ORFh和所述第二路参考信号ORFh中的另一路参考信号；K个信号放大器的使能端En均用于接收启动信号SAEN；K个信号放大器的输出端用于输出K位数据。

2.如权利要求1所述的磁随机存储系统，其特征在于，所述高磁阻参考信号产生器和所述低磁阻参考信号产生器的结构相同，且所述高磁阻参考信号产生器的第一输出端Con与所述低磁阻参考信号产生器的第一输出端Con相连，所述高磁阻参考信号产生器的第二输出端用于输出所述第一路参考输出信号ORFh，所述低磁阻参考信号产生器的第二输出端用于输出所述第二路参考输出信号ORFh。

3.如权利要求2所述的磁随机存储系统，其特征在于，所述高磁阻参考信号产生器包括参考电流源(100)、参考限流器(101)、参选器(102)以及m个参考单元(2)；

每个参考单元(2)的输入端通过参考位线rf连接至所述参选器(102)的一端，每个参考单元(2)的输出端接地；所述参选器(102)的另一端通过连接线CON与所述参考限流器(101)的一端相连；参考限流器(101)的另一端通过参考线rl与所述参考电流源(100)的一端连接，所述参考电流源(100)的另一端与通用电压源VDD相连；所述参考电流源(100)的控制端用于连接控制信号RDCTL，所述参考限流器(101)的控制端用于连接限流控制信号CLMP；所述参考电流源(100)与所述参考限流器(101)的连接端作为信号输出端ORFh；

m个参考单元(2)的控制端分别连接m条字线，依次为wl<1>到wl<m>，m条字线分别控制m个参考单元，每个参考单元(2)由相对应的字线wl控制并只在读操作中产生参考电流。

4.如权利要求3所述的磁随机存储系统，其特征在于，每个参考单元包括磁性元件和选择装置；所述选择装置为晶体管，晶体管的控制端栅极与字线WLN相接，晶体管的漏极接地线GND，晶体管的源极与所述磁阻性元件的一端连接，所述磁性元件的另一端耦合至所述参考位线rf。

5.如权利要求4所述的磁随机存储系统，其特征在于，所述高磁阻参考信号产生器中的磁性元件的预制电阻值呈高电阻值，所述低磁阻参考信号产生器中的磁性元件的预制电阻值呈低电阻值。

6.如权利要求1-5任一项所述的磁随机存储系统，其特征在于，工作时，K个信号放大器中有K/2个信号放大器共享第一路参考信号，另K/2个信号放大器共享第二路参考信号，节省了K位存储器尺寸，加快了读取速度并节省了功耗。

7.如权利要求1-5任一项所述的磁随机存储系统，其特征在于，当读出操作开始，所述读控制器的第一输入端接收的读操作控制信号RDEN变为高电平，所述读控制器输出的控制信号RDCTL变为高电平，开始读取所需数据；当信号放大器所要求的数据锁存在其输出端时会产生数据读取完成信号DONE，该完成信号DONE为高电平使得所述读控制器输出的控制信号RDCTL变为低电平。

8.一种基于权利要求1所述的磁随机存储系统的读取操作方法，其特征在于，包括下述步骤：

当读出操作开始时，读操作控制信号RDEN为高电平，由于完成信号DONE为低电平，所述读控制器输出的控制信号RDCTL为高电平，列译码地址有效，在列译码地址CDEC<1:n>中的第i个列译码地址CDEC<i>转变为高电平，其余n-1位为低电位，同时字译码地址WDEC<1:m>中第j个字译码地址WDEC<j>转变为高电平，其余m-1位为低电位；使得第i路列地址译码控制信号CS<i>转变为高电平，其余的各路列地址译码控制信号保持低电平；第j路字地址译码控制信号WLN<j>转变为高电平，其余的各路字地址译码控制信号保持低电平；

当读出操作开始时，存储模块中的输入信号RDCTL变为高电平；可控数据电流源在数据线dl上产生数据电流Id；同时，字地址译码控制信号WLN<1>到WLN<m>中的一位WLN<j>为高电平，其对应的字线wl<j>电压为高电平，其余的字线都为低电平；这使得所有连接在字线wl<j>上的存储单元被选中，这些被选中存储单元的选择装置都导通；同样，列地址译码控制信号CS<1>到CS<n>中的一位CS<i>将为高电平使得只有位线选择开关x<i>导通，其余的位线选择开关都是断开的，数据线dl上的电流通过x<i>流到位线bl<i>上，并流入被字线wl<j>选中的数据存储单元，数据电流Id取决于被选中数据存储单元中的磁阻值；对应的数据由输出端Bit输出到对应的信号放大器的数据输入端；其中在读操作时，端口SL<1>到SL<n>都连接到地线。

9.如权利要求8所述的读取操作方法，其特征在于，在读操作时，K个存储模块同时被字地址译码控制信号WLN<j>和列地址译码控制信号CS<i>选中，参考信号产生器同时被字地址译码控制信号WLN<j>和参考控制信号REF选中，每一个存储模块的输出端Bit输出一位数据，每一位数据连接在相对应的信号放大器SA的两个差分信号输入端之一；第z个信号放大器SA<z>的两个信号输入端分别连接一个对应的数据信号Bit<z>和一个参考信号ORFh；当数据信号和参考信号都稳定后，存储系统的信号放大器的启动信号SAEN由低电平变为高电平，K个信号放大器同时启动放大功能；

当信号放大器完成数据信号放大并将读出数据锁存时，完成信号DONE转为高电平；所述读控制器输出的控制信号RDCTL为低电平，字地址WLN<1:m>与列地址CS<1:n>都为0伏；所述K个存储模块以及参考信号产生器中的可控参考电流源和可控数据电流源断开，K个存储模块处于非读操作状态，都没有工作电流；同时所述信号放大器的读操作控制信号SAEN保持有效，被读取的有效数据保持在所述信号放大器中不会被丢失；

当读操作完成，控制信号RDEN和SAEN电压都为低电平，存储阵列回到读操作之前的“预置”状态，信号放大器SA读出数据被清除，完成信号DONE转为低电平；存储器处于进行下一读写操作。

10.如权利要求8所述的读取操作方法，其特征在于，当读出操作开始前，磁随机存储系统的初始状态为读操作控制信号RDEN和SAEN都为低电平，K个信号放大器为预值状态：数据输出为0伏以及完成信号DONE为低电平，所述读控制器输出的控制信号RDCTL为低电平；字地址WLN<1:m>与列地址CS<1:n>都为低电平；所述K个存储模块以及参考信号产生器中的可控参考电流源和可控数据电流源断开，K个存储模块处于非读操作状态，都没有工作电流。