CN1534679A - 利用磁阻效应存储信息的磁随机存取存储器 - Google Patents

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    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers

Abstract

本发明公开了一种磁随机存取存储器，由存储单元、副位线、主位线、读出放大器、配线、第1动作电路、第2动作电路，以及字线构成。上述存储单元，由通过磁性电阻变化的磁阻元件构成。上述副位线，与上述存储单元的一端连接。上述主位线，通过第1选择电路与上述副位线连接。上述读出放大器，通过第2选择电路与上述主位线连接。上述配线，与上述存储单元的另一端连接，被配置在第1方向上。上述第1动作电路，通过第3选择电路与上述配线的一端连接。上述第2动作电路，与上述配线的另一端连接。上述字线，被配置在通过上述存储单元和上述配线连接的交点上，和上述第1方向正交的第2方向上。能实现低消耗电力且能进行高速写入动作。

Description

利用磁阻效应存储信息的磁随机存取存储器
技术领域
本发明涉及利用磁阻(Magneto Resistive)效应来进行“1”或“0”信息存储的磁随机存取存储器。
背景技术
磁随机存取存储器(MRAM：Magnetic Random Access Memory)是通过利用磁阻效应存储“1”或者“0”信息来进行存储动作的器件。近年来，该MRAM作为兼具非易失性、高集成性、高可靠性、低电力消耗性，以及高速动作这些特征的通用存储器器件的候选之一而被定位，并由各公司开始研究开发。
在上述磁阻效应中，已知主要有GMR(Giant Magneto Resistive)，和TMR(Tunnel Magneto Resistive)这二种效应。其中表示GMR效应的元件，是利用被夹在二个强磁性层中的导体的阻抗根据上下强磁性层的旋转方向变化的效果。但是，表示磁阻值变化比例的MR比因为低于10％，所以存储信息的读出信号小。因此，确保读出安全系数是MRAM现实中最大的难点，作为实用性认为不充分。999
另一方面，作为表示TMR效果的元件的1例，有具备由2个强磁性层和被作为这2个强磁性层的金属夹着的绝缘膜组成的叠层构造，利用旋转偏极隧道效应产生的磁阻变化的MTJ(Magnetic TunnelJunction：磁隧道接合)元件。MTJ元件，在上下的强磁性层的旋转方向相互平行的情况下，介入隧道绝缘膜的2个磁性层间的隧道概率为最大，其结果，隧道绝缘膜的阻抗值为最小。另一方面，当旋转方向相互反向平行的情况下，由于同一隧道概率为最小，因而隧道绝缘膜的阻抗值为最大。
为了实现这样的2个旋转状态，通常上述2个磁性膜中的任意一个膜，其磁化方向被固定，被设定为不受外部磁化的影响。一般来说，该层被称为引线层(pin层)。另一磁性膜，其动作程序可以是根据所施加的磁场的方向，磁化方向和引线层平行或者反平行。这些层一般被称为自由层，担当存储信息的作用。在MTJ元件的情况下，作为阻抗变化率的MR比，目前可以得到超过50％的比例，已成为MRAM开发的主流。
使用MTJ元件的MRAM的写入通过以下控制进行，即，为了使上述自由层的磁化方向反转，在相对各个存储单元正交通过的位线以及字线上流过规定以上的电流，用由此发生的合成磁场的大小控制自由层的磁化方向。
另一方面，关于读出，可以通过以下等步骤进行，在相当于被选择的位上的MTJ元件的2个磁性膜间施加电压，从流过它的电流中读取阻抗值，或者使一定电流流过已选择出的MTJ元件，读出由此产生的2个磁性膜间的电压等。
作为使用这样的MTJ元件的MRAM的一例，在以下文献等中报告有用2个MOS(金属氧化物半导体)晶体管和2个MTJ元件构成1位数据的例子(例如，参照“A 10ns Read and Write Non-Volatile MemoryArray using a Magnetic Tunnel Junction and FET Switch in eachCell”，ISSCC2000的Digest of Technical Paper，p.128)。但是，在此文献中的MRAM中，如上所述因为用2个MOS(金属氧化物半导体)晶体管和2个MTJ元件构成1位数据，所以进行存储器的大容量化困难。
与此相反，作为使用MTJ元件的MRAM的另一例子，如图1所示，提出了通过对多个存储单元MC1～MC4使选择MOS(金属氧化物半导体)晶体管SG1共有化，可以使单元面积缩小，有助于高集成化的方法(例如，参照特愿2001-390518号)。
该提案的单元断面，例如为图2所示的构造。在半导体衬底101上，配置选择金属氧化物半导体晶体管SG1的栅极配线RSW1、与选择金属氧化物半导体晶体管SG1的扩散层102连接的选择线SL1。进而，在选择线SL1上方配置写入用位线WBL1、副位线SBL1。在副位线SBL1上，配置构成存储单元MC1～MC4的MTJ元件MTJ1～MTJ4。
在具有图2所示的构造的MRAM中，写入用位线WBL1，为和MTJ元件物理分离的配线。写入用位线WBL1，因为具有为了确定MTJ元件的自由层的方向而产生2个方向不同的磁场的作用，所以如果写入用位线WBL1和MTJ被物理性分离，则担心施加在成为信息存储键的MTJ元件上的容易轴方向的写入磁场低下。因而，作为其解决方案需要增大位线电流，存在致使消耗电流增大的问题。
发明内容
本发明的目的在于提供一种通过连接写入用位线和由磁阻元件构成的存储单元，降低位线电流，可以实现低消耗电力化的磁随机存取存储器。
从某一侧面看的本发明的磁随机存取存储器，具备，由电阻值由于磁力而变化的磁阻元件构成的存储单元；与上述存储单元的一端连接的副位线；通过第1选择电路与上述副位线连接的主位线；通过第2选择电路与上述主位线连接的读出放大器；与上述存储单元的另一端连接，被配置在第1方向上的配线；通过第3选择电路与上述配线的一端连接的第1动作电路；与上述配线的另一端连接的第2动作电路；被配置在通过上述存储单元和上述配线连接的交点上，和上述第1方向正交的第2方向上的字线，其特征在于：在从上述存储单元进行读出数据的读出动作时，上述第1动作电路作为字线驱动器工作，上述配线为读出用的字线；在向上述存储单元进行写入数据的写入动作时，上述第1动作电路作为位线驱动器或者位线的配线电流抽出电路(位线sinker)而工作，上述第2动作电路作为上述位线驱动器和位线的配线电流抽出电路(位线sinker)中剩下的另一方工作，上述配线为写入用位线。
配线电流抽出电路(位线sinker)是指从配线中抽出电流的电路。具体地说，在上述的磁随机存取器中的配线的一端连接着作为位线驱动器而发挥功能的电路，配线的另一端连接着作为位线的配线电流抽出电路而发挥功能的电路，此时，从位线驱动器流出到配线中的电流被位线的配线电流抽出电路抽出。
附图说明
图1是内置有以往的交叉点型存储单元和选择金属氧化物半导体晶体管的磁随机存取存储器的等效电路图。
图2是在以往的上述磁随机存取存储器中的存储单元部分的断面图。
图3是参考例子的磁随机存取存储器(MRAM)的等效电路图。
图4是在上述参考例子的磁随机存取存储器中的存储单元的断面图。
图5是展示本发明的实施方式1的磁随机存取存储器的读出时的信号流动的电路图。
图6是展示上述实施方式1的磁随机存取存储器的写入时的信号流动的电路图。
图7是上述实施方式1的磁随机存取存储器中的存储单元部分的断面图。
图8是展示本发明实施方式2的磁随机存取存储器的读出时的信号流动的电路图。
图9A和9B是展示上述实施方式2的磁随机存取存储器的写入时的信号流动的电路图。
图10是展示本发明实施方式3的磁随机存取存储器的读出时的信号流动的电路图。
图11是展示上述实施方式3的磁随机存取存储器的写入时的信号流动的电路图。
图12是主要展示在上述实施方式3的磁随机存取存储器中的存储单元部分的MTJ元件的布局图。
图13是主要展示在上述实施方式3的磁随机存取存储器中的存储单元部分的选择金属氧化物半导体晶体管的布局图。
图14是上述实施方式3的磁随机存取存储器中的存储单元部分的断面图。
具体实施方式
在说明本发明的实施方式前，说明作为参考例的磁随机存取存储器(MRAM)。
该MRAM，为了确保单元信息的读出信号，变更图1所示的构成，如图3所示，在位线中导入分级结构，在主位线MBL1和副位线SBL1之间配置选择金属氧化物半导体晶体管SG1。由此，被分为多个副位线中的至少1个以上可以有选择地与主位线连接。其结果，可以大幅度降低与从读出放大器看时的位线连接的选择单元的数量。
在以往的交叉点型存储单元中，产生根据对存储单元的选择性的有无，在读出放大器中流过来自非选择存储单元群的误差信号的问题。作为其解决方法，图3所示的MRAM，其目的就是通过减少与有实效的位线连接的存储单元数获得误差信号的降低效果。
图4展示图3所示的MRAM中的单元断面构造的一例。
在该图4所示的单元断面中，与图2所示的单元断面相比，因为更换了位线和字线，所以兼作图2中的MTJ元件上层的读出用位线(RBL1～RBL4)和写入用字线(WWL1～WWL4)的配线，在图4中被更换到读出以及写入用字线WL1～WL4。进而，作为图2中的选择金属氧化物半导体晶体管一方的节点的源极线SL1，在图4中被变更到读出专用位线MBL1。
但是，即使在具有图4所示构造的MRAM中，也是如上所述，写入用位线WBL1，成为和MTJ元件物理分离的配线。写入用位线WBL1，因为具有为了确定MTJ元件自由层的方向而产生2个方向不同的磁场的功能，所以如果写入用位线WBL1和MTJ元件被物理分离，则担心被施加在成为信息存储键的MTJ元件上的容易轴方向的写入磁场下降。因而，作为其应对方法需要增大位线电流，存在致使消耗电流增大的问题。
以下，说明解决上述参考例子的MRAM中问题的，本发明的实施方式。在说明时，在全部图中共同的部分上标注共用的参照符号。
本发明实施方式的磁随机存取存储器，作为单体存储单元具备利用磁阻(Magneto Resistive)效应，进行“1”或者“0”信息存储的元件构造。进而，把该单体存储单元集成和配置成多个矩阵形状，通过在其周边部分上付与译码电路以及读出放大器等的控制电路群，可以对任意位进行采用随机存取的读出动作或者写入动作。
在以下的实施方式中，叙述在把交叉点型存储单元配置在分割后的多个位线上的存储阵列中，可以连接写入用位线和MTJ元件的方式，还有这种情况下的最佳的主位线和副位线之间的连接方式。进而，以由MTJ元件构成的交叉点型存储单元为例叙述，但并不限于此，也可以适用于可以以其它的磁性控制电阻值的磁阻元件。
实施方式1
首先，说明本发明的实施方式1的MRAM。
图5是展示实施方式1的MRAM构成的电路图。
如图5所示，由MTJ元件构成的交叉点型的存储单元MC1、MC2、…MC4，它们的一端与作为共同节点的副位线SBL1连接。该副位线SBL1，把选择金属氧化物半导体晶体管SG1作为开关与主位线MBL1连接。在选择金属氧化物半导体晶体管SG1的栅极上连接信号线SS1，该信号线SS1与行译码器11连接。主位线MBL1的一端，通过列栅极电路CG1与读出放大器(S/A)12连接。
在上述存储单元MC1、MC2、…、MC4的另一端，分别连接配线L1、L2、…、L4。在配线L1～L4的一端上，连接写入用位线驱动/sinker电路13。配线L1、L2、……、L4的另一端，分别通过字线选择晶体管WS1、WS2、WS4，与写入用位线驱动/sinker电路以及读出用字线驱动电路14连接。进而，字线选择晶体管WS1～WS4的栅极，与行译码器11连接。
在上述列栅极电路CG1的栅极上连接信号线SC1，该信号线SC1与列译码器以及列选择线(CSL：Column Select Line)驱动电路15连接。进而，在主位线MBL1上连接偏置电路16。
另外，由MTJ元件构成的交叉点型存储单元MC5、MC6、…、MC8，它们的一端与作为共用节点的副位线SBL2连接。该副位线SBL2，把选择金属氧化物半导体晶体管SG2作为开关与主位线MBL2连接。在选择金属氧化物半导体晶体管SG2的栅极上，连接信号线SS1。主位线MBL2的一端，通过列栅极电路CG2与读出放大器(S/A)12连接。进而，在上述存储单元MC5～MC8的另一端上，分别连接上述配线L1～L4。在上述列栅极电路CG2的栅极上，连接列译码器以及列选择线驱动电路15。进而，在主位线MBL2上，连接偏置电路17。
同样，由MTJ元件构成的交叉点型存储单元MC9、MC10、…、MC12，它们的一端与作为共用节点的副位线SBL3连接。该副位线SBL3，把选择金属氧化物半导体晶体管SG3作为开关与主位线MBL1连接。在选择金属氧化物半导体晶体管SG3的栅极上，连接信号线SS2。该信号线SS2与行译码器18连接。
在上述存储单元MC9、MC10、…、MC12的另一端上，分别连接配线L5、L6、…L8。在配线L5～L8的一端上，连接写入用位线驱动/sinker电路19。配线L5、L6、…、L8的另一端，分别通过字线选择晶体管WS5、WS6、…、WS8，与写入用位线驱动/sinker电路以及读出用字线驱动电路20连接。进而，字线选择晶体管WS5～WS8的栅极，与行译码器18连接。
另外同样，由MTJ元件构成的交叉点型的存储单元MC13、MC14、…、MC16，它们的一端与作为共用节点的副位线SBL4连接。该副位线SBL4，把选择金属氧化物半导体晶体管SG4作为开关与主位线MBL2连接。在选择金属氧化物半导体晶体管SG4的栅极上，连接信号线SS2。在上述存储单元MC13～MC16的另一端上，分别连接上述配线L5～L8。
另外，在上述存储单元MC1～MC4，以及MC9～MC12的下方上，配置写入用字线WWL1。在该写入用字线WWL1的一端上连接写入用字线驱动电路21，在写入用字线WWL1的另一端上连接写入用字线sinker电路22。进而，在上述存储单元MC5～MC8，以及MC13～MC16的下方上，配置写入用字线WWL2。在该写入用字线WWL2的一端上连接写入用字线驱动电路21，在写入用字线WWL2的另一端连接写入用字线sinker电路22。
图5作为例子展示16位的存储单元MC1～MC16，但在实际的MRAM中，取适宜地2维集成和配置存储单元的构成。另外，在已被分割的副位线SBL1～SBL4的各自中，展示连接有4位的存储单元的例子，但也可以连接8位的存储单元和其他位数的存储单元，它也可以适宜地变更。
以下，用图5叙述在上述实施方式1的MRAM中的读出时的动作。
在此，假设读出被存储在存储单元MC1中的信息。首先，用行译码器11，有选择地把配线L1设定为低电压电平。进而，由行译码器11向信号线SS1施加“H”，副位线SBL1和主位线MBL1之间的选择金属氧化物半导体晶体管SG1被导通。
另外，用列译码器以及列选择线驱动电路15向信号线SC1施加“H”，主位线MBL1和读出放大器12之间的列栅极电路CG1被导通。
这样，通过副位线SBL1和主位线MBL1之间的选择金属氧化物半导体晶体管SG1，有选择地从主位线MBL1向配线L1(读出用字线RWL1)流过电流。由此，把被存储在选择出的存储器单元MC1中的信息，从主位线MBL1读出到读出放大器12。进而，被读出到读出放大器12的信息，由读出放大器12检测以及放大后输出。如上所述，在读出时，配线L1具有作为读出用字线RWL的功能。
以下，使用图6说明上述实施方式1的MRAM中的写入时的动作。图6是展示上述实施方式1的MRAM的写入时动作的电路图。
在此，叙述向存储单元MC1进行写入的情况。在写入的情况下，因为主位线MBL1不使用，所以由行译码器11向信号线SS1施加“L”，主位线MBL1和副位线SBL1之间的选择金属氧化物半导体晶体管SG1被控制在非导通状态。
在该状态下，由于电流流过和主位线MBL1配置在同一方向上的写入用字线WWL1，因而在图面上在连接行译码器11和位线驱动/sinker电路13的方向上，即在和写入用字线WWL1正交的方向上产生磁场。为了在写入用字线WWL1上流过电流，在字线WWL1的一端上，配置写入用字线驱动电路21，在另一端上配置写入用字线sinker电路22。在本实施方式中，字线驱动电路21向着字线sinker电路22流过电流。
进而，为了进行在2轴上的写入，在夹着存储单元MC1被配置在副位线SBL1的相反一侧上的配线L1上也流过电流，在画面上在连接字线驱动电路21和字线sinker电路22的方向上，即在和写入用字线WWL1平行的方向上产生磁场。需要根据要写入的信息，用流过配线L1的电流方向，控制构成存储单元MC1的MTJ元件内的自由层的磁区的方向，改变MTJ元件的阻抗值。因此，在配线L1的一端以及另一端上分别配置位线驱动/sinker电路13以及位线驱动/sinker电路14，使得在写入用位线驱动/sinker电路13和写入用位线驱动/sinker电路14之间，电流在上方向上流过配线L1。通过以上方法，配线L1具有作为在写入时确定写入的信息的写入用位线WBL1的功能。
图7展示在上述实施方式1的MRAM中的存储单元部分的断面构造。如图7所示，在半导体衬板31内隔开形成选择金属氧化物半导体晶体管SG1的元件·漏极扩散层32A、32B、32C。在扩散层32B上，形成被埋入在绝缘膜33内的连接插头34，在连接插头34上形成副位线SBL1。
在上述副位线SBL1上，从下面开始按照引线层、绝缘膜、自由层的顺序，形成被叠层的MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。进而，在MTJ元件MTJ1～MTJ4上的各自上，分别形成配线L1～L4。
在上述扩散层32A和扩散层32B之间，以及扩散层32B和扩散层32C之间，形成选择金属氧化物半导体晶体管SG1的栅极(信号线SS1)。而后，构成包含这些扩散层32A、32B、32C，以及信号线SS1的选择金属氧化物半导体晶体管SG1。
在上述扩散层32A、32C上，形成连接插头35。在这些连接插头35上，形成主位线MBL1。进而，在主位线MBL1的上方，通过绝缘膜33形成写入用字线WWL1。
在图7所示的断面构造中，写入用字线WWL1是发生MTJ元件MTJ1～MTJ4内的自由层的困难轴方向的磁场的配线。另外，配线L1，是发生MTJ元件MTJ1～MTJ4内的自由层的容易轴方向的磁场的配线，具有作为读出用字线RWL1或者写入用位线WBL1的功能。即，配线L1，在读出时作为选择存储单元的字线工作，在写入时作为控制要写入的信息的位线工作。同样，配线L2～L4，分别作为读出用字线RWL2或者写入用位线WBL2、读出用字线RWL3或者写入用位线WBL3、读出用字线RWL4或者写入用位线WBL4的功能。
如上所述在实施方式1中，使夹着MTJ元件配置在和副位线(分割位线)相反一侧上的配线，在读出时具有字线功能，在写入时具有位线功能。由此，在以往的MRAM中不能实现的，为了确定MTJ元件自由层的方向而产生2个方向不同的磁场所需要的写入用位线WBL1，可以取和存储单元MC1内的MTJ元件MTJ1物理连接的构成。由此，可以避免施加在作为信息存储键的MTJ元件上的容易轴方向的写入磁场的下降。
在此，配线电流抽出电路(sinker)是指从配线中抽出电流的电路。具体地说，在磁随机存取器中的配线的一端连接着作为位线驱动器而发挥功能的电路，配线的另一端连接着作为位线的配线电流抽出电路而发挥功能的电路，此时，从位线驱动器流出到配线中的电流被位线的配线电流抽出电路抽出。
实施方式2
以下，说明本发明的实施方式2的MRAM。
图8是展示实施方式2的MRAM构成的电路图。图5所示的上述实施方式1和实施方式2的不同之处在于：相对于实施方式1在1个存储单元中存储1位信息的构成，实施方式2具有在2个存储单元中存储1位信息(所谓的2位/单元)的构成。在和上述实施方式1中的构成相同的部分上标注相同的符号并省略其说明，以下，只说明不同的构成部分。
如图8所示，在列栅极电路CG1、CG2的栅极上，共同连接信号线SC1。其它的电路构成，和上述实施方式1相同。
本实施方式2的MRAM的动作如下。
在读出时，以高电压电平驱动信号线SS1以及信号线SC1，使选择金属氧化物半导体晶体管SG1、SG2，以及列栅极电路CG1、CG2导通。进而，用行译码器11使字线选择晶体管WS1导通。而后，用读出用字线驱动电路14，驱动读出用字线RWL1(配线L1)至低电压电平。由此，通过副位线SBL1和副位线SBL2把被存储在写入有互补数据的2位的存储单元MC1、MC5中的数据读出到主位线对(MBL1/MBL2)。
被读出到主位线对上的数据，通过列栅极电路CG1、CG2如互补数据那样被转送到读出放大器(S/A)12。进而，被转送的互补数据，用读出放大器12检测以及放大，例如被读出到芯片外。
另一方面，在写入时，如图9A、图9B所示，需要2次的写入动作。这是因为需要向与一条写入用位线WBL1连接的要选择的2位的存储单元MC1、MC2写入互补数据，需要在写入用位线WBL1上流过方向不同的电流的缘故。
在图9A所示的第1写入循环中，在从位线驱动/sinker电路14向位线驱动/sinker电路13的方向上在写入用位线WBL1中流过电流，并且还在写入用字线WWL1中流过电流。由此，结束对存储单元MC1的写入(2轴写入)。
其后，在图9B所示的第2写入循环中，代替切换流过写入用位线WBL1的电流的方向，从位线驱动/sinker电路13向位线驱动/sinker电路14的方向流过电流，并且在写入用字线WWL1上流过电流，在写入用字线WWL2上流过电流。由此，结束对存储单元MC2的写入。这样，在两次写入循环中，对存储单元MC1、MC2进行互补数据的写入。
如上所述在实施方式2中，即使设置成用2个存储单元存储1位数据的2单元/位构成，也具有使夹着MTJ元件配置在和副位线(分割位线)相反一侧上的配线，在读出时作为字线功能，在写入时作为位线功能。由此，在以往的MRAM中不能实现的，为了确定MTJ元件的自由层方向而产生2个方向不同的磁场所需要的写入用位线WBL1，可以取和存储单元MC1内的MTJ元件MTJ1物理性连接的结构。由此，可以避免被施加在作为信息存储键的MTJ元件上的容易轴方向写入磁场的下降。
实施方式3
以下，说明本发明的实施方式3的MRAM。
图10是展示实施方式3的MRAM构成的电路图。在上述实施方式2中，在互补数据的写入中需要2次的写入循环，但在本实施方式3中可以用1次写入循环结束互补数据的写入。
在上述的实施方式2中，信号线SS1与选择金属氧化物半导体晶体管SG1、SG2的栅极连接，但在本实施方式3中把信号线SS1连接在选择金属氧化物半导体晶体管SG1以及SG3的栅极上。进而，在上述的实施方式2中，选择金属氧化物半导体晶体管SG3的电流通路的一端与主位线MBL1连接，选择金属氧化物半导体晶体管SG4的电流通路的一端与主位线MBL2连接，但在本实施方式3中选择金属氧化物半导体晶体管SG3的电流通路的一端与主位线MBL2连接，选择金属氧化物半导体晶体管SG4的电流通路的一端与主位线MBL1连接。在和上述实施方式2中的构成相同的部分上标注相同的符号并省略其说明，以下，只说明不同的构成部分。
用图10说明在实施方式3的MRAM中的读出时的动作。在此，假设读出被存储在存储单元MC1、MC9中的信息。
首先，为了把分别包含有要选择的存储单元MC1、MC9的副位线SBL1、SBL3有选择地与主位线MBL1、MBL2连接，把信号线SS1驱动为高电压电平，使选择金属氧化物半导体晶体管SG1、SG3导通。另外，把信号线SC1驱动为高电压电平，使列栅极电路CG1、CG2导通。进而，用行译码器11使字线选择晶体管WS1导通，另外用行译码器18使字线选择晶体管WS5导通。而后，把分别包含要访问的存储单元MC1、MC5的2条读出用字线RWL1(配线L1)、RWL5(配线L5)设定为低电压电平。
由此，被存储在配置于同一写入用字线WWL1上的2个存储单元MC1、MC5中的信息，分别通过副位线SBL1、SBL3，读出到主位线对MBL1、MBL2。这时，如上所述，通过把副位线SBL1连接到主位线MBL1，把副位线SBL3连接到主位线MBL2，可以避免在主位线对MBL1/MBL2中2位的存储单元数据冲突。
其后，和实施方式2一样，被读出到主位线对上的数据，如互补数据那样被转送到读出放大器(S/A)。进而，被转送的互补数据，由读出放大器12检测以及放大，例如被读出到芯片外。
以下，用图11说明在上述实施方式3的MRAM中的写入时的动作。图11是表示上述实施方式3的MRAM的写入时动作的电路图。
在此，叙述在对存储单元MC1、MC5进行互补数据的写入时的情况。如图11所示，需要选择的存储单元MC1、MC5的写入用位线WBL1、WBL5被独立地分割，写入用字线WWL1为共用的配线。
因而，例如从写入用字线驱动电路21向写入用字线sinker电路22，在写入用字线WWL1上流过电流。与此同时，在写入用位线WBL1上，从位线驱动/sinker电路14向位线驱动/sinker电路13流过电流，另外在写入用位线WBL5上，从位线驱动/sinker电路19向位线驱动/sinker电路20流过电流。由此，可以在1次的写入循环中结束对存储单元MC1、MC5的2位的互补数据的写入。
在本实施方式3中，通过这样把被配置在共用的写入用字线WWL，和独立的写入用位线WBL1、WBL5的交点上的2位的存储单元，作为存储互补数据的存储单元组分派地址，可以用1次写入动作对2个存储单元写入互补数据。
以下，图12、图13展示在上述的实施方式3的MRAM中的存储单元部分的布局。图12是以包含MTJ元件MTJ1～MTJ16的存储单元MC1～MC16为主展示的平面图，图13是以选择金属氧化物半导体晶体管SG1～SG4为主展示的平面图。
如图12所示，MTJ元件MTJ1～MTJ16被2维集成配置。进而，对于4位的MTJ元件MTJ1～MTJ4配置作为共用配线的副位线SBL1。同样，对于MTJ元件MTJ5～MTJ8配置作为共用配线的副位线SBL2，对于MTJ元件MTJ9～MTJ12配置作为共用配线的副位线SBL3，进而，对于MTJ元件MTJ13～MTJ16配置作为共用配线的副位线SBL4。
在MTJ元件MTJ1、MTJ5上，配置与它们连接的配线L1。同样，在MTJ元件MTJ2、MTJ6上配置配线L2，在MTJ元件MTJ3、MTJ7上配置配线L3，在MTJ元件MTJ4、MTJ8上配置配线L4。进而，在MTJ元件MTJ9、MTJ13上配置配线L5，在MTJ元件10、MTJ14上配置配线L6，在MTJ元件MTJ11、MTJ15上配置配线L7，在MTJ元件MTJ12、MTJ16上配置配线L8。这些配线L1～L8，在读出时具有作为读出用字线的功能，在写入时具有作为写入用位线的功能。
进而，在MTJ元件MTJ1～MTJ4、MTJ9～MTJ12的下方上，与副位线SBL1、SBL3并行配置写入用字线WWL1。在MTJ元件MTJ5～MTJ8、MTJ13～MTJ16的下方上，与副位线SBL2、SBL4并行配置写入用字线WWL2。
另外，副位线SBL1，通过被配置在配线L1和配线L2之间的连接插头CP1，与图13所示的选择金属氧化物半导体晶体管SG1的源漏扩散层32B连接。副位线SBL2，通过被配置在配线L3和配线L4之间的连接插头CP2，与选择金属氧化物半导体晶体管SG2的源漏扩散层32B连接。副位线SBL3，通过被配置在配线L5和配线L6之间的连接插头CP3，与选择金属氧化物半导体晶体管SG3的源漏扩散层32B连接。进而，副位线SBL4，通过被配置在配线L7和配线L8之间的连接插头CP4，与选择金属氧化物半导体晶体管SG4的源漏扩散层32B连接。
在选择金属氧化物半导体晶体管SG1～SG4的各个区域上，把扩散层32A、32C和扩散层32B隔开配置。在选择金属氧化物半导体晶体管SG1、SG3的扩散层32A和扩散层32B之间，以及扩散层32B和扩散层32C之间，配置作为栅极的信号线SS1。进而，在选择金属氧化物半导体晶体管SG2、SG4的扩散层32A和扩散层32B之间，以及扩散层32B和扩散层32C之间，配置作为栅极的信号线SS5。
主位线MBL1，通过连接插头CP5与选择金属氧化物半导体晶体管SG1、SG4的扩散层32A、32C连接。进而，主位线MBL2，通过连接插头CP5与选择金属氧化物半导体晶体管SG2以及SG3的扩散层32A、32C连接。
在此，通过使配置与同一副位线连接的4位的MTJ元件的区域，和配置选择金属氧化物半导体晶体管的区域，如图12、图13所示那样不相同，可以扩大选择金属氧化物半导体晶体管和主位线的连接的自由度。其结果，即使对于主位线对的任意配线，也可以连接选择金属氧化物半导体晶体管的扩散层的另一端，不导入新的配线层，就可以使从副位线到主位线的连线，如图12、图13所示那样交叉。
进而，通过交替分配作为选择金属氧化物半导体晶体管的栅极配线的2个信号线SS1、SS5，可以实现图12、图13所示的连接状态。
以下，在图14中展示在上述实施方式3的MRAM中的存储单元部分的断面构造。
如图14所示，在半导体衬板31内隔开形成选择金属氧化物半导体晶体管SG1、SG5的源漏扩散层32A、32B、32C。在扩散层32B上，形成被埋入绝缘膜33内的连接插头CP1、CP2。在连接插头CP1上，形成有副位线SBL1。
在上述副位线SBL1上，形成从下面开始按照引线层、绝缘层、自由层的顺序叠层的MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。进而，在MTJ元件MTJ1～MTJ4上的各自上，分别形成配线L1～L4。
在上述扩散层32A和扩散层32B之间，以及扩散层32B和扩散层32C之间的通道区域上，形成选择金属氧化物半导体晶体管SG1的栅极(信号线SS1)，或者选择金属氧化物半导体晶体管SG2的栅极(信号线SS5)。而后，构成包含这些扩散层32A、32B、32C、信号线SS1的选择金属氧化物半导体晶体管SG1，并构成包含扩散层32A、32B、32C、信号线SS5的选择金属氧化物半导体晶体管SG2。
在上述扩散层32A、32C上，形成连接插头CP5。在这些连接插头CP5上，形成主位线MBL1或者未图示的MBL5。进而，在主位线MBL1的上方，隔着绝缘膜33形成写入用字线WWL1。
如上所述在实施方式3中，与上述实施方式2一样，当设置成用2个存储单元存储1位数据的2单元/位构成的情况下，使夹着MTJ元件和副位线(分割位线)在相反一侧配置的配线，在读出时具有作为字线的功能，在写入时具有作为位线的功能。由此，在以往的MRAM中不能实现的，为了确定MTJ元件的自由层的方向而需要产生2个方向不同的磁场的写入用位线WBL1，可以取和存储单元MC1内的MTJ元件MTJ1物理上连接的构成。由此，可以避免施加在成为信息存储键的MTJ元件上的容易轴方向的写入磁场的下降。进而，由于使2单元/位构成时的互补数据的写入在1次写入循环中完成，因而可以使写入动作高速化。
如果采用本发明的实施方式，则使用交叉点型存储单元，另外在采用了副位线(分割位线)构造的磁随机存储存储器中，上述存储单元的一端与副位线连接，存储单元的另一端连接到多个分离独立的配线层。该配线层的构成是，在存储单元的读出时作为读出用字线工作，对另一存储单元在写入时作为写入用位线工作。由此，为了确定MTJ元件的自由层的方向而需要产生2个方向不同的磁场的写入用位线，可以取和MTJ元件物理上连接的结构。其结果，可以避免被施加在成为信息存储键的MTJ元件上的容易轴方向的写入磁场的下降，可以实现低消耗电力的MRAM。
进而，当设置成用2个存储单元存储1位数据的，2单元/位构成的情况下，其构成是与主位线对连接的至少2个以上的副位线单位，被配置在同一写入用字线上。由此，可以降低写入电流，可以实现同时对与1位信息对应的2个存储单元的写入。通过以上方法，可以实现低消耗电力并且高速写入动作的磁随机存取存储器。
如上所述如果采用本发明的实施方式，则通过连接写入用位线和MTJ元件，可以提供降低位线电流可以实现低消耗电力化的磁随机存取存储器。
另外，上述的各实施方式，不仅可以分别单独实施，而且可以适宜地组合实施。进而，在上述的各实施方式中包含各种阶段的发明，还可以通过在各实施方式中揭示的多种构成要件的适宜的组合，抽出各阶段的发明。
本发明并不局限于上述实施例，它可以有各种各样的变形，对所属领域的技术人员来说，通过对上述实施例进行各种各样的变形和修改而获得附加利益是很容易的，但只要这些变形和修改不脱离本发明的精神实质，就都应被认为属于本发明的保护范围。

Claims (18)

1.一种磁随机存取存储器，包括：
由电阻值由于磁力而变化的磁阻元件构成的存储单元；
与上述存储单元的一端连接的副位线；
通过第1选择电路与上述副位线连接的主位线；
通过第2选择电路与上述主位线连接的读出放大器；
与上述存储单元的另一端连接，并配置在第1方向上的配线；
通过第3选择电路与上述配线的一端连接的第1动作电路；
与上述配线的另一端连接的第2动作电路；和
通过连接着上述存储单元和上述配线的交点，被配置在与上述第1方向正交的第2方向上的字线；
其特征在于：
在进行从上述存储单元读出数据的读出动作时，上述第1动作电路作为字线驱动器而工作，上述配线成为读出用的字线；
在进行向上述存储单元写入数据的写入动作时，上述第1动作电路作为位线驱动器和位线的配线电流抽出电路中的任意一方而工作，上第2动作电路作为上述位线驱动器和位线的配线电流抽出电路中剩下的另一方而工作，上述配线成为写入用的位线。
2.根据权利要求1所述的磁随机存取存储器，其特征在于：在连接于上述存储单元的另一端上的上述配线上，在进行上述写入动作时，根据应写入的数据而流过不同的两个方向的电流。
3.根据权利要求1所述的磁随机存取存储器，其特征在于：在形成有上述磁随机存取存储器的半导体电路中，上述第1选择电路配置在上述存储单元的下方。
4.根据权利要求1所述的磁随机存取存储器，其特征在于：上述磁阻元件包含磁隧道接合元件。
5.一种磁随机存取存储器，其特征在于：包括：
由电阻值由于磁力而变化的磁阻元件构成的多个存储单元；
与上述多个存储单元中的第1存储单元的一端连接的第1副位线；
通过第1选择电路与上述第1副位线连接的第1主位线；
通过第2选择电路与上述第1主位线连接的读出放大器；
与上述多个存储单元中的第2存储单元的一端连接的第2副位线；
通过第3选择电路与上述第2副位线连接的第2主位线；
连接在上述第2主位线和上述读出放大器之间的第4选择电路；
连接在上述第1和第2存储单元的另一端上，并配置在第1方向上的配线；
通过第5选择电路与上述配线的一端连接的第1动作电路；
与上述配线的另一端连接的第2动作电路；
通过连接着上述第1存储单元和上述配线的交点，并配置在与上述第1方向正交的第2方向上的第1字线；和
通过连接着上述第2存储单元和上述配线的交点，并配置在与上述第1方向正交的上述第2方向上的第2字线；
其特征在于：
在从上述第1和第2存储单元进行读出数据的读出动作时，上述第1动作电路作为字线驱动器工作，上述配线成为读出用的字线；
在对上述第1和第2存储单元进行写入数据的写入动作时，上述第1动作电路作为位线驱动器和位线的配线电流抽出电路中的任意一方而工作，上述第2动作电路作为上述位线驱动器和位线的配线电流抽出电路中剩下的另一方而工作，上述配线成为写入用的位线。
6.根据权利要求5所述的磁随机存取存储器，其特征在于：在写入与上述第1和第2存储单元互补的数据时，用两次写入循环进行写入。
7.根据权利要求6所述的磁随机存取存储器，其特征在于：
在上述两次写入循环中，在第1次写入循环中，通过在上述第1字线上沿第3方向流过电流，并且在上述配线上沿第4方向流过电流，在上述第1存储单元上进行数据写入；
在第2次写入循环中，通过在上述第2字线上沿上述第3方向流过电流，并且在上述配线中流过与上述第4方向相反的电流，在上述第2存储单元上进行数据写入。
8.根据权利要求5所述的磁随机存取存储器，其特征在于：上述第1和第3选择电路由金属氧化物半导体晶体管构成，向上述金属氧化物半导体晶体管的栅极分别提供同一信号。
9.根据权利要求5所述的磁随机存取存储器，其特征在于：上述磁阻元件包含磁隧道接合元件。
10.一种磁随机存取存储器，包括：
由电阻值由于磁力而变化的磁阻元件构成的多个存储单元；
与上述多个存储单元中的第1存储单元的一端连接的第1副位线；
通过第1选择电路与上述第1副位线连接的第1主位线；
通过第2选择电路与上述第1主位线连接的读出放大器；
与上述多个存储单元中的第2存储单元的一端连接的第2副位线；
通过第3选择电路与上述第2副位线连接的第2主位线；
连接在上述第2主位线和上述读出放大器之间的第4选择电路；
连接在上述第1存储单元的另一端上，并配置在第1方向上的第1配线；
通过第5选择电路与上述第1配线的一端连接的第1动作电路；
与上述第1配线的另一端连接的第2动作电路；
与上述第2存储单元的另一端连接，并配设在上述第1方向上的第2配线；
通过第6选择电路与上述第2配线的一端连接的第3动作电路；
与上述第2配线的另一端连接的第4动作电路；和
通过连接着上述第1存储单元和上述第1配线的交点，以及连接着上述第2存储单元和上述第2配线的交点，配置在与上述第1方向正交的第2方向上的字线；
其特征在于：
在从上述第1和第2存储单元进行读出数据的读出动作时，上述第1和第3动作电路作为字线驱动器而工作，上述第1和第2配线成为读出用的字线，
在对上述第1存储单元进行写入数据的写入动作时，上述第1动作电路作为位线驱动器和位线的配线电流抽出电路中的任意一方而工作，上述第2动作电路作为上述位线驱动器和位线的配线电流抽出电路中剩下的另一方而工作，上述第1配线成为写入用位线，
在向上述第2存储单元进行写入数据的写入动作时，在上述第1动作电路作为位线驱动器而工作时，上述第3动作电路作为位线的配线电流抽出电路而工作，上述第4动作电路作为位线驱动器而工作，在上述第1动作电路作为位线的配线电流抽出电路而工作时，上述第3动作电路作为位线驱动器而工作，上述第4动作电路作为位线的配线电流抽出电路而工作，上述第2配线成为写入用的位线。
11.根据权利要求10所述的磁随机存取存储器，其特征在于：在上述第2配线中流过与在上述第1配线中流过的电流反方向的电流。
12.根据权利要求10所述的磁随机存取存储器，其特征在于：共用上述字线，并且同时选择分别连接在上述第1和第2副位线上的上述第1和第2存储单元，进行上述读出动作或写入动作。
13.根据权利要求10所述的磁随机存取存储器，其特征在于：上述第1和第3选择电路由金属氧化物半导体晶体管构成，向上述金属氧化物半导体晶体管的栅极分别提供同一信号。
14.根据权利要求10所述的磁随机存取存储器，其特征在于：在向上述第1和第2存储单元写入互补的数据时，用1次写入循环进行写入。
15.根据权利要求14所述的磁随机存取存储器，其特征在于：在上述1次写入循环中，通过在上述第1配线中沿第3方向流过电流，在上述第2配线中流过与上述第3方向相反的电流，并且在上述字线中流过电流，对上述第1和第2存储单元进行数据写入。
16.根据权利要求10所述的磁随机存取存储器，其特征在于：在形成有上述磁随机存取存储器的半导体电路中，在上述副位线上连接着多个上述存储单元，配置有该多个存储单元的区域，与配置有连接在上述副位线和上述主位线之间的上述选择电路的区域不同。
17.权利要求16所述的磁随机存取存储器，其特征在于：在形成有上述磁随机存取存储器的半导体电路中，相对于配置上述主位线的间距，配置连接在上述副位线上的多个存储单元的间距相同，配置设置在上述副位线与上述主位线之间的上述选择电路的间距为2倍。
18.根据权利要求10所述的磁随机存取存储器，其特征在于：上述磁阻元件包含磁隧道接合元件。
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