CN1482616A - 抑制了电流路径上的晶体管组的电阻的薄膜磁性体存储器 - Google Patents

Abstract

作为连接到读出电流路径上的晶体管组的1个的MTJ存储单元中的存取晶体管(ATR)用表面沟道型场效应晶体管来构成。表面沟道型场效应晶体管与埋入沟道型场效应晶体管相比，其沟道电阻低，可减轻读出电流路径的RC负载。伴随于此，可进行高速的数据读出。

Description

抑制了电流路径上的晶体管组的 电阻的薄膜磁性体存储器

技术领域

本发明涉及薄膜磁性体存储器，更特定地说，涉及具备具有磁隧道结(MTJ)的磁性体存储单元的薄膜磁性体存储器。

背景技术

作为新一代的非易失性存储器，MRAM(磁随机存取存储器)器件正越来越引人注目。MRAM器件是使用在半导体集成电路上形成的多个薄膜磁性体进行非易失性的数据存储、能对于薄膜磁性体分别进行随机存取的存储器。

特别是，已发表了近年来通过将利用了磁隧道结的薄膜磁性体用作存储单元、MRAM器件的性能得到了飞跃的进步的情况。

图8是示出具有磁隧道结部的存储单元(以下，也单单称为MTJ存储单元)的结构的概略图。

参照图8，MTJ存储单元具备其电阻值根据以磁的方式写入的存储数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR在位线BL与源电压线SL之间与隧道磁阻元件TMR串联地连接。作为存取晶体管ATR，代表性地应用在半导体衬底上形成的场效应晶体管。

对于MTJ存储单元来说，设置在数据写入时分别流过不同的方向的数据写入电流用的位线BL和数字线DL、指示数据读出用的读字线RWL以及在数据读出时将隧道磁阻元件TMR的电压下拉到接地电压GND用的源电压线SL。在数据读出时，响应于存取晶体管ATR的接通，隧道磁阻元件TMR导电性地结合在源电压线SL与位线BL之间。

图9是说明对于MTJ存储单元的数据写入工作的概念图。

参照图9，隧道磁阻元件TMR具有有被固定的恒定磁化方向的强磁性体层(以下，也单单称为固定磁化层」)FL和在与来自外部的施加磁场对应的方向上被磁化的强磁性体层(以下，也单单称为自由磁化层)VL。在固定磁化层FL与自由磁化层VL之间配置用绝缘体膜形成的隧道势垒(隧道膜)TB。根据被写入的存储数据的电平，自由磁化层VL在与固定磁化层FL为同一的方向或与固定磁化层FL相反的方向上被磁化。利用该固定磁化层FL、隧道势垒TB和自由磁化层VL形成磁隧道结。

隧道磁阻元件TMR的电阻根据固定磁化层FL与自由磁化层VL的各自的磁化方向的相对关系而变化。具体地说，在固定磁化层FL的磁化方向与自由磁化层VL中的磁化方向相同(平行)的情况下，隧道磁阻元件TMR的电阻值为最小值Rmin，在两者的磁化方向相反(反平行)的情况下，隧道磁阻元件TMR的电阻值为最大值Rmax。

在数据写入时，读字线RWL被非激活，存取晶体管ATR被关断。在该状态下，在与写入数据的电平对应的方向上使自由磁化层VL磁化用的数据写入电流分别流过位线BL和数字线DL。

图10是示出数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关联的概念图。

参照图10，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中在磁化容易轴(EA)方向上施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中在磁化困难轴(HA)方向上作用的磁场。磁场H(EA)和磁场H(HA)分别与由分别流过位线BL和数字线DL的电流产生的2个磁场的各一方相对应。

在MTJ存储单元中，固定磁化层FL的被固定的磁化方向沿自由磁化层VL的磁化容易轴，自由磁化层VL根据存储数据的电平(“1”和“0”)，沿磁化容易轴方向在与固定磁化层FL平行或反平行(相反)的方向上被磁化。MTJ存储单元与这样的自由磁化层VL的2种磁化方向相对应，可存储1位的数据(“1”和“0”)。

只在所施加的磁场H(EA)和H(HA)的和到达图中示出的星形特性线的外侧的情况下，才能新改写自由磁化层VL的磁化方向。即，在所施加的数据写入磁场为与星形特性线的内侧的区域相当的强度的情况下，自由磁化层VL的磁化方向不变化。

如星形特性线中所示，通过对自由磁化层VL施加磁化困难轴方向的磁场，可降低在使沿磁化容易轴的磁化方向变化方面所必要的磁化阈值。在如图13示出的例子那样设计了数据写入时的工作点的情况下，在作为数据写入对象的MTJ存储单元中，将磁化容易轴方向的数据写入磁场设计成其强度为H_WR。即，将流过位线BL或数字线DL的数据写入电流的值设计成能得到该数据写入磁场H_WR。一般来说，数据写入磁场H_WR用在磁化方向的转换方面所必要的开关磁场H_SR和裕量部分ΔH的和来表示。即，用H_WR＝H_SR+ΔH来表示。

为了改写MTJ存储单元的存储数据、即隧道磁阻元件TMR的磁化方向，必须在数字线DL和位线BL这两者中流过规定电平以上的数据写入电流。由此，隧道磁阻元件TMR中的自由磁化层VL根据沿磁化容易轴(EA)的数据写入磁场的方向，在与固定磁化层FL平行或相反(反平行)的方向上被磁化。即，在隧道磁阻元件TMR中一度存储的磁场方向、即MTJ存储单元的存储数据，在进行新的数据写入之前的期间内，以非易失性的方式被保持。

图11是说明来自MTJ存储单元的数据读出工作的概念图。

参照图11，在数据读出工作时，存取晶体管ATR响应于读字线RWL的激活而被接通。由此，隧道磁阻元件TMR的电压在被下拉到接地电压GND的状态下与位线BL导电性地结合。

在该状态下，如果将位线BL的电压上拉到规定电压，则与隧道磁阻元件TMR的电阻对应的、即与MTJ存储单元的存储数据的电平对应的存储单元电流Icell通过包含位线BL和隧道磁阻元件TMR的电流路径。例如，通过将该存储单元电流Icell与规定的基准电流比较，可从MTJ存储单元读出存储数据。

再有，一般来说，将存储单元电流Icell设计成与上述的数据写入电流相比小约1～2个数量级。因而，因存储单元电流Icell的影响而错误地改写MTJ存储单元的存储数据的可能性很小。即，可进行非破坏性的数据读出。

图12是示出在半导体衬底上连接的MTJ存储单元的第1结构例的图。

参照图12，在半导体衬底SUB上形成的存取晶体管ATR具有作为n型区的杂质区110和120以及栅区130。杂质区110经在接触孔135中形成的金属膜与源电压线SL导电性地结合。

在源电压线SL的上层设置的金属布线层中形成数字线DL。在数字线DL的上层一侧配置隧道磁阻元件TMR。隧道磁阻元件TMR经带150和在接触孔140中形成的金属膜与存取晶体管ATR的杂质区120导电性地结合。带150是为了将隧道磁阻元件TMR与存取晶体管ATR导电性地结合而设置的，用导电性的物质来形成。位线BL与隧道磁阻元件TMR导电性地结合，被设置在隧道磁阻元件TMR的上层一侧。

使用金属布线层来形成流过数据写入电流和读出电流的位线BL和流过数据写入电流的数字线DL。另一方面，由于读字线RWL是为了控制存取晶体管ATR的栅电压而设置的，故没有必要以积极的方式流过电流。因而，从提高集成度的观点来看，一般使用多晶硅层或多晶硅硅化物层等在与栅区130为同一的布线层中形成读字线RWL，而不新设置独立的金属布线层。

图13是示出在半导体衬底上连接的MTJ存储单元的第2结构例的图。

参照图13，在第2结构例中，在为了削减MTJ存储单元的结构中所必要的金属布线层、不使用金属布线层来形成源电压线SL这一点上不同。与源一侧对应的杂质区110在行方向或列方向上邻接的存取晶体管ATR间彼此导电性地结合，而且与接地电压GND结合，起到源电压线的作用。

伴随于此，在金属布线层M1和M2中分别形成在图12中示出的第1结构例中分别在金属布线层M2和M3中形成的数字线DL和位线BL。由此，在第2结构例中，与第1结构例相比，削减了1个在形成这些信号线方面所必要的金属布线层的数目。由此，可提高MTJ存储单元的集成度。

图14是示出在半导体衬底上连接的MTJ存储单元的第3结构例的图。

参照图14，在第3结构例中，在位线BL的金属布线层的上层配置数字线DL这一点上不同。

伴随于此，在金属布线层M2和M1中分别形成在图13中示出的第2结构例中分别在金属布线层M1和M2中形成的数字线DL和位线BL。即，在构成位线BL的金属布线层的上层的金属布线层中形成数字线DL。由此，不是如图14中所示那样在栅130的上层一侧形成数字线DL，而是可在杂质区120的上层部形成数字线DL。据此，可缩小带150的区域，进而可缩小晶体管尺寸。伴随于此，可进一步提高MTJ存储单元的集成度。

这样，MRAM器件利用在半导体衬底上以集成的方式配置的MTJ存储单元可进行非易失性的数据存储。即，在各MTJ存储单元中，隧道磁阻元件TMR的电阻随根据被施加的数据写入磁场而可改写的磁化方向而变化，故通过分别使隧道磁阻元件TMR的电阻Rmax和Rmin与存储数据的电平(“1”和“0”)相对应，可进行非易失性的数据存储。

如在图11中已说明的那样，MRAM器件中的数据读出是通过用读出放大器等检测反映了选择存储单元的电阻的存储单元电流Icell或与存储单元电流Icell对应的另外的电流作为读出电流来进行的。

但是，在这样的读出电流的路径(以下，也称为「读出电流路径」)上连接了在数据读出时被关断的多个晶体管组。例如，在与存储单元行对应地配置字线、与存储单元列对应地配置位线BL的结构中，在读出电流路径上包含的选择位线上连接了选择存储单元中的存取晶体管ATR。此外，与各位线对应地设置的选择对应的位线用的列选择门也接通，导电性地连接了选择位线与读出放大器等。

在读出放大器中，由于读出电流通过已接通的晶体管组，故检测与该晶体管组的电阻和选择存储单元的电阻的和对应的读出电流。因而，如果晶体管组的电阻变大，则读出电流不一定反映选择存储单元的电阻，存在引起错误读出的危险性。此外，由于晶体管组的电阻的影响的缘故，在读出工作中很费时间，存在在数据读出的高速化方面导致障碍的危险性。

特别是，在一般的MTJ存储单元中，电阻值为几十KΩ数量级，考虑到隧道膜(绝缘膜)的可靠性等，将数据读出时的对MTJ存储单元的施加电压抑制为约0.5V。因而，上述读出电流为微安(μA：10^-6A)数量级。因而，为了进行高速的数据读出，必须将该晶体管组的电阻的影响抑制得较低，以便充分地确保读出电流。

发明内容

本发明是为了解决这样的问题而进行的，其目的在于通过抑制在读出电流路径上介入的晶体管组的电阻来提供能进行高速且没有错误读出的数据读出的薄膜磁性体存储器。

按照本发明的某个方面的薄膜磁性体存储器包含多个磁性体存储单元、数据线和外围电路。多个磁性体存储单元被配置成行列状，具有其电阻分别随以磁的方式写入的存储数据变化的磁阻元件。数据线在数据读出时流过选择存储单元的存储数据对应的读出电流，其中上述选择存储单元与多个磁性体存储单元中的地址信号相对应。外围电路用来对选择存储单元进行数据读出和数据写入。此外，外围电路包含根据读出电流来读出选择存储单元的存储数据的读出放大器电路。此外，使读出电流通过的晶体管中的至少一部分的每单位尺寸的沟道电阻被设计成比外围电路中的其它的晶体管中的每单位尺寸的沟道电阻为最大的至少一部分的沟道电阻小。

本发明的薄膜磁性体存储器可抑制连接到读出电流的路径上的晶体管组中的接通时的沟道电阻。因而，本发明的主要的优点是，利用晶体管组的沟道电阻的抑制，可减轻读出电流的路径的RC负载，可进行高速的数据读出。

按照本发明的另一方面的薄膜磁性体存储器包含多个磁性体存储单元、多条写入电流线和外围电路。多个磁性体存储单元被配置成行列状，具有其电阻分别随以磁的方式写入的存储数据变化的磁阻元件。多条写入电流线有选择地发生对多个磁性体存储单元中的与地址信号对应的选择存储单元施加的数据写入磁场。外围电路用来对选择存储单元进行数据读出和数据写入。此外，外围电路包含分别与多条写入电流线对应地设置的、将数据写入电流供给对应地电流线电容线多个写入驱动晶体管。将各写入驱动晶体管的每单位尺寸的沟道电阻被设计成比外围电路中的其它的晶体管中的每单位尺寸的沟道电阻为最大的至少一部分的沟道电阻小。

本发明的薄膜磁性体存储器可抑制供给数据写入电流的写入驱动晶体管的沟道电阻。因而，可在数据写入时确保充分的数据写入电流，可进行精度高的数据写入。

按照本发明的又一方面的薄膜磁性体存储器包含多个磁性体存储单元、数据线和外围电路。多个磁性体存储单元被配置成行列状，具有其电阻分别随以磁的方式写入的存储数据变化的磁阻元件。数据线在数据读出时流过选择存储单元的存储数据对应的读出电流，其中上述选择存储单元与多个磁性体存储单元中的地址信号相对应。外围电路用来对选择存储单元进行数据读出和数据写入。此外，外围电路包含在数据线与规定电压之间设置的、将数据线预充电到规定电压用的预充电晶体管。预充电晶体管的每单位尺寸的沟道电阻被设计成比外围电路中的其它的晶体管中的每单位尺寸的沟道电阻为最大的至少一部分的沟道电阻小。

本发明的薄膜磁性体存储器可抑制将数据线预充电到规定电压用的预充电晶体管的沟道电阻，伴随于此，可减轻预充电的数据线的RC负载，可进行高速的预充电工作。

附图说明

图1是示出按照本发明的实施例1的MRAM器件的阵列结构的电路图。

图2是示出读出放大器电路的结构的电路图。

图3是说明MRAM器件中的数据写入和数据读出工作的第1波形图。

图4是说明MRAM器件中的数据写入和数据读出工作的第1波形图。

图5是示出在读出电流路径上介入的晶体管组的按照实施例1的结构例的剖面图。

图6是示出连接到读出电流路径上的晶体管组中的按照实施例1的设计参数的设定的图。

图7是示出实施例2的MRAM器件的阵列结构的电路图。

图8是示出具有磁隧道结的存储单元的结构的概略图。

图9是说明对MTJ存储单元的数据写入工作的概念图。

图10是示出数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关联的概念图。

图11是说明来自MTJ存储单元的数据读出工作的概念图。

图12是示出在半导体衬底上连接的MTJ存储单元的第1结构例的图。

图13是示出在半导体衬底上连接的MTJ存储单元的第2结构例的图。

图14是示出在半导体衬底上连接的MTJ存储单元的第3结构例的图。

发明的具体实施方式

以下，参照附图，详细地说明本发明的实施例。再有，假定图中的同一符号表示同一或相当的部分。

实施例1

参照图1，实施例1的MRAM器件1具备：存储单元阵列10，由排列成n行×m列(n、m：自然数)的多个MTJ存储单元MC形成；行译码器20，根据行地址RA进行存储单元阵列10中的行选择；以及列译码器25，根据列地址CA进行存储单元阵列10中的列选择。

在存储单元阵列10中，分别与存储单元行对应地配置读字线RWL1～RWLn、数字线DL1～DLn和源电压线SL1～SLn，分别与存储单元列对应地设置位线BL1～BLm。再有，以下，也对读字线RWL1～RWLn、数字线DL1～DLn、位线BL1～BLm和源电压线SL1～SLn进行总称，分别记为读字线RWL、数字线DL、位线BL和源电压线SL。此外，也将信号、信号线和数据的2值的高电压状态(例如，电源电压Vcc)和低电压状态(例如，接地电压GND)分别称为「高电平」和「低电平」。

各MTJ存储单元MC与图8中示出的结构同样地被构成，具有在对应的位线BL与源电压线SL之间串联地连接的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR的栅与对应的读字线RWL连接。利用对应的源电压线SL对存取晶体管ATR的源供给接地电压GND。隧道磁阻元件TMR在与存储数据对应的方向上被磁化，具有电阻Rmax和Rmin的某一个。

各MTJ存储单元的电阻，严格地说，是隧道磁阻元件TMR、存取晶体管ATR的导通电阻和其它的寄生电阻的和，但由于隧道磁阻元件TMR以外的电阻部分与存储数据无关，是恒定的，故以下假定对于与存储数据对应的MTJ存储单元的2种电阻来说，用Rmax和Rmin来表示，将两者的差表示为ΔR(即，ΔR＝Rmax-Rmin)。

其次，说明存储单元阵列10外围的结构。

MRAM器件1还具备与各存储单元行对应地在电源电压Vcc与数字线DL的一端之间设置的数字线驱动晶体管41。数字线驱动晶体管41例如用N沟道MOS晶体管来构成。从行译码器20对数字线驱动晶体管41的栅供给在数据写入时在对应的存储单元行被选择为数据写入对象时被激活为高电平的译码信号。

因而，选择行的数字线DL响应于数字线驱动晶体管41的导通，分别将其一端和另一端与电源电压Vcc和接地电压GND连接。其结果，可在选择行的数字线中从电源电压Vcc朝向接地电压GND流过规定的方向的数据写入电流。另一方面，在数据读出时，在各存储单元行中数字线驱动晶体管41被关断，在各数字线DL中不流过电流。

行译码器20在数据读出时根据行地址RA将选择行的读字线RWL激活为高电平，将非选择行的读字线RWL激活为低电平。假定行译码器20包含了未图示的RWL驱动器。另一方面，在数据写入时，将各读字线RWL非激活为低电平。

MRAM器件1还具备在与存储单元阵列10邻接的区域中设置的多条数据总线DB1和DB2以及数据总线DB1’和DB2’。在夹住存储单元阵列10的彼此相反一侧的区域中配置数据总线DB1和DB2以及数据总线DB1’和DB2’。

MRAM器件1还具备分别与存储单元列(例如，位线BL1～BLm)对应地设置的列选择门晶体管CSG1～CSGm、位线驱动器BDVa1～BDVam和BDVb1～BDVbm。以下，分别对列选择门晶体管CSG1～CSGm、位线驱动器BDVa1～BDVam和BDVb1～BDVbm进行总称，也称为列选择门晶体管CSG和位线驱动器BDVa、BDVb。

位线BL经对应的列选择门晶体管CSG与数据总线DB1和DB2的规定的一方连接。在图1中，示出奇数行的位线与数据总线DB1相对应、偶数行的位线与数据总线DB2相对应的结构。例如位线BL1经列选择门晶体管CSG1与数据总线DB1连接，位线BL2经列选择门晶体管CSG2与数据总线DB2连接。

MRAM器件1还具备根据数据总线的条数而被确定的k条(k：自然数)的列选择线CSL1～CSLk。在图1中示出的结构中，由于成为使用2条数据总线DB1和DB2进行数据读出的结构，故用k＝m/2来示出。

列译码器25根据列地址CA的译码结果、即列选择结果，将列选择线CSL1～CSLk中的与列选择结果对应的1条激活为选择状态(高电平)。以下，对列选择线CSL1～CSLk进行总称，也称为列选择线CSL。

此外，MRAM器件1具备与各列选择线CSL对应地设置的与电路AD。与电路AD对列选择门晶体管CSG输出在数据写入时被设定为高电平的控制信号WE的倒相电平与对应的列选择线CSL的信号的与逻辑运算结果。

在各列选择门晶体管CSG的栅上与接受对应的列选择线CSL的输入的与电路的输出节点导电性地结合。1条列选择线CSL控制分别与不同的数据总线连接的多个列选择门晶体管的栅。例如，在分别与数据总线DB1和DB2连接的列选择门晶体管CSG1和CSG2中，在各自的栅上接受与共同的列选择线CSL1对应的与电路AD的输入。

分别与线BL1～BLm的两端对应地设置位线驱动器BDVa1～BDVam和BDVb1～BDVbm。由于与位线BL1～BLm对应地设置的位线驱动器BDVa1～BDVam的各自的结构是同样的，位线驱动器BDVb1～BDVbm的结构是同样的，故这里代表性地说明位线驱动器BDVa1、BDVb1的结构。

位线驱动器BDVal具有：在电源电压Vcc与位线BL1的一端(列译码器25一侧)之间连接的位线驱动晶体管51；在位线BL1的一端与接地电压GND之间连接的位线驱动晶体管52；以及分别控制位线驱动晶体管51和52的栅电压用的逻辑门53和55。

逻辑门53将数据总线DB1、在数据写入时被设定为高电平的控制信号WE和列选择线CSL1这3个电压电平间的与逻辑运算结果输出给位线驱动晶体管51的栅。逻辑门55将数据总线DB1的倒相电平、控制信号WE和列选择线CSL1这3个电压电平间的与逻辑运算结果输出给位线驱动晶体管52的栅。

与此不同，位线驱动器BDVb1具有：在电源电压Vcc与位线BL1的另一端(列译码器25的相反一侧)之间连接的位线驱动晶体管61；在位线BL1的另一端与接地电压GND之间连接的位线驱动晶体管62；以及分别控制位线驱动晶体管61和62的栅电压用的逻辑门63和65。

逻辑门63将数据总线DB1’的倒相电平、控制信号WE和列选择线CSL1这3个电压电平间的与逻辑运算结果输出给位线驱动晶体管61的栅。逻辑门65将数据总线DB1’、控制信号WE和列选择线CSL1这3个电压电平间的与逻辑运算结果输出给位线驱动晶体管62的栅。

MRAM器件1还具备数据输入电路80。数据输入电路80包含输入缓冲功能，根据从外部输入的输入数据DIN来驱动数据总线DB1、DB2以及数据总线DB1’、DB2’的电压。该数据输入电路80对与1条列选择线CSL对应的2条位线进行2位的并列的数据写入。具体地说，在进行与列选择线CSL对应的位线中的奇数列的位线的数据写入时，驱动数据总线DB1和DB1’的电压。另一方面，在进行与列选择线CSL对应的位线中的偶数列的位线的数据写入时，驱动数据总线DB2和DB2’的电压。

例如，对于与列选择线CSL1对应的已选择的位线BL1，在进行写入数据为高电平(“1”)的数据写入时，将数据总线DB1和DB1’驱动为高电平(电源电压Vcc)。此外，对于选择位线BL2来说，也同样地在进行写入数据为高电平(“1”)的数据写入时，将数据总线DB2和DB2’驱动为高电平。

与此不同，对于与列选择线CSL1对应的已选择的位线BL1，在进行写入数据为低电平(“0”)的数据写入时，将数据总线DB1和DB1’驱动为低电平(接地电压GND)。此外，对于选择位线BL2来说，也同样地在进行写入数据为低电平(“0”)的数据写入时，将数据总线DB2和DB2’驱动为低电平。

由此，在高电平数据的写入时(DIN＝“1”)，在选择列的位线BL中，在从位线驱动器BDVa朝向BDVb的方向上流过数据写入电流+Iw。在低电平数据的写入时(DIN＝“0”)，在选择列的位线BL中，在与高电平数据写入时相反的方向、即从位线驱动器BDVb朝向BDVa的方向上流过数据写入电流-Iw。

流过数字线DL的数据写入电流在MTJ存储单元MC中发生沿磁化困难轴方向的磁场。另一方面，流过位线的、与写入数据对应的方向的数据写入电流在MTJ存储单元MC中发生沿磁化容易轴方向的磁场。在对应的数字线DL和位线BL这两者中流过数据写入电流的存储单元MC中，以磁的方式写入与流过位线BL的数据写入电流的方向对应的写入数据。

MRAM器件1还具备：与各位线BL对应地设置的预充电晶体管67；读出放大器电路70；读出选择门晶体管91、92；以及数据输出电路75。

预充电晶体管67导电性地结合在预充电电压Vpc与各位线BL之间。预充电晶体管67响应于预充电信号φPR而导通。例如，可将接地电压GND作为预充电电压Vpc来使用。

在MRAM器件1的备用期间、MRAM器件1的激活期间内的数据写入工作和数据读出工作的前后，为了对各位线BL进行预充电而激活预充电信号φPR。另一方面，在MRAM器件的激活期间内的数据写入和数据读出工作时，将预充电信号φPR非激活为低电平。响应于此，将各位线BL与预充电电压Vpc(接地电压GND)隔开。

读出选择门晶体管91和92分别连接在数据总线DB1和DB2与读出放大器电路70之间。分别对读出选择门晶体管91和92的栅输入在数据读出时有选择地被设定为高电平的读出选择信号SA1和SA2。例如用N沟道MOS晶体管构成读出选择门晶体管91和92。因而，在数据读出时，读出选择门晶体管91和92的一方导通，数据总线DB1和DB2的一方与读出放大器电路70连接。

参照图2，读出放大器电路70具有：N沟道MOS晶体管71，连接在节点No与数据总线DB1(DB2)之间；N沟道MOS晶体管71r，连接在节点/No与参照数据总线DBr之间；P沟道MOS晶体管72，连接在节点Nsp与节点No之间；P沟道MOS晶体管72r，连接在节点Nsp与节点/No之间；也可P沟道MOS晶体管73，连接在电源电压Vcc与节点Nsp之间。此外，参照数据总线DBr与恒定电流源77连接，通过基准电流Iref。再有，也可将读出放大器电路70的电源电压定为与电源电压Vcc独立的电压。再有，将「/」的记号定为表示倒相、否定、互补等。在以下所述中也是同样的。

晶体管72和72r的各栅与节点No连接。晶体管72和72r构成电流镜电路，分别对节点No和/No供给同一基准电流Iref。

此外，读出放大器电路70具有生成恒定的基准电压Vref的基准电压发生电路76。

对晶体管71和71r的各栅输入规定的基准电压Vref。考虑隧道磁阻元件中的隧道膜(绝缘膜)的可靠性等，例如将基准电压Vref设定为约400mV。由此，可避免因施加过大电压引起的存储单元破坏，可提高工作可靠性。

晶体管71和71r将数据总线DB1(DB2)和参照数据总线DBr维持为与基准电压Vref的电平的程度，同时放大数据总线DB1(DB2)和参照数据总线DBr的通过电流差，变换为节点No与/No间的电压差。其结果，节点No与/No间的电压差ΔV具有与选择存储单元的存储数据对应的极性。因而，根据节点No的电压可生成读出数据RDT。

对晶体管73的栅输入与数据读出时相一致地被激活为低电平的读出启动信号/SE。晶体管73响应于读出启动信号/SE的记号(低电平)而供给工作电流，使读出放大器电路70工作。

如果详细地说明数据读出时的工作，则激活选择行的读字线RWL和与选择列对应的列选择线CSL。伴随于此，接受对应的列选择线CSL的激活信号(高电平)和控制信号WE的倒相信号(在数据读出时为高电平)的输入的与电路AD输出高电平。伴随于此，对应的列选择门晶体管接通。其结果，形成了读出放大器电路70-读出选择门晶体管(91或92)-选择数据总线(DB1或DB2)-列选择门晶体管CSG-选择位线-隧道磁阻元件TMR-存取晶体管ATR-源电压线SL-接地电压GND的读出电流路径，流过与选择存储单元的电阻(即存储数据)对应的读出电流Is。

在该结构中，读出电流Is与通过选择存储单元的存储单元电流Icell相当，在选择存储单元的电阻是Rmax和Rmin时，分别被设计为Is(Rmax)和Is(Rmin)。上述的基准电流Iref被设计在上述Is(Rmax)和Is(Rmin)的中间值。

数据输出电路75包含输出缓冲功能，将由读出放大器电路70生成的读出数据作为输出数据DOUT输出给外部。

使用图3和图4说明以上已说明的MRAM器件中的数据写入和数据读出工作。

参照图3，在数据写入时，各读字线RWL被非激活为低电平(接地电压GND)，选择行的数字线DL被激活。再者，虽然未图示，但选择列的列选择线CSL被激活。

由此，分别对选择行的数字线DL和选择列的位线BL供给恒定方向的数据写入电流Ip和与写入数据对应的方向的数据写入电流±Iw。在此，数据写入电流±Iw是对不同的方向的数据写入电流+Iw和-Iw的总称。其结果，对位于选择行的数字线和选择列的位线的交点的选择存储单元进行数据写入。

在数据读出时，将与选择行对应的读字线RWL激活为高电平，另一方面，各数字线DL被非激活而不流过电流。虽然未图示，但选择列的列选择线CSL被激活。

选择列的位线BL经选择存储单元被下拉到接地电压GND。读出放大器电路70响应于读出启动信号/SE的激活，如上所述，将数据总线DB1(DB2)和参照数据总线DBr上拉到基准电流Iref的电压电平并维持该电压电平。

此时，在包含选择列的位的读出电流路径上流过与选择存储单元的存储数据对应的读出电流Is。通过检测该读出电流Is与上述的基准电流Iref的电流差，可读出选择存储单元的存储数据。

在图4中示出其它的数据读出工作的变型。

此外，在此假定使用与图2不同的读出放大器电路。

在数据读出工作中，读出放大器电路70经数据总线DB1或DB2对选择列的位线BL供给恒定的读出电流Is。据此，在选择列的位线BL上根据读出电流Is发生与选择存储单元的2种电阻(Rmax、Rmin)对应的电压V1或V0。

因而，通过检测与上述的电压V1和V0的中间电平对应地被设计的规定电压Vr与连接到选择位线上的数据总线DB1或DB2的电压的电压差，可读出选择存储单元的存储数据。

再有，由于可应用放大、检测电压差用的一般的结构作为读出放大器电路，故省略关于其详细的电路结构的说明。此外，关于在图4中生成的数据写入工作，由于与图3是同样的，故不重复进行其说明。

由于图3和图4的任一种数据读出工作都根据流过读出电流路径的读出电流Is来进行，故如果在读出电流路径上介入的晶体管组的电阻变大，则在读出工作中很费时间，且在高速的数据读出中导致障碍。

例如，选择位线上的选择单元中的存取晶体管ATR的沟道电阻成为原因。此外，对于已接通的列选择门晶体管CSG或读出选择门晶体管91和92来说，也可以说成为同样的原因。

其次，说明抑制读出电流路径上的晶体管组的电阻用的结构。

参照图5，用表面沟道型场效应晶体管设置在连接的读出电流路径上的晶体管组中包含的存取晶体管ATR和外围电路中包含的晶体管PTR的至少一部分。表面沟道型场效应晶体管是在半导体衬底的表面上设置了作为载流子的移动的区域的沟道的晶体管，与在半导体衬底内设置了沟道的埋入沟道型场效应晶体管相比，其沟道电阻(晶体管具有的电阻)小。

外围电路中包含的晶体管PTR例如与图2中的列选择门晶体管CSG、读出选择门晶体管91和92相当。

在半导体衬底SUB中设置存取晶体管ATR和外围电路晶体管PTR。

存取晶体管ATR具有与在半导体衬底SUB中设置的源和漏相当的杂质区110、120(n型区域)和沟道区210(p型)。在这样的沟道区210的上表面上经栅绝缘膜形成与读字线RWL相当的栅区130。该栅区130用N型扩散多晶硅材料来形成。由于存取晶体管ATR的上部区域中的信号线组和与隧道磁阻元件TMR的连接关系与图12中示出的情况相同，故不重复进行详细的说明。再有，在此说明了N沟道MOS晶体管的结构，但对于P沟道MOS晶体管来说，也可同样地设计。对于沟道区210来说，使用n型的沟道来代替p型的沟道，对于栅区130来说，使用P型扩散多晶硅材料来代替N型扩散多晶硅材料。

同样，外围电路晶体管PTR具有与在半导体衬底SUB中设置的源和漏相当的杂质区110#、120#(n型区域)、沟道区210#(p型)和在沟道区210的上表面上经栅绝缘膜形成的栅区130#。为了实现图1中示出的规定的连接关系，将杂质区110#和120#和分别连接的金属布线261和262以及在栅区130#中形成的栅布线与所希望的节点导电性地结合。再有，对于P沟道MOS晶体管来说，也可同样地设计。

这样，通过用表面沟道型场效应晶体管来设计连接到读出电流路径上的晶体管组的至少一部分，可抑制连接到读出电流路径上的晶体管组中的接通时的电阻。其结果，由于减轻了读出电流路径中的RC负载，同时读出电流或在读出电流的选择位线上产生的电压依赖于选择存储单元的存储数据(电阻)，故可进行高速且没有错误读出的数据读出。

使用图6说明连接到读出电流路径上的晶体管组中的按照实施例1的设计参数的设定。

参照图6，考虑了不要求高速的工作的外围电路中包含的晶体管PTR#的相同种类的参数来设计存取晶体管ATR的阈值电压Vth和栅长Lg。对于在读出电流路径上介入的晶体管组来说，为了抑制沟道电阻，通过将沟道电阻设计得较小可期待获得高速的工作，另一方面，接通时的漏泄电流变大了。因而，对于不期待精密的工作、不要求高速性的电路、例如生成规定的电压的电路等来说，为了减少漏泄电流，希望将沟道电阻设计得较大。在本实施例中，作为图6中示出的外围电路晶体管PTR#，例如可举出构成图2中的基准电压发生电路76的晶体管组。

外围电路晶体管PTR#的阈值电压是Vth(mid)，栅长用Lg(mid)来示出。另一方面，存取晶体管ATR与构成外围电路的外围电路晶体管PTR相比，是具有最小的栅长Lg(min)的晶体管和具有阈值电压的绝对值的最小值Vth(min)的晶体管。

在存取晶体管ATR中，为了抑制选择位线上的选择存储单元中的沟道电阻，除了采用图5中示出的表面沟道型场效应晶体管的结构外，通过使栅长Lg(min)为最短来抑制沟道电阻。因而，在存取晶体管ATR中，将栅长设计成满足Lg(mid)＞Lg(min)。

此外，关于阈值电压的绝对值，设计成Vth(mid)＞Vth(min)在沟道电阻的抑制方面也是有效的。利用在晶体管的衬底中注入的杂质浓度或栅绝缘膜厚度的调整，可将阈值电压设计成不同的电平。其结果，存取晶体管ATR的每单位尺寸的沟道电阻比外围电路晶体管PTR#的沟道电阻小。

再有，在图5和图6中示出的存取晶体管ATR中，与图13和图14中示出的结构相同，在行方向上延伸地形成杂质区110，也可起到源电压线SL的作用。

其结果，通过进一步进行规定的设计，可抑制在读出电流路径上介入的晶体管组的沟道电阻，伴随读出电流路径中的RC负载的减轻，可进行高速且没有错误读出的数据读出。

实施例2

参照图7，实施例2的MRAM器件2与按照图1中示出的实施例的MRAM器件1相比，在具备读门晶体管RG1～RGm这一点以及位线BL与数据总线DB1和DB2之间的连接结构不同这一点上有差别。此外，在将根据在数据总线DB1或DB2上呈现的电压或电流来检测存储数据的读出放大器电路70代替为读出放大器电路70#这一点上不同。

在按照实施例2的结构中，列选择门晶体管CSG1～CSGm导电性地结合在对应的位线BL1～BLm与电源电压Vcc之间。再有，关于列选择门晶体管CSG1～CSGm的导通、关断控制，由于与图1是同样的，故不重复进行其详细的说明。

读门晶体管RG1～RGm导电性地结合在数据总线DB1和DB2的规定的一方与接地电压GND之间，其栅分别与位线BL1～BLm连接。以下，也将读门晶体管RG1～RGm总称为读门晶体管RG。

通过作成这样的结构，在数据读出时，选择位线经对应的列选择门晶体管CSG被上拉到电源电压Vcc，另一方面，经选择存储单元被下拉到接地电压GND。因而，在选择位线上产生与选择存储单元的电阻(即存储数据)对应的电位。选择存储单元列的读门晶体管以与选择位线的电位对应的驱动力将数据总线DB1和DB2的规定的一方驱动为接地电压GND。

因而，通过利用读出放大器电路70#比较数据总线DB1或DB2的通过电流与规定的基准电流的电流差，可进行与在实施例1中已说明的同样的数据读出。

或者，如果在预充电到数据总线DB1和DB2的各自的规定的电压后开始数据读出工作，则数据总线DB1或DB2的电压变化与选择存储单元的存储数据相对应。因而，通过利用读出放大器电路70#检测与选择存储单元对应的一方的数据总线的电压，也可进行来自选择存储单元的数据读出。

这样，通过作成经读门晶体管RG驱动数据总线DB1或DB2的结构，由于可抑制通过选择存储单元的电流路径的RC负载，故可实现数据读出工作的高速化。

在按照实施例2的结构中，在实施例1中已说明的读出电流路径在概念上包含选择存储单元的通过电流(存储单元电流Icell)的路径和通过数据总线DB1、DB2和读门晶体管RG的读出驱动电流Irg的路径这两者。

由于选择列的读门晶体管在接通状态下与数据总线DB1、DB2连接，故对于读门晶体管RG来说，如果与连接到实施例1中示出的读出电流路径上的晶体管组同样地作成图5和图6中示出的结构，则可抑制在读出电流路径上存在的晶体管组的沟道电阻，其结果，按照规定的设计，由于减轻了读出电流路径中的RC负载，同时读出电流或在读出电流的选择位线上产生的电压依赖于选择存储单元的存储数据(电阻)，故可进行高速且没有错误读出的数据读出。

在以上所述中，说明了通过将读出电流路径上存在的晶体管组设定为规定的结构和规定的设计值来抑制沟道电阻以实现没有错误读出且高速的数据读出的结构。

另一方面，在数据写入时，必须对分别与选择行和选择列对应的数字线DL和位线BL供给充分的数据写入电流，对于供给数据写入电流用的驱动晶体管组来说，上述的晶体管的沟道电阻也成为数据写入电流的供给量的主要的妨碍原因。即，图1和图7中示出的数字线驱动晶体管41以及位线驱动晶体管51、52、61和62为了具有充分的电流驱动能力而用表面沟道型场效应晶体管来构成。此外，必须设计抑制沟道电阻的晶体管。因而，如在图5和图6中已说明的那样，将数字线驱动晶体管41以及位线驱动晶体管51、52、61和62设计成满足栅长Lg(min)(Lg(mid)＞Lg(min))。此外，设计成满足阈值电压的绝对值Vth(mid)(Vth(mid)＞Vth(min))。

这样，通过用规定的设定条件构成供给数据写入电流的驱动晶体管，可抑制沟道电阻，可充分地供给数据写入时的数据写入电流。

此外，同样，在数据读出时之前进行的预充电工作中，对于对位线BL进行预充电的预充电晶体管67来说，沟道电阻成为妨碍预充电工作的主要原因。即，由于必须对位线BL充分地驱动预充电电压Vpc，用表面沟道型场效应晶体管来构成图1和图7中示出的预充电晶体管67。此外，必须设计抑制沟道电阻的晶体管。因而，如图5和图6中已说明的那样，将预充电晶体管67设计成满足栅长Lg(min)(Lg(mid)＞Lg(min))。此外，设计成满足阈值电压的绝对值Vth(mid)(Vth(mid)＞Vth(min))。

这样，通过用规定的设定条件构成供给预充电电压Vpc的预充电晶体管，可抑制沟道电阻，可高速地进行预充电工作时的工作。

以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限定本发明，本发明的要旨和范围只由后附的权利要求书来限定，包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims (15)

1.一种薄膜磁性体存储器，其特征在于，具备：

多个磁性体存储单元，被配置成行列状，具有其电阻分别随以磁的方式写入的存储数据变化的磁阻元件；

数据线，在数据读出时流过与选择存储单元的存储数据对应的读出电流，其中上述选择存储单元与上述多个磁性体存储单元中的地址信号相对应；以及

外围电路，用来对上述选择存储单元进行数据读出和数据写入，

上述外围电路包含根据上述读出电流来读出上述选择存储单元的存储数据的读出放大器电路，

使上述读出电流通过的晶体管中的至少一部分的每单位尺寸的沟道电阻被设计成比上述外围电路中的其它的晶体管中的每单位尺寸的沟道电阻为最大的至少一部分的沟道电阻小。

2.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

使上述读出电流通过的晶体管中的至少一部分的阈值电压的绝对值比上述外围电路中的其它的晶体管中的阈值电压的绝对值为最大的至少一部分的晶体管的阈值电压的绝对值小。

3.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

使上述读出电流通过的晶体管中的至少一部分的栅长比上述外围电路中的其它的晶体管中的栅长为最大的至少一部分的栅长短。

4.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

将使上述读出电流通过的晶体管中的至少一部分作为表面沟道型场效应晶体管来制造。

5.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

上述数据线包含分别与上述磁性体存储单元的规定区划对应地设置的多条位线，

上述多个磁性体存储单元还分别具有在对应的位线与固定电压之间与上述磁阻元件串联地连接的、有选择地导通的存取晶体管，

使上述读出电流通过的晶体管中的上述至少一部分包含上述存取晶体管。

6.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

上述数据线包含分别与上述磁性体存储单元的规定区划对应地设置的多条位线，

上述外围电路还包含有选择地使上述多条位线与上述读出放大器电路连接的多个选择门晶体管，

使上述读出电流通过的晶体管中的上述至少一部分包含上述多个选择门晶体管。

7.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

上述数据线包含分别与上述磁性体存储单元的规定区划对应地设置的多条读出数据线，

上述外围电路还包含在上述多条读出数据线与上述读出放大器电路之间分别设置的、有选择地使上述多条读出数据线与读出放大器连接的多个选择门晶体管，

使上述读出电流通过的晶体管中的上述至少一部分包含上述多个选择门晶体管。

8.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

上述数据线包含：

分别与上述磁性体存储单元的规定区划对应地设置的多条位线；以及

连接到上述读出放大器上的读出数据线，

上述多个磁性体存储单元还分别具有在对应的位线与固定电压之间与上述磁阻元件串联地连接的、至少在上述选择晶体管中导通的存取晶体管，

在数据读出时，上述多条位线中的经上述选择存储单元与上述规定电压连接的选择位线还与不同于上述规定电压的电压连接，

上述外围电路包含以与上述选择位线的电位对应的驱动力驱动上述读出数据线用的读出门晶体管，

使上述读出电流通过的晶体管中的上述至少一部分包含上述读出门晶体管。

9.一种薄膜磁性体存储器，其特征在于，具备：

多个磁性体存储单元，包含其电阻分别随以磁的方式写入的存储数据变化的磁阻元件，被配置成行列状；

多条写入电流线，用来有选择地发生对上述多个磁性体存储单元中的与地址信号对应的选择存储单元施加的数据写入磁场；以及

外围电路，用来进行对上述选择存储单元的数据读出和数据写入，

上述外围电路包含与上述多条写入电流线对应地设置的、对于对应的电流写入线供给数据写入电流的多个写入驱动晶体管，

各上述写入驱动晶体管的每单位尺寸的沟道电阻被设计成比上述外围电路中的其它的晶体管中的每单位尺寸的沟道电阻为最大的至少一部分的晶体管的每单位尺寸的沟道电阻小。

10.如权利要求9中所述的薄膜磁性体存储器，其特征在于：

各上述写入驱动晶体管的阈值电压的绝对值比上述外围电路中的其它的晶体管中的阈值电压的绝对值为最大的至少一部分的晶体管的阈值电压的绝对值小。

11.如权利要求9中所述的薄膜磁性体存储器，其特征在于：

各上述写入驱动晶体管的栅长比上述外围电路中的其它的晶体管中的栅长为最大的至少一部分的栅长短。

12.如权利要求9中所述的薄膜磁性体存储器，其特征在于：

将各上述写入驱动晶体管作为表面沟道型场效应晶体管来制造。

13.一种薄膜磁性体存储器，其特征在于，具备：

多个磁性体存储单元，包含其电阻分别随以磁的方式写入的存储数据变化的磁阻元件，被配置成行列状；

数据线，在数据读出时流过与选择存储单元的存储数据对应的读出电流，其中上述选择存储单元与上述多个磁性体存储单元中的地址信号相对应；以及

外围电路，用来对上述选择存储单元进行数据读出和数据写入，

上述外围电路包含在上述数据线与规定电压之间设置的、将上述数据线预充电到上述规定电压用的预充电晶体管，

上述预充电晶体管的每单位尺寸的沟道电阻被设计成比上述外围电路中的其它的晶体管中的每单位尺寸的沟道电阻为最大的至少一部分的沟道电阻小。

14.如权利要求13中所述的薄膜磁性体存储器，其特征在于：

各上述预充电晶体管的阈值电压的绝对值比上述外围电路中的其它的晶体管中的阈值电压的绝对值为最大的至少一部分的晶体管的阈值电压的绝对值小。

15.如权利要求13中所述的薄膜磁性体存储器，其特征在于：

将各上述预充电晶体管作为表面沟道型场效应晶体管来制造。

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