CN1469383A - 数据读出精度高的薄膜磁性体存储器 - Google Patents

数据读出精度高的薄膜磁性体存储器 Download PDF

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Abstract

MTJ存储单元(MC)具有响应于对应的字线的激活而导通的存取晶体管(ATR)和电阻随存储数据而变化的隧道磁阻元件(TMR)。存取晶体管(ATR)的源与供给接地电压(GND)的源线(SL1～SLn)连接。为了抑制非选择的存取晶体管中的关断漏泄电流，各存取晶体管(ATR)由同一芯片上形成了的比其它MOS晶体管(TL)的阈值电压大的MOS晶体管构成。

Description

数据读出精度高的薄膜磁性体存储器
[发明的背景]
[发明的领域]
本发明涉及薄膜磁性体存储器，更特定地说，涉及具备有磁隧道结(MTJ)的存储单元的薄膜磁性体存储器。
[背景技术的说明]
近年来，作为在低功耗下可存储非易失性数据的存储器，MRAM(磁随机存取存储器)器件引人注目。MRAM器件是使用在半导体集成电路中形成了的多个薄膜磁性体进行非易失性的数据存储、对薄膜磁性体可随机存取的存储器。
图12是说明具有磁隧道结的存储单元(以下，也仅称为“MTJ存储单元”)的数据存储原理的概念图。
参照图12，MTJ存储单元包含具有物质的电阻随磁性体的磁化方向的变化而变化的MR(磁阻)效应的隧道磁阻元件TMR。隧道磁阻元件TMR的特征在于：即使在常温下也可得到显著的MR效应，并具有高的MR比(与磁化方向对应的电阻比)。
隧道磁阻元件TMR包含铁电体膜201、202和绝缘膜(隧道膜)203。在隧道磁阻元件TMR中，流过被铁电体膜201、202夹持的绝缘膜203的隧道电流的大小随着由铁电体膜201、202的磁化方向决定的电子的自旋方向而变化。由于铁电体膜201和202内的自旋电子取得的状态数因磁化方向而异，在强磁性体膜201和202的磁化方向为相同的情况下，隧道电流增大；在两者的磁化方向为反方向的情况下，隧道电流减小。
利用该现象，固定铁电体膜201的磁化方向，而通过使铁电体膜202的磁化方向随存储数据而变化，并通过检测流过隧道膜203的隧道电流的大小即隧道磁阻元件TMR的电阻，即可用该隧道磁阻元件TMR作为执行1位的数据存储的存储单元。铁电体膜201的磁化方向被反铁电体等固定，一般也称为“自旋阀”。
再有，以下也将具有被固定了的磁化方向的铁电体膜201称为固定磁化膜201，具有与存储数据对应的磁化方向的铁电体膜202也被称为自由磁化膜202。
为了实现高密度的存储器，希望把用这样的隧道磁阻元件TMR形成了的MTJ存储单元配置成2维阵列状。一般说来，在铁电体内，根据晶体结构及形状等而存在易磁化(磁化所必须的能量低的状态)方向，该方向一般被称为易磁化轴。与自由磁化膜202中的存储数据对应的磁化方向被设定为沿该易磁化轴的方向。与此相对照，难使铁电体磁化(磁化所必要的能量高的状态)方向称为难磁化轴。
图13是说明数据写入工作时被施加到MTJ存储单元的数据写入磁场的概念图。
参照图13，横轴表示沿易磁化轴方向的数据写入磁场H(EA)，纵轴表示沿难磁化轴方向的数据写入磁场H(HA)。数据写入磁场H(EA)与H(EA)的矢量和如到达超出星形曲线205的区域，则隧道磁阻元件TMR的磁化方向(自由磁化膜202的磁化方向)被改写为沿易磁化轴的方向。
反之，在施加了星形曲线205的内侧区域的数据写入磁场的状态下，不更新隧道磁阻元件TMR的磁化方向，即可非易失性地保持该存储内容。
如图13所示，通过同时施加数据写入磁场H(HA)，可减小数据改写所必须的数据写入磁场H(EA)。即，数据写入时的工作点206和207用与写入数据的电平无关的恒定方向的数据写入磁场H(HA)与对应于写入数据的方向的数据写入磁场H(EA)的矢量和表示。此外，在工作点206、207处的数据写入磁场H(HA)和H(EA)的每一个被设计为它们单独达不到超出星形曲线205的区域。
图14是表示用MTJ存储单元构成的存储单元阵列中的数据写入布线的配置的概念图。
参照图14，在各自构成MTJ存储单元的隧道磁阻元件TMR被配置成行列状的存储单元阵列中，数据写入布线210和215被配置成网格状。数据写入布线210和215的每一方接受用于分别产生数据写入磁场H(EA)和H(EA)的每一方的数据写入电流的供给。
例如，如假定用数据写入布线210产生数据写入磁场H(HA)，用数据写入布线215产生数据写入磁场H(EA)，则恒定方向的数据写入电流有选择地流入数据写入布线210，与写入数据对应的方向的数据写入电流有选择地流入数据写入布线215。对于被指定为数据写入对象的MTJ存储单元，数据写入电流流入对应的数据写入布线210和215双方。
其结果是，根据地址选择来控制对数据写入布线210和215的数据写入电流的供给，从而对被配置成2维的多个隧道磁阻元件TMR可有选择地执行数据写入。
图15是说明来自MTJ存储单元的数据读出结构的概念图。
这样的结构被公布于例如“A 10ns Read and Write Non-VolatileMemory Array Using a Magnetic Tunnel Junction and FET Switchin each Cell，在每个单元中应用磁隧道结和FET开关的10毫微秒读写非易失性存储器阵列”，ISSCC Digest of Technical Papers，TA7.2，Feb.2000.，“Nonvolatile RAM based on Magnetic TunnelJunction Elements，基于磁隧道结元件的非易失性RAM”，ISSCCDigest of Technical Papers，TA 7.3，Feb.2000.和“A 256kb 3.0V1T1MTJ Nonvolatile Magnetoresistive RAM，一种256kb 3.0伏1T1MTJ非易失性磁阻RAM”ISSCC Digest of Technical Papers，TA7.6，Feb.2001.等技术文献中。
参照图15，如已经说明的那样，对MTJ存储单元即隧道磁阻元件TMR的数据写入由分别流过数字线DL和位线BL的数据写入电流所产生的磁场执行。例如，数字线DL相当于图24所示的数据写入布线210，位线BL相当于数据写入布线215。
作为执行对隧道磁阻元件TMR读出用的存取元件，根据字线WL的电压来设置进行导通或关断的存取晶体管ATR。作为存取晶体管ATR，典型情况应用MOS(金属-氧化物-半导体)晶体管。存取晶体管ATR的源/漏区的一方与隧道磁阻元件TMR电连接，源/漏区的另一方与接地电压等的固定电压相耦合。
数据读出时，在将位线BL设定成与该固定电压不同的电压的基础上，通过字线WL的激活使存取晶体管ATR导通。因此，经存取晶体管ATR，在包含位线BL和隧道磁阻元件TMR的电流路径内可流过与隧道磁阻元件TMR的磁化方向即存储数据对应的电流。
因此，通过将此时的位线电流与基准电流进行比较，可判定隧道磁阻元件TMR的磁化方向，即MTJ存储单元的存储数据。由于数据读出时的位线电流如与数据写入电流相比要小得多，故利用数据读出时流过的电流并不改变隧道磁阻元件TMR的磁化方向。即，非破坏性的数据读出是可能的。
在MRAM器件中，将这样的MTJ存储单元集成配置成行列状，设置存储器阵列。数据读出工作指定成为来自该存储器阵列中的数据读出对象的“选择存储单元”，以该选择存储单元为对象执行。
图16是表示来自由MTJ存储单元构成的存储器阵列的数据读出结构的电路图。
参照图16，存储器阵列由被配置成n行×m列(n，m：自然数)的行列状的多个MTJ存储单元MC和多个基准单元RMC构成。多个基准单元RMC沿列方向进行配置，以构成基准单元列11。如已说明的那样，各MTJ存储单元MC根据存储数据而有两种电阻中的某一种。以下，假定将这样两种电阻记作Rmax和Rmin(Rmax＞Rmin)。各基准单元RMC被设计成具有电阻Rmax和Rmin的中间电平。
字线WL1～WLn被设置成供数据读出时选择MTJ存储单元的行(以下，也仅称为“存储单元行”)，数字线DL1～DLn被设置成供数据写入时选择MTJ存储单元行。各字线和各数字线由属于同一存储单元行的MTJ存储单元MC和基准单元RMC所共有。
另一方面，分别对应于MTJ存储单元的列(以下，也仅称为“存储单元列”)设置位线BL1～BLm，对应于基准单元列11配置基准位线BLr。存储单元列和基准单元列的选择由列选择信号CS1～CSm、CSr执行。
MTJ存储单元MC的每一个具有被串联连接在位线BL1～BLm之中的对应1条与接地电压GND之间的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR的栅与字线WL1～WLm之中的对应1条连接。
各基准单元RMC具有被串联连接在基准位线BLr与接地电压GND之间的基准电阻元件TMRr和存取晶体管ATRr。作为存取晶体管ATR、ATRr，典型情况下可应用在半导体衬底上形成的场效应型晶体管即MOS(金属-氧化物-半导体)晶体管，尤其是N沟道型MOS晶体管。
列选择门CSG1～CSGm被设置在位线BL1～BLm与数据线DSL之间，列选择门CSGr被连接在基准数据线DSLr与基准位线BLr之间。列选择门CSG1～CSGm响应于列选择信号CSG1～CSGm而通断，列选择门CSGr响应于列选择信号CSr而通断。
数据读出时，选择行的字线被激活为高电平(以下记作“H电平”)，对于除此以外的非选择行，字线被激活为低电平(以下记作“L电平”)。此外，选择列的列选择信号被激活为H电平，列选择信号CSr与地址选择结果无关地被激活为H电平。
响应于此，属于选择行的存取晶体管ATR和ATRr导通，经选择存储单元被下拉到接地电压GND的选择列的位线(以下，称为“选择位线”)经数据线DSL与数据读出用的读出放大器50连接。同样，经与选择存储单元属同一存储单元行的基准单元被下拉到接地电压GND的基准位线BLr经基准数据线DSLr与数据读出用的读出放大器50连接。
在该状态下，以共同的电压使数据线DSL和基准数据线DSLr的每一条上拉。其结果是，在包含选择存储单元、选择位线和数据线DSL的电流路径中，与选择存储单元的电阻(即存储数据)相应的存储单元电流Icell产生。存储单元电流Icell根据选择存储单元的存储数据而具有两种电平中的某一种。另一方面，在包含基准单元、基准数据线DSLr和基准位线BLr的电流路径中，流过相当于存储单元电流的两种电平的中间值的基准电流Iref。
因此，用读出放大器50，通过检测并放大存储单元电流Icell与基准电流Iref的电流差，可生成反映了选择存储单元的存储数据的读出数据RDT。
如以上说明那样，对于MRAM器件中的数据读出，必须将选择存储单元和基准单元的电阻准确地反映为选择位线和基准位线的通过电流，即存储单元电流Icell和基准电流Iref。
不仅选择存储单元，而且属于同一存储单元行的多个非选择存储单元被连接到存储单元电流Icell通过的选择列的位线。在这些非选择存储单元中，存取晶体管ATR响应于对应的字线的非激活而被关断。
然而，在这些应被关断的的存取晶体管中，因有亚阈电流及来自扩散区的扩散漏泄电流，也产生了关断漏泄电流。由于这些关断漏泄电流也成为选择位线的通过电流，故如果关断漏泄电流增大，则存储单元电流Icell也不一定反映选择存储单元的电阻，有降低数据读出容限的危险性。同样的问题也适用于基准单元中的存取晶体管ATRr。
特别是，为了形成系统LSI(大规模集成电路)，在将MRAM器件和逻辑部混合安装在同一芯片上的结构中，为了高速工作，阈值电压较低的MOS晶体管被用于该逻辑部。在这样的MOS晶体管中，由于接通时的工作电流大，虽然可以期待高速工作，但其负面是关断时的关断漏泄电流也变大。
因此，在将与逻辑部共同的MOS晶体管用作MTJ存储单元的存取晶体管时，由于受到关断漏泄电流的影响，MRAM器件中的数据读出容限降低，具有损害电路工作稳定的危险性。
[发明的概述]
该发明的目的在于抑制非选择的MTJ存储单元中产生的漏泄电流，提供数据读出容限高的薄膜磁性体存储器。
本发明的薄膜磁性体存储器包括：沿行和列被配置成行列状的多个存储单元；分别与行对应地设置的、在包含被选择为数据读出对象的存储单元的行中有选择地被激活的多条字线；分别与列对应地配置的多条位线；以及根据多条位线之中的与被选择的存储单元对应的1条的通过电流生成读出数据的数据读出电路。多个存储单元各自包含磁存储元件和存取元件，磁存储元件被串联连接在多条位线的对应的1条与固定电压之间、其电阻随存储数据而变化，存取元件响应于对应的字线的激活而导通。存取元件具有第1场效应型晶体管，该第1场效应型晶体管的栅与对应的字线连接。第1场效应晶体管比起配置在同一芯片上的其它场效应晶体管，其阈值电压较大。
因此，本发明的主要优点是，由于在薄膜磁性体存储器中用作存取元件(存取晶体管)的场效应型晶体管的阈值电压较大，故可抑制在非选择行的存取晶体管中产生的关断漏泄电流。其结果是，被选择的位线精确地反映了被选择为数据读出对象的存储单元的电阻，从而数据读出容限得以改善。
本发明的另一结构的薄膜磁性体存储器包括：沿行和列被配置成行列状的多个存储单元；分别与行对应地设置的、在包含被选择为数据读出对象的存储单元的行中有选择地被激活的多条字线；分别与多条字线对应地设置的、在数据读出期间将选择行的字线和非选择行的字线分别设定为第1和第2电压用的多个字线电压控制电路；分别与列对应地配置的多条位线；以及根据多条位线之中的与被选择的存储单元对应的1条的通过电流生成读出数据的数据读出电路。多个存储单元各自包含磁存储元件和存取元件，磁存储元件被串联连接在多条位线的对应的1条与固定电压之间、其电阻随存储数据而变化，存取元件响应于对应的字线的激活而导通。存取元件具有场效应型晶体管，该场效应型晶体管的栅与对应的字线连接。第1和第2电压以固定电压为基准，具有互不相同的极性。
上述薄膜磁性体存储器通过字线的电压控制，即存取元件(存取晶体管)的栅电压控制，使非选择行的存取晶体管反向偏置，可抑制其关断漏泄电流。其结果是，被选择的位线精确地反映了被选择为数据读出对象的存储单元的电阻，从而数据读出容限得以改善。
本发明的又一结构的薄膜磁性体存储器包括：沿行和列被配置成行列状的多个存储单元；分别与行对应地设置的、在包含被选择为数据读出对象的存储单元的行中有选择地被激活的多条字线；分别与行对应地设置的多条源线；分别与列对应地配置的多条位线；以及根据多条位线之中的与被选择的存储单元对应的1条的通过电流生成读出数据的数据读出电路。多个存储单元各自包含磁存储元件和存取元件，磁存储元件被串联连接在多条位线的对应的1条与多条源线的对应的1条之间、其电阻随存储数据而变化，存取元件响应于对应的字线的激活而导通。存取元件具有场效应型晶体管，该场效应型晶体管的栅与对应的字线连接。薄膜磁性体存储器还包括分别与多条源线对应地设置的多个源线电压控制电路，多个源线电压控制电路在数据读出期间将对应的字线被非激活了的源线的电压切换为可使场效应型晶体管反向偏置的电平。
上述薄膜磁性体存储器通过源线的电压控制，即存取元件(存取晶体管)的源电压控制，使非选择行的存取晶体管反向偏置，可抑制其关断漏泄电流。其结果是，被选择的位线精确地反映了被选择为数据读出对象的存储单元的电阻，从而数据读出容限得以改善。
[附图的简单说明]
图1是表示本发明的实施例1的MRAM器件的结构的框图。
图2是表示实施例1的行选择电路的与字线控制对应的部分的结构的电路图。
图3是表示行选择电路的与数字线控制对应的部分的结构的电路图。
图4是表示位线驱动器的结构的电路图。
图5是表示图1所示的读出放大器的结构的电路图。
图6是说明实施例1在数据读出时的存取晶体管的栅电压和通过电流的工作波形图。
图7是表示实施例2的行选择电路的与字线控制对应的部分的结构的电路图。
图8是说明实施例2在数据读出时的存取晶体管的栅电压和通过电流的工作波形图。
图9是表示实施例3的源线电压控制电路的结构的电路图。
图10是说明实施例3在数据读出时的存取晶体管的栅电压和通过电流的工作波形图。
图11是表示可应用本申请发明的存储器阵列的另一结构例的电路图。
图12是说明MTJ存储单元的数据存储原理的概念图。
图13是说明数据写入工作时被施加到MTJ存储单元的数据写入磁场的概念图。
图14是表示在MTJ存储单元中所构成的存储单元阵列的数据写入布线的配置的概念图。
图15是说明来自MTJ存储单元的数据读出结构的概念图。
图16是表示来自由MTJ存储单元构成的存储器阵列的数据读出结构的电路图。
[优选实施例的说明]
以下参照附图详细地说明本发明的实施例。再有，图中的同一符号表示相同或相当的部分。
(实施例1)
参照图1，本发明的实施例1的MRAM器件1具有存储器阵列10、行选择电路20、列选择电路30、外围电路40和控制电路60。
存储器阵列10具有与图16所示的结构同样的结构，包含被配置成n行×m列的MTJ存储单元(以下也仅称为“存储单元”)和被配置为构成基准单元列11的多个基准单元RMC。
如已经说明的那样，字线WL1～WLn和位线DL1～DLn分别与MTJ存储单元的行(以下也仅称为“存储单元行”)对应地配置。位线BL1～BLm分别对应于存储单元列而设置，基准位线BLr与基准单元列对应地配置。多个基准单元RMC在与多个MTJ存储单元MC之间共有存储单元行。关于列选择门CSG1～CSGm、CSGr、列选择信号线CS1～CSm、CSr、数据线DSL和基准数据线DSLr，由于也与图16同样地配置，详细的说明就不重复了。
此外，源线SL1～SLn分别对应于存储单元行而被配置。源线SL1～SLn的每一条为供给接地电压GND而被设置。MTJ存储单元MC的每一条包含串联连接在位线BL1～BLm中的对应的1条与源线SL1～SLn中的对应的1条之间的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR的栅与字线WL1～WLn中的对应的1条连接。
各基准单元RMC被连接在基准位线BLr与源线SL1～SLn的对应的1条之间。如已经说明的那样，作为存取晶体管ATR、ATRr，在典型情况下应用N沟道型MOS晶体管。再有，以下说明N沟道型MOS晶体管被应用于存取晶体管时的结构，但通过使下述源电压和栅电压的极性作适当反转，将P沟道型MOS晶体管应用于存取晶体管时，也可应用本申请的发明。
基准单元RMC的电阻被设计为各存储单元MC的2种电阻Rmax和Rmin的中间电平，最好为(Rmax+Rmin)/2。例如，假如将基准电阻元件TMRr与存储单元MC内的沟道磁阻元件TMR进行同样的设计，而且在预先写入与电阻Rmin对应的存储数据的基础上，使存取晶体管ATRr的晶体管尺寸与存取晶体管ATR不同，或者对存取晶体管ATRr与存取晶体管ATR进行同样的设计，在此基础上，通过使基准电阻元件TMRr的电阻为(Rmax+Rmin)/2，可实现这样的特性的基准单元。
行选择电路20根据行地址RA在数据读出时激活选择行的字线，非激活非选择行的字线。数字线DL1～DLn的每一条在数据读出时被非激活。与此相对照，在数据写入时，行选择电路20根据行地址RA激活选择行的数字线，非激活非选择行的数字线。字线WL1～WLn的每一条在数据写入时被非激活。
下面说明行选择电路20的结构。
图2中示出了与行选择电路20的字线控制对应的部分的结构。
参照图2，行选择电路20具有行译码器21和配置在每一条字线WL上的字线电压控制电路25R。图2中主要示出了与第i行(i：1～n的自然数)的字线WLi对应的电路结构。
行译码器21根据行地址RA有选择地激活行选择信号RSL。例如，在选择第i行时，行选择信号RSL(i)被设定为H电平，另一行选择信号被设定为L电平。
字线电压控制电路25R包含：被连接在正电压V1与字线WLi之间的晶体管开关26；被连接在接地电压GND与字线WLi之间的晶体管开关27；控制晶体管开关26和27的栅电压用的逻辑门28。晶体管开关26用P沟道型MOS晶体管形成，晶体管开关27用N沟道型MOS晶体管形成。
逻辑门28将控制信号RD和对应的行选择信号RSL(i)的NAND逻辑运算结果输出给晶体管开关26和27的各栅。控制信号RD在数据读出时与使电流通过选择存储单元的数据读出期间(以下也称为“读工作期间”)对应地被设定为H电平。晶体管开关26和27响应于逻辑门28的输出互补地导通或关断。
通过形成这样的结构，字线WLi在选择第i行的数据读出时与正电压V1相耦合，此外与接地电压GND相耦合。即，正电压V1与激活时的字线电压对应，接地电压GND与非激活时的字线电压对应。细节虽未在图中示出，但同样的结构与各字线对应地配置。
图3中示出了与行选择电路20的数字线控制对应的部分的结构。
参照图3，行选择电路20具有行译码器21和配置在每一条数字线DL上的数字线驱动电路25W。图3中也主要示出了与第i行(i：1～n的自然数)的字线WLi对应的电路结构。再有，行译码器21能够为字线电压控制电路25R和数字线驱动电路25W所共有。
数字线驱动电路25W包含：被连接在正电压V1与数字线D1i的一端之间的晶体管开关26#；被连接在接地电压GND与数字线D1i的一端之间的晶体管开关27#；以及控制晶体管开关26#和27#的栅电压用的逻辑门28#。晶体管开关26#用P沟道型MOS晶体管形成，晶体管开关27#用N沟道型MOS晶体管形成。
逻辑门28将控制信号WT与对应的行选择信号RSL(i)的NAND逻辑运算结果输出给晶体管开关26#和27#的各栅。控制信号WT在数据写入时与数据写入电流的供给期间对应地被设定为H电平。晶体管开关26#和27#响应于逻辑门28的输出互补地导通或关断。
由于各数字线DL的另一端与接地电压GND连接，故数字线DLi在选择第i行的数据写入时与正电压V1相耦合，此外与接地电压GND相耦合。其结果是，对选择行的数字线DL供给与晶体管开关26#的电流驱动能力对应的数据写入电流。流到数字线DL的数据写入电流的方向与写入数据的电平无关，是恒定的。即，由该数据写入电流产生的磁场在选择存储单元中作用于难磁化轴方向。细节虽未在图中示出，但同样的结构与各数字线对应地配置。
再参照图1，列选择电路30在数据读出时和数据写入时，根据列地址CA，将与列选择信号CS1～CSm的选择列对应的一列激活到H电平，同时将非选择列的列选择信号非激活到L电平。响应于此，选择列的列选择门导通，选择位线与数据线DSL连接起来。列选择电路30在数据读出时将列选择信号CSr与列地址CA无关地激活到H电平。另一方面，列选择信号CSr在数据写入时与列地址CA无关地被非激活(L电平)。
另外，在位线BL1～BLm各自的两端，配置将数据写入电流流到选择列的位线用的位线驱动器。
图4是表示位线驱动器的结构的电路图。参照图4，分别与各位线的一端和另一端对应地配置位线驱动器31a和31b。在图4中示出了与第j行(j：1～m的自然数)的位线BLj对应的位线驱动器的结构。
位线驱动器31a具有逻辑门32和构成CMOS倒相器的晶体管33和34。逻辑门32输出与位线BLj对应的列选择信号CSj和写入数据DIN的NAND逻辑运算结果。晶体管33用P沟道型MOS晶体管构成，被设置在位线BLj的一端与正电压V1之间。晶体管34用N沟道型MOS晶体管构成，被设置在位线BLj的一端与接地电压GND之间。晶体管33和34各自的栅电压被逻辑门32的输出控制。
位线驱动器31b具有逻辑门35和构成CMOS倒相器的晶体管36和37。逻辑门35输出列选择信号CSj和反转了的写入数据/DIN的NAND逻辑运算结果。晶体管36用P沟道型MOS晶体管构成，被设置在位线BLj的另一端与正电压V1之间。晶体管37用N沟道型MOS晶体管构成，被设置在位线BLj的另一端与接地电压GND之间。晶体管36和37各自的栅电压被逻辑门35的输出控制。
在位线BLj的非选择时，逻辑门32和35的输出被设定为H电平。因此，位线BLj的两端与接地电压GND连接。
与此相对照，在选择位线BLj时，位线驱动器31a根据写入数据DIN的数据电平，将位线BLj的一端与正电压V1和接地电压GND的一方连接，位线驱动器31b将位线BLj的另一端与位线驱动器31a互补地与正电压V1和接地电压GND的另一方连接。
其结果是，与晶体管33、34、36、37的电流驱动能力对应的数据写入电流被供给到选择列的位线BL。流过位线BL的数据写入电流的方向根据写入数据的电平而被设定。由该数据写入电流产生的磁场在选择存储单元中作用于易磁化轴方向。细节虽未在图中示出，但同样的结构与各位线对应地配置。
再有，在数据读出时，各位线驱动器31a、31b被从对应的位线BL分离。
外围电路40包含在对分别通过数据线DSL和基准数据线DSLr的存储单元电流Icell和基准电流Iref的电流差放大、检测以生成读出数据RDT的读出放大器50与MRAM器件1外部之间授受数据和信号用的接口电路55。例如，由读出放大器50生成的读出数据RDT作为被接口电路55驱动的输出数据DOUT，输出到MRAM器件1外部。另外，给予MRAM器件1的工作指示的指令控制信号CMD、示出行地址RA和列地址CA用的地址信号ADD及示出向MRAM器件1的写入数据的输入数据DIN也经接口电路55向MRAM器件1的内部传递。
图5是表示读出放大器50的结构的电路图。
读出放大器50具有：被连接在节点No与数据线DSL之间的N沟道型MOS晶体管51；被连接在节点/No与基准数据线DSLr之间的N沟道型MOS晶体管51r；被连接在节点Nsp与节点No之间的P沟道型MOS晶体管52；被连接在节点Nsp与节点/No之间的P沟道型MOS晶体管；以及被连接在正电压V1与节点Nsp之间的P沟道型MOS晶体管53。读出放大器50的电源电压也可以是独立于正电压V1的电压。
晶体管52和52r的各栅与节点No连接。晶体管52和52r构成电流镜，对节点No和/No的每一个，假定供给相同的电流。
规定的基准电压Vref被输入到晶体管51和51r的各栅。考虑到隧道磁阻元件中的隧道膜(绝缘膜)的可靠性等，基准电压Vref被设定为例如约为400mV左右。因此，可避免因施加过电压而使存储单元遭到破坏，提高了工作可靠性。
晶体管51和51r使数据线DSL和基准数据线DSLr维持在基准电压Vref以下，同时对数据线DSL和基准数据线DSLr的通过电流差进行放大，变换为节点No和/No之间的电压差。其结果是，节点No与节点/No之间的电压差ΔV具有与选择存储单元的存储数据对应的极性。因此，根据节点No的电压，可生成读出数据RDT。
与读出工作期间一致地将被激活到L电平的读出启动信号/SE输入给晶体管53的栅。晶体管53响应于读出启动信号/SE的激活(L电平)而供给工作电流，使读出放大器50工作。
控制电路60根据被输入到接口电路55的指令控制信号CMD等，概括地记述控制MRAM器件1的内部工作用的功能部分。
控制MRAM器件1的整体工作用的逻辑电路部分被包含在外围电路40和控制电路60之中。该逻辑电路部分由于被要求高速工作，故由阈值电压小(用N沟道型，阈值电压较低)的晶体管TL构成。或者，这样的晶体管TL存在于被配置在与MRAM器件1的同一芯片上的逻辑电路部分之中。
与此相对照，在接口电路55等之中，为了防止输入缓冲器和输出缓冲器部分中的贯通电流及漏泄电流，要配置阈值电压大(用N沟道型，阈值电压较高)的晶体管TH。
晶体管TL和TH均用MOS晶体管(场效应型晶体管)形成。MOS晶体管的阈值电压可通过调整注入到晶体管的衬底的杂质浓度及栅下面形成的氧化膜膜厚设计到不同的电平。
在实施例1的结构中，为了抑制非选择行的存取晶体管ATR、ATRr中的关断漏泄电流，用阈值电压较大的MOS晶体管构成存取晶体管ATR、ATRr，这些存取晶体管用来构成各存储单元MC和基准单元RMC。
例如，如果与接口电路55中使用的阈值电压较大的晶体管TH同样地设计存取晶体管ATR、ATR，则并不增加MRAM器件1整体即芯片整体中的晶体管的种类，即并不新增加工序数，可实现用于防止关断漏泄电流的结构。
按照这样的结构，存取晶体管ATR、ATRr用阈值电压较大的MOS晶体管构成，但在同一芯片上，存在具有同样阈值电压的MOS晶体管和被配置在要求高速工作的电路部分、具有较小阈值电压的MOS晶体管。
再有，对于数字线驱动电路25W中的晶体管26#以及位线驱动器31a、31b中的晶体管33、34、36和37，为了供给充分的数据写入电流，有必要用阈值电压较小的晶体管TL构成。如果在用阈值电压较大的晶体管TH构成这些晶体管时，为了供给充分的数据写入电流，就有必要增大晶体管的尺寸及提高电源电压(正电压V1)。此时，产生了增加电路面积及增大功耗这样的缺点。
同样，对于读出放大器50中的晶体管51、51r、52、52r、53，为了使数据读出工作高速化，有必要用阈值电压较小的晶体管TL构成。换言之，如用阈值电压大的晶体管TH构成这些晶体管，则损害了数据读出的高速性。
图6是说明实施例1的数据读出时的存取晶体管的栅电压和通过电流的工作波形图。
参照图6，在读出工作期间以外，各字线WL被非激活，并被设定为接地电压GND。据此，各存取晶体管ATR、ATRr的栅电压Vg(ATR)被设定为接地电压GND。由于各存取晶体管ATR、ATRr的源电压通过对应的源线被固定在接地电压GND，故栅电压直接表示栅-源间电压。
虽然各存取晶体管ATR、ATRr因栅-源间电压为0[V]而被关断，但却产生了与阈值电压对应的关断漏泄电流Ioff。在图6中，用Ioff(TH)和Ioff(TL)表示源电压和栅电压为接地电压GND(0[V])时晶体管TH和TL的各自的关断漏泄电流。
如果开始数据读出工作，则在读出工作期间，选择行的字线WL被激活，栅电压Vg(ATR)从接地电压GND上升到正电压V1。因此，由于栅-源间电压为V1，超过阈值电压，故选择行的存取晶体管导通，该通过电流I(ATR)变化为相当于存储单元电流的电流Ion。即，有必要将正电压V1设定为可使阈值电压高的N沟道型MOS晶体管TH充分地导通的电平。
与此相对照，非选择行的字线WL维持非激活状态，栅电压Vg(ATR)被维持为接地电压GND。因此，非选择行的存取晶体管维持关断状态，其通过电流I(ATR)也被维持为关断漏泄电流Ioff(TH)。
这样，通过用阈值电压高的N沟道型MOS晶体管构成存取晶体管ATR、ATRr，在读出工作期间可抑制存储单元电流以及通过了选择位线的关断漏泄电流。即，通过用阈值电压大的MOS晶体管构成存取晶体管ATR，可使该关断漏泄电流比将阈值电压小的MOS晶体管应用于存取晶体管ATR、ATRr时的关断漏泄电流Ioff(TL)为低。
其结果是，在非选择存储单元中生成的关断漏泄电流对通过选择位线的存储单元电流的影响可受到抑制。在生成基准电流的基准单元RMC中也能取得同样的效果。因此，分别通过选择位线和基准位线的存储单元电流与基准电流的电流差精确地反映了选择存储单元与基准单元的电阻差，从而提高了数据读出容限。
(实施例2)
在实施例2中，说明了利用存取晶体管的栅电压控制来抑制关断漏泄电流的结构。
图7是表示与实施例2的行选择电路的字线控制对应的部分的结构的电路图。在实施例2中，只有行选择电路20的结构与实施例1不同。其它部分的结构与实施例1基本上相同，但在后面的说明中可知，不必特别考虑关断漏泄电流来设计存取晶体管ATR、ATRr的阈值电压。
参照图7，实施例2的行选择电路与图2中示出的实施例1的行选择电路相比，其不同点在于在每一条字线WL上配置字线电压控制电路70，以代替字线电压控制电路25R。图7中也示出了与第i行的字线WLi对应的字线电压控制电路的结构。
字线电压控制电路70具有：被连接在正电压V1与字线WLi之间的晶体管开关71；被连接在接地电压GND与字线WLi之间的晶体管开关72；以及被连接在负电压V2与字线WLi之间的晶体管开关73。负电压V2由负电压发生电路80生成。晶体管开关71用P沟道型MOS晶体管构成，晶体管开关72和73用N沟道型MOS晶体管构成，
字线电压控制电路70还具有：用于控制晶体管开关71的栅电压的逻辑门74；用于控制晶体管开关72的栅电压的倒相器75；以及用于控制晶体管开关73的栅电压的逻辑门76、倒相器77和电平变换电路78。
逻辑门74将控制信号RD与行选择信号RSL(i)的NAND逻辑运算结果输出给晶体管开关71的栅。倒相器75将控制信号RD反转，供给晶体管开关72的栅。倒相器77将行选择信号RSL(i)反转。逻辑门76将被倒相器77反转了的行选择信号RSL(i)与控制信号RD的NAND逻辑运算结果输出。
电平变换电路78将逻辑门76的输出电压进行变换，输出给晶体管开关73的栅。具体地说，当逻辑门76的输出为L电平时，电平变换电路78将晶体管开关73的栅电压设定为负电压V2。响应于此，晶体管开关73被可靠地关断。另一方面，当逻辑门76的输出为H电平时，电平变换电路78将晶体管开关73的栅电压设定为正电压V1，晶体管开关73导通。再有，由于可将一般的电路结构应用于电平变换电路78，故电平变换电路78的详细说明予以省略。。
因此，在读出工作期间以外，晶体管开关72导通，字线WLi与接地电压GND连接。与此相对照，在读出工作期间，在第i行为选择行时，晶体管开关71导通，在第i行为非选择行时，晶体管开关73导通。
其结果是，在读出工作期间以外，各字线被设定为接地电压GND。在读出工作期间，选择行的字线被设定为正电压V1、非选择行的字线被设定为负电压V2。这样，在实施例2的结构中，在读出工作期间，选择行的字线和非选择行的字线以存取晶体管ATR、ATRr的源电压即接地电压GND(0[V])为基准，分别被设定为其极性互不相同的正电压V1和负电压V2。
图8是说明实施例2的数据读出时的存取晶体管的栅电压和通过电流的工作波形图。
参照图8，在读出工作期间以外，由于各字线WL被非激活，故各存取晶体管ATR、ATRr的栅电压Vg(ATR)被设定为接地电压GND。其结果是，各存取晶体管ATR、ATRr当栅-源间电压为0[V]时关断，有与阈值电压对应的关断漏泄电流Ioff流过。
如果开始数据读出工作，则在读出工作期间，选择行的字线WL被激活，存取晶体管ATR、ATRr的栅电压Vg(ATR)从接地电压GND上升到正电压V1。与此相伴随，与图6中说明过的情形一样，选择行的存取晶体管导通，该通过电流I(ATR)变成与存储单元电流相当的电流Ion。再有，有必要在考虑到存取晶体管ATR、ATRr的阈值电压后设定正电压V1。
与此相对照，由于非选择行的字线WL与负电压V2连接，故对应的存取晶体管ATR、ATRr的栅电压Vg(ATR)也被设定为负电压V2。其结果是，非选择行的存取晶体管ATR、ATRr当栅-源间电压为负时被反向偏置。由此，在读出工作期间，在非选择行的存取晶体管中生成的关断漏泄电流可受到抑制。通过形成这样的结构，即使不将存取晶体管ATR、ATRr的阈值电压设定得很大，也可抑制关断漏泄电流。一般地说，对于N沟道型MOS晶体管，如使其栅电压降低0.1V，则漏泄电流减少到约1/10。
其结果是，在非选择存储单元中生成的关断漏泄电流对通过选择位线的存储单元电流的影响可受到抑制。在生成基准电流的基准单元RMC中也能取得同样的效果。
因此，分别通过选择位线和基准位线的存储单元电流与基准电流的电流差精确地反映了选择存储单元与基准单元的电阻差，从而提高了数据读出容限。
再有，如图8所示，在读出工作时间以外，对于存取晶体管ATR的栅，形成供给接地电压GND而不是负电压V2的结构。由此，可抑制用于发生负电压V2的负电压发生电路80的功耗。
另外，在施加负电压时，各字线和存取晶体管ATR、ATRr的栅相对地容易产生与其它节点的短路电流。如果产生短路电流，则有可能产生因电源电压电平的降低引起的误工作和数据读出工作以外(特别是在待机时)的功耗的增加等的致命的缺陷。因此，通过只将负电压的供给期间限定为关断漏泄电流的抑制成为必要的读出工作期间，可兼顾数据读出容限的提高和数据读出以外时因防止短路电流的发生而导致的工作可靠性的提高。
(实施例3)
在实施例3中，说明通过存取晶体管ATR的源电压控制而抑制关断漏泄电流的结构。
图9是表示实施例3的源线电压控制电路的结构的电路图。
在实施例3的结构中，图9所示的源线电压控制电路90被配置在每一条源线SL上，在这方面与实施例1不同。其它部分的结构与实施例1基本上相同，但从以后的说明可知，无须在特别考虑到关断漏泄电流后设计存取晶体管ATR、ATRr的阈值电压。
源线电压控制电路90根据行译码器21的行选择结果，即行选择信号RSL，控制对应的源线SL的电压。在图9中也有代表性地示出了与第i行对应的源线电压控制电路的结构。
源线电压控制电路90具有：被连接在接地电压GND与源线SLi之间的晶体管开关91；以及被连接在正电压V3与源线SLi之间的晶体管开关9。晶体管开关91和92用N沟道型MOS晶体管构成。
源线电压控制电路90还具有：输出控制信号RD与行选择信号RSL(i)的NAND逻辑运算结果的逻辑门93；以及使逻辑门93的输出反转的倒相器94。逻辑门93的输出被输入到晶体管开关91的栅，倒相器94的输出被输入到晶体管开关92的栅。其结果是，晶体管开关91和92互补地通断。
因此，在读出工作期间，在对应的存储单元行为选择行的情况下，晶体管开关91导通。在读出工作期间以外以及即使是读出工作期间而对应的行为非选择行的情况下，晶体管开关92导通。
图10是说明实施例3的数据读出时的存取晶体管的栅电压和通过电流的工作波形图。
参照图10，在读出工作期间以外，与图6和图8一样，各字线WL被非激活，各存取晶体管ATR、ATRr的栅电压Vg(ATR)被设定为接地电压GND。另外，源线电压控制电路90将各源线SL与接地电压GND连接。其结果是，各存取晶体管ATR、ATRr在栅-源间电压Vgs(ATR)为0[V]时导通，流过与阈值电压对应的关断漏泄电流Ioff。
如果开始数据读出工作，则在读出工作期间，选择行的字线WL被激活，存取晶体管ATR、ATRr的栅电压Vg(ATR)从接地电压GND上升到正电压V1。在选择行中，由于源线电压控制电路90使对应的源线SL维持为接地电压GND，故栅-源间电压Vgs(ATR)变化到V1(＞0)。据此，选择行的存取晶体管与图6中说明的情况同样地导通，该通过电流I(ATR)变化为相当于存储单元电流的电流Ion。再有，有必要在考虑到存取晶体管ATR、ATRr的阈值电压后设定正电压V1。
另一方面，在读出期间，非选择行的字线WL被非激活，维持接地电压GND。在非选择行中，由于源线电压控制电路90将各源线SL与正电压V3连接，故栅-源间电压Vgs(ATR)变化到＝-V3，存取晶体管ATR、ATRr被反向偏置。即，在考虑到非激活时的字线电压后，正电压V3被设定为可使存取晶体管ATR、ATRr反向偏置的电平。据此，在读出工作期间，可抑制非选择行的存取晶体管中产生的关断漏泄电流。
这样，利用读出工作期间非选择源线的电压切换，可使存取晶体管ATR、ATRr反向偏置。据此，可抑制在读出工作期间非选择的存取晶体管ATR、ATRr中产生的关断漏泄电流。在生成基准电流的基准单元RMC中也能得到同样的效果。
通过形成这样的结构，即使不将存取晶体管ATR的阈值电压设定得很大，也可抑制关断漏泄电流，可抑制在非选择存储单元中生成的关断漏泄电流对通过选择位线的存储单元电流的影响。
因此，分别通过选择位线和基准位线的存储单元电流与基准电流的电流差精确地反映了选择存储单元与基准单元的电阻差，从而提高了数据读出容限。
另外，实施例1至3中所示的结构和它们的组合不仅是图2中所示的所谓“开放型位线结构”的存储器阵列，也可能应用于其它结构的存储器阵列。
在图11中示出了所谓“折叠型位线结构”的存储器阵列的结构，作为可应用本申请发明的存储器阵列的其它的结构例。
在图11中示出的存储器阵列结构中，多个基准单元RMC被配置为形成基准单元行12，以便共有与存储单元MC之间的存储单元列。即，存储单元MC的行(存储单元行)是独立于基准单元行12的。
基准单元RMC按照与图2中说明的情况同样地实现，具有被串联连接了的基准电阻元件TMRr和存取晶体管ATRr。再有，在设置基准单元行的结构中，由于字线WL被独立地设置在存储单元MC与基准单元RMC之间，故在将基准单元RMC与存储单元MC同样设计的基础上，即使将基准单元用的字线激活时的电压设定为与存储单元用的字线不同的电平，也可实现具有理想特性的基准单元。
分别与n个存储单元行对应地设置字线WL1～WLn和数字线DL1～DLn，与基准单元行12对应地设置基准字线WLr0、WLr1和基准源线SLr0、SLr1。再有，如已说明的那样，由于无须向基准单元RMC写入数据，故无须特别地配置与基准单元行12对应的数字线。
分别与被存储单元MC和基准单元RMC共有的m个存储单元列对应地配置位线对BLP1～BLPm。位线对BLP1～BLPm分别由互补的位线BLA1、BLB1～BLAm、BLBm构成。以下，也将位线BLA1～BLAm仅仅总称为位线BLA，将位线BLB1～BLBm仅仅总称为位线BLB。
存储单元MC与每1行的位线BLA1～BLAm和位线BLB1～BLBm中的某一方连接。属于第奇数行(例如第1行)的存储单元MC与位线BLA1～BLAm连接，属于第偶数行(例如第2行)的存储单元MC与位线BLB1～BLBm连接。
在各存储单元列中，具有将栅与基准字线WLr0连接了的存取晶体管ATRr的基准单元RMC被连接在位线BLA与基准源线SLr0之间。与此相对照，具有将栅与基准字线WLr1连接了的存取晶体管ATRr的基准单元RMC被连接在位线BLB与基准源线SLr1之间。在数据读出时的读出工作期间，基准字线WLr0在选择偶数行时被激活，基准字线WLr1在选择奇数行时被激活。
此外，在存储器阵列10的邻接区，配置了由m个存储单元列共有的数据线对DSP。数据线对DSP由互补的数据线DSA和DSB构成。读出放大器50将数据线DSA和DSB的通过电流差放大并检测，生成读出数据RDT。
列选择门CSG1～CSGm被分别对应地设置在位线BLA1、BLB1～BLAm、BLBm与数据线DLA、DLB之间，分别响应于列选择信号CS1～CSm而通断。例如，列选择门CSG1分别被连接在位线BLA1、BLB1与数据线DLA、DLB之间，各自具有响应于列选择信号CS1而通断的2个晶体管开关。
数据读出时，借助于激活选择行的字线、与选择行对应的基准字线和选择列的列选择信号，选择列的互补位线BLA和BLB经选择存储单元和对应的基准单元的各一方与选择行的源线和对应的基准源线连接。此外，选择列的互补位线BLA和BLB分别经互补数据线DSA和DSB连接到读出放大器50。因此，基于与图2所示的存储器阵列同样的原理，并且基于选择列的互补位线BLA与BLB的通过电流差，可执行数据读出。
按照这样的折返型位线结构，由于分别流过存储单元电流和基准电流的位线彼此之间接近，故噪声的影响大致相等地出现在这些位线的双方。因此，可实现数据读出容限很大的高精度的数据读出。
对于图11所示的存储器阵列结构，可将存取晶体管ATR、ATRr各自的阈值电压的设计与实施例1同样地进行。另外，对于基准字线WLr0、WLr1的每一条，与字线WL1～WLn的每一条同样，如果配置图8所示的字线控制电路，则可取得实施例2中已说明的效果。或者，对于基准源线SLr0、SLr1的每一条，与源线SL1～SLn的每一条同样，通过配置图10所示的字线电压控制电路，则可取得实施例3中已说明的效果。
再有，可使实施例1至实施例3中所示的结构相互组合而被应用。例如，将实施例1、实施例2和3的至少一方组合起来，在应用阈值电压大的MOS晶体管从物理上抑制存取晶体管的关断漏泄电流的基础上，将电压控制组合起来应用，也可形成进一步抑制关断漏泄电流的结构。或者，将实施例2和3组合起来，通过控制非选择行的存取晶体管的栅电压和源电压双方，在将阈值电压小的MOS晶体管用作存取晶体管的情况下，也可形成抑制关断漏泄电流的结构。
应该认为此次公开的实施例在全部方面都是例示性的而不是限制性的。本发明的范围不是通过上述的说明，而是通过权利要求来表示，其意图在于包含在与权利要求的范围均等的意义上和范围内的全部变更。

Claims (13)

1.一种薄膜磁性体存储器，其特征在于：
包括：
沿行和列被配置成行列状的多个存储单元；
分别与上述行对应地设置的、在包含从上述多个存储单元中被选择为数据读出对象的选择存储单元的行中有选择地被激活的多条字线；
分别与上述列对应地配置的多条位线；以及
根据多条位线中的与上述选择存储单元对应的1条位线的通过电流，生成读出数据的数据读出电路，
上述多个存储单元的每一个包含被串联连接在上述多条位线的对应的1条与固定电压之间的、电阻随存储数据而变化的磁存储器和响应于对应的位线的激活而导通的存取元件，
上述存取元件包括有与上述对应的字线连接的栅的第1场效应型晶体管，
上述第1场效应型晶体管的阈值电压比被配置在同一芯片上的其它场效应型晶体管大。
2.如权利要求1所述的薄膜磁性体存储器，其特征在于：
还具有将由上述数据读出电路生成了的上述读出数据输出到上述薄膜磁性体存储器的外部用的接口电路，
上述第1场效应型晶体管的阈值电压的绝对值被设计成与构成上述接口电路的场效应型晶体管的与阈值相同。
3.如权利要求1所述的薄膜磁性体存储器，其特征在于：
上述第1场效应型晶体管是N沟道型，
各上述字线在激活时被设定为比上述第1场效应型晶体管的上述阈值电压大的正电压，在非激活时被设定为接地电压。
4.如权利要求1所述的薄膜磁性体存储器，其特征在于：
还包括：
分别与上述行对应地设置的、在包含被选择为数据写入对象的选择存储单元的行中有选择地被激活的多条数字线；以及
分别与上述多条数字线对应地设置的多个数字线驱动电路，
各上述数字线驱动电路在激活对应地数字线的情况下具有用于供给产生数据写入磁场的数据写入电流的第2场效应型晶体管，
上述第1场效应型晶体管的阈值电压比上述第2场效应型晶体管大。
5.如权利要求1所述的薄膜磁性体存储器，其特征在于：
还包括分别与上述列对应地设置的多个位线驱动器，
各上述位线驱动器在包含被选择为数据写入对象的存储单元的列中，对于对应的位线，包含用于供给产生数据写入磁场的数据写入电流的第2场效应型晶体管，
上述第1场效应型晶体管的阈值电压的绝对值比上述第2场效应型晶体管大。
6.如权利要求1所述的薄膜磁性体存储器，其特征在于：
上述数据读出电路包含其阈值电压的绝对值比上述第1场效应型晶体管小的场效应型晶体管。
7.一种薄膜磁性体存储器，其特征在于：
包括：
沿行和列被配置成行列状的多个存储单元；
分别与上述行对应地设置的、在包含从上述多个存储单元中被选择为数据读出对象的选择存储单元的行中有选择地被激活的多条字线；
与上述多条字线对应地设置的、在数据读出期间用于分别将选择行的字线和非选择行的字线设定为第1和第2电压的多个字线电压控制电路；
分别与上述列对应地配置的多条位线；以及
根据多条位线中的与上述选择存储单元对应的1条位线的通过电流，生成读出数据的数据读出电路，
上述多个存储单元的每一个包含被串联连接在上述多条位线的对应的1条与固定电压之间的、电阻随存储数据而变化的磁存储元件和响应于对应的字线的激活而导通的存取元件，
上述存取元件包括有与上述对应的字线连接的栅的场效应型晶体管，
上述第1和第2电压以上述固定电压作为基准，其极性互不相同。
8.如权利要求7所述的薄膜磁性体存储器，其特征在于：
上述场效应型晶体管是N沟道型，
上述固定电压相当于接地电压，上述第1电压是比上述场效应型晶体管的阈值电压大的正电压，上述第2电压是负电压。
9.如权利要求7所述的薄膜磁性体存储器，其特征在于：
上述多个字线电压控制电路的每一个在上述数据读出期间以外将上述对应的字线设定为上述固定电压。
10.如权利要求9所述的薄膜磁性体存储器，其特征在于：
上述多个字线电压控制电路的每一个包含：
被耦合在上述第1电压与上述对应的字线之间的第1开关；
被耦合在上述第2电压与上述对应的字线之间的第2开关；以及
被耦合在上述固定电压与上述对应的字线之间、在上述数据读出期间以外导通的第3开关，
上述第1和第2开关在上述数据读出期间，根据对应的行是否包含上述被选择了的存储单元而互补地通断。
11.一种薄膜磁性体存储器，其特征在于：
包括：
沿行和列被配置成行列状的多个存储单元；
分别与上述行对应地设置的、在包含从上述多个存储单元中被选择为数据读出对象的选择存储单元的行中有选择地被激活的多条字线；
分别与上述行对应地设置的多条源线；
分别与上述列对应地配置的多条位线；以及
根据多条位线中的与上述选择存储单元对应的1条位线的通过电流，生成读出数据的数据读出电路，
上述多个存储单元的每一个包含被串联连接在上述多条位线的对应的1条与上述多条源线的对应的1条之间的、电阻随存储数据而变化的磁存储元件和响应于对应的字线的激活而导通的存取元件，
上述存取元件包括有与上述对应的字线连接的栅的场效应型晶体管，
还包括分别与上述多条源线对应地设置的多个源线电压控制电路，
上述多个源线电压控制电路在数据读出期间将对应的字线非激活了的源线电压切换到可对上述场效应型晶体管进行反向偏置的电平。
12.如权利要求11所述的薄膜磁性体存储器，其特征在于：
上述场效应型晶体管是N沟道型，
上述多个源线电压控制电路的每一个在上述数据读出期间对应的字线被非激活时将对应的源线设定为正电压，此外则将上述对应的源线设定为接地电压。
13.如权利要求11所述的薄膜磁性体存储器，其特征在于：
上述多个源线电压控制电路的每一个包含：
被耦合在上述正电压与对应的源线之间的第1开关；以及
被耦合在上述接地电压与上述对应的源线之间、与上述第1开关互补地导通的第2开关，
上述第2开关在上述数据读出期间而且在对应的行包含上述被选择了的存储单元时导通。
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