CN1975923A - 具有对数据进行存储的多个存储单元的半导体集成电路装置 - Google Patents

Abstract

具有对数据进行存储的多个存储单元的半导体集成电路装置。一种半导体集成电路装置，具有：多个存储单元(MC)，对数据进行存储；写入电流线(DL)，配置在存储单元(MC)的附近或者与存储单元(MC)电连接；恒流发生电路(21A)，输出电流具有温度依赖性；恒流发生电路(21B)，输出电流具有与恒流发生电路(21A)的输出电流不同的温度依赖性；合成电路(22)，对恒流发生电路(21A)的输出电流以及恒流发生电路(21B)的输出电流进行合成，并可变更输出电流的合成比例；写入电路(52)，与写入电流线(DL)连接，基于合成电路(22)所合成的电流，使写入电流在写入电流线(DL)中流过，由此，将数据写入到存储单元(MC)。

Description

具有对数据进行存储的多个存储单元的半导体集成电路装置

技术领域

本发明涉及半导体集成电路装置，特别涉及具有对数据进行存储的多个存储单元的半导体集成电路装置。

在磁随机存储装置(MRAM)中，具有TMR(隧道磁阻：TunnelingMagneto Resistive)效应的TMR元件包含在存储单元中。MRAM具有排列在位线以及数字线的交叉部分的多个存储单元。TMR元件是以磁性薄膜夹持隧道氧化膜的结构，在上下的磁性薄膜的磁矩方向为平行状态下电阻值最小，在反向平行的状态下电阻值最大。

存储单元使上下的磁性薄膜的磁矩方向为平行或者反向平行对应于“ 0”和“1”对逻辑信息进行存储。将通过数字线的驱动电流以及位线的驱动电流产生的磁场设为可充分切换磁性薄膜的磁矩方向的磁场，由此，可对存储单元进行逻辑信息的写入。在存储单元中，在上下的磁性薄膜的磁矩方向因超过某阈值的磁场而变化之前，可永久地维持逻辑信息。此外，针对存储单元的数据读出通过检测上下磁性薄膜的磁矩方向，即TMR元件的电阻值的大小来进行。

此处，作为写入电流线的数字线以及位线的驱动电流超过某阈值时，能够进行针对存储单元的数据写入，但是，若数字线或者位线的驱动电流过大，则将出现下述情形：位于与写入目标的存储单元相对应的位线以及数字线的任意一方的布线上之半选择状态的存储单元等、以及非写入目标的存储单元受到用于作用于写入目标的存储单元的磁场的影响而往往会发生误动作。

公知如下方法(例如，美国专利第6850430号公报(参照专利文献1))：对存储单元进行数据写入所需的写入电流的阈值，即数字线以及位线的驱动电流的阈值在各存储单元中存在差异，所以，对各存储单元正常地进行数据写入，即能够进行针对各存储单元的数据写入，并且为了防止非写入目标的存储单元的误动作，对写入电流进行调整。但是，一般地说，写入电流具有温度依赖性，而专利文献1记载的写入电流的调整方法中并未考虑写入电流的温度依赖性。

为了对应于这样的写入电流的温度依赖性，例如，在特开2004-185752号公报(专利文献2)中公开了如下的半导体存储装置：其具有写入电路，该写入电路供给具有温度依赖性的写入电流。

此外，特开2003-257175号公报(专利文献3)中公开了以下的半导体存储装置。即：通过向写入电流源供给温度补偿电压源电路生成的电压，由此，将写入电流源具有所希望的温度依赖性的写入电流供给存储单元。

此外，特开2004-288311号公报(专利文献4)公开了以下的半导体存储装置。即，具有：沿第一方向形成多个的字线；沿与第一方向正交的第二方向形成多个的位线；设置在字线与位线的交点并包含磁阻元件的存储单元；选择字线的行译码器；选择位线的列译码器；写入电路，分别向由行译码器以及列译码器所选择的选择字线以及选择位线供给第一写入电流以及第二写入电流，向设置在选择字线以及选择位线的交点的选择存储单元写入数据。所述写入电路使第一写入电流以及第二写入电流的电流值按照温度进行变化。

此外，在特开平7-211689号公报(专利文献5)中公开了如下的半导体存储装置。即，关于将降压电路内置而构成的DRAM，对并联配置有稳压晶体管(レギュレ一タ·トランジスタ)栅极电压控制电路的pMOS晶体管进行数字控制。但是，专利文献5的半导体集成电路不是对应于写入电流的温度依赖性的结构。

但是，一般地说，在各存储器中，除了某温度的写入电流阈值离散之外，写入电流阈值的温度依赖性也发生离散。即，若温度不同，则各存储器中的写入电流阈值的离散程度不同，也存在写入电流阈值的大小关系发生替换的情况。但是，专利文献2～4记载的半导体存储装置存在如下情况：由于各存储器的写入电流阈值的温度依赖性的离散，在与对写入电流进行调整的温度不同的温度下，不能对存储单元正常地进行数据写入。即，在专利文献2～4的结构中存在如下问题：不能对应于各存储单元中写入电流阈值的温度依赖性的离散。

发明内容

本发明的目的在于，提供一种能够对应于各存储单元中写入电流阈值的温度依赖性的离散的半导体集成电路装置。

本发明的半导体集成电路装置，具有：多个存储单元，对数据进行存储；写入电流线，配置在所述存储单元的附近或者与所述存储单元电连接；第一恒流发生电路，输出电流具有温度依赖性；第二恒流发生电路，输出电流具有与所述第一恒流发生电路的输出电流不同的温度依赖性；合成电路，对所述第一恒流发生电路的输出电流以及所述第二恒流发生电路的输出电流进行合成，并可变更所述输出电流的合成比例；写入电路，与所述写入电流线电连接，基于所述合成电路所合成的电流，使写入电流在所述写入电流线中流过，由此，将数据写入到所述存储单元。

按照本发明，能够对应于各存储单元中写入电流阈值的温度依赖性的离散。

本发明的上述以及其他的目的、特征、方面以及优点可通过参照附图进行理解的本发明的以下详细说明中获知。

附图说明

图1是表示存储单元MC的电气等效电路的图。

图2是表示存储单元MC的星形曲线的图。

图3是表示各存储单元MC的写入电流阈值的温度依赖性的图表。

图4是概要表示本发明第一实施方式的半导体集成电路装置的整体结构的图。

图5是表示本发明第一实施方式的半导体集成电路装置的数字线驱动器电路以及恒流发生部等的数据写入动作的图。

图6是表示本发明第一实施方式的半导体集成电路装置的恒流发生部结构的功能框图。

图7是表示本发明第一实施方式的半导体集成电路装置的数据存储电路结构以及数据存储电路中保存设定值的结构的功能框图。

图8是表示本发明第一实施方式的半导体集成电路装置的DA转换器结构的概要电路图。

图9(A)是表示电流IWA的特性的图表。图9(B)是表示电流IWB的特性的图表。

图10是表示本发明第一实施方式的半导体集成电路装置的合成电路20的结构的电路图。

图11是表示写入电流IWDL的特性的图表。

图12是确定本发明第一实施方式的半导体集成电路装置的写入电流的调整试验步骤的流程图。

图13是表示设定值CODE_A以及电流IWA的关系以及存储器动作试验的一例结构的图表。

图14是表示写入电流调整试验后的电流IWA、电流IWB以及写入电流IWDL的特性的图。

图15是表示本发明第1实施方式的半导体集成电路装置的数据存储电路结构的其他例子的功能框图。

图16是表示本发明第二实施方式的半导体集成电路装置的结构的功能框图。

图17是表示本发明第二实施方式的半导体集成电路装置的数据存储电路结构以及数据存储电路中保存设定值的结构的功能框图。

具体实施方式

使用附图对本发明的实施方式进行说明。并且，图中相同或者相当部分付以同一符号，不重复其说明。

第一实施方式

图1是表示存储单元MC的电气等效电路的图。

参照该图，存储单元MC包括：磁阻元件VR、N沟道MOS晶体管(存取晶体管)AT。

磁阻元件VR例如是TMR元件，串联连接在位线(写入电流线)BL以及源极线SL之间，与数字线(写入电流线)DL电磁耦合，此外，一端与位线BL电连接。存取晶体管AT的一个导通端子与磁阻元件VR的另一端电连接，另一个导通端子与源极线SL电连接，控制栅极与字线WL电连接。存储单元MC在存储单元阵列中以矩阵状配置。在以下的说明中，将位线BL延伸的方向称为列方向，将字线WL以及数字线DL延伸的方向称为行方向。

在进行数据读出时，位线BL中流过写入电流IWBL，数字线DL中流过写入电流IWDL。通过写入电流IWBL产生作为磁阻元件VR的易磁化轴EX方向的磁场，即易轴磁场，通过写入电流IWDL产生磁阻元件VR的难磁化轴HX方向的磁场，即难轴磁场。由通过写入电流IWBL以及写入电流IWDL产生的易轴磁场以及难轴磁场的合成磁场，磁阻元件VR上下的磁性薄膜的磁矩方向发生变化，磁阻元件VR的电阻值发生变化。

在进行数据读出时，存取晶体管AT导通，基于流过位线BL以及源极线SL的读出电流IR的电流量，检测存储单元MC所存储的数据。

图2是表示存储单元MC的星形曲线的图。

参照该图，星形曲线表示写入电流IWBL以及写入电流IWDL的阈值。即，在星形曲线下侧的区域写入电流IWBL以及写入电流IWDL不足，未超过阈值，故不能对存储单元进行数据写入。此外，在星形曲线的上侧区域，写入电流IWBL以及写入电流IWDL超过阈值，故对存储单元进行写入。并且，在作为跨过星形曲线的上侧以及下侧区域的区域B，写入电流IWBL以及写入电流IWDL的至少一个过大，所以，非写入目标的存储单元所存储的数据被改写。因此，区域A是写入电流不足的区域，区域B是写入电流过剩的区域，只有区域C是作为存储单元的写入电流有效的区域。

图3是表示各存储单元MC的写入电流阈值的温度依赖性的曲线图。

参照该图，MC1、MC2、MC3所示的曲线分别表示不同的存储单元MC1～MC3的写入电流阈值。存储单元MC1～MC3分别具有不同的温度依赖性。在温度Ta，在各存储单元中写入电流阈值离散，在温度Tb，相对于温度Ta，写入电流阈值离散程度不同。并且，在温度Tc，存储单元MC2以及MC3的写入电流阈值的大小关系在温度Ta以及Tb交换。

图4是表示本发明第一实施方式的半导体集成电路装置的整体结构的图。

参照该图，半导体集成电路装置100具有：包含以矩阵状配置的多个存储单元MC的存储单元阵列50；数字线驱动器电路1；行译码器3；字线驱动器电路4；接口电路(I/F)5；位线写入电流控制电路6A～6B；写入数据缓冲器7；列译码器8；列译码器9；位线选择电路10；读出放大器11；恒流发生部51。

数字线驱动器电路1、行译码器3、位线写入电流控制电路6A～6B、写入数据缓冲器7、列译码器8构成写入电路52。列译码器9、位线选择电路10、读出放大器11构成读出电路53。

半导体集成电路装置100具有对应于存储单元阵列50的各列而配置的位线BL、对应于存储单元阵列50的各行而配置的数字线DL、字线WL、源极线SL。数字线DL、字线WL以及源极线SL分别对应于存储单元阵列50的各行进行配置。

包含在存储单元MC中的磁阻元件VR配置成难磁化轴HX沿位线BL的延伸方向、而易磁化轴EX沿与位线BL正交的方向。字线WL以及源极线SL沿易磁化轴EX的方向配置。

行译码器3对通过结构电路5接收的X地址信号XA进行译码，生成指定选择行的行选择信号。列译码器8～9对通过接口电路5所接收的Y地址信号YA进行译码，生成指定选择列的列选择信号。

在数字线DL一侧配置数字线驱动器电路1，数字线DL的另一侧与电源电位连接。数字线驱动器电路1在进行数据读出时基于从行译码器3接收的行选择信号向对应于选择行配置的数字线DL供给写入电流IWDL。因此，在数据读出时，在数字线DL中，与写入数据的逻辑电平无关地从电源电位向数字线驱动器电路1的方向流过写入电流IWDL。

字线驱动器电路4在数据读出时基于来自行译码器3的行选择信号将对应于选择行而配置的字线WL驱动为选择状态。为了简化附图，该图中未示出从行译码器3向字线驱动器电路4传送的行选择信号的路径。

与位线BL两侧对置地配置位线写入电流控制电路6A以及6B。写入数据缓冲器7基于经由接口电路5从外部接收的数据WD，向位线写入电流控制电路6A以及6B输出互补的写入数据。

位线写入电流控制电路6A以及6B在数据写入时基于从列译码器8接收的列选择信号，在对应于从写入数据缓冲器7接收的写入数据的逻辑电平的方向向对应于选择列的位线BL供给写入电流IWBL。通过配置在存储单元阵列50上的列选择信号线对位线写入电流控制电路6A以及6B供给来自列译码器8的列选择信号。但是，在该图中，为了简化附图，未示出向位线写入电流控制电路6B传送的列选择信号的路径。

在位线BL的两侧配置位线写入电流控制电路6A以及6B，从写入数据缓冲器7传送互补的写入数据，由此，在对应于选择列的位线BL中，在对应于写入数据的逻辑电平的方向流过写入电流IWBL。

相对于位线BL设置基于来自列译码器9的列选择信号来选择位线的位线选择电路10。该位线选择电路10在数据读出时选择对应于选择列的位线BL，并连接到读出放大器11。

读出放大器11对流过位线BL以及源极线SL的读出电流IR进行检测，将基于检测结果生成的内部读出数据RD经由接口电路5向外部输出，并作为读出数据。

接口电路5是为了取得与外部装置的信号规格的匹配性而设置的，包含输入输出缓冲器。

图5是表示本发明第一实施方式的半导体集成电路装置的数字线驱动器电路以及恒流发生部等的数据写入动作的图。参照该图，数字线驱动器电路1包含多个选择晶体管ST。

选择晶体管ST对应于数字线DL进行配置。基于行译码器3输出的行选择信号，对应于选择行的选择晶体管ST变为导通状态。

恒流发生部51向对应于导通状态的选择晶体管ST的数字线DL供给写入电流IWDL。

图6是表示本发明第一实施方式的半导体集成电路装置的恒流发生部结构的功能框图。

参照该图，恒流发生部51包含：(第一)恒流发生电路21A、(第二)恒流发生电路21B、合成电路22、数据存储电路23C。恒流发生电路21A包含数据存储电路23A、DA(数模)转换器24A。恒流发生电路21B包含数据存储电路23B、DA转换器24B。

DA转换器24A基于数据存储电路23A保存的设定值CODE_A(第一设定值)向合成电路22供给电流IWA。DA转换器24B基于数据存储电路23B保存的设定值CODE_B(第二设定值)向合成电路22供给电流IWB。此处，电流IWA以及电流IWB具有温度依赖性，此外，电流IWA以及电流IWB的温度依赖性不同。

合成电路22基于数据存储电路23C保存的设定值CODE_MIX(第三设定值)来变更合成比例。并且，合成电路22以对应于设定值CODE_MIX的合成比例来合成电流IWA以及电流IWB，并将所合成的电流作为写入电流IWDL进行输出。

在本发明第一实施方式的半导体集成电路装置中，将电流IWA、电流IWB以及合成比例的设定值保存在数据存储电路23A～数据存储电路23C。通过这样的结构，将后述的调整试验中得到的各设定值存储在半导体集成电路装置100内部，半导体集成电路装置100自身可对应于每个半导体集成电路装置100的离散。即，在安装半导体集成电路装置100的装置侧不需要对应于半导体集成电路装置的离散的结构。

并且，数字线驱动器电路1不限于将合成电路22的输出电流作为写入电流IWDL供给到数字线DL的结构，也可以是基于合成电路22的输出电流向数字线DL供给写入电流IWDL的结构。例如，可以是如下结构：数字线驱动器电路1对合成电路22的输出电流进行放大，将具有合成电路22的输出电流的两倍的电流作为写入电流IWDL进行输出。

图7是表示在本发明第一实施方式的半导体集成电路装置的数据存储电路的结构以及数据存储电路中保存设定值的结构的功能框图。

参照该图7，数据存储电路23A包含选择电路31、数据保持电路32。

首先，对写入电流IWDL的调整试验时的数据存储电路23A的动作进行说明。此时，表示调整试验时的测试模式切换信号以及测试信号TINA经由接口电路5从半导体集成电路装置100外部的未图示的测试装置进行输入。

选择电路31在测试模式切换信号表示调整试验时将测试信号TINA作为设定值CODE_A向DA转换器24A进行输出。并且，可以是使用半导体集成电路装置100的通用端子来输入测试模式切换信号、测试信号TINA以及后述的测试信号TINB～TINC的结构，也可以是使用对存储单元MC进行数据写入以及数据读出用的输入输出端子进行输入的结构。

若测试试验结束，则未图示的测试装置使写入模式信号从禁止逻辑变更为启动逻辑，通过接口电路5向写入电路52输出。

写入电路52接收启动逻辑的写入模式信号，将从未图示的测试装置输出的、对应于调整试验结果的测试信号TINA写入到设定值保存用的存储单元MC。此处，设定值保存用的存储单元MC是存储单元阵列50所包含的多个存储单元MC中的任意一个或者多个存储单元MC。

然后，对通常时的数据存储电路23A的动作进行说明。此时，将表示通常时的测试模式切换信号从外部进行输入。

半导体集成电路装置100接通电源后，从外部输入芯片复位信号。

读出电路53在经由接口电路5接收的芯片复位信号的上升沿或者下降沿的定时，对设定值保存用的存储单元MC进行数据读出，将内部读出数据RD向数据保持电路32输出。

数据保持电路32保持从读出电路53接收的内部读出数据RD，并向选择电路31输出。

选择电路31在经由接口电路5接收的测试模式切换信号表示通常时的情况下，将从数据保持电路32接收的内部读出数据RD作为CODE_A向DA转换器24A输出。

数据存储电路23B～23C与数据存储电路23A是相同的结构，因为将测试信号TINA以及设定值CODE_A分别置换为测试信号TINB～TINC以及设定值CODE_B～CODE_C即可，所以，此处不重复说明。

通过在存储单元阵列50中准备设定值保存用的存储单元MC的结构，从而除了存储单元阵列50以外不需要另外再具有非易失地对数据进行存储的电路，可防止半导体集成电路装置100的规模增大以及控制复杂化。

此外，通过数据保持电路32保持设定值的结构，不需要在每次针对存储单元进行数据写入时从设定值保存用的存储单元MC中读出设定值，可谋求提高写入速度。特别是，对于针对MRAM等存储单元的数据读出时间比针对寄存器等的数据保持电路的读出时间长很多的半导体集成电子路装置来说，提高数据写入速度的效果较明显。

图8是表示本发明第一实施方式的半导体集成电路装置的DA转换器结构的概要电路图。

参照该图，DA转换器24包含N沟道MOS晶体管N1～N2、P沟道MOS晶体管P1～P3、可变电阻(第一电阻)R1、固定电阻(第二电阻)R2。

P沟道MOS晶体管P1的漏极与P沟道MOS晶体管P1～P3的栅极、N沟道MOS晶体管N1的漏极相连接。

P沟道MOS晶体管P2的漏极与N沟道MOS晶体管N2的漏极以及栅极、N沟道MOS晶体管N1的栅极相连接。

N沟道MOS晶体管N2的源极上串联连接固定电阻R2以及可变电阻R1。

P沟道MOS晶体管P1～P3的源极连接电源电位。N沟道MOS晶体管N1的源极以及可变电阻R1的一端连接接地电位。

固定电阻R2是具有温度依赖性的电阻体，按照温度改变电阻值。可变电阻R1基于从数据存储电路23A接收的设定值CODE_A来改变电阻值。

P沟道MOS晶体管P2以及N沟道MOS晶体管N2的漏极电流ID的电流值由可变电阻R1以及固定电阻R2的电阻值确定。即，漏极电流ID具有对应于固定电阻R2的温度依赖性的温度依赖性，并且，通过改变设定值CODE_A来改变漏极电流ID的电流值。

通过N沟道MOS晶体管N1～N2和P沟道MOS晶体管P1～P3构成的电流镜电路，具有与漏极电流大致相同的电流值的电流成为P沟道MOS晶体管P3的漏极电流，即成为电流IWA。

DA转换器24B是与DA转换器24A相同的结构，在该图中，将电流IWA以及设定值CODE_A置换为电流IWB以及设定值CODE_B进行说明即可，故此处不重复说明。

在本发明第一实施方式的半导体集成电路装置中，例如，在DA转换器24A中使固定电阻R2具有负的温度依赖性，在DA转换器24B中使固定电阻R2具有正的温度依赖性。

图9A是表示电流IWA的特性的曲线图。图9B是表示电流IWB的特性的曲线图。

参照该图A以及B，恒流发生电路21A的输出电流IWA具有负的温度依赖性，使设定值CODE_A在0～31之间变更，由此，将电流IWA的电流值变更为32级。此外，恒流发生电路21B的输出电流IWB具有负的温度依赖性，使设定值CODE_B在0～31之间变更，由此，将电流IWB的电流值变更为32级。

图10是表示本发明第一实施方式的半导体集成电路装置的合成电路22的结构的电路图。

参照该图，合成电路22包括N沟道MOS晶体管N 3～N6、P沟道MOS晶体管P4～P6、N沟道MOS晶体管部N11～N12、开关电路部61。开关电路部61包括开关电路41～42。

N沟道MOS晶体管N3的漏极与DA转换器24A的P沟道MOS晶体管P3的漏极连接。即，DA转换器24A的输出电流IWA成为N沟道MOS晶体管N3的漏极电流。

N沟道MOS晶体管部N11包括例如31个N沟道MOS晶体管(第一晶体管)，各N沟道MOS晶体管与N沟道MOS晶体管N3构成电流镜电路。即，各N沟道MOS晶体管输出对应于DA转换器24A的输出电流IWA的电流，例如与电流IWA大致相同的电流值的电流。

N沟道MOS晶体管N4的漏极与DA转换器24B的P沟道MOS晶体管P3的漏极相连接。即，DA转换器24B的输出电流IWB成为N沟道MOS晶体管N4的漏极电流。

N沟道MOS晶体管部N12包括例如31个N沟道MOS晶体管(第二晶体管)，各N沟道MOS晶体管与N沟道MOS晶体管N4构成电流镜电路。即，各N沟道MOS晶体管输出对应于DA转换器24B的输出电流IWB的电流，例如与电流IWB大致相同的电流值的电流。

开关电路61基于从数据存储电路23C接收的设定值CODE_MIX，选择31个N沟道MOS晶体管部N11以及N沟道MOS晶体管部N12所包含的N沟道MOS晶体管，并联连接所选择的31个N沟道MOS晶体管的输出。

更详细地说，开关电路41在从数据存储电路23C接收的设定值CODE_MIX为n(n是0以上31以下的自然数)时，选择n个N沟道MOS晶体管部11所包含的N沟道MOS晶体管，并连接所选择的N沟道MOS晶体管的漏极和P沟道MOS晶体管P4的漏极。此外，开关电路42基于从数据存储电路23C接收的设定值CODE_MIX，选择(31-n)个N沟道MOS晶体管部N12所包含的N沟道MOS晶体管，并连接所选择的N沟道MOS晶体管和P沟道MOS晶体管P5的漏极。

P沟道MOS晶体管P6与P沟道MOS晶体管P4～P5构成电流镜电路，向N沟道MOS晶体管N5的漏极输出与开关电路41～42所选择的N沟道MOS晶体管的输出电流的合成电流相对应的电流。

N沟道MOS晶体管N5～N6构成电流镜电路，N沟道MOS晶体管N6输出与P沟道MOS晶体管P6的输出电流相对应的电流作为写入电流IWDL。

图11是表示写入电流IWDL的特性的曲线图。

参照该图，若将写入电流IWDL的电流值记为IWDL、将DA转换器24A的输出电流IWA的电流值记为IWA、将DA转换器24B的输出电流IWB的电流值记为IWB、设从数据存储电路23C接收的设定值CODE_MIX为n(n是0以上31以下的自然数)，则IWDL可由下式表示。

IWDL＝n×IWA+(31-n)×IWB…(1)

在n＝31时，根据式(1)，IWDL＝31×IWA，即，写入电流IWDL的电流值是电流IWA的31倍，写入电流IWDL具有与电流IWA相同的温度特性。

在n＝0时，根据式(1)，IWDL＝31×IWB，即，写入电流IWDL的电流值是电流IWB的31倍，写入电流IWDL具有与电流IWB相同的温度特性。

在1≤n≤30时，写入电流IWDL的温度依赖性按照根据式(1)中IWA以IWB的比例变化，写入电流IWDL的温度依赖性以具有电流IWA的温度依赖性和电流IWB的温度依赖性之间的斜率的曲线来表示。

因此，通过变更设定值CODE_MIX来变更合成电路22的电流IWA和电流IWB的合成比例，能够在电流IWA和电流IWB的斜率范围内任意设定写入电流IWDL的温度依赖性。

并且，N沟道MOS晶体管部N11～N12制作成包含31个N沟道MOS晶体管的结构，但是，N沟道MOS晶体管部N11～N12若是分别包含两个以上的N沟道MOS晶体管的结构，则根据式(1)可选择三种以上写入电流IWDL的温度依赖性，所以，可达到本发明的目的。

图12是确定本发明第一实施方式的半导体集成电路装置的写入电流的调整试验步骤的流程图。

首先，未图示的测试装置将表示调整试验时的测试模式切换信号向半导体集成电路装置输出。此外，测试装置将表示0的测试信号TINA、以及表示31的测试信号TINC向半导体集成电路装置100输出。

数据存储电路23A的选择电路31因为经由接口电路5接收的测试模式切换信号表示调整试验时，故将经由接口电路5接收的测试模式切换信号TINA所表示的0作为设定值CODE_A向DA转换器24A输出(S1)。

DA转换器24A输出与作为0的设定值CODE_A相对应的电流IWA。

数据存储电路23C的选择电路31因为经由接口电路5接收的测试模式切换信号表示调整试验时，所以，将经由接口电路5接收的测试模式切换信号TINC所表示的31作为设定值CODE_MIX向合成电路22输出(S2)。

对于合成电路22来说，因为设定值CODE_MIX是31，故具有从DA转换器24A输出的电流IWA的31倍的电流值，并且，将与电流IWA相同的温度依赖性的电流作为写入电流IWDL进行输出。在数据写入时将该写入电流IWDL供给到对应于选择行的数字线DL。通过这样的结构，可成为写入电流IWDL只依赖于恒流发生电路21A的输出电流IWA的状态。

然后，测试装置在温度T1(第一温度)的条件下进行存储动作试验，即，控制写入电路52以及读出电路53，在温度T1下，为了正常地对存储单元MC进行数据写入，对应该流过数字线DL的写入电流IWDL的电流值(第一写入电流值)进行检测(S3)。

更详细地说，测试装置将写入模式信号从禁止逻辑变为启动逻辑，通过接口电路5向写入电路52输出。此外，测试装置从存储单元阵列50中选择一个写入目标地存储单元MC，经由接口电路5将表示所选择的存储单元MC的地址信号输出到写入电路52。此外，测试装置经由接口电路5将写入测试用数据输出到写入电路52。

写入电路52接收启动逻辑的写入模式信号，并对写入目标的存储单元进行写入测试用数据的写入。

其次，测试装置控制读出电路53，对存储单元阵列50所包含的所有的存储单元MC进行数据读出。

并且，测试装置可正常地进行数据写入，即，可从写入目标的存储单元MC读出写入测试用数据，并且，确认没有误改写非写入目标的存储单元MC所保存的数据。

测试装置在将存储单元阵列50包含的所有的存储单元MC分别作为写入目标的存储单元MC的情况下进行所述确认，若确认对所有的存储单元MC均能够正常地进行数据写入，则判断为0可作为设定值CODE_A来使用。另一方面，测试装置在将至少一个存储单元MC作为写入目标的情况下，若确认没有正常进行数据写入，则判断为0不能作为设定值CODE_A来使用。通过这样的结构，可得到对应于存储单元阵列50所包含的所有存储单元MC的离散的最佳设定值。

测试装置在对所有可获得设定值CODE_A的值不进行存储动作试验的情况下(S4中的NO)，对当前的设定值CODE_A加1(S5)，再次进行存储动作试验(S3)。

另一方面，测试装置在对所有可获得设定值CODE_A的值完成了存储动作试验的情况下(S4中的YES)，从判断为可使用的设定值CODE_A中选择一个设定值CODE_A(S6)。以下，将所选择的设定值CODE_A记为X。

并且，测试装置对应于所选择的设定值CODE_A测定恒流发生电路21A所输出的电流IWA。例如，恒流发生电路21A从半导体集成电路装置100的端子向外部输出电流IWA，由此，测试装置可对电流IWA进行测定。

图13是表示设定值CODE_A以及电流IWA的关系以及存储单元动作试验的一例结果的曲线图。

参照该图，恒流发生电路21A的输出电流IWA与设定值CODE_A存在比例关系。设定值CODE_A为0～3时，写入电流IWBL以及写入电流IWDL不足，未超过阈值，即，相当于图2的区域A，故不能对写入目标的存储单元MC写入用于写入测试的数据。因此，测试装置判断为0～3的设定值CODE_A不能使用。

此外，设定值CODE_A为6以上的情况下，写入电流IWBL以及写入电流IWDL的至少一个过大，即，相当于图2的区域B，所以，导致非写入目标的存储单元所存储的数据被改写。因此，测试装置判断为6以上的设定值CODE_A不可使用。

另一方面，设定值CODE_A为4～5时，因为相当于图2的区域C，故能够向写入目标的存储单元MC写入用于写入测试的数据，并且，非写入目标的存储单元MC所保存的数据不能被改写。因此，测试装置判断为可使用4～5作为设定值CODE_A。

此时，测试装置将选择判断为可使用的设定值CODE_A的4以及5中的任意一个，但是，判断为可使用的设定值CODE_A为3个以上时，考虑半导体集成电路装置的温度依赖性等的各种离散，选择可使用范围的中央附近的值的结构较理想。

参照图12，测试装置将表示0的测试信号TINB以及表示0的测试信号TINC向半导体集成电路装置100输出。

存储电路23B的选择电路31因为经由接口电路5接收的测试模式切换信号表示调整试验时，因此，将经由接口电路5接收的测试信号TINB所表示的0作为设定值CODE_B输出到DA转换器24B(S7)。

DA转换器24B输出与作为0的设定值CODE_B相对应的电流IWB。

数据存储电路23C的选择电路31因为经由接口电路5接收的测试模式切换信号表示调整试验时，因而，将经由接口电路5接收的测试模式切换信号TINC所表示的0作为设定值CODE_MIX向合成电路22输出(S8)。

对于合成电路22来说，因为设定值CODE_MIX是0，所以，其电流值是从DA转换器24B输出的电流IWA的31倍，并且，将与电流IWB具有相同的温度依赖性的电流作为写入电流IWDL进行输出。通过这样的结构，可成为写入电流IWDL只依赖于恒流发生电路21B的输出电流IWB的状态。

然后，测试装置对应于测试信号TINB测定恒流发生电路21B输出的电流IWB。

在测试装置中，测试信号TINB逐一增加，并检索所测定的电流IWB与对应于所选择的设定值CODE_A的恒流发生电路21A的输出电流IWA相同的电流值，即设定值CODE_B。

并且，测试装置选择一个与对应于所选择的设定值CODE_A的恒流发生电路21A的输出电流IWA相同电流值的设定值CODE_B(S9)。以下将所选择的设定值CODE_B记为Y。

并且，测试装置可以采用如下结构：在不存在与对应于所选择的设定值CODE_A的恒流发生电路21A的输出电流IWA完全相同的电流值，即设定值CODE_B时，选择一个与对应于所选择的设定值CODE_A的恒流发生电路21A的输出电流IWA最接近的电流值，即设定值CODE_B。

此外，测试装置可以采用如下结构：与检测可使用的设定值CODE_A的情况相同，对所有可获得设定值CODE_B的值进行存储动作试验，由此，选择一个设定值CODE_B。

然后，测试装置在恒流发生电路21A以及恒流发生电路21B中设定所选择的设定值CODE_A以及设定值CODE_B。具体地说，测试装置将表示所选择的设定值CODE_A的测试信号TINA以及表示设定值CODE_B的测试信号TINB向半导体集成电路装置100输出(S10)。

并且，测试装置在合成电路22中设定0作为设定值CODE_MIX(S11)。

然后，测试装置在比温度T1高的温度T2(第二温度)的条件下进行存储动作试验，即，控制写入电路52以及读出电路53，在温度T2下，为了正常地对存储单元MC进行数据写入，对应该流过数字线DL的写入电流IWDL的电流值(第二写入电流值)进行检测。并且，存储动作试验的详细情况与检测可使用的设定值CODE_A的情况相同，故此处不重复说明。

测试装置在将存储单元阵列50包含的所有的存储单元MC分别作为写入目标的存储单元MC的情况下进行存储动作试验，确认对所有的存储单元MC均能正常地进行数据写入，则判断为0可作为设定值CODE_MIX使用。另一方面，将至少一个存储单元MC作为写入目标的情况下，确认不能正常进行数据写入，则判断为0不能作为设定值CODE_MIX使用(S12)。

另一方面，测试装置在对所有可获得设定值CODE_MIX的值完成了存储动作试验的情况下(S13中的YES)，从判断为可使用的设定值CODE_MIX中选择一个设定值CODE_MIX(S15)。

而且，优选如下结构：判断为可使用的设定值CODE_MIX有多个的情况下，与检测可使用的设定值CODE_A的情况相同，考虑半导体集成电路装置的温度依赖性等的各种离散，选择可使用范围的中央附近的值。

并且，测试装置在向数据存储电路23A～23C输出表示所选择的设定值CODE_A、设定值CODE_B以及设定值CODE_MIX的测试信号TINA～TINC的状态下，将写入模式信号从禁止逻辑变更为启动逻辑，并向写入电路52输出。

写入电路52接收启动逻辑的写入模式信号，将从测试装置输出的测试信号TINA～TINC所表示的值CODE_A、设定值CODE_B以及设定值CODE_MIX写入到设定值保存用的存储单元MC。

图14是表示写入电流调整试验后的电流IWA、电流IWB以及写入电流IWDL的特性的图。

参照该图，在温度T1下，对应于设定值CODE_A＝X的电流IWA以及对应于设定值CODE_B＝Y的电流IWB为相同的电流值。因此，即使根据式(1)改变n的值即设定值CODE_MIX，温度T1下的写入电流IWDL的电流值IWDL1也不改变而是固定值。

在温度T2下，因为电流IWA以及电流IWB的温度依赖性不同，所以，对应于设定值CODE_A＝X的电流IWA以及对应于设定值CODE_B＝Y的电流IWB为不同的电流值。因此，根据式(1)改变n的值即设定值CODE_MIX，则温度T2下的写入电流IWDL的电流值IWDL2将发生变化。

根据这样的结构，在温度T1下与合成电路22的合成比例无关地供给能够对存储单元MC正常进行数据写入的写入电流IWDL，并且，可改变合成电路22的合成比例以便可在温度T2下对存储单元MC正常进行数据写入，所以，不只是温度T1，至少在温度T1～温度T2的范围内使写入电流IWDL具有能够对存储单元MC正常进行数据写入的温度依赖性。

但是，在专利文献2～4记载的半导体存储装置中，存在不能对应于各存储单元的写入电流阈值的温度依赖性离散的问题。但是，在本发明第一实施方式的半导体集成电路装置中，具有彼此不同的温度依赖性的恒流发生电路21A～21B、和对恒流发生电路21A～21B的输出电流IWA～IWB进行合成并可改变输出电流IWA～IWB的合成比例的合成电路，例如，进行图12所示的写入电流IWDL的调整，由此，能够使写入电流IWDL不仅在特定的温度而且在预定的温度范围内能够对存储单元正常进行数据写入的温度依赖性。因此，在本发明第一实施方式的半导体集成电路装置中，可对应于各存储单元的写入电流阈值的温度依赖性的离散。

此处，在MRAM等存储单元MC包含磁阻元件VR的结构的半导体集成电路装置中，如图2所示，若写入电流过大，则存在非写入目标的存储单元受到对写入目标的存储单元进行作用的磁场的影响而进行误动作的情况，故写入电流存在上限，为了对应于写入电流阈值的离散，不能只采用使写入电流变大的方法。因此，本发明特别对存储单元MC是包含磁阻元件VR结构的MRAM等很有效。

并且，在本发明第一实施方式的半导体集成电路装置中，制作成数字线驱动器电路1对应于流过数字线DL的写入电流IWDL的阈值离散的结构，但是，并不限于此。若是半导体集成电路装置的数据写入中使用的电流，则可应用本发明。例如，半导体集成电路装置可制作成如下的结构：具有写入电流IWBL用的恒流发生部，位线写入电流控制电路6A～6B基于恒流发生部的输出电流向对应于选择列的位线BL供给写入电流IWBL。此外，也适用于在TMR元件中直接流过电流、通过电子具有的旋转(方向)的作用使上下磁性薄膜的磁矩方向发生反转的旋转磁化反转法的写入电流，即旋转注入电流。

此外，在本发明第一实施方式的半导体集成电路装置中，制作成恒流发生电路21A的输出电流IWA具有负的温度依赖性，而恒流发生电路21B的输出电流IWB具有正的温度依赖性的结构，但是，并不限于此。即使是电流IWA以及电流IWB任意一个具有正的温度依赖性或者任意一个具有负的温度依赖性的结构，若电流IWA以及电流IWB的温度依赖性不同，就能够在电流IWA以及电流IWB的斜率范围内任意设定写入电流IWDL的温度依赖性，故可实现本发明的目的。

此外，在本发明第一实施方式的半导体集成电路装置中，制作成恒流发生部51具有恒流发生电路21A～21B的结构，但是，并不限于此。也可以制作成具有三个以上输出温度依赖性不同的电流的恒流发生电路，并基于所设定的合成比例对这些输出电流进行合成的结构。

此外，本发明第一实施方式的半导体集成电路装置采用了只具有一个恒流发生部51的结构，但是，并不限于此。可以制作成将存储单元阵列50分割为多个块、对应于各块具有多个恒流发生部的结构。通过采用这样的结构，可按每个块进行电流IWA、电流IWB以及合成比例的设定，故存储单元阵列50所包含的各存储单元MC离散较大时，也能够更可靠地得到对各存储单元MC正常进行数据写入的设定值。此外，可缩短数据写入电流的调整试验所需要的时间。

此外，在本发明第一实施方式的半导体集成电路装置中，制作成存储单元MC包含磁阻元件VR的结构，但是，并不限于此。即使不是磁阻元件，若采用具有可由于流过写入电流而改写存储数据之存储单元的半导体集成电路装置，则亦可应用本发明。

此外，在本发明第一实施方式的半导体集成电路装置中，制作成存储单元MC是非易失地存储数据的结构，但是，并不限于此。也可以将本发明应用于DRAM(Dynamic Random Access Memory：动态随机存取存储器)以及SRAM(Static Random Access Memory：静态随机存取存储器)等易失性存储器中。

此外，在本发明第一实施方式的半导体集成电路装置中，测试装置制作成一边变更设定值一边检测可对存储单元MC正常进行数据写入的写入电流IWDL的电流值的结构，但是，并不限于此。测试装置首先控制写入电路52以及读出电路53，在温度T1下，检测可对存储单元MC正常进行数据写入的写入电流IWDL的电流值，然后，控制恒流发生电路21A～21B，对与所检测出的电流值相对应的设定值CODE_A以及设定值CODE_B进行检测。并且，测试装置也可以是如下结构：控制写入电路52以及读出电路53，在温度T2下，检测可对存储单元MC正常进行数据写入的写入电流IWDL的电流值，然后，控制合成电路22，对与所检测出的电流值对应的设定值CODE_MIX进行检测。

此外，在本发明第一实施方式的半导体集成电路装置中，测试装置是存在于半导体集成电路装置100外部的装置，但是，并不限于此。半导体集成电路装置可制作成例如包含作为BIST(Built In SelfTest：内建自测)电路的测试装置的结构。

数据存储电路的变形例

然后，使用附图对本发明第一实施方式的半导体集成电路装置的数据存储电路的变形例进行说明。

图15是表示本发明第一实施方式的半导体集成电路装置的数据存储电路的另一例结构的功能框图。

参照该图，数据存储电路23A包含选择电路31、数据保持电路32、熔断器部33。

熔断器部33保存设定值CODE_A。更详细地说，熔断器部33包含例如数目对应于设定值CODE_A的位数的熔断器。各熔断器可通过激光照射被熔断，未熔断状态以及熔断状态对应于数据“0”以及“1”。并且，熔断器可以流过高电流而被熔断。此外，不限于熔断器，可以通过如ROM(Read Only Memory：只读存储器)那样破坏包含在内部的绝缘体来实现电导通。

数据保持电路32保持与熔断器部33所包含的各熔断器的熔断状态相对应的数据，并向选择电路31输出。

选择电路31在经由接口电路5接收的测试模式切换信号表示调整试验时的情况下，将经由接口电路5接收的测试信号TINA作为设定值CODE_A向DA转换器24A输出。

选择电路31在经由接口电路5接收的测试模式切换信号表示通常时的情况下，将从时间保持电路32接收的数据作为设定值CODE_A向DA转换器24A输出。

并且，此时，通过操作者向熔断器部33的一个或者多个熔断器照射激光来保存图12所示的写入电流IWDL的调整试验中测试装置所选择的设定值CODE_A。这样，通过具有对设定值进行非易失性地保存，能够稳定且可靠地保存设定值。

其他的结构以及动作与图7所示的数据存储电路相同，故此处不重复说明。此外，数据存储电路23B～23C是与数据存储电路23A相同的结构，只要将测试信号TINA以及设定值CODE_A分别置换为测试信号TINB～TINC以及设定值CODE_B～CODE_C进行说明即可，故此处不重复说明。

然后，使用附图对本发明的其他实施方式进行说明。并且，对图中相同或相当部分付以同一符号，不重复其说明。

第二实施方式

本实施方式相对于第一实施方式的半导体集成电路装置，涉及追加有进行写入电流的调整试验的控制电路的半导体集成电路装置。以下说明的内容以外的结构以及动作与第一实施方式的半导体集成电路装置相同。

图16是表示本发明第二实施方式的半导体集成电路装置的结构的功能框图。

参照该图，半导体集成电路装置200例如是MCU(MicroController Unit：微控制器单元)。半导体集成电路装置200具有例如作为MRAM的半导体集成电路装置100、MCU核心(控制电路)101、接口电路102、外围功能电路103～104。各块以总线A相互连接。

MCU核心101控制MCU200中的各块。通过接口电路102与MCU200外部进行地址以及数据的收发。外围功能电路103～104是实现ROM、以及RAM等存储器以及计时器等功能的电路。

MCU核心101控制MRAM100，进行MRAM100等的写入电流IWDL的调整试验。

该调整试验的MCU核心101的动作与图12所示的写入电流IWDL的调整试验的测试装置的动作相同，故此处不重复说明。

图17是表示本发明第二实施方式的半导体集成电路装置中的数据存储电路的结构以及数据存储电路中保存设定值的结构的功能框图。

在写入电流IWDL的调整试验时，MCU核心101经由总线A将表示调整试验时的测试模式切换信号以及测试信号TINA向MRAM100输出。

若写入电流IWDL的调整试验结束，则MCU核心101将写入模式信号从禁止逻辑变换为启动模式，并通过总线向MRAM100的写入电路52输出。

通常时，MCU核心101经由总线A将表示通常时的测试模式切换信号向MRAM100输出。此外，半导体集成电路装置100一旦接通电源，芯片复位信号便从外部直接或者经由MCU核心101输入。

数据存储电路23B～23C与数据存储电路23A结构相同，将测试信号TINA以及设定值CODE_A分别置换为测试信号TINB～TINC以及设定值CODE_B～CODE_C进行说明即可，故此处不重复说明。

如上所述，在本发明第二实施方式的半导体集成电路装置中，相对于第一实施方式的半导体集成电路装置，可不使用特别的装置而自动地进行写入电流IWDL的调整测试，故可谋求调整试验用的设备的简化以及试验时间的缩短，并可减少试验成本。

此外，在第一实施方式的半导体集成电路中，恒流发生电路21A需要从半导体集成电路装置100的端子向外部输出电流IWA并测定电流IWA以及电流IWB，但是，本发明第二实施方式的半导体集成电路装置中，MCU核心101在半导体集成电路装置200的内部对电流IWA以及电流IWB进行测定，并可谋求调整试验用设备的简化。

Claims (10)

1.一种半导体集成电路装置，具有：

多个存储单元，对数据进行存储；

写入电流线，配置在所述存储单元的附近或者与所述存储单元电连接；

第一恒流发生电路，输出电流具有温度依赖性；

第二恒流发生电路，输出电流具有与所述第一恒流发生电路的输出电流不同的温度依赖性；

合成电路，对所述第一恒流发生电路的输出电流以及所述第二恒流发生电路的输出电流进行合成，并可变更所述输出电流的合成比例；

写入电路，与所述写入电流线电连接，基于所述合成电路所合成的电流，使写入电流在所述写入电流线中流过，由此，将数据写入到所述存储单元。

2.如权利要求1记载的半导体集成电路装置，其中

所述半导体集成电路装置还具有保存第一～第三设定值的数据存储电路，

所述第一恒流发生电路进一步基于所述第一设定值变更输出电流值，

所述第二恒流发生电路进一步基于所述第二设定值变更输出电流值，

所述合成电路基于所述第三设定值变更所述合成比例。

3.如权利要求2记载的半导体集成电路装置，其中

所述数据存储电路是所述多个存储单元中的任意一个或者多个存储单元。

4.如权利要求3记载的半导体集成电路装置，其中

所述半导体集成电路装置还具有：从所述存储单元中读出所述第一～第三设定值的读出电路、以及对所述读出电路所读出的所述第一～第三设定值进行保持的数据保持电路，

所述第一恒流发生电路基于所述数据保持电路所保持的所述第一设定值变更输出电流值，

所述第二恒流发生电路基于所述数据保持电路所保持的所述第二设定值变更输出电流值，

所述合成电路基于所述数据保持电路所保持的所述第三设定值变更所述合成比例。

5.如权利要求4记载的半导体集成电路装置，其中

所述半导体集成电路装置是MRAM。

6.如权利要求2记载的半导体集成电路装置，其中

所述数据存储电路非易失性地保存所述第一～第三设定值。

7.如权利要求6记载的半导体集成电路装置，其中

所述数据存储电路包含对应于所述第一～第三设定值的可熔断的第一～第三熔断器，

所述第一恒流发生电路基于所述第一熔断器的熔断状态变更输出电流值，

所述第二恒流发生电路基于所述第二熔断器的熔断状态变更输出电流值，

所述合成电路基于所述第三熔断器的熔断状态变更所述合成比例。

8.如权利要求2记载的半导体集成电路装置，其中

所述第一恒流发生电路以及所述第二恒流发生电路的至少一个包括：

输出电流的晶体管；

电阻值按照所述第一设定值或者所述第二设定值变化的第一电阻；

具有所述温度依赖性的第二电阻；以及

所述晶体管的输出电流按照所述第一电阻值以及第二电阻值而变化。

9.如权利要求1记载的半导体集成电路装置，其中，所述合成电路具有：

n个第一晶体管，分别输出对应于所述第一恒流发生电路的输出电流的电流，其中n为大于等于2的自然数；

n个第二晶体管，分别输出对应于所述第二恒流发生电路的输出电流的电流；以及

开关电路，选择合计n个所述第一晶体管以及所述第二晶体管，并联连接所述选择的晶体管的输出端。

10.如权利要求1记载的半导体集成电路装置，其中，

所述半导体集成电路装置还具有对所述存储单元进行数据读出的读出电路，

控制所述写入电路以及所述读出电路，为了在第一温度下对所述存储单元正常地进行数据写入，对应该流向所述写入电流线中的第一写入电流值进行检测，

控制所述第一恒流发生电路，使所述第一恒流发生电路的输出电流成为与所述检测出的第一写入电流值大致相同的电流值，

控制所述第二恒流发生电路，使所述第二恒流发生电路的输出电流成为与所述检测出的第一写入电流值大致相同的电流值，

控制所述写入电路以及所述读出电路，为了在第二温度下对所述存储单元正常地进行数据写入，对应该向所述写入电流线中流动的第二写入电流值进行检测，

控制所述合成电路，确定所述合成电路的合成比例，以便使所述合成电路的输出电流成为与所述检测出的第二写入电流值大致相同的电流值。

Images