CN100338686C - 提高了可冗余补救的概率的非易失性半导体存储器 - Google Patents

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Abstract

在MRAM的存储单元阵列中，借助于将正常存储单元与保持基准值的基准存储单元进行比较，使每一个单元存储1位数据。备用存储单元用2个单元存储1位数据。在备用存储单元的2个单元中写入互补的数值，借助于将这2个单元与读出放大器连接，来读出所存储的1位数据。多配置在阵列周边部分的备用存储单元部分抗元件完成后的尺寸离散性的能力增强，可以提高置换成备用存储单元进行补救时的成功率。

Description

提高了可冗余补救的概率的非易失性半导体存储器
技术领域
本发明涉及非易失性半导体存储器，更为特定地说，涉及具有用于置换不良存储单元的备用存储单元的非易失性半导体存储器。
背景技术
对用于进行数据存储的半导体存储器来说，存储单元中的数据存储形式有各种形态。例如，已提供了以存取时各存储单元的通过电流随存储数据变化的方式构成的半导体存储器。在这种半导体存储器中，存取时根据成为存取对象的选择存储单元的通过电流与预先设定的基准电流的比较，读出选择存储单元的存储数据。作为具有这样的存储单元的半导体存储器之一，以低功耗可进行非易失性数据存储的MRAM(磁随机存取存储器)器件正引人注目。
特别是近年来，发表了通过将利用了磁隧道结(MTJ)的薄膜磁性体用作存储单元，MRAM器件的性能得到飞速提高的文献。关于包括具有磁隧道结的存储单元的MRAM器件，已在以下的技术文献等中公开。
Roy Scheuerlein及另外6人，“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FETSwitch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，ISSCC Digest of Technical Papers，Feb.2000，TA7.2，pp.94-95，128-129，409。
M.Durlam及另外5人，“Nonvolatile RAM based on MagneticTunnel Junction Elements(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，Feb.2000，TA7.3，pp.96-97。
图18是示出具有磁隧道结部的存储单元(以下也仅称为“MTJ存储单元”)的结构的概略图。
参照图18，MTJ存储单元包含其电阻值随磁写入的存储数据的数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR在写位线WBL与读位线RBL之间与隧道磁阻元件TMR串联连接。作为典型的存取晶体管ATR，可以应用在半导体衬底上形成的场效应晶体管。
对MTJ存储单元，设置了用于在数据写入时分别流过不同方向的数据写入电流的写位线WBL和写数字线WDL；用于发出数据读出指示的字线WL；以及接受数据读出电流的供给的读位线RBL。在数据读出时，响应于存取晶体管ATR的导通，隧道磁阻元件TMR在被设定为接地电压GND的写位线WBL与读位线RBL之间进行电耦合。
图19是说明对MTJ存储单元进行的数据写入工作的原理图。
参照图19，隧道磁阻元件TMR包含具有固定的恒定磁化方向的强磁性体层(以下也仅称为“固定磁化层”)FL和在相应于从外部施加的磁场的方向被磁化的强磁性体层(以下也仅称为“自由磁化层”)VL。在固定磁化层FL与自由磁化层VL之间设置了由绝缘体膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL根据所写入的存储数据的电平，在与固定磁化层FL相同的方向或与固定磁化层FL相反方向被磁化。由这些固定磁化层FL、隧道阻挡层TB和自由磁化层VL形成磁隧道结。
隧道磁阻元件TMR的电阻值随固定磁化层FL与自由磁化层VL各自的磁化方向的相对关系而变化。具体地说，隧道磁阻元件TMR的电阻值在固定磁化层FL的磁化方向与自由磁化层VL的磁化方向平行时为最小值Rmin，当两者的磁化方向为相反(反平行)方向时为最大值Rmax。
在数据写入时，字线WL被非激活，存取晶体管ATR被关断。在此状态下，用于磁化自由磁化层VL的数据写入电流在位线BL和写数字线WDL两者中，在与写入数据电平相应的方向流动。
图20是说明数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关系的原理图。
参照图20，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中易磁化轴(EA)方向施加的磁场。另一方面，纵轴H(HA)表示作用在自由磁化层VL中难磁化轴(HA)方向的磁场。磁场H(EA)和H(HA)与由分别流过位线BL和写数字线WDL的电流产生的2个磁场中的各一个分别对应。
在MTJ存储单元中，固定磁化层FL的被固定了的磁化方向沿着自由磁化层VL的易磁化轴，自由磁化层VL根据存储数据的电平(“1”和“0”)沿易磁化轴方向在与固定磁化层FL平行或反平行(相反)的方向磁化。MTJ存储单元可以与自由磁化层VL的2个磁化方向对应地存储1位数据(“1”和“0”)。
自由磁化层VL的磁化方向仅当所施加的磁场H(EA)与H(HA)之和达到图20示出的星形特性线的外侧的区域时才能新被改写。即，在所施加的数据写入磁场为相当于星形特性线的内侧区域的强度的场合，自由磁化层VL的磁化方向不变。
如星形特性线所示，通过对自由磁化层VL施加难磁化轴方向的磁场，能够降低为改变沿易磁化轴的磁化方向所必须的磁化阈值。
在如图20所示的例子那样来设计数据写入时的工作点的场合，对作为数据写入对象的MTJ存储单元，将易磁化轴方向的数据写入磁场设计成其强度为HWR。即，流过位线BL或写数字线WDL的数据写入电流的值被设计成可以得到该数据写入磁场HWR。一般来说，数据写入磁场HWR由切换磁化方向所必须的切换磁场HSW和裕量ΔH之和表示。即可表示为HWR＝HSW+ΔH。
为了改写MTJ存储单元的存储数据，即改写隧道磁阻元件TMR的磁化方向，必须在写数字线WDL和位线BL的两方流过规定电平以上的数据写入电流。据此，隧道磁阻元件TMR中的自由磁化层VL根据沿易磁化轴(EA)的数据写入磁场的方向，在与固定磁化层FL平行或相反(反平行)的方向被磁化。一旦被写入隧道磁阻元件TMR中的磁化方向，即MTJ存储单元的存储数据，在进行新的数据写入之前的期间被非易失性地保持住。
图21是说明从MTJ存储单元进行数据读出的原理图。
参照图21，在数据读出时，存取晶体管ATR响应于字线WL的激活而导通。另外，写位线WBL被设定为接地电压GND。据此，隧道磁阻元件TMR在被下拉至接地电压GND的状态下与读位线RBL电耦合。
在此状态下，若将读位线RBL上拉至规定电压，则与隧道磁阻元件TMR的电阻值相应的，即与MTJ存储单元的存储数据的电平相应的存储单元电流Icell通过包含读位线RBL和隧道磁阻元件TMR的电流路径。例如，借助于将该存储单元电流Icell与规定的基准电流进行比较，可以从MTJ存储单元中读出存储数据。
这样，由于隧道磁阻元件TMR的电阻值随利用所施加的数据写入磁场可改写的磁化方向而变化，所以借助于使隧道磁阻元件TMR的电阻值Rmax和Rmin分别与存储数据的电平(“1”和“0”)对应，可以进行非易失的数据存储。
图18所示的单晶体管单MTJ元件型MRAM往往会因存储单元的元件的完成状态而引起误动作。为防止在正常存储单元中引起误动作的不良情况出现，常常事先设置冗余的备用存储单元。当不良存储单元被确认时，借助于以备用存储单元来代替它，可以补救一度被判定为不良的芯片。
但是，备用存储单元多设置在存储单元阵列的周边部分，与设置在存储单元阵列的中央部分相比，这种部位的元件在完成后的尺寸容易产生离散。因而当备用存储单元也发生故障时，即使费力地以备用存储单元去置换正常存储单元中产生的不良存储单元，也不能对芯片进行补救。
发明内容
本发明的目的在于提供提高备用存储单元的可靠性，并且能高速工作的非易失性半导体存储器。
概括起来说，本发明是一种非易失性半导体存储器，该非易失性半导体存储器包括：各自非易失性地存储1位数据的多个正常存储单元；当在多个正常存储单元中存在不良存储单元时，用以代替上述不良存储单元的、每2个单元非易失性地存储1位数据的多个备用存储单元；根据来自外部的存取，从多个正常存储单元中选择与地址信号对应的第1存储单元组，并且与第1存储单元组的选择并行地从多个备用存储单元中选择第2存储单元组的控制电路；以及根据地址信号，从第1、第2存储单元组中选择读出存储单元组，放大并输出读出存储单元组所保持的数据的选择放大部。
因此，本发明的主要优点是：由于备用存储单元用2个单元存储1位数据，所以多在阵列周边部分配置的备用存储单元部分抗元件完成后的尺寸离散性的能力增强，可以提高置换成备用存储单元以进行补救时的成功率。
通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
附图说明
图1是示出本发明的非易失性半导体存储器1的结构的概略方框图。
图2是用于说明图1所示的非易失性半导体存储器1的读出系统的方框图。
图3是用于说明图1所示的非易失性半导体存储器1的写入系统的方框图。
图4是更具体地示出图2、图3所示结构的电路图。
图5是用于说明写驱动器131中在备用存储单元选择时进行非激活控制的电路例的电路图。
图6是示出图1中的程序阵列36的结构的电路图。
图7是示出通常的MTJ元件的电阻值变化的图。
图8是示出固定后的MTJ元件的电阻值变化的图。
图9是示出图1的CAM阵列38的结构的电路图。
图10是示出图9中的一致检测部431的结构的电路图。
图11是示出图1中的选择放大部40的结构的电路图。
图12是示出与实施例2的非易失性半导体存储器的数据读出有关的结构的图。
图13是用于说明在图12中已作说明的存储器阵列10a和备用存储器阵列12a的更详细的结构的电路图。
图14是示出相变存储器的存储单元的形状的平面图。
图15是图14的A-A剖面的剖面图。
图16是图14所示的存储单元阵列的等效电路图。
图17是对相变存储器应用本发明时的电路图。
图18是示出含有隧道结部的存储单元的结构的概略图。
图19是说明对MTJ存储单元的数据写入工作的原理图。
图20是说明数据写入时数据写入电流与隧道磁组元件的磁化方向的关系的原理图。
图21是说明从MTJ存储单元进行数据读出的原理图。
具体实施方式
下面参照附图对本发明的实施例进行详细说明。还有，图中相同的符号表示相同或相当的部分。
(实施例1)
图1是示出本发明的非易失性半导体存储器1的结构的概略方框图。
参照图1，非易失性半导体存储器1响应于来自外部的控制信号CMD和地址信号ADD进行随机存取，从而进行写入数据DIN的输入和读出数据DAT的输出。
非易失性半导体存储器1包括根据控制信号CMD控制非易失性半导体存储器1的整体工作的控制电路5以及包含配置成行列状的MTJ存储单元MC的存储器阵列10。
在存储器阵列10中，与MTJ存储单元的各行对应地配置了字线WL和写数字线WDL。另外，与MTJ存储单元MC的各列对应地配置了位线BL和源线SL。在图1中，代表性地示出了1个MTJ存储单元MC以及与之对应的字线WL、写数字线WDL、位线BL和源线SL的配置。
非易失性半导体存储器1还包括用于对由地址信号表示的行地址RA进行译码，并进行存储器阵列10中的行选择的行译码器20；用于对由地址信号ADD表示的列地CA进行译码，并进行存储器阵列10中的列选择的列译码器25；以及读出/写入控制电路30。
读出/写入控制电路30是用于在数据写入时使数据写入电流流过位线BL的电路和用于在数据读出时使数据读出电流流过位线BL的电路的总称。
非易失性半导体存储器1还包括与存储器阵列10相邻接地设置的备用存储器阵列12和冗余选择部32。备用存储器阵列12与存储器阵列10共有字线WL和写数字线WDL。冗余选择部32选择备用存储器阵列中包含的多条备用位线SBL中的一部分。
非易失性半导体存储器1还包括用于施加来自外部的规定的高电位SVCC的衰减器34；非易失性地存储置换地址的程序阵列36；来自程序阵列36的置换地址信息被传送至其中的CAM(相联存储器)阵列38；以及选择放大部40。
在程序阵列36中非易失性地被保持的置换地址信息，在电源接入时被传送至CAM阵列38。CAM阵列38将传送来的置换地址信息高速地与输入地址信号ADD进行比较，输出控制信号RCON。冗余选择部32根据控制信号RCON从多条备用位线SBL中选择其一部分。选择放大部40从由读出/写入控制电路30和冗余选择部32传送来的读出数据中进行相应于控制信号RCON的选择，输出读出数据DAT。
控制电路5、行译码器20、列译码器25、读出/写入控制电路30、CAM阵列38和冗余选择部32作为整体构成非易失性半导体存储器1的选择控制电路。该选择控制电路根据来自外部的存取，从多个正常存储单元中选择与地址信号对应的第1存储单元组，并且与第1存储单元组的选择并行地从多个备用存储单元中选择第2存储单元组。借助于与正常存储单元的选择并行地进行备用存储单元的选择，可以求得读出动作的高速化。
图2是用于说明图1所示的非易失性半导体存储器1的读出系统的方框图。
参照图2，存储器阵列10包含正常存储单元块51～53，以及基准单元列61～63。借助于将从正常存储单元51～53中读出的数据分别与在基准单元列61～63中被保持的相当于高电平与低电平的中间的基准值进行比较，来判断存储数据。
备用存储器阵列12包含备用存储单元列71～73。作为在备用存储单元列中包含的存储单元，每2个存储单元存储1位数据。与用1个存储单元存储1位数据的正常存储单元相比，可以求得备用存储单元部分的可靠性的提高。
分别与正常存储单元块51～53对应地设置了选择器81～83。另外，分别与正常存储单元块51～53对应地设置了IO线对IOP1～IOP3。
选择器81的输出端通过连接部91与IO线对IOP1中的某一条IO线连接，基准单元列61的输出端通过连接部92与IO线对IOP1中的另一条IO线连接。
选择器82的输出端通过连接部93与IO线对IOP2中的某一条IO线连接，基准单元列62的输出端通过连接部94与IO线对IOP2中的另一条IO线连接。
选择器83的输出端通过连接部95与IO线对IOP3中的某一条IO线连接，基准单元列63的输出端通过连接部96与IO线对IOP3中的另一条IO线连接。
另外，在图2中，虽然示出了设置3对IO线对和3个正常存储单元块的情形，但只要正常存储单元块的数目与对应的IO线对的对数相等，它们的数目可以大于3，也可以小于3。正常存储单元块中的被存取的存储单元与IO线对中的一条IO线连接，与此同时，对应的基准单元列中的存储单元与IO线对中的另一条IO线连接。
备用存储单元列71～73的一部分被选择器84选择。选择器84根据从图1的CAM阵列38输出的控制信号RCON，选择3个备用存储单元列中的2个列，并将它们与为了备用存储单元的数据传送而专门设置的两组IO线对IOP4、IOP5连接。
备用存储单元列用2个存储单元存储1位数据。对每一个备用存储单元列设置了2条备用位线SBL。首先，选择器84从3个备用存储单元列中选择2个备用存储单元列，将数据从这2个被选择的备用存储单元列中传送至备用列专用的IO线对IOP4、IOP5。选择器84的选择借助于从进行冗余检测的CAM阵列38输出的控制信号RCON进行。根据输入地址应被使用的备用位线被选择器84连接至备用列专用的IO线对。
另外，如果备用存储单元列的数目与备用列专用的IO线对的数目相等，也可以不设置选择器84。这时，来自备用存储器阵列12的数据全部被输出到选择部100。这样，往往不必将冗余判定结果应用于位线输出部的选择部，从而可望使工作高速化。
但是，在实施例1中，设置了选择器84，在被选择的列与IO线对连接时，从3个备用存储单元列中选择2个备用存储单元列。之所以这样设置，是由于当IO线对的数目增多时，由设置IO线对引起的面积增大成了问题。
图2中的选择器81～83以及连接部91～96相当于图1的读出/写入控制电路30的一部分。另外，选择器84相当于图1的冗余选择部32的一部分。这样一来，被选择的存储单元与总共为5对的IO线对连接。
5对IO线对IOP1～IOP5与选择放大部40连接。选择放大部40包含根据控制信号RCON从5对IO线对IOP1～IOP5中选择3对的选择部100；用于读出与被选择部100选择的IO线对连接的存储单元中的数据的读出放大器101～103。读出放大器的数目可以设置与被输出到端子111～113所必须的数据数相等的3个。
用进行冗余检测的图1的CAM阵列检测出的不良存储单元所连接的IO线对，以及与不必要的备用位线连接的IO线对不与读出放大器101～103连接。读出放大器101～103经对应的IO线对与对应于输入地址而存储数据的存储单元连接。
读出放大器101～103在所连接的存储单元是正常存储单元的场合，还与存在于对应的基准单元列中的基准存储单元连接，对流入这2个存储单元中的电流值进行比较。
读出放大器101～103在所连接的存储单元是备用存储单元的场合，对流入互补的2个存储单元中的电流值进行比较。
这样，备用存储单元列用2个存储单元存储1位数据，设置了用于读出备用存储单元的数据的专用的IO线对，借助于使进行所连接的IO线对的电流检测的读出放大器与哪一个IO线对连接来进行备用存储单元的选择。
借助于制成这样的结构，可以求得备用存储单元部分的可靠性提高。另外，借助于正常存储单元与备用存储单元的数据的同时读出，可以谋求高速化。还有，借助于进行该同时读出至设置在存储单元阵列的外部的IO线对的部分的数据，可以求得进一步的高速化。
图3是用于说明图1所示的非易失性半导体存储器1的写入系统的方框图。
参照图3，在MRAM的场合，在写时与读时，对备用存储单元列进行存取的路径不同。输入数据(在图3中，数据数为3)通常被传送至对应块的写驱动器121～123，131～133，对应的写驱动器被控制成使电流流过所期望的位线BL。
当由地址指定的、写入数据的正常存储单元是应该用备用存储单元列补救的不良列时，不是对正常存储单元，而是对备用存储单元进行数据写入。
写入数据DIN根据示出了冗余检测结果的控制信号RCON，被分配电路150分配至备用存储阵列12。这时，当正常存储单元区的与地址对应的正常存储单元为不良存储单元时，与该不良存储单元对应的写驱动器被非激活。备用部分的写驱动器141～143中的与写入备用存储单元对应的写驱动器被激活。被激活的写驱动器根据数据进行写入工作。
另外，在对应的存储单元是不良存储单元的场合，通常区域的写驱动器也可以进行数据写入工作。但在本实施例中，为避免写入电流增加，利用在后面用图5对案例进行说明的那样的结构，将对应于不良存储单元的写驱动器进行了非激活。
所输入的写入数据DIN根据示出了冗余检测结果的控制信号RCON，被分配至存储器阵列10或备用存储器阵列12。如果写入的地址不与不良存储单元对应，则数据被分配至通常的存储器阵列。当写入的地址与不良存储单元对应时，代替对通常存储器阵列中的对应的正常存储单元块进行分配，分配电路150将数据分配至备用存储单元列71～73的某一个中。于是，对应的写驱动器141～143中的某一个被激活。
图4是更具体地示出图2、图3所示结构的电路图。
参照图4，在该图中代表性地示出了正常存储单元块51、基准单元列61、备用存储单元列71及与它们相关的电路。
首先，对正常存储单元进行说明。正常存储单元块51包含配置成行列状的存储单元MC。存储单元MC用1个存储单元存储1位数据。写入用的写驱动器121、131以及读出用的连接部91与位线BLA、BLB连接。写驱动器121、131被配置在位线BLA、BLB的两端。
在存储单元MC中写入“0”时与写入“1”时，流过位线的电流的方向相反。具体而言，在存储单元MC中写入“1”时，写驱动器121中的晶体管181处于导通状态，写驱动器131中的晶体管192也处于导通状态。据此，在位线BLA上在从写驱动器121向写驱动器131的方向流过电流。
另一方面，在存储单元MC中写入“0”时，写驱动器131的晶体管191和写驱动器121的晶体管182导通。据此，从写驱动器131向写驱动器121有电流流过位线BLA。
同样，关于位线BLB，晶体管183、184、193、194的控制也根据写入数据进行。另外，W1表示写入“1”时被激活的信号，W0表示写入“0”时被激活的信号。这样，晶体管的激活控制在写驱动器121与131中是相反的。
在待机时，可以在写驱动器121、131两方，同时激活使位线固定于接地电位的晶体管，或者也可以使晶体管181～184。191～194皆处于非导通状态，从而使位线处于浮置状态。
图5是用于说明写驱动器131中在备用存储单元选择时进行非激活控制的电路例的电路图。
参照图5，控制单元195包含接受控制信号/HIT和信号SW0的“与”电路196，以及接受控制信号/HIT和信号SW1的“与”电路197。“与”电路196的输出被施加至晶体管191的栅极。“与”电路197的输出被施加至晶体管192的栅极。当在图1的CAM阵列38中，输入地址与不良存储单元的地址相一致时，为减少功耗，正常存储单元的写驱动器被非激活。由于控制信号/HIT被非激活至L电平，故“与”电路196、197的输出为L电平，晶体管191、192皆处于非导通状态。因此，位线BLA处于浮置状态。
再次参照图4，写入时晶体管171～174处于导通状态，晶体管161～164处于非导通状态。然后，根据写入地址，数字线驱动器155激活数字线WDL1～WDL4中的某1条。这时，备用位线SBLA与备用位线SBLB通过连接门215连接。
读出时晶体管161～164处于连接状态，晶体管171～174处于非连接状态。根据读出地址，数字线驱动器155激活字线WL1～WL4中的某1条。
连接部91包含设置在位线BLA与IO线IO1A之间、其栅极接受选择信号CSLA的连接门211，以及设置在位线BLB与IO线IO1B之间、对其栅极施加选择信号CSLB的连接门212。选择信号CSLA从包含在对列地址CA进行译码的列译码器25中的译码电路221输出。选择信号CSLB从列译码器25的译码电路222输出。
基准单元列61包含存储用于判定正常存储单元MC的数据的基准值的基准存储单元MC。对该基准存储单元的写入、读出以与对正常存储单元MC的写入、读出相同的方式进行。但是，在数据读出时，在向IO线连接的设计方面下了工夫。与基准存储单元列对应的位线BLR借助于连接部92，可以与IO线IO1A、IO1B的任何一条连接。
连接部92包含连接在位线BLR与IO线IO1B之间、其栅极接受选择信号SREFA的连接门213，以及连接在位线BLR与IO线IO1A之间、其栅极接受选择信号SREFB的连接门214。
在选择信号CSLA被激活时选择信号SREFA被激活。据此，当位线BLA与IO线IO1A连接时，基准位线BLR与IO线IO1B连接。因此，放大部104检测在存储单元MC与存储单元MCR中流过的电流之间的差值。
另一方面，在选择信号CSLB被激活时选择信号SREFB被激活。据此，位线BLB与IO线IO1B连接，位线BLR与IO线IO1A连接。将相邻接的位线BLA、BLB分别与不同的IO线连接是为了将连接门211、212的结电容均等地分配在各IO线上。因此，也必须有选择地使作为基准的位线BLR与某一条IO线连接。
下面，对备用存储单元进行说明。备用存储单元列用2个存储单元存储1位数据。
例如，对被数字线WDL1选择的2个存储单元SMCA、SMCB，同时进行互补数据的写入。为此，对位线进行驱动的写驱动器141只配置在存储器阵列的一侧。于是，在写入时位线SBLA与位线SBLB通过连接门215相连接。
在写入数据“0”时，写驱动器141的晶体管201、204处于导通状态，电流从位线SBLA向SBLB流动。相反，在写入数据“1”时，晶体管202、203处于导通状态，电流从位线SBLB向位线SBLA流动。由于位线SBLA与位线SBLB在一侧被连接门215连接，所以写入时流过位线SBLA的电流方向总是与流过位线SBLB的电流方向相反。因此，对被数字线选择的2个备用存储单元写入互补的数据。
除备用存储单元列71外，还配置了未图示的备用存储单元列72、73。对此3组备用存储单元列，用选择器84选择其中的2组，并将它们与备用存储单元读出专用IO线对IOP4、IOP5连接。
在读出时，在备用存储单元列中，连接门215为非连接状态，从而在备用存储单元SMCA、SMCB中流过各自的电流。
如图4所示，在MRAM的存储单元阵列中，借助于将正常存储单元与保持基准值的基准存储单元进行比较，每一个单元存储了1位数据。备用存储单元用2个单元存储1位数据。在备用存储单元的2个单元中写入互补的数值，借助于将这2个单元与读出放大器连接，读出所存储的1位数据。多配置在阵列周边部分的备用存储单元部分抗元件完成后的尺寸离散性的能力增强，可以提高置换成备用存储单元进行补救时的成功率。
图6是示出图1中的程序阵列36的结构的电路图。
参照图6，程序阵列36包含数字线驱动器301；写驱动器303、305；以及用于分别控制写驱动器303、305的控制电路302、306。
程序阵列36包含位线351～354；源线330；写数字线331～335；以及字线341～345。
程序阵列36还包含与数字线331和字线341对应地设置的MRAM存储单元361～364。同样，也与其他字线和数字线相对应地配置了存储单元，构成了存储单元阵列307。
数据写入时晶体管321～325处于导通状态，数字线驱动器301有选择地激活数字线331～335。另一方面，读出时晶体管311～315处于导通状态，晶体管321～325处于非导通状态。数字线驱动器在读出时有选择地激活字线341～345。
与位线351、352连接的存储单元列是存储用于指示程序组是否已被使用的标志的区域。程序地址存储在其他区域。
在程序阵列中，为确保高可靠性，用2个存储单元存储1位数据。数据的写入例如可借助于对存储单元361和362进行互补的数据写入来实现。这时，控制电路302、306根据写入的数据，控制电流的方向。W1表示写入数据“1”时被激活的门，W0表示写入数据“0”时被激活的门。
程序阵列36还包含读出放大器395、396；以及用于连接读出放大器与位线的连接门391～394。在对存储单元361、362中的数据进行读出时，位线351、352分别借助于连接门391、391与读出放大器395连接。于是，当字线341被数字线驱动器301激活时，通过存储单元361流入源线330的电流与通过存储单元362流入源线330的电流之差可以被读出放大器395检测。检测的结果作为信号P1被传送至图1的CAM阵列38。同样，当对存储在存储单元363、364中的数据进行读出时，各连接门393、394呈导通状态，电流差被读出放大器396检测，信号Pn被输出，并被传送至CAM阵列38。该传送例如在将电源接入芯片时进行，之后，可以在CAM阵列中高速地进行输入地址与程序地址的一致检测。
这里，已通过编程一度被编入了程序阵列36的数据借助于对控制信号BR进行激活，能够固定为不可改写。对于选择字线，通过对位线施加高电压来破坏存储单元361、362中的低电阻的MTJ元件，以此进行数据固定。对于存储程序地址的存储单元363、364，同样地可以通过破坏低电阻的MTJ元件，将数据固定。当从外部经图1的衰减器34施加了高电压SVCC，从而使控制信号BR被激活时，高电压SVCC作为写驱动器305的电源被供给。例如，为了破坏存储单元361中包含的MTJ元件，写驱动器303被非激活，高电压SVCC通过写驱动器305被施加至位线351。
图7是示出通常的MTJ元件的电阻值变化的图。
参照图7，磁场H因电流流过数字线而发生变化，存储单元的MTJ元件的电阻也因而在高电阻Rmax与低电阻Rmin之间变化。当施加高电压SVCC时，MTJ元件被破坏，其电阻值变成比低电阻Rmin还要小的Rb1。
图8是示出固定后的MTJ元件的电阻值变化的图。
参照图8，当一旦施加高电压SVCC，MTJ元件被破坏时，即使电流流过数字线，磁场H发生变化，MTJ元件的电阻值也是Rb1，不发生变化。在用2个互补的存储单元存储置换信息的场合，若破坏了被设定为低电阻Rmin的存储单元，即使互补的存储单元的电阻值因磁场的施加从Rmax改写成Rmin，由读出放大器检测的结果也是正常值。也就是说，由于电阻值Rb1比Rmax和Rmin的任何一个都小，所以借助于将低电阻侧的存储单元的电阻值变成更低的电阻值，可以使读出结果固定。
据此，即使在置换补救后的输送时等施加了强磁场，置换信息也不会丢失。
再次参照图6，以后也能检测MTJ元件是否遭到破坏。例如，在破坏了存储单元361的MTJ元件的场合，当控制信号BR为非激活状态时，可以用通常的MRAM的改写方法写入相反的数据，对写入了的数据是否按期待值读出进行判断。具体地说，只要进行将存储单元361改写为高电阻状态，将存储单元362改写为低电阻状态的工作就可以。
其结果是，当按期待值那样读出时，能够判定存储单元361未被破坏。但是，如果即使写入相反的数据，读出的状态仍是固定的状态，则能够判定它是被破坏的程序组。通过进行这样的工作，当对在通常的补救工序之后发生的故障再进行补救时，可以避开已经破坏的程序组，通过编程将不良地址编入程序阵列36中。
这样，通过在程序组中准备标志，可以判断程序组的使用状态。然后，通过制成能对程序阵列施加高电压的结构，可以将在程序阵列36中存储的置换信息固定为不可改写。通过读出对应程序组的标志可以进行该固定化的检测。
图9是示出图1中的CAM阵列38的结构的电路图。
参照图9，CAM阵列包含标志存储部401、地址存储部402、一致检测部403以及存储所使用的备用存储单元列的位置的存储部404。
标志存储部401与各自存储不同的置换数据的5组程序组对应地包含5个闩锁电路411～415。地址存储部402包含分别与闩锁电路411～415对应的程序组421～425。一致检测部403包含分别与程序组421～425对应的一致检测部431～435。存储部404包含根据一致检测部431～435的输出而被激活的存储单元441～445。存储单元441～445的输出成为控制信号RCON。
从用图6说明过的程序阵列36输出的信号P1～Pn，被输入到标志存储部401和地址存储部402，并被保持在闩锁电路中。标志存储部401的输出被输出到一致检测部403，同时也被输出到选择器405。
有效地址是否已被存储在程序组421～425中，可以借助于将闩锁电路411～415的输出经选择器405和输出电路406从端子P0输出而读出到外部。据此，在添加置换地址的场合，能够不对已经使用的地址组进行写入。
选择器405根据用于指定程序组421～425的组地址SETADD，选择闩锁电路411～415的输出中的某1个。输出电路406在测试模式下按照被激活的信号FREAD而被激活，并将选择器405的输出输出至端子P0。
图10是示出图9的一致检测部431的结构的电路图。
参照图10，一致检测部431接受与标志存储部402中程序组421对应的标志信号FLAG；程序组421中包含的闩锁电路452～45n的输出；以及所输入的地址信号ADD。闩锁电路452保持置换地址的最低位，闩锁电路45n保持其最高位。
一致检测部431包含将从程序组421输出的置换地址与输入地址信号的每一位进行比较的一致检测电路461～46n；以及接受信号FLAG和一致检测电路461～46N的输出，输出信号HIT1的“与”电路470。
再参照图9，其对应的标志被激活的程序组421～425的输出与输入的地址的一致判定由一致检测部431～435进行。读出时，选择器84根据该判定结果进行选择工作。
在图9所示的结构中，有5组程序组。另一方面，在图2所示的阵列结构中，备用存储单元列为3列。而且，该3列备用存储单元列中的2列与IO线对IOP4、IOP5连接。也就是说，对应于1次存取，同时被置换的列是2个列，在一致检测部431～435的输出中，同时被激活的最多是2个。
这里，图2的选择器84根据在存储部404中包含的存储单元441～445的保持内容，进行将备用存储单元列71～73中的哪2个与IO线对连接的选择工作。另外，IO线对IOP1～IOP5与读出放大器101～103的连接情况是，使与不良的列地址对应的IO线对不进行连接，代之以从备用位线读出的数据经备用列专用的IO线对传送至读出放大器。
在写入时，也是使与检测出的不良存储单元连接的位线的写入驱动器非激活，代之以将写入数据传送至备用位线的驱动器。
如以上所述，程序组与备用存储单元列的数目可以不一一对应。相对于冗余的备用存储单元列的数目，可以任意选择程序组的数目。通过设置标志位，在添加置换地址时可以检测未使用的程序组。另外，冗余存储单元和存储置换地址的程序组的数目的选择自由度得到提高。
图11是示出图1中的选择放大部40的结构的电路图。
参照图11，选择放大部40包含选择部100和放大部104。选择部100根据控制信号RCON从5对IO线对中选择3对IO线对。
在选择时，采用了所谓的移位冗余法。选择部100包含对IO线IO1A、IO2A、IO3A中的某1条进行选择，并将其与IO线RIO1A连接的切换电路481；以及将IO线IO1B、IO2B、IO3B中的某1条与IO线RIO1B连接的切换电路491。
选择部100还包含对IO线IO2A、IO3A、IO4A中的某1条进行选择，并将其与IO线RIO2A连接的切换电路482；以及将IO线IO2B、IO3B、IO4B中的某1条与IO线RIO2B连接的切换电路492。
选择部100还包含对IO线IO3A、IO4A、IO5A中的某1条进行选择，并将其与IO线RIO3A连接的切换电路483；以及将IO线IO3B、IO4B、IO5B中的某1条与IO线RIO3B连接的切换电路493。
放大部104包含借助于检测在与IO线RIO1A、RIO1B连接的存储单元中流过的电流之差来读出存储数据的读出放大器101；借助于检测在与IO线RIO2A、RIO2B连接的存储单元中流过的电流之差来读出存储数据的读出放大器102；以及借助于检测在与IO线RIO3A、RIO3B连接的存储单元中流过的电流之差来读出存储数据的读出放大器103。
切换电路481包含对控制信号RCON进行译码的译码器500；根据译码器500的输出，分别将IO线IO1A、IO2A、IO3A与IO线RIO1A连接的连接门501、502、503。译码器500对与不良存储单元对应的IO线的特定位和指定用以进行置换的备用存储单元列的位进行译码。译码器500根据译码结果使连接门501、502、503中的某1个处于连接状态。
借助于对读出放大器的每一个输入节点设置3个连接门，可以进行2级移位工作。据此，可以从5对IO线对中选择3对，应用移位冗余法使之与3个读出放大器连接。
在移位冗余中，从IO线IO1A～IO5A中选择3条IO线，将该被选择了的IO线以顺序不调换的方式与IO线RIO1A～RIO3A连接。还有，从IO线IO1B～IO5B中选择3条IO线，将该被选择了的IO线以顺序不调换的方式与IO线RIO1B～RIO3B连接。
借助于制成移位冗余结构，可以使读出放大器的输入节点同IO线IO1A～IO5A的连接路径的长度与该输入节点同IO线IO1B～IO5B的连接路径的长度之间不产生显著的差异。由此，可以求得负荷均匀，使工作容限一致。
(实施例2)
图12是示出与实施例2的非易失性半导体存储器的数据读出有关的结构的图。
参照图12，实施例2的非易失性半导体存储器取代在图2中说明过的结构中存储器阵列10而包含存储器阵列10a，以及取代备用存储器阵列12而包含备用存储器阵列12a。
存储器阵列10a包含正常存储单元块51a～53a；与正常存储单元块51a～53a分别对应地设置的基准行601～603；以及选择器81a～83a。选择器81a的输出端与IO线对IOP1连接。选择器82a的输出端与IO线对IOP2连接。选择器83a的输出端与IO线对IOP3连接。
备用存储器阵列12a包含备用存储单元列71a～73a；以及根据控制信号RCON进行备用存储单元列71a～73a的选择的选择器84a。84a的输出端与IO线对IOP4、IOP5连接。
另外，选择放大部40的结构由于与在图2中说明过的情形相同，故不重复其说明。
在实施例2中，对备用存储单元列配置了2条备用位线SBL，用2个备用存储单元存储1位数据这一点与实施例1相同。另一方面，与正常存储单元块的字线平行地配置了用于保持读出时的基准值的基准行601～603，这一点又与实施例1不同。
与正常存储单元块51a～53a分别对应地设置了选择器81a～83a。另外，还与正常存储单元块51a～53a分别对应地设置了IO线对IOP1～IOP3。
选择器81a的输出端与IO线对IOP1连接。正常存储单元块51a中的对应存储单元经选择器81a与IO线对IOP1中的某一条IO线连接。基准行601中的对应存储单元经选择器81a与IO线对IOP1中的另一条IO线连接。
选择器82a的输出端与IO线对IOP2连接。正常存储单元块52a中的对应存储单元经选择器82a与IO线对IOP2中的某一条IO线连接。基准行602中的对应存储单元经选择器82a与IO线对IOP2中的另一条IO线连接。
选择器83a的输出端与IO线对IOP3连接。正常存储单元块53a中的对应存储单元经选择器83a与IO线对IOP3中的某一条IO线连接。基准行603中的对应存储单元经选择器83a与IO线对IOP3中的另一条IO线连接。
另外，在图12中，虽然示出了设置3对IO线对和3个正常存储单元块的情形，但只要正常存储单元块的数目与对应的IO线对的数目相等，它们的数目可以大于3，也可以小于3。正常存储单元块中的被存取的存储单元与IO线对中的一条IO线连接，与此同时，对应的基准行中的存储单元与IO线对中的另一条IO线连接。
备用存储单元列71a～73a的一部分被选择器84a选择。选择器84a根据由CAM阵列输出的控制信号RCON选择3个备用存储单元列中的2个列，并将它们与为了备用存储单元的数据传送而专门设置的2组IO线对IOP4、IOP5连接。
备用存储单元列用2个存储单元存储1位数据。对每一个备用存储单元列设置了2条备用位线SBL。首先，选择器84a从3个备用存储单元列中选择2个备用存储单元列，将数据从这2个被选择的备用存储单元列中传送至备用列专用的IO线对IOP4、IOP5。选择器84a的选择借助于示出了冗余检测结果的控制信号RCON进行。按照输入地址应被使用的备用位线被选择器84a连接至备用列专用的IO线对。
另外，只要备用存储单元列的数目与备用列专用的IO线对的数目相等，也可以不设置选择器84a。这时，来自备用存储器阵列12a的数据全部被输出到选择部100。这样，往往不必将冗余判定结果应用于位线输出部的选择部，因而可望高速地工作。
但是，在实施例2中，设置了选择器84a，在被选择的列与IO线对连接时，从3个备用存储单元列中选择2个备用存储单元列。这是由于当IO线对的数目多时，因设置IO线对引起的面积增大成了问题的缘故。
这样一来，任何一个存储单元与总共为5对的IO线对连接。5对IO线对IOP1～IOP5与选择放大部40连接。选择放大部40包含根据控制信号RCON 从5对IO线对IOP1～IOP5选择3对的选择部100；用于读出与被选择部100选择的IO线对连接的存储单元中的数据的读出放大器101～103。读出放大器的数目可以设置与必须对端子111～113输出的数据数相等的3个。
检测出的不良存储单元所连接的IO线对以及与不必要的备用位线连接的IO线对不与读出放大器101～103连接。读出放大器101～103经对应的IO线对，对应于输入地址，与存储数据的存储单元连接。
读出放大器101～103在所连接的存储单元是正常存储单元的场合，还与存在于对应的基准单元行中的基准存储单元连接，并对流入这2个存储单元中的电流值进行比较。
读出放大器101～103在所连接的存储单元是备用存储单元的场合，对流入互补的2个存储单元中的电流值进行比较。
这样，备用存储单元列用2个存储单元存储1位数据，设置了用于读出备用存储单元的数据的专用的IO线对，借助于使进行所连接的IO线对的电流检测的读出放大器与哪一个IO线对连接，来进行备用存储单元的选择。
借助于制成这样的结构，可以求得备用存储单元部分的可靠性的提高。另外，借助于正常存储单元与备用存储单元的数据被同时读出，可以得到高速化。还有，借助于进行该同时读出至设置在存储单元阵列的外部的IO线对的部分的数据，可以求得进一步高速化。
图13是用于说明在图12中说明过的存储器阵列10a和备用存储器阵列12a的更详细的结构的电路图。
参照图13，对与图12的正常存储单元块51a、备用存储单元列71a、72a对应的结构进行说明。
正常存储单元块51a包含存储单元611、612、614、615。与正常存储单元块51a相邻接地设置的基准行601包含存储单元613、616。
与正常存储单元块51a和基准行601对应地设置了写驱动器630、631和选择器651。写驱动器630包含晶体管681～684。写驱动器631包含晶体管691～694。这些晶体管对写入数据“1”时导通的用符号W1表示，对写入“0”时导通的用符号W0表示。
2条数据读出用字线交互地与1行存储单元连接。即，存储单元611与字线WL1A连接，存储单元614与字线WL1B连接。同样地，存储单元612与字线WL2A连接，存储单元615与字线WL2B连接。另外，数据写入用的数字线WDL1按为各存储单元行共用的方式被设置。即，存储单元611、614与数字线WDL1连接，存储单元612、615与数字线WDL2连接。
对基准行中的各行，各设置1条字线。字线WL3与存储单元616连接，字线WL4与存储单元613连接。
下面对从正常存储单元块51a中的数据读出进行说明。存储单元611、612中的数据借助于检测从位线BLAa流入源线的电流进行检测。这时，对存储单元611、612中的数据分别与基准存储单元616中的数据进行了比较。因此，信号READA被激活，晶体管666、667、668呈导通状态。然后，在数字线驱动器655进行行选择时，存储单元611或612被选择。这时，数字线驱动器656选择字线WL3。据此，电流经由在选择器651中包含的门电路771、772；IO线对IOP1；以及选择部100，流至放大部104。
另一方面，为了读出存储单元614、615中的数据，信号READB被激活，晶体管661、662、663呈导通状态。为了选择存储单元614、615中的某一个，数字线驱动器655激活字线WL1B、WL2B，为了将基准存储单元与所选择的正常存储单元进行比较，数字线驱动器656激活字线WL4，选择存储单元613。
下面对备用存储单元进行说明。
备用存储单元列71a包含备用存储单元617～620。备用存储单元列72a包含备用存储单元621～624。
与备用存储单元列71a对应地设置了写驱动器641。写驱动器641包含晶体管701～704。与备用存储单元列72a对应地设置了写驱动器642。写驱动器642包含晶体管705～708。对晶体管701～708中的进行“0”写入时导通的晶体管用符号W0表示。而对进行“1”写入时导通的晶体管用符号W1表示。
在对备用存储单元进行数据写入时，晶体管643、644处于导通状态，借助于写驱动器641、642，相反方向的电流流过2条备用位线，在2个存储单元中写入互补的数据。即，备用存储单元617、619构成1对存储1位数据。备用存储单元618、620构成1对存储1位数据。在备用存储单元列72a中，同样地也是用2个存储单元存储1位数据。
在读出存储单元611、612中的数据时，与之并行地从备用存储单元列71a中读出数据。即，在存储单元611因字线WL1A的激活而被选择的场合，备用存储单元617、619被选择，放大部104经选择器84a、IO线对和选择部100进行备用存储单元的数据读出。
另外，当从存储单元614、615中进行数据读出时，字线WL1B、WL2B的某一条被激活，据此，并行地从备用存储单元列72a中进行数据读出。
如上所述，数字线对正常存储单元和备用存储单元是共用的。另外，2条字线交互地与在正常存储单元1行中配置的存储单元连接。当如此构成基准行时，可以使用连接至与被选择的正常存储单元所连接的位线相邻接的位线的基准存储单元。这样，由于读出路径对正常存储单元与基准存储单元变得均匀，所以难以发生数据的读出错误。
(实施例3)
近年来，作为非易失性半导体存储器，提出了相变存储器。相变存储器也称OUM(双向统一存储器)。
图14是示出相变存储器的存储单元的形状的平面图。
图15是图14的A-A剖面的剖面图。
参照图14、图15，在P型衬底806上以n型杂质区形成字线801，在字线801的上部形成p型杂质区805。由衬底806、字线801、杂质区805形成纵型PNP寄生双极晶体管。
在p型杂质区805的上部，形成加热元件804，再在其上部形成硫属化物层803。又在硫属化物层803的更上部形成位线802。
硫属化物是锗、硒、碲的合金。硫属化物是，即使很少的量，通过用电阻加热，也可以在非晶态与晶态之间变化的物质。硫属化物的电阻值在非晶态时高，在晶态时低。
图16是图14所示的存储单元阵列的等效电路图。
参照图16，存储单元810包含硫属化物层811、PNP型双极晶体管812。由字线801进行存储单元的选择，电流从位线802流向被选择的存储单元的集电极线807。用该电流值或流过该电流的时间控制与硫属化物层811接触地设置的加热器电极的发热量，可以使硫属化物层811在晶态与非晶态之间变化。
图17是对相变存储器应用本发明时的电路图。
参照图17，在正常存储单元块51b中，配置了排列成行列状的存储单元MC。与正常存储单元块51b相邻接地设置了在从正常存储单元块51b中读出数据时保持基准值的基准单元列61b。在备用存储单元列71b中，用2个存储单元存储1位数据。在备用存储单元SMCA和备用存储单元SMCB中保持了互补的值。因此，备用存储单元不需要基准存储单元，而且可靠性比正常存储单元的高。
以被正常存储单元块51b、基准单元列61b和备用存储单元列71b共用的方式设置了字线WL1～WL4。字线WL1～WL4分别被字线驱动器851～854驱动。字线驱动器851～854根据地址信号有选择地被字线译码器850激活。位线BLA、BLB、SBLA、SBLB在写入时被写驱动器861驱动。写驱动器861包含晶体管871～878。
晶体管871～878的栅极被写驱动译码器860控制。为了使存储单元的硫属化物层发生相变，写驱动译码器860根据写入信息改变位线的电位、驱动时间。
读出时，对应的位线被译码器889和读出门862选择，门电路886、887中的某一个与IO线对中的一条线连接。
在信号CSLA被译码门881选择的场合，信号SREFA被激活，基准存储单元借助于门电路888与IO线对中的另一条线连接。
相反，在信号CSLB被译码门882激活的场合，位线BLB借助于门电路887与IO线对中的一条线连接。这时，信号SREFB被激活，门电路889导通，位线BLR与IO线对中的另一条线连接。
为了均匀地分配与IO线对连接的门电路886、887的结电容，位线与IO线对的连接是交互进行的。因此，基准位线BLR的连接也与被选择的正常存储单元的列对应地与IO线对中的某一条线连接。
由于备用存储单元列是用2个存储单元存储1位数据的结构，所以对被同一字线选择的2个存储单元同时写入相反的数据。与在图3中说明过的情形一样，设置了3个备用存储单元列。在图17中代表性地示出了其中的1个存储单元列71b。选择器84b从3组备用存储单元列中选择2组，并将其与备用列专用的IO线对IOP4、IOP5连接。
在每一个存储单元存储1位数据的正常存储单元块51b中，通过将存取的存储单元与基准单元列61b的存储单元进行比较来读出数据。当字线被激活时，被存取的存储单元所连接的位线被译码器880和读出门862选择，并与IO线对IOP1连接。预充电电流经IO线对流过位线和选择存储单元，读出放大器的状态随选择存储单元的电阻值变化。与此相对照，在选择与被存取的存储单元的字线相同的字线的同时，在基准存储单元侧进行选择。各自的位线与放大部104连接，对存取的存储单元的状态与基准存储单元的状态进行比较。
与此相对照，备用存储单元列用2个存储单元存储1位数据，它不需要基准存储单元。这样，借助于构制通过用2个存储单元保持互补的数据来存储1位数据的冗余部，在存取的存储单元与基准存储单元之间存在分散性的场合，也能使备用存储单元阵列更稳定的工作。
这次公开的实施例在全部方面可认为是例示性的而不是限制性的。本发明的范围由权利要求书的范围而不是由上述实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围的全部变更。

Claims (12)

1.一种非易失性半导体存储器，其特征在于，
包括：
各自非易失性地存储1位数据的多个正常存储单元；
当在上述多个正常存储单元中存在不良存储单元时，用以代替上述不良存储单元，每2个单元非易失性地存储1位数据的多个备用存储单元；
根据来自外部的存取，从上述多个正常存储单元中选择与地址信号对应的第1存储单元组，并且与上述第1存储单元组的选择并行地从上述多个备用存储单元中选择第2存储单元组的控制电路；以及
根据上述地址信号，从上述第1、第2存储单元组中选择读出存储单元组，放大并输出上述读出存储单元组保持的数据的选择放大部。
2.如权利要求1所述的非易失性半导体存储器，其特征在于，
还包括用于读出上述第1、第2存储单元组的数据的数据线组；
上述选择放大部包含：
与上述读出存储单元组中包括的存储单元同数量的多个读出放大电路；以及
有选择地将按照上述地址信号传送应被读出的数据的上述数据线组中的一部分与上述多个读出放大电路连接的选择部。
3.如权利要求1所述的非易失性半导体存储器，其特征在于，
上述多个正常存储单元排列成行列状；
该非易失性半导体存储器还包括：
沿上述多个正常存储单元的行设置的多条字线；
沿上述多个正常存储单元的列设置的多条位线；
与配置了上述多个正常存储单元的区域相邻接地设置，沿上述多个正常存储单元的列方向成列地排列，保持用于在对上述正常存储单元进行读出时判别读出值的基准值的多个基准存储单元；
其某一条与上述多个正常存储单元的某一个连接，另一条与上述多个基准存储单元的某一个连接的第1、第2数据线；以及
分别与上述多个备用存储单元之中的成对地存储规定的1位数据的第1和第2备用存储单元连接的第3、第4数据线。
4.如权利要求1所述的非易失性半导体存储器，其特征在于，
上述多个正常存储单元排列成行列状；
该非易失性半导体存储器还包括：
对上述多个正常存储单元的各行对应地每行设置1条，在写入时进行行选择的多条数字线；以及
对上述多个正常存储单元的各行对应地每一行设置2条，在读出时进行行选择的多条字线；
各行的上述多个正常存储单元与对应的2条上述字线交互连接；
上述非易失性半导体存储器还包括：
与配置了上述多个正常存储单元的区域相邻接地设置，沿上述多个正常存储单元的行方向成行地排列，保持用于在对上述正常存储单元进行读出时判别读出值的基准值的多个基准存储单元。
5.一种非易失性半导体存储器，其特征在于，
包括：
多个正常存储单元；
当上述多个正常存储单元中存在不良存储单元时，用以代替上述不良存储单元的多个备用存储单元；
用于根据来自外部的存取，从上述多个正常存储单元中读出第1数据组的第1数据线组；
用于与上述第1数据组的读出并行地从上述多个备用存储单元中读出第2数据组的第2数据线组；以及
根据地址信号，从上述第1、第2数据组中有选择地放大并输出读出数据组的选择放大部。
6.如权利要求5所述的非易失性半导体存储器，其特征在于，
上述选择放大部包含：
与上述读出数据组中包括的数据同数量的多个读出放大电路；以及
有选择地将按照上述地址信号传送应被读出的数据的上述第1、第2数据线组中的一部分与上述多个读出放大电路连接的选择部。
7.如权利要求6所述的非易失性半导体存储器，其特征在于，
还包括接受上述地址信号，检测是否是与不良存储单元对应的地址的冗余控制部，
在上述第1、第2数据线组中包含的多条数据线按规定的顺序并列排列，
上述选择部根据上述冗余控制部的输出，以不调换上述规定顺序的方式将从上述第1、第2数据线组中选择出的数据线移位，使之与上述多个读出放大器连接。
8.一种非易失性半导体存储器，其特征在于，
包括：
多个正常存储单元；
当上述多个正常存储单元中存在不良存储单元时，用以代替上述不良存储单元的多个备用存储单元；以及
非易失性地存储上述不良存储单元的地址的程序阵列；
上述程序阵列包含多个程序组；
上述多个程序组的每一个具有：
由与上述正常存储单元有相同的结构的非易失性存储单元构成，存储指示不良存储单元的地址是否已存储在对应的程序组中的标志位的第1程序单元；以及
存储不良存储单元的地址的第2程序单元；
上述非易失性半导体存储器还包括：
根据程序组地址选择分别与上述多个程序组对应的多个标志位中的一部分的选择电路；以及
将上述选择电路的输出读出到外部的端子。
9.如权利要求8所述的非易失性半导体存储器，其特征在于，
上述程序阵列还包含为了不可逆地破坏上述第1程序单元中包括的非易失性存储单元，而有选择地对上述第1程序单元施加由外部提供的高电压，从而使上述标志位指示对应的程序组已存储完毕的电压切换电路。
10.如权利要求8所述的非易失性半导体存储器，其特征在于，上述多个备用存储单元被分开配置在多个置换单位中，上述多个程序组的数目少于上述多个置换单位的数目。
11.如权利要求8所述的非易失性半导体存储器，其特征在于，
上述多个备用存储单元被分开配置在多个置换单位中，上述程序组的每一个还具有存储指定上述多个置换单位中的1个的信息的第3程序单元。
12.如权利要求8所述的非易失性半导体存储器，其特征在于，
上述程序组的每一个还具有对对应于所存储的不良存储单元的地址与输入地址的一致进行检测的一致检测部，上述非易失性半导体存储器还包括：对根据上述一致检测部的输出写入到上述正常存储单元中的写入信号进行非激活的写入驱动器。
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