JP6886850B2 - 半導体記憶装置および半導体記憶装置の試験方法 - Google Patents

Description

本発明は、半導体記憶装置および半導体記憶装置の試験方法、特にデータの読み出し余裕を考慮した試験回路を備えた半導体記憶装置および半導体記憶装置の試験方法に関する。

従来、試験方法を主眼とした半導体記憶装置を開示する文献として特許文献１が知られている。特許文献１に開示された半導体記憶装置は、１個のセンスアンプに第１および第２ビット線対を接続できるシェアドセンスアンプ方式ＤＲＡＭにおいて、テストモード時に、第１および第２ビット線対の接続を次のように制御する。メモリセルからデータを読み出す過程において、ワード線ＷＬ０が選択される前に、新たに追加したテスト用制御信号ＺＷＬＦを「Ｈ」から「Ｌ」に変化させることにより、第２ビット線対の接続を制御する信号Ｓ１Ｕを「Ｈ」として、通常動作では使用されない第２ビット線対をもセンスアンプに接続する。これによりビット線容量を通常動作の２倍とした状態でワード線ＷＬ０を選択して所定セルからデータを読み出す。特許文献１では、以上の構成により、セル容量マージン不足の場合には正しくデータが読み出せないようになるとしている。

また、特許文献２も知られている。特許文献２に開示された強誘電体記憶装置は、強誘電体キャパシタと、この強誘電体キャパシタの一端が接続され、浮遊キャパシタを有する読み出し線と、浮遊キャパシタと並列に読み出し線に接続可能なテスト用キャパシタとを備え、テスト用キャパシタを読み出し線に接続した状態で、強誘電体キャパシタの他端に電圧を印加し、読み出し線に発生した電位を検知することにより、スクリーニングを行うことを特徴としている。

一方、一対のトランジスタによるメモリセルを備えた半導体記憶装置の試験方法として、特許文献３に開示された試験方法が知られている。特許文献３には、メモリセルを形成する一対の第１トランジスタおよび第２トランジスタと、第１トランジスタに流れる第１オン電流Ｉ１と第２トランジスタに流れる第２オン電流Ｉ２との高低関係に応じた論理レベルの出力信号を生成するセンスアンプＳＡと、第１オン電流Ｉ１にオフセットを与えるか否か、および、第２オン電流Ｉ２にオフセットを与えるか否かを個別に制御するテスト回路ＴＥＳＴと、を有する半導体不揮発記憶回路の試験方法が開示されている。

特開平１０−３０８１００号公報 特開平１１−３５３８９８号公報 特開２０１２−０１４７９９号公報

ところで、特に２つのメモリセル（「読み出し対象セル」と「相補用セル」)に相補的にデータを格納し、両者を比較して１つのデータを判定する構造の半導体記憶装置（半導体メモリ）においては、２つのメモリセル自体に潜在的な故障がないか、読み出す場合において十分な余裕（マージン）を有しているかを事前に、かつ定量的にテストする手段が求められている。なお、以下では「読み出し対象セル」および「相補用セル」を総称して、「単位セル」という場合がある。

この点、特許文献１に開示された半導体記憶装置も、特許文献２に開示された強誘電体記憶装置も、２つの単位セルを用いて１つのデータを記憶する構成の半導体メモリにおいて読み出し動作マージンテストを行う場合の試験方法を開示している。特許文献１に係る試験方法では、読み出しマージンテスト時に、テスト用のメモリセルをビット線と対のビット線に付加して負荷容量を増加させ、読み出し電圧を小さくすることにより、より厳しい条件でテストを行っている。一方特許文献２に係る試験方法では、読み出しマージンテスト時に、読み出し対象に読み出し対象以外の非選択ビット線を付加して負荷容量を増加することにより、より厳しい条件でテストを行っている。

しかしながら、特許文献１あるいは特許文献２に開示された試験方法は、いずれにしろ、２つの単位セルで１つのデータを記憶する半導体メモリにおいて、ビット線と対になるビット線にテスト用メモリセルや、非選択メモリセルのビット線を付加して負荷容量を増やし、読み出し電圧小さくしてマージンテストする試験方法である。つまり、マージンテストとはいっても単に通常の読み出し時よりも容量負荷を重くしてテストすることで動作マージンをテストするものであり、読み出し動作におけるマージンを定量的にテストする試験方法ではない。

一方、特許文献３に開示された半導体不揮発記憶回路の試験方法は、一定の制約においてマージンを定量的に試験することが可能となっている。すなわち、特許文献３に開示された半導体不揮発記憶回路の試験方法では、オン電流の少ない側（データ「０」側）の単位セルにオフセット電流を与え、この合算電流とオン電流の多い側（データ「１」側）のオン電流とをセンスアンプで比較しているので、間接的にオン電流の多い側の単位セルの試験を一定程度定量的に行うことが可能である。しかしながら、オフセットを付加することしかできないので、オン電流の少ない側の単位セルについて厳密に定量的な試験を行うことはできない。

より詳細には、特許文献３に開示された半導体不揮発記憶回路の試験方法はオン電流の差分しか見られないので、例えばデータ０、１の組み合わせにおけるオン電流が各々０μＡと５μＡであっても、１００μＡと１０５μＡであっても試験をパスしてしまう。すなわち、データ０、１の組み合わせにおいて同じ差分電流の組み合わせを区別できない。

さらに、特許文献３に開示された半導体不揮発記憶回路の試験方法では、メモリセルブロック内にオフセット電流を付与するための冗長的なメモリセルを備えているが、通常の読み出し動作においてこの冗長的なメモリセルが負荷容量として作用する。そのため特許文献３に開示された半導体不揮発記憶回路の試験方法では、読み出し動作時の負荷が重くなり、アクセスが遅くなるという問題がある。

一方、半導体記憶装置にマージン試験用に冗長的なメモリセルを付加した場合、この冗長的なメモリセルがバックアップセルとしても使用できれば至便である。バックアップセルとは、例えば半導体記憶装置の出荷検査等において不具合のあるメモリセルが検出された場合、この不良セルと置き換えるための良品のメモリセルである。この点特許文献３に開示された半導体不揮発記憶回路では、冗長的なメモリセルのワード線が本来のメモリセルのワード線とは異なる専用のワード線となっているため、バックアップセルとして用いることができない。

本発明は、以上のような問題点に鑑み、一対のセルに相補的にデータを格納するメモリセルを有する半導体記憶装置において、各セルごとの異常の有無について余裕度を含めて試験することが可能であるとともに、メモリセルに対する負荷的な影響が抑制されかつメモリセルのバックアップとしても機能させることが可能な試験回路を備えた半導体記憶装置および半導体記憶装置の試験方法を提供することを目的とする。

本発明に係る半導体記憶装置は、データを格納する第１のセル、および前記データの相補データを格納する第２のセルを備えたメモリセルと、前記相補データにマージンを付加したマージン付相補データを格納する第３のセル、および前記データにマージンを付加したマージン付データを格納する第４のセルを備えた冗長メモリセルと、前記データと前記マージン付相補データとが比較されて前記第１のセルの試験が実行され、かつ前記相補データと前記マージン付データとが比較されて前記第２のセルの試験が実行されるように制御する制御部と、を含むものである。

一方、本発明に係る半導体記憶装置の試験方法は、データを格納する第１のセル、および前記データの相補データを格納する第２のセルを備えたメモリセルと、前記相補データにマージンを付加したマージン付相補データを格納する第３のセル、および前記データにマージンを付加したマージン付データを格納する第４のセルを備えた冗長メモリセルと、を含む半導体記憶装置の試験方法であって、制御部により、前記データと前記マージン付相補データとが比較されて前記第１のセルの試験が実行され、かつ前記相補データと前記マージン付データとが比較されて前記第２のセルの試験が実行されるように制御するものである。

本発明によれば、一対のセルに相補的にデータを格納するメモリセルを有する半導体記憶装置において、各セルごとの異常の有無について余裕度を含めて試験することが可能であるとともに、メモリセルに対する負荷的な影響が抑制されかつメモリセルのバックアップとしても機能させることが可能な試験回路を備えた半導体記憶装置および半導体記憶装置の試験方法を提供することが可能となる。

実施の形態に係る半導体記憶装置の構成の一例を示すブロック図である。 第１の実施の形態に係る半導体記憶装置の構成の一例を示す回路図である。 実施の形態に係る半導体装置のメモリセルの構成の一例を示す回路図である。 第１の実施の形態に係る半導体記憶装置の試験方法における動作の一例を示すタイミングチャートである。 第２の実施の形態に係る半導体記憶装置の構成の一例を示す回路図である。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。

［第１の実施の形態］
図１ないし図４を参照して、本実施の形態に係る半導体記憶装置および半導体記憶装置の試験方法について説明する。本実施の形態に係る半導体記憶装置、および半導体記憶装置の試験方法は、２つの単位セルを比較しセンスアンプで期待値判定する半導体メモリにおいて、２つの単位セルがそれぞれ個別にマージンテストすることが可能なように構成され、かつ電圧（あるいは電流）の差分を精度よく定量的にテストすることが可能なように構成されている。つまり、２つの単位セルを備えたメモリセルを、２つの単位セルの各々に格納されたデータにマージンを持たせたデータが格納された２つの単位セルを備えた冗長セルと比較し判定することで、定量的にマージンテストを行うことが可能となっている。

ここで、本実施の形態に係る「マージン」とは、「１」または「０」の論理値について各々の相補値（「１」に対する「０」、「０」に対する「１」）と比較する場合に、各々の相補値に加える、または減ずる判定が不利になる方向の物理量をいう。例えば、期待値（試験対象のメモリセルで予測される論理値）が「０」の場合に流れる読み出し電流を０Ａ、期待値「１」の場合に流れる読み出し電流を１００μＡとする。この場合、期待値「０」に対する比較対象を例えば８０μＡとすると、この場合マージンαは、α＝２０μＡである。また、期待値「１」に対する比較対象を３０μＡとすると、この場合のマージンαは、α＝３０μＡである。以下、比較対象としての「１」をマージンを含めて「１−α」と表記し、比較対象としての「０」をマージンを含めて「０＋α」と表記する。

図１に示すように、本実施の形態に係る半導体記憶装置（半導体メモリ）１０は、複数（図１ではＮ個の例を示している）のメモリセルブロックである、メモリセルブロック（０）１２−１、メモリセルブロック（１）１２−２、メモリセルブロック（２）１２−３、メモリセルブロック（３）１２−４、・・・、メモリセルブロック（Ｎ−１）１２−Ｎ（以下、総称する場合は、「メモリセルブロック１２」）、冗長メモリセルブロック１４、マルチプレクサ（ＭＵＸ）１６、センスアンプ（Ｓ．Ａ．）１８、出力バッファ２０、制御回路２２、およびＸデコーダ（ＸＤＥＣ」２４を含んで構成されている。

メモリセルブロック１２は、ユーザデータを記憶するためのメモリセル３０（図２参照）が複数配置されたブロックである。本実施の形態に係るメモリセル３０は、相補的にデータを格納する「読み出し対象セル」と「相補用セル」とを備えている。冗長メモリセルブロック１４は、本実施の形態に係る半導体記憶装置の試験方法（以下、「本試験方法」）を実行する場合に用いる１以上の冗長メモリセル４０（図２参照）が配置されたブロックである。本実施の形態に係る半導体記憶装置１０では、冗長メモリセル４０としてメモリセル３０と同じ構成のセルを用いている。しかしながら、これに限られず、以下で説明する機能を充足する限りにおいて、メモリセル３０と異なる形態の冗長メモリセルを用いてもよい。メモリセル３０、冗長メモリセル４０の詳細については後述する。

制御回路２２は、通常のユーザデータの読み出しにおいて、入力アドレスに応じ、ワード線（ＷＬｘ）用デコード信号、読み出し選択線（ＲＬｘ）用デコード信号、マルチプレクサ（ＹＡｘ）用デコード信号等を生成する。また、本試験方法において、テスト信号ＴＥＳＴ＿ＭＡＧＮを介して入力アドレスに対して論理変換を加えたデコード信号を生成し（デコード信号をデコードして選択信号を生成し）、メモリセル３０の「読み出し対象セル」が冗長メモリセル４０の「相補用セル」と比較されるように、またはメモリセル３０の「相補用セル」が冗長メモリセル４０の「読み出し対象セル」と比較されるように制御する。換言すれば、メモリセル３０の「相補用セル」を冗長メモリセルの「相補用セル」に置き換え、メモリセル３０の「読み出し対象セル」を冗長メモリセルの「読み出し対象セル」に置き換る制御を行う。

Ｘデコーダ２４は、デコード信号を受けて、ワード線（ＷＬｘ）、読み出し選択線（ＲＬｘ）の選択／非選択を制御する。本試験方法の実行の際は、冗長メモリセル４０も同時に選択する。

マルチプレクサ１６は、デコード信号を受けて、マルチプレクサ（ＹＡｘ）の選択／非選択、ビット線（ＢＬｘ）の選択／非選択を制御する。選択されたビット線（ＢＬｘ）がセンスアンプ１８に接続される。本試験方法の実行の際は、デコード信号により、冗長メモリセル４０に接続されたビット線（ＢＬｘ）を選択する。

センスアンプ１８は、選択されたメモリセル３０（読み出し対象セルと相補用セル）が入力されると期待値を判定する（入力信号の差分に基づいて、単位セルに格納されたデータが「０」であるか「１」であるか判定する）。一方、本試験方法の実行の際は、マルチプレクサ１６により切り替えられたメモリセル３０の２つの単位セルのうちの一方の単位セルに格納されたデータと、対応する冗長メモリセル４０の一方の単位セルに格納されたデータとが比較されて期待値判定が行われる。

出力バッファ２０は、センスアンプ１８で期待値判定された情報を最終的に外部に出力する。

次に、制御回路２２に入力される、または制御回路２２から出力される各信号について説明する。図１に示すＥＮ信号は、デバイス選択信号（イネーブル信号）である。ＲＥＡＤＩＮ信号（リードイン信号）は、メモリセル３０、冗長メモリセル４０の読み出しのタイミングを示す信号である。ＰＧＭＩＮ信号（プログラムイン信号）は、本試験方法のプログラム等の入力を制御する信号である。ＥＲＳＩＮ信号（イレースイン信号）は、入力された本試験方法のプログラム等の消去を制御する信号である。

ＴＥＳＴ＿ＭＡＧＮ信号（テストマージン信号）は、本試験方法を実行するタイミングを制御する信号である。Ａｄｄｒｅｓｓ信号（アドレス信号）は、メモリセル３０のアドレスを指定する信号である。ＡＭ１信号は、本試験方法において、メモリセル３０の単位セルと冗長メモリセル４０の単位セルとを組み合わせて指定する信号である。本試験方法においては、メモリセル３０の「読み出し対象セル」と冗長メモリセル４０の「相補用セル」、またはメモリセル３０の「相補用セル」と冗長メモリセル４０の「読み出した対象セル」とが組み合わされる。ＤＡＴＡＩＮ信号は半導体記憶装置１０に格納すべきデータを示す信号である。ＲＥＡＤＹ信号は、半導体記憶装置１０が信号入力待ちであることを外部に向けて示す信号である。

図２を参照して、本実施の形態に係る半導体記憶装置１０の具体的な回路について説明する。図２には、半導体記憶装置１０の構成のうち、メモリセルブロック（０）１２−１、メモリセルブロック（１）１２−２、冗長メモリセルブロック１４、マルチプレクサ１６、およびセンスアンプ１８を示している。むろん、メモリセルブロック１２は２つに限られず、半導体記憶装置１０の記憶容量等に応じて適宜な数だけ設けられる。

図２では、メモリセルブロック（０）を構成する複数のメモリセルのうち、メモリセル３０−１とメモリセル３０−２（総称する場合は、「メモリセル３０」）とを抜き出して示している。同様に、メモリセルブロック（１）を構成する複数のメモリセルのうち、メモリセル３０−３とメモリセル３０−４とを抜き出して示している

一方、図２では、冗長メモリセルブロック１４を構成する冗長メモリセルのうち、冗長メモリセル４０−１と冗長メモリセル４０−２（総称する場合は、「冗長メモリセル４０」）とを抜き出して示している。図２に示すように、本実施の形態では、冗長メモリセル４０の回路としてメモリセル３０と同じ回路を用いている。

図２に示すように、メモリセル３０−１、３０−３、および冗長メモリセル４０−１は、共通のビット線ＢＬ０、ＢＬＣ０によって接続されている。一方、メモリセル３０−２、３０−４、および冗長メモリセル４０−２は、共通のビット線ＢＬ１、ＢＬＣ１によって接続されている。すなわち、図２では２系等のメモリセルの列を示している。むろん、この列の数は２つに限られず、半導体記憶装置１０の記憶容量等に応じて適宜な数だけ設けられる。以下、便宜的に、メモリセル３０−１、３０−３、および冗長メモリセル４０−１の列を「０系メモリ」、メモリセル３０−２、３０−４、および冗長メモリセル４０−２の列を「１系メモリ」という。

図３を参照して、本実施の形態に係るメモリセル３０の構成について、より詳細に説明する。図３ではメモリセル３０−１を例示しているが、他のメモリセル３０および冗長メモリセル４０の構成も同様である。図３に示すように、メモリセル３０−１は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８を含んで構成される２ビットタイプのメモリセルである。トランジスタＴ１からＴ８はＮ型でもＰ型でもよいが、本実施の形態ではＮ型を用いている。なお、本実施の形態で２ビットのメモリセルを用いているのは、データの保持における信頼性をより向上させるためである。

トランジスタＴ１、Ｔ４、Ｔ５、Ｔ８はフローティングゲート型のトランジスタであり、該フローティングゲートに電子（ホットキャリア）を注入して論理値「０」（以下、「期待値０」）、電子の注入なしで論理値「１」（以下、「期待値１」）に対応させる。むろんこの対応関係は一例であり、逆の対応関係であってもよい。

本実施の形態では、トランジスタＴ１とＴ５とがペアとなって読み出し対象セルと相補用セルを構成し、トランジスタＴ４とＴ８とがペアとなって読み出し対象セルと相補用セルを構成している。トランジスタＴ２はトランジスタＴ１による電流をビット線ＢＬ０に流す際の選択トランジスタである。同様にトランジスタＴ３はトランジスタＴ４による電流をビット線ＢＬ０に流す際の選択トランジスタであり、トランジスタＴ６はトランジスタＴ５による電流をビット線ＢＬＣ０に流す際の選択トランジスタであり、トランジスタＴ７はトランジスタＴ８による電流をビット線ＢＬＣ０に流す際の選択トランジスタである。

トランジスタＴ１、Ｔ４、Ｔ５、Ｔ８のゲートは共通のワード線ＷＬ０＿０に接続され、トランジスタＴ２とＴ６のゲートは共通の読み出し選択線ＲＬ０＿Ｌに接続され、トランジスタＴ３とＴ７は共通の読み出し選択線ＲＬ０＿Ｒに接続されている。トランジスタＴ１、Ｔ４、Ｔ５、Ｔ８の各々のドレインはグランドに接続されている。以上のような構成を有するメモリセル３０−１において、例えばワード線ＷＬ０＿０およびビット線ＢＬ０に正電位を与えることにより、トランジスタＴ１に電子が注入されて期待値０の状態となるとともに、トランジスタＴ５が期待値１の状態となる。読み出す際には、読み出し選択線ＲＬ０＿Ｌに正電位を与えることにより、トランジスタＴ１の状態に応じた電流がビット線ＢＬ０に流れ、トランジスタＴ５の状態に応じた電流がビット線ＢＬＣ０に流れる。

続けて図２では、マルチプレクサ１６を構成する複数のトランスファーゲートのうち、トランスファーゲート５０−１、５０−２、５０−３、５０−４、５０−５、５０−６、５０−７、５０−８を示している。図２では、トランスファーゲート５０−１と５０−２とがペアとなって第１トランスファーゲート対を構成している。同様に、トランスファーゲート５０−３と５０−４とが第２トランスファーゲート対を構成し、トランスファーゲート５０−５と５０−６とが第３トランスファーゲート対を構成し、トランスファーゲート５０−７と５０−８とが第４トランスファーゲート対を構成している。

図２に示すように、トランスファーゲート５０−１にはビット線ＢＬ１が接続され、トランスファーゲート５０−２にはビット線ＢＬ０が接続されており、第１トランスファーゲート対によってビット線ＢＬ１とＢＬ０のいずれかが排他的に選択されてメインビット線ＢＬＹ０に選択された側の信号が出力される。同様に、第２トランスファーゲート対によってビット線ＢＬＣ０とＢＬＣ１のいずれかが排他的に選択されてメインビット線ＢＬＹＣ０に選択された側の信号が出力され、第３トランスファーゲート対によってビット線ＢＬ０とＢＬ１のいずれかが排他的に選択されてメインビット線ＢＬＹ１に選択された側の信号が出力され、第４トランスファーゲート対によってビット線ＢＬＣ１とＢＬＣ０のいずれかが排他的に選択されてメインビット線ＢＬＹＣ１に選択された側の信号が出力される。

ここで、以下ではラインＸに発生する信号を信号＜Ｘ＞と表記する場合がある。例えば、ビット線ＢＬ０に発生する信号を信号＜ＢＬ０＞と表記する。

図２に示すように、センスアンプ１８は、０系メモリを分担するセンスアンプ１８−１（Ｓ．Ａ０）と、１系メモリを分担するセンスアンプ１８−２（Ｓ．Ａ１）を含んで構成されている。センスアンプ１８−１は、信号＜ＢＬＹ０＞と＜ＢＬＹＣ０＞との差分を演算し、出力線ＲＤ＿ＯＵＴ０に結果を出力する。また、センスアンプ１８−２は、信号＜ＢＬＹ１＞と＜ＢＬＹＣ１＞との差分を演算し、出力線ＲＤ＿ＯＵＴ１に結果を出力する。出力信号＜ＲＤ＿ＯＵＴ０＞と＜ＲＤ＿ＯＵＴ１＞の一方が、出力端子ＤＯＵＴから出力信号＜ＤＯＵＴ＞として出力される。

以上の構成を有する本実施の形態に係る半導体記憶装置１０は、以下の特徴を有する。
（１）ユーザデータを格納するためのメモリセル３０の領域以外に、本試験方法による動作マージンテストでメモリセル３０との比較を行うためのデータを格納する冗長メモリセル４０を設けた。メモリセル３０の単位セルである読み出し対象セルおよび相補用セルに対して、各々冗長メモリセル４０の相補用セルおよび読み出し対象セルを対応させ、比較することによりメモリセル３０の動作マージンをテストする。本試験方法におけるマージン量の設定は、メモリセル３０の単位セルへのデータの格納とともに、試験前に冗長セルの単位セルに電子を注入することによって行われる。
（２）通常のユーザデータ読み出しでは、マルチプレクサ１６で所望のビット線ＢＬｘをセンスアンプ１８に接続するが、本試験では、テスト信号によってマルチプレクサ１６に対し通常動作と異なる制御を行う。

上記のような制御を行うことで、読み出す２つの単位セル（読み出し対象セル／相補用セル）の内、一方の単位セルをメモリセル３０と共通のビット線を経由した冗長メモリセル４０の一方の単位セルと比較することが可能となる。すなわちメモリセル３０と共通のビット線ＢＬｘ経由とすることで、ビット線ＢＬｘの本数を増やす必要がなく、その結果レイアウト面積の増加を抑制することも可能となっている。

次に、図２と図４を参照し、本実施の形態に係る半導体記憶装置の試験方法についてより詳細に説明する。図４は、本試験方法による動作マージンテストにおいて実行される通常の読み出し動作である通常リード（図４中のＴ１で示された時間に実行される）、読み出し対象セル側の読み出し動作であるマージンリード＠ＡＭ１＝Ｌ（図４中のＴ２で示された時間に実行される）、相補用セル側の読み出し動作であるマージンリード＠ＡＭ１＝Ｈ（図４中のＴ３で示された時間に実行される）を各々示している。また、図４には、上記各読み出し動作に伴う、各外部信号（図１に示す各外部信号と同じ）、および各内部信号の変化を示している。内部信号は図２に示す各ライン（線）に生成される信号であり、以下のラインに発生する信号を含む。すなわち、ワード線（ＷＬ０＿０、ＷＬＲ＿０）、読み出し選択線（ＲＬ０＿Ｌ、ＲＬ０＿Ｒ、ＲＬＲ＿Ｌ、ＲＬＲ＿Ｒ）、ビット線（ＢＬ０、ＢＬＣ０、ＢＬ１、ＢＬＣ１）、マルチプレクサ（ＹＡ０、ＹＡＣ０、ＲＹＡ０、ＲＹＡＣ０）、メインビット線（ＢＬＹ０、ＢＬＹＣ０）、出力線（ＤＯＵＴ）である。

図２において、主な外部信号は以下のように動作している。すなわち、信号＜ＥＮ＞は時間Ｔ１、Ｔ２、Ｔ３を含む区間においてデバイス選択が有効となるようにハイレベル（以下、「Ｈ」）とされている。信号＜ＲＥＡＤＩＮ＞は、時間Ｔ１、Ｔ２、Ｔ３の各々において読み出し動作を実行すべく、Ｈとされている。信号＜ＴＳＴ＿ＭＲＧＮ＞は時間Ｔ２、Ｔ３で本試験が実行されるようにＨとされている。信号＜ＡＭ１＞は、時間Ｔ２で読み出し対象セルのテストを行うようにロウレベル（以下、「Ｌ」）とされ、時間Ｔ３で相補用セルのテストを行うようにＨとされている。

図２では、データが書き込まれたメモリセル３０−１について動作マージンテストする場合を例示して説明する。本実施の形態においてメモリセル３０−１に対応する冗長メモリセルは冗長メモリセル４０−２である。一方、メモリセル３０−２の動作マージンテストを行う際の冗長メモリセルは冗長メモリセル４０−１とされる。すなわち、０系メモリのメモリセル３０には１系メモリの冗長メモリセル４０を対応させ、１系メモリのメモリセル３０には０系メモリの冗長メモリセル４０を対応させる。これは、本実施の形態では、例えば０系メモリのメモリセル３０の一部に不良が発生し、冗長メモリセル４０−１で置き換えた場合を想定しているからである。この場合は、必然的に、０系メモリのビット線ＢＬ０およびＢＬＣ０と、１系メモリのビット線ＢＬ１およびＢＬＣ１と、を共通に使用することが必要となる。本実施の形態では、その切り替えのためにマルチプレクサ１６を用いている

図２に示すように、本例ではメモリセル３０−１のセルＭＣ０（読み出し対象セル、トランジスタＴ１に対応）が期待値１の状態、セルＭＣＣ０（相補用セル、トランジスタＴ５に対応）が期待値０の状態とされている。本実施の形態では、期待値０に対応してビット線ＢＬｘに流れる電流として０．１μＡ程度、期待値１に対応してビット線ＢＬｘに流れる電流として１０μＡ程度とされている。なお、期待値０、１の各々に対応して流れる電流値はこれらの値に限られず、例えば、期待値０で数μＡ程度、期待値１で数１０μＡ程度としてもよい。

図４を参照して、まず、通常リードについて説明する。図４に示すように、＜ＥＮ＞＝Ｈ、＜ＲＥＡＤＩＮ＞＝Ｈ、＜ＴＳＴ＿ＭＲＧＮ＞＝Ｌとして通常リードに設定する。入力したアドレス（０番地）に応じてワード線の信号が＜ＷＬ０＿０＞＝Ｈ、読み出し選択線の信号が＜ＲＬ０＿Ｌ＞＝Ｈになる。すると、ビット線ＢＬ０にセルＭＣ０による期待値１に対応する信号が、ビット線ＢＬＣ０にセルＭＣＣ０による期待値０に対応する信号が伝達される。さらに、マルチプレクサ１６で信号線ＹＡ０、ＹＡＣ０が選択され、メインビット線ＢＬＹ０に期待値１に対応する信号が、メインビット線ＢＬＹＣ０に期待値０に対応する信号が伝達される。センスアンプ１８−１で期待値０に対応する信号（電流信号）と期待値１に対応する信号（電流信号）とが比較されて期待値判定が行われ、判定結果が出力信号＜ＤＯＵＴ＞として出力される。図４では、出力端子ＤＯＵＴに期待値１が出力された状態（すなわち、正常な状態）を示している。

次に、マージンリード＠ＡＭ１＝Ｌについて説明する。本実施の形態では、図２に示すように、冗長メモリセル４０−２のセルＲＭＣ０（トランジスタＴ１に相当）が期待値（１-α）に、セルＲＭＣＣ０（トランジスタＴ５に相当）が期待値（０+α）に設定されている。ここで、先述したようにαはマージン量であり、期待値（１−α）は期待値０と比較するためのマージンを見込んだ期待値１を示している。つまり、例えば期待値１の電流値が標準値１０μＡに対して（１０−α）μＡとされた値を示している。また、期待値（０＋α）は期待値１と比較するためのマージンを見込んだ期待値０を示している。つまり、例えば期待値０の電流値が標準値０．１μＡに対して（０．１＋α）μＡとされた値を示している。αの値としては、例えば３μＡとする。ただし、期待値（１−α）、期待値（０＋α）のように期待値１と０とでマージン量を同じ値にする必要はなく、期待値（１−α）、期待値（０＋β）のように異なる値としてもよい。

図４に示すように、マージンリード＠ＡＭ１＝Ｌでは、＜ＥＮ＞＝Ｈ、＜ＲＥＡＤＩＮ＞＝Ｈ、＜ＴＳＴ＿ＭＲＧＮ＞＝Ｈ、＜ＡＭ１＞＝Ｌとしてマージンリード＠ＡＭ１＝Ｌに設定する。ここで信号＜ＡＭ１＞による設定は以下のように行われる。
＜ＡＭ１＞＝Ｌの場合・・・メモリセル３０−１の読み出し対象セル（ＭＣ０）と冗長メモリセル４０−２の相補用セル（ＲＭＣＣ０）の比較を実行するように選択される。
＜ＡＭ１＞＝Ｈの場合・・・メモリセル３０−１の相補用セル（ＭＣＣ０）と冗長メモリセル４０−２の読み出し対象セル（ＲＭＣ０）の比較を実行するように選択される。
すなわち、＜ＡＭ１＞＝Ｌに場合はメモリセル３０−１の読み出し対象セル（ＭＣ０）の動作マージンテストが実行され、＜ＡＭ１＞＝Ｈに場合はメモリセル３０−１の相補用セル（ＭＣＣ０）の動作マージンテストが実行される。

図４に示すように、入力したアドレス（０番地）に応じてワード線の信号が＜ＷＬ０＿０＞＝Ｈ、＜ＷＬＲ＿０＞＝Ｈ、読み出し選択線の信号が＜ＲＬ０＿Ｌ＞＝Ｈ、＜ＲＬＲ＿Ｌ＞＝Ｈになる。すると、ビット線ＢＬ０にセルＭＣ０による期待値１に対応する信号が、ビット線ＢＬＣ１にセルＲＭＣＣ０による期待値（０+α）に対応する信号が伝達される。さらに、マルチプレクサ１６で信号線ＹＡ０、ＲＹＡＣ０が選択され、メインビット線ＢＬＹ０に期待値１に対応する信号が、メインビット線ＢＬＹＣ０に期待値（０＋α）に対応する信号が伝達される。センスアンプ１８−１で期待値１に対応する信号（電流信号）と期待値（０＋α）に対応する信号（電流信号）とが比較されて期待値判定が行われ、判定結果が出力信号＜ＤＯＵＴ＞として出力される。図４では、出力端子ＤＯＵＴに期待値１が出力された状態（すなわち、正常な状態）を示している。

次に、マージンリード＠ＡＭ１＝Ｈについて説明する。図４に示すように、マージンリード＠ＡＭ１＝Ｈでは、＜ＥＮ＞＝Ｈ、＜ＲＥＡＤＩＮ＞＝Ｈ、＜ＴＳＴ＿ＭＲＧＮ＞＝Ｈ、＜ＡＭ１＞＝Ｈとしてマージンリード＠ＡＭ１＝Ｈに設定する。マージンリード＠ＡＭ１＝Ｈでは、上述したように、メモリセル３０−１のセルＭＣＣ０の期待値０と、冗長メモリセル４０−２のセルＲＭＣ０の期待値（１−α）とが比較される。すなわち、メモリセル３０−１の相補用セルの動作マージンテストが実行される。

図４に示すように、入力したアドレス（０番地）に応じてワード線の信号が＜ＷＬ０＿０＞＝Ｈ、＜ＷＬＲ＿０＞＝Ｈ、読み出し選択線の信号が＜ＲＬ０＿Ｌ＞＝Ｈ、＜ＲＬＲ＿Ｌ＞＝Ｈになる。すると、ビット線ＢＬＣ０にセルＭＣＣ０による期待値０に対応する信号が、ビット線ＢＬ１にセルＲＭＣ０による期待値（１−α）に対応する信号が伝達される。さらに、マルチプレクサ１６で信号線ＹＡＣ０、ＲＹＡ０が選択され、メインビット線ＢＬＹ０にセルＲＭＣ０による期待値（１−α）に対応する信号が、メインビット線ＢＬＹＣ０にセルＭＣＣ０による期待値０に対応する信号が伝達される。センスアンプ１８−１で期待値（１−α）に対応する信号（電流信号）と期待値０に対応する信号（電流信号）とが比較されて期待値判定が行われ、判定結果が出力信号＜ＤＯＵＴ＞として出力される。図４では、出力端子ＤＯＵＴに期待値１が出力された状態（すなわち、正常な状態）を示している。

以下、上記の本試験による動作マージンテストの内容についてまとめる。
（１）構成
２つの単位セルで１つのデータを記憶させる半導体メモリにおいて、読み出し動作マージンをテストするために以下の構成を採用した。
［ａ］ユーザデータを格納するメモリセルに加えて、試験用の冗長メモリセルを設けた。
［ｂ］比較対象である冗長メモリセルのデータは、メモリセルと共通のビット線を経由して期待値判定させる。そのため、テスト信号ＴＥＳＴ＿ＭＡＧＮ、選択信号ＡＭ１で論理変換を加えたデコード信号を生成する構成とした。
（２）設定
メモリセル３０のアドレスと、テスト信号ＴＥＳＴ＿ＭＡＧＮ、選択信号ＡＭ１により、動作マージンテストの際は以下のように設定される。
［ａ］メモリセル３０の読み出し対象セル、相補用セルに加えて、冗長メモリセル４０の相補用セル、読み出し対象セルが選択される。
［ｂ］冗長メモリセル４０を読み出す際は、メモリセル３０と共通のビット線（ＢＬｘ）を経由して読み出すことが可能なように、マルチプレクサ１６をテスト信号、選択信号に応じて切り替える。
（３）効果
以上の構成を備えた本実施の形態に係る半導体記憶装置および半導体記憶装置の試験方法の効果として、メモリセルブロックのレイアウト面積の増加を最小限に抑えつつ、マージン量を自由に変えて定量的にかつ精度を上げて、半導体記憶装置の読み出し動作マージンテストを行うことが可能となった。その結果、本実施の形態に係る半導体記憶装置のウエハ段階での選別、あるいは組み立て後の選別の精度が向上し、さらに市場故障率の大幅な低減も期待される。

［第２の実施の形態］
図５を参照して、本実施の形態に係る半導体記憶装置および半導体記憶装置の試験方法ついて説明する。本実施の形態は、上記実施の形態に係る動作マージンテスト用の２ビット構成の冗長メモリセル４０（本実施の形態では、上記実施の形態同様冗長メモリセル４０−２を用いている）の他のビットの単位セルも動作マージンテストに用いた形態である。すなわち、上記実施の形態では、冗長メモリセル４０−２のセルＲＭＣ０とセルＲＭＣＣ０とによる０系メモリを用いて動作マージンテストを行う形態を例示したが、本実施の形態ではこれに加え、図５に示すようにセルＲＭＣ１とＲＭＣＣ１とによる１系メモリも動作マージンテストに用いた形態である。

図５に示すように、本実施の形態では、セルＲＭＣ１は期待値（１−２α）に相当する電流が流れるように、セルＲＭＣＣ１は期待値（０＋２α）に相当する電流が流れるように設定する。セルＲＭＣ０は期待値（１−α）に相当する電流が流れるように、セルＲＭＣＣ０は期待値（０＋α）に相当する電流が流れるように設定する点は上記実施の形態と同様である。つまり、本実施の形態に係る半導体記憶装置の試験方法では、読み出し動作マージンテストの際に比較すべき冗長メモリセル４０の状態の選択肢が上記実施の形態よりも増え、マージン量を２倍にした動作マージンテストも可能なように構成されている。

本実施の形態では、デコード先を切り替えることで、マージンαの単位セルとマージン2αの単位セルと切り替えて自由に設定することが可能である。すなわち、本実施の形態では、メモリセル３０の読み出し動作マージンテストを行う際に、冗長メモリセル４０内の複数の単位セルに複数のマージン量を設定し、制御回路２２によるデコードによりマージン量を選択する。複数の単位セルにマージンα、2α、３α・・・などを設定しておくことで、さまざまな規格でマージンテストを行うことが可能となる。したがって、本実施の形態に係る半導体記憶装置および半導体記憶装置の試験方法によれば、例えば本実施の形態に係る半導体記憶装置の用途等に応じてマージン量の規格が異なる場合でも、用途に応じたテスト規格を自由に設定することが可能となる。

なお、上記各実施の形態では、０系のメモリセル３０の試験を行う際、１系の冗長メモリセル４０に比較対象を設定する形態を例示して説明したが、これに限られず、０系のメモリセル３０の試験を行う際に、０系の冗長メモリセル４０に比較対象を設定する形態としてもよい。この場合、例えばメモリセル３０−１の試験を行う際には、冗長メモリセル４０−１に比較対象を設定する。この場合ビット線（ＢＬ０、ＢＬＣ０）が共通となるので切り替える必要がなく、従ってマルチプレクサ１６を省略することができる。

１０ 半導体記憶装置
１２ メモリセルブロック
１２−１、・・・、１２−Ｎ メモリセルブロック（０）、・・・、１２−（Ｎ−１）
１４ 冗長メモリセルブロック
１６ マルチプレクサ
１８、１８−１、１８−２ センスアンプ
２０ 出力バッファ
２２ 制御回路
２４ Ｘデコーダ
３０、３０−１、３０−２、３０−３、３０−４ メモリセル
４０、４０−１、４０−２ 冗長メモリセル
５０−１〜５０−８ トランスファーゲート
Ｔ１〜Ｔ８ トランジスタ

Claims (5)

1. データを格納する第１のセル、および前記データの相補データを格納する第２のセルを備えたメモリセルと、
   前記相補データにマージンを付加したマージン付相補データを格納する第３のセル、および前記データにマージンを付加したマージン付データを格納する第４のセルを備えた冗長メモリセルと、
   前記データと前記マージン付相補データとが比較されて前記第１のセルの試験が実行され、かつ前記相補データと前記マージン付データとが比較されて前記第２のセルの試験が実行されるように制御する制御部と、
   を含む半導体記憶装置。
2. 前記第１のセルに格納されたデータを第１の出力線に出力させかつ前記第２のセルに格納された相補データを第２の出力線に出力させる第１の選択部と、
   前記第３のセルに格納されたマージン付相補データを前記第２の出力線に出力させかつ前記第４のセルに格納された前記マージン付データを前記第１の出力線に出力させる第２の選択部と、
   前記第１の出力線に出力された信号と前記第２の出力線に出力された信号とを比較する比較部と、をさらに備え、
   前記制御部は、前記データと前記マージン付相補データとが前記比較部に入力されるように前記第１の選択部および前記第２の選択部を制御して前記第１のセルの試験が実行され、かつ前記相補データと前記マージン付データとが前記比較部に入力されるように前記第１の選択部および前記第２の選択部を制御して前記第２のセルの試験が実行されるように制御する
   請求項１に記載の半導体記憶装置。
3. 前記第１のセルに格納されたデータを第１の出力線に出力させかつ前記第２のセルに格納された相補データを第２の出力線に出力させる第１の選択部と、
   前記第３のセルに格納されたマージン付相補データを第３の出力線に出力させかつ前記第４のセルに格納された前記マージン付データを第４の出力線に出力させる第２の選択部と、
   前記第１の出力線および前記第４の出力線のいずれか一方を選択するとともに前記第２の出力線と第３の出力線のいずれか一方を選択する第３の選択部と、
   前記第３の選択部で選択された２つの出力線に出力された信号を比較する比較部と、をさらに備え、
   前記制御部は、前記データと前記マージン付相補データとが前記比較部に入力されるように前記第１の選択部、前記第２の選択部および前記第３の選択部を制御して前記第１のセルの試験が実行され、かつ前記相補データと前記マージン付データとが前記比較部に入力されるように前記第１の選択部、前記第２の選択部および前記第３の選択部を制御して前記第２のセルの試験が実行されるように制御する
   請求項１に記載の半導体記憶装置。
4. 複数の前記メモリセルと、複数の前記メモリセルの各々に対応する複数の前記冗長メモリセルとを備え、
   前記マージン付相補データのマージン量および前記マージン付データのマージン量が、複数の前記冗長メモリセルによって異なる
   請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
5. データを格納する第１のセル、および前記データの相補データを格納する第２のセルを備えたメモリセルと、前記相補データにマージンを付加したマージン付相補データを格納する第３のセル、および前記データにマージンを付加したマージン付データを格納する第４のセルを備えた冗長メモリセルと、を含む半導体記憶装置の試験方法であって、
   制御部により、前記データと前記マージン付相補データとが比較されて前記第１のセルの試験が実行され、かつ前記相補データと前記マージン付データとが比較されて前記第２のセルの試験が実行されるように制御する
   半導体記憶装置の試験方法。

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