JP5503433B2 - 半導体不揮発記憶回路及びその試験方法 - Google Patents

Description

本発明は、ＣＭＯＳ［Complementary Metal Oxide Semiconductor］型プロセス互換で不揮発記憶機能を有する半導体不揮発記憶回路に関するものである。

図１５は、半導体不揮発記憶回路の第１従来例を模式的に示す回路図である。本従来例の半導体不揮発記憶回路は、１ビットのデータ（「０」／「１」）を格納するメモリセルＣＥＬとして、第１トランジスタＮ１と第２トランジスタＮ２を一対としたトランジスタペアを集積化して成る。第１トランジスタＮ１のゲートと第２トランジスタＮ２のゲートは、いずれもワード線ＷＬに接続されている。第１トランジスタＮ１のドレインは、ビット線ＢＩＴに接続されている。第２トランジスタＮ２のドレインは、反転ビット線ＢＩＴバーに接続されている。第１トランジスタＮ１のソースと第２トランジスタＮ２のソースは、いずれもソース線ＳＬに接続されている。なお、本従来例の半導体不揮発記憶回路において、第１トランジスタＮ１と第２トランジスタＮ２は、いずれも同一の特性を有するように形成されている。

上記構成から成るメモリセルＣＥＬは、第１トランジスタＮ１のオン電流Ｉ１が第２トランジスタＮ２のオン電流Ｉ２よりも低い状態をデータ「０」の記憶状態とし、逆に、第２トランジスタＮ２のオン電流Ｉ２が第１トランジスタＮ１のオン電流Ｉ１よりも低い状態をデータ「１」の記憶状態とする。

すなわち、メモリセルＣＥＬに対してデータ「０」を書き込む場合には、例えば、ワード線ＷＬを２．５Ｖ、ビット線ＢＩＴを５Ｖ、反転ビット線ＢＩＴバーとソース線ＳＬを０Ｖとして、第１トランジスタＮ１のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第１トランジスタＮ１のゲート絶縁層にホットキャリアが注入されて、第１トランジスタＮ１のオン抵抗値に経時劣化が誘起される。その結果、第１トランジスタＮ１のオン電流Ｉ１は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第１トランジスタＮ１のオン電流Ｉ１を第２トランジスタＮ２のオン電流Ｉ２よりも低電流とするための所要時間を考慮して適宜設定すればよい。

一方、メモリセルＣＥＬに対してデータ「１」を書き込む場合には、例えば、ワード線ＷＬを２．５Ｖ、反転ビット線ＢＩＴバーを５Ｖ、ビット線ＢＩＴとソース線ＳＬを０Ｖとして、第２トランジスタＮ２のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第２トランジスタＮ２のゲート絶縁層にホットキャリアが注入されて、第２トランジスタＮ２のオン抵抗値に経時劣化が誘起される。その結果、第２トランジスタＮ２のオン電流Ｉ２は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第２トランジスタＮ２のオン電流Ｉ２を第１トランジスタＮ１のオン電流Ｉ１よりも低電流とするための所要時間を考慮して適宜設定すればよい。

このように、第１トランジスタＮ１のオン電流Ｉ１と第２トランジスタＮ２のオン電流Ｉ２との高低関係は、メモリセルＣＥＬに書き込まれているデータに応じて決定される。従って、メモリセルＣＥＬのデータを読み出す場合には、例えば、ワード線ＷＬを５Ｖ、ソース線ＳＬを０Ｖとし、ビット線ＢＩＴと反転ビット線ＢＩＴバーをいずれもプリチャージ状態（１Ｖ）からハイインピーダンス状態に切り替えることにより、ビット線ＢＩＴに流れる第１セル電流Ｉ１（第１トランジスタＮ１のオン電流Ｉ１に相当）と反転ビット線ＢＩＴバーに流れる第２セル電流Ｉ２（第２トランジスタＮ２のオン電流Ｉ２に相当）との電流差（延いては、ビット線ＢＩＴに現れる第１セル電圧Ｖ１と反転ビット線ＢＩＴバーに現れる第２セル電圧Ｖ２との電圧差）をセンスアンプＳＡで検出すればよい。

上記従来の半導体不揮発記憶回路であれば、フローティングゲートを用いたＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］などと異なり、ＣＭＯＳ型プロセスに追加の工程や新材料の導入を行うことなく、データの不揮発記憶を実現し、低コスト化や開発期間の短縮を図ることが可能である。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２００５−３５３１０６号公報 米国特許第７１９３８８８号明細書

（第１の課題）
ところで、半導体不揮発記憶回路の製造時テストや出荷時テストとして、メモリセルＣＥＬに書き込まれたデータを正しく読み出せるか否かの期待値判定を行うようにすれば、不良品を選別して出荷ラインから除外することができるので、市場投入される製品の信頼性をある程度高めることが可能である。

しかしながら、上記従来の半導体不揮発記憶回路では、メモリセルＣＥＬに書き込まれたデータの読み出しに際して、オン電流Ｉ１とオン電流Ｉ２との間に十分な電流差が生じていなくても、メモリセルＣＥＬから読み出されたデータの検出結果については、必ず、「０」か「１」のいずれかに確定される。

そのため、上記従来の半導体不揮発記憶回路では、その製造時テストや出荷時テストとして、上記の期待値判定を行うことはできても、メモリセルＣＥＬから読み出されたデータが十分なマージンを持って確定された検出結果であるのか否か（すなわち、オン電流Ｉ１及びオン電流Ｉ２に多少の変動が生じても、メモリセルＣＥＬから読み出されるデータの検出結果に変動を生じることがないか否か）については、何ら判定することができておらず、製品の信頼性をより高める上では、さらなる改善の余地があった。

（第２の課題）
図１６Ａは、半導体不揮発記憶回路の第２従来例を示す回路図であり、図１６Ｂは、図１６Ａの素子レイアウト図であり、図１６Ｃは、図１６Ｂのα−α’断面図である。図１６Ａ及び図１６Ｂ中における符号Ａ１及びＡ２、符号Ｂ１及びＢ２、符号Ｃ１及びＣ２、符号Ｄ１及びＤ２、符号Ｅ１及びＥ２、符号Ｆ１及びＦ２、符号Ｇ１及びＧ２、並びに、符号Ｈ１及びＨ２は、それぞれ、メモリセルを形成するトランジスタペアである。

図１６Ｂ及び図１６Ｃに示すように、上記従来の半導体不揮発記憶回路では、隣接するメモリセル（トランジスタペア）の活性化領域が互いに距離ｄ１及び距離ｄ２を空けるように分離されていたので、面積効率が悪いという課題があった。

（第３の課題）
図１７Ａは、ヒューズ素子を用いたトリミング回路の一例を示す回路図であり、図１７Ｂは、不揮発メモリを用いたトリミング回路の一例を示す回路図である。

半導体集積回路装置内にトリミング用途の不揮発データを格納する技術としては、大きく分けて、レーザリペア型（図１７Ａを参照）と不揮発メモリ型（図１７Ｂを参照）の２種類が存在する。しかしながら、レーザリペア型は、高価なヒューズ切断装置が必要である点や、パッケージング後のヒューズ切断が不可能であるという点に問題があり、近年では不揮発メモリ型へのシフトが進められている。

一方、不揮発メモリ型でも、データ読み出し時に複雑なタイミング制御（読み出しシーケンス）が必要であり、データ読み出し回路の複雑化や大型化を招くほか、システムへの電源投入後に遅滞なくトリミング値を確定することができない、という課題があった。

例えば、先出の図１５に示した半導体不揮発記憶回路の場合、メモリセルＣＥＬに書き込まれたデータを読み出すためには、（１）ビット線ＢＩＴ及び反転ビット線ＢＩＴバーをいずれもプリチャージした後、（２）ワード線ＷＬをハイレベルとすることで第１トランジスタＮ１と第２トランジスタＮ２に各々オン電流Ｉ１及びＩ２を流し、（３）ビット線ＢＩＴに現れる第１セル電圧Ｖ１と反転ビット線ＢＩＴバーに現れる第２セル電圧Ｖ２との電圧差が確定した時点で、（４）センスアンプＳＡから出力信号ＤＯＵＴを出力させる、という複雑なタイミング制御が必要であった。

（第４の課題）
図１８は、半導体不揮発記憶回路の第３従来例を示す回路図である。なお、図１８中における符号Ａ１及びＡ２、符号Ｂ１及びＢ２、符号Ｃ１及びＣ２、並びに、符号Ｄ１及びＤ２は、それぞれ、メモリセルを形成するトランジスタペアである。

図１８に示すように、上記従来の半導体不揮発記憶回路では、１つのビット線ＢＩＴに共通して接続されるメモリセルについて、各々を形成するトランジスタペアのソースがいずれも単一のストア線ＳＴに共通して接続されていた。そのため、例えば、トランジスタＡ１に対して書き込み電流を流すべく、ストア線ＳＴに高電圧を印加した場合には、その他のトランジスタＡ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、及び、Ｄ２の各ソースに対しても上記の高電圧が印加されるため、上記の各トランジスタにも微量ながら意図しない書き込み電流が流れる現象（いわゆるディスターブ）を生じるという問題があった。

本発明は、本願の発明者らによって見い出された上記種々の課題に鑑み、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能な半導体不揮発記憶回路、及び、その試験方法を提供することを主たる目的とする。

上記の主たる目的を達成すべく、本発明に係る半導体不揮発記憶回路は、メモリセルを形成する一対の第１トランジスタ及び第２トランジスタと；前記第１トランジスタに流れる第１オン電流と前記第２トランジスタに流れる第２オン電流との高低関係に応じた論理レベルの出力信号を生成するセンスアンプと；前記第１オン電流にオフセットを与えるか否か、及び、前記第２オン電流にオフセットを与えるか否かを個別に制御するテスト回路と；を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体不揮発記憶回路において、前記テスト回路は、前記オフセットとして選択可能な複数の候補値を有する構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る半導体不揮発記憶回路は、前記メモリセルへのデータ書込時には、前記第１トランジスタと前記第２トランジスタの一方のみが動作され、当該一方のオン抵抗値に経時劣化が誘起される構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る半導体不揮発記憶回路において、前記メモリセルは、前記第１オン電流が前記第２オン電流よりも低い状態を第１論理のデータが記憶されている状態とし、前記第２オン電流が前記第１オン電流よりも低い状態を第２論理のデータが記憶されている状態とする構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る半導体不揮発記憶回路は、複数ビットのデータを格納するメモリセルアレイとして、前記メモリセルを複数有する構成（第５の構成）にするとよい。

また、上記第５の構成から成る半導体不揮発記憶回路にて、前記第１トランジスタは、複数の前記第２トランジスタによって共有されている構成（第６の構成）にするとよい。

また、本発明に係る試験方法は、上記第１〜第６いずれかの構成から成る半導体不揮発記憶回路を試験対象とし、前記第１オン電流及び前記第２オン電流のいずれにもオフセットを与えない状態で生成される前記出力信号の論理レベルを判定するステップと；前記第１オン電流と前記第２オン電流の一方に前記オフセットを与えた状態で生成される前記出力信号の論理レベルを判定するステップと；前記２つのステップで各々判定された前記出力信号の論理レベルに変化が生じたか否かを判定するステップと；を有する構成（第７の構成）とされている。

本発明に係る半導体不揮発記憶回路、及び、その試験方法であれば、メモリセルから読み出されるデータの期待値判定だけでなく、メモリセルを形成するトランジスタペアのオン電流差（マージン）自体を確認した上で出荷することができるので、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能となる。

本発明に係る半導体不揮発記憶回路の第１実施形態を示す回路図 第１実施形態の変形例を示す回路図 本発明に係る半導体不揮発記憶回路の第２実施形態を示す回路図 図３Ａの素子レイアウト図 図３Ｂのα−α’断面図 第２実施形態の変形例を示す回路図 図４Ａの素子レイアウト図 図４Ａ中に示した信号の論理値表 本発明に係る半導体不揮発記憶回路の第３実施形態を示す回路図 図６中に示した信号の論理値表 第３実施形態の第１変形例を示す回路図 図８中に示した信号の論理値表 第３実施形態の第２変形例を示す回路図 図１０中に示した信号の論理値表 本発明に係る半導体不揮発記憶回路の第４実施形態を示す回路図 図１２中に示した信号の論理値表 第４実施形態の変形例を示す回路図 半導体不揮発記憶回路の第１従来例を示す回路図 半導体不揮発記憶回路の第２従来例を示す回路図 図１６Ａの素子レイアウト図 図１６Ｂのα−α’断面図 ヒューズ素子を用いたトリミング回路の一例を示す回路図 不揮発メモリを用いたトリミング回路の一例を示す回路図 半導体不揮発記憶回路の第３従来例を示す回路図

（第１実施形態）
図１は、本発明に係る半導体不揮発記憶回路の第１実施形態を示す回路図である。第１実施形態の半導体不揮発記憶回路は、メモリセルアレイを形成する４つのメモリセルＣＥＬ＜１＞〜ＣＥＬ＜４＞と、センスアンプＳＡと、テスト回路ＴＥＳＴと、を有する。

メモリセルＣＥＬ＜ｉ＞（ただし、ｉ＝１、２、３、４）は、それぞれ、第１のＮチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＮ１ｉと、第２のＮチャネル型ＭＯＳ電界効果トランジスタＮ２ｉと、を一対としたトランジスタペアを有しており、各々１ビットのデータ（「０」／「１」）を格納する。なお、第１実施形態の半導体不揮発記憶回路において、トランジスタＮ１ｉとトランジスタＮ２ｉは、いずれも同一の特性（データ書込前のオン電流５０μＡ）を有するように形成されている。

トランジスタＮ１ｉのゲートとトランジスタＮ２ｉのゲートは、いずれもワード線ＷＬ＜ｉ＞に接続されている。トランジスタＮ１ｉのドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ２ｉのドレインは、反転ビット線ＢＩＴバーに接続されている。トランジスタＮ１ｉのソースとトランジスタＮ２ｉのソースはいずれもソース線に接続されている。なお、図１では、後述するデータ読み出しテストに際して、メモリセルＣＥＬ＜ｉ＞の各ソース線をいずれもＧＮＤ（０Ｖ）に接続したときの様子が描写されている。

センスアンプＳＡは、データの読み出し対象として選択されたメモリセルＣＥＬ＜ｉ＞のトランジスタＮ１ｉに流れるオン電流Ｉ１と、トランジスタＮ２に流れるオン電流Ｉ２との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔを生成する。

テスト回路ＴＥＳＴは、オン電流Ｉ１にオフセットを与えるか否か、及び、オン電流Ｉ２にオフセットを与えるか否かを個別に制御する回路ブロックであり、第１実施形態では６つのＮチャネル型ＭＯＳ電界効果トランジスタＮ３１、Ｎ３２、Ｎ３３、Ｎ４１、Ｎ４２、及び、Ｎ４３を有する。

トランジスタＮ３１のゲートは、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞に接続されている。トランジスタＮ４１のゲートは、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞に接続されている。トランジスタＮ３１のドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ４１のドレインは、反転ビット線ＢＩＴバーに接続されている。トランジスタＮ３１のソースとトランジスタＮ４１のソースは、いずれもＧＮＤ（０Ｖ）に接続されている。なお、第１実施形態の半導体不揮発記憶回路において、トランジスタＮ３１とトランジスタＮ４１は、いずれも同一の特性（オン電流４０μＡ）を有するように形成されている。

トランジスタＮ３２のゲートは、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜２＞に接続されている。トランジスタＮ４２のゲートは、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜２＞に接続されている。トランジスタＮ３２のドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ４２のドレインは、反転ビット線ＢＩＴバーに接続されている。トランジスタＮ３２のソースとトランジスタＮ４２のソースは、いずれもＧＮＤ（０Ｖ）に接続されている。なお、第１実施形態の半導体不揮発記憶回路において、トランジスタＮ３２とトランジスタＮ４２は、いずれも同一の特性（オン電流３０μＡ）を有するように形成されている。

トランジスタＮ３３のゲートは、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜３＞に接続されている。トランジスタＮ４３のゲートは、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜３＞に接続されている。トランジスタＮ３３のドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ４３のドレインは、反転ビット線ＢＩＴバーに接続されている。トランジスタＮ３３のソースとトランジスタＮ４３のソースは、いずれもＧＮＤ（０Ｖ）に接続されている。なお、第１実施形態の半導体不揮発記憶回路において、トランジスタＮ３３とトランジスタＮ４３は、いずれも同一の特性（オン電流２０μＡ）を有するように形成されている。

上記構成から成る半導体不揮発記憶回路のデータ書き込み動作やデータ読み出し動作については、先出の図１５を参照しながら説明した内容と同一であるため、重複した説明を割愛し、以下では、第１実施形態の特徴部分であるテスト回路ＴＥＳＴの動作について、詳細に説明する。

なお、以下で行う説明の前提として、メモリセルＣＥＬ＜１＞には、データ「０」が適切に書き込まれており、トランジスタＮ１１に流れるオン電流が５０μＡから２０μＡまで低下しているものとする。また、メモリセルＣＥＬ＜２＞には、データ「１」が適切に書き込まれており、トランジスタＮ２２に流れるオン電流が５０μＡから２０μＡまで低下しているものとする。また、メモリセルＣＥＬ＜３＞には、データ「０」が書き込まれているものの、その書き込みは十分でなく、トランジスタＮ１３に流れるオン電流が５０μＡから４０μＡまでしか低下していないものとする。また、メモリセルＣＥＬ＜４＞には、データ「１」が書き込まれているものの、その書き込みは十分でなく、トランジスタＮ２４に流れるオン電流が５０μＡから４０μＡまでしか低下していないものとする。

また、ワード線ＷＬ＜１＞〜ＷＬ＜４＞、ビット線ＢＩＴ、反転ビット線ＢＩＴバー、ソース線、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞〜ＴＥＳＴ＿Ｌ＜３＞、及び、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞〜ＴＥＳＴ＿Ｒ＜３＞に与えられる各種信号の制御、並びに、センスアンプＳＡから出力されるＤｏｕｔの論理レベル判定については、不図示のテスト装置によって適宜実施されるものとする。

最初に、メモリセルＣＥＬ＜１＞のテストを行う場合について説明する。

まず、第１のステップとして、オン電流Ｉ１及びＩ２のいずれにもオフセットを与えない状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、通常通りにメモリセルＣＥＬ＜１＞からデータの読み出しが行われる。すなわち、ワード線ＷＬ＜１＞がハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線ＷＬ＜２＞〜ＷＬ＜４＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞〜ＴＥＳＴ＿Ｌ＜３＞、及び、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞〜ＴＥＳＴ＿Ｒ＜３＞については、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴと反転ビット線ＢＩＴバーには、各々、トランジスタＮ１１のオン電流Ｉ１（２０μＡ）とトランジスタＮ２１のオン電流Ｉ２（５０μＡ）が流れることになるので、センスアンプＳＡでは、トランジスタＮ１１のオン電流Ｉ１がトランジスタＮ２１のオン電流Ｉ２よりも低い状態であることが検出され、メモリセルＣＥＬ＜１＞に格納されているデータが「０」であることを示す論理レベル（ローレベル）の出力信号Ｄｏｕｔが生成される。

次に、第２のステップとして、オン電流Ｉ１とオン電流Ｉ２の一方に所定のオフセットを与えた状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、テスト回路ＴＥＳＴを動作させた状態で、メモリセルＣＥＬ＜１＞からデータの読み出しが行われる。ここで、オン電流Ｉ１とオン電流Ｉ２のいずれにオフセットを与えるかについては、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルに応じて決定すればよい。より具体的に述べると、出力信号Ｄｏｕｔがローレベルであった場合には、オン電流Ｉ１にオフセットを与えればよく、逆に、出力信号Ｄｏｕｔがハイレベルであった場合には、オン電流Ｉ２にオフセットを与えればよい。なお、メモリセルＣＥＬ＜１＞のテスト動作では、第１のステップで判定された出力信号Ｄｏｕｔがローレベルであることから、オン電流Ｉ１にオフセットを与えればよいことになる。

例えば、オン電流Ｉ１に２０μＡのオフセットが与えられた状態で、メモリセルＣＥＬ＜１＞からデータの読み出しを行う場合には、ワード線ＷＬ＜１＞とＬ側テスト線ＴＥＳＴ＿Ｌ＜３＞がいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線ＷＬ＜２＞〜ＷＬ＜４＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞及びＴＥＳＴ＿Ｌ＜２＞、並びに、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞〜ＴＥＳＴ＿Ｒ＜３＞については、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴには、２０μＡのオフセットが与えられたトランジスタＮ１１のオン電流Ｉ１（４０μＡ＝２０μＡ＋２０μＡ）が流れ、反転ビット線ＢＩＴバーには、何らオフセットが与えられていないトランジスタＮ２１のオン電流Ｉ２（５０μＡ）が流れることになる。しかし、このようなオフセットが与えられても、オン電流Ｉ１とオン電流Ｉ２との高低関係には逆転が生じていないので、センスアンプＳＡでは、第１のステップと同様にして、メモリセルＣＥＬ＜１＞に格納されているデータが「０」であることを示す論理レベル（ローレベル）の出力信号Ｄｏｕｔが生成される。

次に、第３のステップでは、前記２つのステップで各々判定された出力信号Ｄｏｕｔの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルと、第２のステップで判定された出力信号Ｄｏｕｔの論理レベルがいずれもローレベルで一致しているという判定結果が得られる。

上記した一連のテスト動作により、メモリセルＣＥＬ＜１＞から読み出されたデータは「０」であり、かつ、そのデータは少なくとも「２０μＡ」のマージン（オン電流Ｉ１とオン電流Ｉ２との電流差）を持って確定された検出結果である、という判定を行うことが可能となる。

次に、メモリセルＣＥＬ＜２＞のテストを行う場合について説明する。

まず、第１のステップとして、オン電流Ｉ１及びＩ２のいずれにもオフセットを与えない状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、通常通りにメモリセルＣＥＬ＜２＞からデータの読み出しが行われる。すなわち、ワード線ＷＬ＜２＞がハイレベルに立ち上げられて、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線ＷＬ＜１＞、ＷＬ＜３＞、及び、ＷＬ＜４＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞〜ＴＥＳＴ＿Ｌ＜３＞、並びに、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞〜ＴＥＳＴ＿Ｒ＜３＞については、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴと反転ビット線ＢＩＴバーには、各々、トランジスタＮ１２のオン電流Ｉ１（５０μＡ）とトランジスタＮ２２のオン電流Ｉ２（２０μＡ）が流れることになるので、センスアンプＳＡでは、トランジスタＮ２２のオン電流Ｉ２がトランジスタＮ１２のオン電流Ｉ１よりも低い状態であることが検出され、メモリセルＣＥＬ＜２＞に格納されているデータが「１」であることを示す論理レベル（ハイレベル）の出力信号Ｄｏｕｔが生成される。

次に、第２のステップとして、オン電流Ｉ１とオン電流Ｉ２の一方に所定のオフセットを与えた状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、テスト回路ＴＥＳＴを動作させた状態で、メモリセルＣＥＬ＜２＞からデータの読み出しが行われる。なお、メモリセルＣＥＬ＜２＞のテスト動作では、第１のステップで判定された出力信号Ｄｏｕｔがハイレベルであることから、オン電流Ｉ２にオフセットを与えればよい。

例えば、オン電流Ｉ２に２０μＡのオフセットが与えられた状態で、メモリセルＣＥＬ＜２＞からデータの読み出しを行う場合には、ワード線ＷＬ＜２＞とＲ側テスト線ＴＥＳＴ＿Ｒ＜３＞がいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線ＷＬ＜１＞、ＷＬ＜３＞、及び、ＷＬ＜４＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞〜ＴＥＳＴ＿Ｌ＜３＞、並びに、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞及びＴＥＳＴ＿Ｒ＜２＞については、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴには、何らオフセットが与えられていないトランジスタＮ１２のオン電流Ｉ１（５０μＡ）が流れ、反転ビット線ＢＩＴバーには、２０μＡのオフセットが与えられたトランジスタＮ２２のオン電流Ｉ２（４０μＡ＝２０μＡ＋２０μＡ）が流れることになる。しかし、このようなオフセットが与えられても、オン電流Ｉ１とオン電流Ｉ２との高低関係には逆転が生じていないので、センスアンプＳＡでは、第１のステップと同様にして、メモリセルＣＥＬ＜２＞に格納されているデータが「１」であることを示す論理レベル（ハイレベル）の出力信号Ｄｏｕｔが生成される。

次に、第３のステップでは、前記２つのステップで各々判定された出力信号Ｄｏｕｔの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルと、第２のステップで判定された出力信号Ｄｏｕｔの論理レベルがいずれもハイレベルで一致しているという判定結果が得られる。

上記した一連のテスト動作により、メモリセルＣＥＬ＜２＞から読み出されたデータは「１」であり、かつ、そのデータは少なくとも「２０μＡ」のマージン（オン電流Ｉ１とオン電流Ｉ２との電流差）を持って確定された検出結果である、という判定を行うことが可能となる。

次に、メモリセルＣＥＬ＜３＞のテストを行う場合について説明する。

まず、第１のステップとして、オン電流Ｉ１及びＩ２のいずれにもオフセットを与えない状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、通常通りにメモリセルＣＥＬ＜３＞からデータの読み出しが行われる。すなわち、ワード線ＷＬ＜３＞がハイレベルに立ち上げられて、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線ＷＬ＜１＞、ＷＬ＜２＞、及び、ＷＬ＜４＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞〜ＴＥＳＴ＿Ｌ＜３＞、並びに、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞〜ＴＥＳＴ＿Ｒ＜３＞については、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴと反転ビット線ＢＩＴバーには、各々、トランジスタＮ１３のオン電流Ｉ１（４０μＡ）とトランジスタＮ２３のオン電流Ｉ２（５０μＡ）が流れることになるので、センスアンプＳＡでは、トランジスタＮ１３のオン電流Ｉ１がトランジスタＮ２３のオン電流Ｉ２よりも低い状態であることが検出され、メモリセルＣＥＬ＜３＞に格納されているデータが「０」であることを示す論理レベル（ローレベル）の出力信号Ｄｏｕｔが生成される。

次に、第２のステップとして、オン電流Ｉ１とオン電流Ｉ２の一方に所定のオフセットを与えた状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、テスト回路ＴＥＳＴを動作させた状態で、メモリセルＣＥＬ＜３＞からデータの読み出しが行われる。なお、メモリセルＣＥＬ＜３＞のテスト動作では、第１のステップで判定された出力信号Ｄｏｕｔがローレベルであることから、オン電流Ｉ１にオフセットを与えればよい。

例えば、オン電流Ｉ１に２０μＡのオフセットが与えられた状態で、メモリセルＣＥＬ＜３＞からデータの読み出しを行う場合には、ワード線ＷＬ＜３＞とＬ側テスト線ＴＥＳＴ＿Ｌ＜３＞がいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線ＷＬ＜１＞、ＷＬ＜２＞、及び、ＷＬ＜４＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞及びＴＥＳＴ＿Ｌ＜２＞、並びに、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞〜ＴＥＳＴ＿Ｒ＜３＞については、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴには、２０μＡのオフセットが与えられたトランジスタＮ１３のオン電流Ｉ１（６０μＡ＝４０μＡ＋２０μＡ）が流れ、反転ビット線ＢＩＴバーには、何らオフセットが与えられていないトランジスタＮ２３のオン電流Ｉ２（５０μＡ）が流れることになる。すなわち、２０μＡのオフセットを与えたことによって、オン電流Ｉ１とオン電流Ｉ２との高低関係に逆転が生じているため、センスアンプＳＡでは、第１のステップと異なり、メモリセルＣＥＬ＜３＞に格納されているデータが「１」であることを示す論理レベル（ハイレベル）の出力信号Ｄｏｕｔが生成される。

次に、第３のステップでは、前記２つのステップで各々判定された出力信号Ｄｏｕｔの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルがローレベルであるのに対して、第２のステップで判定された出力信号Ｄｏｕｔの論理レベルがハイレベルであることから、両者の論理レベルは不一致であるという判定結果が得られる。

上記した一連のテスト動作により、メモリセルＣＥＬ＜３＞から読み出されたデータは「０」であるが、そのデータは「２０μＡ」未満のマージン（オン電流Ｉ１とオン電流Ｉ２との電流差）しか持っておらず、オン電流Ｉ１及びオン電流Ｉ２に多少の変動が生じただけで、メモリセルＣＥＬ＜３＞から読み出されるデータの検出結果に変動を生じるおそれがある、という判定を行うことが可能となる。

次に、メモリセルＣＥＬ＜４＞のテストを行う場合について説明する。

まず、第１のステップとして、オン電流Ｉ１及びＩ２のいずれにもオフセットを与えない状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、通常通りにメモリセルＣＥＬ＜４＞からデータの読み出しが行われる。すなわち、ワード線ＷＬ＜４＞がハイレベルに立ち上げられて、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線ＷＬ＜１＞〜ＷＬ＜３＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞〜ＴＥＳＴ＿Ｌ＜３＞、及び、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞〜ＴＥＳＴ＿Ｒ＜３＞については、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴと反転ビット線ＢＩＴバーには、各々、トランジスタＮ１４のオン電流Ｉ１（５０μＡ）とトランジスタＮ２４のオン電流Ｉ２（４０μＡ）が流れることになるので、センスアンプＳＡでは、トランジスタＮ２４のオン電流Ｉ２がトランジスタＮ１４のオン電流Ｉ１よりも低い状態であることが検出され、メモリセルＣＥＬ＜４＞に格納されているデータが「１」であることを示す論理レベル（ハイレベル）の出力信号Ｄｏｕｔが生成される。

次に、第２のステップとして、オン電流Ｉ１とオン電流Ｉ２の一方に所定のオフセットを与えた状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、テスト回路ＴＥＳＴを動作させた状態で、メモリセルＣＥＬ＜４＞からデータの読み出しが行われる。なお、メモリセルＣＥＬ＜４＞のテスト動作では、第１のステップで判定された出力信号Ｄｏｕｔがハイレベルであることから、オン電流Ｉ２にオフセットを与えればよい。

例えば、オン電流Ｉ２に２０μＡのオフセットが与えられた状態で、メモリセルＣＥＬ＜４＞からデータの読み出しを行う場合には、ワード線ＷＬ＜４＞とＲ側テスト線ＴＥＳＴ＿Ｒ＜３＞がいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線ＷＬ＜１＞〜ＷＬ＜３＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ＜１＞〜ＴＥＳＴ＿Ｌ＜３＞、並びに、Ｒ側テスト線ＴＥＳＴ＿Ｒ＜１＞及びＴＥＳＴ＿Ｒ＜２＞については、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴには、何らオフセットが与えられていないトランジスタＮ１４のオン電流Ｉ１（５０μＡ）が流れ、反転ビット線ＢＩＴバーには、２０μＡのオフセットが与えられたトランジスタＮ２４のオン電流Ｉ２（６０μＡ＝４０μＡ＋２０μＡ）が流れることになる。すなわち、２０μＡのオフセットを与えたことによって、オン電流Ｉ１とオン電流Ｉ２との高低関係に逆転が生じているため、センスアンプＳＡでは、第１のステップと異なり、メモリセルＣＥＬ＜４＞に格納されているデータが「０」であることを示す論理レベル（ローレベル）の出力信号Ｄｏｕｔが生成される。

次に、第３のステップでは、前記２つのステップで各々判定された出力信号Ｄｏｕｔの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルがハイレベルであるのに対して、第２のステップで判定された出力信号Ｄｏｕｔの論理レベルがローレベルであることから、両者の論理レベルは不一致であるという判定結果が得られる。

上記した一連のテスト動作により、メモリセルＣＥＬ＜４＞から読み出されたデータは「１」であるが、そのデータは「２０μＡ」未満のマージン（オン電流Ｉ１とオン電流Ｉ２との電流差）しか持っておらず、オン電流Ｉ１及びオン電流Ｉ２に多少の変動が生じただけで、メモリセルＣＥＬ＜４＞から読み出されるデータの検出結果に変動を生じるおそれがある、という判定を行うことが可能となる。

このように、第１実施形態の半導体不揮発記憶回路、及び、その試験方法であれば、メモリセルＣＥＬ＜ｉ＞から読み出されるデータの期待値判定だけでなく、メモリセルＣＥＬ＜ｉ＞を形成するトランジスタペアのオン電流差（マージン）自体を確認した上で出荷することができるので、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能となる。

なお、上記では、オン電流Ｉ１とオン電流Ｉ２の一方に与えるオフセットとして、２０μＡを選択した場合を例に挙げて説明を行ったが、テスト回路ＴＥＳＴには、上記のオフセットとして選択可能な複数の候補値（２０μＡ、３０μＡ、４０μＡ）を有しているので、その他の候補値を選択しても構わないし、或いは、オン電流Ｉ１とオン電流Ｉ２の一方に与えるオフセットの大きさを順次変更しながら、先述の第２ステップと第３ステップを繰り返して実施しても構わない。このようなテストシーケンスを実行することにより、オン電流Ｉ１とオン電流Ｉ２の電流差をより正確に把握することが可能となる。

図２は、第１実施形態の変形例を示す回路図である。本変形例の半導体不揮発記憶回路は、４つのトランジスタＮ２ｉ（ただし、ｉ＝１、２、３、４）によって、単一のトランジスタＮ１０を共有することにより、実質的に４つのメモリセルＣＥＬ＜ｉ＞が形成されている。

トランジスタＮ１０のゲートは、リファレンス線ＲＥＦに接続されている。トランジスタＮ１０のドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ１０のソースは、ＧＮＤ（０Ｖ）に接続されている。

トランジスタＮ２ｉのゲートは、それぞれ、ワード線ＷＬ＜ｉ＞に接続されている。トランジスタＮ２ｉのドレインは、いずれも反転ビット線ＢＩＴバーに接続されている。トランジスタＮ２ｉのソースは、いずれもソース線に接続されている。なお、図２では、後述するデータ読み出しテストに際して、上記の各ソース線をいずれもＧＮＤ（０Ｖ）に接続したときの様子が描写されている。

センスアンプＳＡは、トランジスタＮ１０に流れるオン電流Ｉ１と、データの読み出し対象として選択されたトランジスタＮ２ｉに流れるオン電流Ｉ２との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔを生成する。

テスト回路ＴＥＳＴは、オン電流Ｉ１にオフセットを与えるか否か、及び、オン電流Ｉ２にオフセットを与えるか否かを個別に制御する回路ブロックであり、本変形例では２つのＮチャネル型ＭＯＳ電界効果トランジスタＮ３１及びＮ４１を有する。

トランジスタＮ３１のゲートは、Ｌ側テスト線ＴＥＳＴ＿Ｌに接続されている。トランジスタＮ４１のゲートは、Ｒ側テスト線ＴＥＳＴ＿Ｒに接続されている。トランジスタＮ３１のドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ４１のドレインは反転ビット線ＢＩＴバーに接続されている。トランジスタＮ３１のソースとトランジスタＮ４１のソースは、いずれもＧＮＤ（０Ｖ）に接続されている。なお、本変形例の半導体不揮発記憶回路において、トランジスタＮ３１とトランジスタＮ４１は、いずれも同一の特性（オン電流１０μＡ）を有するように形成されている。

また、本変形例の半導体不揮発記憶回路では、その初期状態（データ書込み前の状態）において、トランジスタＮ２ｉのオン電流Ｉ２（５０μＡ）がトランジスタＮ１０のオン電流Ｉ１（３０μＡ）よりも高くなるように、言い換えれば、最初からデータ「０」が書き込まれた状態となるように、トランジスタＮ１０とトランジスタＮ２ｉとの間で、各々の特性に意図的な差違が付けられている。従って、図１の構成と異なり、データ「０」の書き込みに際してトランジスタＮ１０のオン抵抗値に経時劣化を誘起させる必要はない。一方、データ「１」の書き込み動作については、図１５を参照しながら説明した内容と同一であるため、重複した説明を割愛する。

次に、テスト回路ＴＥＳＴの動作について詳細な説明を行う。なお、以下で行う説明の前提として、トランジスタＮ１０とトランジスタＮ２１とをペアとしたメモリセルＣＥＬ＜１＞に格納されているデータは「０」であり、トランジスタＮ２１に流れるオン電流は初期値の５０μＡに維持されているものとする。また、トランジスタＮ１０とトランジスタＮ２２とをペアとしたメモリセルＣＥＬ＜２＞には、データ「１」が適切に書き込まれており、トランジスタＮ２２に流れるオン電流が５０μＡから１０μＡまで低下しているものとする。また、トランジスタＮ１０とトランジスタＮ２３とをペアとしたメモリセルＣＥＬ＜３＞に格納されているデータは「０」であるが、トランジスタＮ２３の製造ばらつき等により、トランジスタＮ２３に流れるオン電流の初期値が５０μＡではなく、３５μＡまで低下しているものとする。また、トランジスタＮ１０とトランジスタＮ２４とをペアとしたメモリセルＣＥＬ＜４＞には、データ「１」が書き込まれているものの、その書き込みは十分でなく、トランジスタＮ２４に流れるオン電流が５０μＡから２５μＡまでしか低下していないものとする。

また、ワード線ＷＬ＜１＞〜ＷＬ＜４＞、ビット線ＢＩＴ、反転ビット線ＢＩＴバー、ソース線、Ｌ側テスト線ＴＥＳＴ＿Ｌ、及び、Ｒ側テスト線ＴＥＳＴ＿Ｒに与えられる各種信号の制御、並びに、センスアンプＳＡから出力されるＤｏｕｔの論理レベル判定については、不図示のテスト装置によって適宜実施されるものとする。

最初に、メモリセルＣＥＬ＜１＞のテストを行う場合について説明する。

まず、第１のステップとして、オン電流Ｉ１及びＩ２のいずれにもオフセットを与えない状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、通常通りにメモリセルＣＥＬ＜１＞からデータの読み出しが行われる。すなわち、ワード線ＷＬ＜１＞とリファレンス線ＲＥＦがいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線ＷＬ＜２＞〜ＷＬ＜４＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ、及び、Ｒ側テスト線ＴＥＳＴ＿Ｒについては、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴと反転ビット線ＢＩＴバーには、各々、トランジスタＮ１０のオン電流Ｉ１（３０μＡ）とトランジスタＮ２１のオン電流Ｉ２（５０μＡ）が流れることになるので、センスアンプＳＡでは、トランジスタＮ１０のオン電流Ｉ１がトランジスタＮ２１のオン電流Ｉ２よりも低い状態であることが検出され、メモリセルＣＥＬ＜１＞に格納されているデータが「０」であることを示す論理レベル（ローレベル）の出力信号Ｄｏｕｔが生成される。

次に、第２のステップとして、オン電流Ｉ１とオン電流Ｉ２の一方に所定のオフセットを与えた状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、テスト回路ＴＥＳＴを動作させた状態で、メモリセルＣＥＬ＜１＞からデータの読み出しが行われる。ここで、オン電流Ｉ１とオン電流Ｉ２のいずれにオフセットを与えるかについては、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルに応じて決定すればよい。より具体的に述べると、出力信号Ｄｏｕｔがローレベルであった場合には、オン電流Ｉ１にオフセットを与えればよく、逆に、出力信号Ｄｏｕｔがハイレベルであった場合には、オン電流Ｉ２にオフセットを与えればよい。なお、メモリセルＣＥＬ＜１＞のテスト動作では、第１のステップで判定された出力信号Ｄｏｕｔがローレベルであることから、オン電流Ｉ１にオフセットを与えればよいことになる。

オン電流Ｉ１に１０μＡのオフセットが与えられた状態で、メモリセルＣＥＬ＜１＞からデータの読み出しを行う場合には、ワード線ＷＬ＜１＞と、リファレンス線ＲＥＦと、Ｌ側テスト線ＴＥＳＴ＿Ｌがいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線ＷＬ＜２＞〜ＷＬ＜４＞、及び、Ｒ側テスト線ＴＥＳＴ＿Ｒについては、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴには、１０μＡのオフセットが与えられたトランジスタＮ１０のオン電流Ｉ１（４０μＡ＝３０μＡ＋１０μＡ）が流れ、反転ビット線ＢＩＴバーには、何らオフセットが与えられていないトランジスタＮ２１のオン電流Ｉ２（５０μＡ）が流れることになる。しかし、このようなオフセットが与えられても、オン電流Ｉ１とオン電流Ｉ２との高低関係には逆転が生じていないので、センスアンプＳＡでは、第１のステップと同様にして、メモリセルＣＥＬ＜１＞に格納されているデータが「０」であることを示す論理レベル（ローレベル）の出力信号Ｄｏｕｔが生成される。

次に、第３のステップでは、前記２つのステップで各々判定された出力信号Ｄｏｕｔの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルと、第２のステップで判定された出力信号Ｄｏｕｔの論理レベルがいずれもローレベルで一致しているという判定結果が得られる。

上記した一連のテスト動作により、メモリセルＣＥＬ＜１＞から読み出されたデータは「０」であり、かつ、そのデータは少なくとも「１０μＡ」のマージン（オン電流Ｉ１とオン電流Ｉ２との電流差）を持って確定された検出結果である、という判定を行うことが可能となる。

次に、メモリセルＣＥＬ＜２＞のテストを行う場合について説明する。

まず、第１のステップとして、オン電流Ｉ１及びＩ２のいずれにもオフセットを与えない状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、通常通りにメモリセルＣＥＬ＜２＞からデータの読み出しが行われる。すなわち、ワード線ＷＬ＜２＞とリファレンス線ＲＥＦがいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線ＷＬ＜１＞、ＷＬ＜３＞、及び、ＷＬ＜４＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ、並びに、Ｒ側テスト線ＴＥＳＴ＿Ｒについては、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴと反転ビット線ＢＩＴバーには、各々、トランジスタＮ１０のオン電流Ｉ１（３０μＡ）とトランジスタＮ２２のオン電流Ｉ２（１０μＡ）が流れることになるので、センスアンプＳＡでは、トランジスタＮ２２のオン電流Ｉ２がトランジスタＮ１０のオン電流Ｉ１よりも低い状態であることが検出され、メモリセルＣＥＬ＜２＞に格納されているデータが「１」であることを示す論理レベル（ハイレベル）の出力信号Ｄｏｕｔが生成される。

次に、第２のステップとして、オン電流Ｉ１とオン電流Ｉ２の一方に所定のオフセットを与えた状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、テスト回路ＴＥＳＴを動作させた状態で、メモリセルＣＥＬ＜２＞からデータの読み出しが行われる。なお、メモリセルＣＥＬ＜２＞のテスト動作では、第１のステップで判定された出力信号Ｄｏｕｔがハイレベルであることから、オン電流Ｉ２にオフセットを与えればよい。

オン電流Ｉ２に１０μＡのオフセットが与えられた状態で、メモリセルＣＥＬ＜２＞からデータの読み出しを行う場合には、ワード線ＷＬ＜２＞と、リファレンス線ＲＥＦと、Ｒ側テスト線ＴＥＳＴ＿Ｒがいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線ＷＬ＜１＞、ＷＬ＜３＞、及び、ＷＬ＜４＞、並びにＬ側テスト線ＴＥＳＴ＿Ｌについては、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴには、何らオフセットが与えられていないトランジスタＮ１０のオン電流Ｉ１（３０μＡ）が流れ、反転ビット線ＢＩＴバーには、１０μＡのオフセットが与えられたトランジスタＮ２２のオン電流Ｉ２（２０μＡ＝１０μＡ＋１０μＡ）が流れることになる。しかし、このようなオフセットが与えられても、オン電流Ｉ１とオン電流Ｉ２との高低関係には逆転が生じていないので、センスアンプＳＡでは、第１のステップと同様にして、メモリセルＣＥＬ＜２＞に格納されているデータが「１」であることを示す論理レベル（ハイレベル）の出力信号Ｄｏｕｔが生成される。

次に、第３のステップでは、前記２つのステップで各々判定された出力信号Ｄｏｕｔの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルと、第２のステップで判定された出力信号Ｄｏｕｔの論理レベルがいずれもハイレベルで一致しているという判定結果が得られる。

上記した一連のテスト動作により、メモリセルＣＥＬ＜２＞から読み出されたデータは「１」であり、かつ、そのデータは少なくとも「１０μＡ」のマージン（オン電流Ｉ１とオン電流Ｉ２との電流差）を持って確定された検出結果である、という判定を行うことが可能となる。

次に、メモリセルＣＥＬ＜３＞のテストを行う場合について説明する。

まず、第１のステップとして、オン電流Ｉ１及びＩ２のいずれにもオフセットを与えない状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、通常通りにメモリセルＣＥＬ＜３＞からデータの読み出しが行われる。すなわち、ワード線ＷＬ＜３＞とリファレンス線ＲＥＦがいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線ＷＬ＜１＞、ＷＬ＜２＞、及び、ＷＬ＜４＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ、並びに、Ｒ側テスト線ＴＥＳＴ＿Ｒについては、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴと反転ビット線ＢＩＴバーには、各々、トランジスタＮ１０のオン電流Ｉ１（３０μＡ）とトランジスタＮ２３のオン電流Ｉ２（３５μＡ）が流れることになるので、センスアンプＳＡでは、トランジスタＮ１０のオン電流Ｉ１がトランジスタＮ２３のオン電流Ｉ２よりも低い状態であることが検出され、メモリセルＣＥＬ＜３＞に格納されているデータが「０」であることを示す論理レベル（ローレベル）の出力信号Ｄｏｕｔが生成される。

次に、第２のステップとして、オン電流Ｉ１とオン電流Ｉ２の一方に所定のオフセットを与えた状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、テスト回路ＴＥＳＴを動作させた状態で、メモリセルＣＥＬ＜３＞からデータの読み出しが行われる。なお、メモリセルＣＥＬ＜３＞のテスト動作では、第１のステップで判定された出力信号Ｄｏｕｔがローレベルであることから、オン電流Ｉ１にオフセットを与えればよい。

オン電流Ｉ１に１０μＡのオフセットが与えられた状態で、メモリセルＣＥＬ＜３＞からデータの読み出しを行う場合には、ワード線ＷＬ＜３＞と、リファレンス線ＲＥＦと、Ｌ側テスト線ＴＥＳＴ＿Ｌがいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線ＷＬ＜１＞、ＷＬ＜２＞、及び、ＷＬ＜４＞、並びにＲ側テスト線ＴＥＳＴ＿Ｒについては、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴには、１０μＡのオフセットが与えられたトランジスタＮ１０のオン電流Ｉ１（４０μＡ＝３０μＡ＋１０μＡ）が流れ、反転ビット線ＢＩＴバーには、何らオフセットが与えられていないトランジスタＮ２３のオン電流Ｉ２（３５μＡ）が流れることになる。すなわち、１０μＡのオフセットを与えたことによって、オン電流Ｉ１とオン電流Ｉ２との高低関係に逆転が生じているため、センスアンプＳＡでは、第１のステップと異なり、メモリセルＣＥＬ＜３＞に格納されているデータが「１」であることを示す論理レベル（ハイレベル）の出力信号Ｄｏｕｔが生成される。

次に、第３のステップでは、前記２つのステップで各々判定された出力信号Ｄｏｕｔの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルがローレベルであるのに対して、第２のステップで判定された出力信号Ｄｏｕｔの論理レベルがハイレベルであることから、両者の論理レベルは不一致であるという判定結果が得られる。

上記した一連のテスト動作により、メモリセルＣＥＬ＜３＞から読み出されたデータは「０」であるが、そのデータは「１０μＡ」未満のマージン（オン電流Ｉ１とオン電流Ｉ２との電流差）しか持っておらず、オン電流Ｉ１及びオン電流Ｉ２に多少の変動が生じただけで、メモリセルＣＥＬ＜３＞から読み出されるデータの検出結果に変動を生じるおそれがある、という判定を行うことが可能となる。

次に、メモリセルＣＥＬ＜４＞のテストを行う場合について説明する。

まず、第１のステップとして、オン電流Ｉ１及びＩ２のいずれにもオフセットを与えない状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、通常通りにメモリセルＣＥＬ＜４＞からデータの読み出しが行われる。すなわち、ワード線ＷＬ＜４＞とリファレンス線ＲＥＦがいずれもハイレベルに立ち上げられて、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線ＷＬ＜１＞〜ＷＬ＜３＞、Ｌ側テスト線ＴＥＳＴ＿Ｌ、及び、Ｒ側テスト線ＴＥＳＴ＿Ｒについては、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴと反転ビット線ＢＩＴバーには、各々、トランジスタＮ１０のオン電流Ｉ１（３０μＡ）とトランジスタＮ２４のオン電流Ｉ２（２５μＡ）が流れることになるので、センスアンプＳＡでは、トランジスタＮ２４のオン電流Ｉ２がトランジスタＮ１０のオン電流Ｉ１よりも低い状態であることが検出され、メモリセルＣＥＬ＜４＞に格納されているデータが「１」であることを示す論理レベル（ハイレベル）の出力信号Ｄｏｕｔが生成される。

次に、第２のステップとして、オン電流Ｉ１とオン電流Ｉ２の一方に所定のオフセットを与えた状態で生成される出力信号Ｄｏｕｔの論理レベルを判定すべく、テスト回路ＴＥＳＴを動作させた状態で、メモリセルＣＥＬ＜４＞からデータの読み出しが行われる。なお、メモリセルＣＥＬ＜４＞のテスト動作では、第１のステップで判定された出力信号Ｄｏｕｔがハイレベルであることから、オン電流Ｉ２にオフセットを与えればよい。

オン電流Ｉ２に１０μＡのオフセットが与えられた状態で、メモリセルＣＥＬ＜４＞からデータの読み出しを行う場合には、ワード線ＷＬ＜４＞と、リファレンス線ＲＥＦと、Ｒ側テスト線ＴＥＳＴ＿Ｒがいずれもハイレベルに立ち上げられ、ビット線ＢＩＴと反転ビット線ＢＩＴバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線ＷＬ＜１＞〜ＷＬ＜３＞、及び、Ｌ側テスト線ＴＥＳＴ＿Ｌについては、いずれもローレベルに維持されたままとなる。

このような信号制御により、ビット線ＢＩＴには、何らオフセットが与えられていないトランジスタＮ１０のオン電流Ｉ１（３０μＡ）が流れ、反転ビット線ＢＩＴバーには、１０μＡのオフセットが与えられたトランジスタ２４のオン電流Ｉ２（３５μＡ＝２５μＡ＋１０μＡ）が流れることになる。すなわち、１０μＡのオフセットを与えたことによって、オン電流Ｉ１とオン電流Ｉ２との高低関係に逆転が生じているため、センスアンプＳＡでは、第１のステップと異なり、メモリセルＣＥＬ＜４＞に格納されているデータが「０」であることを示す論理レベル（ローレベル）の出力信号Ｄｏｕｔが生成される。

次に、第３のステップでは、前記２つのステップで各々判定された出力信号Ｄｏｕｔの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第１のステップで判定された出力信号Ｄｏｕｔの論理レベルがハイレベルであるのに対して、第２のステップで判定された出力信号Ｄｏｕｔの論理レベルがローレベルであることから、両者の論理レベルは不一致であるという判定結果が得られる。

上記した一連のテスト動作により、メモリセルＣＥＬ＜４＞から読み出されたデータは「１」であるが、そのデータは「１０μＡ」未満のマージン（オン電流Ｉ１とオン電流Ｉ２との電流差）しか持っておらず、オン電流Ｉ１及びオン電流Ｉ２に多少の変動が生じただけで、メモリセルＣＥＬ＜４＞から読み出されるデータの検出結果に変動を生じるおそれがある、という判定を行うことが可能となる。

このように、第１実施形態の変形例においても、メモリセルＣＥＬ＜ｉ＞から読み出されるデータの期待値判定だけでなく、メモリセルＣＥＬ＜ｉ＞を形成するトランジスタペアのオン電流差（マージン）自体を確認した上で出荷することができるので、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能となる。

また、第１実施形態の変形例であれば、複数のトランジスタＮ２ｉによって単一のトランジスタＮ１０を共有することにより、トランジスタの個数を削減して、回路規模を縮小することが可能となる。

なお、上記では、オン電流Ｉ１とオン電流Ｉ２の一方に与えるオフセットとして、１０μＡのみを用意した構成を例に挙げて説明を行ったが、テスト回路ＴＥＳＴには、図１と同様、上記のオフセットとして選択可能な複数の候補値を用意しておいても構わない。

（第２実施形態）
図３Ａは、本発明に係る半導体不揮発記憶回路の第２実施形態を示す回路図である。図３Ｂは、図３Ａの素子レイアウト図である。図３Ｃは、図３Ｂのα−α’断面図である。

第２実施形態の半導体不揮発記憶回路は、メモリセルを形成する複数のＮチャネル型ＭＯＳ電界効果トランジスタ（図３Ａ及び図３Ｂでは、トランジスタＡ１及びＡ２、トランジスタＢ１及びＢ２、トランジスタＣ１及びＣ２、トランジスタＤ１及びＤ２、トランジスタＥ１及びＥ２、トランジスタＦ１及びＦ２、トランジスタＧ１及びＧ２、並びに、トランジスタＨ１及びＨ２を描写、図３Ｃでは、トランジスタＡ１、Ｂ１、Ｃ１、及び、Ｄ１を描写）と、複数のセンスアンプ（図３Ａでは、センスアンプＳＡ＜０＞、及び、ＳＡ＜１＞を描写）と、を有する。

なお、第２実施形態の半導体不揮発記憶回路では、トランジスタＡ１とＡ２を一対としたトランジスタペアにより、一つのメモリセルが形成されている。トランジスタＢ１とＢ２、トランジスタＣ１とＣ２、トランジスタＤ１とＤ２、トランジスタＥ１とＥ２、トランジスタＦ１とＦ２、トランジスタＧ１とＧ２、及び、トランジスタＨ１とＨ２についても、上記と同様である。

トランジスタＡ１とＡ２のゲートは、いずれもワード線ＷＬ＜０＞に接続されている。トランジスタＡ１のドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＡ２のドレインは、反転ビット線ＢＩＴバー＜０＞に接続されている。トランジスタＡ１のソースは、ソース線ＳＲＣ＜０＞に接続されている。トランジスタＡ２のソースは、反転ソース線ＳＲＣバー＜０＞に接続されている。

トランジスタＢ１とＢ２のゲートは、いずれもワード線ＷＬ＜１＞に接続されている。トランジスタＢ１のドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＢ２のドレインは、反転ビット線ＢＩＴバー＜０＞に接続されている。トランジスタＢ１のソースは、ソース線ＳＲＣ＜０＞に接続されている。トランジスタＢ２のソースは、反転ソース線ＳＲＣバー＜０＞に接続されている。

トランジスタＣ１とＣ２のゲートは、いずれもワード線ＷＬ＜２＞に接続されている。トランジスタＣ１のドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＣ２のドレインは、反転ビット線ＢＩＴバー＜０＞に接続されている。トランジスタＣ１のソースは、ソース線ＳＲＣ＜０＞に接続されている。トランジスタＣ２のソースは、反転ソース線ＳＲＣバー＜０＞に接続されている。

トランジスタＤ１とＤ２のゲートは、いずれもワード線ＷＬ＜３＞に接続されている。トランジスタＤ１のドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＤ２のドレインは、反転ビット線ＢＩＴバー＜０＞に接続されている。トランジスタＤ１のソースは、ソース線ＳＲＣ＜０＞に接続されている。トランジスタＤ２のソースは、反転ソース線ＳＲＣバー＜０＞に接続されている。

トランジスタＥ１とＥ２のゲートは、いずれもワード線ＷＬ＜０＞に接続されている。トランジスタＥ１のドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＥ２のドレインは、反転ビット線ＢＩＴバー＜１＞に接続されている。トランジスタＥ１のソースは、ソース線ＳＲＣ＜１＞に接続されている。トランジスタＥ２のソースは、反転ソース線ＳＲＣバー＜１＞に接続されている。

トランジスタＦ１とＦ２のゲートは、いずれもワード線ＷＬ＜１＞に接続されている。トランジスタＦ１のドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＦ２のドレインは、反転ビット線ＢＩＴバー＜１＞に接続されている。トランジスタＦ１のソースは、ソース線ＳＲＣ＜１＞に接続されている。トランジスタＦ２のソースは、反転ソース線ＳＲＣバー＜１＞に接続されている。

トランジスタＧ１とＧ２のゲートは、いずれもワード線ＷＬ＜２＞に接続されている。トランジスタＧ１のドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＧ２のドレインは、反転ビット線ＢＩＴバー＜１＞に接続されている。トランジスタＧ１のソースは、ソース線ＳＲＣ＜１＞に接続されている。トランジスタＧ２のソースは、反転ソース線ＳＲＣバー＜１＞に接続されている。

トランジスタＨ１とＨ２のゲートは、いずれもワード線ＷＬ＜３＞に接続されている。トランジスタＨ１のドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＨ２のドレインは、反転ビット線ＢＩＴバー＜１＞に接続されている。トランジスタＨ１のソースは、ソース線ＳＲＣ＜１＞に接続されている。トランジスタＨ２のソースは、反転ソース線ＳＲＣバー＜１＞に接続されている。

なお、第２実施形態の半導体不揮発記憶回路では、上記複数のトランジスタとして、図３Ｃに示すように、サイドウォール型のＮチャネル型ＭＯＳ電界効果トランジスタが用いられている。

センスアンプＳＡ＜０＞は、ビット線ＢＩＴ＜０＞に流れる電流と反転ビット線ＢＩＴバー＜０＞に流れる電流との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔ＜０＞を生成する。

センスアンプＳＡ＜１＞は、ビット線ＢＩＴ＜１＞に流れる電流と反転ビット線ＢＩＴバー＜１＞に流れる電流との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔ＜１＞を生成する。

ここで、素子レイアウトに関する第１のポイントは、一つのメモリセルを形成する一対のトランジスタを各々のゲートが共通に接続されるワード線に沿って配置した点である。例えば、トランジスタＡ１とＡ２は、ワード線ＷＬ＜０＞に沿って配置されており、トランジスタＢ１とＢ２は、ワード線ＷＬ＜１＞に沿って配置されている。

素子レイアウトに関する第２のポイントは、隣接するワード線に各々接続されたメモリセルにおいて、共通のビット線及びソース線に接続される第１トランジスタ同士、及び、共通の反転ビット線及び反転ソース線に接続される第２トランジスタ同士で、各々のドレインまたはソースを共通とするように配置した点である。例えば、トランジスタＡ１とトランジスタＢ１は、各々のソースを共通とするように配置されており、トランジスタＢ１とトランジスタＣ１は、各々のドレインを共通とするように配置されている。

このような素子レイアウトを採用すれば、先出の図１６Ｂで示した従来の素子レイアウトを採用する場合に比べて、隣接するワード線に各々接続されたメモリセル（トランジスタペア）の活性化領域を共通化することができるので、距離ｄ２を確保する必要がなくなり、延いては、チップの面積効率を飛躍的に向上することが可能となる。

図４Ａは、第２実施形態の変形例を示す回路図である。図４Ｂは、図４Ａの素子レイアウト図である。

本変形例の半導体不揮発記憶回路では、４つのトランジスタＡ１、Ｂ１、Ｃ１、及び、Ｄ１によって単一のトランジスタＮｙを共有し、また、４つのトランジスタＥ１、Ｆ１、Ｇ１、及び、Ｈ１によって単一のトランジスタＮｘを共有することにより、実質的に８つのメモリセルが形成されている。なお、図４Ａ及び図４Ｂで描写されている８つのトランジスタＡ１〜Ｈ１は、図３Ａ及び図３Ｂで描写されている８つのトランジスタＡ１〜Ｈ１と同一であるため、各々に同一の符号が付されている。

また、図４Ａでは、メモリセルを形成する上記のトランジスタ群以外に、データ書き込み回路を形成するＰチャネル型ＭＯＳ電界効果トランジスタＰａ及びＰｃと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮｂ、Ｎｄ、Ｎｅ、及び、Ｎｆが描写されている。

トランジスタＡ１のゲートは、ワード線ＷＬ＜０＞に接続されている。トランジスタＡ１のドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＡ１のソースはソース線ＳＲＣ＜０＞に接続されている。

トランジスタＢ１のゲートは、ワード線ＷＬ＜１＞に接続されている。トランジスタＢ１のドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＢ１のソースはソース線ＳＲＣ＜０＞に接続されている。

トランジスタＣ１のゲートは、ワード線ＷＬ＜２＞に接続されている。トランジスタＣ１のドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＣ１のソースはソース線ＳＲＣ＜０＞に接続されている。

トランジスタＤ１のゲートは、ワード線ＷＬ＜３＞に接続されている。トランジスタＤ１のドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＤ１のソースはソース線ＳＲＣ＜０＞に接続されている。

トランジスタＥ１のゲートは、ワード線ＷＬ＜０＞に接続されている。トランジスタＥ１のドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＥ１のソースはソース線ＳＲＣ＜１＞に接続されている。

トランジスタＦ１のゲートは、ワード線ＷＬ＜１＞に接続されている。トランジスタＦ１のドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＦ１のソースはソース線ＳＲＣ＜１＞に接続されている。

トランジスタＧ１のゲートは、ワード線ＷＬ＜２＞に接続されている。トランジスタＧ１のドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＧ１のソースはソース線ＳＲＣ＜１＞に接続されている。

トランジスタＨ１のゲートは、ワード線ＷＬ＜３＞に接続されている。トランジスタＨ１のドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＨ１のソースはソース線ＳＲＣ＜１＞に接続されている。

トランジスタＰａのソースは、電源線に接続されている。トランジスタＰａのドレインは、ソース線ＳＲＣ＜０＞に接続されている。トランジスタＰａのゲートは、制御信号Ｓａの印加端に接続されている。

トランジスタＮｂのソースは、接地線に接続されている。トランジスタＮｂのドレインは、ソース線ＳＲＣ＜０＞に接続されている。トランジスタＮｂのゲートは、制御信号Ｓｂの印加端に接続されている。

トランジスタＰｃのソースは、電源線に接続されている。トランジスタＰｃのドレインは、ソース線ＳＲＣ＜１＞に接続されている。トランジスタＰｃのゲートは、制御信号Ｓｃの印加端に接続されている。

トランジスタＮｄのソースは、接地線に接続されている。トランジスタＮｄのドレインは、ソース線ＳＲＣ＜１＞に接続されている。トランジスタＮｄのゲートは、制御信号Ｓｄの印加端に接続されている。

トランジスタＮｅのソースは、接地線に接続されている。トランジスタＮｅのドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＮｅのゲートは、制御信号Ｓｅの印加端に接続されている。

トランジスタＮｆのソースは、接地線に接続されている。トランジスタＮｆのドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＮｆのゲートは、制御信号Ｓｆの印加端に接続されている。

トランジスタＮｘのソースは、接地線に接続されている。トランジスタＮｘのドレインは、ビット線ＢＩＴ＜０＞に接続されている。トランジスタＮｘのゲートは、制御信号Ｓｘの印加端に接続されている。

トランジスタＮｙのソースは、接地線に接続されている。トランジスタＮｙのドレインは、ビット線ＢＩＴ＜１＞に接続されている。トランジスタＮｙのゲートは、制御信号Ｓｙの印加端に接続されている。

センスアンプＳＡは、ビット線ＢＩＴ＜０＞に流れる電流とビット線ＢＩＴ＜１＞に流れる電流との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔを生成する。すなわち、ビット線ＢＩＴ＜０＞に接続されたトランジスタＡ１〜Ｄ１に格納されているデータを読み出す場合には、ビット線ＢＩＴ＜１＞が反転ビット線ＢＩＴバー＜０＞として機能し、逆に、ビット線ＢＩＴ＜１＞に接続されたトランジスタＥ１〜Ｈ１に格納されているデータを読み出す場合には、ビット線ＢＩＴ＜０＞が反転ビット線ＢＩＴバー＜１＞として機能する。

ここで、素子レイアウトに関するポイントは、隣接するワード線に各々接続され、かつ共通のビット線及びソース線に接続されるトランジスタ同士について、各々のドレインまたはソースを共通とするように配置した点である。例えば、トランジスタＡ１とトランジスタＢ１は、各々のソースを共通とするように配置されており、トランジスタＢ１とトランジスタＣ１は、各々のドレインを共通とするように配置されている。

このような素子レイアウトを採用すれば、先出の図１６Ｂで示した従来の素子レイアウトを採用する場合に比べて、隣接するワード線に各々接続されたメモリセル（トランジスタペア）の活性化領域を共通化することができるので、距離ｄ２を確保する必要がなくなり、延いては、チップの面積効率を飛躍的に向上することが可能となる。

また、第２実施形態の変形例であれば、複数の格納用トランジスタ（例えばトランジスタＡ１〜Ｄ１）によって単一の参照用トランジスタ（例えばトランジスタＮｙ）を共有することにより、トランジスタの個数を削減して、回路規模を縮小することが可能となる。

図５は、図４Ａ中に示した信号の論理値表である。

例えば、トランジスタＣ１にデータを書き込む場合には、ワード線ＷＬ＜２＞がハイレベルとされて、ワード線ＷＬ＜０＞、ＷＬ＜１＞、及び、ＷＬ＜３＞がいずれもローレベルとされる。また、制御信号Ｓａ及びＳｂはいずれもローレベルとされて、制御信号Ｓｃ〜Ｓｆはいずれもハイレベルとされる。従って、ソース線ＳＲＣ＜０＞及びＳＲＣ＜１＞はそれぞれハイレベル及びローレベルとされ、ビット線ＢＩＴ＜０＞及びＢＩＴ＜１＞はいずれもローレベルとされる。また、制御信号Ｓｘ及びＳｙはいずれもローレベルとされる。従って、トランジスタＮｘ及びＮｙはいずれもオフとされる。このような信号制御により、トランジスタＣ１には所定の書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

また、例えば、トランジスタＧ１にデータを書き込む場合には、ワード線ＷＬ＜２＞がハイレベルとされ、ワード線ＷＬ＜０＞、ＷＬ＜１＞、及び、ＷＬ＜３＞がいずれもローレベルとされる。また、制御信号Ｓｃ及びＳｄはいずれもローレベルとされ、制御信号Ｓａ、Ｓｂ、Ｓｅ及びＳｆはいずれもハイレベルとされる。従って、ソース線ＳＲＣ＜０＞及びＳＲＣ＜１＞はそれぞれローレベル及びハイレベルとされ、ビット線ＢＩＴ＜０＞及びＢＩＴ＜１＞はいずれもローレベルとされる。また、制御信号Ｓｘ及びＳｙはいずれもローレベルとされる。従って、トランジスタＮｘ及びＮｙはいずれもオフとされる。このような信号制御により、トランジスタＧ１には所定の書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

また、例えば、トランジスタＣ１のデータを読み出す場合には、ワード線ＷＬ＜２＞がハイレベルとされて、ワード線ＷＬ＜０＞、ＷＬ＜１＞、及び、ＷＬ＜３＞がいずれもローレベルとされる。また、制御信号Ｓａ〜Ｓｃはいずれもハイレベルとされて、制御信号Ｓｄ〜Ｓｆはいずれもローレベルとされる。従って、ソース線ＳＲＣ＜０＞はローレベルとされ、ソース線ＳＲＣ＜１＞、並びに、ビット線ＢＩＴ＜０＞及びＢＩＴ＜１＞はいずれもハイインピーダンス状態とされる。また、制御信号Ｓｘはローレベルとされ、制御信号Ｓｙはハイレベルとされる。従って、トランジスタＮｘはオフとされ、トランジスタＮｙはオンとされる。このような信号制御により、センスアンプＳＡでは、ビット線ＢＩＴ＜０＞に流れる電流（トランジスタＣ１のオン電流）と、ビット線ＢＩＴ＜１＞に流れる電流（トランジスタＮｙのオン電流）との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔが生成される。

また、例えば、トランジスタＧ１のデータを読み出す場合には、ワード線ＷＬ＜２＞がハイレベルとされ、ワード線ＷＬ＜０＞、ＷＬ＜１＞、及び、ＷＬ＜３＞がいずれもローレベルとされる。また、制御信号Ｓａ、Ｓｃ、及び、Ｓｄはいずれもハイレベルとされ、制御信号Ｓｂ、Ｓｅ、及び、Ｓｆはいずれもローレベルとされる。従って、ソース線ＳＲＣ＜１＞はローレベルとされ、ソース線ＳＲＣ＜０＞、並びに、ビット線ＢＩＴ＜０＞及びＢＩＴ＜１＞はいずれもハイインピーダンス状態とされる。また、制御信号Ｓｘはハイーレベルとされ、制御信号Ｓｙはローレベルとされる。従って、トランジスタＮｘはオンとされ、トランジスタＮｙはオフとされる。このような信号制御により、センスアンプＳＡでは、ビット線ＢＩＴ＜０＞に流れる電流（トランジスタＮｘのオン電流）と、ビット線ＢＩＴ＜１＞に流れる電流（トランジスタＧ１のオン電流）との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔが生成される。

（第３実施形態）
図６は、本発明に係る半導体不揮発記憶回路の第３実施形態を示す回路図である。本実施形態の半導体不揮発記憶回路は、一つのメモリセルＣＥＬを形成する回路素子として、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１０１〜Ｐ１０５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１０１〜Ｎ１０４と、を有する。

トランジスタＰ１０１及びＰ１０２のソースは、いずれも、トランジスタＰ１０３のドレインに接続されている。トランジスタＰ１０３のソースは、ワード線ＷＬ（図６では電源電圧ＶＤＤの印加端）に接続されている。トランジスタＰ１０３のゲートは、制御信号Ｓ１ａの印加端に接続されている。トランジスタＰ１０１及びＰ１０２のドレインは、それぞれ、トランジスタＮ１０１及びＮ１０２のドレインに接続されている。トランジスタＰ１０１及びＮ１０１のゲートは、いずれも、トランジスタＰ１０２のドレインとトランジスタＮ１０２のドレインとの接続ノードに接続されている。トランジスタＰ１０２及びＮ１０２のゲートは、いずれも、トランジスタＰ１０１のドレインとトランジスタＮ１０１のドレインとの接続ノードに接続されている。トランジスタＮ１０１及びＮ１０２のソースは、それぞれ、トランジスタＮ１０３及びＮ１０４のドレインに接続されている。トランジスタＮ１０３及びＮ１０４のソースは、いずれも、接地端に接続されている。トランジスタＮ１０３及びＮ１０４のゲートは、それぞれ、制御信号Ｓ１ｄ及びＳ１ｅの印加端に接続されている。トランジスタＰ１０４のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ１０４のドレインは、トランジスタＰ１０１のドレインとトランジスタＮ１０１のドレインとの接続ノードに接続されている。トランジスタＰ１０４のゲートは、制御信号Ｓ１ｂの印加端に接続されている。トランジスタＰ１０５のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ１０５のドレインは、トランジスタＰ１０２のドレインとトランジスタＮ１０２のドレインとの接続ノードに接続されている。トランジスタＰ１０５のゲートは、制御信号Ｓ１ｃの印加端に接続されている。なお、トランジスタＰ１０２のドレインとトランジスタＮ１０２のドレインとの接続ノードからは、インバータやバッファを介して出力信号ＤＯＵＴが引き出されている。

図７は、図６中に示した信号の論理値表である。

メモリセルＣＥＬにデータ「０」を書き込む場合には、ワード線ＷＬをハイレベル（メモリセルＣＥＬに電源電圧ＶＤＤが印加されている状態）とし、制御信号Ｓ１ａ及びＳ１ｄをいずれもハイレベルとし、制御信号Ｓ１ｂ、Ｓ１ｃ、及び、Ｓ１ｅをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ１０１に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

一方、メモリセルＣＥＬにデータ「１」を書き込む場合には、ワード線ＷＬをハイレベル（メモリセルＣＥＬに電源電圧ＶＤＤが印加されている状態）とし、制御信号Ｓ１ａ及びＳ１ｅをいずれもハイレベルとし、制御信号Ｓ１ｂ、Ｓ１ｃ、及び、Ｓ１ｄをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ１０２に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

また、メモリセルＣＥＬのデータを読み出す場合には、ワード線ＷＬをハイレベル（メモリセルＣＥＬに電源電圧ＶＤＤが印加された状態）とし、制御信号Ｓ１ａをローレベルとし、制御信号Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、及び、Ｓ１ｅをいずれもハイレベルとすればよい。このような信号制御により、メモリセルＣＥＬからは、トランジスタＮ１０１のオン電流とトランジスタＮ１０２のオン電流との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔが出力される。

このように、第３実施形態の半導体不揮発記憶回路であれば、ワード線ＷＬを例えば電源電圧ＶＤＤの印加端に接続しておくとともに、システム起動時（電源投入時）に入力される制御信号Ｓ１ａ〜Ｓ１ｅを上記したデータ読み出し用の論理レベルとしておくことにより、複雑なタイミング制御（データの読み出しシーケンス）を要することなく、電源電圧ＶＤＤが立ち上がった時点で、遅滞なく出力信号ＤＯＵＴの論理レベルを確定させることが可能となる。

従って、例えば、半導体集積回路装置内のトリミングデータを格納する手段として、第３実施形態の半導体不揮発記憶回路を採用すれば、従来の不揮発メモリ型と比べて、制御回路の規模縮小やシステムの起動時間短縮を実現することが可能となる。

また、第３実施形態の半導体不揮発記憶回路であれば、従来のレーザリペア型と異なり高価なヒューズ切断装置が不要である上、パッケージング後にもトリミングデータの書き換えが随時可能となる。

また、第３実施形態の半導体不揮発記憶回路であれば、トランジスタＮ１０１及びＮ１０２から成る差動対を用いてメモリセルＣＥＬが形成されているので、データの読み書きに関する信頼性を高めることが可能となる。

ただし、第３実施形態の半導体不揮発記憶回路は、メモリセル毎にセンスアンプの機能が盛り込まれた形となり、メモリセル自体の回路規模（構成素子数）が大きくなるので、多ビットのトリミングデータを格納する必要がある場合に、全てのメモリセルを第３実施形態の構成とすることは必ずしも現実的でない。

そこで、多ビットのトリミングデータを格納する必要がある場合には、電源投入後に遅滞なく論理レベルを確定させる必要のあるトリミングデータの格納手段としてのみ、第３実施形態のメモリセルを採用し、論理レベルの確定を急がないトリミングデータの格納手段としては、先述の第１実施形態や第２実施形態のように、複数のメモリセルを順次選択しながら各々に格納されたトリミングデータを別途設けられたセンスアンプで読み出していく構成を適宜組み合わせて採用することが望ましい。

図８は、第３実施形態の第１変形例を示す回路図である。

第１変形例の半導体不揮発記憶回路は、一つのメモリセルＣＥＬを形成する回路素子として、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２０１〜Ｐ２０４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２０１〜Ｎ２０７と、を有する。

トランジスタＰ２０１及びＰ２０２のソースは、いずれも、トランジスタＰ２０３のドレインに接続されている。トランジスタＰ２０３のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ２０３のゲートは、制御信号Ｓ２ａの印加端に接続されている。トランジスタＰ２０１及びＰ２０２のドレインは、それぞれ、トランジスタＮ２０３及びＮ２０４のドレインに接続されている。トランジスタＰ２０１及びＮ２０３のゲートは、いずれも、トランジスタＰ２０２のドレインとトランジスタＮ２０４のドレインとの接続ノードに接続されている。トランジスタＰ２０２及びＮ２０４のゲートは、いずれも、トランジスタＰ２０１のドレインとトランジスタＮ２０３のドレインとの接続ノードに接続されている。トランジスタＮ２０３及びＮ２０４のソースは、それぞれ、トランジスタＮ２０１及びＮ２０２のドレインに接続されている。トランジスタＮ２０１及びＮ２０２のゲートは、いずれも、ワード線ＷＬに接続されている。トランジスタＮ２０１及びＮ２０２のソースは、いずれも、トランジスタＰ２０４のドレインとトランジスタＮ２０７のドレインとの接続ノードに接続されている。トランジスタＰ２０４のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＮ２０７のソースは、接地端に接続されている。トランジスタＰ２０４及びＮ２０７のゲートは、いずれも、制御信号Ｓ２ｄの印加端に接続されている。トランジスタＮ２０５及びＮ２０６のドレインは、それぞれ、トランジスタＮ２０１及びＮ２０２のドレインに接続されている。トランジスタＮ２０５及びＮ２０６のソースは、いずれも接地端に接続されている。トランジスタＮ２０５及び Ｎ２０６のゲートは、それぞれ、制御信号Ｓ２ｂ及びＳ２ｃの印加端に接続されている。なお、トランジスタＰ２０２のドレインとトランジスタＮ２０４のドレインとの接続ノードからは、インバータやバッファを介して出力信号ＤＯＵＴが引き出されている。

図９は、図８中に示した信号の論理値表である。

メモリセルＣＥＬにデータ「０」を書き込む場合には、メモリセルＣＥＬに電源電圧ＶＤＤを印加した状態で、ワード線ＷＬ、並びに、制御信号Ｓ２ａ及びＳ２ｂをいずれもハイレベルとし、制御信号Ｓ２ｃ及びＳ２ｄをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ２０１に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

一方、メモリセルＣＥＬにデータ「１」を書き込む場合には、メモリセルＣＥＬに電源電圧ＶＤＤを印加した状態で、ワード線ＷＬ、並びに、制御信号Ｓ２ａ及びＳ２ｃをいずれもハイレベルとし、制御信号Ｓ２ｂ及びＳ２ｄをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ２０２に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

また、メモリセルＣＥＬのデータを読み出す場合には、メモリセルＣＥＬに電源電圧ＶＤＤを印加した状態で、ワード線ＷＬ及び制御信号Ｓ２ｄをハイレベルとし、制御信号Ｓ２ａ、Ｓ２ｂ、及び、Ｓ２ｃをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ２０１のオン電流とトランジスタＮ２０２のオン電流との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔが出力される。

このように、上記第１変形例の半導体不揮発記憶回路であれば、システム起動時（電源投入時）に入力される制御信号Ｓ２ａ〜Ｓ２ｄを上記したデータ読み出し用の論理レベルとしておくことにより、複雑なタイミング制御（データの読み出しシーケンス）を要することなく、ワード線ＷＬをローレベルからハイレベルに立ち上げた時点で、遅滞なく出力信号ＤＯＵＴの論理レベルを確定させることが可能となる。

従って、上記第１変形例の半導体不揮発記憶回路であれば、変形前の第３実施形態（図６を参照）と同様の作用効果を奏するほか、電源電圧ＶＤＤの立ち上がり挙動に依存することなく、正しく出力信号ＶＯＵＴの論理レベルを確定させることが可能となる。

図１０は、第３実施形態の第２変形例を示す回路図である。

第２変形例の半導体不揮発記憶回路は、一つのメモリセルＣＥＬを形成する回路素子として、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３０１〜Ｐ３０４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３０１〜Ｎ３０５と、を有する。

トランジスタＰ３０１及びＰ３０２のソースは、いずれも、トランジスタＰ３０３のドレインに接続されている。トランジスタＰ３０３のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ３０３のゲートは、制御信号Ｓ３ａの印加端に接続されている。トランジスタＰ３０１及びＰ３０２のドレインは、それぞれ、トランジスタＮ３０１及びＮ３０２のドレインに接続されている。トランジスタＰ３０１のゲートは、トランジスタＰ３０２のドレインとトランジスタＮ３０２のドレインとの接続ノードに接続されている。トランジスタＰ３０２のゲートは、トランジスタＰ３０１のドレインとトランジスタＮ３０１のドレインとの接続ノードに接続されている。トランジスタＮ３０１及びＮ３０２のゲートは、いずれも、ワード線ＷＬに接続されている。トランジスタＮ３０１及びＮ３０２のソースは、いずれも、トランジスタＰ３０４のドレインとトランジスタＮ３０５のドレインとの接続ノードに接続されている。トランジスタＰ３０４のソースは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＮ３０５のソースは、接地端に接続されている。トランジスタＰ３０４及びＮ３０５のゲートは、いずれも、制御信号Ｓ３ｄの印加端に接続されている。トランジスタＮ３０３及びＮ３０４のドレインは、それぞれ、トランジスタＮ３０１及びＮ３０２のドレインに接続されている。トランジスタＮ３０３及びＮ３０４のソースは、いずれも接地端に接続されている。トランジスタＮ３０３及びＮ３０４のゲートは、それぞれ、制御信号Ｓ３ｂ及びＳ３ｃの印加端に接続されている。なお、トランジスタＰ３０２のドレインとトランジスタＮ３０２のドレインとの接続ノードからは、インバータやバッファを介して出力信号ＤＯＵＴが引き出されている。

図１１は、図１０中に示した信号の論理値表である。

メモリセルＣＥＬにデータ「０」を書き込む場合には、メモリセルＣＥＬに電源電圧ＶＤＤを印加した状態で、ワード線ＷＬ、並びに、制御信号Ｓ３ａ及びＳ３ｂをいずれもハイレベルとし、制御信号Ｓ３ｃ及びＳ３ｄをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ３０１に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

一方、メモリセルＣＥＬにデータ「１」を書き込む場合には、メモリセルＣＥＬに電源電圧ＶＤＤを印加した状態で、ワード線ＷＬ、並びに、制御信号Ｓ３ａ及びＳ３ｃをいずれもハイレベルとし、制御信号Ｓ３ｂ及びＳ３ｄをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ３０２に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

また、メモリセルＣＥＬのデータを読み出す場合には、メモリセルＣＥＬに電源電圧ＶＤＤを印加した状態で、ワード線ＷＬ及び制御信号Ｓ３ｄをハイレベルとし、制御信号Ｓ３ａ、Ｓ３ｂ、及び、Ｓ３ｃをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ３０１のオン電流とトランジスタＮ３０２のオン電流との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔが出力される。

このように、上記第２変形例の半導体不揮発記憶回路であれば、上記第１変形例と同様に、システム起動時（電源投入時）に入力される制御信号Ｓ３ａ〜Ｓ３ｄを上記したデータ読み出し用の論理レベルとしておくことにより、複雑なタイミング制御（データの読み出しシーケンス）を要することなく、ワード線ＷＬをローレベルからハイレベルに立ち上げた時点で、遅滞なく出力信号ＤＯＵＴの論理レベルを確定させることが可能となる。

従って、上記第２変形例の半導体不揮発記憶回路であれば、第１変形例（図８を参照）よりも小規模な回路構成で、これと同様の作用効果を奏することが可能となる。

（第４実施形態）
図１２は、本発明に係る半導体不揮発記憶回路の第４実施形態を示す回路図である。第４実施形態の半導体不揮発記憶回路は、一つのメモリセルＣＥＬを形成する回路素子として、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４０１及びＰ４０２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ４０１〜Ｎ４０４と、を有する。

トランジスタＮ４０１及びＮ４０２のゲートは、いずれも、ワード線ＷＬに接続されている。トランジスタＮ４０１及びＮ４０２のドレインは、それぞれ、ビット線ＢＩＴ及び反転ビット線ＢＩＴバーに接続されている。トランジスタＮ４０１のソースは、トランジスタＰ４０１のドレインとトランジスタＮ４０３のドレインに接続されている。トランジスタＮ４０２のソースは、トランジスタＰ４０２のドレインとトランジスタＮ４０４のドレインに接続されている。トランジスタＮ４０３及びＮ４０４のソースは、いずれも、接地端に接続されている。トランジスタＮ４０３及びＮ４０４のゲートは、いずれも、リードイネーブル線ＲＥに接続されている。トランジスタＰ４０１及びＰ４０２のソースは、それぞれ、データ入力線ＤＩＮ及び反転データ入力線ＤＩＮバーに接続されている。トランジスタＰ４０１及びＰ４０２のゲートは、いずれも、ストア線ＳＴに接続されている。

なお、トランジスタＮ４０１及びＮ４０２は、従来から既存のトランジスタペア（例えば、図１５のトランジスタＮ１及びＮ２）に相当するものであり、本実施形態で新たに追加された素子は、トランジスタＰ４０１及びＰ４０２、並びに、トランジスタＮ４０３及びＮ４０４である。

図１３は、図１２中に示した信号の論理値表である。

メモリセルＣＥＬにデータ「０」を書き込む場合には、ワード線ＷＬ及びデータ入力線ＤＩＮをいずれもハイレベルとし、リードイネーブル線ＲＥ、ストア線ＳＴ、ビット線ＢＩＴ、反転ビット線ＢＩＴバー、及び、反転データ入力線ＤＩＮバーをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ４０１に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。このとき、トランジスタＮ４０３及びＮ４０４はオフされており、トランジスタＮ４０２のソースには、何ら高電圧が印加されないので、トランジスタＮ４０２に意図しない書き込み電流が流れることはない。

一方、メモリセルＣＥＬにデータ「１」を書き込む場合には、ワード線ＷＬ及び反転データ入力線ＤＩＮバーをいずれもハイレベルとし、リードイネーブル線ＲＥ、ストア線ＳＴ、ビット線ＢＩＴ、反転ビット線ＢＩＴバー、及び、データ入力線ＤＩＮをいずれもローレベルとすればよい。このような信号制御により、トランジスタＮ４０２に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。このとき、トランジスタＮ４０３及びＮ４０４はオフされており、トランジスタＮ４０１のソースには、何ら高電圧が印加されないので、トランジスタＮ４０１に意図しない書き込み電流が流れることはない。

また、メモリセルＣＥＬのデータを読み出す場合には、ワード線ＷＬ、リードイネーブル線ＲＥ、ストア線ＳＴ，ビット線ＢＩＴ、及び、反転ビット線ＢＩＴバーをいずれもハイレベルとすればよい。なお、データ入力線ＤＩＮ及び反転データ入力線ＤＩＮバーの論理レベルは不問である。このような信号制御により、センスアンプＳＡからは、ビット線ＢＩＴに流れるトランジスタＮ４０１のオン電流と、反転ビット線ＢＩＴバーに流れるトランジスタＮ４０２のオン電流との高低関係（電流差）に応じた論理レベルの出力信号Ｄｏｕｔが出力される。

このように、第４実施形態の半導体不揮発記憶回路であれば、メモリセルＣＥＬを形成する回路素子として、トランジスタＰ４０１及びＰ４０２、並びに、トランジスタＮ４０３及びＮ４０４を追加することにより、メモリセルＣＥＬへのデータ書き込みに際して、意図しないトランジスタに微小な電流が流れる現象（ディスターブ）を解消し、メモリセルＣＥＬの信頼性を向上させることが可能となる。

図１４は、第４実施形態の変形例を示す回路図である。本変形例の半導体不揮発記憶回路は、４つのトランジスタＮ５１１、Ｎ５２１、Ｎ５３１、及び、Ｎ５４１によって、単一のトランジスタＮ５０１を共有することにより、実質的に４つのメモリセルが形成された構成であり、図１２の構成に比べてトランジスタの個数を削減することが可能となる。すなわち、図１４の構成は、図２の構成や図４Ａの構成と共通の技術的思想を有していると言うことができる。

また、本変形例の半導体不揮発記憶回路は、データ書き込み時のディスターブを解消する手段として、新たに、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ５１１、Ｐ５２１、Ｐ５３１、及び、Ｐ５４１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５１２、Ｎ５２２、Ｎ５２３、Ｎ５２４、及び、Ｎ５０２と、を有する。

トランジスタＮ５１１のゲートは、ワード線ＷＬ＜１＞に接続されている。トランジスタＮ５１１のドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ５１１のソースは、トランジスタＰ５１１のドレインとトランジスタＮ５１２のドレインに接続されている。トランジスタＮ５１２のソースは、接地端に接続されている。トランジスタＮ５１２のゲートは、リードイネーブル線ＲＥ＜１＞に接続されている。トランジスタＰ５１１のソースは、データ入力線ＤＩＮに接続されている。トランジスタＰ５１１のゲートはストア線ＳＴ＜１＞に接続されている。

トランジスタＮ５２１のゲートは、ワード線ＷＬ＜２＞に接続されている。トランジスタＮ５２１のドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ５２１のソースは、トランジスタＰ５２１のドレインとトランジスタＮ５２２のドレインに接続されている。トランジスタＮ５２２のソースは、接地端に接続されている。トランジスタＮ５２２のゲートは、リードイネーブル線ＲＥ＜２＞に接続されている。トランジスタＰ５２１のソースは、データ入力線ＤＩＮに接続されている。トランジスタＰ５２１のゲートはストア線ＳＴ＜２＞に接続されている。

トランジスタＮ５３１のゲートは、ワード線ＷＬ＜３＞に接続されている。トランジスタＮ５３１のドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ５３１のソースは、トランジスタＰ５３１のドレインとトランジスタＮ５３２のドレインに接続されている。トランジスタＮ５３２のソースは、接地端に接続されている。トランジスタＮ５３２のゲートは、リードイネーブル線ＲＥ＜３＞に接続されている。トランジスタＰ５３１のソースは、データ入力線ＤＩＮに接続されている。トランジスタＰ５３１のゲートはストア線ＳＴ＜３＞に接続されている。

トランジスタＮ５４１のゲートは、ワード線ＷＬ＜４＞に接続されている。トランジスタＮ５４１のドレインは、ビット線ＢＩＴに接続されている。トランジスタＮ５４１のソースは、トランジスタＰ５４１のドレインとトランジスタＮ５４２のドレインに接続されている。トランジスタＮ５４２のソースは、接地端に接続されている。トランジスタＮ５４２のゲートは、リードイネーブル線ＲＥ＜４＞に接続されている。トランジスタＰ５４１のソースは、データ入力線ＤＩＮに接続されている。トランジスタＰ５４１のゲートはストア線ＳＴ＜４＞に接続されている。

トランジスタＮ５０１及びＮ５０２のゲートは、いずれもリファレンス線ＲＥＦに接続されている。トランジスタＮ５０１のドレインは、センスアンプＳＡに接続されている。トランジスタＮ５０１のソースは、トランジスタＮ５０２のドレインに接続されている。トランジスタＮ５０２のソースは、接地端に接続されている。

本変形例の半導体不揮発記憶回路であれば、変形前の第４実施形態（図１２）と同様、メモリセルＣＥＬへのデータ書き込みに際して、意図しないトランジスタに微小な電流が流れる現象（ディスターブ）を解消し、メモリセルＣＥＬの信頼性を向上させることが可能となる上、４つのトランジスタＮ５１１、Ｎ５２１、Ｎ５３１、及び、Ｎ５４１によって、単一のトランジスタＮ５０１を共有することにより、トランジスタの個数を削減して回路規模を縮小することが可能となる。

なお、トランジスタＮ５０２については、必ずしも必須の構成要素ではないが、トランジスタＮ５１１、Ｎ５２１、Ｎ５３１、及び、Ｎ５４１に対して、それぞれ、トランジスタＮ５１２、Ｎ５２２、Ｎ５３２、及び、Ｎ５４２が接続されていることを鑑みれば、トランジスタ５０１に対してもトランジスタＮ５０２を接続し、両者のペア性を高めておくことが望ましい。

（その他の変形例）
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明に係る半導体不揮発記憶回路は、ＣＭＯＳプロセス型プロセスで形成される半導体装置全般に広く適用することが可能な技術である。

ＣＥＬ、ＣＥＬ＜＃＞ メモリセル （「＃」は数字、以下同様）
Ｎ＊ ＮＭＯＳＦＥＴ （「＊」は数字またはアルファベット、以下同様）
Ａ＊、Ｂ＊、Ｃ＊、Ｄ＊、Ｅ＊、Ｆ＊、Ｇ＊、Ｈ＊ ＮＭＯＳＦＥＴ
Ｐ＊ ＰＭＯＳＦＥＴ
ＷＬ、ＷＬ＜＃＞ ワード線
ＳＲＣ＜＃＞ ソース線
ＢＩＴ、ＢＩＴ＜＃＞ ビット線
ＢＩＴバー、ＢＩＴバー＜＃＞ 反転ビット線
ＴＥＳＴ＿Ｌ、ＴＥＳＴ＿Ｌ＜＃＞ Ｌ側テスト線
ＴＥＳＴ＿Ｒ、ＴＥＳＴ＿Ｒ＜＃＞ Ｒ型テスト線
ＲＥＦ リファレンス線
ＲＥ、ＲＥ＜＃＞ リードイネーブル線
ＳＴ、ＳＴ＜＃＞ ストア線
ＤＩＮ データ入力線
ＤＩＮバー 反転データ入力線
ＳＡ、ＳＡ＜＃＞ センスアンプ

Claims (7)

1. メモリセルを形成する一対の第１トランジスタ及び第２トランジスタと；
   前記第１トランジスタに流れる第１オン電流と前記第２トランジスタに流れる第２オン電流との高低関係に応じた論理レベルの出力信号を生成するセンスアンプと；
   前記第１オン電流にオフセットを与えるか否か、及び、前記第２オン電流にオフセットを与えるか否かを個別に制御するテスト回路と；
   を有することを特徴とする半導体不揮発記憶回路。
2. 前記テスト回路は、前記オフセットとして選択可能な複数の候補値を有することを特徴とする請求項１に記載の半導体不揮発記憶回路。
3. 前記メモリセルへのデータ書込時には、前記第１トランジスタと前記第２トランジスタの一方のみが動作され、当該一方のオン抵抗値に経時劣化が誘起されることを特徴とする請求項１または請求項２に記載の半導体不揮発記憶回路。
4. 前記メモリセルは、前記第１オン電流が前記第２オン電流よりも低い状態を第１論理のデータが記憶されている状態とし、前記第２オン電流が前記第１オン電流よりも低い状態を第２論理のデータが記憶されている状態とすることを特徴とする請求項１〜請求項３のいずれかに記載の半導体不揮発記憶回路。
5. 複数ビットのデータを格納するメモリセルアレイとして、前記メモリセルを複数有することを特徴とする請求項１〜請求項４のいずれかに記載の半導体不揮発記憶回路。
6. 前記第１トランジスタは、複数の前記第２トランジスタによって共有されていることを特徴とする請求項５に記載の半導体不揮発記憶回路。
7. 請求項１〜請求項６のいずれかに記載の半導体不揮発記憶回路を試験対象とし、
   前記第１オン電流及び前記第２オン電流のいずれにもオフセットを与えない状態で生成される前記出力信号の論理レベルを判定するステップと；
   前記第１オン電流と前記第２オン電流の一方に前記オフセットを与えた状態で生成される前記出力信号の論理レベルを判定するステップと；
   前記２つのステップで各々判定された前記出力信号の論理レベルに変化が生じたか否かを判定するステップと；
   を有することを特徴とする試験方法。

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