JP4329658B2 - センスアンプ回路 - Google Patents

Description

本発明は、センサ回路の出力補正に用いるＥＰＲＯＭの読み出し信号を増幅するセンスアンプ回路に関する。

センサの出力や感度を補正するために用いるＥＰＲＯＭを備えた構成のセンサ回路がある。この構成においては、ＥＰＲＯＭの読み出し信号を増幅するセンスアンプ回路が設けられている。ＥＰＲＯＭを読み出すときにセンスアンプ回路に流れる電流（消費電流）の大きさは、ＥＰＲＯＭが書き込み状態「１」である場合と、ＥＰＲＯＭが非書き込み状態「０」である場合とで異なる。このため、ＥＰＲＯＭの状態が書き込み状態「１」であるか、非書き込み状態「０」であるかによって、センスアンプ回路の消費電流が変化する。

ただし、ＥＰＲＯＭの１個のセルに対して１個のセンスアンプ回路を設けるように構成した場合には、定常的な消費電流の違いが生じることはない。しかし、ＥＰＲＯＭの１個のセルに対して１個のセンスアンプ回路を設けると、全体の回路構成が大きくなってしまい、特に、ワンチップ化したときには、チップ面積が大きくなってしまうという問題点が発生する。

回路構成を小さくするための構成として、ＥＰＲＯＭの複数個のセルに対して１個のセンスアンプ回路を設けると共に、発振回路を用いて時分割で読み出すという構成が容易に考えられる。しかし、このように構成すると、複数個のＥＰＲＯＭの状態は、書き込み状態「１」であるものと、非書き込み状態「０」であるものが混在する状態となることから、センスアンプ回路の消費電流は時系列的に変動するようになる。そして、消費電流が時系列的に変動すると、これがノイズとなってセンサ出力信号に重畳してしまうという問題点が発生する。

そこで、本発明の目的は、ＥＰＲＯＭのセンスアンプ回路の消費電流の変動に起因するノイズの発生を防止することができるセンスアンプ回路を提供するにある。

本発明のセンスアンプ回路は、センサ回路の出力補正に用いるＥＰＲＯＭの読み出し信号を増幅するものにおいて、前記ＥＰＲＯＭの各セルのソースを接地すると共に、前記各セルのドレインをビット線に接続し、前記ビット線と直流定電圧端子との間に接続されたトランジスタと、出力端子が前記トランジスタのゲートに接続され、一方の入力端子がＥｎ端子に接続され、他方の入力端子が前記トランジスタの前記ビット線に接続される側の端子に接続されたＮＯＲ回路とを備え、書き込み状態「１」のＥＰＲＯＭを読み出すときに前記ＮＯＲ回路に流れる電流を第１の消費電流とすると共に、未書き込み状態「０」のＥＰＲＯＭを読み出すときに前記トランジスタに流れる電流を第２の消費電流とし、前記ＮＯＲ回路を構成する４つのトランジスタのうちの前記第１の消費電流が流れるトランジスタのサイズを、前記第１の消費電流が前記第２の消費電流にほぼ等しくなるようなサイズに設定したところに特徴を有する。この構成によれば、ＥＰＲＯＭの複数個のセルに対して１個のセンスアンプ回路を設けると共に、発振回路を用いて時分割で読み出すように構成しても、書き込み状態「１」のＥＰＲＯＭを読み出すときに流れる第１の消費電流と、未書き込み状態「０」のＥＰＲＯＭを読み出すときに流れる第２の消費電流とがほぼ等しいので、センスアンプ回路の消費電流は時系列的に変動することがない。従って、センスアンプ回路の消費電流の変動に起因するノイズの発生を防止することができる。

以下、本発明の一実施例について、図面を参照しながら説明する。図３は、センサ回路及びその周辺回路構成を示すブロック図である。この図３に示すように、センサ回路１から出力されるセンサ出力２は、ＥＰＲＯＭ３に記憶されている補正データによって補正されるように構成されている。ＥＰＲＯＭ３の読み出し信号は、センスアンプ回路４により増幅されるように構成されている。

そして、ＥＰＲＯＭ３は、複数個のセルを有しており、これら複数個のセルに対して１個のセンスアンプ回路４を設けると共に、発振回路５を用いて時分割で読み出す構成となっている。尚、ＥＰＲＯＭ３の複数個のセルを発振回路５を用いて時分割で読み出すための構成（及び読み出し制御）としては、従来周知の構成（及び読み出し制御）を適宜用いれば良い。

また、本実施例においては、センサ回路１とＥＰＲＯＭ３とセンスアンプ回路４を、１つの半導体チップで構成している。更に、発振回路５も１チップ化することも好ましい構成である。尚、センサ回路１と、ＥＰＲＯＭ３と、センスアンプ回路４を、複数の半導体チップで構成しても良い。
さて、図１は、ＥＰＲＯＭ３と、電流駆動型のセンスアンプ回路４を示す電気回路図である。この図１に示すように、ＥＰＲＯＭ３は、複数のセル（ＥＰＲＯＭ素子）３−１、３−２、・・・を備えている（図１には、２個のみ図示）。

ＥＰＲＯＭ３の各セル３−１、３−２、・・・のゲートには、ワード線６−１、６−２、・・・が接続されている。各セル３−１、３−２、・・・のソースは、接地されている。各セル３−１、３−２、・・・のドレインは、ビット線７に接続されており、このビット線７と直流定電圧端子８との間には、センスアンプ回路４のＮＭＯＳトランジスタ９、１０及びＰＭＯＳトランジスタ１１が直列に接続されている。

ＮＭＯＳトランジスタ９のゲートには、読み込みを行うためのＲＥＡＤ端子が接続されている。ＮＭＯＳトランジスタ１０のゲートには、ＮＯＲ回路１２の出力端子１２ａが接続されている。このＮＯＲ回路１２の一方の入力端子１２ｂは、Ｅｎ端子に接続され、他方の入力端子１２ｃは、ＮＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０の中間接続点Ａに接続されている。ＰＭＯＳトランジスタ１１のゲートは接地されている。

そして、ＮＭＯＳトランジスタ１０とＰＭＯＳトランジスタ１１の中間接続点には、ＮＯＴ回路１３、１４が直列に接続されており、ＮＯＴ回路１４の出力端子がセンスアンプ回路４の出力端子となっている。
また、ＥＰＲＯＭ３の各セル３−１、３−２、・・・のドレイン（ビット線７）には、ＮＭＯＳトランジスタ１５のソースが接続されており、このＮＭＯＳトランジスタ１５のドレインは、ＥＰＲＯＭ３書き込み用の直流定電圧端子１６に接続されている。上記ＮＭＯＳトランジスタ１５のゲートには、書き込みを行うためのＷＲＩＴＥ端子が接続されている。

そして、上記ＮＯＲ回路１２は、４個のトランジスタ、具体的には、図２に示すように、ＰＭＯＳトランジスタ１７、ＰＭＯＳトランジスタ１８、ＮＭＯＳトランジスタ１９、ＮＭＯＳトランジスタ２０を図示するように接続して構成されている。この場合、ＰＭＯＳトランジスタ１８のゲートとＮＭＯＳトランジスタ２０のゲートを接続した共通接続点が、ＮＯＲ回路１２の一方の入力端子１２ｂとなっている。

また、ＰＭＯＳトランジスタ１７のゲートとＮＭＯＳトランジスタ１９のゲートを接続した共通接続点が、ＮＯＲ回路１２の他方の入力端子１２ｃとなっている。更に、ＰＭＯＳトランジスタ１８のドレインと、ＮＭＯＳトランジスタ１９のドレインと、ＮＭＯＳトランジスタ２０のドレインとを接続した共通接続点が、ＮＯＲ回路１２の出力端子１２ａとなっている。

さて、上記構成のセンスアンプ回路４において、ＥＰＲＯＭ３のセル３−１に書き込みを行っていない状態（即ち、未書き込み状態「０」）で、ＥＰＲＯＭ３のセル３−１を読み出すときには、電流（即ち、第２の消費電流）が、図１において、破線で示すような電流経路で流れる。これに対して、ＥＰＲＯＭ３のセル３−１に書き込みを行った状態（即ち、書き込み状態「１」）では、ＥＰＲＯＭ３のセル３−１のＶｔが上昇しているため、該セル３−１はオフしており、上記破線で示す電流経路では、電流は流れない。

この場合、書き込み状態「１」のときには、図１中のＡ点の電位が上昇する。その結果、書き込み状態「１」のＥＰＲＯＭ３のセル３−１を読み出すときには、ＮＯＲ回路１２において、貫通電流（即ち、第１の消費電流）が流れ始める。この貫通電流は、図２において、１点鎖線で示すように、ＮＭＯＳトランジスタ１９を通る電流経路で流れる。つまり、ＥＰＲＯＭ３のセル３−１を読み出す場合、センスアンプ回路４に流れる電流（消費電流）の経路は、書き込み状態「１」であるか、未書き込み状態「０」であるかによって、全く異なる。

ここで、本実施例においては、書き込み状態「１」のＥＰＲＯＭ３のセル３−１を読み出すときにセンスアンプ回路４に流れる第１の消費電流（図２において１点鎖線で示す電流）の電流値と、未書き込み状態「０」のＥＰＲＯＭ３のセル３−１を読み出すときにセンスアンプ回路４に流れる第２の消費電流（図１において破線で示す電流）の電流値とがほぼ等しくなるように構成している。

これら２つの消費電流の大きさを等しく構成するに当たっては、例えば次に述べるようにして、その構成を実現している。
まず、ＥＰＲＯＭ３のセル３−１の未書き込み状態での消費電流の大きさは、セル３−１、ＮＭＯＳトランジスタ９、１０及びＰＭＯＳトランジスタ１１の各サイズによって決まるが、これらはプロセスによって変化するので、計算（シミュレーション等）だけで求めることはできない。そこで、実際に半導体チップを試作し、上記未書き込み状態での消費電流の大きさを測定する。

この後、上記測定した消費電流の大きさと同じ電流値となるように、ＮＯＲ回路１２のＮＭＯＳトランジスタ１９のサイズを設定する。このサイズ設定処理は、シミュレーションプログラムを実行することにより、ほぼ正確に設定することができる。この結果、第１の消費電流（図２において１点鎖線で示す電流）の大きさと、第２の消費電流（図１において破線で示す電流）の大きさがほぼ等しくなる。

そして、上記２つの消費電流が等しくなると、図４に示すように、センスアンプ回路４の消費電流の大きさが、ＥＰＲＯＭ３の各セルの状態が書き込み状態「１」、未書き込み状態「０」に関係なく、ほぼ一定になる（安定する）。つまり、ＥＰＲＯＭ３の複数個のセル３−１、３−２、・・・に対して１個のセンスアンプ回路４を設けると共に、発振回路５を用いて時分割で読み出すように構成しても、センスアンプ回路４の消費電流は時系列的に変動することがなくなることから、センスアンプ回路４の消費電流の変動に起因するノイズの発生を防止することができる。

ところで、従来構成においては、ＥＰＲＯＭの状態が書き込み状態「１」であるか、非書き込み状態「０」であるかによって、センスアンプ回路の消費電流が変化する。このため、ＥＰＲＯＭの複数個のセルに対して１個のセンスアンプ回路を設けると共に、発振回路を用いて時分割で読み出すように構成すると、図５に示すように、ＥＰＲＯＭの複数個のセルの状態は、書き込み状態「１」であるものと、非書き込み状態「０」であるものが混在する状態となることから、センスアンプ回路の消費電流は時系列的に変動するようになる。そして、消費電流が時系列的に変動すると、これがノイズとなってセンサ出力信号に重畳してしまうのである。

本発明の一実施例を示すものであり、ＥＰＲＯＭ及びセンスアンプ回路の電気回路図 ＮＯＲ回路の電気回路図 ブロック図 タイムチャート 従来構成を示す図４相当図

符号の説明

図面中、１はセンサ回路、３はＥＰＲＯＭ、４はセンスアンプ回路、５は発振回路、９、１０はＮＭＯＳトランジスタ、１１はＰＭＯＳトランジスタ、１２はＮＯＲ回路、１５はＮＭＯＳトランジスタ、１７はＰＭＯＳトランジス、１８はＰＭＯＳトランジスタ、１９はＮＭＯＳトランジスタ、２０はＮＭＯＳトランジスタを示す。

Claims (1)

1. センサ回路の出力補正に用いるＥＰＲＯＭの読み出し信号を増幅するセンスアンプ回路において、
   前記ＥＰＲＯＭの各セルのソースを接地すると共に、前記各セルのドレインをビット線に接続し、
   前記ビット線と直流定電圧端子との間に接続されたトランジスタと、
   出力端子が前記トランジスタのゲートに接続され、一方の入力端子がＥｎ端子に接続され、他方の入力端子が前記トランジスタの前記ビット線に接続される側の端子に接続されたＮＯＲ回路とを備え、
   書き込み状態「１」のＥＰＲＯＭを読み出すときに前記ＮＯＲ回路に流れる電流を第１の消費電流とすると共に、
   未書き込み状態「０」のＥＰＲＯＭを読み出すときに前記トランジスタに流れる電流を第２の消費電流とし、
   前記ＮＯＲ回路を構成する４つのトランジスタのうちの前記第１の消費電流が流れるトランジスタのサイズを、前記第１の消費電流が前記第２の消費電流にほぼ等しくなるようなサイズに設定したことを特徴とするセンスアンプ回路。

Images