KR0172767B1 - 센스 증폭기의 센스 인에이블 신호 발생 회로 - Google Patents

Abstract

본 발명은 마스크롬(MASK ROM)에 있어서, 센싱 마진(Sensing Margin)을 개선하여 센스 증폭기의 오동작을 방지하기 위한 센스 증폭기의 센스 인에이블 신호 발생 회로에 관한 것으로, 워드 라인을 액티브 상태로 하고 이퀄라이저 신호를 동작시킨후에 약간의 시간차이를 두고 센스 인에이블 신호를 발생시켜 비트 라인의 선택된 셀이 센스 증폭 동작을 할 때까지 동작 상태에 있게 하므로써 센싱 마진을 개선하기 위한 것이다.

따라서, 본 발명에 의한 센스 증폭기의 센스 인에이블 신호 발생 회로는 센스 증폭기의 동작을 안정화하여 정확한 데이터를 출력할 수 있는 효과가 있다.

Description

센스 증폭기의 센스 인에이블 신호 발생 회로

제1도는 일반적인 NAND 스트링을 갖는 마스크 롬의 구성도.

제2도 (a)는 제1도의 더미 셀 스트링의 구성도.

제2도 (b)는 제1도의 비트 셀 스트링의 구성도.

제3도는 종래의 크로스 커플드 센스 증폭기의 세부 구성도.

제4도는 센스 증폭기의 신호 파형도.

제5도는 종래의 센스 증폭기의 오동작 상태를 나타낸 신호 파형도.

제6도는 본 발명에 의한 센스증폭기의 센스 에이블 신호 발생 회로의 구성도.

제7도는 본 발명이 적용된 센스 증폭기의 신호 파형도.

제8도는 제6도의 구체적인 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

50,53,56 : 지연부 51,54,57 : 노아 게이트

58 : 낸드 게이트 52,55,59 : 인버터

본 발명은 마스크롬(MASK ROM)에 있어서, 센싱 마진(Sensing Margin)을 개선하여 센스 증폭기의 오동작을 방지하기 위한 센스 증폭기의 센스 인에이블 신호 발생 회로에 관한 것이다.

제1도는 일반적인 NAND 스트링을 갖는 마스크 롬의 구성도이고, 제2도(a)는 제1도의 더미 셀 스트링의 구성도이고, 제2도(b)는 제1도의 비트 셀 스트링의 구성도이고, 제3도는 종래의 크로스 커플드 센스 증폭기의 세부 구성도이고, 제4도는 센스 증폭기의 신호 파형도이고, 제5도는 종래의 센스 증폭기의 오동작 상태를 나타낸 신호 파형도이다.

일반적인 NAND 스트링을 갖는 마스크 롬의 센스 증폭기는 마스크 롬에서 셀에 저장된 데이터를 읽기 위해 제1도에 도시한 바와 같이 메모리 셀(1), Y-디코더(2), 및 센스 증폭기(3)로 구성된다.

여기서 메모리 셀(1)은 제2도(a)에서 도시한 바와 같이 32낸드 셀스트링으로 이루어지고 일정 전압을 갖는 더미 셀 스트링(11)과 제2도(b)에 도시한 바와 같이 16낸드 스트링으로 이루어지고 셀의 종류에 따라 선택적으로 읽을 수 있는 비트 셀 스트링(12)으로 구성된다.

이와 같이 구성되는 일반적인 마스크 롬의 동작을 제3도, 제4도, 및 제5도를 참조하여 설명하면 다음과 같다.

일반적으로 셀에 저장된 데이터를 읽기위해 더미 라인과 비트 라인의 전압 차이를 센스 증폭기에서 감지하게 된다.

센스 증폭기(3)를 동작시키기 위해서는 기준되는 전압이 필요하게 되고 이를 기준으로 셀의 데이터 값을 하이 레벨 또는 로우 레벨로 읽게 된다.

이를 위해 더미 라인은 항상 턴온되어 일정한 전류가 흐르고 이에 따라 더미 라인이 일정한 전압을 가지게 되어 센스 증폭기(3)의 입력으로 사용되고, 비트 라인은 선택된 셀의 워드 라인이 로우 액티브로 로우 레벨을 갖게 되고 나머지 워드 라인이 하이 레벨을 갖게 된다.

즉, 제1도에서 메모리 셀(1)의 32낸드 스트링 셀(11)로부터 Y-디코더(2)를 통과한 전압이 센스 증폭기(3)의 n채널 MOSFET(N88)을 통해 센스 증폭기(32)의 입력단으로 입력되는데, 이 전압이 기준 전압으로 사용된다.

또한, 메모리 셀(1)의 16낸드 스트링 셀(12)에서 SL0, SL1 중에서 하나가 하이 레벨이 되고 나머지가 로우 레벨이 되어 스트링 중 좌우를 선택하게 되고 WL0, 내지 WL15중에서 선택된 하나의 워드 라인이 로우 레벨이 되고 선택되지 않은 워드 라인이 하이 레벨이 되어 셀의 특성에 따라 Vss까지의 경로가 온/오프(ON/OFF)되게 한다.

그런데, 제2도에 도시한 바와 같이 메모리 셀(1)의 더미 셀 스트링(11)과 비트 셀 스트링(12)을 구성하는 MOSFET 중에서 일부의 MOSFET(N57, N58, N65, N72, N73, N83)가 디플리션 트랜지스터이다.

이와 같이 셀이 디플리션(Depletion) 트랜지스터인 경우에는 더미 라인보다 낮은 전압을 갖게 되어 센스 증폭기의 센싱 출력이 로우 레벨이 되고, 셀이 인헨스먼트(Enhancement) 트랜지스터의 경우에는 더미 라인보다 높은 전압을 갖게되어 센스 증폭기의 센싱 출력이 하이 레벨이 된다.

종래의 크로스 커플드 센스 증폭기는 제3도에 도시한 바와 같이 구성되어 더미 라인과 비트 라인이 전압 차이에 따라 센싱하기 위해 더미 라인과 비트 라인에 일정 전압을 인가하고 제4도에 도시한 바와 같이 같은 전압을 유지하기 위해 이퀄라이져 신호(EQ)를 사용한다.

그후에 센스 인에이블 신호(SE)를 발생시켜 센싱동작을 하게 된다.

이때 비트 라인과 더미 라인의 부하가 큰 경우에는 제5도에 도시한 바와 같이 이퀄라이저 신호(EQ)에 의해 충분히 이퀄라이저되지 않은 상태에서 센스 인에이블 신호(SE)를 발생시켜 오동작을 하게 된다.

즉, 제3도의 종래의 크로스 커플드 센스 증폭기를 사용하는 경우 이퀄라이저 신호(EQ)에 의해서 비트 라인과 데이터 라인이 프리차지되고 센스 인에이블 신호(SE)에 의해서 셀 데이터를 센싱하게 되는데, 이때 이퀄라이져 신호(EQ)에 의해 충분히 이퀄라이제이션되지 않았을 경우 센스 증폭기의 오동작이 유발되게 된다.

다시말해서, 센스 증폭기가 비트 라인의 부하가 크고 충분한 이퀄라이징이 되지 않은 오동작 상태에서 동작하여 정확한 데이터를 얻을 수 없는 문제점이 있었다.

상기 문제점을 개선하기 위한 본 발명은 마스크 롬에 있어서, 워드라인을 액티브 상태로 하고 이퀄라이저 신호를 동작시킨후에 약간의 시간 차이를 두고 센스 인에이블 신호를 발생시켜 비트 라인의 선택된 셀이 센스 증폭 동작을 할 때까지 동작 상태에 있게 하므로써 센싱마진을 개선하기 위한 센스 증폭기의 센스 인에이블 신호 발생 회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명에 의한 센스 증폭기의 센스 인에이블 신호 발생 회로는 더미 라인과 비트 라인을 포함하여 구성되는 센스 증폭기에 있어서, 상기 더미 라인과 비트 라인을 같은 전압으로 유지시키기 위한 이퀄라이저 신호를 지연시키는 제1지연부, 상기 제1지연부의 출력과 상기 이퀄라이저 신호를 부정 논리합하는 제1노아게이트, 상기 노아 게이트의 출력을 반전시켜 지연시키는 제2지연부, 상기 제2지연부의 출력과 상기 이퀄라이저 신호를 부정 논리합하는 제2노아 게이트, 상기 제2노아게이트의 출력을 반전시키는 제1인버터, 상기 이퀄라이저 신호를 지연시키는 제3지연부, 상기 제3지연부의 출력과 상기 이퀄라이저 신호를 부정 논리합하는 제3노아게이트, 상기 제1인버터의 출력과 상기 제3노아 게이트의 출력을 부정논리곱하는 낸드 게이트, 및 상기 낸드 게이트의 출력을 반전시켜 센스 인에이블 신호로 출력하는 제2인버터를 포함하여 구성되는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제6도는 본 발명에 의한 센스 증폭기의 센스 인에이블 신호 발생회로의 구성도이고, 제7도는 본 발명이 적용된 센스 증폭기의 신호 파형도이고 제8도는 제6도의 구체적인 신호 파형도이다.

본 발명에 의한 센스 증폭기의 센스 인에이블 신호 발생 회로는 제6도에 도시한 바와 같이 지연부(50, 53, 56), 노아 게이트(51, 54, 57), 낸드 게이트(58), 및 인버터(52, 55, 59)로 구성된다.

지연부(50)는 더미 라인과 비트 라인을 같은 전압으로 유지시키기 위한 이퀄라이저 신호(EQ)를 지연시키고, 노아 게이트(51)는 지연부(50)의 출력과 이퀄라이저 신호(EQ)를 부정 논리합한다.

인버터(52)는 노아 게이트(51)의 출력을 반전시키고, 지연부(53)는 반전된 노아 게이트(51)의 출력, 즉 인버터(52)의 출력을 지연시킨다.

노아 게이트(54)는 지연부(53)의 출력과 이퀄라이저 신호(EQ)를 부정 논리합하고, 인버터(55)는 노아 게이트(54)의 출력을 반전시킨다.

지연부(56)는 이퀄라이저 신호(EQ)를 지연시키고, 노아 게이트(57)는 지연부(56)의 출력과 이퀄라이저 신호(EQ)를 부정 논리합한다.

낸드 게이트(58)는 인버터(55)의 출력과 노아 게이트(57)의 출력을 부정 논리곱하고 인버터(59)는 낸드 게이트(58)의 출력을 반전시켜 센스 인에이블 신호(SE)로 출력한다.

이때, 지연부(53), 노아 게이트(54), 및 인버터(55)는 경우에 따라 반복되어 구성될 수 있다.

이와 같이 구성되는 본 발명에 의한 센스 증폭기의 센스 인에이블 신호 발생 회로의 동작을 설명한다.

제7도에 도시한 바와 같이 이퀄라이저 신호(EQ)의 펄스가 발생한 후 일정한 시간(Td) 동안 셀이 동작하여 제8도에 도시한 바와 같이 센스 인에이블 신호(SE)가 동작할때에는 정상적인 데이터를 출력하도록 한다.

즉, 이퀄라이저 신호(EQ)가 지연부(50)를 통해 지연된후 노아 게이트(51)에서 부정 논리합하고 다시 인버터(52)에서 반전된다. 인버터(52)의 출력은 지연부(53)에서 지연되어 입력되는 이퀄라이저 신호(EQ)와 노아 게이트(54)에서 부정 논리합하고 인버터(55)에서 반전된다.

또한, 입력되는 이퀄라이저 신호(EQ)는 지연부(56)에서 지연된 후 노아 게이트(57)에서 부정 논리합된다. 노아 게이트(57)의 출력은 낸드 게이트(58)에서 부정 논리곱된 후 인버터(59)를 통해 센스 인에이블 신호(SE)로 출력된다.

따라서 센스 인에이블 신호(SE)는 제8도에 도시한 바와 같이 이퀄라이저 신호(EQ)가 동작된후에 약간의 시간 차이를 두고 발생되어 제7도에 도시한 바와 같이 라인의 선택된 셀이 센스 증폭 동작을 할 때까지 동작 상태에 있게 된다.

즉, 센스 증폭 동작은 이퀄라이저 신호(EQ)와 워드 라인(Word Line)의 동작이 안정화되는 것과 관계가 있으므로 제6도에 도시한 바와 같은 타이밍을 적용할 경우 제2도의 셀이 워드 라인에 의해서 안정화되고 센스 인에이블 신호(SE)가 동작하는 시점에서 정상적인 동작을 할 수 있다.

이때 지연되는 시간은 조정을 통해 변화시킬 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 센스 증폭기의 센스 인에이블 신호 발생 회로는 센스 증폭기의 동작을 안정화하여 정확한 데이터를 출력할 수 있는 효과가 있다.

Claims (2)

1. 더미 라인과 비트 라인을 포함하여 구성되는 센스 증폭기에 있어서, 상기 더미 라인과 비트 라인을 같은 전압으로 유지시키기 위한 이퀄라이저 신호(EQ)를 지연시키는 제1지연부, 상기 제1지연부의 출력과 상기 이퀄라이저 신호(EQ)를 입력하는 제1논리부, 상기 노아 게이트의 출력을 반전시켜 지연시키는 제2지연부, 상기 제2지연부의 출력과 상기 이퀄라이저 신호(EQ)를 부정 논리합하는 제2논리부, 상기 이퀄라이저 신호(EQ)를 지연시키는 제3지연부, 상기 제3지연부의 출력과 상기 이퀄라이저 신호(EQ) 입력하는 제3논리부 및, 상기 제2논리부의 출력과 상기 제3논리부의 출력을 입력하여 센스 인에이블 신호(SE)로 출력하는 제4논리부를 포함하여 구성되는 것을 특징으로 하는 센스 증폭기의 센스 인에이블 신호 발생 회로.
2. 제1항에 있어서, 상기 제2지연부, 제2논리부는 반복 구성되는 것을 특징으로 하는 센스 증폭기의 센스 인에이블 신호 발생 회로.