KR100304400B1 - 데이터판독회로 - Google Patents

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KR100304400B1
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교이치 시오타
데루노리 구보
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명에 따르면, 경년 변화에 의해 소자의 특성이 변화한 경우에도, 적절한 기준 전압하에서 데이터의 판독을 실행할 수 있는 데이터 판독 회로를 얻을 수 있다.
샘플 메모리 셀(10a)을 선택하면, 부유 게이트에 전자가 주입되어 있지 않은 메모리 트랜지스터(26a)는 온 상태로 된다. 이 때, 센스 앰프(18)의 입력 단자(22)에는 전압 V22가 입력되고, 제어 회로(13)는 전압 V22를 검출하여 디지털 신호로서 기억한다. 한편, 샘플 메모리 셀(10b)을 선택하더라도 부유 게이트에 전자가 주입되어 있는 메모리 트랜지스터(26b)는 온 상태로 되지 않는다. 따라서, 입력 단자(22)에는 전압 V11이 그대로 입력되게 된다. 제어 회로(13)는 전압 V11을 검출하여 디지털 신호로서 기억한다. 제어 회로(13)는, 기억한 2개의 디지털 신호에 근거하여 기준 전압 VREF를 설정하고, 기준 전압 발생 회로(14)는 이것을 발생시킨다.

Description

데이터 판독 회로{DATA READ CIRCUIT}
본 발명은 반도체 집적 회로의 메모리에 기억된 데이터를 판독하는 데이터 판독 회로에 관한 것으로, 특히 센스 앰프에 입력되는 기준 전압의 설정 방법에 관한 것이다.
도 5는 일반적인 메모리의 구성을 도시한 개략도이다. 참조 부호 (101)은 메모리(100)의 외부(예를 들면, CPU 등)로부터 송신되어 오는 어드레스 데이터를 메모리(100)에 전달하기 위한 어드레스 버스이다. 참조 부호 (102)는 어드레스 버스(101)로부터 송신된 어드레스 데이터를 워드 디코더(104) 및 비트 디코더(105)로 분배하기 위한 어드레스 버퍼이다. 참조 부호 (103)은 「1」 또는 「0」의 데이터를 기억하는 복수의 데이터 메모리 셀(도시하지 않음)이 행렬 형상으로 배치된 메모리 셀 어레이이다. 메모리 셀 어레이(103)를 구성하는 각 데이터 메모리 셀에는 워드선(106) 및 비트선(107)이 각각 접속되어 있다. 참조 부호 (104)는 복수의 워드선(106) 중에서, 어드레스 데이터에 의해 지정된 소망하는 워드선을 선택하기 위한 워드 디코더이다. 참조 부호 (105)는 복수의 비트선(107) 중에서, 어드레스 데이터에 의해 지정된 소망하는 비트선을 선택하기 위한 비트 디코더이다. 참조 부호 (108)은 워드 디코더(104) 및 비트 디코더(105)에 의해 각각 선택된 워드선(106) 및 비트선(107)의 교점에 존재하는 데이터 메모리 셀에 기억되어 있는 데이터를 검출하여 증폭하기 위한 센스 앰프부이다. 참조 부호 (109)는 센스 앰프부(108)로부터 출력된 데이터를 메모리(100)의 외부(예를 들면, CPU 등)로 전달하기 위한 데이터 버스이다.
도 6은 종래의 데이터 판독 회로의 구성을 나타내는 블럭도이다. 도 6에서는, 도 5에 도시한 메모리(100) 중 1 비트분의 데이터 판독 회로를 발췌하여 도시하였다. 참조 부호 (110)은 메모리 셀로서, 도 5에 도시한 메모리 셀 어레이(103)를 구성하는 복수의 데이터 메모리 셀 중 하나에 상당하는 것이다. 메모리 셀(110)은 부유 게이트를 갖는 메모리 트랜지스터(111)로 이루어지며, EPROM(Electrically Programmable Read Only Memory)을 구성하고 있다. 메모리 트랜지스터(111)의 게이트(G)는 워드선(106a)에, 드레인(D)은 비트선(107a)에, 소스(S)는 접지에 각각 접속되어 있다. 여기서, 워드선(106a) 및 비트선(107a)은 도 5에 도시한 복수의 워드선(106) 및 비트선(107) 중 하나에 상당한다. 비트선(107a)는 선택기(105a)에 접속되어 있다. 이 선택기(105a)는, 도 5에 도시한 비트 디코더(105)의 일부분에 상당하며, 배선(113)과 비트선(107a)을 접속하는 것이다. 참조 부호 (112)는 풀업 회로로서, 배선(113) 및 선택기(105a)를 거쳐 비트선(107a)에 소정의 전압을 인가한다. 센스 앰프(108a)는 2개의 입력 단자(114, 115)를 갖고 있으며, 한쪽 입력 단자(114)에는 노드 ND1을 거쳐 배선(113)의 전압이입력된다.
참조 부호 (122)는 기준 전압 발생 회로로서, 주로 메모리 트랜지스터(116)와, 선택기(119)와, 풀업 회로(121)로 구성되어 있다. 메모리 트랜지스터(116)는 메모리 트랜지스터(111)와 마찬가지로 부유 게이트를 갖는 EPROM 셀에 의해 구성되어 있다. 메모리 트랜지스터(116)의 소스는 접지에, 드레인은 배선(118)에, 게이트는 배선(117)에 각각 접속되어 있다. 배선(118)은 선택기(119)에 접속되어 있고, 선택기(119)는 노드 ND2를 갖는 배선(120)을 거쳐 풀업 회로(121)에 접속되어 있다. 그리고, 센스 앰프(108a)의 입력 단자(115)에는 노드 ND2를 거쳐 배선(120)의 전압이 기준 전압 VREF로서 입력된다.
이하, 메모리 셀(110)에 기억되어 있는 데이터의 판독 동작에 대하여 설명한다. 우선, 워드선(106a)에 의해 메모리 트랜지스터(111)의 게이트에 전압을 인가한다. 그렇게 하면, 메모리 셀(110)의 기억 내용에 따라 메모리 트랜지스터(111)는 온 상태 또는 오프 상태로 되고, 그 결과 센스 앰프(108a)의 한쪽 입력 단자(114)에는 고저(高低) 2 종류의 전압 V1, V2가 입력되게 된다.
센스 앰프(108a)의 다른쪽 입력 단자(115)에는, 예를 들면 전압 V1, V2의 중간 전압을 기준 전압 VREF로서 입력한다. 이 때, 기준 전압 VREF의 전압값을 소망하는 값으로 설정하기 위해서, 풀업 회로(121), 선택기(119) 및 메모리 트랜지스터(116)를 적절히 선택한다.
센스 앰프(108a)는 입력 단자(114)에 입력되는 전압 V1또는 V2와 입력 단자(115)에 입력되는 기준 전압 VREF와의 대소를 비교하여, 그 비교 결과를 증폭해 출력한다.
그러나, 이러한 종래의 데이터 판독 회로에 있어서는, 기준 전압 VREF를 적절히 설정하기 위해서, 메모리 트랜지스터(111)나 풀업 회로(112)의 특성, 혹은 선택기(105a)의 부하에 따라서, 소망하는 전압을 인가하는 풀업 회로(121)를 선택하고, 소망하는 전압 강하를 발생시키는 메모리 트랜지스터(116) 및 선택기(119)를 선택해서, 기준 전압 발생 회로(122)를 구성하지 않으면 안되어, 그 선택에 있어서 번거롭다고 하는 문제가 있었다.
또한, 설령 적절한 소자를 선택하여 기준 전압 발생 회로(122)를 구성하였다고 하더라도, 경년 변화(aged deterioration)에 의해 소자의 특성 등이 변화한 경우에는 기준 전압 VREF도 변동하게 되고, 또한 그때마다 기준 전압 VREF를 재설정할 수가 없기 때문에, 제품의 수명이 단축된다고 하는 문제도 있었다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 소자의 특성 등이 변화한 경우에도 기준 전압을 용이하게 재설정할 수 있어, 적절한 기준 전압하에서 데이터의 판독을 실행할 수 있는 데이터 판독 회로를 얻는 것을 목적으로 한다.
도 1은 메모리의 구성예를 나타내는 개략도,
도 2는 본 발명의 실시예에 따른 데이터 판독 회로의 구성을 나타내는 블럭도,
도 3은 메모리의 다른 구성예를 나타내는 개략도,
도 4는 메모리의 다른 구성예를 나타내는 개략도,
도 5는 일반적인 메모리의 구성을 도시한 개략도,
도 6은 종래의 데이터 판독 회로의 구성을 나타내는 블럭도.
도면의 주요 부분에 대한 부호의 설명
1 : CPU 3 : 메모리 셀 어레이
4 : 워드 디코더 5 : 비트 디코더
6, 8 : 워드선 7, 9a, 9b : 비트선
10a, 10b, 27a, 27b, 29 : 샘플 메모리 셀
11 : 센스 앰프부 18 : 센스 앰프
13 : 제어 회로 14 : 기준 전압 발생 회로
16, 24 : 메모리 28 : 레지스터
30 : 데이터 기입 회로
본 발명의 제 1 특징에 따른 데이터 판독 회로는, 데이터 메모리 셀에 기억되는 2값 데이터가 하나의 데이터인지 다른 데이터인지에 따라 전압값이 높아지거나 낮아지는 제 1 전압을 기준 전압과 비교하여, 그 비교 결과에 근거해 데이터 메모리 셀이 기억하고 있는 데이터를 파악하는 데이터 판독 회로에 있어서, 하나의 데이터 및 다른 데이터를 각각 기억하는 샘플 메모리 셀과, 샘플 메모리 셀이 기억하고 있는 하나의 데이터에 대응하는 제 2 전압과 제 1 참조 전압(comparison voltage)을 비교하고, 샘플 메모리 셀이 기억하고 있는 다른 데이터에 대응하는 제 3 전압과 제 2 참조 전압을 비교하는 비교 수단과, 제 1 및 제 2 참조 전압을 각각 발생하는 전압 발생 수단을 구비하되, 기준 전압은 비교 수단에 의한 비교 결과에 근거하여 설정되는 것이다.
또한, 본 발명의 제 2 특징에 따른 데이터 판독 회로는, 제 1 특징의 데이터 판독 회로에 있어서, 제 1 전압과 기준 전압의 비교는 비교 수단에 의해 실행되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제 3 특징에 따른 데이터 판독 회로는, 제 1 특징의 데이터 판독 회로에 있어서, 샘플 메모리 셀은 복수의 데이터 메모리 셀이 행렬 형상으로 배치된 메모리 셀 어레이내에 마련되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 제 4 특징에 따른 데이터 판독 회로는, 제 3 특징의 데이터 판독 회로에 있어서, 데이터 판독 회로의 동작을 제어하는 제어부와, 제어부에 접속된 기억 수단을 더 구비하되, 샘플 메모리 셀은 메모리 셀 어레이내의 적어도 2개소에 마련되며, 기억 수단은 제 1 개소에 배치된 샘플 메모리 셀로부터 얻어지는 제 1 기준 전압과, 제 2 개소에 배치된 샘플 메모리 셀로부터 얻어지는 제 2 기준 전압을 기억하고, 제어부는 기억 수단에 기억된 제 1 및 제 2 기준 전압에 근거하여 기준 전압을 설정하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제 5 특징에 따른 데이터 판독 회로는, 제 3 특징의 데이터 판독 회로에 있어서, 샘플 메모리 셀에 대하여 하나의 데이터 및 다른 데이터를 순차적으로 기입하는 데이터 기입 수단을 더 구비하는 것을 특징으로 하는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
발명의 실시예
도 1은 메모리의 구성예를 나타내는 개략도이다. 참조 부호 (1)은 CPU이다. 참조 부호 (2)는 CPU(1)로부터 송신되어 오는 어드레스 데이터를 메모리(16)에 전달하기 위한 어드레스 버스이다. 참조 부호 (15)는 어드레스 버스(2)로부터 송신된 어드레스 데이터를 워드 디코더(4) 및 비트 디코더(5)로 배분하기 위한 어드레스 버퍼이다. 참조 부호 (3)은 「1」 또는 「O」의 데이터를 기억하는 복수의 데이터 메모리 셀(도시하지 않음)이 행렬 형상으로 배치된 메모리 셀 어레이이다. 메모리 셀 어레이(3)를 구성하는 각 데이터 메모리 셀은, 예를 들면 부유 게이트를 갖는 메모리 트랜지스터인 EPROM 셀에 의해 구성되어 있으며, 각 데이터 메모리 셀에는 워드선(6) 및 비트선(7)이 각각 접속되어 있다. 또한, 메모리 셀 어레이(3)에는, 데이터 「1」을 기억한 샘플 메모리 셀(10a)과, 데이터 「O」을 기억한 샘플 메모리 셀(10b)이 마련되어 있으며, 샘플 메모리 셀(10a)은 워드선(8) 및 비트선(9a)에, 샘플 메모리 셀(10b)은 워드선(8) 및 비트선(9b)에 각각 접속되어 있다. 참조 부호 (4)는 복수의 워드선(6, 8) 중에서 어드레스 데이터에 의해 지정된 소망하는 워드선을 선택하기 위한 워드 디코더이다. 참조 부호 (5)는 복수의 비트선(7, 9a, 9b) 중에서, 어드레스 데이터에 의해 지정된 소망하는 비트선을 선택하기 위한 비트 디코더이다. 참조 부호 (11)은 워드 디코더(4) 및 비트 디코더(5)에 의해 각각 선택된 워드선 및 비트선의 교점에 존재하는 메모리 셀에 기억되어 있는 데이터를 검출하여 증폭하기 위한 센스 앰프부이다. 참조 부호 (12)는 센스 앰프부(11)로부터 출력된 데이터를 CPU(1)에 전달하기 위한 데이터 버스이다. 참조 부호 (13)은 제어 회로, 참조 부호 (14)는 기준 전압 발생 회로이며, 이들에 대해서는 이하에 상술하기로 한다.
도 2는 본 발명의 실시예에 따른 데이터 판독 회로의 구성을 나타내는 블럭도이다. 샘플 메모리 셀(10a, 10b)은 각각 메모리 트랜지스터(26a, 26b)로 이루어지며, 메모리 트랜지스터(26a, 26b) 모두는 EPROM을 구성하고 있다. 메모리 트랜지스터(26a)의 부유 게이트에는 전자(電子)가 주입되어 있지 않아, 메모리 트랜지스터(26a)는 동작 임계값 전압이 낮은 상태로 되어 있다. 한편, 메모리 트랜지스터(26b)의 부유 게이트에는 전자가 주입되어 있어, 메모리 트랜지스터(26b)는 동작 임계값 전압이 높은 상태로 되어 있다. 메모리 트랜지스터(26a)의 게이트(G)는 워드선(8)에, 드레인(D)은 비트선(9a)에, 소스(S)는 접지에 각각 접속되어 있다. 또한, 메모리 트랜지스터(26b)의 게이트(G)는 워드선(8)에, 드레인(D)은 비트선(9b)에, 소스(S)는 접지에 각각 접속되어 있다. 비트선(9a, 9b)은 모두 선택기(17)에 접속되어 있다. 선택기(17)는 도 1에 도시한 비트 디코더(5)의 일부분에 상당하는 것이며, 배선(20)에 대하여 비트선(9a, 9b)중 한쪽을 선택하여 접속한다. 또한, 데이터 메모리 셀에 기억된 데이터를 판독하는 경우에는 비트 디코더(5)에 의해 전압 강하가 발생하지만, 샘플 메모리 셀(10a, 10b)과 센스 앰프(18) 사이에 선택기(17)를 마련함으로써, 비트 디코더(5)에 의해 발생하는 전압 강하와 마찬가지의 전압 강하를 선택기(17)에 의해 발생시킬 수 있다. 참조 부호 (19)는 풀업 회로로서, 배선(20)에 소정의 전압을 인가한다. 그리고, 이 전압은 선택기(17)를 거쳐 비트선(9a, 9b)에도 인가된다.
센스 앰프(18)(비교 수단)는 2개의 입력 단자(22, 23)를 갖고 있으며, 한쪽 입력 단자(22)에는 노드 ND1을 거쳐 배선(20)의 전압이 입력된다. 이 센스 앰프(18)는 도 1에 도시한 센스 앰프부(11)의 일부분에 상당하는 것이며, 그 동작은 제어 회로(13)로부터 제어 신호선(25)을 거쳐 입력되는 제어 신호에 의해 제어된다. 참조 부호 (14)는 제어 회로(13)로부터의 제어 신호에 근거하여, 소정의 참조 전압 V00, V01및 소정의 기준 전압 VREF를 발생시키기 위한 기준 전압 발생 회로(전압 발생 수단)로서, 예를 들어 디지털 신호를 아날로그 신호로 변환하는 D/A 변환기에 의해 구성되어 있다. 참조 부호 (21)은 단자 X에 대해 단자 Y 및 단자 Z 중 한쪽을 선택하여 접속하기 위한 스위치이다. 단자 Y가 선택되면, 센스앰프(18)와 제어 회로(13)가 접속되고, 단자 Z가 선택되면, 센스 앰프(18)와 데이터 버스(12)가 접속된다. 참조 부호 (24)는 CPU(1)에 접속된 메모리로서, CPU(1)가 기준 전압 VREF의 설정 동작을 실행하기 위한 프로그램이 기억되어 있다.
이하, 도 1을 참조하면서 도 2에 도시한 회로의 동작에 대하여 설명한다. 또한, 이하에 설명하는 동작은 CPU(1)가 메모리(24)에 기억된 프로그램에 근거하여 실행된다.
우선, 기준 전압 VREF를 설정한다. 이 때, 스위치(21)는 단자 X와 단자 Y를 접속하고 있다. 장치의 전원을 투입한 후, 비트 디코더(5)(선택기(17))에 의해 비트선(9a)을 선택함과 동시에, 워드 디코더(4)에 의해 워드선(8)을 선택한다. 이에 따라, 샘플 메모리 셀(10a)이 선택된다. 샘플 메모리 셀(10a)을 구성하는 메모리 트랜지스터(26a)의 부유 게이트에는 전자가 주입되어 있지 않아 동작 임계값 전압이 낮기 때문에, 워드선(8)에 의해 게이트 전압이 인가되면 메모리 트랜지스터(26a)는 온 상태로 된다. 이 때, 배선(20)에는 풀업 회로(19)에 의해 전압 V11이 인가되어 있고, 이 전압 V11은 선택기(17)를 거쳐 비트선(9a)에도 인가되어 있기 때문에, 메모리 트랜지스터(26a)가 온 상태로 됨에 따라 비트선(9a)에 전류가 흘러 선택기(17) 및 메모리 트랜지스터(26a)에 의한 전압 강하를 발생시킨다. 이에 따라, 센스 앰프(18)의 한쪽 입력 단자(22)에는 전압 V22가 입력된다.
이 전압 V22를 검출하기 위해서, 기준 전압 발생 회로(14)로부터 센스앰프(18)의 다른쪽 입력 단자(23)에 참조 전압 V00을 입력한다. 전압 V22의 전압값은 설계 단계에서 어느 정도 예상할 수 있기 때문에, 참조 전압 V00으로서는 예상되는 전압 V22에 대하여 소정의 마진을 가진 저(低)전압을 입력한 다음, 거기에서부터 서서히 참조 전압 V00의 전압값을 상승시켜 간다. 센스 앰프(18)는 2개의 입력 단자(22, 23)에 각각 입력되는 전압의 대소를 비교하는 기능을 갖기 때문에, 참조 전압 V00의 전압값을 상승시켜 가는 과정에서, 센스 앰프(18)에 의한 참조 전압 V00과 전압 V22의 비교 결과가 반전될 때의 전압으로서 전압 V22를 검출할 수 있다. 그리고, 제어 회로(13)는 검출한 전압 V22를 디지털값으로서 기억한다.
다음에, 비트 디코더(5)(선택기(17))에 의해 비트선(9b)을 선택함과 동시에, 워드 디코더(4)에 의해 워드선(8)을 선택한다. 이에 따라, 샘플 메모리 셀(10b)이 선택된다. 샘플 메모리 셀(10b)을 구성하는 메모리 트랜지스터(26b)의 부유 게이트에는 전자가 주입되어 있어 동작 임계값 전압이 높기 때문에, 워드선(8)에 의해서 게이트 전압을 인가하더라도 메모리 트랜지스터(26b)는 온 상태로 되지 않는다. 이 때, 풀업 회로(19)에 의해 배선(20)에 전압 V11이 인가되고, 이 전압 V11은 선택기(17)를 거쳐 비트선(9b)에도 인가되어 있지만, 메모리 트랜지스터(26b)가 온 상태로 되지 않기 때문에 비트선(9b)에 전류가 흐르지는 않는다. 따라서, 센스 앰프(18)의 한쪽 입력 단자(22)에는 전압 V11이 그대로 입력되게 된다.
이 전압 V11을 검출하기 위해서, 기준 전압 발생 회로(14)로부터 센스 앰프(18)의 다른쪽 입력 단자(23)에 참조 전압 V01을 입력한다. 전압 V11의 전압값은 설계 단계에서 어느 정도 예상할 수 있기 때문에, 참조 전압 V01로서는, 우선 예상되는 전압 V11에 대하여 소정의 마진을 가진 저전압을 입력한 다음, 거기에서부터 서서히 참조 전압 V01의 전압값을 상승시켜 간다. 이에 따라, 참조 전압 V01의 전압값을 상승시켜 가는 과정에서, 센스 앰프(18)에 의한 참조 전압 V01과 전압 V11의 비교 결과가 반전될 때의 전압으로서 전압 V11을 검출할 수 있다. 그리고, 제어 회로(13)는 검출한 전압 V11을 디지털값으로서 기억한다.
그 후, 제어 회로(13)는, 기억한 2개의 디지털값에 근거하여, 예를 들면 양자의 중간 디지털값을 연산을 통해 구한 다음, 이것을 디지털 신호로서 기준 전압 발생 회로(14)에 출력한다. 기준 전압 발생 회로(14)는 이러한 디지털 신호에 근거하여 기준 전압 VREF를 발생한다. 이 경우, 전압 V11및 V22의 중간 전압(V11+V22)/2를 기준 전압 VREF로서 발생한다.
기준 전압 발생 회로(14)가 발생시킨 기준 전압 VREF는, 센스 앰프(18)의 입력 단자(23)에 입력된다. 그 후, 제어 회로(13)는 스위치(21)를 구동하여 단자 X와 단자 Z를 접속함으로써 통상의 데이터 판독 동작을 수행할 수 있는 상태로 대기한다.
이상의 설명에서는, 메모리 셀 어레이(3)내의 1개소에 샘플 메모리 셀(10a, 10b)을 마련하는 경우에 대하여 설명하였지만, 복수의 개소에 샘플 메모리 셀을 마련할 수도 있다. 도 3은 메모리(16)의 다른 구성예를 나타내는 개략도이다. 도 3에는, 메모리 셀 어레이(3)내의 2개소에 샘플 메모리 셀(10a, 10b)과, 샘플 메모리 셀(27a, 27b)을 마련하는 예를 나타내었다. 우선, 샘플 메모리 셀(10a, 10b)을 순차적으로 선택함으로써 기준 전압을 설정하여, 얻어진 기준 전압 VREF1(제 1 기준 전압)을 CPU(1)에 접속된 레지스터(28) 등의 기억 수단에 기억시킨다. 다음에, 샘플 메모리 셀(27a, 27b)을 순차적으로 선택함으로써 기준 전압을 설정하고, 얻어진 기준 전압 VREF2(제 2 기준 전압)를 레지스터(28)에 기억시킨다. 그리고, CPU(1)는, 예를 들면 기준 전압 VREF1및 VREF2의 중간 전압을 기준 전압 VREF로서 설정한다.
또한, 이상의 설명에서는, 데이터 「1」을 기억하는 샘플 메모리 셀(10a)과, 데이터 「O」을 기억하는 샘플 메모리 셀(10b)을 개별적으로 마련하는 경우에 대하여 설명하였지만, 1개의 단독 샘플 메모리 셀만을 마련하여 기준 전압을 설정하는 것도 가능하다. 도 4는 메모리(16)의 다른 구성예를 나타내는 개략도이다. 샘플 메모리 셀(29)은, 상술한 샘플 메모리 셀(10a, 10b)과 마찬가지로, EPROM 셀에 의해 구성되어 있다. 장치의 전원을 투입한 후, 우선 샘플 메모리 셀(29)에 데이터 「1」을 기입한 상태로 상술한 바와 마찬가지의 동작을 수행하여, 전압 V22를 검출한다. 다음에, CPU(1)로부터의 제어 신호에 근거하여 데이터 기입 회로(30)는 워드선(8)에 고(高)전압을 인가하고, 샘플 메모리 셀(29)에 데이터 「0」을 기입한다. 그 후, 상술한 바와 마찬가지의 동작을 실행하여 전압 V11을 검출한다. 그리고, 전압 V11과 V22에 근거하여 기준 전압 VREF를 설정한다.
또한, 이상의 설명에서는, 메모리 셀 어레이(3)를 구성하는 데이터 메모리 셀이 EPROM 셀에 의해 구성되어 있는 경우를 상정하였기 때문에, 소자의 특성을 맞추기 위해 샘플 메모리 셀(10a, 10b, 27a, 27b, 29)도 EPROM 셀에 의해 구성하였다. 그러나, 메모리 셀 어레이(3)를 구성하는 데이터 메모리 셀이 다른 기억 소자에 의해서 구성되어 있는 경우에도, 샘플 메모리 셀(10a, 10b, 27a, 27b, 29)을 그와 동일한 기억 소자에 의해 구성함으로써, 본 발명을 마찬가지로 적용시킬 수 있다. 또한, 전원을 투입한 후에 기준 전압 VREF를 설정하는 경우에 대하여 설명하였지만, 메모리(16)와는 상이한 외부 메모리를 사용하는 모드로부터 메모리(16)를 사용하는 모드로 모드 변경할 때에 기준 전압 VREF를 설정하여도 무방하다.
이와 같이, 본 발명에 따른 데이터 판독 회로에 의하면, 종래의 데이터 판독 회로에 필요한 메모리 트랜지스터(116)가 불필요하게 되기 때문에, 메모리 트랜지스터(111) 등의 특성에 대응시켜 적절한 특성을 갖는 메모리 트랜지스터(116) 등을 선택하는 번거로운 작업을 생략할 수 있어, 공정 기간의 단축을 도모할 수 있다.
또한, 데이터 메모리 셀에 기억되어 있는 데이터를 판독할 때에 사용하는 센스 앰프와, 기준 전압 VREF를 설정할 때에 사용하는 센스 앰프를 공용하기 때문에, 회로를 복잡하게 하는 일 없이 상술한 효과를 달성할 수 있다.
또한, 전압 V11, V22를 재검출하여, 제어 회로(13)에 기억되어 있는 이들의 전압값을 보정한다고 하는 간단한 작업에 의해 기준 전압 VREF를 재설정할 수 있기 때문에, 소자 특성 등의 경년 변화에 용이하게 대응할 수 있다.
또한, 샘플 메모리 셀을 메모리 셀 어레이(3)내에 마련함으로써, 샘플 메모리 셀의 특성 변동과, 데이터 메모리 셀의 특성 변동이 근사(近似)한 것으로 되어, 기준 전압 VREF를 적절히 설정할 수 있다.
또한, 샘플 메모리 셀을 메모리 셀 어레이(3)내의 복수의 개소에 마련한 경우에는, 메모리 셀 어레이(3)내의 복수의 개소에서의 특성의 변동에 대응할 수 있어, 더욱 적절히 기준 전압 VREF를 설정할 수 있다.
이에 덧붙여, 샘플 메모리 셀을 단독으로 구성한 경우에는, 한 쌍의 샘플 메모리 셀(10a, 10b)을 마련하는 경우와 비교하면, 준비해야 할 샘플 메모리 셀의 개수를 삭감할 수 있다.
본 발명의 제 1 특징에 의하면, 샘플 메모리 셀이 기억하고 있는 데이터에 대응하는 제 2 및 제 3 전압에 근거하여 기준 전압이 설정된다. 따라서, 종래의 데이터 판독 회로에 있어서 필요한 비교용 메모리 트랜지스터가 불필요하게 되기 때문에, 데이터 메모리 셀을 구성하는 메모리 트랜지스터의 특성에 대응시켜 적절한 특성을 갖는 비교용 메모리 트랜지스터를 선택한다고 하는 번거로운 작업을 회피할 수 있다.
또한, 본 발명의 제 2 특징에 의하면, 제 1 전압을 기준 전압과 비교하기 위한 비교 수단과, 제 2 및 제 3 전압을 각각 제 1 및 제 2 참조 전압과 비교하기 위한 비교 수단을 공용하기 때문에, 회로를 복잡하게 하는 일 없이 제 1 특징에 따른 데이터 판독 회로의 효과를 달성할 수 있다.
또한, 본 발명의 제 3 특징에 의하면, 샘플 메모리 셀을 메모리 셀 어레이내에 마련함으로써, 샘플 메모리 셀의 특성 변동과 데이터 메모리 셀의 특성 변동이 근사한 것으로 되어, 적절한 기준 전압을 설정할 수 있다.
또한, 본 발명의 제 4 특징에 의하면, 메모리 셀 어레이내의 복수의 개소에서의 특성 변동에 대응할 수 있어, 더욱 적절히 기준 전압을 설정할 수 있다.
또한, 본 발명의 제 5 특징에 의하면, 데이터 기입 수단에 의해 샘플 메모리 셀에 하나의 데이터 및 다른 데이터를 순차적으로 기입할 수 있다. 따라서, 샘플 메모리 셀을 단독으로 구성할 수 있어, 하나의 데이터를 기입한 샘플 메모리 셀과 다른 데이터를 기입한 샘플 메모리 셀을 각기 따로따로 마련하는 경우에 비해 준비해야 할 샘플 메모리 셀의 개수를 삭감할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 데이터 메모리 셀에 기억되는 2값 데이터가 하나의 데이터인지 다른 데이터인지에 따라 전압값이 높아지거나 낮아지는 제 1 전압과 기준 전압을 비교하여, 그 비교 결과에 근거해 상기 데이터 메모리 셀이 기억하고 있는 상기 데이터를 파악하는 데이터 판독 회로에 있어서,
    상기 하나의 데이터 및 다른 데이터를 각각 기억하는 샘플 메모리 셀과,
    상기 샘플 메모리 셀이 기억하고 있는 상기 하나의 데이터에 대응하는 제 2 전압과 제 1 참조 전압을 비교하고, 상기 샘플 메모리 셀이 기억하고 있는 상기 다른 데이터에 대응하는 제 3 전압과 제 2 참조 전압을 비교하는 비교 수단과,
    상기 제 1 및 제 2 참조 전압을 각각 발생시키는 전압 발생 수단을 포함하되,
    상기 기준 전압은 상기 비교 수단에 의한 비교 결과에 근거하여 설정되는 데이터 판독 회로.
  2. 데이터 메모리 셀에 기억되는 2값 데이터가 하나의 데이터인지 다른 데이터인지에 따라 전압값이 높아지거나 낮아지는 제 1 전압과 기준 전압을 비교하여, 그 비교 결과에 근거해 상기 데이터 메모리 셀이 기억하고 있는 상기 데이터를 파악하는 데이터 판독 회로에 있어서,
    상기 하나의 데이터 및 다른 데이터를 각각 기억하는 샘플 메모리 셀과,
    상기 샘플 메모리 셀이 기억하고 있는 상기 하나의 데이터에 대응하는 제 2 전압과 제 1 참조 전압을 비교하고, 상기 샘플 메모리 셀이 기억하고 있는 상기 다른 데이터에 대응하는 제 3 전압과 제 2 참조 전압을 비교하는 비교 수단과,
    상기 제 1 및 제 2 참조 전압을 각각 발생시키는 전압 발생 수단을 포함하되,
    상기 기준 전압은 상기 비교 수단에 의한 비교 결과에 근거하여 설정되고,
    상기 제 1 전압과 상기 기준 전압의 비교는 상기 비교 수단에 의해 실행되는 데이터 판독 회로.
  3. 데이터 메모리 셀에 기억되는 2값 데이터가 하나의 데이터인지 다른 데이터인지에 따라 전압값이 높아지거나 낮아지는 제 1 전압과 기준 전압을 비교하여, 그 비교 결과에 근거해 상기 데이터 메모리 셀이 기억하고 있는 상기 데이터를 파악하는 데이터 판독 회로에 있어서,
    상기 하나의 데이터 및 다른 데이터를 각각 기억하는 샘플 메모리 셀과,
    상기 샘플 메모리 셀이 기억하고 있는 상기 하나의 데이터에 대응하는 제 2 전압과 제 1 참조 전압을 비교하고, 상기 샘플 메모리 셀이 기억하고 있는 상기 다른 데이터에 대응하는 제 3 전압과 제 2 참조 전압을 비교하는 비교 수단과,
    상기 제 1 및 제 2 참조 전압을 각각 발생시키는 전압 발생 수단을 포함하되,
    상기 기준 전압은 상기 비교 수단에 의한 비교 결과에 근거하여 설정되고,
    상기 샘플 메모리 셀은, 복수의 상기 데이터 메모리 셀이 행렬 형상으로 배치된 메모리 셀 어레이내에 마련되는 데이터 판독 회로.
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