A7 ------------_ B7 五、發明説明（^ " — 本發明係有關於讀取儲存在半導體積體電路之記憶體 中之資料的讀取電路，特別是有關於設定輸出至一感測放 大器之基準電壓的方法。 j 5圖顯示一般半導體的結構圖。一位址匯流排】〇】 將從外部（CPU)送來之位址資料傳入一記憶體1〇(^ 一位址 緩衝器102將從位址匯流排1〇1傳送來之位址資料分配到 子元解碼器104以及位元解碼器1〇5。記憶單元陣列1〇3 中有複數個以矩陣方式儲存”丨，，與，，〇”資料的資料記憶單 元。字元線106與位元線107彼此連接至構成記憶單元陣 列103之資料記憶單元上。文字解碼器1〇4由複數個字元 線1〇6中選則由位址資料指定的字元線；而位元解碼器1〇5 則由一群複數位元線106中選擇由位址資料指定的位元 線 感測放大器檢視及放大儲存在位於資料記憶單 元中的資料’此資料記憶單元乃位於分別經文字解碼器104 及位元解碼器105選擇之字元線1〇6及位元線1〇7之交又 點，一資料匯流排109將感測放大器1〇8輸出的資料傳送 至記憶趙100之外部（CPU)。 ，第6圖為傳統的資料讀取電路之方塊圖。亦即，第6 圖顯不在第5圖中記憶體100每一位元的資料讀取電路囷。 記憶單元110包括漂浮閘極的記憶電晶體m，且構成電 可編程唯讀記憶體（EPROM)它與構成第5圓的記憶單元陣 列103的複數資料記憶單元之一相對應。記憶電晶體m 中的閘極（G)、汲極（D)與源極（s)分別連接至字元線1〇如、 位元線107a及接地《此處的字元線1〇6a與位元線1〇7&分 4 本紙張尺度述/1]中围國¥標率(CNS ) A4規格（2丨0 X 297公楚) 一 - ("先閱讀背面之注意事項再蛾寫本頁) 訂 A7 A7 紂浐部中夾^'4,-^以-7消於'?竹"印纪 Β7 五、發明説明（2) 別對應第5圖中複數的字元線1〇6與位元線107之一。位 元線107a與一選擇器l〇5a連接。選擇器l〇5a對應第5圖 中位元解碼器的一部份，並與線路113及位元線107a連接。 一上拉電路112經由線路113及選擇器105a施給位元線 107a —特定的電壓·感測放大器U8a有兩輸入端114及 115。線路113的電壓經由一節點ND1輸入至一輸入端114。 基準電壓產生電路122主要包括一 ^己憶電晶艘116，一 選擇器119及一上拉電路121。一如記憶電晶體ill，記憶 電晶體116亦包括一具有漂浮閘極之EPROM。記憶電晶體 116中的源極、汲極與閘極分別為接地，連接線路118及 連接線路117。線路118與選擇器119連接，而選擇器119 又經由包含節點ND2的線路120與上拉電路121連接。線 路120的電壓經節點ND2輸入感測放大器l〇8a之輸入端 115作為基準電壓。 #下將說明儲存於記憶單元110中的資料讀取操作。 首先，字元線106a將電壓供應至記憶電晶體ill中。根據 記憶單元110儲存的容量，記憶電晶鱧111會呈現開或關 的狀態’此時對應的兩種高低電壓VI、V2即輸入至感測 放大器108a中的輸入端114。 而電壓VI、V2的一中間電壓則輸入感測放大器i〇8a 中的輸入端115作為基準電壓VREF。此時，上拉電路12ι， 選擇器119及記憶電晶體116則經被適當的選擇以設定一 基準電壓VREF。 感測放大器108a比較輸入至輸入端114的電壓VI或 5 本紙张尺度適《中闼國家標準（CNS ) Λ4規格（210x297公釐） I I I I I I I I I I 訂— I I I I 線 - 1 * » (誚先閱讀背面之注意事項再硪寫本f ) A7 〜〜〜___________ __ ______B7____ 五、發明説明（~_ — v2以及輸入至輸入端115的電壓VREF ’然後將選擇的結果放大並輸出。 然而在上述傳統的資料讀取電路中，為了要設定適當 的基準電壓VREF ’基準電壓產生電路122必需由複雜的 選擇構成。亦即，施加特定電壓的上拉電路121，產生特 定電位差的記憶電晶體116及選擇器119都必須依照記憶 電晶體111、上拉電路121以及選擇器105a的特性進行選 擇才能運作。
即使基準電壓產生電路122能藉由元件之適當選擇構 成’經時之損壞可能改變元件之特性而改變基準電壓VREF 的值。也就是說，不可能再啟動基準電壓VREF，造成短 暫的產品壽命週期。 本發明之目的係為了解決上述問題而提供一元件特性 t變下仍可容易重新設定基準電壓，以及在正常基準電壓 下可執行資料閱讀的資料讀取電路。 依據本發明之申請專利範圍第1項所述的資料讀取電 路’比較對應於存入資料記憶單元的二進位的資料是一資 料或另一資料而使電壓值高低的第一電壓與基準電壓，並 依據比較結果而讀取儲存在上述記憶單元的上述資料，且 上述資料讀取電路包括：樣本記憶單元，分別儲存上述一 及另一資料；比較裝置，比較對應於儲存在上述樣本記憶 單元的上述一資料的第二電壓與第一參照電壓，並比較對 應於儲存在上述樣本記憶單元的另一資料的第三電壓與第 二參照電壓；以及電壓產生裝置，分別產生上述第一參照 6 本纸張纽刺巾賴家標率（CNS ) Μ规格（2Ι0χ]97公楚） ---^-------裝------II------^ (誚先閱讀背面之注意事項再蛾寫本頁) A7 ----------------------B7 五、發明説明（4) — 電壓與第二參照電壓；其中上述基準電壓乃依上述比較裝 置之比較結果而設定。 依據本發明之申請專利範圍第2項所述的資料讀取電 路，於如申請專利範圍第丨項之資料讀取電路中，上述第 電壓與上述基準電壓的比較乃由上述比較裝置施行。 依據本發明之申請專利範圍第3項所述的資料讀取電 路於如申請專利範圍第1項之資料讀取電路中，上述樣 本Λ憶單7L乃設置在複數上述資料記憶單元配置成矩陣狀 的記憶單元陣列内。 依據本發明之申請專利範圍第4項所述的資料讀取電 路’於如申請專利範圍第3項之資料讀取電路中，更包括： 控制部，控制上述資料讀取電路之動作；以及記憶裝置， 與該控制部相連接，上述樣本記憶單元乃配置在上述記憶 單元陣列内之至少兩個位置；上述記憶裝置儲存由配置在 第位置的上述樣本記憶單元所得的第一基準電壓及由配 置在第二位置的上述樣本記憶單元所得的第二基準電壓； 上述控制部是依儲存於上述記愧裝置的上述第一及第二基 準電壓來設定上述基準電壓。 依據本發明之申請專利範圍第5項所述的資料讀取電 路於如申清專利範圍第3項之資料讀取電路中，更包括 將上述-及另-資料依序寫入上述樣本記憶單元的寫入裝 置。 發明的實施例： 、第1圖為記憶體結構之概要圓，數字i代表cpu。位 7 本錄尺度適削’國i?標_ (CNS) Α4·^4 (2丨0><297公楚--—- I I I n I I I I ^ ("先閱讀背面之;i意事項再"寫本頁.) A7 一 -'―--------------- B 7 五、發明湖（~ ' ―― 址匯流排2將CPU1來的位址資料傳送至記憶艘16。而位 址緩衝器15則將位址匯流排2來的位址資料分配至字元解 碼器4及位元解碼器5。記憶單元陣列3有複數資料記憶 單元（圖未表示）’用來儲存以矩陣方式排列的，，1”與，，〇，，之資 料。構成記憶單元陣列3之資料記憶單元由含漂浮閉極之 記憶電晶體’例如EPROM單元所構成。字元線6與位元 線7分別接上資料記憶單元。同時，記憶單元陣列3還有 儲存資料” 1”的樣本記憶單元1〇a及儲存資料，，〇，，的樣本記 憶單to 10b。樣本記憶單元1〇a與字元線8及位元線知連 接；樣本記憶單元10b與字元線8及位元線9b連接。字元 解碼器4由複數子元線6及8中選擇已由位址資料指定的 字元線。位元解碼器5則由複數位元線7、知及9b中選擇 已由址資料指定的位元線。一感測放大部u檢視及放大位 於字元線及位元線交又處之記憶單元中儲存的資料，此字 兀線及位元線已分別被字元解碼器4及位元解碼器5選擇。 從感測放大部11輸出之資料即被資料匯流排送到CPU1 ^ 本圓中的控制電路13及基準電壓產生電路14將在後文中 介紹。 第2圖是顯示本發明之一較佳實施例的資料讀取電路 之結構方塊圖。樣本記憶單元l〇a及1〇b分別包括記憶電 晶艘26a及26b。而記憶電晶體26a及26b構成一 EPROM。 由於沒有電子射入記憶電晶體26a中之漂浮閘極，故記憶 電晶艘？有一！低的操作臨界f展。另一方面，電子 射入記憶電晶體26b中之漂浮閘極，故記憶電晶體26b具 8 本紙张纽ϋ；«中關家料（CNS ) Λ4祕（21GX 297公楚) -- ---「—.----¾------II------^ {筇先閲讀背面之注意事項再填巧本頁) A7 --------------______B7 五、發明説明（6) 有一較高的操作臨界電壓。記憶電晶體26a中的閘極（G)、 /及極（D)與源極〇分別連接字元線8、連接位元線9a及接 地’記憶電晶體26b中的閘極（G)、汲極（D)與源極（S)則分 別連接字元線8、連接位元線 9b及接地。位元線9a及9b 與^.$義〜17〜連接。選擇器17對應於第1圖所示之位元解 碼器5的一部份，並選擇位元線9a或9b以連接至線路20。 當資料記憶單元中的資料被讀取時，位元解碼器5即產生 一電壓降。類似位元解碼器5的電壓降也可藉由於感測放 大器18及樣本記憶單元l〇a ' 10b之間配置一選擇器17而 產生。上拉電路19將一特定電壓傳送至線路2〇。此電壓 可再經選擇器17傳送至位元線9a及9b。 感測放大器18(比較裝置）具有兩輸入端22, 23。經由 節點ND1 ’線路20的電壓可流入輸入端22 ^感測放大器 18與第1圏中之感測放大部u中的一部份相對應。它的 操作是由從控制電路13經由一控制信號線25所輸入之控 制信號所控制。一基準電壓產生電路14(電壓產生電路）則 依照控制電路13發出的控制信號產生特定的參照電壓 V00、V01及一特定的電壓VREF。基準電壓產生電路14 乃由例如一能將數位信號轉換成類比信號的DA轉換器所 組所。一開關21選擇一 γ端點或一 Z端點以連接至一 X 端點。當它選擇Y端點，感測放大器18與控制電路13連 接；選擇Z端點’感測放大器18則與資料匯流排12連接。 一記憶體24與CPU1連接’並儲存由CPU1執行之基準電 壓的設定程式。 9 本紙张尺度遙;1^中國國家標率（cNS ) A4規格（210X297公釐) — — ---------良_____—丁 I I I___泉 ("先閱讀背面之注意事項再續爽本頁) 紂浐部中灰打4,-^h-T"赘合竹.^fpy A7 ———.—— ---------— .- B 7 五、發明説明（7) --- 參照第1圖，即可瞭解第2圖中電路的操作◊注意 下列操作將由CPU1依儲存在記憶體24的程式而執行。 首先，設定一萎準電壓VREF，此時開關21連接至x 端點及Y端點。在一裝置之電源開啟後，位元解碼器V選 擇器17)選擇位元線9a;字元解碼器4則選擇字元線8，故 樣本記憶單元10a即被選定。因為構成樣本記憶單元1〇& 之記憶電晶體26a之漂浮閘極無電子射入，故其操作臨界 電壓較低。所以當一閘極電壓由字元線8施加時，記憶電 晶體26a呈ON狀態。此時，電壓V11經由上拉電路19施 加至線路20 ’也經由選擇器π施加至位元線9a。其結果 當記憶電晶艘26a呈ON狀態時，電流流向位元線9a而由 選擇器17與記憶電晶體26a產生一電壓降，使得電壓V22 輪入至感測放大器18中的輸入端22中。 為了感測電壓V22，基準電壓產生電路14輸，入一個參 照電壓V.00至感測放大器18中的輸入端23。由於電應V22 之值在設計階段就可作某程度之預測，因此，先輸入一與 預測電壓V22有一特定差之低電壓作為參照電壓V00，再 逐漸增加參照電壓V00之值。由於感測放大器18具有比 較兩輸入端22、23輸入電壓之功能，在_參照電壓V00之 值增加過程中，可以當由感測放大器18所得之參照電壓V00 及電壓V22之比較結果反轉時之電壓來檢測電壓V22 »然 後’一控制電路13以數位值之方式儲存所檢測冬電壓V22。 其次，位元解碼器5(選擇器Π)選擇位元線9b ;而字元 解碼器4則選擇字元線8，故樣本記憶單元10b即被選定。 10 本紙张尺度適;)]«丨，國國家橾率（CNS ) Λ4規格（210X297公釐） ---：--,----1------ir------$ ("先閱讀背面之注意事項再填寫本頁) A7 B7__ 五、發明説明（） 8 因為構成樣本記憶單元1〇b之記憶電晶體26b之漂浮閘極 有電子射入’故其操作臨界電壓較高。所以即使當字元線 8施加閘極電壓時’記憶電晶體26b亦不呈ON狀態。此 時’電壓VII經由上拉電路19施加至線路2〇，也經由選 擇器17施加至位元線91^然而，由於記憶電晶體26b不 呈ON狀態’無電流流向位元線9a，使得電壓vi 1仍照原 先的方式，輸入至感測放大器18中的輸入端22中。 、、為了檢測電壓VII，基準電壓產生電路14輸入一個參 照電壓V01至感測放大器18中的輸入端23中。由於電壓 VII之值在設計階段就可作某程度之預測因此，先輸入一 與預測電壓VII有一特定差之低電壓作為參照電壓參照電 壓V01，再逐漸增加參照電壓V01的值。因此，當參照電 壓V01之值增加過程中，可以當由感測放大器18所得之 參照電壓V01及電壓VII之比較結果反轉時之電壓來檢測 電壓VII。然後，一控制電路13以數位值之方式儲存所檢 測之電壓VII。 這兩筆以數位方式儲存的資料則由控制電路13進行 算數運算以得到例如兩者之中間數位值，再將它轉成數位 信號輸出至基準電壓產生電路14中。根據此數位信號，基 準電壓產生電路14產生一個基準電壓VREF。此時，電壓 VII與電壓V22的中間值，也就是(VlL+Y22)/2奏生作為 基準電壓VREF。 基準電壓產生電路14產生的基準電壓VREF被輪入 至感測放大器18中的輸入端23中。之後’控制電路13使 11 本紙乐X度迻「州中闼國家橾率(CNS > Λ4規格（2丨0X297公釐） {誚先閱讀背面之注意事項再楨寫本頁} -裳. 、-° 線 五 A7 B7 耔沪部屮夾«-準而，.;ί.τ消,^合竹.=(1印欠 、發明説明（9) -- 開關21作X端點及丫踹馱祿垃：丄Λ me踢㈣Y端點連接’而本相呈資料讀取的 寻得狀態。 …雖然以上只說明樣本記憶單元i〇a與1〇b配置在記憶 單70陣列3之-單-位置’事實上，樣本記憶單元心與 l〇b可配置在複數的位置。第3圖為記_ 16的另一結構 之概要圖。即第3圖顯示樣本記憶單元1〇a及與樣本 記憶單元27a & 27b分職置在兩個位p正如樣本記憶 單兀l〇a及l〇b，樣本記憶單元27a及27b也構成了 砂ROM。首先，藉由依序選擇樣本記憶單元1〇&及⑽以 設定-個基準電塵’這基準電壓VREF1(也稱為第—基準電 壓）將儲存在連接至CPU1的記憶裝置，亦即一 内。其次，藉由依序選擇樣本記憶單元27a * 27b以設定 另一基準電壓，這基準電壓VREF2(第二基準電壓）被儲存 在暫存器28内。然後，CPU1設定電壓VREF1與電壓VREF2 的中間值作為基準電磨VREF。 雖然以上敘述是針對儲存資料”丨，，的樣本記憶單元1〇a 及儲存資料，’0，’的樣本記憶單元1〇b是分開設置之情形事 實上亦可藉由提供單一樣本記憶單元來設定一基準電壓。 等4囷為記憶體16的另一結構之概要圖。正如樣本記憶單 元l〇a及l〇b，樣本記憶單元29也構成了 EPR〇Me當電 源開啟後，在資料，’丨”被寫入樣本記憶單元29之狀態下， 會用類似前述的步驟來檢測電壓V22。依照CPU1傳送過 來的控制信號，資料書寫電路30將一高電位傳送至字元線 8以在樣本記憶單元29中寫入”〇”。然後再以類似先述的 η 先 聞 讀 背 1¾ >1 項 再 本 頁 裝 1 丁 12 才、紙张尺度關，丨，關家料（CNS ) Μ規格（21GX297公楚） A7 B7 五、發明説明（1〇) - 步驟來檢測電壓VII ^最後，依據電壓V11及電壓V22的 值’產生一基準電壓VREF。 以上僅是在構成記憶單元陣列3的資料記憶單元是由 EPROM單元構成時之情形。為配合此元件的特性，樣本記 憶單元10a、l〇b、27a、27b及29都由EPROM單元構成。 然而’即使構記憶單元陣列3之資料記憶單元乃由非 EPROM單元之記憶單元組成的情況下，藉由使用由相同資 料記憶單元所構成之樣本記憶單元l〇a、l〇b、27a、27b及 29，本發明依然能運作。又以上僅說明在電源開啟後才能 設定基準電壓VREF之情形；但只要將原本使用不同於記 憶體16之外部記憶體的形式改變成使用記憶體16之形式 時’仍可設定基準電壓VREF。 故本發明的資料讀取電路不像傳統的資料讀取電路用 到記憶電晶體116。也因此它可避免根據記憶電晶體 111特性篩選正確特性的記憶電晶體U6之繁複工作。 單一的感測放大器即有讀取儲存於資料記憶單元中的 資料與設定基準電壓VREF的功能，所以在不使電路複雜 化之下’也能產生上述的效果。 另外，藉由再檢視及修正儲存在控制電路13中的電壓 VII與V22之簡單程序，即可重新設定基準電壓VREF。 這種簡化的操作可避免元件特性的經時磨損。 當一樣本記憶單元配置在記憶單元陣列3時，其特性 的變動與在資料記憶單元中所產生的類似，故可設定正確 的基準電壓VREF ^ 13 本紙張尺度速丨丨]中國國家標率（CNS ) Λ4規格（2丨0X 297公嫠） ^ .----装------，玎------0 ("先聞讀背面之注意事項再功寫本頁〕 A7 B7 五、發明説明（n) ~ '-- 當樣本記憶單元配置在記憶單元陣列3之複數位置時 系統仍可隨其在記憶單元_ 3之複數位置之特性的變動 做回應，故可設定一修正的基準電壓vref。 由單-樣本記憶單元與一對樣本記憶單元心，咖之 比較，可知樣本記憶單元數目可大為減少。 【發明效果】 依據申清專利範圍第丨項之資料讀取電路，基準電壓 疋依據對應於樣本記憶單元中之儲存資料的第二及第三電 壓來設定》它可省去傳統之資料讀取電路用來作比較的記 憶電晶體《進而可避免依照構成資料憶記單元之記憶電晶 體之特性對比較之記憶電晶體作選擇的複雜作業。 依據申請專利範圍第2項之資料讀取電路，比較第一 電壓與基準電壓之比較裝置與對第二第三電壓值與第一第 二參照電壓值進行比較之比較裝置共用相同之電路。在不 使電路複雜的情況下即能產生申請專利範圍第丨項之資料 讀取電路的效果。 依據申請專利範圍第3項之資料讀取電路，藉由將樣 本記憶單配置在記億單元陣列中，其特性的變動與資料記 憶單元特性的變動近似，而導致較適當的基準電壓。 依據申請專利範圍第4項之資料讀取電路，它可針對 記憶單元陣列中複數位置的變動進行回應，而導致一較適 當的基準電壓設定。 依據申請專利範圍第5項之資料讀取電路，由於資料 書寫裝置能將一個及其它資料依序輸入樣本記憶單元，故 14 本紙张尺度適/丨]中囤國家操率（CNS ) A4規格（210X297公楚）
----7-------^------訂------Μ 「謂1閱讀背¾之>i%事項再^本頁J A7 _____________________B7_ 五、發明説明（j 只需一個樣本記憶體。比起一個樣本記憶單元儲存一資料， 另一個樣本記憶單元儲存其它資料的設計，將可大大減少 樣本記憶單元的數目。 圖式之簡單說明： 第1圖為記憶體結構之概要圖； 、第2囷為資料讀取電路結構之方塊圓； 第3囷為另一記憶體結構之概要圖； '第4圖為次一個記憶體結構之概要圓； v第5圖為一般記憶體結構之概要圖； v第6圖為傳統資料讀取電路結構之方塊圖。 符號說明： CPU〜1 ’記憶單元陣列〜3 ;字元解碼器〜4 ;位元解碼 器〜5;字元線〜6、8;位元線〜7、9a、9b;樣本記憶單元〜i〇a、 l〇b、27a、27b、29 ;感測放大部〜u ;感測放大器〜18 ;控 制電路〜13 ;基準電壓產生電路〜14 ;記憶體〜16、24 ;暫存 器〜28 ;資料書寫電路〜30。 (?/!先閱讀背面之注意事項再β本頁) -裝· 訂 5 1 適 |度 尺 I张 紙 I本
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