TW321740B - - Google Patents

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經濟部中央標準局員工消費合作社印裝 ^21740 五、發明説明（1 發明背t i·發明範圍 。本發明有關於_半導體記憶裝g，其藉由輸出 號至一微處理器或類似者以確定存取終止。 侍k 2 -相關技藝説明 朝著高速微處理器發展是近年來的趨勢，半 置也需要具有改良的存取速度，半導趙記憶裝置^高2 取不僅表示一般随機存取時的存取速度改良，且表示得势 一個大於一般存取模式的存取速度，這是藉由使用一高J 存取模式如頁模式或脈衝模式。 円遂 使用頁模式的傳統典型R0M (唯讀記憶體）將於敘述 時説明》 圖6的R0M具有：複數個形成於垂直分成種的位元線b (B—般是指Bi〇 ’ Βπ ’ Bik)，及複數個形成於水平分成 種的列選擇線WL (WL—般是指WLj)。位元線與列選擇線 的各父又點具有當成記憶晶格使用的晶格電晶體QM (qm 一般是指 QMQ-QMk)。 ， 晶格電晶體QM的閘極接至相同相的列選擇線WL ,而晶 格電晶體QM的汲極則接至對應的位元線b ’晶格電晶體的 源遍則接地，汲極與源極的選擇是隨機的，因此接至位元 線B的一端可稱爲源極，而接地端則是指汲極。 排在相同列的晶格電晶體QM將其全部的閘極接至相同 的列選擇線WL，而那些排在相同行的晶格電晶體QM (圖 中未顯示）則將其全部的汲極接至相同的位元線B，形成的 本紙乐尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

經濟部中央標準局員工消費合作社印製 321740 A? B7 五、發明説明（2 ) 晶格電晶體QM使得當其儲存"0"資料時，其門檻電壓Vth變 成與一般強化FET的門檻電壓相同。將高電壓適入閘極， 則晶格電晶體QM會導通，當晶格電晶體QM儲存資料"Γ 時，其門檻電壓Vth即等於或大於電源電壓。即使將高電 壓通入晶格電晶體QM的間極^晶格電晶體QM也不會導通 。於圖6中，僅顯示以下各項：一列選擇線WLj，k+Ι個位 元線BiQ-Bik，其可以頁模式連續讀取，及k+1個晶格電晶 體QMQ-QMk，其位於列選擇線WLj與位元線Bic)-Bik的交叉 點。 上述各位元線B經由一 MOS電晶體QC (QC—般是指QCi()-QCik)接至感測放大器101。對於資料Di的各位元，提供 k+Ι個這些感測放大器101。MOS電晶體QC的閘極形成一 組k+Ι個電晶體，其都接至相同的行選擇線C (C一般是指 C,)，各感測放大器101經由接至對應行選擇線C的對應 -MOS電晶體QC而接至對應的位元線B。圖6，位元線Bic)-Bik分別經由MOS電晶體QCiQ-QCik而接至感測放大器101， 而所有的MOS電晶體QCiQ-Q(^ik都接至列選擇線q。 各感測放大器101的輸出端經由一 MOS電晶體QP (QP — 般是指QP。，QPi，...，QPk)而接至共同輸出缓衝器102， 各MOS電晶體QP將閘極接至k+Ι個資料選擇線P之一，在 此k是指0或正整數，一組MOS電晶體QP。，QP丨，...，QPk 當成多工器使用，其將感測放大器101的輸出信號送入輸 出緩衝器102。輸出緩衝器102是一輸出電路，可送出一資 料Di位元，其由感測放大器101放大。 -5- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀面之注意事項再楨寫本頁) 裝· *11 321740 A7 五、發明説明（3 ) 圖6 ROM的操作將於圖7中說明。 請 先 閲 讀 背 面 之 注 意 事 項 填 寫 本 頁 圖7中，當位址信號於時間q變成有效，則此位址信號的 同位70即解碼以選擇一列選擇線WL與一行選擇線c，而列 選擇線WL與行選擇線C即變成高。圖7繪示的情況是上述 的列選擇線WLj與行選擇線^已由有效位址信號選擇了。 在資料儲存於晶格電晶體QM〇_QMk的情況下接至選 擇的列選擇線WLj的各晶格電晶體QM〇_QMk變成導通狀態 。因此對應位7L線1〇-：84的電壓逐漸變成低位準（低電壓） 。在’ Γ資料像存於晶格電晶體QM〇_QMk的情況下晶格電 晶體QM0-QMk的狀態-直是截止，因此對應位元線 的電壓逐漸變成高位準。 經濟部中央標準局員工消費合作社印製 經由各MOS電晶體Qci〇_QCik而接至位元線b的各感測放 大器101則在各位元線^。^汰放大電壓，各晶格電晶^ QM〇 ’ QMi ’…’ QMk的邏輯値變成有效，而感測放大器 1〇1則輸出儲存於晶格電晶體的讀取資料s (s一般是指\。_ Sik)。需要一些時間直到邏輯値成爲有效，在正常存取模 式下某一資料選擇線，例如士有資料選擇線p。於高位準出 現。因此將讀取資料Si〇經由M〇s電晶體qp。而送入輸出緩 衝器102 ^讀取資料Si〇於時間^當成資料q輸出，稍後藉 由將資料選擇線prpk連續帶入高位準，而感測放大器1(n 的—讀取資料Sn-Sik即從輸出緩衝器102輸出，其順序是讀. 取資料SirSik於時間t3，t4當成資料〇{等。 在正常存取模式下’時間q與時間h的間距包括決定由 感測放大器ιοί讀取資料Si〇_Sik的邏輯値的所需時間，在 -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） 、發明説明〇 A7 B7 經 濟 部 中 k. 揉 準 局 員 工 消 費 合 社 印 製 ^疋札田選擇晶格電晶體的位址信號於正常存取模式下 s陆有，的時㈤’而h是指當資料Di，其係讀*資料Si〇. 、二疋正；Si存取模式的輸出。需要較長的距 資料kSik的邏輯值變成有效。 一 I以阿速存取模式如頁模式讀取儲存於晶格電晶體中的 t，.其中資料是以頁爲單位而高速讀取…旦以正常存 式讀取資料’即由感測放大器101將連續k個讀取資料 n- ik變成有效，因此藉由選擇一資料選擇線Pl-Pk,即 於時& τρ中將資料Di輸出。這種高速存取模式不僅限於丄 述ROM ’ jl τ使用於其它半導體記憶裝置如EEpR〇M (電 子可抹除式ROM)和DRAM (動態隨機存取記憶體）。 惟在使用上述高速存取模式的半導體記憶裝置的系統中 ’微處理器需要於存取記憶裝置的同時，-直要考慮存取 模式。例如在微處理器於上述半導體記憶裝置上執$高速 存取時，需要檢查連續有效位址是否在k+l個或較少的 同頁之中，並因此根據此檢查結果而改變存取模式。 此外在—+導體記憶^，’其中半導趙記憶裝置檢查 址信號時，則在高速存取模式與正常存取模式之間自動 換，並以正常存取模式作存取，半導體記憶裝置輸出— 待信號（READY信號，WAIT信號）以指示微處理器等去 待。 輸出上述等待信號的ROM的結構將於圖8中説明。 位址信號由第一組位元（Ai+1_Aj)與第二組位元（A〇_Ai)組 成 可 上 相 定 切 等 等 位址信號的第一組位元Ai+1_Aj經由第一組位址輸乂電 本纸張尺度適用中國固家標準（CNS ) A4規格（2丨0X297公慶） (請先閲讀背.面之注意事項再i4寫本頁} 裴- n u n tn . .1 I f — ·

經濟部中央標準局員工消費合作社印製 路1而送入X解碼器3與¥解碼器4, X解碼器3的電路可將位 址信號的第一組位元Α.αι·α佔t , 甩峪·!將位 1+1、的上位址（列位址）解碼，並選 擇上述的列選擇線WL。Y鰛mΛ α ,一 求L Y解碼奋4的電路可將位址信號的 弟.兀i+1_ j的下位址（行位址）解碼，並選擇上述的 行選擇線C。 第二組位址輸入電路2將位址信號的第二組位元A_A.解 碼以送入多工器7。此多工器7對應圖6的咖電晶^以_ QPk的電路。感測放大器组6與_輸出電路8也對應複數個 感測放大器101與輸出緩衝器1〇2，如圖6所示。 在正常存取模式中感測放大器组6從記憶陣列5中 將位址信號的第一組位元Ά定址而讀取複數個資；D 。接著多工器7將-組選擇的資料DA經由輸出電路8而 輸出。 、在高速存取模式m連續僅切換位址信號的第二組 位兀Ao-Aj ’多工器7即經由輸出電踗8而連續輸出資料， 其已輸出至感測放大器组6，從第—组位址輸入電路丨輸出 的列位址與行位址也送入位址暫態偵測電路9。 此後將於參考圖9與10時説明位址暫態偵測電路9,位址 信號的第一组位元Ai+rAj的每一個都輸出一對應的匹配偵 測電路91，匹配偵測電路9〗的輸出信號則輸入多輸入n 〇 r 電路95，多輸入N0R電路95的輸出信號成爲位址暫態偵測 信號ATD條。匹配偵測電路91以高位準從互斥〇r電路9ib 中輸出，這是僅當位址信號的至少一個位元~+1_'改變時 ，僅爲了延遲電路91a的預設延遲時段之故。亦即當匹配 -8- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐 —-------一 —裝__ '-請先閱讀背面之注意事項再楨寫本1)

，1T 經濟部中央標準局貝工消費合作社印裝 第85111060號專利申請案 A7 紅年右月妗曰修正 中文説明書修正頁(86年6月） B7 補充 五、發明説明（6 ) 偵測電路91的至少一輸出信號是高位準時，多輸入NOR電 路95才以高位準（動作）輸出位址暫態偵測信號ATD條。位 址暫態偵測信號ATD條輸出至位址暫態偵測電路的電路98 ，如圖10所示。 此後將參考圖10以説明電路98。 電路98接收位址暫態偵測信號ATD條，在電路98中，位 址暫態偵測信號ATD條分成二個，以致其中之一由延遲電 路96延遲，並輸入AND電路97，而另一個在無延遲下輸入 AND電路97。AND電路97於位址暫態偵測信號ATD條與延 遲位址暫態偵測信號上執行AND邏輯運算，AND電路97將 AND邏輯運算的結果當成等待信號MISS條輸出。 延遲電路96與AND電路97可除圖信號的脈衝寬（位址暫態 偵測信號ATD條），其輸出至位址暫態偵測電路9。延遲電 路96與AND電路97將具有較窄脈衝寬的位址暫態偵測信號 ATD條變成等待信號MISS條，其具有的脈衝寬遠比正常存 取模式中的存取時間長。位址暫態偵測電路9輸出等待信 號MISS條，如圖8所示。 此後將於參考圖11中説明正常存取模式下等待信號MISS 條與時間的關係。 於時間tn，位址信號的第一組位元Ai+1-Aj改變以執行正 常存取模式的存取。等待信號MISS條於時間t12在低位準（ 動作）改變，於在時間h i的稍後時間t12。於時間t14，其在 時間t13之後，固定輸出電路8的資料DQ-Dn輸出。在時間t13 稍後的時間t14，等待信號MISS條回到高位準。 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝. 、-° A7 B7 3 2聋获4 fl>60號專利申請案 中文説明書修正頁(86年6月） 五、發明説明（7 ) 此後將於參考圖12中説明高速存取模式下等待信號MISS 條與時間的關係。 在高速存取模式中，若量第信號的第二位元組Αα-Αί改 變，而位址信號的第一組位元Ai+1-Aj維持不變，輸出電路 8輸出的資料DQ-Dn連續變成有效，如圖12所示。亦即唯若 位址信號的第二組位元A^Ai連續改變，而位址信號的第 一組位元Ai+1-Aj維持不變時，資料0。-011才可連續且重覆 的以較短時間從輸出電路8中輸出。 因此藉由輸入MISS條至READY條端點，WAIT條端點， 或微處理器等，則儲存於晶格電晶體的資料才能以高速讀 取0 此後上述ROM使用等待信號MISS以讀取儲存於晶格電晶 體的資料的時序例子將於圖13中説明。 若位址信號的第一組位元Ai+ i -Aj的位準於第一時脈循環 周期L中改變，則自從該位準改變後的某一時間段，等待 信號MISS會在低位準變成（動作），例如當時脈循環周期Tj 終止，則微處理器會偵測出等待信號MISS條的位準是否 是高或低。當等待信號MISS條的位準是低時，則微處理 器會等待以接收資料D。 . 圖13中，等待信號MISS的位準於時脈循環T3中變成高， 微處理器從ROM讀取資料D是在循環Τ3終止後。接著微處 理器終止資料D的讀取操作，因此微處理器不必考慮ROM 的存取時間有多長。 以執行高速存取模式的例子爲例，因爲等待信號MISS條 -10- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ----^---；——袈 II (請先閱讀背面之注意事項再填寫本頁)

、1T 經濟部中央樣準局貝工消費合作社印褽 A7 B7 、發明説明（8

請—I 先I 閱 I 讀 背f 面 I 之 Ίί I 思 I 事1 項 再 I 填I 寫裝 本于 Μ I 不位準（無動作），因此可讀取資料 處理器即自動執行高=取:位址信號的條件達到時，微 發明之概诚 部時：二：月：丰導體記憶裝置’因爲計算裝置可計算外 =號，因此可於有效時間内正確的使等待信號動作 該产號2破是動作的周期例子中，其使用延遲電路以使 要：考慮：有：電路具有如傳統技術的合併反相器，則需 計的比^i產ί異的裕度下將延遲電路的延遲時間設 於太 。換&工，若等待信號是動作中的時間可以 訂 長時準確計算出，則此等待信號即會比所需的於較 時間。又t成動作，而微處理器等則不必於等待時浪費其 存半導體裝置可以具有正常存取模式與高速 取模，該裝置僅於具有長存取時間的正常存 中位寻等待信號動作’，此外在本發明的半導體裝置 中=信號的位元分成第一組與第二組，在位址信號的第 ，.位兀下圮憶晶格的資料對應一次能讀取的—頁， 經濟部中央標準局員工消費合作社印製 些情況下可準確計算等待信號何時動作器= 必於等待時浪費其時間。 微處理… 由閲讀以下壯説明並配合附圖，熟於此技術者即可明 瞭本發明之這些與其他優點。 附圖之簡單説明 圖工的方塊圖説請關結於本發明的 -11 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐 、發明説明（9 經濟部中央橾準局負工消費合作社印装 例中以高速存取模式操作。 圖2的方塊圖説明本發 路的位址暫態偵測裝置。I體實例中的位址暫態侦測電 圖3的方塊圖説明本發明 路的等待信號產生裝置。的位址暫㈣測電 圖4的時序圖説明本發明复增奋〜士 時脈循環的操作。具體實例中正常存取模式中各 圖5的時序圖説明本發明具體實 時脈循環的操作。 疋仔取模式中各 圖ό的方塊圖説明R〇M内 速存取模式中操作。U “於傳統例子的 圖7的時序圖説明傳统例子的圖6中所示的R〇M的操 圖8的方塊圖説明傳統例子中，能於高速存取 作的ROM的結構。 八卜 圖9的方塊圖説明傳統例子中位址暫態偵測電 暫態偵測裝置的結構。 圖1〇的方塊圖説明傳統例子中位址暫態偵測電 信號產生裝置的結構。 守倚 圖11的時序圖説明傳統例子中正常存取模式的操作。 圖12的時序圖説明傳統例子高速存取模式的操作。。 圖13的時序圖説明傳統例子中正常存取 ° 環的操作。 ，下各時脈循 圖14A與14B的圖形説明正反器的操作。 操 址 (請先閲讀背面之注意事項再"寫本頁) 、1Τ -12- 本紙張尺度適用中國國家標準（CNS)A4規格（2ι〇χ297ϋΤ 32174ο A7

發明説明（1〇 經濟部中央標準局貝工消費合作社印製 丝·隹具體實例之説明 相=的半導禮記憶裝置與"的半㈣記憶裝置於配置上 裝置麵Γ 了位址暫態偵測電路20外，與圖8的半導體記憶 甘Μ ’圖1的半導體記憶裝置能於高速存取模式下操 資料，、I可㈣f模式以高速讀取儲存於晶格電晶體中的 址n 存取模式是指—種存取模式其中藉由僅改變位 ^ ° ' 一組位元〜-'而讀取儲存於晶格電晶體中的 :料：換言之正常存取模式是指藉由改變位址信號的第一 ·.，佐兀Ai+1-Aj而讀取儲存於晶格電晶體中的資料。 以相同數字表示具有相同結構的部分，並省略其説明。 位址暫態偵測電路2G是—電路其產生_等待信號簡罐 並將其輸*到外部例如微處理器等。位址暫⑸貞測電路2〇 的結構將於稍後説明。 此後根據本發明的半導體記憶裝置的操作將於圖丨中 明。 在説明圖1的半導體記憶裝置時，要考慮j + 1位元〜_〜的 位址#號，位址信號的高位元是指位址信號的第一組位元 Αί+1-Α」，而位址信號的低位元是指位址信號的第二組位元 A0-Ai，雖然位址信號的高位元與低位元分別是指第—組 位元信號與第二組位址信號，在此説明書中這種名稱會相 反0 位址信號的第一組位元Ai+rAj輸出至第一組位址輸入電 峰α，而位址信號的第二組位元A〇_Ai輸入到第二組位址輸 入電路2。輸入到第一组位址輸入電路丨的位址信號的 __ -13- 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X 297公餐） I 一—裝------訂 (讀先閲讀背面之注意事項再填寫本頁) A7

經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（12 ) 遲周期内變成高位準。 此外多輸入OR電路92具有：複數個N通道MOS電晶體92a ，一 P通道MOS電晶體92b以拉高，及一反相器92c。匹配 偵測電路91的每一輸出信號則輸入多輸入OR電路92。 多輸入OR電路92輸出一位址暫態偵測信號ATD，其根據 匹配偵測電路91的輸出信號而決定是否是高位準信號或低 位準信號。若匹配偵測電路91的輸出信號中至少一個是高 位準，則輸出位準暫態偵測信號ATD的高位準。 如上所述，位址暫態偵測電路20也具有一產生器電路93 與NOR電路94。此後將於參考圖3時説明產生器電路93與 NOR電路94的結構與操作。 產生器電路93具有一正反器93a與正反器93b，其係同一 類。正反器93a與93b的輸入/輸出之間的關係分別如圖14A 與14B所示。在圖14A與14B中Η和L分別表示高位準與低位 準，而X表示所有的信號（高位準信號，低位準信號等）。 於圖14Β中行Q中的R表示行R的値，即在此例中從Q端輸 出高位準信號。 正反器93a的資料輸入端D則接地，正反器93a的資料輸 入端S則接收位址暫態偵測信號ATD，正反器的輸入端0 接收時脈信號CLK，正反器93a根據時脈信號CLK的升起而 從資料輸出端輸出一輸出信號。 因爲低位準電壓送入資料輸入端D，若位址暫態偵測信 號ATD變成高位準，則正反器93a將正反器93a的輸出信號 Q1設定爲高位準（設定表示在高位準從端點Q輸出）。 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） n m 1- n —I— I In」 —I 士^—— —— I 丁 (請先閱讀背面之注土^事項再填寫本頁) 第85111060號專利申請案 中文説明書修正頁(86年6月） A7 B7

經濟部中央標準局員工消費合作社印裝 五、發明説明（13 ) 當輸出信號Q1輸入到正反器93b的資料輸入端D時，位址 暫態偵測信號ATD即變成高位準，而時脈信號即升起，接 著正反器93b在低位準將輸出信號Q2重設，（重設表示在低 位準從端點Q輸出）。 於這些正反器93a與93b，時脈信號CLK輸入時脈輸入端 0，並計算此時脈信號CLK，正反器93a與93b分別將輸出 信號Q1與Q2輸入NOR電路94，而NOR電路94的輸出信號則 變成等待信號MISS條，亦即，正反_ 93a與93b的輸出信號 Q1或Q2分別在高位準時，等待信號MISS條即變成低位準（ 動作）。 此後將參考圖4以説明正常存取模式下圖1的半導體記憶 裝置的時脈循環。 於第一時脈系統周期L，位址信號的第一組位元Ai+1-Aj 與第二組位元A/Ai改變，因此當位址信號從#N至#M時， 第一組位元Ai+1-Aj的至少一位元會改變，因此位址·暫態偵 測電路20中的匹配偵測電路91的至少一個的輸出信號變成 高位準（#是一符號以表示#後的數字或字元是16進位數）。 因此位址暫態偵測信號ATD從多輸入OR電路92的輸出於一 預設時段變成高位準。 因爲改變，所以位址暫態偵測信號ATD變成高位準，並 設定產生器電路93的正反器93a，而輸出信號Q1變成高位 準。惟，因爲重設正反器93b，所以輸出Q2維持低位準。 此外因爲正反器93a的輸出Q1變成高位準，NOR電路94的 等待信號MISS條輸出也變成低位準（動作）。 -16- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 袈.

、1T 五、發明説明（14 ) ㈣Μ周期T2升起時’因爲待待信乾 M* tt· ΑΛ -*L _tl 待讀取儲存於晶格電 ^的資料，直到感測放大器組6使得該讀取資㈣= 號=:：ΓΓ號Q1於時脈循環周期τ2中於時脈信 號Q2峨成”，：5低位準’但是因爲正反器9%的輸出信 因此時腺擴環周期τ;再度 J==:2:號Q1與Q2分別於時脈循環周期 號简變:=起時，成低㈣，因此等待信 因爲等待信號MISS條變成 脈循環周期τ3終止後，將圖 料DtTDn送入微處理器。 尚位準（無動作）、即可能於時 1的半導趙記憶裝置輸出的資 根據本發明的半導體記憶h —旦時脈循環周射2與丁3 過去後，料於記料列5的記m巾的資料即變成有3 效並可由感測放大器組6讀取。 在沒有_足夠時間決定時脈循環周期τ 2與τ 3中的資料的例 ^，當等待信號MISS條變成低位準（動作）時，藉由増產生 器電路93中正反器933與931?的級數即可增加周期。 此後將參考圖5以説明於高速存取模式下圖i中丰導體記 憶裝置的時脈循環。 " A7 A7 B7 發明説明 A. 時脈猶環周期Μ，若位址信號的第-组位元 ，：,改變’而僅有位址信號的第二組位元A〇_Ai改變 關係。工器7改變感測放大器組6與輸出電路8之間的連接 有正’存取模式中已被感測放大器組6讀取五成爲 =的資料，即從輸出電路8中輸出1此 t 成有效直到第—時脈循環㈣m。 η已變 二：：：：位址暫態價測信號atd維持於低位準(無動作) 可：刻/ ^ MISS條也11持於高位準（㈣作），微處理器 :=不插入等待循環周期下將這些資料娜峨 輸出到微處理器等的内部。 ^咨電路93可具有以下結構，產生器電路幻較佳地包 γ伟:路以開始及終止等待周期。特別是，產生器電路可 =地配置成接收ATD與CLK信號，並產生適合的等待信 到決定了存取資料。產生器電路93可包含任何電路， 以開始及时終止等待信號：依使料特職置所需。 本發明的半導錄# ,陪坦> 寒 DRAM等。 ^裝置可以是⑽Μ，服峨， 根據本發明的半導體記憶裝置，藉由於正常存取模式時 计算㈣㈣CLK即可僅於—有效時間正確的動作、β 換言之，由傳統位址暫態偵_電路9產生的等待 刪條於低位準（動作）時有其脈衝寬，其由延遲電路91a ，㈣96的延遲時間變成有效，如圖_所示。延遲電 路91a’ 95a與96其配置包括反相器等的合併，於延遲時間 -18-

本紙張尺度適财關家鮮(CNS)^i72iOX297^T Ψ an — Γ—裝------訂！ (請先閲讀背面之注意事項再填寫本y ) 經濟部中央標準局員工消費合作社印製

五、發明説明（16 經濟部中央橾準局員工消費合作社印製 321740 具有較大的誤差，這是因爲生產過程 am, 取電源電壓，四周黑 度寺的變異。尺01^的存取時間也會 二β 瓦1C* ’运疋因尾吐甚说 程或電源電壓，四周溫度等的變異。 η 、境表不要將延遲電路 9U，95續9㈣延遲時間裕度設定的較大，而 電料a，95a與戰計成使延遲相變成足夠長，因此要 將等待信號MISS條的時段設定的比裳 二> 士 SL认伙认备 。而要長，而微處理器 寺的寺待時間於正常存取模式時 k長藉此減低系統性 月6 。 但是不必如此設計’即具有長延遲時間且考慮反相器等 的夂異。廷使得等待信號MISS條比所需的更長時間中動 作，而微處理器也不必於等待時浪費其時間。 在不偏離本發明之精神與範圍情況下，熟於此技術者可 作許多其他修正，因此附屬申請專利範圍並不應該僅限於 上述説明，而是要將申請專利範圍作廣義的解釋。 ___ - 19- 本紙張尺^國家標準（CNS ) A4規格（210X297^7

Claims (1)

1. 8 8 8 8 ABCD 々、申請專利範圍 1_ 一種半導體記憶裝置’包括：複數個記憶晶格，以儲存 資料’及一選擇器，根據一位址信號從複數個記憶晶格 中選擇至少一記憶晶格，該半導體記憶裝置包括： 一暫態偵測單元，根據該位址信號之暫態而輸出一第 一信號；及 一產生器’根據該第一信號與一時脈信號而產生一第 二信號，以表示等待存取一記憶晶格。 2. 根據申請專利範圍第1項之半導體記憶裝置，其中該產 生器包括至少二個正反器。 3. 根據申請專利範圍第1項之半導體記憶裝置，其中該半 導體記憶裝置係一 EEPROM。 4. 根據申请專利範圍弟1項之半導體f己憶裝置，其中該半 導體記憶裝置係一 DRAM。 -------i 裝------訂------\ . ·· (，*·先閲讀背面之注寿事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -20- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐）