KR101329018B1 - 임베딩된 메모리에서 비트 라인 프리차지 - Google Patents

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Abstract

집적 회로 디바이스(100)는 제 1 프리디코드 값을 수신하기 위한 제 1 입력, 제 1 클록 신호를 수신하기 위한 제 2 입력 및 제 1 클록 신호의 에지 이벤트에 응답하여 래치된 제 1 프리디코드 값을 제공하기 위한 출력을 가지는 제 1 래치(204)를 포함한다. 집적 회로 디바이스(100)는 메모리 구성요소(104)를 또한 포함한다. 메모리 구성요소(104)는 래치된 제 1 프리디코드 값 및 래치된 제 2 프리디코드 값을 수신하기 위한 입력, 복수의 비트 라인(514), 상기 제 1 비트 라인에 결합된 복수의 워드 라인들을 포함한다. 각각의 워드 라인은 래치된 제 2 프리디코드 값의 대응하는 비트와 연관된다. 집적 회로 디바이스(100)는 래치된 제 1 프리디코드 값의 대응하는 비트를 수신하기 위한 입력을 가지는 로직을 더 포함한다. 로직(404)은 래치된 제 1 프리디코드 값의 대응하는 비트의 값에만 직접 응답하여 제 1 비트 라인을 프리차지하기 위한 것이다.
Figure R1020087020966
프리디코드, 집적 회로 디바이스, 래치, 로직, 메모리

Description

임베딩된 메모리에서 비트 라인 프리차지{Bit line precharge in embedded memory}
본 개시는 일반적으로 메모리들에 관한 것으로, 보다 구체적으로는 메모리들에 대한 프리차징(precharging) 기술들에 관한 것이다.
다수의 메모리 시스템들은 판독 액세스 동안 출력 드라이버에 의한 저장된 데이터의 검출을 용이하게 하기 위해 비트 라인 프리차징을 이용한다. 통상적으로 동기식 프리차징 시스템들은 메모리 프리차징을 포함하는 다양한 이벤트들을 트리거하기 위해 일정한 클록 에지들을 이용한다. 그러나, 통상적으로 어드레스 정보는 클록 에지전에 이용가능하기 때문에, 클록 에지에 대한 의존은 통상적으로 메모리 액세스 처리를 느리게 하는 타이밍 버블들을 유발한다. 또한, 스큐(skew), 지터 및 설정 시간들과 같이 동기식 프리차징과 관련된 해로운 이슈들이 이들 종래 프리차징 시스템들에서 다수의 클록 싸이클에 걸쳐 누적될 수 있어서, 이에 의해 메모리에 대한 시기 적절한 액세스를 방해한다. 따라서, 메모리 프리차징에 대한 개선된 기술이 유리하게 될 것이다.
본 개시는 첨부된 도면을 참조하여 보다 잘 이해될 것이며, 다수의 목적들, 특징들 및 이점들이 당업자에게 명백하게 될 것이다.
도 1은 본 개시의 적어도 하나의 실시예에 따른 비동기식 메모리 프리차징을 실시하는 예시적인 처리 시스템을 예시하는 블록도.
도 2는 본 개시의 적어도 하나의 실시예에 따른 예시적인 비동기식 메모리 프리차징 시스템을 예시하는 블록도.
도 3은 본 개시의 적어도 하나의 실시예에 따른 예시적인 로컬 비트 라인 및 글로벌 비트 라인 프리차징 스킴을 예시하는 타이밍도.
도 4는 본 개시의 적어도 하나의 실시예에 따른 예시적인 메모리 구성요소를 예시하는 도면.
도 5는 본 개시의 적어도 하나의 실시예에 따라 도 4의 메모리 구성요소의 예시적인 구현을 예시하는 도면.
도 6은 본 개시의 적어도 하나의 실시예에 따라 도 5의 메모리 구성요소 구현의 예시적인 동작을 예시하는 타이밍도.
상이한 도면들에서 동일한 참조 부호들의 사용은 유사하거나 동일한 아이템들을 나타낸다.
본 개시의 일 양상에 따라, 방법은 제 1 어드레스 값에 기초하여 제 1 프리디코드 값을 결정하는 단계; 및 제 1 클록 신호에 응답하여 제 1 프리디코드 값을 래치하여 래치된 제 1 프리디코드 값을 제공하는 단계를 포함한다. 이 방법은 또 한 래치된 제 1 프리디코드 값에만 직접 응답하여 메모리 구성요소의 제 1 비트 라인의 프리차징을 종료시키는 단계를 포함한다.
본 개시의 다른 양상에 따라, 방법은 제 1 클록 신호의 제 1 페이즈 동안, 제 1 어드레스 값 및 제 2 어드레스 값에 기초하여 제 1 프리디코드 값 및 제 2 프리디코드 값을 결정하는 단계를 포함한다. 이 방법은 또한 제 1 클록 신호의 제 1 페이즈의 종료시의 제 1 에지 이벤트에 응답하여 제 1 프리디코드 값 및 제 2 프리디코드 값을 래치하여 래치된 제 1 프리디코드 값 및 래치된 제 2 프리디코드 값을 제공한다. 또한, 이 방법은 래치된 제 1 프리디코드 값에만 직접 응답하여 캐시의 태그 어레이의 제 1 세그먼트의 제 1 비트 라인의 프리차징을 종료하는 단계를 포함한다. 제 1 세그먼트는 래치된 제 1 프리디코드 값의 대응하는 비트의 어써션(assertion)에 응답하여 선택된다. 이 방법은 또한 제 2 클록 신호의 제 1 페이즈 동안 제 1 세그먼트의 제 1 워드 라인에서 제 1 태그 값을 결정하는 단계를 포함한다. 제 1 워드 라인은 래치된 제 2 프리디코드 값의 대응하는 비트의 어써션에 응답하여 선택된다. 또한, 이 방법은 제 2 클록 신호의 제 1 페이즈의 종료시에 제 2 에지 이벤트에 응답하여 제 1 태그 값을 래치하는 단계를 포함한다.
본 개시의 부가적인 양상에 따라, 집적 회로 디바이스는 제 1 프리디코드 값을 수신하기 위한 제 1 입력, 제 1 클록 신호를 수신하기 위한 제 2 입력, 제 1 클록 신호의 에지 이벤트에 응답하여 래치된 제 1 프리디코드 값을 제공하기 위한 출력을 가지는 제 1 래치를 포함한다. 집적 회로 디바이스는 또한 메모리 구성요소를 포함한다. 메모리 구성요소는 래치된 제 1 프리디코드 값 및 래치된 제 2 프리 디코드 값을 수신하기 위한 입력, 제 1 비트 라인 및 제 1 비트 라인에 결합된 복수의 워드 라인들을 포함한다. 집적 회로 디바이스는 또한 래치된 제 1 프리디코드 값의 대응하는 비트를 수신하기 위한 입력을 가지는 로직을 포함한다. 로직은 래치된 제 1 프리디코드 값의 대응하는 비트의 값에만 직접 응답하여 제 1 비트 라인를 프리차지하기 위한 것이다.
도 1 내지 6은 메모리 구성요소를 프리차지하는 예시적인 기술들을 도시한다. 베이스 어드레스 및 오프셋 값과 같은 어드레스 정보는 프리디코드 값들을 생성하는데 사용된다. 프리디코드 값들은 제 1 클록에 기초하여 래치된다. 그 후, 래치된 프리디코드 값들은 글로벌 비트 라인뿐만 아니라 클록 에지 이벤트(예를 들어, 상승 클록 에지)를 기다리지 않고 메모리 구성요소의 특정 로컬 비트 라인의 프리차징을 직접 종료하는데 이용되고 이에 의해 메모리 프리차징 요건들로 인한 메모리 액세스 처리의 타이밍 버블들(timing bubbles)을 감소 또는 제거한다.
본원에서 예시적인 기술들이 예시를 용이하게 하기 위해 처리 디바이스에서 사용하기 위한 데이터 캐시의 태그 어레이의 견지에서 기술되지만, 당업자는 본 개시의 범위에서 벗어남 없이, 임베딩된 메모리, 외부 메모리 등과 같은 다른 메모리 구성요소들에서 개시된 기술들을 구현할 수 있다.
도 1은 본 개시의 일 실시예에 따라 비트 라인 프리차징을 이용하는 예시적인 처리 시스템(100)을 예시한다. 처리 시스템(100)은 정보를 저장하기 위해 메모리를 이용하는 임의의 다양한 처리 시스템들을 나타낸다. 시스템(100)의 예시적인 구현들은 마이크로프로세서 또는 마이크로 제어기와 같은 집적 회로 디바이스, 개 인용 컴퓨터 마더보드와 같은 다중 칩 설계 등을 포함한다. 예시를 용이하게 하기 위해, 본원에서 처리 시스템(100)은 임베딩된 데이터 캐시를 가지는 집적 회로 디바이스의 견지에서 논의된다.
예시된 바와 같이, 처리 시스템(100)은 처리 코어(102), 어드레스 디코드 모듈(104), 하나 이상의 버스들을 통해 연결되는 레벨 1(L1) 데이터 캐시(106)를 포함한다. L1 데이터 캐시(106)는 태그 어레이(108) 및 데이터 어레이(110)를 포함한다. 동작에 있어, 처리 코어(102)는 명령들을 실행하는 동안 사용을 위한 저장된 데이터를 얻기 위해 L1 데이터 캐시(106)를 액세스한다. 액세스 처리의 일부로서, 처리 코어(102)는 프리디코딩을 위해 어드레스 디코드 모듈(104)에 캐시 액세스와 연관된 어드레스 정보(120)를 제공한다. 어드레스 정보(120)는 피연산자들(A 및 B)과 같은 2개 이상의 피연산자들을 포함한다. 일 실시예에서, 피연산자들(A 및 B)은 L1 데이터 캐시(106)를 액세스하는데 사용된 유효 어드레스를 산출하기 위해 메모리 관리 유닛(MMU)(도시되지 않음)에 의해 사용되는 오프셋 값 및 베이스 어드레스를 포함한다.
어드레스 정보(120)의 피연산자들(A 및 B)의 수신에 응답하여, 어드레스 디코드 모듈(104)은 프리디(A) 및 프리디(B)를 포함하는 2개 이상의 프리디코드 값들을 생성한다. 피연산자들(A 및 B)로부터 프리디(A) 및 프리디(B)에 대한 값들을 생성하는 예시적인 방법은 2005년 10월 25일 출원된 "고속 어드레스 디코더를 구비한 메모리 어레이용 시스템 및 방법(System and method for memory array with fast address decoder)"라 명칭된 미국 특허 출원 번호 제11/257,932호(대리인 문 서 번호 SC13805TC)에 기술되며, 그 전체는 본원에 참조문헌으로서 포함된다.
어드레스 디코드 모듈(104)은 프리디(A) 및 프리디(B) 값들은 태그 어레이(108)에 신호(122) 및 신호(124)로서 각각 제공한다. 태그 어레이(108)는 프리디(A) 및 프리디(B) 값들에 기초하여 워드 라인을 활성화시킴으로써 어드레스 정보(120)의 프리디코딩을 완료한다. 프리디(A) 및 프리디(B) 값들에 기초하여 유효 어드레스를 생성하는 방법은 앞서 언급한 미국 특허 출원 번호 제11/257,932호에 기술된다. 그 후, 태그 어레이(108)는 요청된 데이터가 데이터 어레이(110)에 저장되는지를 결정하도록 유효 어드레스와 연관된 태그 메모리 위치에 저장된 태그 데이터를 비교한다. 만약 그렇다면, 요청된 데이터는 L1 데이터 캐시(106)로부터 처리 코어(102)에 신호(126)로서 제공된다.
태그 어레이(108) 및 데이터 어레이(110)는 고속 감지(sensing)를 수행하며, 따라서 태그 어레이(108) 및 데이터 어레이(110)의 출력 드라이버들(도시되지 않음)에서 적절한 비트 값 검출을 위해 판독 액세스 동안 메모리 프리차징을 이용한다는 것을 이해할 것이다. 그러나, 일단 대응하는 비트 라인이 식별되면 클록 에지 또는 클록 페이즈 변경이 프리차징을 종료하는 트리거로서 역할하는 종래 기술과는 달리, 처리 시스템(100)은 일 실시예에서, 프리디(A) 및 프리디(B) 값들에 의해 식별된 대응하는 비트 라인의 프리차징을 비동기적으로 종료하도록(즉, 트리거로서 클록 에지 이벤트를 대기하지 않음) 프리디(A) 및 프리디(B)를 이용한다. 예시된 바와 같이, 태그 어레이(108)는 클록 신호(132)(클록 C1)를 수신하고, 어드레스 디코드 모듈(104)은 클록 신호(133)(클록 C2)를 수신하며, 여기서 클록 신호(133)는 일 실시예에서, 클록 신호(132)의 실질적으로 반전된 표현이다. 도 2를 참조하여 본원에서 보다 상세히 기술되는 바와 같이, 어드레스 디코드 모듈(104)은 프리디(A 및 B) 값들을 생성하도록 피연산자들(A 및 B)의 프리디코딩을 제어하고, 추가로 프리디(A) 및 프리디(B)의 래칭을 제어하도록 클록 신호(133)를 이용한다. 일단 래치되면, 태그 어레이(108)에서 대응하는 비트 라인을 프리차징하는 프리디 값들(A 및 B)은 프리디(A) 값 또는 프리디(B) 값 중 적어도 하나에 응답하여 직접 종료된다. 그 후, 태그 어레이(108)는 프리디(A) 및 프리디(B) 값들로부터 산술된 유효 어드레스에 의해 식별된 태그 값의 래칭을 제어하기 위해 클록 신호(132)를 사용한다. 따라서, 태그 어레이(108)의 프리차지의 종료를 트리거하기 위해 클록 신호(132)에 의존하기 보다는, 태그 어레이(108)는 프리디(A) 및 프리디(B) 값들이 래치되면 적절한 비트 라인들을 식별하고 프리차지 프로세스를 종료하도록 프리디(A 및 B) 값들을 이용할 수 있다. 클록 신호(132)에 대한 의존도를 감소시킴으로써, 태그 어레이(108)는 적절한 비트 라인들을 보다 빨리 액세스할 수 있고, 이에 따라 종래의 동기식 프리차징 기술들에 비해 대응하는 태그 데이터를 보다 빨리 이용가능하게 할 수 있다.
도 2를 참조하여, 처리 시스템(100)에 의해 이용되는 비동기식 프리차징 시스템이 본 개시의 적어도 하나의 실시예에 따라 보다 상세히 예시된다. 도시된 예에서, 어드레스 디코드 모듈(104)은 디코드 모듈(206), 비트 셀 어레이(208) 및 래 치(210)를 포함한다. 디코드 모듈(202)은 피연산자(A)(신호 212) 및 피연산자(B)(신호 214)를 각각 수신하기 위한 입력 및 클록 신호(133)(클록 C2)를 수신하기 위한 입력을 가진다. 디코드 모듈(202)은 또한 피연산자(A 및 B) 값들로부터 디코드 모듈(202)에 의해 생성된 프리디(A 및 B) 값들(216)을 제공하기 위한 출력 및 글로벌 프로차지 제어 신호(218)를 제공하기 위한 출력을 가진다. 글로벌 프로차지 제어 신호(218)는 여기에 기술된 바와 같이 태그 어레이(108)의 글로벌 비트 라인의 프리차징을 제어하도록 역할한다. 래치(204)는 피연산자(A 및 B) 값들을 수신하기 위한 래치 입력, 글로벌 프로차지 제어 신호(218)를 수신하기 위한 래치 입력, 클록 신호(133)를 수신하기 위한 제어 입력, 래치된 프리디(A 및 B) 값들(신호 226) 및 클록 신호(133)에 응답하여 래치된 글로벌 프로차지 제어 신호(228)를 제공하기 위한 출력들을 포함한다. 래치(204)는 동적 래치, 정적 래치, 치터 래치 등을 포함할 수 있다.
태그 디코드 모듈(206)은 프리디(A) 및 프리디(B) 값들(신호 226)을 수신하기 위한 입력, 글로벌 프로차지 제어 신호(228)를 수신하기 위한 입력, 프리디(A) 및 프리디(B) 값들로부터 결정된 어드레스 값에 대응하는 판독 워드 라인(RWL) 식별자를 제공하기 위한 출력을 포함하다. 비트 셀 어레이(208)는 RWL 식별자를 수신하기 위한 입력, 복수의 판독 워드 라인들에 대응하는 복수의 비트 셀들의 로우(row)들, 및 입력에서 수신된 RWL 식별자에 대응하는 비트 셀들의 로우에 저장된 태그 값(신호 230)을 제공하기 위한 출력을 포함한다. 래치(210)는 태그 값을 수 신하기 위한 래치 입력, 클록 신호(132)를 수신하기 위한 제어 입력, 및 클록 신호(132)에 응답하여 래치된 태그 값(신호 232)을 제공하기 위한 출력을 포함한다.
도 2에서 예시하는 것처럼, 프리디(A 및 B) 값들을 생성하기 위한 디코드 모듈(202)의 동작은, 래치(204)에 의한 프리디(A 및 B) 값들의 래치시에 클록 신호(133)에 의해 제어된다. 그러나, 역시 도시된 바와 같이, 래치된 비트 셀 어레이(208)의 프리차징은 프리차지 트리거로서 역할하기 위한 클록 신호에 의존하지 않고 래치된 프리디(A 및 B) 값들 및 글로벌 프로차지 제어 신호(228)에만 직접 응답한다.
도 3을 참조하여, 도 2의 프리차징 시스템의 예시적인 동작을 예시하는 타이밍도(300)가 본 개시의 적어도 하나의 실시예에 따라 예시된다. 타이밍도(300)는 클록 신호(132) 및 클록 신호(133)를 나타내는 클록 신호(302), 일련의 캐시 액세스들에 대한 프리디(A 및 B) 값들의 생성을 나타내는 프리디코드 신호(304) 및 프리디(A) 및 프리디(B) 값들에 응답하여 태그 값의 결정을 나타내는 태그 아웃 신호(306)를 포함한다.
클록 신호(133)가 하이(high)이고, 클록 신호(132)가 로우(low)인 클록 페이즈(310) 동안 예시된 바와 같이, 비트 라인들의 프리차징은 시간(t0)에서 시작하고, 디코드 모듈(202)(도 2)은 기간(320)에서 프리디(A) 및 프리디(B) 값들을 생성한다. 래치(204)(도 2)는 클록 페이즈(310)의 기간(321)에서 프리디(A) 및 프리디(B) 값들을 래치한다. 래치된 프리디(A 및 B) 값들은 클록 페이즈(310)의 말단 에서 에지 이벤트 이전의 기간(321)의 시간(t1)에 태그 디코드 모듈(206)(도 2)에 이용가능하게 된다. 래치(204)에 의한 프리디(A) 및 프리디(B) 값들의 출력에 응답하여, 비트 셀 어레이(208)(도 2)는 기간(322)에서 프리디(A 및 B) 값들 중 적어도 하나에 의해 식별된 하나 이상의 비트 라인들의 프리차징을 종료한다. 기간(322)에서, 태그 디코드 모듈(206)은 비트 셀 어레이(208)의 대응하는 저장 위치를 식별하는 유효 어드레스를 결정하기를 계속하고, 일단 식별되면, 식별된 저장 위치에 저장된 태그 값이 래치(210)(도 2)에 출력된다. 기간(323)의 시간(t3)에서, 래치(210)는 클록 페이즈들(311 및 312) 사이의 에지 이벤트에 응답하여 태그 값을 래치하고, 출력에 래치된 태그 값을 제공하며, 여기서 래치된 태그 값은 데이터 어레이(110)(도 2)의 대응하는 저장 위치가 요청된 데이터를 저장하는지를 결정하는데 사용된다. 따라서, 종래의 프리차징 스킴들에서와 같이 시간(t2)에서 에지 이벤트를 기다리기 보단, 태그 디코드 모듈(206)은 래치된 값들이 시간(t1)에서 이용가능하자 마자 프리차징을 중지하고, 이에 의해 래치된 프리디(A 및 B) 값들이 이용 가능하게 될 때(시간 t1)와 에지 이벤트가 일어날 때(시간 t2) 사이의 시간 렉(334)을 감소 또는 제거한다.
도 4 및 5를 참조하여, 태그 어레이(108)의 예시적인 구현이 본 개시의 적어도 하나의 실시예에 따라 예시된다. 도 4에 예시된 바와 같이, 태그 어레이(108)는 복수의 메모리 블록들(402)로 구획될 수 있으며, 여기서 각각의 메모리 블록(402)은 태그 디코드 모듈(404) 및 비트 셀 모듈(406)을 포함한다. 각각의 태그 디코드 모듈(404)은 대응하는 프리디코드 비트 프리디(A)[x] 및 대응하는 복수의 판독 워드 라인들(RWL들)이 제어되는 프리디(B)[0:n-1]로부터의 n 비트 값들을 수신한다. 도 4의 견지에서 예시를 위해, 프리디(A 및 B) 값들은 8-비트 값들(프리디(A)[0:7] 및 프리디(B)[0:7])이며, 여기서 제 1 메모리 블록(402)은 프리디(A)[0] 및 프리디(B)[0:7]을 수신하여 RWL들(0-7)을 제어하고, 제 2 메모리 블록(402)은 프리디(A)[1] 및 프리디(B)[0:7]을 제어하여 RWL들(8-15)을 제어하는 등과 같다. 태그 어레이(108)는 또한 복수의 프리차지 모듈들(408)을 포함하며, 여기서 각각의 프리차지 모듈(408)은 프리디(A) 값으로부터 대응하는 비트 값을 수신한다. 예시를 위해, 제 1 프리차지 모듈(408)은 프리디(A)[0]를 수신하고, 제 2 프리차지 모듈(410)은 프리디(A)[1]을 수신하는 등과 같다.
예시된 예에서, 프리디(A 및 B) 값들 각각은 하나의 핫 값들(hot values)이어서 각 값의 단지 하나의 비트 위치만이 어써트된다. 메모리 블록(402)들 각각이 프리디(A) 값의 상이한 비트를 수신하기 때문에, 프리디(A) 값의 어써트된 비트는 판독 동작을 위해 액세스되는 대응하는 메모리 블록(402)을 식별한다. 유사한 방식으로, 하나의 핫 프리디(B) 값의 다수의 비트 값들은 식별된 메모리 블록(402)의 판독 워드 라인이 어써트되는지를 결정하기 위해 이용된다. 예시를 위해, 프리디(A)[0:7]이 x01000000의 값(즉, 프리디(A)[1]이 어써트됨)을 가진다고 가정하며, 여기서 제 2 메모리 블록(402)은 그 입력에서 프리디(A)[1]을 수신한다. 또한, 프리디(B)[0:7]이 x00000100의 값(즉, 프리디(B)[5]가 어써트됨)을 가진다고 가정한다. 이 예에서, 제 2 메모리 블록(402)의 태그 디코드 모듈(404)은 어써트되는 프 리디(A)[1]로 인해 트리거되기 때문에, 태그 디코드 모듈(404)은 활성화되고, 이에 응답하여 어써트된 프리디(B)[5] 비트 위치에 대응하는 RWL 5를 어써트한다.
메모리 블록 및 판독 공작과 연관된 판독 워드 라인을 식별하는 것 외에, 프리디(A) 값은 또한 적절한 비트 라인의 프리차징의 종료를 직접 트리거하도록 역할한다. 프리디(A) 값이 하나의 핫 값이기 때문에, 프리차지 모듈들(408) 중 하나만이 어써트된 값을 수신한다. 따라서, 프리차지 모듈들(408) 각각은 프리디(A) 값의 대응하는 비트 값의 어써션에 응답하여 대응하는 메모리 블록의 로컬 비트 라인의 프리차징을 중지하도록 구성된다. 예시를 위해, 프리디(A)[0:7]가 x10000000의 값(즉, 프리디(A)[0] 비트 값이 어써트됨)을 가진다고 가정하고, 여기서 제 1 메모리 블록(402) 및 제 1 프리차지 모듈(408)은 그 입력에서 프리디(A)[0]을 수신한다. 이 예에서, 제 1 프리차지 모듈(408)은 어써트된 프리디(A)[0] 비트 값의 수신에 응답하여 제 1 메모리 블록(402)의 로컬 비트 라인의 프리차징을 중지해야 한다.
도 5는 도 4의 구현을 보다 상세히 예시한다. 예시된 예에서, 메모리 블록(402)의 각각의 비트 셀 모듈(406)은 복수의 비트 셀들(502)의 로우들을 포함한다. 비트 셀들(502)의 각각의 로우는 메모리 블록(402)의 대응하는 판독 워드 라인(예를 들어, RWL 0)에 연결된다. 또한, 비트 셀 모듈(402)의 비트 셀(502)의 각 칼럼(column)은 대응하는 로컬 비트 라인(504)에 연결된다. 그 후, 각 로컬 비트 라인(504)은 대응하는 글로벌 비트 라인(506)에 연결된다. 각 글로벌 비트 라인(506)은 글로벌 비트 라인(506)을 통해 전달된 전압 또는 전류에 기초하여 저장 된 비트 값을 결정하는 출력 드라이버(570)에 연결된다. 예시된 예에서, 출력 드라이버(570)는 글로벌 비트 라인(506)에 결합된 제 1 전류 전달 전극 및 기준 전압(예를 들어, Vcc)에 결합된 제 2 전류 전달 전극 및 출력 드라이버(570)의 출력(DOUT)에 결합된 제어 전극을 가지는 트랜지스터(572); 및 글로벌 비트 라인(506)에 결합된 입력 및 출력 드라이버(570)의 출력(dout)에 결합된 출력을 가지는 인버터(574)를 포함한다.
예시된 예에서, 각각의 비트 셀(502)은 기록 워드 라인(WWL)(512), 판독 워드 라인(RWL)(510), 기록 비트 라인들(514(Wb1) 및 516(Wb1')) 및 대응하는 로컬 비트 라인(504)에 연결된 8 트랜지스터(8T) 비트 셀을 포함한다. 따라서, 비트 셀(502)은 기록 워드 라인(512)에 결합된 제어 전극, 기록 비트 라인(514)에 결합된 제 1 전류 전달 전극, 노드(521)에 결합된 제 2 전류 전달 전극을 가지는 트랜지스터(520); 기록 워드 라인(512)에 결합된 제어 전극, 기록 비트 라인(514)에 결합된 제 1 전류 전달 전극, 노드(523)에 결합된 제 2 전류 전달 전극을 가지는 트랜지스터(522); 노드(521)에 결합된 입력 및 노드(523)에 결합된 출력을 가지는 인버터(524); 노드(523)에 결합된 입력 및 노드(521)에 결합된 출력을 가지는 인버터(526); 기록 워드 라인(510)에 결합된 제어 전극, 노드(529)에 결합된 제 1 전류 전달 전극 및 로컬 비트 라인(504)에 결합된 제 2 전류 전달 전극을 가지는 트랜지스터(528); 및 노드(523)에 결합된 제어 전극, 노드(529)에 결합된 제 1 전류 전달 전극 및 기준 전압(예를 들어, 접지)에 결합된 제 2 전류 전달 전극을 가지는 트랜 지스터(530)를 포함한다.
도 5에 예시된 바와 같이, 태그 디코드 모듈(404)은 조합 로직으로서 구현될 수 있으며, 여기서 각 비트 쌍(프리디(A)[x], 프리디(B)[n])은 대응하는 NAND 게이트(542)에 대한 입력이고, NAND 게이트의 출력은 차후에 대응하는 판독 워드 라인을 어써트 및 디어써트하는데 사용되는 인버터에 대한 입력이다. 예시를 위해, 제 1 메모리 블록(404)은 값들(프리디(A)[0] 및 프리디[0:7])을 수신하고, 여기서 프리디(A)[0] 및 프리디[0]는 NAND 게이트(542)에 대한 입력이고 NAND 게이트(542)의 출력은 인버터(544)에 제공되며, 이는 차후에 판독 워드 라인(510)(RWL 0)을 제어한다. 따라서, 비트 값들(프리디(A)[0] 및 프리디(B)[0])이 하나의 핫 프리디(A 및 B) 값들에 대해 어써트되면, 인버터(544)의 출력이 어써트될 것이고, 이에 의해 판독 워드 라인(510)을 어써트할 것이다. 마찬가지로, 비트 값들(프리디(A)[0] 및 프리디(B)[0])가 어써트되지 않으면, 인버터(544)의 출력이 어써트되지 않을 것이고, 따라서, 판독 워드 라인(510)이 어써트되지 않을 것이다. 또한, 특정 상황에서, 판독 인에이블 신호는 판독 액세스들을 제어하는데 이용될 수 있다. 따라서, NAND 게이트(542)는 판독 인에이블 신호를 수신하기 위한 제 3 입력을 더 포함할 수 있어서, 판독 인에이블 신호가 어써트되면 NAND 게이트의 출력이 무력화(negate)된다.
도 5에 또한 예시된 바와 같이, 프리차지 모듈들(408)은 조합 로직으로서 구현될 수도 있다. 도시된 예에서, 각 프리차지 모듈(408)은 프리디(A) 값의 대응하는 비트 값을 수신하기 위한 입력 및 출력을 가지는 인버터(546); 인버터(546)의 출력에 결합된 입력 및 출력을 가지는 인버터(548); 인버터(548)의 출력에 결합된 제어 전극, 기준 전압(예를 들어, Vcc)에 결합된 제 1 전류 전달 전극, 로컬 비트 라인(504)에 결합된 제 2 전류 전달 전극을 가지는 p-형 트랜지스터(560); 로컬 비트 라인(504)에 결합된 입력 및 출력을 가지는 인버터(562); 기준 전압(예를 들어, Vcc)에 결합된 제 1 전류 전달 전극, 인버터(562)의 입력에 결합된 제 2 전류 전달 전극 및 인버터(562)의 출력에 결합된 제어 전극을 가지는 키퍼 트랜지스터(561); 및 인버터(562)의 출력에 결합된 제어 전극, 기준 전압(예를 들어, 접지)에 결합된 제 1 전류 전달 전극 및 글로벌 비트 라인(506)에 결합된 제 2 전류 전달 전극을 가지는 트랜지스터(564)를 포함한다. 따라서, 트랜지스터(560)는 프리디(A) 값의 대응하는 비트 값의 어써션에만 직접 응답하여, 전류 전달 전극들 사이의 전류 흐름을 중지시키고, 그에 의해 로컬 비트 라인(504)이 비트 셀(502)에 저장된 값을 전달하게 한다. 프리차지 모듈(408)은 메모리 블록(502)의 다른 로컬 비트 라인들에 대해 동일한 구성을 포함한다는 것을 이해할 것이다.
액세스되는 메모리 블록(402)의 로컬 비트 라인들의 프리차징을 비동기식으로 종료시키는 것 외에, 글로벌 프리차지 모듈(560)은 글로벌 프리차지 제어 신호(218)(도 2)의 어써션에 응답하여 태그 어레이(108)의 글로벌 비트 라인들(506)의 프리차징을 비동기식으로 종료시키는데 사용된다. 일 실시예에서, 프리차지 제어 신호(218)는 프리디(A) 비트 위치들 중 임의의 것이 어써트될 때마다(즉, 프리디(A) 값이 제로가 아님때마다) 어써트된다. 따라서, 글로벌 프리차지 제어 신호(218)는 예를 들어, 프리디(A) 값의 비트 위치들 각각에 대한 입력을 가지는 OR 게이트(또는 OR 게이트들의 계층)의 출력으로서 생성될 수 있다. 예시된 예에서, 글로벌 프리차지 모듈(560)은 조합 로직으로서 구현되며, 클로벌 프리차지 신호(218)를 수신하기 위한 입력 및 출력을 가지는 인버터(552); 인버터(552)의 출력에 결합된 입력 및 출력을 가지는 인버터(554); 및 인버터(554)의 출력에 결합된 제어 전극, 기준 전압(예를 들어, Vcc)에 결합된 제 1 전류 전달 전극 및 글로벌 비트 라인(506)에 결합된 제 2 전류 전달 전극을 가지는 p-형 트랜지스터(556)를 포함한다. 인버터들(552 및 554)은 대응하는 판독 워드 라인을 어써션하는데 사용하기 위해 NAND 게이트(542)와 인버터(544)에 의해 도입된 지연을 정합시키도록 역할한다는 것을 이해할 것이다. 따라서, 글로벌 프리차지 제어 신호(218)가 어써트될 때, 트랜지스터(556)는 전류 전달 전극들사이의 전류의 흐름을 지연시키고, 이에 의해 글로벌 비트 라인(506)이 로컬 비트 라인(504)상에 값을 전달하게 한다.
도 6을 참조하여, 도 4 및 5의 구현의 예시적인 동작을 예시하는 타이밍도(600)가 본 개시의 적어도 하나의 실시예에 따라 예시된다. 타이밍도(600)는 클록 신호들(132 및 133)(도 1)을 대표하는 신호(601), 프리디(A) 및 프리디(B) 값들의 어써션을 대표하는 신호(602), 메모리 블록의 로컬 비트 라인들의 프리차징을 대표하는 신호(604)(액티브 로우), 메모리 블록의 글로벌 비트 라인들의 프리차징을 대표하는 신호(606)(액티브 로우), 메모리 블록의 판독 워드 라인의 어써션을 대표하는 신호(608), 대응하는 로컬 비트 라인들로의 비트 셀들의 로우의 값들의 출력을 대표하는 신호(610), 및 글로벌 비트 라인들의 센스 증폭(sense amplification)으로부터 유래하는 태그 값의 출력을 대표하는 신호(614)를 포함한 다.
시간(t0)(시간 (620))에서, 클록 신호(신호 (601))의 에지 이벤트(예를 들어, 상승 에지)는 프리디(A) 및 프리디(B) 값들의 생성을 인에이블한다. 시간(t1)(시간 (621)) 이전에, 로컬 및 글로벌 비트 라인들이 프리차지된다. 시간(t1)(시간 (621))에서, 프리디(A) 및 프리디(B) 값들이 래치되고, 이에 응답하여 프리디(A) 값에 의해 식별된 메모리 블록의 로컬 비트 라인 및 글로벌 비트 라인의 프리차징이 시간(t2)(시간 (622))에서 비동기식으로 종료되고, 프리디(A) 값에 의해 식별된 대응하는 판독 워드 라인이 어써트된다. 시간(t3)(시간 (623))에서, 어써트된 판독 워드 라인에 대응하는 로우를 따르는 비트 셀들 각각의 값들이 대응하는 프리차지된 비트 라인에 전달되고, 시간(t4)(시간 (624))에서, 로컬 비트 라인들상의 값들은 대응하는 클로벌 비트 라인들에 전달되어 출력으로서 제공된다.
시간(t5)(시간 (625))에서, 프리디(A) 및 프리디(B) 값들은 로우 또는 어써트가 해제되고, 이에 응답하여 로컬 및 글로벌 비트 라인들에 대한 프리차징 처리가 시간(t6)(시간 (626))에서 개시된다. 그 후, 로컬 비트 라인들 및 글로벌 비트 라인들은 시간(t7)(시간 (627))에서 프리차지 되고, 결과적으로, 태그 어레이(108)의 출력은 디어써트 또는 로우가 된다.
본 개시의 다른 실시예들, 사용들 및 이점들은 여기서 개시된 개시의 명세서 및 실시를 고려하면 당업자에게 명백할 것이다. 명세서 및 도면들은 단지 예로서만 고려되어야 하고, 따라서 본 개시의 범위는 다음의 청구범위 또는 그 등가물들에 의해서만 제한되도록 의도된다.

Claims (20)

  1. 제 1 어드레스 값에 기초하여 제 1 프리디코드 값(a first predecode value)을 결정하는 단계;
    래치된 제 1 프리디코드 값을 제공하도록 제 1 클록 신호에 응답하여 상기 제 1 프리디코드 값을 래치(latch)하는 단계; 및
    상기 래치된 제 1 프리디코드 값에만 직접 응답하여 메모리 구성요소의 제 1 비트 라인의 프리차징(precharging)을 종료시키는 단계를 포함하는 방법.
  2. 제 1 클록 신호의 제 1 페이즈(phase) 동안, 제 1 어드레스 값 및 제 2 어드레스 값에 기초하여 제 1 프리디코드 값 및 제 2 프리디코드 값을 결정하는 단계;
    래치된 제 1 프리디코드 값 및 래치된 제 2 프리디코드 값을 제공하기 위해 상기 제 1 클록 신호의 제 1 페이즈의 종료시의 제 1 에지 이벤트에 응답하여 제 1 프리디코드 값 및 제 2 프리디코드 값을 래치하는 단계;
    상기 래치된 제 1 프리디코드 값에만 직접 응답하여 캐시의 태그 어레이의 제 1 세그먼트의 제 1 비트라인의 프리차징을 종료하는 단계로서, 상기 제 1 세그먼트는 상기 래치된 제 1 프리디코드 값의 대응하는 비트의 어써션(assertion)에 응답하여 선택되는, 상기 프리차징을 종료하는 단계;
    제 2 클록 신호의 제 1 페이즈 동안 상기 제 1 세그먼트의 제 1 워드 라인에서 제 1 태그 값을 결정하는 단계로서, 상기 제 1 워드 라인은 상기 래치된 제 2 프리디코드 값의 대응하는 비트의 어써션에 응답하여 선택되는, 상기 제 1 태그 값을 결정하는 단계; 및
    상기 제 2 클록 신호의 제 1 페이즈의 종료시의 제 2 에지 이벤트에 응답하여 상기 제 1 태그 값을 래치하는 단계를 포함하는 방법.
  3. 집적 회로 디바이스에 있어서,
    제 1 프리디코드 값 및 제 2 프리디코드 값을 수신하기 위한 제 1 입력, 제 1 클록 신호를 수신하기 위한 제 2 입력, 및 상기 제 1 클록 신호의 에지 이벤트에 응답하여 래치된 제 1 프리디코드 값 및 래치된 제 2 프리디코드 값을 제공하기 위한 출력을 가지는 제 1 래치;
    메모리 구성요소로서:
    상기 래치된 제 1 프리디코드 값 및 상기 래치된 제 2 프리디코드 값을 수신하기 위한 입력;
    제 1 비트 라인;
    상기 제 1 비트 라인에 결합된 복수의 워드 라인들로서, 각각의 워드 라인은 상기 래치된 제 2 프리디코드 값의 대응하는 비트와 연관되는, 상기 복수의 워드 라인들을 포함하는, 상기 메모리 구성요소; 및
    상기 래치된 제 1 프리디코드 값의 대응하는 비트를 수신하기 위한 입력을 가지는 로직으로서, 상기 로직은 상기 래치된 제 1 프리디코드 값의 대응하는 비트의 값에만 직접 응답하여 상기 제 1 비트 라인의 프리차징을 종료시키는, 상기 로직을 포함하는, 집적 회로 디바이스.
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