KR100598114B1 - 페이지 모드 동작을 수행하는 반도체 메모리 장치 - Google Patents

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KR100598114B1 KR1020050006838A KR20050006838A KR100598114B1 KR 100598114 B1 KR100598114 B1 KR 100598114B1 KR 1020050006838 A KR1020050006838 A KR 1020050006838A KR 20050006838 A KR20050006838 A KR 20050006838A KR 100598114 B1 KR100598114 B1 KR 100598114B1
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김소회
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Abstract

본 발명은 페이지 모드 동작을 수행하는 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 제 1 및 제 2 어드레스 천이 검출기, 그리고 어드레스 컨트롤러를 포함한다. 상기 제 1 어드레스 천이 검출기는 시작 어드레스의 천이를 검출하고 제 1 클럭신호를 발생한다. 상기 제 2 어드레스 천이 검출기는 상기 제 1 클럭신호가 발생된 다음에, 상기 시작 어드레스의 하위비트의 천이를 검출하고 제 2 클럭신호를 발생한다. 그리고 상기 어드레스 컨트롤러는 상기 제 2 클럭신호의 천이에 응답하여 상기 시작 어드레스를 순차적으로 증가시키고, 상기 제 2 클럭신호의 천이에 응답하여 상기 시작 어드레스 및 상기 증가된 어드레스에 의해 선택된 메모리 셀들을 순차적으로 액세스한다. 본 발명에 의하면, 페이지 모드 동작 시에 페이지 어드레스를 모두 인가하지 않고, 하위비트 어드레스만 천이하여 페이지 단위의 데이터를 순차적으로 출력하거나 입력할 수 있다.

Description

페이지 모드 동작을 수행하는 반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE EXECUTING PAGE MODE OPERATION}
도 1은 종래 기술에 따른 페이지 모드 동작을 보여주는 타이밍도이다.
도 2는 본 발명의 바람직한 실시예에 따른 페이지 모드 동작을 수행하는 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 페이지 모드 읽기 동작을 보여주는 타이밍도이다.
도 4는 도 2에 도시된 반도체 메모리 장치의 페이지 모드 쓰기 동작을 보여주는 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
200 : 반도체 메모리 장치 210 : 셀 어레이
220 : 어드레스 버퍼 230 : 제 1 어드레스 천이 검출기
240 : 제 2 어드레스 천이 검출기 250 : 내부 클럭 발생기
260 : 로직회로 270 : 어드레스 컨트롤러
280 : 데이터 입출력 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 페이지 모드 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 낸드 플래시 메모리 장치(NAND flash memory device)와 노아 플래시 메모리 장치(NOR flash memory device) 등으로 구분된다.
반도체 메모리 장치는 액세스 시간을 단축하기 위해 페이지 모드(page mode) 동작을 사용한다. 도 1은 종래의 페이지 모드 읽기 동작을 보여주는 타이밍이다. 도 1에 도시된 페이지 모드 읽기 동작의 타이밍도는 대한민국 특허공보(출원번호;10-1992-18440)에 게시되어 있다.
반도체 메모리 장치의 메모리 셀을 선택하기 위해서 외부에서 시작 어드레스(start address)(예를 들면, Ax[15:0])가 입력된다. 페이지 모드 동작에서 시작 어 드레스는 노말 어드레스(normal address)(예를 들면, Ax[15:3]) 및 페이지 어드레스(page address)(예를 들면, Ax[2:0])로 구분된다.
페이지 어드레스는 페이지 모드 동작을 수행하기 위해 입력되는 어드레스이다. 페이지 어드레스가 바뀔 때마다 동일 페이지 내의 데이터가 출력된다. 도 1에서는, 페이지 길이(page length)가 8워드(word)이고, 비트수가 3인 페이지 어드레스(Ax[2:0])의 경우를 예로 들고 있다. 출력 인에이블 신호(Output Enable; nOE)는 페이지 모드 읽기 동작 시에 데이터의 출력을 제어하는 외부 입력신호이다.
종래 기술에 따른 페이지 모드 동작을 수행하는 반도체 메모리 장치는 노말 어드레스의 천이를 검출하는 어드레스 천이 검출기(Normal Address Transition Detector; NATD)와 페이지 어드레스의 천이를 검출하는 어드레스 천이 검출기(Page Address Transition Detector; PATD)를 구비한다. 어드레스 천이 검출기는 노말 어드레스 또는 페이지 어드레스가 천이될 때 펄스를 발생시킨다. 종래 기술에 따른 반도체 메모리 장치는 어드레스 천이 검출기에서 발생된 펄스를 이용하여 데이터 출력을 위한 클럭신호를 만들어 낸다.
그러나 종래 기술에 따른 반도체 메모리 장치는 페이지 모드 동작 시 모든 페이지 어드레스의 변화를 검출해야 하는 문제점이 있다. 예를 들어, 페이지 어드레스가 Ax[2:0]라고 할 때, 3비트의 페이지 어드레스를 모두 인가하지 않고 그것의 변화를 검출해야 한다. 이것은 고속 동작을 요하는 페이지 모드 동작에 있어서, 시간을 낭비하는 요인이 된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 페이지 어드레스를 모두 인가하지지 않고, 하위비트의 어드레스만 천이하여 페이지 모드 동작을 수행할 수 있는 반도체 메모리 장치 및 방법을 제공하는데 있다.
본 발명에 따른 페이지 모드 동작을 수행하는 반도체 메모리 장치는 제 1 및 제 2 어드레스 천이 검출기, 그리고 어드레스 컨트롤러를 포함한다. 상기 제 1 어드레스 천이 검출기는 시작 어드레스의 천이를 검출하고 제 1 클럭신호를 발생한다. 상기 제 2 어드레스 천이 검출기는 상기 제 1 클럭신호가 발생된 다음에, 상기 시작 어드레스의 하위비트의 천이를 검출하고 제 2 클럭신호를 발생한다. 그리고 상기 어드레스 컨트롤러는 상기 제 2 클럭신호의 천이에 응답하여 상기 시작 어드레스를 순차적으로 증가하고, 상기 제 2 클럭신호의 천이에 응답하여 상기 시작 어드레스 및 상기 증가된 어드레스에 의해 선택된 메모리 셀들을 순차적으로 액세스한다.
실시예로서, 상기 하위비트는 최하위비트인 것을 특징으로 한다.
다른 실시예로서, 상기 페이지 모드 동작은 페이지 모드 읽기 동작인 것을 특징으로 한다. 이때, 상기 반도체 메모리 장치는 상기 제 2 클럭신호의 천이에 응답하여 상기 액세스된 메모리 셀들에 저장된 데이터를 읽어내는 데이터 출력 회로를 더 포함한다.
또 다른 실시예로서, 상기 페이지 모드 동작은 페이지 모드 쓰기 동작인 것을 특징으로 한다. 이때, 상기 반도체 메모리 장치는 상기 제 2 클럭신호의 천이에 응답하여 상기 액세스된 메모리 셀들에 데이터를 저장하는 데이터 입력 회로를 더 포함한다.
본 발명에 따른 페이지 모드 동작을 수행하는 반도체 메모리 장치의 다른 일면은 제 1 및 제 2 어드레스 천이 검출기, 내부 클럭 발생기, 그리고 어드레스 컨트롤러를 포함한다. 상기 제 1 어드레스 천이 검출기는 시작 어드레스의 천이를 검출하고 제 1 클럭신호를 발생한다. 상기 제 2 어드레스 천이 검출기는 상기 제 1 클럭신호가 발생된 다음에, 상기 시작 어드레스의 하위비트의 천이를 검출하고 제 2 클럭신호를 발생한다. 상기 내부 클럭 발생기는 상기 제 2 클럭신호가 발생되기 전에, 내부적으로 제 3 클럭신호를 발생한다. 그리고 상기 어드레스 컨트롤러는 상기 제 2 및 제 3 클럭신호의 천이에 응답하여 상기 시작 어드레스를 순차적으로 증가하고, 상기 제 2 및 제 3 클럭신호의 천이에 응답하여 상기 시작 어드레스 및 상기 증가된 어드레스에 의해 선택된 메모리 셀들을 순차적으로 액세스한다.
실시예로서, 상기 하위비트는 최하위비트인 것을 특징으로 한다.
다른 실시예로서, 상기 페이지 모드 동작은 페이지 모드 읽기 동작인 것을 특징으로 한다. 이때, 상기 반도체 메모리 장치는 상기 제 2 및 제 3 클럭신호의 천이에 응답하여, 상기 액세스된 메모리 셀들에 저장된 데이터를 읽어내는 데이터 출력 회로를 더 포함한다.
또 다른 실시예로서, 상기 페이지 모드 동작은 페이지 모드 쓰기 동작인 것을 특징으로 한다. 이때 상기 반도체 메모리 장치는 상기 제 2 및 제 3 클럭신호의 천이에 응답하여, 상기 액세스된 메모리 셀들에 데이터를 저장하는 데이터 입력 회 로를 더 포함한다.
한편, 본 발명에 따른 반도체 메모리 장치의 페이지 모드 동작을 수행하는 방법은, a) 시작 어드레스의 천이를 검출하고 제 1 클럭신호를 발생하는 단계; b) 상기 제 1 클럭신호가 발생된 다음에, 상기 시작 어드레스의 하위비트의 천이를 검출하고 제 2 클럭신호를 발생하는 단계; 및 c) 상기 제 2 클럭신호의 천이에 동기되어, 상기 시작 어드레스를 순차적으로 증가하고, 상기 시작 어드레스 및 상기 증가된 어드레스에 의해 선택된 메모리 셀을 순차적으로 액세스하는 단계를 포함한다.
실시예로서, 본 발명에 따른 반도체 메모리 장치의 페이지 모드 동작을 수행하는 방법은, d) 상기 제 1 클럭신호가 발생되고 상기 제 2 클럭신호가 발생되기 전에, 내부적으로 제 3 클럭신호를 발생하는 단계를 더 포함하는 것을 특징으로 한다. 여기에서, 상기 d) 단계는, d1) 상기 제 3 클럭신호의 제 1 천이에 동기되어, 상기 시작 어드레스에 의해 선택된 메모리 셀을 액세스하고, 상기 시작 어드레스를 증가시키는 단계; 및 d2) 상기 제 3 클럭신호의 제 2 천이에 동기되어, 상기 증가된 어드레스에 의해 선택된 메모리 셀을 액세스하고, 상기 증가된 어드레스를 다시 증가시키는 단계를 포함하는 것을 특징으로 한다. 상기 d2) 단계에서, 상기 제 3 클럭신호의 제 2 천이에 동기되어, 상기 시작 어드레스에 의해 선택된 메모리 셀에 저장된 데이터가 출력된다.
여기에서, 상기 b) 단계는, b1) 상기 제 2 클럭신호 제 1 천이에 동기되어, 상기 d) 단계에서 증가된 어드레스에 의해 선택된 메모리 셀을 액세스하는 단계; 및 b2) 상기 제 2 클럭신호 제 1 천이에 동기되어, 상기 d) 단계에서 증가된 어드레스를 다시 증가시키는 단계를 포함한다. 이때, 상기 b) 단계는, b3) 상기 제 2 클럭신호의 제 2 천이에 동기되어, 상기 d) 단계에서 증가된 어드레스에 의해 선택된 메모리 셀에 저장된 데이터가 출력되는 단계를 포함한다. 또는 상기 b) 단계는, b3) 상기 제 3 클럭신호의 제 2 천이에 동기되어, 상기 d) 단계에서 증가된 시작 어드레스에 의해 선택된 메모리 셀에 데이터가 저장되는 단계를 포함한다.
다른 실시예로서, 상기 하위비트는 최하위비트인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 페이지 모드 동작을 수행하는 반도체 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 상기 반도체 메모리 장치(200)는 셀 어레이(210), 어드레스 버퍼(220), 제 1 어드레스 천이 검출기(230), 제 2 어드레스 천이 검출기(240), 내부 클럭 발생기(250), 로직회로(260), 어드레스 컨트롤러(270), 그리고 데이터 입출력 회로(280)를 포함한다.
상기 셀 어레이(210)는 데이터를 저장하는 복수개의 메모리 셀들(도시되지 않음)로 구성된다. 상기 복수개의 메모리 셀들은 상기 어드레스 컨트롤러(270)에서 제공되는 어드레스(An[15:0])에 의해 선택된다.
상기 어드레스 버퍼(220)는 외부에서 제공되는 시작 어드레스(start address)를 입력받고, 입력된 어드레스를 버퍼링(buffering)한다. 예를 들면, 상기 어드레스 버퍼(220)는 시작 어드레스(Ax[15:0])를 버퍼링하고 내부 시작 어드레스(ADDR[15:0])를 제공한다. 그리고 상기 어드레스 버퍼(220)는 상기 시작 어드레스(Ax[15:0])에서 페이지 어드레스(Ax[2:0])를 제외한 제 1 어드레스(ADDR[15:3])를 제공한다. 또한, 상기 어드레스 버퍼(220)는 페이지 어드레스(Ax[2:0]) 중에서 하나의 하위비트 어드레스인 제 2 어드레스(예를 들면, (ADDR[0])를 제공한다.
여기에서, 상기 시작 어드레스는 페이지 모드에서 읽기 또는 쓰기 동작을 수행하기 위해 처음으로 액세스되는 메모리 셀을 선택하기 위한 어드레스이다. 상기 제 1 어드레스는 페이지 어드레스를 제외한 시작 어드레스이다. 그러나 상기 제 1 어드레스는 페이지 어드레스를 제외한 어드레스(ADDR[15:3])에 국한되는 것은 아니며, 최하위비트 어드레스(ADDR[0])를 제외한 어드레스(ADDR[15:1]) 및 내부 시작 어드레스(ADDR[15:0])를 포함한다. 즉, 상기 제 1 어드레스는 ADDR[15:0] 또는 ADDR[15:1] 또는 ADDR[15:3] 등이 될 수 있다. 그리고 상기 제 2 어드레스는 하위비트 어드레스이다. 그러나 상기 제 2 어드레스는 최하위비트 어드레스(LSB address)(ADDR[0])에 국한되는 것은 아니며, 페이지 어드레스에 있는 하위비트 어드레스를 모두 포함한다. 즉, 상기 제 2 어드레스는 ADDR[0], ADDR[1], ADDR[2] 등을 포함한다.
상기 제 1 어드레스 천이 검출기(230)는 상기 제 1 어드레스의 천이를 검출하고, 검출 결과로서 제 1 클럭신호(CLK1)를 발생한다. 상기 제 2 어드레스 천이 검출기(240)는 상기 제 2 어드레스의 천이를 검출하고, 검출 결과로서 제 2 클럭신호(CLK2)를 발생한다. 예를 들면, 상기 제 1 어드레스 천이 검출기(230)는 시작 어 드레스가 입력되면 펄스를 발생하고, 상기 제 2 어드레스 천이 검출기(240)는 최하위비트 어드레스(Ax[0])가 천이(transition)될 때마다 펄스를 발생한다.
상기 내부 클럭 발생기(250)는 상기 제 1 클럭신호(CLK1)가 발생된 다음부터 상기 제 2 클럭신호(CLK2)가 발생되기 전까지 제 3 클럭신호(CLK3)를 발생한다. 상기 내부 클럭 발생기(250)는 초기 액세스 시간과 내부 로직에 따라 미리 설정된 횟수만큼의 펄스를 발생한다. 예를 들면, 상기 내부 클럭 발생기(250)에 미리 설정된 값이 2라고 할 때, 상기 내부 클럭 발생기(250)는 2번의 로우-하이 천이를 갖는 펄스를 발생한다. 상기 제 3 클럭신호(CLK3)는 데이터 출력 전에 시작 어드레스를 미리 증가시키고 메모리 셀을 미리 액세스하는데 사용된다. 이것은 후술되는 도 3에서 보다 상세히 설명된다.
상기 로직회로(260)는 상기 제 1 내지 제 3 클럭신호를 입력받고, 제 4 클럭신호(CLK4)를 발생한다. 상기 제 4 클럭신호(CLK4)는 상기 제 1 내지 제 3 클럭신호를 조합한 신호로서, 반도체 메모리 장치의 내부 클럭신호로 사용된다. 상기 제 4 클럭신호(CLK4)는 상기 셀 어레이(210), 상기 어드레스 컨트롤러(270), 그리고 상기 데이터 입출력 회로(280)에 제공된다.
상기 어드레스 컨트롤러(270)는 상기 제 4 클럭신호(CLK4)의 천이에 동기되어 상기 내부 시작 어드레스(ADDR[15:0])를 입력받는다. 그리고 상기 내부 시작 어드레스를 내부적으로 미리 설정되어 있는 페이지 길이(Page Length; PL)만큼 순차적으로 증가시킨다. 예를 들면, 페이지 길이(PL)가 8워드(word)이고 페이지 어드레스가 3비트(bits)인 경우에, 상기 어드레스 컨트롤러(270)는 상기 제 4 클럭신호 (CLK4)의 천이에 동기되어 어드레스(An; n=0~7)를 순차적으로 증가시킨다. 여기에서, A0은 시작 어드레스이며, A1~A7은 상기 제 4 클럭신호(CLK4)가 천이될 때마다 순차적으로 증가된 어드레스이다. 상기 셀 어레이(210)에 있는 메모리 셀은 상기 어드레스 컨트롤러(270)에서 제공된 어드레스(An[15:0])에 의해 선택된다. 그리고 선택된 메모리 셀은 제 4 클럭신호(CLK4)의 천이에 동기되어 액세스된다.
상기 데이터 입출력 회로(280)는 페이지 모드 읽기 동작 시에는 데이터 출력 회로로 사용되며, 페이지 모드 쓰기 동작 시에는 데이터 입력 회로로 사용된다. 데이터 출력 회로는 제어신호(CTRL)(예를 들면, nOE(Output Enable))가 활성화된 상태에서 상기 제 4 클럭신호(CLK4)의 천이에 동기되어 액세스된 메모리 셀로부터 데이터를 읽어와서 입출력 라인(DIO)을 통해 출력한다. 데이터 입력 회로는 제어신호(CTRL)(예를 들면, nWE(Write Enable))에 의해 제어되며 상기 제 4 클럭신호(CLK4)의 천이에 동기되어 입출력 라인(DIOx)을 통해 입력된 데이터를 액세스된 메모리 셀에 저장한다.
도 3은 도 2에 도시된 반도체 메모리 장치의 페이지 모드 읽기 동작을 보여주기 위한 타이밍도이다. 도 2 및 도 3을 참조하여, 페이지 모드 읽기 동작을 수행하는 반도체 메모리 장치의 동작이 상세히 설명된다.
외부에서 시작 어드레스(Ax[15:0])가 입력되면, 제 1 어드레스 천이 검출기(230)는 노말 어드레스(Ax[15:3])의 천이를 검출하고 제 1 클럭신호(CLK1)를 발생한다. 내부 클럭 발생기(250)는 미리 설정된 값에 따라 제 3 클럭신호(CLK3)를 발생한다. 예를 들어, 미리 설정된 값이 2라고 할 때, 상기 제 3 클럭신호(CLK3)는 제 1 및 제 2 펄스를 발생한다. 그리고 상기 제 2 천이 검출기(240)는 상기 제 3 클럭신호(CLK3)가 모두 발생된 다음에, 최하위비트 어드레스(Ax[0])가 천이될 때마다 제 2 클럭신호(CLK2)가 발생된다. 제 1 내지 제 3 클럭신호를 모두 합하면, 본 발명에 따른 반도체 메모리 장치(200)의 내부 클럭으로 사용되는 제 4 클럭신호(CLK4)가 만들어진다.
상기 제 4 클럭신호(CLK4)의 제 1 천이에 동기되어, 시작 어드레스(ADDR[15:0])는 어드레스 컨트롤러(270)에 입력된다. 이때 상기 어드레스 컨트롤러(270)는 A0을 발생한다. 여기에서, 상기 제 4 클럭신호(CLK4)의 제 1 천이는 제 1 클럭신호(CLK1)에 의해 발생된 것이다.
다음으로, 상기 제 4 클럭신호(CLK4)의 제 2 천이에 동기되어, 상기 어드레스 컨트롤러(270)는 A0을 A1로 증가시킨다. 그리고 상기 제 4 클럭신호(CLK4)의 제 2 천이에 동기되어, A0[15:0]에 의해 선택된 메모리 셀의 데이터(D0)는 데이터 출력 회로(280)로 옮겨진다.
다음으로, 상기 제 4 클럭신호(CLK4)의 제 3 천이에 동기되어, 상기 어드레스 컨트롤러(270)는 A1을 A2로 증가시킨다. 그리고 상기 제 4 클럭신호(CLK4)의 제 3 천이에 동기되어, 상기 A1[15:0]에 의해 선택된 메모리 셀의 데이터(D1)가 데이터 출력 회로(280)로 옮겨진다. 또한, 상기 제 4 클럭신호(CLK4)의 제 3 천이에 동기되어, 상기 데이터 출력 회로(280)는 데이터(D0)를 외부로 출력한다. 여기에서, 상기 제 4 클럭신호(CLK4)의 제 2 및 제 3 천이는 상기 내부 클럭 발생기(250)의 제 3 클럭신호(CLK3)에 의해 발생된 것이다.
다음으로, 상기 제 4 클럭신호(CLK4)의 제 4 천이에 동기되어, 상기 어드레스 컨트롤러(270)는 A2를 A3으로 증가시킨다. 그리고 상기 제 4 클럭신호(CLK4)의 제 4 천이에 동기되어, 상기 A2[15:0]에 의해 선택된 메모리 셀의 데이터(D2)가 데이터 출력 회로(280)로 옮겨진다. 또한, 상기 제 4 클럭신호(CLK4)의 제 4 천이에 동기되어, 상기 데이터 출력 회로(280)는 데이터(D1)를 외부로 출력한다. 여기에서, 상기 제 4 클럭신호(CLK4)의 제 4 천이는 최하위비트 어드레스의 천이에 의해 발생된 것이다. 이와 마찬가지로, 최하위비트 어드레스가 천이될 때마다 상기 어드레스 컨트롤러(270)는 어드레스를 증가하고, 메모리 셀의 데이터는 상기 데이터 출력 회로(280)로 옮겨지고, 상기 데이터 출력 회로(280)는 데이터를 외부로 출력한다. 즉, 본 발명에 따른 반도체 메모리 장치의 페이지 모드 읽기 동작은 하위비트 어드레스의 천이에 동기되어 파이프 라인 방식으로 데이터를 출력할 수 있다.
도 4는 도 2에 도시된 반도체 메모리 장치의 페이지 모드 쓰기 동작을 보여주는 타이밍도이다. 도 4를 참조하면, 페이지 모드 쓰기 동작은 도 3에서 설명한 페이지 모드 읽기 동작과 비슷하다. 다만, 페이지 모드 쓰기 동작은 내부 클럭 발생기(250)에서 제 3 클럭신호(CLK3)가 발생되지 않는다는 점과 제어신호(nWE)의 인에이블 방식에서 차이가 있다. 본 발명에 따른 반도체 메모리 장치의 페이지 모드 쓰기 동작은 하위비트 어드레스의 천이에 동기되어 어드레스가 순차적으로 증가되고, 증가된 어드레스에 따라 데이터가 출력된다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 페이지 모드 동작을 수행하는 반도체 메모리 장치(200)는 페이지 모드 읽기 또는 쓰기 동작 시에 시작 어드레스 를 인가하고 하위비트 어드레스를 천이하여 페이지 단위의 데이터를 순차적으로 출력하거나 입력한다. 그리고 본 발명에 따른 반도체 메모리 장치(200)는 소정의 횟수만큼의 내부 클럭을 발생하여 어드레스를 미리 증가시키고 선택된 메모리 셀을 미리 액세스하여 데이터 입출력 속도를 높일 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치(200)는 비동기 시스템(asynchronous system)에서 외부 클럭신호가 인가되지 않더라도 하위비트를 천이하여 클럭처럼 사용하기 때문에 비동기 시스템의 성능을 개선할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따른 반도체 메모리 장치는 페이지 모드 동작 시에 페이지 어드레스를 모두 인가하지 않고, 하위비트 어드레스만을 천이하여 페이지 단위의 데이터를 순차적으로 출력하거나 입력할 수 있다.

Claims (20)

  1. 페이지 모드 동작을 수행하는 반도체 메모리 장치에 있어서:
    시작 어드레스의 천이를 검출하고 제 1 클럭신호를 발생하는 제 1 어드레스 천이 검출기;
    상기 제 1 클럭신호가 발생된 다음에, 상기 시작 어드레스의 하위비트의 천이를 검출하고 제 2 클럭신호를 발생하는 제 2 어드레스 천이 검출기; 및
    상기 제 2 클럭신호의 천이에 응답하여 상기 시작 어드레스를 순차적으로 증가하고, 상기 제 2 클럭신호의 천이에 응답하여 상기 시작 어드레스 및 상기 증가된 어드레스에 의해 선택된 메모리 셀들을 순차적으로 액세스하는 어드레스 컨트롤러를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 하위비트는 최하위비트인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 페이지 모드 동작은, 페이지 모드 읽기 동작인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 클럭신호의 천이에 응답하여 상기 액세스된 메모리 셀들에 저장된 데이터를 읽어내는 데이터 출력 회로를 더 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 페이지 모드 동작은, 페이지 모드 쓰기 동작인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 클럭신호의 천이에 응답하여 상기 액세스된 메모리 셀들에 데이터를 저장하는 데이터 입력 회로를 더 포함하는 반도체 메모리 장치.
  7. 페이지 모드 동작을 수행하는 반도체 메모리 장치에 있어서:
    시작 어드레스의 천이를 검출하고 제 1 클럭신호를 발생하는 제 1 어드레스 천이 검출기;
    상기 제 1 클럭신호가 발생된 다음에, 상기 시작 어드레스의 하위비트의 천이를 검출하고 제 2 클럭신호를 발생하는 제 2 어드레스 천이 검출기;
    상기 제 2 클럭신호가 발생되기 전에, 내부적으로 제 3 클럭신호를 발생하는 내부 클럭 발생기;
    상기 제 2 및 제 3 클럭신호의 천이에 응답하여 상기 시작 어드레스를 순차적으로 증가하고, 상기 제 2 및 제 3 클럭신호의 천이에 응답하여 상기 시작 어드 레스 및 상기 증가된 어드레스에 의해 선택된 메모리 셀들을 액세스하는 어드레스 컨트롤러를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 하위비트는 최하위비트인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 페이지 모드 동작은, 페이지 모드 읽기 동작인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 2 및 제 3 클럭신호의 천이에 응답하여, 상기 액세스된 메모리 셀들에 저장된 데이터를 읽어내는 데이터 출력 회로를 더 포함하는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 페이지 모드 동작은, 페이지 모드 쓰기 동작인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 2 및 제 3 클럭신호의 천이에 응답하여, 상기 액세스된 메모리 셀들에 데이터를 저장하는 데이터 입력 회로를 더 포함하는 반도체 메모리 장치.
  13. 반도체 메모리 장치의 페이지 모드 동작을 수행하는 방법에 있어서:
    a) 시작 어드레스의 천이를 검출하고 제 1 클럭신호를 발생하는 단계;
    b) 상기 제 1 클럭신호가 발생된 다음에, 상기 시작 어드레스의 하위비트의 천이를 검출하고 제 2 클럭신호를 발생하는 단계; 및
    c) 상기 제 2 클럭신호의 천이에 동기되어, 상기 시작 어드레스를 순차적으로 증가하고, 상기 시작 어드레스 및 상기 증가된 어드레스에 의해 선택된 메모리 셀을 순차적으로 액세스하는 단계를 포함하는 방법.
  14. 제 13 항에 있어서,
    d) 상기 제 1 클럭신호가 발생되고 상기 제 2 클럭신호가 발생되기 전에, 내부적으로 제 3 클럭신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    상기 d) 단계는,
    d1) 상기 제 3 클럭신호의 제 1 천이에 동기되어, 상기 시작 어드레스에 의해 선택된 메모리 셀을 액세스하고, 상기 시작 어드레스를 증가시키는 단계; 및
    d2) 상기 제 3 클럭신호의 제 2 천이에 동기되어, 상기 증가된 어드레스에 의해 선택된 메모리 셀을 액세스하고, 상기 증가된 어드레스를 다시 증가시키는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서,
    상기 d2) 단계에서, 상기 제 3 클럭신호의 제 2 천이에 동기되어, 상기 시작 어드레스에 의해 선택된 메모리 셀에 저장된 데이터가 출력되는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서,
    상기 b) 단계는,
    b1) 상기 제 2 클럭신호 제 1 천이에 동기되어, 상기 d) 단계에서 증가된 어드레스에 의해 선택된 메모리 셀을 액세스하는 단계; 및
    b2) 상기 제 2 클럭신호 제 1 천이에 동기되어, 상기 d) 단계에서 증가된 어드레스를 다시 증가시키는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서,
    b3) 상기 제 2 클럭신호의 제 2 천이에 동기되어, 상기 d) 단계에서 증가된 어드레스에 의해 선택된 메모리 셀에 저장된 데이터가 출력되는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 제 17 항에 있어서,
    b3) 상기 제 3 클럭신호의 제 2 천이에 동기되어, 상기 d) 단계에서 증가된 시작 어드레스에 의해 선택된 메모리 셀에 데이터가 저장되는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 13 항에 있어서,
    상기 하위비트는 최하위비트인 것을 특징으로 하는 방법.
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Publication number Priority date Publication date Assignee Title
JP2734315B2 (ja) * 1992-09-24 1998-03-30 日本電気株式会社 半導体メモリ装置
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
JPH0982085A (ja) * 1995-09-13 1997-03-28 Sharp Corp 半導体記憶装置
KR0167298B1 (ko) * 1995-12-20 1999-01-15 문정환 메모리의 데이타 고속 억세스장치
JP3201335B2 (ja) 1998-03-17 2001-08-20 日本電気株式会社 メモリアドレス発生回路及び半導体記憶装置
EP1103978B1 (en) * 1999-11-25 2009-01-28 STMicroelectronics S.r.l. Non-volatile memory device with burst mode reading and corresponding reading method
JP3957469B2 (ja) 2000-04-11 2007-08-15 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6621761B2 (en) * 2000-05-31 2003-09-16 Advanced Micro Devices, Inc. Burst architecture for a flash memory
JP2002352576A (ja) * 2001-05-24 2002-12-06 Nec Corp 半導体記憶装置
KR100642394B1 (ko) * 2005-04-01 2006-11-03 주식회사 하이닉스반도체 어드레스 래치신호 생성회로 및 어드레스 디코딩회로
KR100682174B1 (ko) * 2005-05-18 2007-02-13 주식회사 하이닉스반도체 반도체 메모리 장치의 페이지 액세스 회로

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