JP4789624B2 - ページモード動作を実行する半導体メモリ装置 - Google Patents

Description

本発明は半導体メモリ装置に係り、さらに詳細にはページモード動作を実行する半導体メモリ装置に関する。

半導体メモリ装置はデータを貯蔵しておき、必要時に取り出して読み出すことができる記憶装置である。半導体メモリ装置は大きくＲＡＭとＲＯＭとに区別することができる。ＲＡＭは電源が切れれば、貯蔵されたデータが消滅する揮発性メモリ装置である。ＲＯＭは電源が切れても貯蔵されたデータが消滅しない不揮発性メモリである。ＲＡＭはＤＲＡＭ、ＳＲＡＭなどを含む。ＲＯＭはＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ装置などを含む。フラッシュメモリ装置はＮＡＮＤフラッシュメモリ装置とＮＯＲフラッシュメモリ装置などに区別される。

半導体メモリ装置はアクセス時間を短縮するためにページモード動作を使用する。図１は従来のページモード読み出し動作を示すタイミング図である。図１に示したページモード読み出し動作のタイミング図は特許文献１に記載されている。

半導体メモリ装置のメモリセルを選択するために外部から開始アドレス（ｓｔａｒｔ ａｄｄｒｅｓｓ）（例えば、Ａｘ[１５:０]）が入力される。ページモード動作で開始アドレスはノーマルアドレス（例えば、Ａｘ[１５:３]）及びページアドレス（例えば、Ａｘ[２:０]）で区別される。

ページアドレスはページモード動作を実行するために入力されるアドレスである。ページアドレスが変わる度に同一のページ内のデータが出力される。図１では、ページの長さ（ｐａｇｅ ｌｅｎｇｔｈ）が８ワード（ｗｏｒｄ）であり、ビット数が３であるページアドレスＡｘ[２:０]の場合を例としてあげている。出力イネーブル信号（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ;ｎＯＥ）はページモード読み出し動作時にデータの出力を制御する外部入力信号である。

従来技術によるページモード動作を実行する半導体メモリ装置はノーマルアドレスの遷移を検出するアドレス遷移検出器（Ｎｏｒｍａｌ Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ；ＮＡＴＤ）とページアドレスの遷移を検出するアドレス遷移検出器（Ｐａｇｅ Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ；ＰＡＴＤ）とを具備する。アドレス遷移検出器はノーマルアドレスまたはページアドレスが遷移される時パルスを発生させる。従来技術による半導体メモリ装置はアドレス遷移検出器で発生されたパルスを利用してデータ出力のためのクロック信号を作り出す。

しかし、従来技術による半導体メモリ装置はページモード動作時、すべてのページアドレスの変化を検出しなければならない問題点がある。例えば、ページアドレスがＡｘ[２:０]とする時、３ビットのページアドレスを全部印加せず、それの変化を検出しなければならない。これは高速動作を要するページモード動作において、時間を浪費する要因になる。
韓国特許出願公開第１９９２−１８４４０号明細書

本発明は上述の問題点を解決するために提案されたものであり、本発明の目的はページアドレスを全部印加せず、下位ビットのアドレスのみ遷移してページモード動作を実行することができる半導体メモリ装置及び方法を提供することにある。

本発明によるページモード動作を実行する半導体メモリ装置は第１及び第２アドレス遷移検出器、そしてアドレスコントローラを含む。第１アドレス遷移検出器は開始アドレスの遷移を検出して第１クロック信号を発生する。第２アドレス遷移検出器は第１クロック信号が発生された後に、開始アドレスの下位ビットの遷移を検出して第２クロック信号を発生する。そしてアドレスコントローラは第２クロック信号の遷移に応答して開始アドレスを順次に増加させ、第２クロック信号の遷移に応答して開始アドレス及び増加したアドレスによって選択されたメモリセルを順次にアクセスする。

実施形態として、下位ビットは最下位ビットであることを特徴とする。

他の実施形態として、ページモード動作はページモード読み出し動作であることを特徴とする。この際、半導体メモリ装置は第２クロック信号の遷移に応答してアクセスされたメモリセルに貯蔵されたデータを読み出すデータ出力回路をさらに含む。

他の実施形態として、ページモード動作はページモード書き込み動作であることを特徴とする。この際、半導体メモリ装置は第２クロック信号の遷移に応答してアクセスされたメモリセルにデータを貯蔵するデータ入力回路をさらに含む。

本発明によるページモード動作を実行する半導体メモリ装置の他の一面は、第１及び第２アドレス遷移検出器、内部クロック発生器、及びアドレスコントローラを含む。第１アドレス遷移検出器は開始アドレスの遷移を検出して第１クロック信号を発生する。第２アドレス遷移検出器は第１クロック信号が発生された後に、開始アドレスの下位ビットの遷移を検出して第２クロック信号を発生する。内部クロック発生器は第２クロック信号が発生される前に、内部的に第３クロック信号を発生する。そしてアドレスコントローラは第２及び第３クロック信号の遷移に応答して開始アドレスを順次に増加させ、第２及び第３クロック信号の遷移に応答して開始アドレス及び前記増加したアドレスによって選択されたメモリセルを順次にアクセスする。

実施形態として、下位ビットは最下位ビットであることを特徴とする。

他の実施形態として、ページモード動作はページモード読み出し動作であることを特徴とする。この際、半導体メモリ装置は第２及び第３クロック信号の遷移に応答して、アクセスされたメモリセルに貯蔵されたデータを読み出すデータ出力回路をさらに含む。

他の実施形態として、ページモード動作はページモード書き込み動作であることを特徴とする。この際、半導体メモリ装置は第２及び第３クロック信号の遷移に応答して、アクセスされたメモリセルにデータを貯蔵するデータ入力回路をさらに含む。

一方、本発明による半導体メモリ装置のページモード動作を実行する方法は、ａ）開始アドレスの遷移を検出して第１クロック信号を発生する段階と、ｂ）第１クロック信号が発生された後に、開始アドレスの下位ビットの遷移を検出して第２クロック信号を発生する段階と、ｃ）第２クロック信号の遷移に同期して、開始アドレスは順次に増加して、開始アドレス及び増加されたアドレスによって選択されたメモリセルを順次にアクセスする段階とを含む。

実施形態として、本発明による半導体メモリ装置のページモード動作を実行する方法は、ｄ）第１クロック信号が発生されて第２クロック信号が発生される前に、内部的に第３クロック信号を発生する段階をさらに含むことを特徴とする。ここで、ｄ）段階は、ｄ１）第３クロック信号の第１遷移に同期して、開始アドレスによって選択されたメモリセルをアクセスして、開始アドレスを増加させる段階と、ｄ２）第３クロック信号の第２遷移に同期して、増加したアドレスによって選択されたメモリセルをアクセスして、増加したアドレスを再び増加させる段階とを含むことを特徴とする。ｄ２）段階で、第３クロック信号の第２遷移に同期して、開始アドレスによって選択されたメモリセルに貯蔵されたデータが出力される。

ここで、ｂ）段階は、ｂ１）第２クロック信号の第１遷移に同期して、ｄ）段階で増加したアドレスによって選択されたメモリセルをアクセスする段階と、ｂ２）第２クロック信号の第１遷移に同期して、ｄ）段階で増加したアドレスを再び増加させる段階とを含む。この際、ｂ）段階は、ｂ３）第２クロック信号の第２遷移に同期して、ｄ）段階で増加したアドレスによって選択されたメモリセルに貯蔵されたデータが出力される段階とを含む。またはｂ）段階は、ｂ３）第３クロック信号の第２遷移に同期して、ｄ）段階で増加した開始アドレスによって選択されたメモリセルにデータが貯蔵される段階を含む。

他の実施形態として、下位ビットは最下位ビットであることを特徴とする。

本発明による半導体メモリ装置は、ページモード動作時にページアドレスを全部印加せず、下位ビットアドレスのみを遷移してページ単位のデータを順次に出力するか、入力することができる。

以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の最も望ましい実施形態を添付の図を参照して説明する。

図２は本発明の望ましい実施形態によるページモード動作を実行する半導体メモリ装置を示すブロック図である。図２を参照すると、半導体メモリ装置２００はセルアレイ２１０、アドレスバッファ２２０、第１アドレス遷移検出器２３０、第２アドレス遷移検出器２４０、内部クロック発生器２５０、ロジック回路２６０、アドレスコントローラ２７０、及びデータ入出力回路２８０を含む。

セルアレイ２１０はデータを貯蔵する複数個のメモリセル（図示しない）で構成される。複数個のメモリセルはアドレスコントローラ２７０から提供されるアドレスＡｎ[１５:０]によって選択される。

アドレスバッファ２２０は外部から提供される開始アドレスが入力され、入力されたアドレスをバッファリングする。例えば、アドレスバッファ２２０は開始アドレスＡｘ[１５:０]をバッファリングして、内部開始アドレスＡＤＤＲ[１５:０]を提供する。そしてアドレスバッファ２２０は開始アドレスＡｘ[１５:０]からページアドレスＡｘ[２:０]を除いた第１アドレスＡＤＤＲ[１５:３]を提供する。また、アドレスバッファ２２０はページアドレスＡｘ[２:０]のうちの一つの下位ビットアドレスである第２アドレス（例えば、ＡＤＤＲ[０]）を提供する。

ここで、開始アドレスはページモードで読み出しまたは書き込み動作を実行するために初めてアクセスされるメモリセルを選択するためのアドレスである。第１アドレスはページアドレスを除いた開始アドレスである。しかし第１アドレスはページアドレスを除いたアドレスＡＤＤＲ[１５:３]に限られるわけではなく、最下位ビットアドレスＡＤＤＲ[０]を除いたアドレスＡＤＤＲ[１５:１]及び内部開始アドレスＡＤＤＲ[１５:０]を含む。すなわち、第１アドレスはＡＤＤＲ[１５:０]またはＡＤＤＲ[１５:１]若しくはＡＤＤＲ[１５:３]などとすることができる。そして第２アドレスは下位ビットアドレスである。しかし第２アドレスは最下位ビットアドレス（ＬＳＢ ａｄｄｒｅｓｓ）ＡＤＤＲ[０]に限られるわけではなくて、ページアドレスにある下位ビットアドレスを全部含む。すなわち、前記第２アドレスはＡＤＤＲ[０]、ＡＤＤＲ[１]、ＡＤＤＲ[２]などを含む。

第１アドレス遷移検出器２３０は第１アドレスの遷移を検出して、検出結果として第１クロック信号ＣＬＫ１を発生する。第２アドレス遷移検出器２４０は第２アドレスの遷移を検出して、検出結果として第２クロック信号ＣＬＫ２を発生する。例えば、第１アドレス遷移検出器２３０は開始アドレスが入力されれば、パルスを発生して、第２アドレス遷移検出器２４０は最下位ビットアドレスＡｘ[０]が遷移（ｔｒａｎｓｉｔｉｏｎ）される度にパルスを発生する。

内部クロック発生器２５０は第１クロック信号ＣＬＫ１が発生された後から第２クロック信号ＣＬＫ２が発生される前まで第３クロック信号ＣＬＫ３を発生する。内部クロック発生器２５０は初期アクセス時間と内部ロジックとに応じてあらかじめ設定された回数だけのパルスを発生する。例えば、内部クロック発生器２５０にあらかじめ設定された値が２とする時、内部クロック発生器２５０は２回のロー−ハイ遷移を有するパルスを発生する。第３クロック信号ＣＬＫ３はデータ出力の前に開始アドレスをあらかじめ増加させて、メモリセルをあらかじめアクセスするのに使用される。これは後述の図３でより詳細に説明する。

ロジック回路２６０は第１乃至第３クロック信号を入力し、第４クロック信号ＣＬＫ４を発生する。第４クロック信号ＣＬＫ４は第１乃至第３クロック信号を組み合わせた信号であり、半導体メモリ装置の内部クロック信号として使用される。第４クロック信号ＣＬＫ４はセルアレイ２１０、アドレスコントローラ２７０、及びデータ入出力回路２８０に提供される。

アドレスコントローラ２７０は第４クロック信号ＣＬＫ４の遷移に同期して内部開始アドレスＡＤＤＲ[１５:０]が入力される。そして内部開始アドレスを内部的にあらかじめ設定されているページの長さ（Ｐａｇｅ Ｌｅｎｇｔｈ;ＰＬ）だけ順次に増加させる。例えば、ページの長さＰＬが８ワードであり、ページアドレスが３ビット（ｂｉｔｓ）の場合に、アドレスコントローラ２７０は第４クロック信号ＣＬＫ４の遷移に同期してアドレス（Ａｎ;ｎ＝０〜７）を順次に増加させる。ここで、Ａ０は開始アドレスであり、Ａ１〜Ａ７は第４クロック信号ＣＬＫ４が遷移される度に順次に増加したアドレスである。セルアレイ２１０にあるメモリセルはアドレスコントローラ２７０から提供されたアドレスＡｎ[１５:０]によって選択される。そして選択されたメモリセルは第４クロック信号ＣＬＫ４の遷移に同期してアクセスされる。

データ入出力回路２８０はページモード読み出し動作時にはデータ出力回路として使用され、ページモード書き込み動作時にはデータ入力回路として使用される。データ出力回路は制御信号ＣＴＲＬ（例えば、ｎＯＥ（ＯｕｔｐｕｔＥｎａｂｌｅ））が活性化された状態で第４クロック信号ＣＬＫ４の遷移に同期してアクセスされたメモリセルからデータを読み込んで入出力ラインＤＩＯを介して出力する。データ入力回路は制御信号ＣＴＲＬ（例えば、ｎＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）によって制御され、第４クロック信号ＣＬＫ４の遷移に同期して入出力ラインＤＩＯｘを介して入力されたデータをアクセスされたメモリセルに貯蔵する。

図３は図２に示した半導体メモリ装置のページモード読み出し動作を示すためのタイミング図である。図２及び図３を参照して、ページモード読み出し動作を実行する半導体メモリ装置の動作を詳細に説明する。

外部から開始アドレスＡｘ[１５:０]が入力されれば、第１アドレス遷移検出器２３０はノーマルアドレスＡｘ[１５:３]の遷移を検出して第１クロック信号ＣＬＫ１を発生する。内部クロック発生器２５０はあらかじめ設定された値によって第３クロック信号ＣＬＫ３を発生する。例えば、あらかじめ設定された値が２とする時、第３クロック信号ＣＬＫ３は第１及び第２パルスを発生する。そして第２遷移検出器２４０は第３クロック信号ＣＬＫ３が全部発生された後に、最下位ビットアドレスＡｘ[０]が遷移される度に第２クロック信号ＣＬＫ２が発生する。第１乃至第３クロック信号を全部合わせれば、本発明による半導体メモリ装置２００の内部クロックとして使用される第４クロック信号ＣＬＫ４となる。

第４クロック信号ＣＬＫ４の第１遷移に同期して、開始アドレスＡＤＤＲ[１５:０]はアドレスコントローラ２７０に入力される。この際、アドレスコントローラ２７０はＡ０を発生する。ここで、第４クロック信号ＣＬＫ４の第１遷移は第１クロック信号ＣＬＫ１によって発生されたものである。

次に、第４クロック信号ＣＬＫ４の第２遷移に同期して、アドレスコントローラ２７０はＡ０をＡ１に増加させる。そして第４クロック信号ＣＬＫ４の第２遷移に同期して、Ａ０[１５:０]によって選択されたメモリセルのデータＤ０はデータ出力回路２８０に移される。

次に、第４クロック信号ＣＬＫ４の第３遷移に同期して、アドレスコントローラ２７０はＡ１をＡ２に増加させる。そして第４クロック信号ＣＬＫ４の第３遷移に同期して、Ａ１[１５:０]によって選択されたメモリセルのデータＤ１がデータ出力回路２８０に移される。また、第４クロック信号ＣＬＫ４の第３遷移に同期して、データ出力回路２８０はデータＤ０を外部に出力する。ここで、第４クロック信号ＣＬＫ４の第２及び第３遷移は内部クロック発生器２５０の第３クロック信号ＣＬＫ３によって発生されたものである。

次に、第４クロック信号ＣＬＫ４の第４遷移に同期して、アドレスコントローラ２７０はＡ２をＡ３に増加させる。そして第４クロック信号ＣＬＫ４の第４遷移に同期して、Ａ２[１５:０]によって選択されたメモリセルのデータＤ２がデータ出力回路２８０に移される。また、第４クロック信号ＣＬＫ４の第４遷移に同期して、データ出力回路２８０はデータＤ１を外部に出力する。ここで、第４クロック信号ＣＬＫ４の第４遷移は最下位ビットアドレスの遷移によって発生されたものである。これと同様に、最下位ビットアドレスが遷移される度にアドレスコントローラ２７０はアドレスを増加して、メモリセルのデータはデータ出力回路２８０に移され、データ出力回路２８０はデータを外部に出力する。すなわち、本発明による半導体メモリ装置のページモード読み出し動作は下位ビットアドレスの遷移に同期してパイプライン方式でデータを出力することができる。

図４は図２に示した半導体メモリ装置のページモード書き込み動作を示すタイミング図である。図４を参照すると、ページモード書き込み動作は図３で説明したページモード読み出し動作と類似している。ただ、ページモード書き込み動作は、内部クロック発生器２５０で第３クロック信号ＣＬＫ３が発生されないという点と制御信号ｎＷＥのイネーブル方式とに差がある。本発明による半導体メモリ装置のページモード書き込み動作は下位ビットアドレスの遷移に同期してアドレスが順次に増加して、増加したアドレスによってデータが出力される。

以上のように、本発明によるページモード動作を実行する半導体メモリ装置２００はページモード読み出しまたは書き込み動作時に開始アドレスを印加して、下位ビットアドレスを遷移してページ単位のデータを順次に出力するか入力する。そして、本発明による半導体メモリ装置２００は所定の回数だけの内部クロックを発生してアドレスをあらかじめ増加させて、選択されたメモリセルをあらかじめアクセスしてデータ入出力速度を高めることができる。また、本発明による半導体メモリ装置２００は非同期システム（ａｓｙｎｃｈｒｏｎｏｕｓ ｓｙｓｔｅｍ）で外部クロック信号が印加されなくても下位ビットを遷移してクロックのように使用するので、非同期システムの性能を改善することができる。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の範囲は上述の実施形態に限定して定められてはならず、特許請求の範囲だけでなく、この発明の特許請求範囲と均等な範囲によって決められなければならない。

従来技術によるページモード動作を示すタイミング図である。 本発明の望ましい実施形態によるページモード動作を実行する半導体メモリ装置を示すブロック図である。 図２に示した半導体メモリ装置のページモード読み出し動作を示すタイミング図ある。 図２に示した半導体メモリ装置のページモード書き込み動作を示すタイミング図である。

符号の説明

２００ 半導体メモリ装置
２１０ セルアレイ
２２０ アドレスバッファ
２３０ 第１アドレス遷移検出器
２４０ 第２アドレス遷移検出器
２５０ 内部クロック発生器
２６０ ロジック回路
２７０ アドレスコントローラ
２８０ データ入出力回路

Claims (20)

1. ページモード動作を実行する半導体メモリ装置において、
   開始アドレスの遷移を検出して第１クロック信号を発生する第１アドレス遷移検出器と、
   前記第１クロック信号が発生された後に、前記開始アドレスの下位ビットの遷移を検出して第２クロック信号を発生する第２アドレス遷移検出器と、
   前記第２クロック信号の遷移に応答して前記開始アドレスを順次に増加して、前記第２クロック信号の遷移に応答して前記開始アドレス及び前記増加したアドレスによって選択されたメモリセルを順次にアクセスするアドレスコントローラとを含むことを特徴とする半導体メモリ装置。
2. 前記下位ビットは最下位ビットであることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記ページモード動作は、ページモード読み出し動作であることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記第２クロック信号の遷移に応答して前記アクセスされたメモリセルに貯蔵されたデータを読み出すデータ出力回路をさらに含むことを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記ページモード動作は、ページモード書き込み動作であることを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記第２クロック信号の遷移に応答して前記アクセスされたメモリセルにデータを貯蔵するデータ入力回路をさらに含むことを特徴とする請求項５に記載の半導体メモリ装置。
7. ページモード動作を実行する半導体メモリ装置において、
   開始アドレスの遷移を検出して第１クロック信号を発生する第１アドレス遷移検出器と、
   前記第１クロック信号が発生された後に、前記開始アドレスの下位ビットの遷移を検出して第２クロック信号を発生する第２アドレス遷移検出器と、
   前記第２クロック信号が発生される前に、内部的に第３クロック信号を発生する内部クロック発生器と、
   前記第２及び第３クロック信号の遷移に応答して前記開始アドレスを順次に増加して、
   前記第２及び第３クロック信号の遷移に応答して前記開始アドレス及び前記増加したアドレスによって選択されたメモリセルをアクセスするアドレスコントローラとを含むことを特徴とする半導体メモリ装置。
8. 前記下位ビットは最下位ビットであることを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記ページモード動作は、ページモード読み出し動作であることを特徴とする請求項７に記載の半導体メモリ装置。
10. 前記第２及び第３クロック信号の遷移に応答して、前記アクセスされたメモリセルに貯蔵されたデータを読み出すデータ出力回路をさらに含むことを特徴とする請求項９に記載の半導体メモリ装置。
11. 前記ページモード動作は、ページモード書き込み動作であることを特徴とする請求項７に記載の半導体メモリ装置。
12. 前記第２及び第３クロック信号の遷移に応答して、前記アクセスされたメモリセルにデータを貯蔵するデータ入力回路をさらに含むことを特徴とする請求項１１に記載の半導体メモリ装置。
13. 半導体メモリ装置のページモード動作を実行する方法において、
    ａ）開始アドレスの遷移を検出して第１クロック信号を発生する段階と、
    ｂ）前記第１クロック信号が発生された後に、前記開始アドレスの下位ビットの遷移を検出して第２クロック信号を発生する段階と、
    ｃ）前記第２クロック信号の遷移に同期して、前記開始アドレスを順次に増加して、前記開始アドレス及び前記増加したアドレスによって選択されたメモリセルを順次にアクセスする段階とを含むことを特徴とする方法。
14. ｄ）前記第１クロック信号が発生され、前記第２クロック信号が発生される前に、内部的に第３クロック信号を発生する段階をさらに含むことを特徴とする請求項１３に記載の方法。
15. 前記ｄ）段階は、
    ｄ１）前記第３クロック信号の第１遷移に同期して、前記開始アドレスによって選択されたメモリセルをアクセスして、前記開始アドレスを増加させる段階と、
    ｄ２）前記第３クロック信号の第２遷移に同期して、前記増加したアドレスによって選択されたメモリセルをアクセスして、前記増加したアドレスを再び増加させる段階とを含むことを特徴とする請求項１４に記載の方法。
16. 前記ｄ２）段階で、前記第３クロック信号の第２遷移に同期して、前記開始アドレスによって選択されたメモリセルに貯蔵されたデータが出力されることを特徴とする請求項１５に記載の方法。
17. 前記ｂ）段階は、
    ｂ１）前記第２クロック信号の第１遷移に同期して、前記ｄ）段階で増加したアドレスによって選択されたメモリセルをアクセスする段階と、
    ｂ２）前記第２クロック信号の第１遷移に同期して、前記ｄ）段階で増加したアドレスを再び増加させる段階とを含むことを特徴とする請求項１５に記載の方法。
18. ｂ３）前記第２クロック信号の第２遷移に同期して、前記ｄ）段階で増加したアドレスによって選択されたメモリセルに貯蔵されたデータが出力される段階をさらに含むことを特徴とする請求項１７に記載の方法。
19. ｂ３）前記第３クロック信号の第２遷移に同期して、前記ｄ）段階で増加した開始アドレスによって選択されたメモリセルにデータが貯蔵される段階をさらに含むことを特徴とする請求項１７に記載の方法。
20. 前記下位ビットは最下位ビットであることを特徴とする請求項１３に記載の方法。

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