JP4999302B2 - 半導体メモリ - Google Patents

Description

本発明は、外部クロックに同期してバースト出力可能な半導体メモリに関する。

半導体メモリには、電気的に書き換えが可能であり、電源を切った場合においても、記憶されたデータが消えないという不揮発性を有したフラッシュメモリがあり、フラッシュメモリは、記憶しているデータの保持に電池を必要としない。このため、近年、フラッシュメモリは、電子機器、特に、携帯電話機などの小型携帯機器の記憶装置に多用されている。
電子機器は、フラッシュメモリに記憶されたデータに基づいて各種データ処理を行っている。近年、このデータ処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の高速化は著しく、処理能力をクロック数で換算すると１ＧＨｚを遥かに超え、フラッシュメモリとＣＰＵ間のデータ転送速度が、システム全体の処理能力のボトルネックとなってきている。

このような状況に対応するため、フラッシュメモリに記憶されているデータを、高速に読み出す各種方式が考えられており、その一つに外部から入力されるクロックに同期してフラッシュメモリよりデータを連続して取り出すシンクロナスなバースト読み出しがある。
バースト読み出しは、読み出すべき一連のデータの先頭アドレスのみを指定し、それに続くアドレスは、クロックのみによりメモリ内部でインクリメント処理される。
したがって、読み出すべき一連のデータは、先頭アドレスに対して連続になっているという制約はあるが、その分、先頭アドレスで指定したデータの読み出し速度に対し、それに続くデータの読み出し速度を格段に速めることができるものである（例えば、特許文献１参照。）。

メモリ素子からデータを読み出すのに時間を要する（アクセス時間）ことから、バースト読み出しの開始から最初のメモリアクセスの完了までの待ち時間が発生する。このため、バースト読み出しの開始（先頭アドレスの入力）から最初のバーストデータの出力まで（メモリのアクセスタイムを含む、バースト読み出しに必要な時間）を、クロックサイクルで表すファーストレイテンシを設定する必要がある。

また、フラッシュメモリには、アドレス境界（バウンダリ）と呼ばれるものがあり、アドレス境界はメモリセルアレイの構造と読み出しデータを制御するセンスアンプの構成に依存するものである。このアドレス境界をまたいで１度にメモリアクセスをすることができず、アドレス境界前とアドレス境界後に分けてメモリアクセスすることになる。
読み出すべき一連のデータの先頭アドレスによってアドレス境界前の有効データ数が異なることから、アドレス境界前のメモリアクセスで読み出したデータの出力に要する時間がメモリアクセスに要する時間（アクセス時間）よりも長くなることがあり、この場合、メモリアクセスに要する時間を待つためウェイトサイクルが発生する。なお、以下において、このウェイトサイクルを境界前ウェイトサイクルという。
なお、バースト読み出しでは、読み出し開始における最初のアドレス境界において発生する境界前ウェイトサイクルのサイクル数を制御する必要があるが、それ以降のアドレス境界においては、データを出力している期間に、次に出力するデータの読み出しが完了するため、境界前ウェイトサイクルが発生しないようになっている。

図１は従来のフラッシュメモリの構成を示す図である。なお、メモリアクセスがファーストレイテンシの１クロック前には完了する場合を対象として説明する。
入力バッファ１は、外部から入力されるチップイネーブル信号ＣＥＢ、アウトプットイネーブル信号ＯＥＢ、アドレスバリッド信号ＡＤＶＢ、外部クロック、および外部アドレス（例えば、Ａ０〜Ａ２２）を、波形成形等の処理を行い出力する。チップイネーブル信号ＣＥＢは、それが「Ｌ」レベル（ローレベル）になることによって、そのチップを動作状態にする信号である。アウトプットイネーブル信号ＯＥＢは、データの出力制御を行うためのものである。アドレスバリッド信号ＡＤＶＢは、その「Ｌ」レベルによって外部アドレス信号を有効とする。
ここで、入力バッファ１は、チップイネーブル信号ＣＥＢが「Ｌ」レベルにて入力されることにより、外部クロックや他の入力信号により生成された信号、例えば、内部クロックＣＬＫ、アドレスラッチ信号ＡＬＡＴ、アドレスＡＤ（例えば、Ａ０〜Ａ２２）、アウトプットイネーブル信号ＯＥＢ、およびクロックイネーブル信号ＣＬＫＥＮが内部に供給されることで、フラッシュメモリ内の後に説明する各回路が活性化される。

入力バッファ１は、外部クロックとほぼ同位相にて内部クロックＣＬＫを出力する。
入力バッファ１は、図２に一例が示される通り、アウトプットイネーブル信号ＯＥＢの立ち上がりに同期させて、クロックイネーブル信号ＣＬＫＥＮを立ち下げ、アウトプットイネーブル信号ＯＥＢの立ち下がった後の最初の内部クロックＣＬＫの立ち上がりに同期してクロックイネーブル信号ＣＬＫＥＮを立ち上げる。入力バッファ１は、このようにして生成したクロックイネーブル信号ＣＬＫＥＮを出力する。なお、クロックイネーブル信号ＣＬＫＥＮが「Ｈ」レベルで内部クロックＣＬＫが有効、「Ｌ」レベルで内部クロックＣＬＫが無効である。なお、本件明細書においては、サスペンドが発生しないものとし、言い換えると、バースト読み出し中はクロックイネーブル信号ＣＬＫＥＮが常に「Ｈ」レベル（内部クロックＣＬＫが有効）であるとする。

さらに、入力バッファ１は、図３に一例が示される通り、チップイネーブル信号ＣＥＢとアドレスバリッド信号ＡＤＶＢの何れか遅い方の立ち下がりに同期させて（図３の例では、遅い方のアドレスバリッド信号ＡＤＶＢの立ち下がりに同期させて）、アドレスラッチ信号ＡＬＡＴを立ち上げる（時刻ｔ１）。そして、入力バッファ１は、アドレスラッチ信号ＡＬＡＴの立ち上がった後の最初の内部クロックＣＬＫの立ち上がりに同期させてアドレスラッチ信号ＡＬＡＴを立ち下げ（時刻ｔ２）、「Ｈ」レベル（ハイレベル）の期間のあるパルスとしてアドレスラッチ信号ＡＬＡＴを出力する。

アドレスラッチ２は、入力バッファ１から入力されるアドレスＡＤを、入力バッファ１により出力されるアドレスラッチ信号ＡＬＡＴによりラッチする。
このアドレスラッチ２は、アドレスラッチ信号ＡＬＡＴが「Ｈ」レベルの期間において（時刻ｔ１〜時刻ｔ２）、入力されるアドレスＡＤをそのまま通過させて出力し、「Ｌ」レベルに遷移すると、その「Ｌ」レベルとなった時点（時刻ｔ２）において入力されていたアドレスＡＤをラッチして、ラッチアドレスＬＡＤとして出力する。

バースト制御部３は、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（）を先頭アドレス（スタートアドレス、開始アドレス）とし、ラッチアドレスＬＡＤ（Ａ０〜Ａ２２）の上位ビット（８ワード単位の読み出しを対象とする場合はＡ３〜Ａ２２）をバーストアドレスＢＡＤとして出力する。続いて、バースト制御部３は、バーストアドレスＢＡＤを、後述する通り、所定の計数タイミングにて内部クロックＣＬＫに同期して「１」インクリメントして新たなバーストアドレスＢＡＤとして出力する。また、バースト制御部３は、このバーストアドレスＢＡＤの変化を検出して後述する検出信号ＤＴを出力する。
また、バースト制御部３は、後述する通り、内部クロックＣＬＫに同期して、ページラッチ信号ＰＬ、ページコントロール信号ＰＣ、アウトプットコントロール信号ＯＰＣ、およびウェイト信号ＷＡＩＴを生成して出力し、さらに、アクセスのモード（バースト／ランダム）に応じて同期／非同期セレクト信号ＳＥＬを生成して出力する。

アドレス制御部４は、デコーダ５に対して、バーストアドレスＢＡＤとラッチアドレスＬＡＤとのいずれかを選択して、選択したアドレスをメモリアドレスＭＡＤとして出力する。
メモリセルアレイ６は、複数のメモリセル（メモリ素子）がマトリックス状に配置されて形成されている。メモリセル（メモリ素子）は２×Ｎ（Ｎは整数）本の読み出し線毎にロックに分割されており、このブロックをまたいで一度にアクセスすることができない。
デコーダ５は、アドレス制御部４から入力されたメモリアドレスＭＡＤをデコードし、メモリセルアレイ６において、このメモリアドレスＭＡＤ（バーストアドレスＢＡＤの場合）の示す番地のメモリセル（８ワード単位、１ワード＝１６ビット）を選択する。
センスアンプ７は、選択されたメモリセルから出力される情報を、読み出し線を介して入力し、所定の電圧レベルに増幅して、メモリデータＭＤとして出力する。

ＡＴＤ回路８は、入力されたパルス信号を所定の時間遅延させて出力するディレイ回路であり、検出信号ＤＴ（従来例では、「Ｈレベル」のパルス）が入力されると、所定の時間遅延させてセンスアンプコントロール信号ＳＣ（「Ｈ」レベルのパルス）として出力する。この所定の時間とは、メモリセルアレイをアクセスするアドレスが入力され、センスアンプから出力されるメモリデータＭＤが安定するまでの時間、すなわちデコーダ５、メモリセルアレイ６、およびセンスアンプ７からなるメモリのアクセスタイムに相当する時間である。
センスデータラッチ９は、センスアンプコントロール信号ＳＣの「Ｈ」レベルの期間において、センスアンプ７から入力されるメモリデータＭＤをそのまま通過させて出力し、「Ｌ」レベルに遷移すると、その「Ｌ」レベルとなった時点において入力されていたメモリデータＭＤをラッチして、センスラッチデータＳＬＤとして出力する。

ページラッチ１０は、内部クロックＣＬＫに非同期のセンスアンプコントロール信号ＳＣにてセンスデータラッチ９にラッチされ出力されているセンスラッチデータＳＬＤを、内部クロックＣＬＫに同期したページラッチ信号ＰＬによりラッチし、ページラッチデータＰＬＤとして出力する。ただし、ページラッチ１０はページラッチ信号ＰＬによりセンスデータラッチ９が出力するセンスランチデータ（８ページ分のワードデータ）を同じタイミングで一括してラッチする。
ページセレクタ１１は、ページコントロール信号ＰＣにより、ページラッチ１０にラッチされている複数のワードのいずれかを選択して、ページデータＰＤとして、出力ラッチ１２およびセレクタ１３の夫々へ出力する。
出力ラッチ１２は、内部クロックＣＬＫの立ち上がりエッジに同期させて、入力されるページデータＰＤをラッチする。

セレクタ１３は、出力ラッチ１２から入力されるページデータＰＤと、ページセレクタ１１から入力されるページデータＰＤとのいずれかを、同期／非同期信号ＳＥＬにより選択し、選択したページデータＰＤをデータ出力制御回路１４へ出力する。
ここで、セレクタ１３は、例えば、同期／非同期信号ＳＥＬが「Ｌ」レベルの場合（ランダム読み出しが設定されている場合）、メモリの読み出しを、内部クロックＣＬＫに非同期にて行うため、ページセレクタ１１から入力するページデータＰＤを選択してデータ出力制御部１４へ出力し、同期／非同期信号ＳＥＬが「Ｈ」レベルの場合（バースト読み出しが設定されている場合）、メモリの読み出しを、内部クロックＣＬＫに同期させて行うため、出力ラッチ１２から入力されるページデータＰＤを選択してデータ出力制御部１４へ出力する。

データ出力制御部１４は、入力されるページデータＰＤを外部に対して出力するか否かを、アウトプットコントロール信号ＯＰＣにより制御する。ここで、データ出力制御部１４は、アウトプットコントロール信号ＯＰＣが「Ｌ」レベルの場合、出力をハイインピーダンスとし、アウトプットコントロール信号ＯＰＣが「Ｈ」レベルの場合、セレクタ１３から出力されるページデータＰＤを、アウトプットデータＯＵＴとして出力端子へ出力する。
レディ出力制御部１５は、アウトプットコントロール信号ＯＰＣとウェイト信号ＷＡＩＴとの論理積をとってレディ信号ＲＤＹとして出力する。レディ信号ＲＤＹは「Ｈ」レベルの場合、有効なアウトプットデータＯＵＴが出力されていることを示し、「Ｌ」レベルの場合、有効でないアウトプットデータＯＵＴが出力されていることを示す。

図１のフラッシュメモリにおいては、メモリセルアレイ６からのデータの読み出しに対し、１６本の読み出し線毎に分割されたブロック（１６ワードデータ領域）の読み出し単位毎に８ワード分のセンスアンプ７が設けられ、アドレス境界（バウンダリ）として、１６ワード毎の境界（１６ワード境界）を有する構成となっている。
ここで、１６ワードデータ領域内において、８ワード単位で設けられたセンスアンプ７に対して、メモリセルから読み出されるメモリデータの出力の切り替えを、２ワード単位にて行うように構成されている。

この制御機能について図４を参照して説明する。図４はメモリセルアレイ６の各メモリセルからワードデータを読み出す読み出し線と、１６ワードの中から８ワード分の読み出し線をセンスアンプ７に接続するスイッチ機構１００と、センスアンプ７との接続関係を示す図である。
下位４ビットが「００００」〜「１１１１」に対応する１６ワード分の読み出し線が、「００００」および「０００１」と、「００１０」および「００１１」と、「０１００」および「０１０１」と、「０１１０」および「０１１１」と、「１０００」および「１００１」と、「１０１０」および「１０１１」と、「１１００」および「１１０１」と、「１１１０」および「１１１１」との８つのグループに分けられている。ここで、「００００」〜「１１１１」の夫々は１ワード分の読み出し線に対応している。

また、センスアンプ７は８個のセンスアンプ７−０〜７−７を有し、センスアンプ７も、センスアンプ７−０およびセンスアンプ７−１と、センスアンプ７−２およびセンスアンプ７−３と、センスアンプ７−４およびセンスアンプ７−５と、センスアンプ７−６およびセンスアンプ７−７との４つのグループに分けられている。ここで、センスアンプ７−１〜７−７の夫々は、１ワード分に対応した数のセンスアンプ群を有している。

スイッチ機構１００は、スイッチ１００−０〜１００−３により構成されており、スイッチ１００−０〜１００−３は、夫々、読み出し線デコーダ１１０から入力されるデータに応じて、センスアンプ７−０〜７−７に接続する読み出し線を選択する。
スイッチ１００−０は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の最下位ビット（「０」ビット目）が「０」の場合には「００００」および「０００１」の読み出し線を選択し、「１」の場合には「１０００」および「１００１」の読み出し線を選択する。
スイッチ１００−１は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の「１」ビット目が「０」の場合には「００１０」および「００１１」の読み出し線を選択し、「１」の場合には「１０１０」および「１０１１」の読み出し線を選択する。
スイッチ１００−２は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の「２」ビット目が「０」の場合には「０１００」および「０１０１」の読み出し線を選択し、「１」の場合には「１１００」および「１１０１」の読み出し線を選択する。
スイッチ１００−３は、読み出し線デコーダ１１０から入力されるデータＡＴ[３：０]の最上位ビット（「４」ビット目）が「０」の場合には「０１１０」および「０１１１」の読み出し線を選択し、「１」の場合には「１１１０」および「１１１１」の読み出し線を選択する。

読み出し線デコーダ１１０は、開始アドレスの下位４ビット（Ａ［３：０］）が「１０００」（８）〜「１１１１」（１５：Ｆ）の場合には、バースト読み出しの開始時には、処理切替フラグが「００」であることを検出して開始アドレスの下位４ビットを「１１１１」に変換して４ビットのデータＡＴ[３：０]としてスイッチ機構１００に対して出力するとともに、処理切替フラグを「１１」にする。それ以降、読み出し線デコーダ１１０は、バーストアドレスＢＡＤが変化するタイミングにおいて、順次、処理切替フラグが「１１」であることを検出してデータＡＴ[３：０]の各ビットを夫々反転し、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。

一方、読み出し線デコーダ１１０は、開始アドレスの下位４ビット（Ａ［３：０］）が「００００」（０）〜「０１１１」（７）の場合には、バースト読み出しの開始時には、処理切替フラグが「００」であることを検出して、開始アドレスの下位４ビットのアドレスを、図５のテーブルに従い変換して（図５の左の「ラッチアドレスＬＡＤの下位４ビット」から中央の「変換後の下位４ビット」へ変換）、変換後の４ビットのデータＡＴ[３：０]をスイッチ機構１００に対して出力するとともに、処理切替フラグを「０１」にする。続いて、読み出し線デコーダ１１０は、処理切替フラグが「０１」であることを検出して、バーストアドレスが変化するタイミングにおいて、変換後の４ビットのデータＡＴ[３：０]の各ビットを夫々反転し（図５の中央の「変換後の下位４ビット」から右の「反転後の下位４ビット」へ変換）、反転後の４ビットのデータＡＴ[３：０]をスイッチ機構１００に対して出力するとともに、処理切替フラグを「１０」にする。また、読み出し線デコーダ１１０は、処理切替フラグが「１０」であることを検出して（最初の１６ワード境界を越えたので）、バーストアドレスＢＡＤが変化するタイミングにおいて、スイッチ機構１００に対して、「００００」のデータＡＴ[３：０]を出力し、処理切替フラグを「１１」にする。以降、読み出し線デコーダ１１０は、バーストアドレスＢＡＤが変化するタイミングにおいて、順次、処理切替フラグが「１１」であることを検出してデータＡＴ[３：０]の各ビットの夫々を反転して、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。

例えば、ラッチアドレスＬＡＤ（開始アドレス）の下位４ビットが「００１１」のとき、読み出し線デコーダ１１０は、図５のテーブルに従い変換して「０００１」を求め、変換後のデータ「０００１」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は「１０００」および「１００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は「００１０」および「００１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は「０１００」および「０１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は「０１１０」および「０１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
次のバーストアドレスの変化するタイミングにおいて、読み出し線デコーダ１１０は、変換後の４ビットのデータＡＴ[３：０]の各ビットを夫々反転して「１１１０」を求め、変換後のデータ「１１１０」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は「００００」および「０００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は「１０１０」および「１０１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は「１１００」および「１１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は「１１１０」および「１１１１」の読み出し線を選択してセンスアンプ７−３に接続する。

次のバーストアドレスの変化するタイミングにおいて、読み出し線デコーダ１１０は、データ「００００」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は「００００」および「０００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は「００１０」および「００１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は「０１００」および「０１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は「０１１０」および「０１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
次のバーストアドレスの変化するタイミングにおいて、読み出し線デコーダ１１０は、データＡＴ[３：０]の各ビットを夫々反転してデータ「１１１１」を求め、求めた「１１１１」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は「１０００」および「１００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は「１０１０」および「１０１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は「１１００」および「１１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は「１１１０」および「１１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
それ以降、読み出し線デコーダ１１０は、データＡＴ[３：０]の各ビットを夫々反転して、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。

また、開始アドレスの下位４ビットが「１１００」のとき、読み出し線デコーダ１１０は、「１１１１」に変換して変換後のデータ「１１１１」をデータＡＴ[３：０]としてスイッチ機構１００に対して出力する。スイッチ機構１００のスイッチ１００−０は「１０００」および「１００１」の読み出し線を選択してセンスアンプ７−０に接続する。スイッチ１００−１は「１０１０」および「１０１１」の読み出し線を選択してセンスアンプ７−１に接続する。スイッチ１００−２は「１１００」および「１１０１」の読み出し線を選択してセンスアンプ７−２に接続する。スイッチ１００−３は「１１１０」および「１１１１」の読み出し線を選択してセンスアンプ７−３に接続する。
それ以降、読み出し線デコーダ１１０は、データＡＴ[３：０]の各ビットを夫々反転して、反転して得られたデータＡＴ[３：０]をスイッチ機構１００に対して出力する。

次に、図１におけるバースト制御部３の詳細について図６を参照しつつ説明する。図６はバースト制御部３の構成例を示すブロック図である。
バースト制御部３には、ファーストレイテンシレジスタ３１があり、ファーストレイテンシレジスタ３１は、外部から入力されるファーストレイテンシのウェイトサイクル数から「１」減算した値を記憶するレジスタである。このファーストレイテンシレジスタ３１への書き込みはバースト読み出しなどが実際に行われるよりも前のタイミングで、不図示の制御回路により行われる。なお、以下において、ファーストレイテンシのウェイトサイクル数から「１」減算した値を、ウェイト計数初期値という。

なお、ファーストレイテンシのウェイトサイクル数は、非同期のメモリセルアレイからデータを読み出すための時間、すなわち、読み出し開始時に最初のメモリアクセス完了までの待ち時間が発生するために、バースト読み出しの開始の最初のクロックの有効エッジから、データ出力開始またはデータ出力確定のクロックの有効エッジまでのクロックサイクル数として設定されている。
バースト制御部３には、有効データ数（メモリアクセスにおいてメモリセルアレイ６からセンスしたデータのうちバースト出力すべき有効なデータの数）から「１」減算した値を記憶する有効データレジスタ３２がある。なお、以下において、有効データ数から「１」減算した値を、データ計数初期値という。

バースト制御部３には、アドレスカウンタ３３がある。アドレスカウンタ３３は、アドレスラッチ信号ＡＬＡＴ信号の立ち下がりに同期して、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、上位の「３〜２２ビット」が示す上位アドレスをスタートのバーストアドレスＢＡＤとして出力する。アドレスカウンタ３３は、後述するファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。また、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」のいずかである場合に内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして次にメモリアクセスするバーストアドレスＢＡＤとして出力する。

バースト制御部３には、ファーストレイテンシカウンタ（ＦＬＣ）３４がある。ファーストレイテンシカウンタ３４はファーストレイテンシのクロックサイクルを計数するために利用されるものである。ファーストレイテンシカウンタ３４にはファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値が計数の初期値として書き込まれる。ファーストレイテンシカウンタ３４は、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。

バースト制御部３には、データカウンタ（ＤＴＣ）３５がある。データカウンタ３５はページラッチ１０に保持されているまだバースト出力されていない有効データの数を計数するものである。ここで、有効データとは、メモリセルアレイ６から読み出された外部にバースト出力する必要があるワードデータのことであり、以下において同様である。データカウンタ３５には有効データレジスタ３２に記憶されているデータ計数初期値が計数の初期値として書き込まれる。データカウンタ３５は、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。このデータカウンタ３５は「３」ビットにより構成されており、最大「７」計数できるようになっている。

バースト制御部３には、１６Ｗ境界カウンタ（ＢＤＣ）３６がある。１６Ｗ境界カウンタ３６は１６ワード境界の境界前ウェイトを計数するために利用されるものである。１６Ｗ境界カウンタ３６にはファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値が計数の初期値として書き込まれる。１６Ｗ境界カウンタ３６は、入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。

バースト制御部３には、レイテンシカウンタ書込部３７がある。レイテンシカウンタ書込部３７は、アドレスラッチ信号ＡＬＡＴ信号の立ち下がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値をファーストレイテンシカウンタ３４に対して計数の初期値として書き込む。
バースト制御部３には、有効データレジスタ書込部３８がある。有効データレジスタ書込部３８は、バースト読み出し開始時に、或いは、後述するデータカウンタ書込部３９が有効データレジスタ３２からデータ計数初期値を読み込んだ時に、データ計数初期値の算出を開始し、算出が完了した時点で算出したデータ計数初期値を有効データレジスタ３２に書き込む。有効データレジスタ書込部３８は、有効データの数から「１」減算した値（データ計数初期値）を算出し、算出結果を有効データレジスタ３２に書き込む。なお、最初の１６ワード境界前の１回目のメモリアクセスにおける有効データの数は図１０の「１ｓｔ」に示されている値であり、最初の１６ワード境界前の２回目のメモリアクセスにおける有効データの数は図１０の「２ｓｔ」に示されている値である。また、最初の１６ワード境界を越えた後のメモリアクセスにおける有効データの数は固定値「８」である。

つまり、有効データレジスタ書込部３８は、バーストアドレスの開始時、有効データ数書込フラグが「０００」であることを検出して、開始アドレスの下位４ビットにおける最上位ビットが「１」であるか否かの検出を行い、最上位ビットが「１」でない場合に「００００」（「０」）〜「０１１１」（「７」）の範囲であると判断して有効データ数書込フラグを「００１」にし、最上位ビットが「１」である場合に「１０００」（「８」）〜「１１１１」（「Ｆ」）の範囲であると判断して有効データ数書込フラグを「１０１」にする。

有効データレジスタ書込部３８は、有効データ数書込フラグが「００１」であることを検出して（最上位ビットが「１」でないこと、すなわち、開始アドレスの下位４ビットが「０」〜「７」の範囲のとき）、最初の１６ワード境界前における１回目のメモリアクセス（１ｓｔアクセス）の際に、この下位４ビットにおける最下位ビットが「１」か「０」のいずれであるかの検出を行う。有効データレジスタ書込部３８は、最下位ビットが「１」である場合に固定値「７」をデータ計数初期値とし、最下位ビットが「０」である場合に固定値「６」をデータ計数初期値とする。そして、有効データレジスタ書込部３８は有効データ書込フラグを「０１０」にする。
続いて、有効データレジスタ書込部３８は、有効データ数書込フラグが「０１０」であることを検出して、最初の１６ワード境界における２回目のメモリアクセス（２ｓｔアクセス）の際に、最下位ビットを「０」とし、最下位ビット（１ビット目）、２ビット目、および３ビット目を夫々反転して、その結果をデータ計数初期値とする。そして、有効データレジスタ書込部３８は有効データ書込フラグを「０１１」にする。
それ以降、有効データレジスタ書込部３８は、有効データ数書込フラグが「０１１」であることを検出して、固定値「７」をデータ計数初期値とする。

一方、有効データレジスタ書込部３８は、有効データ数書込フラグが「００１」であることを検出して（最上位ビットが「１」であること、すなわち、下位４ビットが「８」〜「Ｆ」（１５）の範囲のとき）、最初の１６ワード境界における１回目のメモリアクセス（１ｓｔアクセス）の際に、開始アドレスの下位４ビットを夫々反転して、その結果をデータ計数初期値とする。そして、有効データレジスタ書込部３８は有効データ書込フラグを「０１１」にする。
それ以降、有効データレジスタ書込部３８は、有効データ数書込フラグが「０１１」であることを検出して、固定値「７」をデータ計数初期値とする。

例えば、開始アドレスの下位４ビットが「７」（０（最上位ビット）、１（３ビット目）、１（２ビット目）、１（最下位ビット））のとき、有効データレジスタ書込部３８は、最上位ビットが「０」であるため、１ｓｔアクセスの際に、この下位４ビットにおける最下位ビットが「１」であることを検出し、固定値「６」をデータ計数初期値として有効データレジスタ３２に書き込む。そして、有効データレジスタ書込部３８は、２ｎｄアクセスの際に、「１（３ビット目）、１（２ビット目）、１（最下位ビット）」に対して最下位ビットを「０」として「１１０」を求め、さらに、これを反転して「００１」を求め、求めた「１」をデータ計数初期値として有効データレジスタ３２に書き込む。それ以降、有効データレジスタ書込部３８は、固定値「７」をデータ計数初期値として有効データレジスタ３２に書き込む。

また、開始アドレスの下位４ビットが「１４」（１（最上位ビット）、１（３ビット目）、１（２ビット目）、０（最下位ビット））のとき、有効データレジスタ書込部３８は、最上位ビットが「１」であるため、１ｓｔアクセスの際に、「１１１０」を反転して「０００１」を求め、求めた「１」をデータ計数初期値として有効データレジスタ３２に書き込む。それ以降、有効データレジスタ書込部３８は、固定値「７」をデータ計数初期値として有効データレジスタ３２に書き込む。

バースト制御部３には、データカウンタ書込部３９がある。データカウンタ書込部３９は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５に対して計数の初期値として書き込む。
データカウンタ書込部３９は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」の何れかである場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値を読み込み、読み込んだデータ計数初期値をデータカウンタ３５に対して計数の初期値として書き込む。

バースト制御部３には、境界カウンタ書込部４０がある。境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」および「０」の何れかである場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。

バースト制御部３には、アドレス変化検出部４１がある。アドレス変化検出部４１は、バーストアドレスＢＡＤの変化を検出して、ワンショットのパルスを生成して、検出信号ＤＴとして出力する。上述したように、検出信号ＤＴは、ＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９に供給される。

バースト制御部３には、ページラッチ信号生成部４２がある。
ページラッチ信号生成部４２は、バーストアドレスの開始時に、最初のメモリアクセスによりメモリセルアレイ６から読み出されてセンスデータラッチ９に保持されているワードデータをページラッチ１０により保持するために、ページラッチ信号ＰＬを「Ｈ」レベルにしてページラッチ１０をスルー状態にし、メモリアクセスが完了して読み出されたワードデータがセンスデータラッチ９から出力されるようになった後であって、２回目のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力される前に、ページラッチ信号ＰＬを「Ｌ」レベルにしてセンスデータラッチ９が出力しているワードデータをラッチ（保持）する。
従来例においては、ページラッチ信号生成部４２は、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。このページラッチ信号ＰＬの立ち上げに対して、ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値のデクリメント処理が行われて「１」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする）。

ページラッチ信号生成部４２は、次のメモリアクセス（ページラッチ１０にラッチされているワードデータを読み出したメモリアクセスの次のメモリアクセス）によりメモリセルアレイ６から読み出されてセンスデータラッチ９に保持されているワードデータをページラッチ１０により保持するために、ページラッチ１０が保持している有効データの全てがページセレクタ１１により選択された後にページラッチ信号ＰＬを「Ｈ」レベルにしてページラッチ１０をスルー状態にし、ページラッチ１０が保持している有効データの全てがページセレクタ１１により選択された後でかつ当該次のメモリアクセスが完了して読み出されたワードデータがセンスデータラッチ９から出力されるようになった後であって、当該次のメモリアクセスの次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力される前に、ページラッチ信号ＰＬを「Ｌ」レベルにしてセンスデータラッチ９が出力しているワードデータをラッチ（保持）する。

従来例においては、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「０」または「１」の何れかで１６Ｗ境界カウンタ３６の計数値が「２」である場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち上げる。このページラッチ信号ＰＬの立ち上げに対して、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち下げる。
または、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値が「０」および「１」の何れかでデータカウンタ３５の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち上げる。このページラッチ信号ＰＬの立ち上げに対して、ページラッチ信号生成部４２は、データカウンタ３５の計数値のデクリメント処理が行われて「０」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬを立ち下げる。

バースト制御部３には、ページコントロール信号生成部４３がある。ページコントロール信号生成部４３は、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、開始アドレスの下位３ビットをページコントロール信号ＰＣの初期値として読み込み、内部クロックＣＬＫの立ち上がりに同期してページコントロール信号ＰＣを「１」インクリメントし、インクリメント後の値を新たなページコントロール信号ＰＣとして出力する。なお、以下において、ページコントロール信号ＰＣの値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」を、「Ｐ０」、「Ｐ１」、「Ｐ２」、「Ｐ３」、「Ｐ４」、「Ｐ５」、「Ｐ６」、「Ｐ７」として記載する。例えば、開始アドレスの下位アドレスが「０１０」（２）の場合、ページコントロール信号生成部４３は、ページコントロール信号ＰＣとして、「Ｐ２」、「Ｐ３」、「Ｐ４」、「Ｐ５」、「Ｐ６」、「Ｐ７」、「Ｐ０」、「Ｐ１」、・・・を出力する。
ページコントロール信号生成部４３は、初期値を読み込んだ後に動作を停止し、ファーストレイテンシカウンタ３４の計数値が「１」になると動作を開始する。また、ページコントロール信号生成部４３は、データカウンタ３５の計数値が「１」のときに１６Ｗ境界カウンタ３６の計数値が「３」以上であれば動作を停止し、その後に１６Ｗ境界カウンタ３６の計数値が「２」になると動作を開始する。

バースト制御部３には、ウェイト信号生成部４４がある。ウェイト信号生成部４４は、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、ウェイト信号ＷＡＩＴを立ち上げ、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
また、ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「２」以上である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる。このウェイト信号ＷＡＩＴの立ち上げに対して、ウェイト信号生成部４４は、１６Ｗ境界カウンタ３６の計数値のデクリメント処理が行われて「１」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
バースト制御部３は、図示しない、同期／非同期セレクト信号ＳＥＬ、およびアウトプットコントロール信号ＯＰＣの生成を行う。また、バースト制御部３は、アドレスラッチ信号ＡＬＡＴの立ち下がりに同期して、１６Ｗ境界信号を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、データカウンタ３５の計数値のデクリメント処理が行われて「１」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期して、１６Ｗ境界信号を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。

以下、上述した従来のフラッシュメモリのバースト読み出しの動作について図面を参照しつつ説明する。
図７は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合における、従来例の各回路の動作のタイミングチャートを示している。
時刻ｔ_１００１において、入力バッファ１がチップイネーブル信号ＣＥＢ及びアドレスバリッド信号ＡＤＶＢが「Ｈ」レベルから「Ｌ」レベルに遷移することにより、アドレスラッチ信号ＡＬＡＴを立ち上げ、立ち上げた後の次の内部クロックＣＬＫの立ち上がりに同期してアドレスラッチ信号ＡＬＡＴを立ち下げる。

時刻ｔ_１００２において、アドレスカウンタ３３は、アドレスラッチ信号ＡＬＡＴの立ち下がりにおいて、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、「３〜２２ビット」が示す上位アドレスを、計数の初期値として書き込まれ、バーストアドレスＢＡＤとして出力する。このバーストアドレスＢＡＤに基づき、センスアンプ７によりセンスされてメモリデータＭＤがセンスデータラッチ９に出力される。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ_１０６２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」、「Ｄ１５」をセンスラッチデータＳＬＤとして出力する。

時刻ｔ_１００２において、レイテンシカウンタ書込部３７は、ファーストレイテンシのクロックサイクルを計数するために、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」をファーストレイテンシカウンタ３４に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
ページコントロール信号生成部４３は、開始アドレスの下位３ビット「１１０」をページコントロール信号ＰＣの初期値として読み込み、「Ｐ６」をページコントロール信号ＰＣとして出力し、動作を停止する（計数を行わない状態）。
ウェイト信号生成部４４は、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
バースト制御部３は、アクセス開始の際の最初の１６ワード境界前におけるアクセスであることを示す１６ワード境界信号を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。

時刻ｔ_１００３から時刻_１００６にかけて、ファーストレイテンシカウンタ３４は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」）、計数値が「１」になる。
ページコントロール信号生成部４３は、ファーストレイテンシカウンタ３４の計数値が「１」になると動作を開始する（計数を行う状態）。

時刻ｔ_１００７において、ファーストレイテンシカウンタ３４は計数値を「１」デクリメントして計数値を「０」にする。
アドレスカウンタ３３は、最初のメモリアクセスが完了しているので、計数値を「１」インクリメントし、次にアクセスするメモリ（８ワード単位）のアドレスを示すバーストアドレスＢＡＤ（以下、次にアクセスするバーストアドレスＢＡＤと記載）として出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ_１１１２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤとして出力する。

時刻ｔ_１００７において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「１」を読み込み、読み込んだデータ計数初期値「１」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。

ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１００２において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１４」、「Ｄ１５」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１４」：下位４ビット「Ｅ」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３は、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。ページコントロール信号生成部４３は、データカウンタ３５の計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「５」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１５」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１００２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。

時刻ｔ_１００８において、データカウンタ３５は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。また、１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力ラッチ１２は、ページセレクタ１１から出力されている「Ｄ１５」のページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
バースト制御部３は、データカウンタ３５の計数が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１００２において立ち上げた１６Ｗ境界信号を立ち下げる。

時刻ｔ_１００９において、ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６ワード境界カウンタ３６の計数値が「２」以上の「４」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了していないので、内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。

時刻ｔ_１０１０において、１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。ページコントロール信号生成部４３は、１６Ｗ境界カウンタ３６の計数値が「２」になったので動作を開始する（計数を行う状態）。

時刻ｔ_１０１１において、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「２」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
ページコントロール信号生成部４３は、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。

時刻ｔ_１０１２において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ_１１６２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ２４」〜「Ｄ３１」をセンスラッチデータＳＬＤとして出力する。

時刻ｔ_１０１２において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６は計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値がデクリメント処理されて「１」になっているので、入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１０１１において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１６」〜「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３は、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１００９において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。

時刻ｔ_１０１３〜ｔ_１０１９にかけて、データカウンタ３５は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ１７」〜「Ｄ２３」）。
ページコントロール信号生成部４３は、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ２」〜「Ｐ７」、「Ｐ０」）。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ１８」〜「Ｄ２４」）。

時刻ｔ_１０１９において、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。

時刻ｔ_１０２０において、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。

時刻ｔ_１０２０において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、データカウンタ３５の計数値がデクリメント処理されて「０」になっているので、入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１０１９において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ２４」〜「Ｄ３１」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ２４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３は、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ２５」を選択して、「Ｄ２５」をページデータＰＤとして出力する。
以降、順次処理が繰り返し行われる。

図８が、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合における、従来例の各回路の動作のタイミングチャートを示している。
時刻ｔ_２００１〜ｔ_２００６、およびｔ_２０６２において、図７において説明した時刻ｔ_１００１〜ｔ_１００６、およびｔ_１０６２と同様の動作が行われる。

時刻ｔ_２００７において、ファーストレイテンシカウンタ３４は計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３は、最初のメモリアクセスが完了しているので、入力される内部クロックＣＬＫの立ち上がりに同期して計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ_２１１２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤとして出力する。

時刻ｔ_２００７において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。

ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２００２において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ６」〜「Ｄ１３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ６」：下位４ビット「６」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３は、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ７」を選択して、「Ｄ７」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２００２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。

時刻ｔ_２００８〜ｔ_２０１４にかけて、データカウンタ３５は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ_２００８〜ｔ_２０１２にかけて、１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ_２００８〜ｔ_２０１４にかけて、出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ７」〜「Ｄ１３」）。
ページコントロール信号生成部４３は、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ０」〜「Ｐ６」）。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ８」〜「Ｄ１４」）。

時刻ｔ_２０１４において、ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。

時刻ｔ_２０１５において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ_２１９２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤとして出力する。

時刻ｔ_２０１５において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「１」を読み込み、読み込んだデータ計数初期値「１」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。

ページラッチ信号生成部４２は、データカウンタ３５の計数値のデクリメント処理が行われて「０」になっているので、入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２０１４において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１４」〜「Ｄ１５」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３は、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。ページコントロール信号生成部４３は、データカウンタ３５の計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「５」であるので動作を停止する（計数を行わない状態）。
これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１５」をページデータＰＤとして出力する。

時刻ｔ_２０１６において、データカウンタ３５は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。また、１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１５」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
バースト制御部３は、データカウンタ３５の計数が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２００２において立ち上げた１６Ｗ境界信号を立ち下げる。

時刻ｔ_２０１７において、ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６ワード境界カウンタ３３の計数値が「２」以上の「４」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了しないので、内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。

時刻ｔ_２０１８において、１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。ページコントロール信号生成部４３は、１６Ｗ境界カウンタ３６の計数値が「２」になったので動作を開始する（計数する状態）。

時刻ｔ_２０１９において、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「２」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
ページコントロール信号生成部４３は、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。

時刻ｔ_２０２０において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。

時刻ｔ_２０２０において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、１６Ｗ境界カウンタ３６の計数値がデクリメント処理されて「１」になっているので、内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２０１９において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１６」〜「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

さらに、ページコントロール信号生成部４３は、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２０１７において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
それ以降、図７における時刻ｔ_１０１３以降と同様の動作が行われる。

図９が、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「８」の場合における、従来例の各回路の動作のタイミングチャートを示している。
時刻ｔ_３００１〜ｔ_３００６、およびｔ_３０６２において、図７において説明した時刻ｔ_１００１〜ｔ_１００６、およびｔ_１０６２と同様の動作が行われる。

時刻ｔ_３００７において、ファーストレイテンシカウンタ３４は計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３は、最初のメモリアクセスが完了しているので、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ_３１１２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤとして出力する。

時刻ｔ_３００７において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
境界カウンタ書込部４０は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１に記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」を１６Ｗ境界カウンタ３６に対して計数の初期値として書き込む。

ページラッチ信号生成部４２は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_３００２において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ８」〜「Ｄ１５」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ８」：下位４ビット「８」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３は、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ９」を選択して、「Ｄ９」をページデータＰＤとして出力する。
ウェイト信号生成部４４は、ファーストレイテンシカウンタ３４の計数値が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_３００２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。

時刻ｔ_３００８〜ｔ_３０１４にかけて、データカウンタ３５は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「７」→「６」→「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ_３００８〜ｔ_３０１２において、１６Ｗ境界カウンタ３６は、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」→「０」）、計数値が「０」になる。
時刻ｔ_３００８〜ｔ_３０１４にかけて、出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ９」〜「Ｄ１５」）。
ページコントロール信号生成部４３は、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ２」〜「Ｐ７」、「Ｐ０」）。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ１０」〜「Ｄ１６」）。

時刻ｔ_３０１４において、ページラッチ信号生成部４２は、データカウンタ３５の計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「０」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
バースト制御部３は、データカウンタ３５の計数が「１」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_３００２において立ち上げた１６Ｗ境界信号を立ち下げる。

時刻ｔ_３０１５において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３は、データカウンタ３５の計数値が「０」で１６Ｗ境界カウンタ３６の計数値が「０」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１は、アドレスカウンタ３３の出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（メモリのアクセス時間）遅延させられ、時刻ｔ_３１９２においてセンスアンプコントロール信号ＳＣとしてセンスデータラッチ９に入力され、センスデータラッチ９は、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ２４」〜「Ｄ３１」をセンスラッチデータＳＬＤとして出力する。

時刻ｔ_３０１５において、データカウンタ書込部３９は、有効データの出力に必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６の計数値が「０」でデータカウンタ３５の計数値が「０」である場合に入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２に記憶されているデータ計数初期値「７」を読み込み、読み込んだデータ計数初期値「７」をデータカウンタ３５に対して計数の初期値として書き込む。
ページラッチ信号生成部４２は、データカウンタ３５の計数値のデクリメント処理が行われて「０」となった場合に入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_３０１４において立ち上げたページラッチ信号ＰＬを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ１０は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤをラッチし、「Ｄ１６」〜「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１から出力されている「Ｄ１６」のページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３は、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ただし、時刻ｔ_３０１５において、データカウンタ３５の計数値が「０」であるが、１６Ｗ境界カウンタ３６の計数値も「０」になっている、つまり、有効データの全てを出力するまでにメモリアクセスが完了するため、最初の１６ワード境界にて境界前ウェイトサイクルが発生せず、ウェイト信号ＷＡＩＴが立ち上がることがない。
時刻ｔ_３０１６以降、図７における時刻ｔ_１０１３以降と同様の動作が行われる。

上述した従来のフラッシュメモリにおける各組合わせ（下位アドレスとファーストレイテンシとの組合わせ）における最初の１６ワード境界において発生する境界前ウェイトサイクルのサイクル数を図１０に示す。図１０は従来のフラッシュメモリにおける１６ワード境界前のウェイトサイクル数を示す図である。
図１０に示すように、開始アドレスの下位４ビットの夫々に対して、有効データ数と最初の１６ワード境界におけるウェイトサイクル数（図においては１６ワード境界ウェイトサイクル数と記載）を示している。
有効データ数に関して、「１ｓｔ」は最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイから読み出される有効データの数であり、「２ｎｄ」は最初の１６ワード境界前の２回目のメモリアクセスでメモリセルアレイから読み出される有効データの数である。

また、「境界前」は、開始アドレスの下位４ビットが「０」から「７」の場合には「２ｎｄ」のメモリアクセス（最初の１６境界前の２回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数であり、下位４ビットが「８」から「Ｆ（１５）」の場合には「１ｓｔ」のメモリアクセス（最初の１６境界前の１回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数ということになる。
ｗａｉｔに続く数字はファーストレイテンシのクロックサイクル数であり、例えば「ｗａｉｔ８」はファーストレイテンシのクロックサイクル数が８であることを示している。

図１０に示されると通り、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合（図７）、１６ワード境界ウェイトサイクル数は「３」である。また、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合（図８）、１６ワード境界ウェイトサイクル数は「３」である。さらに、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「８」の場合（図９）、１６ワード境界ウェイトサイクル数は「０」である。
特開２００１−１７６２７７号公報

上述したように、バーストリード出力であるアウトプットデータＯＵＴは、ページラッチ１０に保持されたページラッチデータＰＬＤが、順次、ページセレクタ１１により選択されて、１ワードずつページデータＰＤとして出力されたものである。
しかしながら、外部クロックを高い周波数に設定した際、最初にアウトプットデータＯＵＴとして出力されるページデータＰＤが、センスアンプラッチ９から直接に、すなわちページラッチ１０をスルーした状態で出力ラッチ１２へ入力される。

ページラッチ１０は、例えば、ページラッチ信号ＰＬが「Ｈ」レベル（イネーブル）のときにセンスラッチデータＳＬＤを読み込んで出力を開始して、「Ｌ」レベルに遷移したタイミングにおいて、入力されるセンスラッチデータＳＬＤを、ページラッチデータＰＬＤとして保持し、出力を保持することとなる。
すなわち、保持するまで出力されないフリップフロップ型でないため、ページラッチ信号がイネーブルとなると、所定のセットアップ時間（ページラッチ１０をデータがスルーする遅延時間）を経た後に、早いタイミングにてページラッチデータＰＬＤを、センスアンプデータＳＬＤをスルー状態で出力することができる。

このため、高速にデータを読み込む必要があるため、ファーストレイテンシ期間におけるページラッチ信号ＰＬは、センスアンプラッチデータ確定のサイクルより前に出力されるようになっている。
ところが、ファーストレイテンシ期間以外において、ページラッチ信号ＰＬは、ページラッチ１０に保持されているデータの中で、最後のデータがアウトプットデータＯＵＴとして、出力ラッチ１２に対して出力される１サイクル期間のみ、センスデータラッチ９のデータが変化するタイミングに対応して、ラッチイネーブルのパルスであるページラッチ信号ＰＬが出力されている。

この場合、センスデータラッチ９に非同期でセンスラッチデータＳＬＤがラッチされるので、外部クロックの周波数が高くなることにより、センスアンプコントロール信号ＳＣに対して、ページラッチ信号ＰＬがディレイにより遅くページラッチ１０に入力される可能性がある。
このため、ページラッチ１０から出力ラッチ１２に対して、スルー状態で出力される最初の１ワードのページラッチデータＰＤが、出力ラッチ１２に対して入力されるタイミングが遅れ、出力ラッチ１２が内部クロックにて出力すべきページラッチデータを保持することができないことになる。
したがって、上述した従来例においては、出力ラッチ１２に対してページデータＰＤを出力するタイミングがずれる、すなわちページラッチ１０におけるセンスラッチデータＳＬＤのセットアップ時間が不足する可能性が生じる。

上述した結果により、バースト読み出しの外部クロックの周波数の高速化を抑制することとなり、データの読出速度を制限させる原因となる。
そこで、本発明は、外部から入力されるクロックの周波数を高くし、読み出しを高速化する妨げとなるページラッチにおけるセットアップタイムの不足を抑制し、従来例に比較して高速な読み出しができる半導体メモリを提供することを目的とする。

本発明の半導体メモリは、外部から入力される先頭アドレスに基づき、マトリクス状に配置されたメモリ素子から読み出したメモリデータを外部クロックに同期させて、外部クロックのサイクル毎に連続して外部に出力するバースト読み出しの機能を有する半導体メモリであって、前記メモリ素子をＭ×Ｎ（Ｍ、Ｎは２以上の整数）本の読み出し線毎に分割したブロックと、前記ブロック毎に読み出し線に接続されたメモリ素子のメモリデータを読み出すＮ個のセンスアンプと、前記Ｎ個のセンスアンプ各々に対し、Ｍ×Ｎ本の読み出し線における何れのＮ本を接続するかの切り替えを行う切替スイッチと、前記センスアンプにより、前記読み出し線から読み出されたメモリデータを、バーストアドレスの変化に応じて生成されるセンスアンプコントロール信号によってラッチするセンスデータラッチと、複数のページラッチ部に分割され、各ページラッチ部単位でページラッチ信号によりメモリデータの書込処理を行うページラッチと、前記ページラッチのデータを、前記外部クロックに同期して順次読み込み、外部に出力する出力ラッチと、前記メモリデータを前記ページラッチに書き込むラッチ書込タイミングにおいて、前記センスアンプコントロール信号を出力するとともに、前記センスデータラッチから前記メモリデータを前記ページラッチ部に書き込む前記ページラッチ信号を、当該ページラッチ部毎に独立に出力するバースト制御部と、を有し、前記バースト制御部が、前記センスデータラッチの保持するメモリデータを、前記ページラッチに書き込む際、前記出力ラッチに出力されるタイミングの早いデータを保持する前記ページラッチ部に出力する前記ページラッチ信号を、前記センスアンプコントロール信号の出力されるサイクルより前のサイクルで出力し、前記出力ラッチに出力されるタイミングの遅いデータを保持する前記ページラッチ部に出力する前記ページラッチ信号を前記センスアンプコントロール信号の出力されるサイクルにおいて出力することを特徴とする。

本発明の半導体メモリは、前記ページラッチが、前記ブロックのワード境界単位に含まれるメモリデータの１／２の数の書込メモリデータをラッチするものであり、当該書込メモリデータを複数に分割して分割書込メモリデータとし、前記バースト制御部が、前記分割書込メモリデータの各々を、前記ページラッチ部単位で書込処理を行い、前記ワード境界の前記書込メモリデータを前記ブロックから読み出す前記バーストアドレスを生成する、ことを特徴とする。

本発明の半導体メモリは、前記バースト制御部が、前記ページラッチから前記分割書込メモリデータを出力している期間にラッチ書込タイミングを設け、前記バースト読み出し開始時に前記ページラッチに書き込んだ前記書込メモリデータのうち、前記ラッチ書込タイミングまでに読み出されて保持する必要のなくなった分割書込メモリデータを保持する前記ページラッチ部に対して前記ページラッチ信号を出力することを特徴とする。

本発明の半導体メモリは、前記センスデータラッチに対するセンスアンプコントロール信号が、バーストアドレスの変更を検出した信号に基づいて、メモリアクセスの時間経過後に出力され、また、前記センスアンプコントロール信号が出力されて、メモリデータがセンスデータラッチにラッチされた後のサイクルにおいて、アドレスが変更されることを特徴とする。

本発明の半導体メモリの動作方法は、外部から入力される先頭アドレスに基づき、マトリクス状に配置されたメモリ素子から読み出したメモリデータを外部クロックに同期させて、外部クロックのサイクル毎に連続して外部に出力するバースト読み出しの機能を有する半導体メモリの動作方法であって、バースト制御部が、切替スイッチにより、前記メモリ素子をＭ×Ｎ（Ｍ、Ｎは２以上の整数）本の読み出し線毎に分割した各ブロック毎において、切替スイッチが、前記ブロック毎に読み出し線に接続されたメモリ素子のメモリデータを読み出すＮ個のセンスアンプ各々に対し、Ｍ×Ｎ本の読み出し線における何れのＮ本を接続するかの切り替えを行う切替過程と、バースト制御部が、前記センスアンプに対して、前記読み出し線からメモリデータを読み出させる過程と、前記バースト制御部が、前記センスアンプから出力されるメモリデータを、バーストアドレスの変化に応じて生成したセンスアンプコントロール信号によってセンスデータラッチにラッチさせるラッチ過程と、前記バースト制御部が、複数のページラッチ部からなるページラッチに対し、各ページラッチ部単位に、前記センスデータラッチから出力されるメモリデータの書込処理を行うページラッチ書込過程と、前記バースト制御部が、前記ページラッチのデータを、前記外部クロックに同期して順次出力ラッチへ読み込ませ、外部に出力する過程と、前記バースト制御部が、前記メモリデータを前記ページラッチに書き込むラッチ書込タイミングにおいて、前記センスアンプコントロール信号を出力するとともに、前記センスデータラッチから前記メモリデータを前記ページラッチ部に書き込むページラッチ信号を、当該ページラッチ部毎に独立に出力する過程と、を有し、前記バースト制御部が、前記センスデータラッチの保持するメモリデータを、前記ページラッチに書き込む際、前記出力ラッチに出力されるタイミングの早いデータを保持する前記ページラッチ部に出力する前記ページラッチ信号を、前記センスアンプコントロール信号の出力されるサイクルより前のサイクルで出力し、前記出力ラッチに出力されるタイミングの遅いデータを保持する前記ページラッチ部に出力する前記ページラッチ信号を前記センスアンプコントロール信号の出力されるサイクルにおいて出力することを特徴とする。

本発明の半導体メモリの動作方法は、前記ページラッチが、前記ブロックのワード境界単位に含まれるメモリデータの１／２の数の書込メモリデータをラッチするものであり、当該書込メモリデータを複数に分割して分割書込メモリデータとし、前記バースト制御部が、前記分割書込メモリデータの各々を、各ページラッチ部単位で書込処理を行い、前記ワード境界の前記書込メモリデータを前記ブロックから読み出す前記バーストアドレスを生成する、ことを特徴とする。

本発明の半導体メモリの動作方法は、前記バースト制御部が、前記ページラッチから前記分割書込メモリデータを出力している期間にラッチ書込タイミングを設け、前記バースト読み出し開始時に前記ページラッチに書き込んだ前記書込メモリデータのうち、前記ラッチ書込タイミングまでに読み出されて保持する必要のなくなった分割書込メモリデータを保持する前記ページラッチ部に対して前記ページラッチ信号を出力することを特徴とする。

本発明の半導体メモリの動作方法は、前記センスデータラッチに対する前記センスアンプコントロール信号が、バーストアドレスの変更を検出した信号に基づいて、メモリアクセスの時間経過後に出力され、また、前記センスアンプコントロール信号が出力されて、メモリデータがセンスデータラッチにラッチされた後のサイクルにおいて、アドレスが変更されることを特徴とする。

本発明によれば、開始アドレスに対応する１６Ｗ境界において、ページラッチの中の、出力ラッチに対して最初にメモリデータを出力するメモリデータを保持するラッチ部に対して出力されるラッチイネーブル信号を、従来の様に、バーストアドレスが変化し、アクセスするメモリが変化する直前のサイクルでなく、それより所定のサイクル数分前の（早いサイクル）にて出力するため、例えば、１サイクル早めに出力することにより、ディレイによりラッチイネーブル信号が遅れたとしても、ページラッチにおけるセットアップ時間（データが入力されてから出力ラッチへデータを出力する時間）に対し余裕を持つことができ、出力ラッチに対して、従来に比較して高速にセンスデータラッチから出力するデータを供給することが可能となり、ラッチイネーブル信号のディレイにより読み出しクロックの周波数の制限を緩和し、より高速のアクセスを可能とすることができる。

同様に、本発明によれば、上記「開始アドレスに対応する１６Ｗ境界」以降の１６Ｗ境界においても、バーストアドレスが変化する直前のサイクルでイネーブル信号を出力するのではなく、早いサイクルにて書き込みのイネーブル信号を出力することにより、出力ラッチに対して、従来に比較して高速にセンスデータラッチから出力するデータを供給することが可能となり、ラッチイネーブル信号のディレイにより読み出しクロックの周波数の制限を緩和し、より高速のアクセスを可能とすることができる。

また、本発明によれば、ページラッチを複数のラッチ部に分割し、各ラッチ部単位でメモリデータの書込処理を行うため、最初の１６ワード境界前の１回目のメモリアクセスにおける未出力の有効データがなくなることなく、最初の１６ワード境界前の２回目のメモリアクセスの開始を早くすることが可能になる。

以下、本発明の実施の形態のフラッシュメモリについて図面を参照しつつ説明する。
図１１は本実施の形態のフラッシュメモリの構成を示す図である。なお、本実施の形態においてはメモリアクセスがファーストレイテンシの１サイクル前には完了している場合を対象とする。
図１１に示すフラッシュメモリには、上述した従来のフラッシュメモリと同様の動作を行う入力バッファ１、アドレスラッチ２、およびアドレス制御部４があり、上記の従来例の説明が適用できるため、説明を省略する。ここで用いられているサイクルは、内部クロックの立ち上がりから、次の内部クロックの立ち上がり前の周期を示している。

フラッシュメモリには、バースト制御部３Ａがある。バースト制御部３Ａは、アドレスラッチ２から入力されるラッチアドレスＬＡＤを先頭アドレス（スタートアドレス、開始アドレス）とし、スタートアドレスの上位ビット（８ワード単位の読み出しを対象とする場合はＡ３〜Ａ２２）をバーストアドレスＢＡＤとして出力する。続いて、バーストアドレスＢＡＤを、後述する通り、所定の計数タイミングにて内部クロックＣＬＫに同期して「１」インクリメントして新たなバーストアドレスＢＡＤとして出力する。また、バースト制御部３Ａは、このバーストアドレスＢＡＤの変化を検出して後述する検出信号ＤＴを出力する。
また、バースト制御部３Ａは、後述する通り、内部クロックＣＬＫに同期して、ページラッチ信号ＰＬ０〜ＰＬ３、ページコントロール信号ＰＣ、アウトプットコントロール信号ＯＰＣ、およびウェイト信号ＷＡＩＴを生成して出力し、さらに、アクセスのモード（ランダム／非同期）に応じて同期／非同期セレクト信号ＳＥＬを生成して出力する。

フラッシュメモリには、上述した従来のフラッシュメモリと同様のデコーダ５、メモリセルアレイ６、センスアンプ７、ＡＴＤ回路８があり、上記の従来例の説明が適用できるため、説明を省略する。
メモリセルアレイ６は、従来例において記載した通り、複数のメモリセル（メモリ素子）がマトリクス状に配置されて形成されている。メモリセル（メモリ素子）は２×Ｎ（本実施の形態においては、Ｎは８）本の読み出し線毎にブロックに分割されており、このブロックをまたいで一度にメモリアクセスすることができない。
センスアンプ７は、従来例において記載した通り、８個のセンスアンプ７−０〜７−７からなる（図４参照）。そして、図４を参照して説明した通り、スイッチ機構１００により、センスアンプ７−０〜７−７に２×Ｎ本の読み出し線のいずれかのＮ本の読み出し線に接続するかの切り替えが行われる。なお、以下において、各センスアンプ７−０〜７−７によってセンスされて出力されるメモリデータ群をワードデータＷＤ０〜ＷＤ７と記載する。

フラッシュメモリには、センスデータラッチ９Ａがある。センスデータラッチ９Ａは、センスアンプコントロール信号ＳＣの「Ｈ」レベルの期間において、入力されるメモリデータ群、つまり、ワードデータＷＤ０〜ＷＤ７をそのまま通過させて出力し、「Ｌ」レベルに遷移すると、その「Ｌ」レベルとなった時点において入力されていたワードデータＷＤ０〜ＷＤ７をラッチして、センスラッチデータＳＬＤ（ＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７）として出力する。なお、センスラッチデータＳＬＤ０１〜ＳＬＤ６７は、夫々、２ページ分のワードデータであり、センスラッチデータＳＬＤ０１は、ワードデータＷＤ０、ＷＤ１に対応し、センスラッチデータＳＬＤ２３は、ワードデータＷＤ２、ＷＤ３に対応する。また、センスラッチデータＳＬＤ４５は、ワードデータＷＤ４、ＷＤ５に対応し、センスラッチデータＳＬＤ６７は、ワードデータＷＤ６、ＷＤ７に対応する。

フラッシュメモリには、ページラッチ１０Ａがある。ページラッチ１０Ａは、センスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７の夫々を個別にラッチすることができるように、センスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７の夫々に対応したページラッチ部１０−０〜１０−３を有している。
ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、内部クロックＣＬＫに非同期のセンスアンプコントロール信号ＳＣにてセンスデータラッチ９Ａにラッチされ出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７を、内部クロックＣＬＫに同期したページラッチ信号ＰＬ０、ＰＬ１、ＰＬ２、ＰＬ３によりラッチし、ページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。

フラッシュメモリには、ページセレクタ１１Ａがある。ページセレクタ１１Ａは、ページコントロール信号ＰＣにより、ページラッチ１０Ａによりラッチされている複数のワードの何れかを選択して、ページデータＰＤとして、出力ラッチ１２およびセレクタ１３の夫々へ出力する。
例えば、ページセレクタ１１Ａは、ページコントロール信号ＰＣが「Ｐ０」の場合、センスラッチデータＳＬＤ０１の下位１５ビット（ワードデータＷＤ０に相当）をページデータＰＤとして出力する。また、ページセレクタ１１Ａは、ページコントロール信号ＰＣが「Ｐ６」の場合、センスラッチデータＳＬＤ５６の上位１５ビット（ワードデータＷＤ６に相当）をページデータＰＤとして出力する。

フラッシュメモリには、上述した従来のフラッシュメモリと同様の動作を行う出力ラッチ１２、セレクタ１３、データ出力制御部１４、およびレディ出力制御部１５があり、上記の従来例の説明が適用できるため、説明を省略する。

次に、図１１におけるバースト制御部３Ａの詳細について図１２を参照しつつ説明する。図１２はバースト制御部３Ａの構成例を示すブロック図である。
バースト制御部３Ａには、ファーストレイテンシレジスタ３１Ａがあり、ファーストレイテンシレジスタ３１Ａは、ファーストレイテンシのウェイトサイクル数から「１」減算した値（ウェイト計数初期値）を記憶するレジスタである。このファーストレイテンシレジスタ３１Ａへの書き込みはバースト読み出しなどが実際に行われるよりも前のタイミングで、不図示の制御回路により行われる。
バースト制御部３Ａには、有効データレジスタ３２Ａがあり、有効データレジスタ３２Ａは有効データ数から「１」減算した値（データ計数初期値）を記憶する。有効データ数は、最初の１６ワード境界においては最初の１６ワード境界前の出力すべき有効なデータの数、それ以外においては１回のメモリアクセスにおいてメモリセルアレイ６からセンスしたデータのうちバースト出力すべき有効なデータの数である。

バースト制御部３Ａには、アドレスカウンタ３３Ａがある。アドレスカウンタ３３Ａは、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、「３〜２２ビット」が示す上位アドレスをスタートのバーストアドレスＢＡＤとして出力する。アドレスカウンタ３３Ａは、後述するファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期し、バーストアドレスＢＡＤを「１」インクリメントし、「１」インクリメントした値をバーストアドレスＢＡＤとして出力する。

また、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「１」および「０」のいずかであるときに入力される内部クロックＣＬＫの立ち上がりに同期して、また、データカウンタ３５Ａの計数値が「８」であるときに１６Ｗ境界カウンタ３６Ａの計数値が「２」以上であれば１６Ｗ境界カウンタ３６の計数値が「１」となった後ときに入力される内部クロックＣＬＫの立ち上がりに同期して、バーストアドレスＢＡＤを「１」インクリメントして、「１」インクリメントした値をバーストアドレスＢＡＤとして出力する。さらに、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６の計数値が「１」および「０」のいずかである内部クロックＣＬＫの立ち上がりに同期してバーストアドレスＢＡＤを「１」インクリメントして、「１」インクリメントした値をバーストアドレスＢＡＤとして出力する。

バースト制御部３Ａには、ファーストレイテンシカウンタ３４Ａがある。ファーストレイテンシカウンタ３４Ａは、ファーストレイテンシのクロックサイクル数を計数するものである。ファーストレイテンシカウンタ３４Ａにはファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値が計数の初期値として書き込まれる。ファーストレイテンシカウンタ３４Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。

バースト制御部３Ａには、データカウンタ３５Ａがある。データカウンタ３５Ａは最初の１６ワード境界前においては最初の１６ワード境界前において外部に出力すべきデータ（有効データ）の外部に出力されていない残りの有効データの数をカウントするものである。また、データカウンタ３５Ａは最初の１６ワード境界前以外においては１回のメモリアクセスで読み出される外部にバースト出力すべきデータの外部に出力されていない残りの有効データの数をカウントするものである。データカウンタ３５Ａには有効データレジスタ３２Ａに記憶されているデータ計数初期値が計数の初期値として書き込まれる。データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。このデータカウンタ３５Ａは、従来例において説明したデータカウンタ３５が「３」ビットで構成されているのに対して「４」ビットにより構成されており、最大「１５」計数できるようになっている。

バースト制御部３Ａには、１６Ｗ境界カウンタ３６Ａがある。１６Ｗ境界カウンタ３６Ａは１６ワード境界の境界ウェイトを計数するために利用されるものである。１６Ｗ境界カウンタ３６Ａにはファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値が計数の初期値として書き込まれる。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントする。

バースト制御部３Ａには、レイテンシカウンタ書込部３７Ａがある。レイテンシカウンタ書込部３７Ａは、アドレスラッチ信号ＡＬＡＴが「Ｈ」レベルのときの内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を読み込み、読み込んだウェイト計数初期値を、ファーストレイテンシカウンタ３４Ａに対し、計数の初期値として書き込む。

バースト制御部３Ａには、有効データレジスタ書込部３８Ａがある。有効データレジスタ書込部３８Ａは、有効データ数（メモリアクセスにおいてメモリセルアレイ６からセンスしたデータのうちバースト出力すべき有効なデータの数）から「１」減算した値（データ計数初期値）を算出し、算出結果を有効データレジスタ３２Ａに書き込む。
つまり、有効データレジスタ書込部３８Ａは、開始アドレスの下位４ビットを夫々反転して、その結果をデータ計数値とする。例えば、開始アドレスの下位４ビットが「６」（０（最上位ビット）、１（３ビット目）、１（２ビット目）、０（最下位ビット））のとき、これを反転して「１００１」（９）を求め、求めた「９」をデータ計数初期値として有効データレジスタ３２Ａに書き込む。
それ以降、有効データレジスタ書込部３８Ａは、固定値「７」をデータ計数初期値とし、有効データレジスタ３２Ａに書き込む。

バースト制御部３Ａには、データカウンタ書込部３９Ａがある。データカウンタ書込部３９Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値を読み込み、このデータ計数初期値を、データカウンタ３５Ａに対し、計数の初期値として書き込む。
データカウンタ書込部３９Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６Ａの計数値が「１」および「０」の何れかであるときに入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値を読み込み、このデータ計数初期値を、データカウンタ３５Ａに対し、計数の初期値として書き込む。

バースト制御部３Ａには、境界カウンタ書込部４０Ａがある。境界カウンタ書込部４０Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値を読み込み、このウェイト計数初期値を、１６Ｗ境界カウンタ３６Ａに対し、計数の初期値として書き込む。
境界カウンタ書込部４０Ａは、データカウンタ３５Ａの計数値が「８」で１６Ｗ境界カウンタ３６Ａの計数値が「１」および「０」のいずかである内部クロックＣＬＫの立ち上がりに同期して、また、データカウンタの計数値が「８」であるときに１６Ｗ境界カウンタ３６の計数値が「２」以上であれば１６Ｗ境界カウンタ３６Ａの計数値が「１」となった後ときに入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を読み込み、このウェイト計数初期値を、１６Ｗ境界カウンタ３６Ａに対し、計数の初期値として書き込む。

バースト制御部３Ａには、アドレス変化検出部４１Ａがある。アドレス変化検出部４１Ａは、バーストアドレスＢＡＤの変化を検出して、ワンショットのパルスを生成して、検出信号ＤＴとして出力する。検出信号ＤＴは、ＡＴＤ回路８により所定時間（メモリのアクセスタイムに相当する時間）遅延させられ、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに供給される。

バースト制御部３Ａには、ページラッチ信号生成部４２Ａがある。ページラッチ信号生成部４２Ａは最初のメモリアクセスが完了してセンスデータラッチ９Ａにラッチされた有効データをページラッチ１０Ａに書き込むために、「Ｈ」レベルの期間を有するページラッチ信号ＰＬを生成する。メモリアクセスが完了してセンスラッチデータがセンスデータラッチ９Ａによりラッチされ、ページラッチ１０Ａの未出力の有効データをラッチしているページラッチ部以外のページラッチ部（１０−１，１０−２，１０−３，１０−４）でセンスデータラッチ９Ａにラッチした有効データをラッチ可能になると、センスデータラッチ９Ａにラッチされている有効データをページラッチ部に書き込むために、そのページラッチ部に対応させて、「Ｈ」レベルの期間を有するページラッチ信号ＰＬ（ＰＬ０，ＰＬ１，ＰＬ２，ＰＬ３）を生成する。

ページラッチ信号生成部４２Ａは、ページラッチ部１０Ａにセンスラッチデータを書き込む際に、ページラッチ部（１０−１，１０−２，１０−３，１０−４）毎に、ページラッチ信号ＰＬ０〜ＰＬ３（異なった第２の制御信号）が入力され、各ページラッチ部を独立にイネーブル、すなわちスルー状態とし、保持可能状態としている。
また、既に述べたセンスアンプコントロール信号ＳＣ（第１の制御信号）が、アクセスするバーストアドレスＢＡＤの変更を検出した検出信号ＤＴに基づき、メモリアクセスの時間経過後に出力され、また、上記センスアンプコントロール信号ＳＣが出力されて、メモリデータがセンスデータラッチ９にラッチされた後のサイクルにおいて、アドレスカウンタ３３が「１」インクリメントする動作を行い、バーストアドレスＢＡＤが変更される。

ページラッチ信号生成部４２Ａは、アドレスラッチ信号ＡＬＡＴが「Ｈ」レベルのときの内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち上げ、ファーストレイテンシカウンタ３４Ａの計数値が「１」である内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる。
また、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「８」となった際（１６Ｗ境界直前の８ワード境界におけるデータの出力中でないことを検出した際）、１６Ｗ境界カウンタ３６Ａの計数値が「２」以上である場合、１６Ｗ境界カウンタの計数が進み、１６Ｗ境界カウンタ３６の計数値が「３」になった後に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ２を立ち上げ、次に、１６Ｗ境界カウンタ３６の計数値が「２」になった後に入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ３を立ち上げる。

上述したように、ページラッチ信号生成部４２Ａは、バーストアドレスが変化するサイクルに対して、ページラッチ１０Ａをイネーブルとするページラッチ信号ＰＬ０〜ＰＬ２を２つ前のサイクル（バーストアドレスが変化する直前のサイクルより１つ前のサイクル）にて、またページラッチ信号ＰＬ３をバーストアドレスが変化する直前のサイクルにて出力している。
ここで、１６ワード境界カウンタが「２」となったということは、次の「１」となったサイクル内で、センスアンプコントロール信号ＳＣが出力される設計となっているため、次の「１」となったサイクル内でページラッチ信号ＰＬ３を立ち上げる。本実施形態においては、ページラッチ信号ＰＬ０〜ＰＬ２を、ページラッチ信号ＰＬ３より１サイクル前に立ち上げている。

そして、ページラッチ信号生成部４２Ａは、その後の１６Ｗ境界カウンタ３６の計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる。この時点で、ページラッチ１１Ａは、センスデータラッチ９Ａから入力されるセンスラッチデータＳＬＤをラッチ（保持）する。
また、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「３」となった際に、データカウンタ３５の計数値が「０」である場合、この状態のときに入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ２を立ち上げ、次に、１６Ｗ境界カウンタ３６Ａの計数値が「２」である場合、この状態のときに入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ３を立ち上げ、その後の１６Ｗ境界カウンタ３６Ａの計数値が「１」である内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる。
すなわち、ページラッチ信号生成部４２Ａは、アドレスカウンタ３３Ａが「１」インクリメントされ、バーストアドレスが変化し、新たなアドレスの８ワード分のメモリ素子のアクセスが行われる時点で、ページラッチ１０Ａの各ラッチ部に入力されているセンスラッチデータＳＬＤを保持するデータとして確定するため、このインクリメントが行われるサイクルの内部クロックＣＬＫの立ち上がりにおいて、ページラッチ信号ＰＬ３を立ち上げる。

さらに、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「１」および「２」の何れかであり、データカウンタ３５Ａの計数値が「Ａ（１０）」および「２」の何れかであるときに入力される内部クロックＣＬＫの立ち上がりに同期して（アドレスカウンタ３３Ａが「１」インクリメントされ、バーストアドレスが次の１６Ｗ境界における８ワード単位のメモリをアクセスする直前のサイクル（周期）の１つまえ、すなわちバーストアドレスが変化する２サイクル前のサイクルにおいて）、ページラッチ信号ＰＬ０〜ＰＬ２を立ち上げ、次に、１６Ｗ境界カウンタ３６Ａの計数値が「０」および「１」の何れかであり、データカウンタ３５Ａの計数値が「９」および「１」の何れかであるときに入力される内部クロックＣＬＫの立ち上がりに同期して（アドレスカウンタ３３Ａが「１」インクリメントされ、バーストアドレスが次の１６Ｗ境界における８ワード単位のメモリをアクセスする直前のサイクル、すなわちバーストアドレスが変化する１サイクル前のサイクルにおいて）、ページラッチ信号ＰＬ３を立ち上げ、その後のデータカウンタ３５Ａの計数値が「８」および「０」の何れかであるときに入力される内部クロックＣＬＫの立ち上がりに同期してページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる。

また、開始アドレスに対応した最初の１６Ｗ境界を超えた以降のバースト読み出しにおいて、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「２」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して（アドレスカウンタ３３Ａが「１」インクリメントされ、バーストアドレスが次の１６Ｗ境界における８ワード単位のメモリをアクセスする直前のサイクルの１つまえ、すなわちバーストアドレスが変化する２サイクル前のサイクルにおいて）、ページラッチ信号ＰＬ０〜ＰＬ２を立ち上げ、データカウンタ３５Ａの計数値が「１」である時に入力される内部クロックに同期して（アドレスカウンタ３３Ａが「１」インクリメントされ、バーストアドレスが次の１６Ｗ境界における８ワード単位のメモリをアクセスする直前のサイクル、すなわちバーストアドレスが変化する１サイクル前のサイクルにおいて）、ページラッチ信号を立ち上げ、その後のデータカウンタ３５Ａの計数値が「０」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して（バーストアドレスが変化したサイクルにて、次の８ワード単位のメモリアクセスが開始された時点において）、ページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる。

上述したように、ページラッチ信号ＰＬ０〜ＰＬ２が出力されるタイミングを、従来に比して１サイクル早めたため、本実施形態においては、開始アドレスに対応した１６Ｗ境界においては、センスアンプコントロール信号ＳＣが出力されるサイクル以前に、ページラッチ信号ＰＬ０〜ＰＬ２が出力され、ページデータラッチ１０Ａにおけるセットアップ時間を確保することができ、すなわち出力ラッチ１２に対して遅れなくページデータＰＤを出力することができるため、外部クロックの周波数を高くし、読み出し速度を高速化を図ることができる。

すでに述べた従来例に比べて１サイクル前とは、設計上においてバーストアドレスが変化する直前のサイクルより、１周期（サイクル）前を指している。一方、従来例においては、バーストアドレスが変化する１サイクル前の周期の開始時点にページラッチ信号ＰＬを立ち上げていた。
ここで、ページラッチ信号ＰＬ３については、現在出力中のデータが保持されているため、先出しすることでデータが変更されてしまうので、従来と同様のタイミングにて出力される。

しかしながら、ラッチされたデータの読み出しにおいて、ページラッチ信号ＰＬ３がラッチ制御するラッチ部１０−４には、出力ラッチ１２にラッチする周期までに、複数サイクルの時間があるため、セットアップマージンは十分に取れており、ページラッチ信号ＰＬ３の先出しの必要はない。
つまり、ページラッチ信号生成部４２Ａは、ページラッチ１０Ａへの書き込みの際、ページラッチ部のなかで出力中のメモリデータを保持しているページラッチ部、すなわちページラッチ１０Ａ内の最後のページラッチ部１０−４に対するページラッチ信号ＰＬ３（第２の制御信号）が、センスアンプコントロール信号ＳＣ（第１の制御信号）と同一サイクルにて出力する。
また、この制御は、ページラッチ１１Ａを、ページラッチ部（１０−１，１０−２，１０−３，１０−４）に分割し、それぞれのページラッチ部を、ページラッチ信号ＰＬ（ＰＬ０，ＰＬ１，ＰＬ２，ＰＬ３）によって、任意にラッチ制御を行うことにより実現できたものである。

上述したように、本実施形態においては、ページラッチ１０Ａは互いに独立してイネーブル状態になる、２ワード単位でラッチを行う４つのページラッチ部１０−０〜１０−３から構成されているため、ページラッチ１０Ａは８ワードデータをラッチすることができる。スタートアドレスの下位４ビットが「０」と「１」、「２」と「３」、「４」と「５」、「６」と「７」の夫々は、最初の１６ワード境界前の２回目のメモリアクセスの有効データの数が「８」、「６」、「４」、「２」である。このため、スタートアドレスの下位４ビットが「２」〜「８」の場合、最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイ６から読み出されページラッチ１０Ａに保持されている有効データのバースト出力中であっても、下位４ビットが「２」、「３」の場合にはページラッチ部１０−１〜１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−１〜１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ２３〜ＳＬＤ６７）に書き換えても有効データが損なわれることがない。

また、下位４ビットが「４」、「５」の場合にはページラッチ部１０−２〜１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−２〜１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ４５〜ＳＬＤ６７）に書き換えても有効データが損なわれることがない。さらに、下位４ビットが「６」、「７」の場合にはページラッチ部１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ６７）に書き換えても有効データが損なわれることがない。ただし、下位４ビットが「０」、「１」の場合にも、ページラッチ部１０−０〜１０−３に保持されている有効データがバースト出力されて保持しておく必要がなくなった場合に、ページラッチ部１０−０〜１０−３をスルー状態にして、最初の１６ワード境界前の２回目のメモリアクセスで読み出されてセンスデータラッチ９Ａから出力されている有効データ（ＳＬＤ０１〜ＳＬＤ６７）に書き換えても有効データが損なわれることがない。

したがって、ページラッチ信号生成部４２Ａは、最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイ６から読み出された有効データのバースト出力中に（下位４ビットが「０」、「１」の場合にはバースト出力が終了した後に）、最初の１６ワード境界前の２回目のメモリアクセスによりメモリセルアレイ６から読み出されてセンスデータラッチ９Ａから出力されているワードデータをページラッチ部１０−０〜１０−３に書き込むために、センスデータラッチ９Ａから出力されている有効データが書き込まれることになるページラッチ部（該当ページラッチ部）で保持されている有効データの全てがページセレクタ１１に選択された後に該当ページラッチ部に入力されるページラッチ信号を「Ｈ」レベルにして該当ページラッチ部をスルー状態にする。

その後に、該当ページラッチ部で保持されている有効データの全てがページセレクタ１１により選択された後でかつ最初の１６ワード境界前の２回目のメモリアクセスが完了してメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９Ａから出力されるようになった後であって、最初の１６ワード境界前の２回目のメモリアクセスの次のメモリアクセスでメモリセルアレイ６から読み出されたワードデータがセンスデータラッチ９から出力されるようになる前に「Ｈ」レベルにしたページラッチ信号を「Ｌ」レベルにしてセンスデータラッチ９Ａが出力しているワードデータをラッチ（保持）する。

ここで、ページラッチ信号生成部４２Ａがデータカウンタ３５Ａの計数値「８」に関係して立ち上げ、立ち下げるページラッチ信号ＰＬ０〜ＰＬ３について示す。
開始アドレスの下位４ビットが「００００」、「０００１」である場合、ページラッチ信号生成部４２Ａは、全てのページラッチ信号ＰＬ０〜ＰＬ３の立ち上げ、立ち下げを行う。
開始アドレスの下位４ビットが「００１０」、「００１１」である場合、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ１〜ＰＬ３の立ち上げ、立ち下げを行うが、ページラッチ信号ＰＬ０の立ち上げ、立ち下げを行わない。
開始アドレスの下位４ビットが「０１００」、「０１０１」である場合、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ２〜ＰＬ３の立ち上げ、立ち下げを行うが、ページラッチ信号ＰＬ０〜ＰＬ１の立ち上げ、立ち下げを行わない。
開始アドレスの下位４ビットが「０１１０」、「０１１１」である場合、ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ３の立ち上げ、立ち下げを行うが、ページラッチ信号ＰＬ０〜ＰＬ２の立ち上げ、立ち下げを行わない。

バースト制御部３Ａには、ページコントロール信号生成部４３Ａがある。ページコントロール信号生成部４３Ａは、アドレスラッチ信号ＡＬＡＴが「Ｈ」レベルのときの内部クロックＣＬＫの立ち上がりに同期して、開始アドレスの下位３ビットをページコントロール信号ＰＣの初期値として読み込み、内部クロックＣＬＫの立ち上がりに同期して「１」インクリメントする。
ページコントロール信号生成部４３Ａは、初期値を読み込んだ後にディセーブル状態となり、ファーストレイテンシカウンタ３４Ａの計数値が「１」になるとイネーブル状態になる。また、ページコントロール信号生成部４３Ａは、データカウンタ３５Ａの計数値が「１」のときに１６Ｗ境界カウンタ３６Ａの計数値が「３」以上であればディセーブル状態となり、その後に１６Ｗ境界カウンタ３６Ａの計数値が「２」になるとイネーブル状態になる。

バースト制御部３Ａには、ウェイト信号生成部４４Ａがある。ウェイト信号生成部４４Ａは、アドレスラッチ信号ＡＬＡＴが「Ｈ」レベルのときの内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げ、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。
また、ウェイト信号生成部４４Ａは、データカウンタ３５の計数値が「０」であり、１６Ｗ境界カウンタ３６Ａの計数値が「２」以上である内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げ、その後の１６Ｗ境界カウンタ３６Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期してウェイト信号ＷＡＩＴを立ち下げる。

バースト制御部３Ａは、図示しない、同期／非同期セレクト信号ＳＥＬ、およびアウトプットコントロール信号ＯＰＣの生成を行う。また、バースト制御部３Ａは、アドレスラッチ信号ＡＬＡＴが「Ｈ」レベルのときの内部クロックＣＬＫの立ち上がりに同期して、１６Ｗ境界信号を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、その後のデータカウンタ３５Ａの計数値が「１」である内部クロックＣＬＫの立ち上がりに同期して、１６Ｗ境界信号を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。

以下、上述した本実施の形態のフラッシュメモリのバースト読み出しの動作について図面を参照しつつ説明する。
図１３は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合における、本実施の形態の各回路の動作のタイミングチャートを示している。なお、図１３は、従来例において説明した図７に対応する。
時刻ｔ_１０１において、入力バッファ１がチップイネーブル信号ＣＥＢ及びアドレスバリッド信号ＡＤＶＢが「Ｈ」レベルから「Ｌ」レベルに遷移することにより、アドレスラッチ信号ＡＬＡＴを立ち上げ、立ち上げた後の次の内部クロックＣＬＫの立ち上がりに同期してアドレスラッチ信号ＡＬＡＴを立ち下げる。

時刻ｔ_１０２において、アドレスカウンタ３３Ａは、アドレスラッチ２から入力されるラッチアドレスＬＡＤ（２２ビット）の下位３ビットを除いた、「３〜２２ビット」が示す上位アドレスを、計数の初期値として書き込まれ、バーストアドレスＢＡＤとして出力する。このバーストアドレスＢＡＤに基づき、センスアンプ７によりセンスされてメモリデータＭＤがセンスデータラッチ９Ａに出力される。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間（アクセス時間に相当する時間）遅延させられ、時刻ｔ_１６２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」、「Ｄ１５」をセンスラッチデータＳＬＤ（センスラッチデータＳＬＤ６７）として出力する。

時刻ｔ_１０２において、レイテンシカウンタ書込部３７Ａは、最初のメモリアクセスに必要なクロックサイクルを計数するために、ファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値「５」を読み込み、読み込んだウェイト計数初期値「５」をファーストレイテンシカウンタ３４Ａに初期値として書き込む。
ページラッチ信号生成部４２Ａは、ページラッチ信号ＰＬ０〜ＰＬ０を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
ページコントロール信号生成部４３Ａは、開始アドレスの下位３ビット「１１０」をページコントロール信号ＰＣの初期値として読み込み、「Ｐ６」をページコントロール信号ＰＣとし、計数を行わないディセーブル状態になる。
ウェイト信号生成部４４Ａは、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
バースト制御部３Ａは、アクセス開始の際の最初の１６ワード境界におけるアクセスであることを示す１６ワード境界信号を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。

時刻ｔ_１０３から時刻_１０６にかけて、ファーストレイテンシカウンタ３４Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし（「５」→「４」→「３」→「２」→「１」）、計数値が「１」になる。
ページコントロール信号生成部４３Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」になると計数を行うイネーブル状態になる。
次に、時刻ｔ_１６２において、ＡＴＤ回路８は、時刻ｔ_１０２にアドレス変化検出部４１Ａから出力された検出信号ＤＴを、所定の期間（メモリアクセスの期間）ディレイさせて、センスアンプコントロール信号ＳＣとして出力する。
これにより、センスデータラッチ９Ａは、上記センスアンプコントロール信号ＳＣにより、メモリデータＭＤをラッチし、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤ（ＳＬＤ６７）として出力する。

時刻ｔ_１０７において、ファーストレイテンシカウンタ３４Ａは計数値を「１」デクリメントして計数値を「０」にする。
アドレスカウンタ３３Ａは、最初のメモリアクセスが完了しているので、計数値を「１」インクリメントし、次にアクセスするメモリ（８ワード単位）のアドレスを示すバーストアドレスＢＡＤ（以下、次にアクセスするバーストアドレスＢＡＤと記載）として出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間遅延させられ、時刻ｔ_１７２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。

時刻ｔ_１０７において、データカウンタ書込部３９Ａは、最初の１６ワード境界前の有効データの出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４の計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「１」を読み込み、データ計数初期値「１」をデータカウンタ３５Ａに初期値として書き込む。
境界カウンタ書込部４０Ａは、メモリアクセスに必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、ウェイト計数初期値を計数の初期値として１６Ｗ境界カウンタ３６Ａに書き込む。

ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４の計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１０２において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−３は、センスデータラッチ９から出力されているセンスラッチデータＳＬＤ６７をラッチし、「Ｄ１４」、「Ｄ１５」をページラッチデータＰＬＤ６７として出力する。なお、ページラッチ部１０−０〜１０−２によってラッチされ出力されるページラッチデータＰＬ０１〜ＰＬ４５は無効なデータ（外部にバースト出力する必要がないデータ）である。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ１４」：下位４ビット「Ｅ」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。ページコントロール信号生成部４３Ａは、データカウンタ３５Ａの計数値が「１」で１６Ｗ境界カウンタ３６の計数値が「３」以上の「５」であるので計数を行わないディセーブル状態となる。
これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ１５」を選択して、「Ｄ１５」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、最初のメモリアクセスが完了しているので、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１０２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。

時刻ｔ_１０８において、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「０」にする。また、１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力ラッチ１２は、ページセレクタ１１Ａから出力されている「Ｄ１５」のページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。
バースト制御部３Ａは、データカウンタ３５Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１０２において立ち上げた１６ワード境界信号を立ち下げる。これにより、以降、バーストアドレスが「１」インクリメントされるタイミングにおいてもファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を新たに１６Ｗ境界カウンタ３６Ａに書き込まれることがなくなる。

時刻ｔ_１０９において、ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」であり、１６ワード境界カウンタ３６Ａの計数値が「２」以上の「４」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了していないので、内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。

時刻ｔ_１１０において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６Ａの計数値が「３」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ２を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
これにより、ページラッチ１０Ａは、ページラッチデータＰＬＤ０１〜ＰＬＤ０２をスルーさせて、ページセレクタ１１Ａへ出力するイネーブル状態となる。

このとき、ページラッチ１０Ａにおけるページラッチ部１０−４が出力ラッチ１２に対してＤ15（ページラッチデータＰＬＤ６７；ページラッチ１０Ａ内の最後のページラッチデータ）を出力しているため、ページラッチ信号ＰＬ３を立ち上げることができない。
また、１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「２」にする。ページコントロール信号生成部４３Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「２」になったのでイネーブル状態になる。

時刻ｔ_１１１において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６Ａの計数値が「２」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
すなわち、出力ラッチ１２がページラッチ１０Ａにおけるページラッチ部１０−４が出力していたＤ15（ページラッチデータＰＬＤ６７）を読み込んだため、ページラッチ信号ＰＬ３を立ち上げることができる。
１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤの中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ１６」を選択して、「Ｄ１６」をページデータＰＤとして出力する。

次に、時刻ｔ_１７２において、ＡＴＤ回路８は、時刻ｔ_１０７にアドレス変化検出部４１Ａから出力された検出信号ＤＴを、所定の期間（メモリアクセスの期間）ディレイさせて、センスアンプコントロール信号ＳＣとして出力する。
これにより、センスデータラッチ９Ａは、上記センスアンプコントロール信号ＳＣにより、メモリデータＭＤをラッチし、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。

時刻ｔ_１１２において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６は計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間遅延させられて、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ２４」〜「Ｄ３１」をセンスラッチデータＳＬＤ（センスラッチデータＳＬＤ０１〜ＳＬＤ６７）として出力する（時刻ｔ_１８２）。

時刻ｔ_１１２において、データカウンタ書込部３９Ａは、有効データの出力に必要なクロックサイクルを計数するために、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「７」を読み込み、データ計数初期値を計数の初期値としてデータカウンタ３５Ａに書き込む。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１１０及び時刻ｔ_１１１において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ１６」および「Ｄ１７」、「Ｄ１８」および「Ｄ１９」、「Ｄ２０」および「Ｄ２１」、「Ｄ２２」および「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、有効データの出力完了後メモリアクセスが完了することになるので、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１０９において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。

時刻ｔ_１１３〜ｔ_１１９にかけて、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「０」になる。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（「Ｄ１７」〜「Ｄ２３」）。
ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期させ、ページコントロール信号ＰＣをインクリメントし、インクリメント後の値をページコントロール信号ＰＣとして出力する（「Ｐ２」〜「Ｐ７」、「Ｐ０」）。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するワードデータを選択して、選択したワードデータをページデータＰＤとして出力する（「Ｄ１８」〜「Ｄ２４」）。

時刻ｔ_１１８において、ページラッチ信号生成部４２Ａは、最初のファーストレイテンシの期間における１６Ｗ境界が終了しており、１６Ｗ境界カウンタ３６Ａの計数値が「０」であって、データカウンタ３５Ａの計数値が「２」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ２を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
時刻ｔ_１１９において、ページラッチ信号生成部４２Ａは、上述したように、１６Ｗ境界カウンタ３６Ａの計数値が「０」であり、データカウンタ３５Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。
ここで、ページラッチ信号生成部４２Ａは、ページラッチ１０Ａにおける最後のページラッチデータの出力が終了しているため、すなわち時刻ｔ_１１９において、出力ラッチ１２にデータＤ２３（ページラッチデータＰＬＤ６７）がラッチされたため、ページラッチ信号ＰＬ３を立ち上げる。

時刻ｔ_１２０において、データカウンタ３５Ａの計数値が「０」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、アドレスカウンタ３３Ａは計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。

時刻ｔ_１２０において、データカウンタ書込部３９Ａは、有効データの出力に必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６Ａの計数値が「０」であり、データカウンタ３５Ａの計数値が「０」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「７」を読み込み、データ計数初期値「７」をデータカウンタ３５Ａに初期値として書き込む。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_１１８及び時刻ｔ_１１９において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ２４」および「Ｄ２５」、「Ｄ２６」および「Ｄ２７」、「Ｄ２８」および「Ｄ２９」、「Ｄ３０」および「Ｄ３１」をページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ２４」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−１〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ２５」を選択して、「Ｄ２５」をページデータＰＤとして出力する。
以降の時刻ｔ_１２１、ｔ_１２２、ｔ_１２３、・・・において、順次の時刻ｔ_１１３、ｔ_１１４、ｔ_１１５、・・・と同様の処理が繰り返し行われる。

図１４は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合における、本実施の形態の各回路の動作のタイミングチャートを示している。なお、図１４は、従来例において説明した図８に対応する。
時刻ｔ_２０１〜ｔ_２０６、およびｔ_２６２において、図１３において説明した時刻ｔ_１０１〜ｔ_１０６、およびｔ_１６２と同様の動作が行われる。
時刻ｔ_２０７において、ファーストレイテンシカウンタ３４Ａは計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３Ａは、最初のメモリアクセスが完了しているので、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間遅延させられた時刻ｔ_２７２において、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する。

また、時刻ｔ_２０７において、データカウンタ書込部３９Ａは、最初の１６ワード境界前の有効データ、つまり、下位４ビットが「６」なので最初の１６ワード境界前の1回目のメモリアクセスで読み出される有効データと２回目のメモリアクセスで読み出される有効データ、の出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「９」を読み込み、データ計数初期値「９」をデータカウンタ３５Ａに初期値として書き込む。
境界カウンタ書込部４０Ａは、メモリアクセスに必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、ウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに初期値として書き込む。

ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２０２において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ８」および「Ｄ９」、「Ｄ１０」および「Ｄ１１」、「Ｄ１２」および「Ｄ１３」、「Ｄ６」および「Ｄ７」をページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ６」：下位４ビット「６」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ６」から「Ｐ７」にインクリメントし、「Ｐ７」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ７」）に対応する「Ｄ７」を選択して、「Ｄ７」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、最初のメモリアクセスが完了しているので、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２０２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。

時刻ｔ_２０８において、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「８」にする。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ７」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ８」を選択して、「Ｄ８」をページデータＰＤとして出力する。
時刻ｔ_２０９において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「８」であり、１６Ｗ境界カウンタ３６Ａの計数値が「３」以上の「４」であるので、ページラッチ立上信号を「１」にする。

時刻ｔ_２０９、ｔ_２１０において、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「６」になる。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントし、計数値が「２」になる。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ８、Ｄ９）。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ１、Ｐ２）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ９、Ｄ１０）。

時刻ｔ_２１１において、ページラッチ信号生成部４２Ａは、ページラッチ立上信号が「１」であり、１６Ｗ境界カウンタ３６Ａの計数値が「２」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データをラッチすることになるページラッチ部１０−３に、最初の１６ワード境界前の１回目のメモリアクセスで読み出されラッチされていた有効データが既にバースト出力されて不要になっており、スタートアドレスの下位４ビットが「６」であるため、ページラッチ信号ＰＬ３のみを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）とともに、ページラッチ立上信号を「０」にする。なお、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままである。
データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「５」にする。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１０」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ２」から「Ｐ３」にインクリメントし、「Ｐ３」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ３」）に対応する「Ｄ１１」を選択して、「Ｄ１１」をページデータＰＤとして出力する。

時刻ｔ_２１２において、ページラッチ信号生成部４２Ａは、未出力の有効データをラッチしているページラッチ部以外のページラッチ部で最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データをラッチ可能になっており、最初の１６ワード境界前の２回目のメモリアクセスが完了して読み出されたメモリデータがセンスデータラッチ１０Ａにラッチされているので、１６Ｗ境界カウンタ３６Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２１１において立ち上げたページラッチ信号ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする。）。これにより、ページラッチ部１０−３は、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ６７をラッチし、「Ｄ１４」〜「Ｄ１５」をページラッチデータＰＬＤ６７として出力する。なお、時刻ｔ_２１２、ｔ_２１３において、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままであるため、ページラッチデータＰＬＤ０１は「Ｄ８」および「Ｄ９」、ページラッチデータＰＬＤ２３は「Ｄ１０」および「Ｄ１１」、ページラッチデータＰＬＤ４５は「Ｄ１２」および「Ｄ１３」のままである。

アドレスカウンタ３３Ａは、バースト出力する必要のある有効データ数が８未満になっており、かつ、メモリアクセスが完了しているので、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間遅延させられて、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する（時刻ｔ_２８２）。

時刻ｔ_２１２において、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
境界カウンタ書込部４０Ａは、１６ワード境界信号が「Ｈ」レベルであるので、メモリアクセスに必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、ウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに初期値として書き込む。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１１」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ３」から「Ｐ４」にインクリメントし、「Ｐ４」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ４」）に対応する「Ｄ１２」を選択して、「Ｄ１２」をページデータＰＤとして出力する。

時刻ｔ_２１３〜時刻ｔ_２１６において、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「０」になる。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「１」になる。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ１２〜Ｄ１５）。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ５〜Ｐ７、Ｐ０）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ１３〜Ｄ１６）。
時刻ｔ_２１５において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「２」であり、１６Ｗ境界カウンタ３６Ａの計数値が「３」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ２を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。

時刻ｔ_２１６において、バースト制御部３Ａは、データカウンタ３５Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２０２において立ち上げた１６ワード境界信号を立ち下げる。これにより、以降、バーストアドレスが「１」インクリメントされるタイミングにおいてもファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を新たに１６Ｗ境界カウンタ３６Ａに書き込まれることがなくなる。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「１」であり、１６Ｗ境界カウンタ３６Ａの計数値が「２」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。

時刻ｔ_２１７において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６は計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。
また、データカウンタ書込部３９Ａは、有効データの出力に必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６Ａの計数値が「１」であり、データカウンタ３５Ａの計数値が「０」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「７」を読み込み、データ計数初期値「７」をデータカウンタ３５Ａに初期値として書き込む。

また、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_２１５及び時刻ｔ_２１６において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ１６」および「Ｄ１７」、「Ｄ１８」および「Ｄ１９」、「Ｄ２０」および「Ｄ２１」、「Ｄ２２」および「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
以降、図１３の時刻ｔ_１１３以降と同様の動作が行われる。

図１５は、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「７」の場合における、本実施の形態の各回路の動作のタイミングチャートを示している。
時刻ｔ_３０１〜ｔ_３０６、およびｔ_３６２において、図１３において説明した時刻ｔ_１０１〜ｔ_１０６、およびｔ_１６２と同様の動作が行われる。

時刻ｔ_３０７において、ファーストレイテンシカウンタ３４Ａは計数値を「１」デクリメントして「０」にする。
アドレスカウンタ３３Ａは、最初のメモリアクセスが完了しているので、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間遅延させられて、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１４」〜「Ｄ１５」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する（時刻_３７２）。

また、時刻ｔ_３０７において、データカウンタ書込部３９Ａは、最初の１６ワード境界前の有効データ、つまり、下位４ビットが「７」なので最初の１６ワード境界前の1回目のメモリアクセスで読み出される有効データと２回目のメモリアクセスで読み出される有効データ、の出力に必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」である内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「８」を読み込み、データ計数初期値「８」をデータカウンタ３５Ａに初期値として書き込む。
境界カウンタ書込部４０Ａは、メモリアクセスに必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、ウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに初期値として書き込む。

ページラッチ信号生成部４２Ａは、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_３０２において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ８」および「Ｄ９」、「Ｄ１０」および「Ｄ１１」、「Ｄ１２」および「Ｄ１３」、「Ｄ７」をページラッチデータＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７として出力する。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤ（「Ｄ７」：下位４ビット「７」に対応したワードデータ）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ７」から「Ｐ０」にインクリメントし、「Ｐ０」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１は、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ０」）に対応する「Ｄ８」を選択して、「Ｄ８」をページデータＰＤとして出力する。
ウェイト信号生成部４４Ａは、最初のメモリアクセスが完了しているので、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_３０２において立ち上げたウェイト信号ＷＡＩＴを立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。
時刻ｔ_３０８において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「８」であり、１６Ｗ境界カウンタ３６Ａの計数値が「３」以上の「５」であるので、ページラッチ立上信号を「１」にする。

時刻ｔ_３０８において、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「７」にする。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ８」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ９」を選択して、「Ｄ９」をページデータＰＤとして出力する。

時刻ｔ_３０９、ｔ_３１０において、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「５」になる。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して計数値を「１」デクリメントし、計数値が「２」になる。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ９、Ｄ１０）。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ２、Ｐ３）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ１０、Ｄ１１）。

時刻ｔ_３１１において、ページラッチ信号生成部４２Ａは、ページラッチ立上信号が「１」であり、１６Ｗ境界カウンタ３６Ａの計数値が「２」である内部クロックＣＬＫの立ち上がりに同期して、最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データをラッチすることになるページラッチ部１０−３に、最初の１６ワード境界前の１回目のメモリアクセスで読み出されラッチされていた有効データが既にバースト出力されて不要になっており、スタートアドレスの下位４ビットが「７」であるため、ページラッチ信号ＰＬ３のみを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）とともに、ページラッチ立上信号を「０」にする。なお、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままである。

データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「４」にする。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「１」にする。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１１」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ３」から「Ｐ４」にインクリメントし、「Ｐ４」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ４」）に対応する「Ｄ１２」を選択して、「Ｄ１２」をページデータＰＤとして出力する。

時刻ｔ_３１２において、ページラッチ信号生成部４２Ａは、１６Ｗ境界カウンタ３６Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、未出力の有効データをラッチしているページラッチ部以外のページラッチ部で最初の１６ワード境界前の２回目のメモリアクセスで読み出された有効データをラッチ可能になっており、最初の１６ワード境界前の２回目のメモリアクセスが完了して読み出されたメモリデータがセンスデータラッチ１０Ａにラッチされているので、時刻ｔ_３１１において立ち上げたページラッチ信号ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルにする。）。これにより、ページラッチ部１０−３は、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ６７をラッチし、「Ｄ１４」〜「Ｄ１５」をページラッチデータＰＬＤ６７として出力する。なお、時刻ｔ_３１１、ｔ_３１２において、ページラッチ信号ＰＬ０〜ＰＬ２は「Ｌ」レベルのままであるため、ページラッチデータＰＬＤ０１は「Ｄ８」および「Ｄ９」、ページラッチデータＰＬＤ２３は「Ｄ１０」および「Ｄ１１」、ページラッチデータＰＬＤ４５は「Ｄ１２」および「Ｄ１３」のままである。

アドレスカウンタ３３Ａは、バースト出力する必要のある有効データ数が８未満になっており、かつ、メモリアクセスが完了しているので、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。
このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。この検出信号ＤＴがＡＴＤ回路８により所定時間遅延させられて、センスアンプコントロール信号ＳＣとしてセンスデータラッチ９Ａに入力され、センスデータラッチ９Ａは、センスアンプ７から出力されるメモリデータＭＤをラッチして、「Ｄ１６」〜「Ｄ２３」をセンスラッチデータＳＬＤ（ＳＬＤ０１〜ＳＬＤ６７）として出力する（時刻ｔ_３８２）。

時刻ｔ_３１２において、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントして計数値を「３」にする。
境界カウンタ書込部４０Ａは、１６ワード境界信号が「Ｈ」レベルであるので、メモリアクセスに必要なクロックサイクルを計数するために、ファーストレイテンシカウンタ３４Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ファーストレイテンシレジスタ３６Ａに記憶されているウェイト計数初期値「５」を読み込み、ウェイト計数初期値「５」を１６Ｗ境界カウンタ３６Ａに初期値として書き込む。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１２」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫの立ち上がりに同期して、ページコントロール信号ＰＣを「Ｐ４」から「Ｐ５」にインクリメントし、「Ｐ５」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ５」）に対応する「Ｄ１３」を選択して、「Ｄ１３」をページデータＰＤとして出力する。

時刻ｔ_３１３〜時刻ｔ_３１５において、データカウンタ３５Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「０」になる。１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「２」になる。
出力ラッチ１２は、ページセレクタ１１から出力されているページデータＰＤを、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する（Ｄ１３〜Ｄ１５）。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣをインクリメントし、インクリメント後のデータをページコントロール信号ＰＣとして出力する（Ｐ６、Ｐ７、Ｐ０）。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１〜ＰＬＤ６７）の中から、ページコントロール信号ＰＣに対応するページラッチデータＰＬＤを選択して、選択したページラッチデータＰＬＤをページデータＰＤとして出力する（Ｄ１４〜Ｄ１６）。
時刻ｔ_３１５において、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「１」であり、１６Ｗ境界カウンタ３６Ａの計数値が「３」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ０〜ＰＬ２を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。

時刻ｔ_３１６において、１６Ｗ境界カウンタ３６Ａは、内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」デクリメントし、計数値が「１」になる。
ウェイト信号生成部４４Ａは、データカウンタ３５Ａの計数値が「０」であり、１６ワード境界カウンタ３６Ａの計数値が「２」以上の「２」であるので、つまり、有効データの全てを出力してもメモリアクセスが完了していないので、内部クロックＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴを立ち上げる（「Ｌ」レベルから「Ｈ」レベルにする）。
ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「１」であり、１６Ｗ境界カウンタ３６Ａの計数値が「２」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、ページラッチ信号ＰＬ３を立ち上げる（「Ｌ」レベルから「Ｈ」レベルとする）。

バースト制御部３Ａは、データカウンタ３５Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_３０２において立ち上げた１６ワード境界信号を立ち下げる。これにより、以降、バーストアドレスが「１」インクリメントされるタイミングにおいてもファーストレイテンシレジスタ３１Ａに記憶されているウェイト計数初期値を新たに１６Ｗ境界カウンタ３６Ａに書き込まれることがなくなる。

時刻ｔ_３１７において、有効データの出力とメモリアクセスの双方が完了することになるので、アドレスカウンタ３３Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６は計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、計数値を「１」インクリメントし、次にアクセスするバーストアドレスＢＡＤとして出力する。このとき、アドレス変化検出部４１Ａは、アドレスカウンタ３３Ａの出力するバーストアドレスＢＡＤが変化したことを検出して、ＡＴＤ回路８に対してワンショットパルスの検出信号ＤＴを出力する。
また、データカウンタ書込部３９Ａは、有効データの出力に必要なクロックサイクルを計数するために、１６Ｗ境界カウンタ３６Ａの計数値が「１」であり、データカウンタ３５Ａの計数値が「０」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、有効データレジスタ３２Ａに記憶されているデータ計数初期値「７」を読み込み、データ計数初期値「７」をデータカウンタ３５Ａに初期値として書き込む。

また、ページラッチ信号生成部４２Ａは、データカウンタ３５Ａの計数値が「０」であり、１６Ｗ境界カウンタ３６Ａの計数値が「１」であるときに入力される内部クロックＣＬＫの立ち上がりに同期して、時刻ｔ_３１５及び時刻ｔ_３１６において立ち上げたページラッチ信号ＰＬ０〜ＰＬ３を立ち下げる（「Ｈ」レベルから「Ｌ」レベルとする）。これにより、ページラッチ部１０−０、１０−１、１０−２、１０−３は、夫々、センスデータラッチ９Ａから出力されているセンスラッチデータＳＬＤ０１、ＳＬＤ２３、ＳＬＤ４５、ＳＬＤ６７をラッチし、「Ｄ１６」および「Ｄ１７」、「Ｄ１８」および「Ｄ１９」、「Ｄ２０」および「Ｄ２１」、「Ｄ２２」および「Ｄ２３」をページラッチデータＰＬＤとして出力する。
出力ラッチ１２は、ページセレクタ１１Ａから出力されているページデータＰＤ（「Ｄ１６」）を、内部クロックＣＬＫの立ち上がりに同期して保持し、セレクタ１３およびデータ出力制御部１４を介して、アウトプットデータＯＵＴとして出力する。

ページコントロール信号生成部４３Ａは、内部クロックＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ０」から「Ｐ１」にインクリメントし、「Ｐ１」をページコントロール信号ＰＣとして出力する。これにより、ページセレクタ１１Ａは、ページラッチ１０Ａ（ページラッチ部１０−０〜１０−３）が出力しているページラッチデータＰＬＤ（ＰＬＤ０１、ＰＬＤ２３、ＰＬＤ４５、ＰＬＤ６７）の中から、ページコントロール信号ＰＣ（「Ｐ１」）に対応する「Ｄ１７」を選択して、「Ｄ１７」をページデータＰＤとして出力する。
以降、図１３の時刻ｔ_１１３以降と同様の動作が行われる。

上述した本実施の形態のフラッシュメモリにおける各組合わせ（下位アドレスとファーストレイテンシとの組合わせ）における最初の１６ワード境界において発生する境界前ウェイトサイクルのサイクル数を図１６に示す。図１６は本実施の形態のフラッシュメモリにおける１６ワード境界前のウェイトサイクル数を示す図である。
図１６に示すように、開始アドレスの下位４ビットの夫々に対して、有効データ数と最初の１６ワード境界におけるウェイトサイクル数（図においては１６ワード境界ウェイトサイクル数と記載）を示している。
有効データ数に関して、「１ｓｔ」は最初の１６ワード境界前の１回目のメモリアクセスでメモリセルアレイから読み出される有効データの数であり、「２ｎｄ」は最初の１６ワード境界前の２回目のメモリアクセスでメモリセルアレイから読み出される有効データの数である。

また、「境界前」は、開始アドレスの下位４ビットが「０」から「７」の場合には、「１ｓｔ」のメモリアクセス（最初の１６境界前の１回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数と「２ｎｄ」のメモリアクセス（最初の１６境界前の２回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数との和であり、下位４ビットが「８」から「Ｆ（１５）」の場合には「１ｓｔ」のメモリアクセス（最初の１６境界前の１回目のメモリアクセス）でメモリセルアレイから読み出される有効データの数ということになる。
ｗａｉｔに続く数字はファーストレイテンシのクロックサイクル数であり、例えば「ｗａｉｔ８」はファーストレイテンシのクロックサイクル数が８であることを示している。

図１６に示されると通り、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「Ｅ（１４）」の場合（図１３）、１６ワード境界ウェイトサイクル数は「３」である。また、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合（図１４）、１６ワード境界ウェイトサイクル数は「０」である。さらに、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「８」の場合（図１５）、１６ワード境界ウェイトサイクル数は「１」である。
例えば、ファーストレイテンシが６サイクル、開始アドレスの下位４ビットが「６」の場合（図１４の場合）は、１６ワード境界ウェイトサイクル数は「０」であり、従来のフラッシュメモリの１６ワード境界ウェイトサイクル数「３」（図１０参照）に比較して、１６ワード境界ウェイトサイクル数が減少していることが分かる。

以上説明した本実施の形態のフラッシュメモリでは、ページラッチ１０Ａを４つのページラッチ部１０−０〜１０−３に分割し、各ページラッチ部１０−０〜１０−３単位で書き込み処理を独立して（個別に）行うようにしている。このため、ページラッチ１０Ａ全体で保持している有効データのバースト出力を待つことなしに、バースト出力の完了したページラット部１０−０〜１０−３のみの書き換えが可能になる。この結果、次のメモリアクセスの開始を早くすることができ、バースト読み出しの高速化が実現される。

以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。

従来のフラッシュメモリの全体構成を示す図。 図１の入力バッファの動作を説明するためのタイミングチャート。 図１の入力バッファの動作を説明するためのタイミングチャート。 図１のフラッシュメモリの構成の一部を示す図。 図４のフラッシュメモリの構成の一部の動作を説明するための図。 図１のフラッシュメモリのバースト制御部の構成を示す図。 図１のフラッシュメモリの動作を説明するためのタイミングチャート。 図１のフラッシュメモリの動作を説明するためのタイミングチャート。 図１のフラッシュメモリの動作を説明するためのタイミングチャート。 図１のフラッシュメモリの境界ウェイトサイクルを示す図。 本発明の実施の形態のフラッシュメモリの全体構成を示す図。 図１１のフラッシュメモリのバースト制御部の構成を示す図。 図１１のフラッシュメモリの動作を説明するためのタイミングチャート。 図１１のフラッシュメモリの動作を説明するためのタイミングチャート。 図１１のフラッシュメモリの動作を説明するためのタイミングチャート。 図１１のフラッシュメモリの境界ウェイトサイクルを示す図。

符号の説明

１ 入力バッファ
２ アドレスラッチ
３Ａ バースト制御部
４ アドレス制御部
５ デコーダ
６ メモリセルアレイ
７ センスアンプ
８ ＡＴＤ回路
９Ａセンスデータラッチ
１０Ａ ページラッチ
１１Ａ ページセレクタ
１２ 出力ラッチ
１３ セレクタ
１４ データ出力制御部
１５ レディ出力制御部
３３ アドレスカウンタ
３４Ａ ファーストレイテンシカウンタ
３５Ａ データカウンタ
３６Ａ １６Ｗ境界カウンタ
４１Ａ アドレス変化検出部
４２Ａ ページラッチ信号生成部
４３Ａ ページコントロール信号生成部
４４Ａ ウェイト信号生成部

Claims (8)

1. 外部から入力される先頭アドレスに基づき、マトリクス状に配置されたメモリ素子から読み出したメモリデータを外部クロックに同期させて、外部クロックのサイクル毎に連続して外部に出力するバースト読み出しの機能を有する半導体メモリであって、
   前記メモリ素子をＭ×Ｎ（Ｍ、Ｎは２以上の整数）本の読み出し線毎に分割したブロックと、
   前記ブロック毎に読み出し線に接続されたメモリ素子のメモリデータを読み出すＮ個のセンスアンプと、
   前記Ｎ個のセンスアンプ各々に対し、Ｍ×Ｎ本の読み出し線における何れのＮ本を接続するかの切り替えを行う切替スイッチと、
   前記センスアンプにより、前記読み出し線から読み出されたメモリデータを、バーストアドレスの変化に応じて生成されるセンスアンプコントロール信号によってラッチするセンスデータラッチと、
   複数のページラッチ部に分割され、各ページラッチ部単位でページラッチ信号によりメモリデータの書込処理を行うページラッチと、
   前記ページラッチのデータを、前記外部クロックに同期して順次読み込み、外部に出力する出力ラッチと、
   前記メモリデータを前記ページラッチに書き込むラッチ書込タイミングにおいて、前記センスアンプコントロール信号を出力するとともに、前記センスデータラッチから前記メモリデータを前記ページラッチ部に書き込む前記ページラッチ信号を、当該ページラッチ部毎に独立に出力するバースト制御部と、
   を有し、
   前記バースト制御部が、前記センスデータラッチの保持するメモリデータを、前記ページラッチに書き込む際、前記出力ラッチに出力されるタイミングの早いデータを保持する前記ページラッチ部に出力する前記ページラッチ信号を、前記センスアンプコントロール信号の出力されるサイクルより前のサイクルで出力し、前記出力ラッチに出力されるタイミングの遅いデータを保持する前記ページラッチ部に出力する前記ページラッチ信号を前記センスアンプコントロール信号の出力されるサイクルにおいて出力することを特徴とする半導体メモリ。
2. 前記ページラッチが、前記ブロックのワード境界単位に含まれるメモリデータの１／２の数の書込メモリデータをラッチするものであり、当該書込メモリデータを複数に分割して分割書込メモリデータとし、
   前記バースト制御部が、前記分割書込メモリデータの各々を、前記ページラッチ部単位で書込処理を行い、前記ワード境界の前記書込メモリデータを前記ブロックから読み出す前記バーストアドレスを生成する、
   ことを特徴とする請求項１に記載の半導体メモリ。
3. 前記バースト制御部が、前記ページラッチから前記分割書込メモリデータを出力している期間にラッチ書込タイミングを設け、前記バースト読み出し開始時に前記ページラッチに書き込んだ前記書込メモリデータのうち、前記ラッチ書込タイミングまでに読み出されて保持する必要のなくなった分割書込メモリデータを保持する前記ページラッチ部に対して前記ページラッチ信号を出力すること
   を特徴とする請求項２に記載の半導体メモリ。
4. 前記センスデータラッチに対するセンスアンプコントロール信号が、バーストアドレスの変更を検出した信号に基づいて、メモリアクセスの時間経過後に出力され、また、前記センスアンプコントロール信号が出力されて、メモリデータがセンスデータラッチにラッチされた後のサイクルにおいて、アドレスが変更されることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体メモリ。
5. 外部から入力される先頭アドレスに基づき、マトリクス状に配置されたメモリ素子から読み出したメモリデータを外部クロックに同期させて、外部クロックのサイクル毎に連続して外部に出力するバースト読み出しの機能を有する半導体メモリの動作方法であって、 バースト制御部が、切替スイッチにより、前記メモリ素子をＭ×Ｎ（Ｍ、Ｎは２以上の整数）本の読み出し線毎に分割した各ブロック毎において、切替スイッチが、前記ブロック毎に読み出し線に接続されたメモリ素子のメモリデータを読み出すＮ個のセンスアンプ各々に対し、Ｍ×Ｎ本の読み出し線における何れのＮ本を接続するかの切り替えを行う切替過程と、
   バースト制御部が、前記センスアンプに対して、前記読み出し線からメモリデータを読み出させる過程と、
   前記バースト制御部が、前記センスアンプから出力されるメモリデータを、バーストアドレスの変化に応じて生成したセンスアンプコントロール信号によってセンスデータラッチにラッチさせるラッチ過程と、
   前記バースト制御部が、複数のページラッチ部からなるページラッチに対し、各ページラッチ部単位に、前記センスデータラッチから出力されるメモリデータの書込処理を行うページラッチ書込過程と、
   前記バースト制御部が、前記ページラッチのデータを、前記外部クロックに同期して順次出力ラッチへ読み込ませ、外部に出力する過程と、
   前記バースト制御部が、前記メモリデータを前記ページラッチに書き込むラッチ書込タイミングにおいて、前記センスアンプコントロール信号を出力するとともに、前記センスデータラッチから前記メモリデータを前記ページラッチ部に書き込むページラッチ信号を、当該ページラッチ部毎に独立に出力する過程と、
   を有し、
   前記バースト制御部が、前記センスデータラッチの保持するメモリデータを、前記ページラッチに書き込む際、前記出力ラッチに出力されるタイミングの早いデータを保持する前記ページラッチ部に出力する前記ページラッチ信号を、前記センスアンプコントロール信号の出力されるサイクルより前のサイクルで出力し、前記出力ラッチに出力されるタイミングの遅いデータを保持する前記ページラッチ部に出力する前記ページラッチ信号を前記センスアンプコントロール信号の出力されるサイクルにおいて出力することを特徴とする半導体メモリの動作方法。
6. 前記ページラッチが、前記ブロックのワード境界単位に含まれるメモリデータの１／２の数の書込メモリデータをラッチするものであり、当該書込メモリデータを複数に分割して分割書込メモリデータとし、
   前記バースト制御部が、前記分割書込メモリデータの各々を、各ページラッチ部単位で書込処理を行い、前記ワード境界の前記書込メモリデータを前記ブロックから読み出す前記バーストアドレスを生成する、
   ことを特徴とする請求項５に記載の半導体メモリの動作方法。
7. 前記バースト制御部が、前記ページラッチから前記分割書込メモリデータを出力している期間にラッチ書込タイミングを設け、前記バースト読み出し開始時に前記ページラッチに書き込んだ前記書込メモリデータのうち、前記ラッチ書込タイミングまでに読み出されて保持する必要のなくなった分割書込メモリデータを保持する前記ページラッチ部に対して前記ページラッチ信号を出力すること
   を特徴とする請求項６に記載の半導体メモリの動作方法。
8. 前記センスデータラッチに対する前記センスアンプコントロール信号が、バーストアドレスの変更を検出した信号に基づいて、メモリアクセスの時間経過後に出力され、また、前記センスアンプコントロール信号が出力されて、メモリデータがセンスデータラッチにラッチされた後のサイクルにおいて、アドレスが変更されることを特徴とする請求項５から請求項７のいずれか一項に記載の半導体メモリの動作方法。

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