JP4357246B2 - 半導体記憶装置 - Google Patents

Description

本発明は、高速読出が可能なバーストアクセスモードを有する半導体記憶装置に関するものである。

近年、プロセス技術の進展により半導体記憶装置の集積度が向上し動作速度が向上している。特にＣＰＵ（中央処理装置）における動作速度の向上に著しいものがある。このため、ＣＰＵの動作速度に対応して半導体記憶装置から記憶されているプログラムデータを高速に読出す必要があり、半導体記憶装置の読出時における動作速度の向上が要求されている。

特に、音楽情報やアニメーションなどの画像情報を１つの半導体チップに記憶させ、この音楽情報をスピーカにより再生あるいは画像情報を表示装置の表示画面に再生することができるようになっている。これらの音声情報および画像情報を読出すとき読出中に読出速度が変動すると再生された音楽や画像が不連続となり使用しているユーザへ違和感を与えることになる。

したがって、これらの音声情報および画像情報を読出すときには高速であってかつ読出速度が一定であることが要求される。上述の半導体記憶装置に対する高速アクセスの要求に対応して半導体記憶装置の動作にバーストモードを持たせることが行なわれている。すなわちバーストモードでは、たとえばデータのバースト読出において基準となるアドレスを半導体記憶装置に与えるとページに対応するデータを１度にラッチして読出しておき、上記ラッチからのバースト読出の処理に必要なアドレスを順次内部の回路で連続的に生成して、順番に読出す。これに従い、一回一回新たにアドレスを読込む必要がなく、メモリアレイの読出におけるアクセスが高速となる。

たとえば、０番〜１５番の１６ワード分のメモリセルのデータを読出し、この０番〜１５番の１６ワードのデータが出力されている間に１６番〜３１番の１６ワード分のメモリセルからのデータを読出す。この読出処理が順次繰返される。なお、本明細書において、１ワードは１６ビットのデータ情報とする。

しかしながら、上述したバーストモードにおいて１つのページの読出が終了する毎に次のページのアドレスが新たに半導体記憶装置に与えられる。このため、次のページの読出において入力されたアドレスのデコード処理などの時間、すなわちセンスアンプによるメモリアレイからのページ読出時間が必要となり、半導体記憶装置に対する外部からの制御信号が保留されることになる。

特に、スタートアドレスが１つのページ読出を実行する際のたとえば先程の例で考えると１５番目から読出す場合、１６番目の読出時間しか確保することができないためメモリセルから読出す余裕時間を確保することができず、連続的なデータの出力の実行が難しいという問題がある。

上述した欠点を解決するためにページの切換わり毎に新たなアドレスの入力の必要がなくなるようにメモリアレイのデータを読出すビットラインのすべてにセンスアンプとラッチとを設けるという方式が特開平９−１０６６８９号公報に開示されている。この方式により、すべてのビットラインから一括してデータを読出し各々ラッチに蓄えているため、ワードラインの切換時以外に新たなアドレスの入力を必要とせずに高速な読出／書込処理が行なわれる。これにより半導体記憶装置を利用したシステムはページの切換わりにおけるページ読出時間をなくすことができ全体の処理速度を向上させることができる。
特開平９−１０６６８９号公報

しかしながら、上述した半導体記憶装置は、すべてのビットラインに各々対応したセンスアンプおよびこのセンスアンプからのデータを蓄えるラッチを有するために、アクセスタイムを高速にすることはできても、センスアンプとラッチとがチップに占める面積が非常に大きくなり、通常の半導体記憶装置と比較するとチップ面積の増大を招くという欠点がある。

また、そのようなセンスアンプをビットライン毎に設けた場合にはデータ読出などのための動作時の消費電力が非常に大きくなり、バッテリ駆動を行なう携帯情報機器に使用した場合、携帯情報機器の稼動時間が短くなってしまうという問題もある。

本発明は上記のような問題を解決するためになされたものであって、チップ面積を大きくすることなくかつ消費電力を増加させずにバーストモードにおけるアクセスタイムを向上させることが可能な半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、メモリセルアレイと、バーストアドレス発生回路と、第１の選択回路と、第２の選択回路と、データ選択回路とを含む。メモリセルアレイは、第１のアドレスビットと第１のアドレスビットより下位ビットの第２のアドレスビットとによりアドレス選択されるメモリセルをアレイ状に配列し、第２のアドレスビットの最上位ビットに基づいて第１および第２のメモリブロックに分割される。バーストアドレス発生回路は、メモリセルアレイの一定のデータ数を連続的に読出すバーストモードにおいて、読出開始となるスタートアドレスから順次、アドレス選択信号を生成する。第１の選択回路は、第１のメモリブロックに対応して設けられ、アドレス選択信号における第２のアドレスビットの最上位ビットが所定の条件の場合、アドレス選択信号の第１のアドレスビットをインクリメントしたアドレス変換信号をアドレス選択信号の第１のアドレスビットの信号とするアドレス変換回路を含む。第１の選択回路は、アドレス変換回路からの出力に基づいて第１のメモリブロックから所定個のメモリセルの第１のデータを選択する。第２の選択回路は、第２のメモリブロックに対応して設けられ、アドレス選択信号の第１のアドレスビットに基づいて第２のメモリブロックから所定個のメモリセルの第２のデータを選択する。データ選択回路は、アドレス選択信号の第２のアドレスビットに基づいて第１および第２のデータを順次選択する。

また、所定の条件は、スタートアドレスが第２のメモリブロック内のアドレスであり、第２のデータを選択後、第１のデータを読出す場合である。

また、第１の選択回路と第２の選択回路との選択動作は並列して行なわれる。

この発明は、第２のアドレスビットの最上位ビットが所定の条件の場合、第１のアドレスビットをインクリメントしたアドレス変換信号をアドレス選択信号の第１のアドレスビットとするアドレス変換回路を設ける。これにより、異なる第１のアドレスビットに従う選択動作に基づき第１および第２のメモリブロックから第１および第２のデータを順次読み出すことができる。

また、所定の条件時には、第２のメモリブロックから第１のメモリブロックへの順次高速な読出ができる。

また、並列して行なわれるので、データ選択回路の選択動作が余裕を持ってできる。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお図面における同一または相当部分を示すものとする。

図１は、本発明の実施の形態に従うメモリデバイス１の全体構成図である。

図１を参照して、メモリデバイス１は、行列状に集積配置された複数のメモリセルを有するメモリアレイ２と、メモリアレイのメモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬを駆動する行系ドライバ回路３と、メモリアレイのメモリセル列を選択するゲート制御部５と、ゲート制御部５においてメモリセル列を選択するコラムデコーダ帯３９と、ゲート制御部５により選択されたメモリセルのデータを増幅するセンスアンプ帯６と、センスアンプ帯６により増幅された読出データをラッチするＳＡラッチ回路７とを備える。

また、メモリデバイス１は、さらにＳＡラッチ回路７でラッチされたデータ信号ＯＤＥ＜１２７：０＞をさらに所定のタイミングでラッチするラッチ回路８と、ラッチ回路８でラッチしたデータ信号を内部アドレスＡＹ＜２：０＞の入力に伴い１／８セレクトするセレクタ９と、冗長データ信号と通常のデータ信号とのスワッピング動作を実行するデータスワップ回路１０と、データスワップ回路１０から出力されたデータ信号をラッチするラッチ回路１２と、ラッチ回路１２からラッチされたデータ信号をデータ出力端子１５に出力するための出力バッファ１３，１４とを含む。また、メモリデバイス１は、冗長用に用いられるスペアラッチ回路８＃を含み、ＳＡラッチ回路７でラッチされたデータ信号ＯＤＥｓｐを所定のタイミングでラッチし、データスワップ回路１０でのスワッピング動作を実行するために冗長データ信号ＲＤＥＳＰを出力する。

また、メモリデバイス１は、アドレス端子４４を含み、アドレスＡＤＤ＜２２：０＞のアドレス端子４４への入力に伴い、行および列の選択動作が実行されて所定の読出データがデータ出力端子１５から出力される。また、メモリデバイス１はイネーブル端子４３を含み、イネーブル端子４３から入力される制御信号ＣＥの入力に伴いＣＥバッファ３２で制御信号ＣＥ＃（「０」）が生成され、各回路に伝達される。

アドレス端子４４に入力されたアドレスＡＤＤ＜２２：０＞は、アドレスバッファ３１でバッファ処理されて、非同期時に内部アドレスＩＡ＜２２：０＞としてアドレスラッチ回路３０に出力される。

また、アドレス端子４４から入力されたアドレスＡＤＤ＜２２：０＞は、同期時においてはアドレスバッファ３１からバースト制御回路２３に出力され、バースト制御回路２３でバースト動作モード時におけるバーストカウンタにより一部のアドレスがインクリメントされてアドレスラッチ回路３０に出力される。

バースト制御回路２３は、アドレスバッファ３１からの内部アドレスＩＡ＜２２：０＞の入力に伴い、クロックＣＬＫに同期して内部アドレスＩＡ＜２２：２＞を内部アドレスＩＡＥ＜２２：２＞としてアドレスラッチ回路３０に出力する。

アドレスラッチ回路３０は、アドレスバッファ３１もしくはバースト制御回路２３から出力される内部アドレスをラッチして内部アドレスＡＥ＜２２：２＞として各回路に出力する。なお、バースト制御回路２３と、アドレスラッチ回３０とがアドレス選択を実行する信号を生成するバーストアドレス発生回路を構成する。

制御信号生成回路２９は、アドレスラッチ回路３０から伝達される内部アドレスＡＥ＜２２：２＞の入力に応答して、センスアンプ帯６におけるデータ読出動作前のプリチャージ動作を指示する制御信号ＰＥおよびいわゆるＡＰＳモードを規定するために用いられる制御信号ＡＰＳおよびＳＡラッチ回路７においてラッチ動作を指示するための制御信号ＬＡＥを生成する。ＡＰＳ（Automatic Power Savings）モードとは、ワード線が選択されてから所定期間経過後に強制的に選択されたワード線を非活性にする。これにより、消費電力を低減する方式が採用されている。

バンク選択回路２８は、アドレスラッチ回路３０からの内部アドレスＡＥの入力に基づき２つのバンクに分割されたメモリアレイの一方を選択する。具体的にはアドレスＡＥ＜２２＞のバンク選択回路２８への入力に伴いバンク選択信号ＢＰ＜１：０＞が出力される。

ブロックデコーダ３３は、アドレスラッチ回路３０から出力される内部アドレスＡＥ＜２１：１３＞の入力に伴い、プリデコードして制御信号ＢＡＵ＜５１１：０＞を行系ドライバ回路３に出力する。このブロックデコーダ３３のプリデコード信号に基づいて１つの選択されたブロックが指定される。具体的には、ブロックデコーダ３３の制御信号ＢＡＵ＜５１１：０＞により、５１２個の分割されたメモリアレイ２の一領域ブロックを指定する。本例においては、このブロックデコーダ３３により選択されたブロックＢＵに着目して説明する。尚、このブロックデコーダ３３により選択されるブロックＢＵは、消去単位のブロックとする。

ロウデコーダ３６は、内部アドレスＡＥ＜１２：５＞の入力に基づいてプリデコードした制御信号ＲＡＵ＜２５５：０＞を行系ドライバ回路３に出力する。制御信号ＲＡＵは、上記のブロックデコーダ３３によって選択されたブロックにおいて、配置されたワード線ＷＬを１／２５５セレクトする。

すなわち、このブロックデコーダ３３によって選択された１つのブロックにおいて、内部アドレスＡＥ＜１２：５＞に基づいてワード線ＷＬの１本が選択されて行系の選択動作が実行される。

コラムデコーダ帯３９は、列系ドライバ回路４を含み、内部アドレスＡＥ＜４：２＞およびバンク選択信号ＢＰ＜１：０＞の入力に基づいて列系ドライバ回路４を制御し、ゲート制御部５を駆動する制御信号ＣＡＬＡ，ＣＡＬＢ，ＣＡＵＥおよびＣＡＬｓｐと、制御信号ＢＲＳＴＡ，ＢＲＳＴＢをそれぞれ出力する。これに基づいてゲート制御部５における列選択動作が実行され、行および列の選択動作に基づいたデータ読出が実行される。

クロック端子４７は、外部クロック／ＣＬＫの入力を受けて、クロックバッファ２０に伝達し、クロックバッファ２０は、上述した制御信号ＣＥ＃の入力に基づいて内部クロックＣＬＫをアドレスラッチ制御回路２２、バースト制御回路２３、ＣＬＫＱドライバ１９にそれぞれ出力する。ＣＬＫＱドライバは、内部クロックＣＬＫを受けてクロックＣＬＫＱを出力する。バッファ１８は、クロックＣＬＫＱの入力を受けてラッチ回路１２にクロックＣＬＫＱ＃として出力する。

制御端子４６は、制御信号ＡＤＶの入力を受けて、ＡＤＶバッファ２１に出力しＡＤＶバッファ２１は、制御信号ＣＥ＃の入力に基づいて制御信号ＩＡＤＶをアドレスラッチ制御回路２２に出力する。アドレスラッチ制御回路２２は、同期動作を規定する制御信号ＭＳＹＮＣおよびＩＡＤＶの入力に基づき、クロックバッファ２０から出力される内部クロックＣＬＫに同期してアドレスラッチ回路３０で外部アドレスを取込むタイミングを制御する制御信号ＡＤＬ＃を出力する。なお、制御信号ＭＳＹＮＣは同期／非同期を規定する信号であり、「１」である場合には、クロックに同期した同期動作を実行する。一方、「０」である場合には、非同期動作を実行する。

制御端子４８は、制御信号ＯＥの入力を受けて、ＯＥバッファ１６に出力する。ＯＥバッファ１６は、制御信号ＣＥ＃に基づいて活性化され、制御信号ＩＯＥを出力する。ＯＥＡ生成回路１７は、制御信号ＩＯＥの入力に応答して出力バッファ１３を活性化するための制御信号ＯＥＡを出力する。

バースト制御回路２３は、制御端子４９から入力される制御信号ＢＳＴ１６，ＢＳＴ３２の入力に基づき、アドレスバッファ３１から伝達される内部アドレスＩＡ＜２２：０＞のうちの所定の一部ビットを内部クロックＣＬＫに同期して所定のバースト動作に従ってインクリメントするとともに種々の制御信号を出力する。

また、本構成においては冗長系の動作を実行するための種々の回路が搭載されている。

具体的には、アドレスラッチ回路３０からの内部アドレスＡＥ＜２２：２＞を受けて、冗長判定のためのアドレスＡＪＡ＜４：３＞，ＡＪＢ＜４：３＞を出力する冗長アドレスバッファ２７と、アドレスＡＪＡ＜４：３＞，ＡＪＢ＜４：３＞の入力を受けてヒューズプログラム部５０にプログラムされている冗長アドレスとの比較判定動作を実行するヒューズ判定部２６と、ヒューズ判定部２６の判定動作に伴い、制御信号ＳＰＳＥを出力する信号生成部２５と、制御信号ＩＰＯＲの入力を受けて、予めプログラムされている冗長アドレスＦＵＡＤ＜４：２＞および冗長ビットデータＦＵＤ＜３：０＞および活性化信号ＳＰＴを出力するヒューズプログラム部５０と、これらの信号に基づいてスワッピング動作を制御する制御信号ＳＷＡＰＤＱ＜１５：０＞を生成する冗長制御部５０＃とを含む。冗長系の動作については後に詳述する。なお、制御信号ＩＰＯＲは、図示しないいわゆるパワーオンリセット回路から生成される。

図２は、本発明の実施の形態に従うメモリアレイ２のアレイ構成、ゲート制御部およびセンスアンプ帯等を詳細に説明する回路構成図である。

図２を参照して、本例においてはメモリアレイを２つに分割するバンクＢＡ０，ＢＡ１が示されており、それぞれのバンクＢＡ０，ＢＡ１においてブロックデコーダ３３で選択された１つのブロックＢＵがそれぞれ１つずつ示されている。バンクＢＡ０およびＢＡ１はともに同じ構成であるためここでは、代表的にバンクＢＡ０の構成に着目して説明する。ここでバンクＢＡ０のブロックＢＵは、２つの分割されたメモリマットＭＡＴＡ，ＭＡＴＢとを有する。

メモリマットＭＡＴＡは、メモリセル列にそれぞれ対応して設けられた複数のビット線ＭＢＬ０〜ＭＢＬ２５５を有する。メモリマットＭＡＴＢは、メモリセル列にそれぞれ対応して設けられた複数のビット線ＭＢＬ２５６〜ＭＢＬ５１１を有する。

また、センスアンプ帯６にはメモリマットＭＡＴＡに対応して設けられるセンスアンプ群ＳＡＧＡとメモリマットＭＡＴＢに対応して設けられるセンスアンプ群ＳＡＧＢとが設けられ、それぞれのセンスアンプ群にはセンスアンプＳＡが６４個ずつ配置されている。

なお、センスアンプ帯６は、バンクＢＡ０およびバンクＢＡ１で共通に用いて、一方についてバースト動作を実行する構成である。本構成においては、バンクＢＡ０側のバースト動作について代表的に説明する。この構成によりセンスアンプ帯６をバンクＢＡ０およびＢＡ１で共通に用いることにより装置の面積を縮小することができる。

本構成は、このセンスアンプ群ＳＡＧＡおよびＳＡＧＢを並列に動作させて、１２８ビットすなわち１６ワードの並列読出を実行する構成である。

センスアンプ帯６から増幅されたデータ信号がＳＡラッチ回路７に出力され、制御信号ＬＡＥに応答してラッチして読出データＯＤＥ＜１２７：０＞として出力される。図２においては、センスアンプ群ＳＡＧＡからの増幅されたデータ信号が制御信号ＬＡＥに応答してラッチされて出力される読出データＯＤＥ＜６３：０＞が示されている。また、センスアンプ群ＳＡＧＢからの増幅されたデータ信号が制御信号ＬＡＥに応答してラッチされて出力される読出データＯＤＥ＜１２７：６４＞が示されている。また、冗長用のスペアセンスアンプＳＡＧＣからの増幅されたデータ信号が制御信号ＬＡＥに応答してラッチされて出力される読出データＯＤＥｓｐが示されている。

ゲート制御部５は、バンクＢＡ０側に対応して設けられるサブゲート制御部５Ａと、バンクＢＡ１側に対応して設けられるサブゲート制御部５Ｂとを有する。サブゲート制御部５Ａは、メモリマットＭＡＴＡに対応して設けられるゲート制御ユニット５Ａ０とメモリマットＭＡＴＢに対応して設けられるゲート制御ユニット５Ａ１とを有する。

また、同様にしてサブゲート制御部５Ｂは、バンクＢＡ１側においてメモリマットＭＡＴＡ，ＭＡＴＢに対応してそれぞれ設けられるゲート制御ユニット５Ｂ０，５Ｂ１とを有する。バンクＢＡ０およびバンクＢＡ１はともに同様の構成であるため本例においてはバンクＢＡ０側の構成について詳細に説明する。

コラムデコーダ帯３９は、メモリマットＭＡＴＡの列選択動作を実行するためのコラムデコーダＣＤＣＡ０と、メモリマットＭＡＴＢ側の列選択動作を実行するコラムデコーダＣＤＣＡ１とを有する。コラムデコーダＣＤＣＡ０は、入力される内部アドレスＡＥ＜４：２＞およびバンク選択信号ＢＰ＜１：０＞の入力に基づいて制御信号ＣＡＬＡ＜３：０＞および制御信号ＢＲＳＴＡ＜３：０＞を出力する。さらに、制御信号ＣＡＵＥ０を出力する。尚、本例においては、コラムデコーダＣＤＣＡ０（第１の選択回路）およびコラムデコーダＣＤＣＡ１（第２の選択回路）の選択動作は、並列に動作する場合について説明するが、並列に動作しない場合であっても、先に行なわれるべき選択動作が終了するよりも前に後の選択動作を実行することも可能である。

ゲート制御ユニット５Ａ０は、１６本ずつのビット線ＭＢＬを１組として各組に対応してそれぞれ設けられたゲート回路ＩＯ０〜ＩＯ１５とを含み、各ゲート回路ＩＯは、４本ずつのビット線組に分割されて、各ビット線組に対応して設けられるサブゲート回路ＳＩＯを有する。たとえば図２においてはメモリマットＭＡＴＡのビット線ＭＢＬ０〜ＭＢＬ３に対応して設けられたサブゲート回路ＳＩＯが示される。

サブゲート回路ＳＩＯは、ビット線ＭＢＬを接地電圧ＧＮＤと電気的に結合してリセットするためのリセットゲートＢＲＳＴＧと、コラム選択ゲートＣＡＳＧとを含む。リセットゲートＢＲＳＴＧは、各ビット線ＭＢＬに対応して設けられた接地電圧ＧＮＤと電気的に結合されるトランジスタを有し、それぞれ制御信号ＢＲＳＴＡ＜０＞〜ＢＲＳＴＡ＜３＞の入力に伴い各トランジスタがオンして、ビット線ＭＢＬ０〜ＭＢＬ３がリセットされる。

コラム選択ゲートＣＡＳＧは、各ビット線ＭＢＬに対応して設けられたトランジスタを有し、制御信号ＣＡＬＡ＜３：０＞の入力に伴い選択的に対応するビット線が選択され、制御信号ＣＡＵＥ０の入力に伴いデータ線ＢＤＥ０と４本のビット線のうちの選択されたビット線ＭＢＬとが電気的に結合される。すなわち、本メモリマットＭＡＴＡの構成においてはゲート回路ＩＯから４ビットずつの信号が出力され、合計で６４ビットのデータ信号がデータ線ＢＤＥ０〜ＢＤＥ６３にそれぞれ伝達される。このデータ線に伝達された信号に基づいてセンスアンプ群ＳＡＧＡは、増幅してＳＡラッチ回路７へ出力する。同様にしてメモリマットＭＡＴＢにおいても、同様の構成であり、センスアンプ群ＳＡＧＢは、データ線に伝達された信号を増幅してＳＡラッチ回路７へ出力する。

また、本構成においては冗長構成において、各バンクＢＡ０，ＢＡ１にそれぞれ対応して設けられる冗長メモリマットＳＭＡＴ０と、ＳＭＡＴ１および冗長ゲート制御ユニット５Ａ２および５Ｂ２と、冗長制御ユニット５Ａ２，５Ｂ２をそれぞれ駆動するスペアコラムデコーダＣＤＣＡ２，ＣＤＣＢ２と、スペアセンスアンプＳＡＧＣとをさらに含む。

本例においては、冗長メモリマットＳＭＡＴ０が有する１本の冗長用のビット線ＳＭＢＬ０と、冗長メモリマットＳＭＡＴ１が有する冗長用のビット線ＳＭＢＬ１とが示される。スペアコラムデコーダＣＤＣＡ２は、制御信号ＳＰＳＥ０およびバンク選択信号ＢＰ０に基づいて制御信号ＣＡＬｓｐおよびＢＲＳＴｓｐを出力する。冗長ゲート制御ユニット５Ａ２は、制御信号ＣＡＬｓｐおよび制御信号ＣＡＵＥ０に応答してビット線ＳＭＢＬ０と冗長データ線ＢＤＥｓｐとを電気的に結合する。スペアセンスアンプは、読出されたデータを増幅してＳＡラッチ回路７へ出力する。バンクＢＡ１側の冗長構成についても同様である。具体的には、スペアコラムデコーダＣＤＣＢにバンク選択信号ＢＰおよび制御信号ＳＰＳＥ１に基づいて冗長制御ユニット５Ｂ２を駆動する。

図３は、本発明の実施の形態に従うバースト制御回路２３の概略ブロック構成図である。

図３を参照して、本発明の実施の形態に従うバースト制御回路２３は、バースト長制御回路２３Ａ、バーストカウンタ２３Ｂと、パイプライン制御回路２３Ｃと、レーテンシ設定回路２３Ｄと、セレクタ制御用下位アドレスカウンタ２３Ｅと、センスアドレスカウンタ２３Ｆとを含む。

バースト長制御回路２３Ａは、バースト制御回路２３に入力される制御信号ＢＳＴ１６，ＢＳＴ３２の入力に伴い連続して出力するデータ数を規定するバースト長を制御する制御信号をバーストカウンタ２３Ｂに出力する。バーストカウンタ２３Ｂは、レーテンシ設定回路２３Ｄに制御されるタイミングで、バースト動作開始時を示す制御信号ＢＳＴＳＴを発生し、これを基準にしてバースト時の終了を規定する制御信号ＢＳＴＥＮＤを出力する。ここで、外部アドレスをラッチする時に出力される制御信号ＡＤＬ＃と、内部クロックＣＬＫとの入力に基づきバースト動作が開始される。バースト動作が開始されると、セレクタ制御用下位アドレスカウンタ２３Ｅから、バースト動作時に入力される内部アドレスＩＡ＜２：０＞を起点にして、１クロック周期毎にカウントアップしたアドレスＡＹ＜２：０＞が生成される。一方、メモリアレイを選択するセンスアドレスカウンタ２３Ｆは、パイプライン制御回路２３Ｃにより制御される。センスアドレスカウンタ２３Ｆは、バースト動作時に入力される内部アドレスＩＡ＜２２：２＞を起点にして制御信号ＺＯＤＥが立ち下がると同時に、カウントアップして内部アドレスＩＡＥ＜２２：２＞を出力する。ここで、セレクタ制御用下位アドレスカウンタ２３Ｅにより生成されるＡＹ＜２：０＞と内部アドレスＩＡ＜２２：２＞とは独立の内部アドレスである。

レーテンシ設定回路２３Ｄは、メモリデバイス１における各回路間の動作処理のデータ出力期間を規定する制御信号をバーストカウンタ２３Ｂおよびパイプライン制御回路２３Ｃに出力する。パイプライン制御回路２３Ｃは、バースト動作時にレーテンシ設定回路２３Ｄから入力される制御信号に基づいて、ラッチ回路に取込むタイミング制御信号ＺＯＤＥを出力する。

図４は、制御信号生成回路２９内に含まれる制御信号ＬＧＡＴＤを出力する信号生成回路２９ａの回路構成図である。

図４を参照して、信号生成回路２９ａは、内部アドレスＡＥの入力（変化）に応答して制御信号ＬＧＡＴＤ（「０」）を生成する。信号生成回路２９ａは、入力される各内部アドレスのビットに対応して設けられる複数の信号生成ユニットＴＵと、各信号生成ユニットＴＵからの出力信号を受けてＡＮＤ論理演算結果を制御信号ＬＧＡＴＤとして出力するＡＮＤ回路１１３とを含む。

各信号生成ユニットＴＵは、同一の構成であるためここでは、入力される内部アドレスＡＥ＜２＞に対応して設けられる信号生成ユニットＴＵについて代表的に説明する。

信号生成ユニットＴＵは、インバータ１００〜１０７と、ＮＡＮＤ回路１１０，１１１と、ＡＮＤ回路１１２とを含む。ＮＡＮＤ回路１１０は、インバータ１００を介して入力される内部アドレスＡＥ＜２＞の入力およびインバータ１００〜１０３の遅延段１０８を介する内部アドレスＡＥ＜２＞の入力に基づいてＮＡＮＤ論理演算結果をＡＮＤ回路１１２に出力する。また、ＮＡＮＤ回路１１１は、インバータ１００，１０４を介する内部アドレスＡＥ＜２＞の入力およびインバータ１００，１０４および１０５〜１０７の遅延段１０９を介する信号ＡＥの入力に基づいてＮＡＮＤ論理演算結果をＡＮＤ回路１１２に出力する。ＡＮＤ回路１１２は、ＮＡＮＤ回路１１０および１１１の出力信号を受けてそのＡＮＤ論理演算結果を制御信号ＩＬＧＡＴＤとして出力する。他の内部アドレスＡＥ＜３＞〜ＡＥ＜２１＞についても同様の構成が設けられる。

図５のタイミングチャート図を用いて制御信号ＬＧＡＴＤの生成について説明する。

なお、初期状態において、各信号生成ユニットＴＵのＮＡＮＤ回路１１０，１１１の出力信号は「１」である。したがって、各信号生成ユニットＴＵの出力信号であるＡＮＤ回路１１２の出力信号は「１」に設定されており、ＡＮＤ回路１１３の出力信号すなわち制御信号ＬＧＡＴＤは「１」に設定されている。

図５を参照して、時刻ｔａに内部アドレスＡＥ＜２＞が「０」から「１」に変化した場合、信号生成ユニットＴＵにおいて、ＮＡＮＤ回路１１１の出力信号であるノードＮＮ１が「０」に遷移する。遅延段１０９の遅延時間後の時刻ｔｃに「０」から「１」に再び遷移する。このノードＮＮ１に伝達された信号が「０」に設定されることに伴い、ＡＮＤ回路１１２の出力信号ＩＬＧＡＴＤは「０」に設定される。この出力信号ＩＬＧＡＴＤが「０」に設定される期間、ＡＮＤ回路１１３の出力信号である制御信号ＬＧＡＴＤは「０」に設定される。ゆえに、内部アドレスＡＥ＜２＞の変化に伴い、制御信号ＬＧＡＴＤは「０」に設定される。

一方、時刻ｔｂに内部アドレスＡＥ＜２＞が「１」から「０」に変化した場合、信号生成ユニットＴＵにおいて、ＮＡＮＤ回路１１０の出力信号であるノードＮＮ２が「０」に遷移する。遅延段１０８の遅延時間後の時刻ｔｄに「０」から「１」に再び遷移する。このノードＮＮ２に伝達された信号が「０」に設定されることに伴い、ＡＮＤ回路１１２の出力信号ＩＬＧＡＴＤは「０」に設定される。この出力信号ＩＬＧＡＴＤが「０」に設定される期間、ＡＮＤ回路１１３の出力信号である制御信号ＬＧＡＴＤは「０」に設定される。ゆえに、内部アドレスＡＥ＜２＞の変化に伴い、制御信号ＬＧＡＴＤは「０」に設定される。このように内部アドレスＡＥの変化に応答して制御信号ＬＧＡＴＤが生成される。

図６は、制御信号生成回路２９内に含まれるＡＰＳ信号生成回路２９ｂおよび制御信号ＰＥおよびＬＡＥを生成する信号生成部２９ｃの概略構成図である。ＡＰＳ信号生成回路２９ｂは、入力される制御信号ＬＧＡＴＤの入力に応答して所定期間、制御信号ＡＰＳを活性化し、その後非活性化する。

図６を参照して、ＡＰＳ信号生成回路２９ｂは、ＮＡＮＤ回路１１３〜１１５と、インバータ１１６〜１２０と、遅延ユニット１２５〜１２７とを含む。なお、遅延ユニット１２５〜１２７は遅延群１２８を形成する。本例においては、一例として３個の遅延ユニットが遅延群１２８として示されているが、さらに複数の遅延ユニットを設けることも可能である。

ＮＡＮＤ回路１１３は、制御信号ＬＧＡＴＤとＮＡＮＤ回路１１４の出力信号の入力を受けて、そのＮＡＮＤ論理演算結果をノードＮａに伝達する。このノードＮａから制御信号ＡＰＳが出力される。ノードＮａに伝達された信号は遅延ユニット１２５〜１２７を介してインバータ１１９，１２０に出力される。ＮＡＮＤ回路１１５は、直列に接続されたインバータ１１９，１２０の出力信号と直列に接続されたインバータ１１６〜１１８の出力信号とを受けて、そのＮＡＮＤ論理演算結果をＮＡＮＤ回路１１４に出力する。

信号生成部２９ｃは、制御信号ＡＰＳと、遅延ユニット１２５〜１２７を介する遅延した制御信号ＡＰＳとの入力を受けてセンスアンプ帯６におけるプリチャージ動作を指示する制御信号ＰＥおよびＳＡラッチ回路７におけるラッチ動作を指示する制御信号ＬＡＥを出力する。なお、本例においては、信号生成部２９ｃは、遅延群１２８の最終段の遅延ユニット１２７の出力信号を用いて制御信号ＰＥおよび制御信号ＬＡＥを生成する方式について説明するが、これに限られず仕様に応じて遅延ユニット１２５もしくは遅延ユニット１２６の出力信号を用いることも可能である。

図７は、遅延ユニット１２５〜１２７の回路構成図である。

図７を参照して、遅延ユニット１２５〜１２７の各々は、トランジスタ１３０，１３２と抵抗１３１とキャパシタ１３３とインバータ１３４とを含む。トランジスタ１３０は、電源電圧ＶＣＣとノードＮｂとの間に配置され、そのゲートは入力ノードＩＮと電気的に結合される。抵抗１３１およびトランジスタ１３２は、ノードＮｂと接地電圧ＧＮＤとの間に配置され、そのゲートは入力ノードＩＮと電気的に結合される。キャパシタ１３３は、ノードＮｂと接地電圧ＧＮＤとの間に配置される。インバータ１３４は、ノードＮｂに伝達された信号を反転して出力ノードＯＵＴに出力する。ここでキャパシタ１３３は安定化容量として用いられている。

この遅延ユニットはたとえば入力ノードＩＮに「１」が入力されるとトランジスタ１３２がオンし、ノードＮｂは接地電圧ＧＮＤ（「０」）に設定され出力ノードＯＵＴにその反転信号である「１」が所定期間遅延して伝達される。

図８のタイミングチャート図を用いて本実施の形態に従う制御信号ＡＰＳおよび制御信号ＰＥおよびＬＡＥの生成について説明する。

図８を参照して、時刻ｔｅに制御信号ＬＧＡＴＤが「１」から「０」に遷移するに伴い、ノードＮａから制御信号ＡＰＳが「１」として出力される。また、信号生成部２９ｃにおいて、制御信号ＡＰＳが「１」に設定されるに伴い、制御信号ＰＥが「１」から「０」に設定され、所定期間経過後時刻ｔｆに再び「０」から「１」に設定される。この制御信号ＰＥが再び「０」から「１」に設定されるに伴い、制御信号ＬＡＥが「０」から「１」に設定される。ＡＰＳ信号生成回路２９ｂにおいて、ノードＮａに伝達された信号「１」は、遅延ユニット１２５〜１２７を介して遅延してＮＡＮＤ回路に伝達され、時刻ｔｇにおいて、ＮＡＮＤ回路１１５の出力ノードＮａ１は「１」から「０」に遷移する。このＮＡＮＤ回路１１５の出力ノードの遷移に伴い、制御信号ＡＰＳが「１」から「０」に遷移する。また、制御信号ＬＡＥについても遅延ユニット１２５〜１２７を介するノードＮａの遅延信号に応答して「１」から「０」に設定される。

図９は、本発明の実施の形態に従うセンスアンプおよびＳＡラッチユニットの概略ブロック図である。なお、ＳＡラッチ回路７は、センスアンプに対応して設けられるＳＡラッチユニットを含む。本例においては、１ビットのデータ信号を増幅するセンスアンプと、増幅されたデータ信号をラッチして読出データＯＤＥとして出力するＳＡラッチユニットの構成が示される。

図９（ａ）を参照して、ここではセンスアンプ群ＳＡＧＡおよびＳＡＧＢ内のセンスアンプＳＡと、ＳＡラッチ回路７に含まれるＳＡラッチユニットＳＡＬＵとが示される。センスアンプＳＡは、制御信号ＰＥ（「０」）の入力に伴い、データ線ＢＤＥのプリチャージ動作を実行する。また、センスアンプＳＡは、制御信号ＡＰＳ（「１」）の入力に伴い活性化されて、データ線ＢＤＥのデータ信号を増幅する。ＳＡラッチユニットＳＡＬＵは、制御信号ＬＡＥに応答してセンスアンプＳＡからのデータ信号をラッチして読出データＯＤＥとして出力する。

図９（ｂ）を参照して、ここではスペアセンスアンプ群ＳＡＧＣ内のスペアセンスアンプＳＡｓｐと、ＳＡラッチ回路内に含まれる冗長用のＳＡラッチユニットＳＡＬＵｓｐとが示される。スペアセンスアンプＳＡｓｐにおいては、制御信号ＰＥの入力に伴い、上述したのと同様にプリチャージ回路によりデータ線ＢＤＥｓｐのプリチャージ動作を実行する。また、ＯＲ回路２１５は、制御信号ＳＰＳＥ０およびＳＰＳＥ１の入力に応答してＯＲ論理演算結果をＡＮＤ回路２１４に出力する。また、制御信号ＡＰＳとＯＲ回路２１５の出力信号の入力を受けるＡＮＤ回路２１４のＡＮＤ論理演算結果を受けて、活性化されデータ線ＢＤＥｓｐのデータ信号を増幅する。読出データＯＤＥｓｐとして出力する。具体的には、スペアセンスアンプＳＡｓｐは、制御信号ＡＰＳおよび制御信号ＳＰＳＥ０（ＳＰＳＥ１）がともに「１」であるときに増幅する。ＳＡラッチユニットＳＡＬＵｓｐは、制御信号ＬＡＥに応答してセンスアンプＳＡｓｐからのデータ信号をラッチして読出データＯＤＥｓｐとして出力する。

図１０は、センスアンプおよびＳＡラッチユニットの回路構成図である。

図１０（ａ）を参照して、ここでは、センスアンプＳＡおよびＳＡラッチユニットＳＡＬＵの回路構成図が示される。センスアンプＳＡは、トランジスタ２００，２０１，２１１と、ＮＯＲ回路２０２，２０３と、インバータ２１０と、定電流源２０３とを含む。トランジスタ２０１，２１１はＮチャネルＭＯＳトランジスタとする。トランジスタ２００はＰチャネルＭＯＳトランジスタとする。

トランジスタ２００は、電源電圧ＶＤＤとノードＮｄａとの間に配置され、そのゲートは制御信号ＰＥの入力を受ける。トランジスタ２０１は、ノードＮｄａとデータ線ＢＤＥとの間に配置され、そのゲートはＮＯＲ回路２０２の出力信号の入力を受ける。ＮＯＲ回路２０２は、データ線ＢＤＥに伝達された信号およびインバータ２１０を介する制御信号ＡＰＳの入力を受けてそのＮＯＲ論理演算結果を出力する。トランジスタ２１１は、データ線ＢＤＥと接地電圧ＧＮＤとの間に配置され、そのゲートはインバータ２１０を介する制御信号ＡＰＳの入力を受ける。定電流源２０９は、電源電圧ＶＤＤと電気的に結合されて定電流をノードＮｄａに供給する。ＮＯＲ回路２０３は、ノードＮｄａに伝達される信号およびインバータ２１０を介する制御信号ＡＰＳの反転信号を受けてそのＮＯＲ論理演算結果をＳＡラッチユニットＳＡＬＵに増幅した信号として出力する。

ＳＡラッチユニットＳＡＬＵは、トランスファーゲート２０４と、インバータ２０５〜２０８とを含む。トランスファーゲート２０４は、制御信号ＬＡＥの入力およびインバータ２０５を介する制御信号ＬＡＥの反転信号の入力に応答して、センスアンプＳＡからの信号を通過させる。トランスファーゲートを通過した信号は、インバータ２０６および２０７で形成されるラッチ回路でラッチされ、インバータ２０８を介して読出データＯＤＥとして出力される。

図１０（ｂ）を参照して、ここでは、冗長用のセンスアンプＳＡｓｐおよびＳＡラッチユニットＳＡＬＵｓｐの回路構成図が示される。センスアンプＳＡｓｐは、トランジスタ２００，２０１，２１１と、ＮＯＲ回路２０２，２０３と、インバータ２１０と、定電流源２０３と、ＮＡＮＤ回路２１３と、ＯＲ回路２１２，２１５と、ＡＮＤ回路２１４とを含む。センスアンプＳＡｓｐと、センスアンプＳＡとはほぼ同様の構成であるが、トランジスタ２００は、ＮＡＮＤ回路２１３の出力信号の入力を受ける。ＮＡＮＤ回路２１３は、ＯＲ回路２１２の出力信号と、制御信号ＰＥの反転信号の入力を受けてそのＮＡＮＤ論理演算結果をトランジスタ２００に出力する。ＯＲ回路２１２は、制御信号ＳＰＳＥ０およびＳＰＳＥ１の入力に応答してそのＯＲ論理演算結果をＮＡＮＤ回路２１２に出力する。具体的には、スペアセンスアンプＳＡｓｐは、制御信号ＳＰＳＥ０もしくはＳＰＳＥ１が「１」に設定され、制御信号ＰＥが「１」であるときに、データ線ＢＤＥｓｐに対してプリチャージ動作を実行する。ＯＲ回路２１５およびＡＮＤ回路２１４の接続関係については、図９で説明したのと同様である。ＡＮＤ回路２１４の出力信号がインバータ２１０に出力される。トランジスタ２０１，２１１はＮチャネルＭＯＳトランジスタとする。トランジスタ２００はＰチャネルＭＯＳトランジスタとする。

図１１は、本実施の形態に従うデータ読出を模式的に説明する概念図である。

図１１を参照して、ここでは、メモリアレイ２の１つのメモリセルＭＣについてのデータ読出について簡略的に説明する。ここで、１つのセンスアンプＳＡおよびＳＡラッチユニットＳＡＬＵが示される。また、センスアンプＳＡとゲート制御部５を介してビット線ＭＢＬと電気的に結合されるデータ線ＢＤＥが示される。また、メモリセルＭＣとビット線ＭＢＬとが電気的に結合され、メモリセルＭＣのゲートのワード線ＷＬ０が電気的に結合されている。

図１２のタイミングチャート図を用いて、本実施の形態に従うデータ読出について説明する。

図１２を参照して、図示しない内部アドレスＡＥの入力に応答して上述したように制御信号生成回路２９内において、制御信号ＬＧＡＴＤが生成され、時刻ｔｊに制御信号ＡＰＳが「０」から「１」に遷移する。また、ほぼ同様のタイミングでワード線ＷＬ０が選択されメモリセルＭＣとビット線ＭＢＬとが電気的に結合される。ここでは、ブースト電圧５．５Ｖが与えられている。なお、後述するが、データ読出時にワード線ＷＬ０の行選択動作とともにゲート制御部５において列選択動作も実行されてデータ線ＢＤＥとビット線ＭＢＬとが電気的に結合される。

時刻ｔｋにおいて、上述したように信号生成部２９ｃにおいて制御信号ＰＥが「０」に設定されてデータ線ＢＤＥのプリチャージ動作が実行される。具体的には、トランジスタ２００がオンし、電源電圧ＶＤＤとノードＮｄａとが電気的に結合されて、トランジスタ２０１を介してデータ線ＢＤＥの電圧レベルが０Ｖから上昇する。データ線ＢＤＥの電圧レベルが上昇するとＮＯＲ回路２０２は、トランジスタ２０１のゲートノードＮｄｇの電圧レベルを下げてトランジスタ２０１をオフする。これにより、データ線ＢＤＥは所定電圧にプリチャージされる。

制御信号ＰＥが再び「０」から「１」に遷移する時刻ｔｑにプリチャージ動作が終了する。これにより、トランジスタ２００はオフする。これにより、定電流源２０９のみがノードＮｄａと電気的に結合されることになる。定電流源２０９から流れる定電流Ｉｒｅｆは、消去状態すなわち非プログラム状態のメモリセルを通過するセル電流Ｉｃｅｌｌ（≧Ｉｒｅｆ）よりも小さい値に設定されている。例えば、本例において、ワード線ＷＬ０により選択されたメモリセルＭＣが非プログラム状態である場合、データ線ＢＤＥと選択されたメモリセルＭＣとが電気的に結合されてセル電流Ｉｃｅｌｌを流そうとする。このためデータ線ＢＤＥにプリチャージした所定電圧はしだいに減少するとともに、トランジスタ２０１を介して定電流源２０９から電流が供給されてノードＮｄａの電位が下がる。これに応答してＮＯＲ回路２０３の出力ノードＮｄｂの電位レベルは０Ｖから次第に上昇する。電位レベルが安定する時刻ｔｍにおいて制御信号ＬＡＥが「１」に設定され、ＳＡラッチユニットＳＡＬＵにデータが取りこまれる。ここでは、データ「１」がＳＡラッチユニットＳＡＬＵに取りこまれて時刻ｔｎにおいて読出データＯＤＥ（「１」）として出力される。

次に、時刻ｔｐにおいて、制御信号ＡＰＳが「１」から「０」に遷移するに伴い制御信号ＬＡＥが「０」に設定され各ノードの電位レベルが初期状態に設定されデータ読出動作が完了する。

図１３は、本発明の実施の形態に従うバーストモード時における並列に読出されるワードブロックとそのときの内部アドレスＡＥとの関係を説明する図である。

図１３を参照して、本構成においては、内部アドレスＡＥ＜４：０＞に対応して、それぞれ３２ワードのワードＷ０〜Ｗ３１が示され、４ワードずつの４ワードブロック毎に分割された構成となっている。具体的にはワードＷ０〜Ｗ３がブロックＢＬＫ＃０に対応し、ワードＷ４〜Ｗ７が４ワードブロックＢＬＫ＃１に対応する。また、ワードＷ８〜Ｗ１１が４ワードブロックＢＬＫ＃２に対応し、ワードＷ１２〜Ｗ１５が４ワードブロックＢＬＫ＃３に対応する。また、ワードＷ１６〜Ｗ１９が４ワードブロックＢＬＫ＃４に対応し、ワードＷ２０〜Ｗ２３が４ワードブロックＢＬＫ＃５に対応する。また、ワードＷ２４〜Ｗ２７が４ワードブロックＢＬＫ＃６に対応し、ワードＷ２８〜Ｗ３１が４ワードブロックＢＬＫ＃７にそれぞれ対応している。

本実施の形態に従うデータ読出は、上述したように８ワードＷの並列（同時）読出を実行する。

例えば、非同期ページでの同時読出としては、たとえばスタートアドレスの内部アドレスＡＥ＜４：３＞が上位ビット側から「００」の場合、４ワードブロックＢＬＫ＃０，ＢＬＫ＃１が同時に読出される。また、スタートアドレスの内部アドレスＡＥ＜４：３＞が上位ビット側から「０１」の場合には４ワードブロックＢＬＫ＃２，ＢＬＫ＃３が同時に読出される。スタートアドレスの内部アドレスＡＥ＜４：３＞が上位ビット側から「１０」の場合には、４ワードブロックＢＬＫ＃４，ＢＬＫ＃５が同時に読出される。スタートアドレスの内部アドレスＡＥ＜４：３＞が上位ビット側から「１１」の場合には４ワードブロックＢＬＫ＃６，ＢＬＫ＃７が同時に読出される。

一方、本発明の方式に従う同期バースト長＝１６のデータ読出について説明する。

スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「０００」の場合、４ワードブロックＢＬＫ＃０，ＢＬＫ＃１が同時に読出される。一方、スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「００１」の場合、４ワードブロックＢＬＫ＃１，ＢＬＫ＃２が同時に読出される。スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「０１０」の場合、４ワードブロックＢＬＫ＃２，ＢＬＫ＃３が同時に読出される。スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「０１１」の場合には４ワードブロックＢＬＫ＃３，ＢＬＫ＃０が同時に読出される。なお、同期バースト長が１６の場合には、４ワードブロックＢＬＫ＃０〜＃３もしくは４ワードブロックＢＬＫ＃４〜＃７の少なくとも一方がバースト読出を実行するバースト領域に相当する。ここで、同期バースト長が１６の場合には、インクリメントする最上位のビットは内部アドレスＡＥ＜３＞である。すなわち、内部アドレスＡＥ＜４＞は固定され、内部アドレスＡＥ＜３＞のみがインクリメントされてバースト読出が実行される。

また、本発明の方式に従う同期バースト長＝３２のデータ読出について説明する。

スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「０００」の場合、４ワードブロックＢＬＫ＃０，ＢＬＫ＃１が同時に読出される。スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「００１」の場合には、４ワードブロックＢＬＫ＃１，ＢＬＫ＃２が読出される。スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「０１０」の場合には、４ワードブロックＢＬＫ＃２，ＢＬＫ＃３が読出される。スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「０１１」の場合には、４ワードブロックＢＬＫ＃３，ＢＬＫ＃４が同時に読出される。スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「１００」の場合には、４ワードブロックＢＬＫ＃４，ＢＬＫ＃５が同時に読出される。スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「１０１」の場合には、４ワードブロックＢＬＫ＃５，ＢＬＫ＃６が同時に読出される。スタートアドレスの内部アドレスＡＥ＜４：２＞が上位ビット側から「１１０」の場合には、４ワードブロックＢＬＫ＃６，ＢＬＫ＃７が同時に読出される。スタートアドレスの内部アドレスＡＥ＜４：２＞が「１１１」の場合には、４ワードブロックＢＬＫ＃７，ＢＬＫ＃０が同時に読出される。

すなわち、本発明の実施の形態に従う読出方式は、スタートアドレスに含まれる内部アドレスＡＥ＜４：２＞がある所定の４ワードブロックＢＬＫ＃を指定する場合、バースト動作により次に選択される４ワードブロックＢＬＫ＃も同時に読出す。本方式により、一回のアドレス入力により、次に選択される４ワードブロックＢＬＫ＃が同時に読出されるため、この次に選択される４ワードブロックＢＬＫ＃の各ワードＷを読出しに必要な期間が最低限確保される。したがって、この期間中に次のアドレス入力に伴うアドレス処理および選択動作等のアクセス動作を実行することができる。スタートアドレスが１つのページ読出を実行する際に生じる可能性があるアクセス時間の余裕がないという問題を解決することができる。これにより、チップ面積を大きくすることなくかつ消費電力を増加させずに連続的なデータの出力を確実に実行することができる。すなわち、バーストモードにおけるアクセスタイムを向上させることができる。

以下においては、この方式を実現するための回路構成について説明する。

本構成においては、メモリマットＭＡＴＡ，ＭＡＴＢに内部アドレスＡＥ２が対応付けられて、並列なバースト読出動作を実行している。この内部アドレスＡＥ２は、バーストカウンタ２３Ｂによりインクリメントされる内部アドレスＡＥ＜２：０＞の最上位ビットである。本例においては、内部アドレスＡＥ２が「０」，「１」に対応してメモリマットＭＡＴＡ，ＭＡＴＢがそれぞれ対応付けられているものとする。

図１４は、上記で説明した図１３のバースト方式を実行するためのアドレス変換処理等を施すコラムデコーダＣＤＣＡ０，ＣＤＣＡ１およびスペアコラムデコーダＣＤＣＡ２の回路構成図である。

図１４（ａ）を参照して、まずコラムデコーダＣＤＣＡ０について説明する。

アドレス変換処理について説明すると、図１３に示されるようにスタートアドレスが指定するワードＷが４ワードブロックＢＬＫ＃０，ＢＬＫ＃２，・・・等偶数番号に対応する４ワードブロックに含まれる場合、すなわち内部アドレスＡＥ２が「０」の場合には、非同期ページでの同時読出範囲と同様の２つの４ワードブロックＢＬＫ＃が読出される。

一方、スタートアドレスが指定するワードＷが４ワードブロックＢＬＫ＃１，ＢＬＫ＃３，・・・等奇数番号に対応する４ワードブロックＢＬＫ＃に含まれる場合、すなわち内部アドレスＡＥ２が「１」の場合には、次の４ワードブロックＢＬＫ＃を読出すために内部アドレスＡＥ＜４：３＞を変換する必要がある。同期バースト長が１６の場合には、内部アドレスＡＥ３をインクリメントして次の４ワードブロックＢＬＫ＃を指定するアドレスに変換する必要がある。同期バースト長が３２の場合についても、内部アドレスＡＥ＜４：３＞をインクリメントして次の４ワードブロックＢＬＫ＃を指定するアドレスに変換する必要がある。すなわち、スタートアドレスが指定するワードＷが内部アドレスＡＥ２が「１」に対応するメモリマットＭＡＴＢに記憶されている場合に内部アドレスＡＥ＜４：３＞がインクリメントされることとなる。

コラムデコーダＣＤＣＡ０は、かかる変換処理を実行するためのアドレス変換回路を含んでおり、ＡＮＤ回路ＡＤ０，ＡＤ１、排他的論理ＯＲ回路ＥＲ０，ＥＲ１がアドレス変換回路を構成する。

具体的には、ＡＮＤ回路ＡＤ０は、同期バースト長が３２である場合を規定する制御信号ＢＳＴ３２と内部アドレスＡＥ＜２＞，ＡＥ＜３＞の入力に基づいてそのＡＮＤ論理演算結果を排他的論理ＯＲ回路ＥＲ０に出力する。排他的論理ＯＲ回路ＥＲ０は、内部アドレスＡＥ＜４＞およびＡＮＤ回路ＡＤ０の出力信号とに基づいて排他的論理ＯＲ演算を実行して内部アドレスＡＥＡ＜４＞として出力する。また、インバータＩａは、内部アドレスＡＥＡ＜４＞を受けて内部アドレス／ＡＥＡ＜４＞を出力する。

ＡＮＤ回路ＡＤ１は、同期バースト長が１６および３２である場合を規定する制御信号ＢＳＴ１６と内部アドレスＡＥ＜２＞の入力に基づいてそのＡＮＤ論理演算結果を排他的論理ＯＲ回路ＥＲ１に出力する。排他的論理ＯＲ回路ＥＲ１は、内部アドレスＡＥ＜３＞およびＡＮＤ回路ＡＤ１の入力とに基づいてその排他的論理ＯＲ演算を実行して内部アドレスＡＥＡ＜３＞として出力する。また、インバータＩｂは、内部アドレスＡＥＡ＜３＞を受けて内部アドレス／ＡＥＡ＜３＞を出力する。なお、この内部アドレスＡＥＡ＜４：３＞が内部アドレスＡＥ＜４：３＞をインクリメントするアドレス変換信号に相当する。

たとえば、同期バースト長が１６の場合であり、すなわち制御信号ＢＳＴ１６が「１」に設定されている場合、スタートアドレスの内部アドレスＡＥ＜３：２＞が「０１」の時このアドレス変換回路により内部アドレスＡＥＡ＜３＞が「１」として出力される。

また、同期バースト長が３２の場合、すなわち制御信号ＢＳＴ１６，ＢＳＴ３２が「１」に設定されている場合、スタートアドレスの内部アドレスＡＥ＜４：２＞が「０１１」の時このアドレス変換回路により内部アドレスＡＥＡ＜４：３＞が上位ビット側から「１０」として出力される。

一方、内部アドレスＡＥ２が「０」でない場合には、変換されずそのままの内部アドレスＡＥ＜４：３＞が内部アドレスＡＥＡ＜４：３＞として出力される。また、同期バースト長が１６および３２のいずれでもない場合例えば同期バースト長が８の場合には制御信号ＢＳＴ１６およびＢＳＴ３２は「０」に設定されるため、変換されずそのままの内部アドレスＡＥ＜４：３＞が内部アドレスＡＥＡ＜４：３＞として出力される。なお、本例においては、同期バースト長の方が、並列な読出が実行されるワードＷの個数（８個）よりも多い場合について主に説明する。

この変換された内部アドレスＡＥＡ＜３＞およびＡＥＡ＜４＞はＡＮＤ回路ＡＤ２〜ＡＤ５を介してプリデコードされ、制御信号ＩＣＡＬＡ＜３：０＞として出力される。この生成された制御信号ＩＣＡＬＡ＜３：０＞は、列系ドライバ回路４を構成するドライバ回路ＤＶ２〜ＤＶ５を介して制御信号ＣＡＬＡ＜０＞〜ＣＡＬＡ＜３＞として出力される。

この制御信号ＣＡＬＡ＜３：０＞に基づいて各サブゲート制御ユニットＳＩＯのコラム選択ゲートＣＡＳＧにおいて４本のビット線ＭＢＬのうちのいずれか１つが選択される。

制御信号ＣＡＵＥは、バンク選択信号ＢＰｉに対応して生成され、たとえばバンク選択信号ＢＰ０が入力された場合にはバンク選択信号ＢＰ０に応答して列系ドライバ回路４を構成するドライバＤＶ０およびＤＶ１を介して制御信号ＣＡＵＥ０が生成される。

この制御信号ＣＡＵＥ０に基づいて各サブゲート制御ユニットＳＩＯのコラム選択ゲートＣＡＳＧにおいて、選択された４本のビット線ＭＢＬのうちの１本と対応するデータ線ＢＤＥとが電気的に結合される。

ＮＡＮＤ回路ＮＤ０は、制御信号ＣＡＬＡ＜３：０＞と制御信号／ＲＳＴａｌｌを受けて、ＮＡＮＤ論理演算結果として制御信号ＢＲＳＴＡ＜３：０＞を生成する。具体的には、通常時において制御信号／ＲＳＴａｌｌは、「１」に設定されており、入力される制御信号ＣＡＬＡ＜３：０＞の反転信号として制御信号ＢＲＳＴＡ＜３：０＞が生成される。たとえば制御信号ＣＡＬＡ＜３：０＞が「１０００」である場合には制御信号ＢＲＳＴＡ＜３：０＞は「０１１１」に設定される。各サブゲート制御ユニットＳＩＯのコラム選択ゲートＣＡＳＧにおいて、選択された４本のビット線ＭＢＬ以外のビット線ＭＢＬについてはすべてトランジスタのオンにより接地電圧ＧＮＤと電気的に結合される。

本構成により各サブゲート制御ユニットＳＩＯのコラム選択ゲートＣＡＳＧにおいて、選択されたビット線ＭＢＬ以外の他のビット線ＭＢＬについては接地電圧ＧＮＤと電気的に結合されるため、シールド線として働き、他のビット線ＭＢＬからのカップリングノイズを受けることがなく、安定した読出動作を実行することができる。また、制御信号ＲＳＴａｌｌが「０」に設定されればＢＲＳＴＡ＜３：０＞は、すべて「１１１１」に設定されるため全てのビット線ＭＢＬがリセットされて接地電圧ＧＮＤと電気的に結合される。

図１４（ｂ）は、コラムデコーダＣＤＣＡ１の回路構成図である。

コラムデコーダＣＤＣＡ１は、上記のアドレス変換回路を有さず、入力される内部アドレスＡＥ＜４：３＞の入力に基づいて制御信号ＣＡＬＢ＜３：０＞と、制御信号ＣＡＵＥおよび制御信号ＢＲＳＴＢ＜３：０＞が生成される。具体的には、上述したのと同様に、入力される内部アドレスＡＥ＜４：３＞がＡＮＤ回路ＡＤ６〜ＡＤ９を介してプリデコードされ、制御信号ＩＣＡＬＢ＜３：０＞として出力される。この生成された制御信号ＩＣＡＬＢ＜３：０＞は、列系ドライバ回路４を構成するドライバ回路ＤＶ１０〜ＤＶ１３を介して制御信号ＣＡＬＢ＜０＞〜ＣＡＬＢ＜３＞として出力される。

制御信号ＢＲＳＴＢ＜３：０＞に関しては、ＮＡＮＤ回路ＮＤ２に上述したのと同様に制御信号ＣＡＬＢ＜３：０＞および制御信号／ＲＳＴａｌｌが入力され、制御信号ＣＡＬＢ＜３：０＞の反転信号として制御信号ＢＲＳＴＢ＜３：０＞が生成される。なお、通常においては制御信号／ＲＳＴａｌｌは「１」に設定されているが、「０」に設定されることにより、上述したのと同様の動作によりすべてのビット線ＭＢＬがリセットされる。

図１４（ｃ）は、スペアコラムデコーダＣＤＣＡ２の回路構成図である。

スペアコラムデコーダＣＤＣＡ２は、ドライバＤＶ６，ＤＶ７を介して入力される冗長選択信号ＳＰＳＥ０に基づいて制御信号ＣＡＬｓｐを生成する。また、ＮＡＮＤ回路ＮＤ２は、制御信号ＣＡＬｓｐおよび制御信号／ＲＳＴａｌｌの入力に基づいて制御信号ＢＲＳＴｓｐを生成する。

図１５は、本バーストモードの方式に従うデータ読出動作を実行する場合のタイミングチャート図である。なお、本例においては有効アドレスとして外部から入力されたアドレスＡＤＤ＜２２：０＞のうちＡＤＤ＜４：０＞が上位ビット側から「００１１０」である場合のデータ読出動作について説明する。

時刻Ｔ０ａにおいて、制御信号ＡＤＶ（「０」）が入力される。アドレスラッチ回路３０は、この制御信号ＡＤＶの「１」の立上がりもしくは内部クロックＣＬＫの「０」から「１」の立上がりのいずれか一方のタイミングでアドレスラッチ制御回路２２からの指示に応答してアドレスバッファ３１を介して入力されるアドレスＡＤＤを取込む。本例においては内部クロックＣＬＫの「１」の立上がり時の時刻ｔ０ｂにおいてアドレスＡＤＤを取込む図が示されている。また、バースト制御回路２３にもアドレスバッファ３１からの内部アドレスＩＡ＜２２：０＞が与えられ、以降バースト制御回路２３からアドレスラッチ回路３０に内部アドレスがインクリメントされて出力される。時刻Ｔ０においてアドレスラッチ回路３０から内部アドレスＡＥが伝達される。

これに伴い、上述したように内部アドレスＡＥ＜２１：１３＞に基づいてブロックＢＵが選択され、内部アドレスＡＥ＜１２：５＞に基づいてブロックＢＵの行選択動作が実行されワード線ＷＬが選択される。

また、この内部アドレスの入力に伴い上述したように制御信号生成回路２９は制御信号ＰＥを「０」に設定する。これに伴い、この制御信号ＰＥ（「０」）の入力に伴いセンスアンプ帯６において上述したようにプリチャージ動作が実行され、データ読出動作の準備を行なう。時刻Ｔ１において制御信号ＰＥが「１」に設定されプリチャージ動作が終了してデータ読出動作が開始される。

ここで内部アドレスＡＥ＜４：２＞は「００１」であり、これに基づいて列系の選択動作が実行される。具体的には内部アドレスＡＥ＜４：２＞が「００１」であるため、コラムデコーダＣＤＣＢ０でアドレス変換処理され、内部アドレスＡＥＡは＜３＞は「１」に変換される。これに伴い、内部アドレスＡＥ２が「０」に対応するメモリマットＭＡＴＡにおいて、制御信号ＣＡＬＡ＜３：０＞が「００１０」に設定されて内部アドレスＡＥ＜４：３＞が「０１」に対応するワードが読出される。すなわち、４ワードブロックＢＬＫ＃２が読出される。具体的には、ワードＷ８〜Ｗ１１が読出される。また、内部アドレスＡＥ２が「１」に対応するメモリマットＭＡＴＢにおいて、制御信号ＣＡＬＢ＜３：０＞が「０００１」に設定されて内部アドレスＡＥ＜４：３＞が「００」に対応するワードが読み出される。すなわち、４ワードブロックＢＬＫ＃１が読出される。具体的にはワードＷ４〜Ｗ７が読出される。

したがって、上述したようにスタートアドレスの内部アドレスＡＥ２が「１」の場合に次の４ワードブロックＢＬＫ＃２を並列に読み出すことができる。

次の時刻Ｔ２において、制御信号生成回路２９は上述したように制御信号ＰＥの「１」への遷移に伴い制御信号ＬＡＥを「１」に設定する。これに伴い、センスアンプ帯６で増幅したデータをＳＡラッチ回路７でラッチする。次の時刻Ｔ３において、制御信号ＺＯＤＥが「１」に設定されて、ラッチ回路８においてＳＡラッチ回路７でラッチされた読出データＯＤＥが取りこまれる。制御信号ＺＯＤＥが「０」に設定されるに伴いラッチされてセレクタ９に出力される。セレクタ９は、同様のタイミングで入力される内部アドレスＡＹ＜２：０＞の入力に基づいて読出データＯＤＥ＜１２７：０＞を１／８選択して１つずつワードＷを出力する。本例においては、最初のスタートアドレスである内部アドレスＡＹ＜２：０＞が「１１０」であるため読出されたワードＷ４〜Ｗ１１の中からワードＷ６がセレクタ９において最初に選択され、読出データＲＤＥ＜１５：０＞として出力される。

以降、クロックＣＬＫの立上がりに同期して、バーストカウンタ２３Ｂにより内部アドレスＡＹ＜２：０＞がインクリメントされ、順々にワードＷが連続的に出力される。すなわちＷ７，Ｗ８・・・Ｗ１１の順番に昇順的にワードＷが連続的に出力される。ここで、各ワードＷ４〜Ｗ１１は、セレクタ９によりクロックＣＬＫの１クロックサイクル毎にインクリメントされる内部アドレスＡＹに基づいて選択されるため、ワードＷ４〜Ｗ１１はクロックサイクル毎に分割されて読出される。

なお、ワードＷ４〜Ｗ５はワードＷ６よりも前のワードであるため出力されない。時刻Ｔ５においてデータスワップ回路１０、ラッチ回路１２および出力バッファ群１３，１４を介してデータ端子１５に出力データＤＱ＜１５：０＞が出力される。すなわち、セレクタ９、データスワップ回路、ラッチ回路１２および出力バッファ１３，１４はクロックＣＬＫに同期して動作するデータ出力回路を構成し、１６ビットずつの読出データをパイプライン処理によりデータ端子１５に順番に伝達する。

この、４ワードブロックＢＬＫ＃２のワードＷ１１が読出された後には、その後のワードＷ１２以降についても連続したバースト読出が実行される。

本構成においては、スタートアドレスである内部アドレスＡＹ＜２：０＞＝「１１０」であるため、ワードＷ６〜Ｗ１１の読出動作期間がある。したがって、最初のスタートアドレスが与えられた後のワードＷ６〜Ｗ１１が出力されている６クロック期間に次の内部アドレスＩＡＥに従う所定のアドレス処理等のデータ読出動作が実行される。具体的には、バースト制御回路２３は、バーストカウンタ２３Ｂは、内部アドレスＩＡＥ＜４：２＞を「０１１」としてアドレスラッチ回路３０に出力する。これに基づいて、上述したのと同様の列選択動作および行選択動作が実行される。すなわち、内部アドレスＡＥ＜４：３＞に基づいて制御信号ＣＡＬＡ，ＣＡＬＢがそれぞれ選択される。

この場合においては、内部アドレスＡＥ＜４：２＞が「０１１」であるため４ワードブロックＢＬＫ＃３，ＢＬＫ＃０が選択されて同時に読出される。そして、制御信号ＺＯＤＥは、最初に立ちあがった時刻Ｔ４の６クロック後の時刻Ｔ８に次の２つの４ワードブロックＢＬＫ＃３およびＢＬＫ＃１のワードＷをラッチするために立ちあがり、昇順的にワードＷ１２〜Ｗ１５およびワードＷ０〜Ｗ３が出力される。このとき、バーストカウンタ２３Ｂにより内部アドレスＡＹ＜２：０＞は、ワードＷ１１が選択された後はワードＷ１２を選択するために「１００」となっており、４ワードブロックＢＬＫ＃３のワードＷ１２から連続してバースト動作が実行される。

そして上述したのと同様に、ブロックＢＬＫ＃０のＷ３が選択されるまでの期間に内部アドレスＡＥ＜４：２＞が「００１」に設定され、対応する４ワードブロックＢＬＫ＃１とＢＬＫ＃２とが同時に読出され、制御信号ＺＯＤＥは、時刻Ｔ８の８クロック後に次の２つの４ワードブロックをラッチするために立ちあがる。これにより、同期バースト長１６のデータ読出動作を実行することができる。

なお、同期バースト長が３２の場合についても同期バースト長が１６の場合と同様の方式に従って、データ読出を実行することができる。なお、同期バースト長が３２の場合には、制御信号ＢＳＴ１６およびＢＳＴ１２はともに「１」に設定される。

すなわち本方式においては、上述したようにスタートアドレスが設定されたときにその次のワードブロックＢＬＫ＃に対応するワードが同時に読出されるため、その後の内部アドレスをデコードする際の時間として４ワードブロックＢＬＫ＃を出力する期間すなわち４クロック期間を確実に確保することができ十分にアドレス処理等の時間を確保することができる。すなわち、バーストモードにおけるアクセスタイムを向上させることができる。また、本構成では、センスアンプ１２８個の８ワード並列読出であり、チップ面積を大きくすることなくかつ消費電力を増加させずにバーストモードを実行している。

なお、上記の実施の形態においては、同期モードについて説明したが非同期モードでも動作させることができる。具体的には、ラッチ回路において、ラッチ動作を制御する信号を「１」に固定することにより非同期モードでの読出を実行することができる。具体的には、制御信号ＬＡＥ，ＺＯＤＥおよびクロックＣＬＫＱ＃も「１」に設定することにより、ラッチ回路でパイプライン処理によりラッチされることなく読出データを外部端子１５に出力することができる。なお、非同期モードは、他のいわゆる通常の動作モードの１つとして代表的に示したものである。

なお、本構成においては、列（コラム）系の選択動作に用いられる内部アドレスのアドレス変換回路について説明したが、これに限られず行（ロウ）系の選択動作に対しても上記アドレス変換回路を適用することも可能である。

（実施の形態２）
本実施の形態２においては、上記の実施の形態１において説明したメモリアレイにおける冗長構成について説明する。

図１６は、冗長アドレスバッファ２７の回路構成図である。

本冗長アドレスバッファ２７においても、コラムデコーダＣＤＣＡ０でアドレス変換したのと同様のアドレス変換を実行する必要がある。

図１６を参照して、入力される内部アドレスＡＥ＜４：２＞の入力に基づいて冗長判定用のアドレス変換が実行される。具体的には、ＡＮＤ回路ＡＤ１０および排他的論理ＯＲ回路ＥＲ２およびＥＲ３がアドレス変換回路を構成する。動作については、コラムデコーダＣＤＣＡ０で説明したのと同様であり、内部アドレスＡＥ２が「１」の場合にアドレス変換されて内部アドレスＡＪＡ＜４：３＞が生成される。また、内部アドレスＡＥ２が「０」の場合にＡＪＢ＜４：３＞が生成される。すなわち、内部アドレスＡＥ２が「０」のメモリマットＭＡＴＡ側と、内部アドレスＡＥ２が「１」のメモリマットＭＡＴＢ側の判定用の内部アドレスＡＪＡおよびＡＪＢが生成される。

図１７は、ヒューズ判定部２６および信号生成部２５の回路構成図である。

図１７を参照して、ヒューズ判定部２６は、入力される内部アドレスＡＪＡ＜４：３＞とプログラムされているヒューズアドレスＦＵＡＤ＜４：３＞とがそれぞれ比較される。また、内部アドレスＡＪＢ＜４：３＞とプログラムされているヒューズアドレスＦＵＡＤ＜４：３＞とが比較される。この判定は、上位２ビットを用いて内部アドレス＜４：０＞により読出される４ワードブロックＢＬＫ＃のアドレスと、予めプログラムした冗長用の冗長データ信号を用いて入れかえるワードが含まれる４ワードブロックＢＬＫ＃のアドレスとが一致するかどうかが判別される。

具体的には、ヒューズ判定部２６は、排他的ＮＯＲ演算を実行する論理回路ＥＲ４〜ＥＲ７と、ＡＮＤ回路ＡＤ１２〜ＡＤ１５と、ＯＲ回路ＯＲ０〜ＯＲ１とを含む。

論理回路ＥＲ４およびＥＲ５は、それぞれヒューズアドレスＡＤ＜４＞と内部アドレスＡＪＡ＜４＞および内部アドレスＡＪＢ＜４＞と比較し、その判定信号である出力信号をＡＮＤ回路ＡＤ１２，ＡＤ１３に出力する。また、論理回路ＥＲ６，ＥＲ７は、ヒューズアドレスＦＵＡＤ＜３＞と内部アドレスＡＪＡ＜３＞およびＡＪＢ＜３＞とを比較し、その判定信号である出力信号をＡＮＤ回路ＡＤ１４，ＡＤ１５に出力する。

ＡＮＤ回路ＡＤ１２は、論理回路ＥＲ４からの出力信号とヒューズアドレスＦＵＡＤ＜２＞の反転信号／ＦＵＡＤ＜２＞との入力を受けて、そのＡＮＤ論理演算結果をＯＲ回路ＯＲ０に出力する。ＡＮＤ回路ＡＤ１３は、論理回路ＥＲ５からの出力信号とヒューズアドレスＦＵＡＤ＜２＞とを受けて、そのＡＮＤ論理演算結果をＯＲ回路ＯＲ０に出力する。このＡＮＤ回路ＡＤ１２およびＡＤ１３は、内部アドレスＡＪＡおよびＡＪＢいずれの冗長判定動作を実行するかが決定される。たとえば、予め記憶されているヒューズアドレスＦＵＡＤ＜２＞が「０」の場合には、ヒューズアドレス／ＦＵＡＤ＜２＞が「１」であるメモリマットＭＡＴＡ側に対応する内部アドレスＡＪＡの冗長判定動作が実行される。一方、予め記憶されているヒューズアドレスＦＵＡＤ＜２＞が「１」の場合には、メモリマットＭＡＴＢ側の内部アドレスＡＪＢの冗長判定動作が実行される。

同様にして、ＡＮＤ回路ＡＤ１４は、論理回路ＥＲ６の出力信号とヒューズアドレスＦＵＡＤ＜２＞の反転信号／ＦＵＡＤ＜２＞の入力を受けて、そのＡＮＤ論理演算結果をＯＲ回路ＯＲ１に出力する。ＡＮＤ回路ＡＤ１５は、論理回路ＥＲ７の出力信号とヒューズアドレスＦＵＡＤ＜２＞の出力信号の入力を受けて、そのＡＮＤ論理演算結果をＯＲ回路ＯＲ１に出力する。

ＯＲ回路ＯＲ０は、ＡＮＤ回路ＡＤ１２，ＡＤ１３の出力信号の入力を受けて、その論理演算結果をＡＮＤ回路ＡＤ１６に出力する。ＯＲ回路１は、ＡＮＤ回路ＡＤ１４，１５の出力信号の入力を受けて、そのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ１６に出力する。

信号生成部２５は、たとえば内部アドレスＡＪＡ＜４：３＞がヒューズアドレスＦＵＡＤ＜４：３＞と一致している場合には、ＯＲ回路ＯＲ０，ＯＲ１のそれぞれから「１」の信号が入力され、制御信号ＳＰＴ（「１」）の入力に伴いＡＮＤ回路ＡＤ１６は「１」をＡＮＤ回路ＡＤ１７に出力する。

ＡＮＤ回路ＡＤ１７は、バンク選択信号ＢＰ０，ＢＰ１のいずれか一方の入力を受けてＡＮＤ回路ＡＤ１６の出力信号とのＡＮＤ論理演算結果を制御信号ＳＰＳＥ０（ＳＰＳＥ１）として出力する。すなわち信号生成部２５は、ヒューズ判定部からの判定信号の入力を受けて入力される制御信号ＳＰＴおよびバンク選択信号ＢＰ＜１：０＞の入力に基づいて制御信号ＳＰＳＥ＜１：０＞を出力する。制御信号ＳＰＳＥ０が「１」の場合には、バンクＢＡ０側の冗長選択動作が実行される。一方、制御信号ＳＰＳＥ１が「１」である場合には、バンクＢＡ１側のメモリマットＭＡＴＡ，ＭＡＴＢのいずれか一方側の冗長選択動作が実行される。

したがって、ヒューズ判定部２６は、論理回路ＥＲ４，ＥＲ６を用いて内部アドレスＡＪＡ＜４：３＞がヒューズアドレスＦＵＡＤ＜４：３＞と一致しているかどうかを判別し、論理回路ＥＲ５，ＥＲ７を用いて内部アドレスＡＪＢ＜４：３＞がヒューズアドレスＦＵＡＤ＜４：３＞と一致しているかどうかを判別する。すなわち、冗長データ情報と置換する必要のあるワードＷが内部アドレスＡＥ＜４：３＞に基づき読出される４ワードブロックＢＬＫ＃内に入っているかどうかが判定される。読出される場合には、制御信号ＳＰＳＥ０が「１」に設定され、スペアコラムデコーダＣＤＣＡ２において、制御信号ＣＡＬｓｐが「１」に設定される。これに伴い、列選択動作が実行されて冗長メモリマットＳＭＡＴ０からデータ線ＢＤＥｓｐに冗長データが伝達され、スペアセンスアンプＳＡＧＣでセンスされ、増幅されて制御信号ＬＡＥに応答してＳＡラッチ回路７に伝達されてラッチされるとともに、制御信号ＺＯＤＥに応答してスペアラッチ回路８＃でラッチされる。

図１８は、図１に示されるヒューズプログラム部５０の概略構成図である。

図１８を参照して、ヒューズプログラム部５０は、制御信号ＩＰＯＲの入力に伴い制御信号ＳＰＴを出力するＳＰＴプログラム部５０ａと、ヒューズアドレスＦＵＡＤ０＜４：０＞を出力するヒューズアドレスユニット５０ｂと、置換するビットを選択するヒューズビットデータＦＵＤ０＜３：０＞を出力するヒューズビットユニット５０ｃとを含む。本例においては、バンクＢＡ０側について説明しているが括弧書きに示される様にバンクＢＡ１側にも対応してヒューズアドレスＦＵＡＤ１＜４：０＞およびヒューズビットデータＦＵＤ１＜３：０＞を記憶するアドレスユニットおよびヒューズビットユニットも設けられている。

図１９は、ＳＰＴ信号生成ユニット５０ａ、ヒューズアドレスユニット５０ｂと、ヒューズビットユニット５０ｃの回路構成図である。

図１９（ａ）を参照して、本例においては、制御信号ＳＰＴを生成する回路が示されている。

図１９（ａ）を参照して、本例においてはトランジスタ５５，５６と、インバータ５７，５８と、ヒューズ素子５９と、トランジスタ６０とを含む。

トランジスタ５５は、電源電圧ＶＣＣとノードＮ０との間に配置され、そのゲートは制御信号ＩＰＯＲの入力を受ける。トランジスタ５６は電源電圧ＶＣＣとノードＮ０との間にトランジスタ５５と並列に設けられ、そのゲートはノードＮ１と電気的に結合される。インバータ５７は、ノードＮ０のデータに伝達される信号を反転してノードＮ１に出力する。インバータ５８は、ノード１に伝達された信号を反転して制御信号ＳＰＴとして出力する。ヒューズ素子５９は、ノードＮ０と接地電圧ＧＮＤとの間に配置され、トランジスタ６０のゲートは制御信号ＩＰＯＲの入力を受ける。

図２０は、制御信号ＩＰＯＲの生成について説明する波形図である。

図２０を参照して、制御信号ＩＰＯＲは、上述したように図示しないいわゆるパワーオンリセット回路からの制御信号である。制御信号ＩＰＯＲは、電源電圧ＶＤＤ投入直後の所定の期間中においては０Ｖに設定されている。電源電圧ＶＤＤが所定の閾値電圧Ｖｔｈを超えるとパワーオンリセット回路から制御信号ＩＰＯＲ（「１」）が電源電圧ＶＤＤと同じレベルで出力される。なお、パワーオンリセット期間ｔｐｏｒは、制御信号ＩＰＯＲが０Ｖの場合に相当する。

制御信号ＳＰＴの生成について次に説明する。初期状態において制御信号ＩＰＯＲは「０」である。したがって、トランジスタ５５がオンしノードＮ０は「１」に設定されノードＮ１は「０」に設定される。したがって、トランジスタ５６がオンして、このインバータ５７とトランジスタ５６で、ノードＮ１に伝達される信号を「０」にラッチしている。したがって、制御信号ＳＰＴは「１」にラッチされる。ここで制御信号ＩＰＯＲ（「１」）が入力された場合、トランジスタ６０がオンしてノードＮ０は「０」に設定される。したがって、これに伴い制御信号ＳＰＴを「０」に設定することができる。ここでヒューズ素子５９を電気ブローもしくはレーザブロー等により切断した場合には、制御信号ＩＰＯＲ（「１」）の入力は全く影響されないため制御信号ＳＰＴを「１」に固定することができる。したがって、冗長選択動作が必要な場合には、ヒューズ素子５９を切断することにより、常に冗長判定動作が実行されるように設定することができる。

図１９（ｂ）は、ヒューズアドレスＦＵＡＤ１＜４：０＞を生成するヒューズアドレスユニットの回路構成図である。ここでは、１ビットのヒューズアドレスＦＵＡＤ１を設定する回路について示されている。

本例においては、トランジスタ６１，６２とインバータ６３，６４とヒューズ素子６５とトランジスタ６６とを含む。接続関係について図１９（ａ）で説明したのと同様であるので、その説明は繰返さない。すなわちヒューズ素子６５を電気的に切断／非切断することにより制御信号ＩＰＯＲ（「１」時）のヒューズアドレスＦＵＡＤを固定することができる。すなわちヒューズ素子６５を電気的に切離した場合には、ヒューズアドレスＦＵＡＤが「１」である。一方ヒューズ素子６５を電気的に切離しない場合においては、制御信号ＩＰＯＲ（「１」）の入力に伴いヒューズアドレスＦＵＡＤは「０」に設定される。すなわち、固定するデータレベルに応じて切断／非切断することによりヒューズアドレスＦＵＡＤ１＜４：０＞を設定することができる。

図１９（ｃ）は、ヒューズビットデータＦＵＤ＜３：０＞を生成するヒューズビットユニットの回路構成図である。ここでは、１ビットのヒューズビットデータＦＵＤ１を設定する回路について示されている。

本例においては、トランジスタ６７，６８，７２とインバータ６９，７０とヒューズ素子７１とを含む。接続関係については、図１９（ａ）で説明したのと同様であるのでその説明は繰返さない。動作については、上述したように制御信号ＩＰＯＲの入力に伴いヒューズビットデータＦＵＤが設定されヒューズ素子７１が切断されている場合にはヒューズビットデータＦＵＤは「１」に設定され、切断されていない場合にはヒューズデータビットＦＵＤは「０」に設定される。すなわち、固定するデータレベルに応じて切断／非切断することによりヒューズビットデータＦＵＤ１＜３：０＞を設定することができる。

図２１は、データの出力動作を規定する回路群の概念図である。

図２１を参照して、本例においては、読出データＯＤＥ＜１２７：０＞を受けてラッチするラッチ回路８と、１／８セレクトするセレクタ９と、スワッピング動作を実行するデータスワップ回路１０と、ラッチ回路１２と、出力バッファ群１３，１４とが示される。なお、ラッチ回路８およびセレクタ９は、データ選択回路を構成する。

ラッチ回路８は、上述したように入力される制御信号ＺＯＤＥに基づいて読出データＯＤＥ＜１２７：０＞をラッチする。セレクタ９は、内部アドレスＡＹ＜２：０＞に基づいて８ワードの読出データＯＤＥ＜１２７：０＞を１／８セレクトし、１６ビットの１ワードの読出データＲＤＴ＜１５：０＞を出力する。

データスワップ回路１０は、この読出してきた読出データＲＤＥ＜１５：０＞と冗長判定の判定動作に基づき読出された冗長データ信号ＲＤＥＳＰとの入換え動作を実行する。

この入換え動作後においてラッチ回路１２において、クロックＣＬＫＱ＃に基づいて読出データＩＯＤ＜１５：０＞がラッチされる。出力バッファ群１３，１４は、制御信号ＯＥＡを受けて、ラッチ回路１２から伝達される信号を出力データＤＱ＜１５：０＞として外部端子１５に出力する。

図２２は、ラッチ回路８の回路構成図である。

本例においては、一ビットのラッチ回路について示している。

図２２を参照して、ラッチ回路８は、トランスファーゲートＴＧ０とインバータＩＶ０〜ＩＶ３とを含む。ここではインバータＩＶ１とＩＶ２とによりラッチが形成される。ラッチ回路８は、制御信号ＺＯＤＥおよびインバータＩＶ０を介するその反転信号の入力に基づきトランスファーゲートＴＧ０がオンし、読出データＯＤＥが伝達されてラッチされ、インバータＩＶ３から同じ論理レベルの信号が出力される。

図２３は、ラッチ回路１２の回路構成図である。

図２３を参照して、ラッチ回路１２は、トランスファーゲートＴＧ１，ＴＧ２と、インバータＩＶ４〜ＩＶ１１とを含む。

トランスファーゲートＴＧ１は、クロックＣＬＫＱ＃の反転信号／ＣＬＫＱ＃およびインバータＩＶ１１を介するＣＬＫＱ＃の入力を受けて、読出データＩＯＤをインバータＩＶ４，ＩＶ５でラッチする。インバータＩＶ６は、インバータＩＶ５から出力された信号を反転して、トランスファーゲートＴＧ２に出力する。

トランスファーゲートＴＧ２は、クロックＣＬＫＱ＃およびインバータＩＶ７を介する反転信号／ＣＬＫＱの入力を受けて、インバータＩＶ８，ＩＶ９でラッチする。インバータＩＶ１０は、インバータＩＶ９から出力された信号を反転して、出力バッファ群１３，１４に出力する。

図２４は、データスワップ回路１０に出力される制御信号ＳＷＡＰＤＱ＜１５：０＞を生成する冗長制御部５０＃の概略構成図である。

図２４を参照して、冗長制御部５０＃は、制御信号ＳＰＳＥ０とヒューズビットデータＦＵＤ０＜３：０＞のＡＮＤ論理演算結果を出力するＡＮＤ回路ＡＤ１８と、制御信号ＳＰＳＥ１とヒューズビットデータＦＵＤ１＜３：０＞のＡＮＤ論理演算結果を出力するＡＮＤ回路ＡＤ１９と、ＡＮＤ回路ＡＤ１８，ＡＤ１９の出力信号の入力を受けてＯＲ論理演算結果をラッチ回路Ｌ０に出力するＯＲ回路ＯＲ２と、ＯＲ回路ＯＲ２の出力信号に伴い制御信号ＺＯＤＥの入力に応答して制御信号ＳＷＡＰＤ＜３：０＞を出力するラッチ回路Ｌ０とを含む。

また、冗長制御部５０＃は、制御信号ＳＰＳＥ０とヒューズアドレスＦＵＡＤ０＜２：０＞のＡＮＤ論理演算結果をＯＲ回路ＯＲ３に出力するＡＮＤ回路ＡＤ２０と、制御信号ＳＰＳＥ１およびヒューズアドレスＦＵＡＤ１＜２：０＞のＡＮＤ論理演算結果をＯＲ回路ＯＲ３に出力するＡＮＤ回路ＡＤ２１と、ＡＮＤ回路ＡＤ２０，ＡＤ２１から出力された信号のＯＲ論理演算結果をラッチ回路Ｌ１に出力するＯＲ回路ＯＲ３と、制御信号ＺＯＤＥの入力に応答してＯＲ回路ＯＲ３から出力された信号を制御信号ＳＷＡＰＡ＜２：０＞として出力するラッチ回路Ｌ１とを含む。

この図２４に示される回路は、ヒューズアドレスＦＵＡＤおよびヒューズビットデータＦＵＤを制御信号ＳＰＳＥ０（ＳＰＳＥ１）に同期し、制御信号ＺＯＤＥの入力に応答してラッチ回路Ｌ０，Ｌ１にそれぞれラッチする回路であり、ヒューズビットデータＦＵＤおよびヒューズアドレスＦＵＡＤをスワップデータＳＷＡＰＤ＜３：０＞およびスワップアドレス＜２：０＞として出力する。

ここで、ラッチ回路Ｌ０およびＬ１でラッチしてスワップデータＳＷＡＰＤ＜３：０＞およびスワップアドレス＜２：０＞を生成するのは、メモリアレイ２の冗長選択動作すなわち読出動作を実行するために用いられる内部アドレスＩＡＥと、セレクタ９で１／８選択するデータ出力動作で用いられる内部アドレスＡＹとが異なるからである。たとえば、データスワップ回路１０において、スワッピング動作を実行する場合、既に、メモリアレイ２においては、別の内部アドレスに従って読出動作が実行されている。したがって、１つ前の内部アドレスに基づいてスワッピング動作を実行するためにラッチ回路Ｌ０およびＬ１を用いて新たにヒューズビットデータＦＵＤおよびヒューズアドレスＦＵＡＤをスワップデータＳＷＡＰＤ＜３：０＞およびスワップアドレス＜２：０＞としてラッチしている。

図２５は、スワップデータＳＷＡＰＤ＜３：０＞およびスワップアドレスＳＷＡＰＡ＜２：０＞に基づいてスワッピング制御信号ＳＷＡＰＤＱ０〜ＳＷＡＰＤＱ１５を生成する信号生成回路の回路構成図である。ここでは、スワップアドレスＳＷＡＰＡ＜２：０＞と、バーストカウンタい２３Ｂにより順次インクリメントされる内部アドレスＡＹ＜２：０＞との判定によりアドレスが一致したワードＷを読出す場合に制御信号ＨＩＴを出力する。

図２５を参照して、スワップアドレスＳＷＡＰＡ＜２：０＞と内部アドレスＩＡＥ＜２：０＞とが比較されて、それに基づく判定信号が出力される。具体的には、論理回路ＥＲ８〜ＥＲ１０を介して各ビットのスワップアドレスＳＷＡＰＡと内部アドレスＡＹとが比較される。ＡＮＤ回路ＡＤ２２は、論理回路ＥＲ８〜ＥＲ１０の出力信号を受けてその判定信号をＡＮＤ回路ＡＤ２３出力する。

ＯＲ回路ＯＲ４は、制御信号ＳＰＳＥ０およびＳＰＳＥ１の入力を受けて、そのＯＲ論理演算結果をＡＮＤ回路ＡＤ２３に出力し、ＡＮＤ回路ＡＤ２３は、ＡＤ２２からの出力信号とＯＲ回路ＯＲ４からの出力信号との入力を受けて制御信号ＨＩＴを出力する。

スワップビットデータＳＷＡＰＤ＜３：０＞はプリデコーダ７５においてプリデコードされ、このＡＮＤ回路ＡＤ２３から出力される制御信号ＨＩＴに同期して、制御信号ＳＷＡＰＤＱ０〜ＳＷＡＰＤＱ１５がそれぞれ生成される。

この生成された制御信号ＳＷＡＰＤＱ０〜ＳＷＡＰＤＱ１５の信号に基づいて入力される読出データＲＤＥ＜１５：０＞と冗長読出データＲＤＥＳＰとが対応するビットにおいて置換されて読出データＩＯＤ＜１５：０＞としてデータスワップ回路１０から出力される。

本構成により冗長判定を実行して対応するビットと冗長データ信号とを入れ換えて所望のデータ信号を出力することができる。

（実施の形態３）
ＡＰＳ（Automatic Power Savings）モードでのワード線の選択動作は、一旦ワード線ＷＬを活性化した場合、所定期間経過後、センスアンプのデータが確定した後にワード線ＷＬを非活性化にしてしまう。そうするとバーストモード時に再び同一ワード線ＷＬを選択した場合に再度活性化状態にしなければならず、充放電の電流が大きく消費される結果にもなる。したがって、本実施の形態３においては、消費電力を低減するためにバースト期間中においては上記のＡＰＳ状態を解除する動作を実行することによりワード線ＷＬが選択された状態を維持し続ける方式について説明する。

図２６は、本実施の形態３に従うメモリデバイス１＃の全体構成図である。

図２６を参照して、メモリデバイス１＃は、メモリデバイス１と比較して、ＡＰＳＢＳＴ信号生成部１１を設けた点が異なる。その他の点については、メモリデバイス１で説明したのと同様であるのでその詳細な説明は繰り返さない。

ＡＰＳＢＳＴ信号生成部１１は、制御信号ＡＰＳの入力に基づいてロウデコーダ３６に制御信号ＡＰＳＢＳＴを出力する。

図２７は、本実施の形態３に従うワード線ＷＬを選択する場合の制御信号およびアドレスの流れを説明する概念図である。

図２７を参照して、アドレスバッファ３１にアドレスＡＤＤが入力され内部アドレスＩＡが生成される。アドレスラッチ回路３０で内部アドレスＩＡがラッチされて、アドレスラッチ回路３０から内部アドレスＡＥとして制御信号生成回路２９およびロウデコーダ群３５，３６に出力される。このロウデコーダ群３５，３６に出力された内部アドレスＡＥに基づいてワード線の選択／非選択動作が実行される。制御信号生成回路２９は、内部アドレスＡＥの入力に応答して上述したようにＬＧＡＴＤ信号生成回路２９ａにおいて制御信号ＬＧＡＴＤを生成し、ＡＰＳ信号生成回路２９ｂにおいて制御信号ＡＰＳを出力する。

本実施の形態３の構成においては、この制御信号ＡＰＳがＡＰＳＢＳＴ信号生成回路１１に入力され、出力される制御信号ＡＰＳＢＳＴ信号に基づいてＡＰＳ状態もしくはその解除を制御する方式について説明する。具体的には、制御信号ＡＰＳの論理レベルの伝達をＡＰＳＢＳＴ信号生成回路１１が遮断する方式について説明する。

ＡＰＳＢＳＴ信号生成回路１１は、制御信号ＡＰＳおよび制御信号ＢＳＴＥＮＤおよびＢＳＴＳＴおよび制御信号ＷＲＩＴＥおよび制御信ＭＳＹＮＣおよび制御信号ＣＥ＃の入力に基づいて、制御信号ＡＰＳＢＳＴをロウデコーダ群３５，３６に出力する。

ここで、制御信号ＢＳＴＳＴは、バーストモードの開始を規定する信号であり、制御信号ＢＳＴＥＮＤは、バーストモードの終了を規定する信号である。制御信号ＷＲＩＴＥは、データ書込時に入力される信号である。

図２８は、本実施の形態３に従うＡＰＳＢＳＴ信号生成回路１１の回路構成図である。

図２８を参照して、本実施の形態３に従うＡＰＳＢＳＴ信号生成回路１１は、ＮＡＮＤ回路１４０，１４１，１４５と、ＮＯＲ回路１４２，１４４と、インバータ１４３とを含む。ＮＡＮＤ回路１４０は、制御信号ＢＳＴＳＴおよび制御信号ＭＳＹＮＣの入力に基づいてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路１４１に出力する。ＮＡＮＤ回路１４１は、ＮＡＮＤ回路１４０およびＮＡＮＤ回路１４５の出力信号の入力を受けてそのＮＡＮＤ論理演算結果をＮＯＲ回路１４２に出力する。ＮＯＲ回路１４４は、制御信号ＢＳＴＥＮＤおよび制御信号ＷＲＩＴＥおよび制御信号ＣＥ＃の入力を受けてそのＮＯＲ論理演算結果をＮＡＮＤ回路１４５に出力する。ＮＡＮＤ回路１４５は、ＮＯＲ回路１４４および制御信号ＭＳＹＮＣおよびＮＡＮＤ回路１４１の出力信号の入力を受けて、そのＮＡＮＤ論理演算結果をＮＡＮＤ回路１４１に出力する。ＮＯＲ回路１４２は、制御信号ＡＰＳおよびＮＡＮＤ回路１４１の出力信号を受けてＮＯＲ論理演算結果を出力し、インバータ１４３を介して制御信号ＡＰＳＢＳＴとして出力する。

バースト動作が開始されたときにＮＡＮＤ回路１４０は、制御信号ＢＳＴＳＴおよび制御信号ＭＳＹＮＣがともに「１」であるためＮＡＮＤ回路１４１に「０」の信号を出力する。ＮＯＲ回路１４４は、制御信号ＢＳＴＥＮＤおよび制御信号ＷＲＩＴＥおよび制御信号ＣＥ＃が「０」に設定される場合に、出力信号を「１」に設定する。また、制御信号ＭＳＹＮＣは上述したように「１」であるため、ＮＡＮＤ回路１４５の出力信号は「０」に設定され、ＮＡＮＤ回路１４１の出力信号は「１」に固定される。この状態において制御信号ＡＰＳ（「１」）が設定されるとＮＯＲ回路１４２の出力信号は「０」に設定され、インバータ１４３を介してその反転信号として制御信号ＡＰＳＢＳＴは「１」に固定される。一方、制御信号ＡＰＳは所定期間経過後に「０」に設定されるが、ＮＯＲ回路１４２の他方の入力ノードは「１」が固定的に設定されているため制御信号ＡＰＳＢＳＴは「１」に固定されたままである。すなわち、制御信号ＡＰＳの伝達を遮断している。

したがって、ＡＰＳモードが動作中にあってもワード線ＷＬを非活性化させる制御信号ＡＰＳＢＳＴは「１」であるためワード線は維持され続ける。一方バースト動作が終了したときには制御信号ＢＳＴＥＮＤが「１」に設定される。これに伴い、ＮＯＲ回路１４４の出力信号は「０」に設定される。したがって、その信号を受けるＮＡＮＤ回路１４５の出力信号は「１」に設定されＮＡＮＤ回路１４０の出力信号が「１」に設定されるためＮＡＮＤ回路１４１の出力信号は「０」になる。これにより、制御信号ＡＰＳおよびＮＡＮＤ回路１４１の出力信号はともに「０」に設定されるため、ＮＯＲ回路１４２の出力信号は「１」に設定される。したがって、インバータ１４３を介して制御信号ＡＰＳＢＳＴは「０」に設定される。これに伴い、選択されているワード線の選択動作が終了する。すなわち、制御信号ＡＰＳの伝達の遮断を解除し、制御信号ＡＰＳに基づいてワード線の選択動作が終了する。

また本構成においては、制御信号ＢＳＴＥＮＤについて説明したが制御信号ＷＲＩＴＥが「１」になった場合や制御信号ＣＥ＃が「１」になった場合においても、上述したのと同様に選択されているワード線ＷＬの選択動作が終了する。

図２９は、本実施の形態３に従うワード線ＷＬを選択する場合の信号ＡＥと制御信号ＡＰＳＢＳＴとの関係を説明する概念図である。

図２９に示されるように、デコーダ３６，３７でワード線ＷＬの選択動作が実行されるが、この制御信号ＡＰＳＢＳＴが「１」に固定されているために選択されているワード線は活性化状態を維持し続ける。一方、上述したように制御信号ＡＰＳＢＳＴが「０」に設定されると、選択されたワード線ＷＬは非選択状態となる。

図３０は、本発明の実施の形態３に従うＡＰＳモード時における制御信号ＡＰＳＢＳＴの活性化期間を説明するタイミングチャート図である。

時刻Ｔ１０において制御信号ＡＤＶの「０」もしくは内部クロックＣＬＫの立上がりのいずれか一方に同期してアドレスＡＤＤが取込まれる。これと同じタイミングにおいて制御信号ＢＳＴＳＴが生成され、そしてこの制御信号ＢＳＴＳＴの立上がりおよび制御信号ＡＰＳ（「１」）の立上がりに同期して制御信号ＡＰＳＢＳＴが「１」に設定される。また時刻Ｔ１１に次のアドレスＡＤＤ１が取込まれ、この期間においても制御信号ＡＰＳＢＳＴは「１」に設定される。これに伴い、選択ワード線ＷＬは選択状態を維持する。

この時刻Ｔ１１から所定期間経過後の時刻Ｔ１１＃において、上述したＡＰＳ信号生成回路４１において制御信号ＡＰＳが「０」に立下がる。この所定期間は、上述したように図６で説明した遅延ユニット１２５〜１２７の遅延時間に基づいて設定される期間である。

しかしながら、上述したようにこの場合においては、制御信号ＢＳＴＥＮＤもしくは制御信号ＷＲＩＴＥもしくは制御信号ＣＥは「１」に設定されていないため、制御信号ＡＰＳＢＳＴは「１」を維持し続ける。

次に時刻Ｔ１２において、再びアドレスＡＤＤ２が入力されこの入力タイミングから所定期間経過後の５クロック遅延した時刻Ｔ１２＃において制御信号ＡＰＳが再び「０」に立下がる。次に時刻Ｔ１３においてバーストモードが終了したとき制御信号ＢＳＴＥＮＤもしくは制御信号ＣＥ＃もしくは制御信号ＷＲＩＴＥが「１」に立上がり、上述したように制御信号ＡＰＳＢＳＴが「１」から「０」に立下がる。これに伴い選択されたワード線は選択状態から非選択状態に設定される。

本実施の形態３の構成のようにバーストモード時において制御信号ＡＰＳＰＳＴをバースト期間中、活性化させ続けることによってワード線ＷＬを選択状態に維持し続けて無駄な充放電すなわち選択、非選択の動作に伴う消費電力を抑制することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従うメモリデバイス１の全体構成図である。 本発明の実施の形態に従うメモリアレイ２のアレイ構成、ゲート制御部およびセンスアンプ帯等を詳細に説明する回路構成図である。 本発明の実施の形態に従うバースト制御回路２３の概略ブロック構成図である。 制御信号生成回路２９内に含まれる制御信号ＬＧＡＴＤを出力する信号生成回路２９ａの回路構成図である。 制御信号ＬＧＡＴＤの生成について説明するタイミングチャート図である。 制御信号生成回路２９内に含まれるＡＰＳ信号生成回路２９ｂおよび制御信号ＰＥおよびＬＡＥを生成する信号生成部２９ｃの概略構成図である。 遅延ユニット１２５〜１２７の回路構成図である。 本実施の形態に従う制御信号ＡＰＳおよび制御信号ＰＥおよびＬＡＥの生成について説明するタイミングチャート図である。 本発明の実施の形態に従うセンスアンプおよびＳＡラッチユニットの概略ブロック図である。 センスアンプおよびＳＡラッチユニットの回路構成図である。 本実施の形態に従うデータ読出を模式的に説明する概念図である。 本実施の形態に従うデータ読出について説明するタイミングチャート図である。 本発明の実施の形態に従うバーストモード時における並列に読出されるワードブロックとそのときの内部アドレスＡＥとの関係を説明する図である。 バースト方式を実行するためのアドレス変換処理等を施すコラムデコーダＣＤＣＡ０，ＣＤＣＡ１およびスペアコラムデコーダＣＤＣＡ２の回路構成図である。 本バーストモードの方式に従うデータ読出動作を実行する場合のタイミングチャート図である。 冗長アドレスバッファ２７の回路構成図である。 ヒューズ判定部２６および信号生成部２５の回路構成図である。 ヒューズプログラム５０の概略構成図である。 ＳＰＴ信号生成ユニット５０ａ、ヒューズアドレスユニット５０ｂと、ヒューズビットユニット５０ｃの回路構成図である。 制御信号ＩＰＯＲの生成について説明する波形図である。 データの出力動作を規定する回路群の概念図である。 ラッチ回路８の回路構成図である。 ラッチ回路１２の回路構成図である。 データスワップ回路１０に出力される制御信号ＳＷＡＰＤＱ＜１５：０＞を生成する冗長制御部５０＃の概略構成図である。 スワップデータＳＷＡＰＤ＜３：０＞およびスワップアドレスＳＷＡＰＡ＜２：０＞に基づいてスワッピング制御信号ＳＷＡＰＤＱ０〜ＳＷＡＰＤＱ１５を生成する信号生成回路の回路構成図である。 本実施の形態３に従うメモリデバイス１＃の全体構成図である。 本実施の形態３に従うワード線ＷＬを選択する場合の制御信号およびアドレスの流れを説明する概念図である。 本実施の形態３に従うＡＰＳＢＳＴ信号生成回路１１の回路構成図である。 本実施の形態３に従うワード線ＷＬを選択する場合の信号ＡＥと制御信号ＡＰＳＢＳＴとの関係を説明する概念図である。 本発明の実施の形態３に従うＡＰＳモード時における制御信号ＡＰＳＢＳＴの活性化期間を説明するタイミングチャート図である。

符号の説明

１，１＃ メモリデバイス、２ メモリアレイ、５ ゲート制御部、６ センスアンプ帯、７ ＳＡラッチ回路、８，１２ ラッチ回路、８＃ スペアラッチ回路、９ セレクタ、１０ データスワップ回路、１３，１４ 出力バッファ、１６ ＯＥバッファ、１７ ＯＥＡ生成回路、１１ ＡＰＳＲＳＴ信号生成回路、１８ バッファ、１９ ＣＬＫＱドライバ、２０ クロックバッファ、２１ ＡＤＶバッファ、２２ アドレスラッチ制御回路、２３ バースト制御回路、２５ 信号生成部、２６ ヒューズ判定部、２７ 冗長アドレスバッファ、２８ バンク選択回路、２９ 制御信号生成回路、３０ アドレスラッチ回路、３１ アドレスバッファ、３３ ブロックデコーダ、３６ ロウデコーダ、４１ ＡＰＳ信号生成回路、５０ ヒューズプログラム部、５０＃ 冗長制御部。

Claims (2)

1. 第１のアドレスビットと前記第１のアドレスビットより下位ビットの第２のアドレスビットとによりアドレス選択されるメモリセルをアレイ状に配列し、前記第２のアドレスビットの最上位ビットに基づいて第１および第２のメモリブロックに分割されたメモリセルアレイと、
   前記メモリセルアレイの一定のデータ数を連続的に読出すバーストモードにおいて、読出開始となるスタートアドレスから順次、アドレス選択信号を生成するバーストアドレス発生回路と、
   前記第１のメモリブロックに対応して設けられ、前記アドレス選択信号における前記第２のアドレスビットの最上位ビットが所定の条件の場合、前記アドレス選択信号の前記第１のアドレスビットをインクリメントしたアドレス変換信号を前記アドレス選択信号の前記第１のアドレスビットの信号とするアドレス変換回路を含む、前記アドレス変換回路からの出力に基づいて前記第１のメモリブロックから所定個のメモリセルの第１のデータを選択する第１の選択回路と、
   前記第２のメモリブロックに対応して設けられ、前記アドレス選択信号の前記第１のアドレスビットに基づいて前記第２のメモリブロックから前記所定個のメモリセルの第２のデータを選択する第２の選択回路と、
   前記アドレス選択信号の前記第２のアドレスビットに基づいて前記第１および第２のデータを順次選択するデータ選択回路とを備え、
   前記第１の選択回路は、前記アドレス変換回路の出力を受けるデコード回路を含み、
   前記アドレス変換回路は、前記バーストモードを指示する信号の活性化の有無により、入力される前記アドレス選択信号のアドレス変換を行なうか否かの切換を行なって前記アドレス選択信号もしくは前記アドレス変換信号を出力し、
   前記デコード回路は、前記バーストモードもしくは通常の動作モードのいずれであるかによらず、前記アドレス変換回路の出力に基づいてデコード信号を生成する両モードに共通の回路である、半導体記憶装置。
2. 第１のアドレスビットと前記第１のアドレスビットより下位ビットの第２のアドレスビットとによりアドレス選択されるメモリセルをアレイ状に配列し、前記第２のアドレスビットの最上位ビットに基づいて第１および第２のメモリブロックに分割されたメモリセルアレイと、
   前記メモリセルアレイの一定のデータ数を連続的に読出すバーストモードにおいて、読出開始となるスタートアドレスから順次、アドレス選択信号を生成するバーストアドレス発生回路と、
   前記第１のメモリブロックに対応して設けられ、前記アドレス選択信号における前記第２のアドレスビットの最上位ビットが所定の条件の場合、前記アドレス選択信号の前記第１のアドレスビットをインクリメントしたアドレス変換信号を前記アドレス選択信号の前記第１のアドレスビットの信号とするアドレス変換回路を含む、前記アドレス変換回路からの出力に基づいて前記第１のメモリブロックから所定個のメモリセルの第１のデータを選択する第１の選択回路と、
   前記第２のメモリブロックに対応して設けられ、前記アドレス選択信号の前記第１のアドレスビットに基づいて前記第２のメモリブロックから前記所定個のメモリセルの第２のデータを選択する第２の選択回路と、
   前記アドレス選択信号の前記第２のアドレスビットに基づいて前記第１および第２のデータを順次選択するデータ選択回路とを備え、
   前記メモリアレイは、メモリセル行にそれぞれ対応して設けられる複数のワード線を含み、
   外部からの指示に応答して前記複数のワード線のうちの１本を選択的に活性化させるワード線選択回路と、
   所定期間経過後に選択したワード線を非活性化させるための非活性化信号を前記ワード線選択回路に伝達する非活性化回路と、
   前記バーストモードにおいて、前記非活性回路から伝達される前記非活性化信号を遮断する信号調整回路とをさらに備える、半導体記憶装置。

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