JP3940517B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特にローデコーダの出力信号ＧＷＬＢ、ＳＷＬＥを用いて多数のサブワードラインドライバを駆動し、カラム選択信号を効率よくコントロールすることのできる半導体メモリ装置に関する。
【０００２】
【従来の技術】
以下、添付図面を参照して従来技術の半導体メモリ装置を説明する。
図１は従来の技術の半導体メモリ装置の構成ブロック図である。
従来のメモリ装置は、メモリセルアレイ、サブワードライン駆動部及びカラム選択駆動部とを備えている。
サブワードライン駆動部は、サブワードラインイネーブル（Sub Word Line enable、以下ＳＷＬＥという）１、ローデコーダ２及びサブワードラインドライバ（Sub Word Line Driver、以下ＳＷＤという）３から構成されている。ＳＷＤ３はメモリセルアレイ４のそれぞれのワードラインを駆動するためのものである。ＳＷＬＥ１は、入力されたアドレスの最下位（以下ＬＳＢという）ビットに応じてサブワードラインイネーブル選択信号（以下ＳＷＬＥ選択信号という）を出力し、ローデコーダ２は、アドレスの最上位ビット（以下ＭＳＢという）に応じてグローバルワードライン（Global Word Line、以下ＧＷＬという）信号とグローバルワードラインバー（Global Word Line bar、以下ＧＷＬｂという）信号を出力する。上記ＧＷＬｂ信号はＧＷＬ信号の反転した信号である。
【０００３】
カラム選択駆動部の構成は、各メモリセルアレイ４に連結され、データをセンシングする複数のビットラインセンスアンプアレイ５と、入力されるカラムアドレスをデコーディングする複数のカラムデコーダ６と、各カラムデコーダ６と各ビットラインセンスアンプアレイ５をシリアルに連結するカラム選択ライン７とを含む。ここで、各ビットラインセンスアンプアレイ５はそれぞれのセンスアンプ５ａを備え、各センスアンプ５ａ毎にビットラインとビットバーラインが連結されている。ビットラインセンスアンプアレイ５は、センスアンプ等化及びプリチャージイネーブル部（ＥＱ／ＰＣＨ）を含む。
【０００４】
そして、各ビットラインとビットバーラインはメモリセルアレイ部４のセルに連結される。ビットラインセンスアンプ５ａ毎に連結されたビットラインとビットバーラインにはＹゲート５ｂが連結され、Ｙゲート５ｂのターンオンによりビットラインとビットバーラインが選択されるようになっている。Ｙゲート５ｂのオン／オフは対応するカラムデコーダ６により制御される。すなわち、複数のカラムデコーダ６のうち入力されるアドレスに対応するカラムデコーダ６が選択されると、カラムデコーダ６に連結されたカラム選択ライン７が選択され、カラム選択ライン７に連結されたＹゲート５ｂがターンオンする。このように、選択されたビットラインとビットバーラインを介して入力されるメモリセルのデータは、センスアンプによって増幅されてデータライン及びデータバーラインＤＢ、／ＤＢに伝達される。
【０００５】
以下、かかる構成を持つ従来の技術の半導体メモリ装置の動作を、ローデコーダ２及びＳＷＤ３を中心として説明する。
図２ａは従来の技術の半導体メモリ装置のＳＷＤ３の構成図で、図２ｂは従来の技術の半導体装置のローデコーダ及びＳＷＤ３の駆動による動作タイミング図である。
ＳＷＤ３は、直列に接続され、それぞれのゲートにローデコーダ２のＧＷＬｂ信号が印加されるＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ２２とを有し、かつＧＷＬ信号がゲートに印加され、サブワードラインＳＷＬにソース端子が連結されるＮＭＯＳトランジスタＮ２１とから構成される。ＰＭＯＳトランジスタＰ２０のドレインとＮＭＯＳトランジスタＮ２２のドレインは一緒にサブワードラインに連結される。そして、ＰＭＯＳトランジスタＰ２０のソース及びＮＭＯＳトランジスタＮ２１のドレインにはサブワードラインイネーブル部１のＳＷＬＥ選択信号が印加される。
【０００６】
このように構成された従来の技術の半導体装置のローデコーダ２及びＳＷＤ３においては、図２ｂに示すように、ｔ１区間では、ＧＷＬ信号とＳＷＬＥ選択信号は低電圧で、ＧＷＬｂ信号はブースト電圧で供給されている。従って、ＧＷＬｂラインに連結されたＰＭＯＳトランジスタＰ２０はターンオフし、ＮＭＯＳトランジスタＮ２２はターンオンすることにより、ＳＷＬは低電圧状態に維持される。このとき、ＮＭＯＳトランジスタＮ２１はターンオフ状態となっている。
次いで、ｔ２区間では、ＬＳＢアドレスでデコーディングされたＳＷＬＥ選択信号はブースト電圧を供給する。ＭＳＢアドレスによりデコーディングされたＧＷＬｂ信号は低電圧を供給し、ＧＷＬ信号は高電圧を供給する。従って、ＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ２１はターンオンし、ＮＭＯＳトランジスタＮ２２はターンオフする。これにより、ＳＷＬＥ選択信号のブースト電圧をＳＷＬに伝達してＳＷＬ信号を発生させる。
【０００７】
次に、従来の半導体メモリ装置のカラム選択ドライバの動作を説明する。
図３は従来の技術の半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の駆動に従う動作タイミング図である。
それぞれカラム選択ライン７に連結されている複数のカラムデコーダ６のうち、入力されるアドレスＰＹｉｊ、ＰＹｋｌ、ＰＹｍｎ、ＰＹｘｙに該当するカラムデコーダ６が選択される。カラムデコーダ６が選択されると、それに連結されたカラム選択ライン７がアクティブとなる。これにより、アクティブされたカラム選択ライン７に連結されたＹゲート５ｂがオンとなることにより、メモリセルアレイ部４のうち該当メモリセルのデータがビットラインとビットバーラインを介してセンスアンプ５ａに伝達される。センスアンプ５ａは、ビットラインとビットバーラインを介して入力されるデータをセンシング／増幅してデータラインＤＢとデータバーライン／ＤＢを介して出力する。
【０００８】
このように、従来の技術の半導体メモリ装置のカラム選択ドライバは、カラム選択ライン７にビットラインセンスアンプアレイ５が共通に連結され、データラインとデータバーラインを通じてメモリセルアレイ４にデータを書き込んだり、メモリセルアレイ４のデータを読み出したりする。
【０００９】
【発明が解決しようとする課題】
しかし、このような従来の技術の半導体メモリ装置には下記のような問題点があった。
まず、ローデコーダブロックにおいては、サブワードラインＳＷＤをコントロールするＧＷＬ信号、ＧＷＬｂ信号がローデコーダによって生成され、それらが４つのＳＷＤ３に連結される。これは４本のポリシリコンワードライン毎に２本のメタルラインのＧＷＬｂ、ＧＷＬ信号ラインが存することを意味する。このため、製造工程時に、デザインルールマージンの不足に起因するワードラインの欠陥を発生させて収率を低下させる問題点があった。又、このような半導体メモリ装置では、ワードラインとワードラインとの間、ワードラインとビットラインとの間にカップリングノイズ等を発生させてチップの性能を低下させるという問題点があった。
【００１０】
更に、カラム選択ドライバには下記のような問題点があった。
カラム選択ラインにはビットラインセンスアンプアレイが共通に連結されているため、あるカラム選択ラインがアクティブになっても、それに連結された全てのビットラインセンスアンプアレイがアクティブになる。これは、不必要に消費電流を増加させることを意味する。また、選択されたビットラインセンスアンプアレイが、該当データをデータライン及びデータバーラインに伝達する際、選択されていないビットラインセンスアンプアレイも該当データラインとデータバーラインにデータを伝達するため、非選択のところではビットラインプリチャージ電圧とデータラインプリチャージ電圧とが衝突を起こして、電流消費が更に多くなる。これは、メモリの容量が大きくなるほど一層多くの電流消費が起こる原因となる。更に、カラム選択ラインの負荷が増加するため、処理速度が減少する問題が生じる。処理速度が減少することを補償するためドライバのサイズを大きくする方案があるが、ドライバのサイズが増加するほど電流消費が更にひどくなる。
【００１１】
本発明は上記した従来の技術の半導体メモリ装置の問題点を解決するためになされたものであり、その目的とするところは、ローデコーダの出力信号ＧＷＬＢ、ＳＷＬＥを利用して多数のＳＷＤ３を駆動し、カラム選択信号を効率よくコントロールすることができる半導体メモリ装置を提供することにある。
【００１２】
複数のメモリセルアレイと、前記メモリセルアレイのセルを駆動するための複数のサブワードラインドライバブロックと、ＭＳＢアドレスにデコーディングされた信号によって前記サブワードラインドライバブロックにグローバルワードラインＧＷＬｂ信号を印加するためのローデコーダと、ＬＳＢアドレスにデコーディングされた信号によって前記サブワードラインドライバブロックにサブワードラインイネーブルＳＷＬＥ選択信号を印加するためのサブワードラインイネーブル部と、前記ローデコーダが前記グローバルワードラインＧＷＬｂ信号を接地電圧 ( Ｖ ss) レベルに出力すると、一定時間 ( Δｔ 1) 後前記グローバルワードラインＧＷＬｂ信号を前記接地電圧 ( Ｖ ss) レベルより低い負電圧 ( Ｖ bb) レベルに低下させる手段と、前記カラムデコーダの出力信号によって動作し、複数のビットラインセンスアンプアレイの中で所定のビットラインセンスアンプアレイだけが選択的に動作するように選択信号（ＣＢＳＥＬ）をＹゲートに伝達するためのデータ入出力制御部を含むことを特徴とする半導体メモリ装置。
【００１３】
【発明の実施の形態】
以下、添付図面を参照して本発明実施形態の半導体メモリ装置を説明する。
図４は本半導体メモリ装置の構成ブロック図である。
本半導体メモリ装置は、複数のメモリセルアレイ４４と、各メモリセルアレイ４４ごとに連結され、ビットライン及びビットバーラインを介して各メモリセルアレイ４４のデータをセンシングする複数のビットラインセンスアンプアレイ４５と、入力されるアドレス信号に該当するカラム選択ライン４７をアクティブさせる複数のカラムデコーダ４６と、カラムデコーダ４６に連結されたカラム選択ラインのレベルを制御するレベルシフタ部４８と、レベルシフタ部４８の制御信号により選択されたビットラインセンスアンプアレイ４５から出力されるデータがデータライン及びデータバーラインを介して出力されるように（或いは、データライン及びデータバーラインを介して入力されるデータがビットライン及びビットバーラインを介してメモリセルに格納されるように）、ビットライン及びビットバーラインに連結されたＹゲート４５ｂを制御するデータ入出力制御部４９と、メモリセルアレイ４４のメモリセルを駆動する多数のＳＷＤ(Sub Word Line Driver)ブロック４２と、ＳＷＤブロック４２にＬＳＢアドレスでデコーディングされた多数のＧＷＬｂ信号を印加するローデコーダ４１と、ＭＳＢアドレスでデコーディングされたサブワードラインイネーブル選択信号（ＳＷＬＥ選択信号）を出力するサブワードラインイネーブル部４０と、ＭＳＢアドレスＰＸｂ有しローデコーダ４１のプリチャージ信号とＧＷＬｂ信号にＶｂｂ電圧を加えるローデコーディングプリチャージ信号発生ユニット（ＲＤＰＲｉ／ＶＢＦｉ）４３とを備える。
【００１４】
ここで、レベルシフタ部ＰＹＶＢＦ４８は、カラム選択ライン４７に連結された複数のビットラインセンスアンプアレイ４５のうち一つのビットラインセンスアンプアレイ４５を選択するようにカラム選択ライン４７のレベルを制御する制御信号を出力する。そして、ビットラインセンスアンプアレイ４５はセンスアンプ等化及びプリチャージイネーブル部（ＥＱ／ＰＣＨ）を含む。カラム選択ライン４７は、各カラムデコーダ４６ごとに連結され、複数のビットラインセンスアンプアレイ４５をシリアルに連結する。
【００１５】
以下、このように構成された本発明の半導体装置の各構成ブロックの詳細構成及びその動作について説明する。
図５は本発明の半導体メモリ装置のローデコーダ及びＳＷＤ４２の詳細構成図である。このように構成された本半導体メモリ装置の詳細構成は以下の通りである。
まず、ローデコーダ４１は、Ｖｐｐ電圧がソースに印加される第１、第２、第３ＰＭＯＳトランジスタＰ４０、Ｐ４１、Ｐ４２と、第１、第２ＰＭＯＳトランジスタＰ４０、Ｐ４１のドレインに最初のトランジスタのソースが連結され、ローデコーディングプリチャージ信号発生部４３から出力されるＭＳＢアドレスによるデコーディング信号がゲートに印加され、それぞれ直列連結される第１、第２、第３、第４ＮＭＯＳトランジスタＮ４０、Ｎ４１、Ｎ４２、Ｎ４３と、第１、第２ＰＭＯＳトランジスタＰ４０、Ｐ４１のドレインに連結されるインバーターＩ４０と、第３ＰＭＯＳトランジスタＰ４２のドレインとＧＷＬｂ信号を出力する出力端に最初のトランジスタが連結され、それぞれ直列連結される第５、第６ＮＭＯＳトランジスタＮ４４、Ｎ４５と、インバーターＩ４０の出力端にゲートが連結され、ソースがＧＷＬｂ信号を出力する出力端に連結される第７ＮＭＯＳトランジスタＮ４６と、ソースは接地端子に連結され、ドレインは第７ＮＭＯＳトランジスタＮ４６に連結され、ゲートにＶＢＦ信号が印加される第８ＮＭＯＳトランジスタＮ４７とから構成される。
【００１６】
第２ＰＭＯＳトランジスタＰ４１のゲートはインバーターＩ４０の出力端に連結され、第１ＰＭＯＳトランジスタＰ４０のゲートにはローデコーディングプリチャージ信号が印加される。第５ＮＭＯＳトランジスタＮ４４のゲートにはＶＢＦＢ信号が印加される。
【００１７】
次に、ローデコーディングプリチャージ信号発生部４３の詳細構成について説明する。
ＭＳＢによるデコーディング信号ＰＸｂを入力されてローデコーディングプリチャージ信号を出力するローデコーディングプリチャージ信号発生ユニット（ＲＤＰＲｉ）と、ローデコーディングプリチャージ信号を遅延させる遅延部（Ｄｅｌａｙ）と、遅延されたローデコーディングプリチャージ信号と遅延されないローデコーディングプリチャージ信号とをＮＡＮＤ演算して出力するＮＡＮＤ演算部と、ＮＡＮＤ演算部の出力信号を反転させるインバーターＩ４１と、ソースにＶｃｃが印加され、ゲートにインバーターＩ４１の出力信号、ＮＡＮＤ演算部の出力信号がそれぞれ印加される第１、第２ＰＭＯＳトランジスタＰ４２−１、Ｐ４２−２と、ソースにＶｂｂが印加され、第１ＰＭＯＳトランジスタＰ４２−１のドレインにドレインが連結される第１ＮＭＯＳトランジスタＮ４９−１と、ソースにＶｂｂが印加され、第２ＰＭＯＳトランジスタＰ４２−２のドレイン及びＶＢＦ信号を出力する出力端にドレインが共通連結される第２ＮＭＯＳトランジスタＮ４９−２とから構成される。
【００１８】
そして、各々のＳＷＤブロック４２は、ローデコーダ４１から出力されるＧＷＬｂ信号がそれぞれゲートに印加されるＰＭＯＳトランジスタｐ４３とＮＭＯＳトランジスタＮ４８からなるインバーターとして構成される。ＰＭＯＳトランジスタＰ４３のソースにはサブワードラインイネーブルＳＷＬＥ選択信号が印加され、インバーターの出力端にはサブワードラインを駆動するためのＳＷＬ信号が出力される。
【００１９】
以下、このような本半導体メモリ装置の駆動方法を説明する。
図６は本半導体メモリ装置のローデコーダ４１及びＳＷＤ４２の駆動に従う動作タイミング図である。
図６に示すように、ｔ１区間では、ＭＳＢアドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが低電圧で供給されることにより、ローデコーダ４１の第１、第２、第３ＮＭＯＳトランジスタＮ４０、Ｎ４１、Ｎ４２はターンオフしており、ＭＳＢアドレス（ＰＸｂ）が低電圧で供給されることによりＲＤＰＲｉブロックの出力信号が低電圧で供給される。これにより、第４ＮＭＯＳトランジスタＮ４３はターンオフされ、第１ＰＭＯＳトランジスタＰ４０はターンオンされ、ノードＮ４０−１はブースト電圧となり、インバーターＩ４０を介して第３ＰＭＯＳトランジスタＰ４２に低電圧が供給されてターンオンされることにより、ＧＷＬｂにブースト電圧が供給される。この際、ＳＷＬＥ選択信号は、低電圧を供給している状態で、ＳＷＤブロックのＰＭＯＳトランジスタＰ４３をターンオフさせ、ＳＷＤブロック４２のＮＭＯＳトランジスタＮ４８をターンオンさせてＳＷＬラインにＶＳＳを供給する。
【００２０】
ｔ２区間では、ＭＳＢアドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが高電圧で供給されることによりローデコーダ４１の第１、第２、第３ＮＭＯＳトランジスタＮ４０、Ｎ４１、Ｎ４２がターンオンし、ＭＳＢアドレスＰＸｂが高電圧に供給されることによりＲＤＰＲｉブロックの出力信号がブースト電圧として供給される。これにより、第１ＰＭＯＳトランジスタＰ４０はターンオフとなり、第４ＮＭＯＳトランジスタＮ４３はターンオンとなり、ノードＮ４０−１は低電圧状態となる。ノードＮ４０−１の値は、インバーターＩ４０を経て第６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６にブースト電圧として供給される。従って、第６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６はターンオンする。そして、ＲＤＰＲｉブロックの出力信号は、遅延部及びＮＡＮＤ演算部ＮＤ４０を経て／電圧発生信号ＶＢＦＢ値として出力される。このＶＢＦＢ値はブースト電圧を有する。
【００２１】
そして、ローデコーディングプリチャージ信号発生部を経た電圧発生信号ＶＢＦがＶｂｂ電圧状態なので、すなわち第５、第６、第７ＮＭＯＳトランジスタＮ４４、Ｎ４５、Ｎ４６がターンオンされた状態なので、ＧＷＬｂに低電圧が供給される。この際、選択されたＳＷＬＥ選択信号は、既にブースト電圧を供給している状態であるため、ＳＷＤブロックのＰＭＯＳトランジスタＰ４３をターンオンさせ、ＳＷＤブロック４２のＮＭＯＳトランジスタＮ４８をターンオフさせてＳＷＬラインにブースト電圧を供給する。このとき、△ｔ１時間後、／電圧発生信号ＶＢＦＢ信号が低電圧となり、ＶＦＢ信号が高電圧となることにより、第５ＮＭＯＳトランジスタＮ４４がターンオフし、第８ＮＭＯＳトランジスタＮ４７がターンオンする。これにより、ＧＷＬｂ信号にＶｂｂ信号が供給される。よって、選択さないＳＷＬに不要なノイズが発生しても、ＳＷＤのＰＭＯＳトランジスタＰ４３を介して低電圧の選択されないＳＷＬＥラインに流れ出る。
【００２２】
次のｔ１区間の前に、／電圧発生信号ＶＢＦＢがブースト電圧をＮＭＯＳトランジスタＮ４４に、ＶＢＦがＶｂｂを第８ＮＭＯＳトランジスタＮ４７に加えることにより、ＧＷＬｂラインに低電圧を加える。この後、選択されたＳＷＬＥに低電圧が供給されることにより、ＳＷＬが低電圧に落ちる。その際、ＭＳＢアドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが低電圧で供給されることによりローデコーダ４１の第５、第６ＮＭＯＳトランジスタＮ４０、Ｎ４１がターンオフし、ＭＳＢアドレスＰＸｂが低電圧で供給されることによりＲＤＰＲｉブロックの出力信号が低電圧で供給される。これにより、第４ＮＭＯＳトランジスタＮ４３はターンオフし、第１ＰＭＯＳトランジスタＰ４０はターンオンし、ノードＮ４０−１はブースト電圧となり、第６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６はターンオフされることにより、ＧＷＬｂにブースト電圧が供給される。この際、ＳＷＬＥ選択信号は、低電圧を供給している状態でＳＷＤブロック４２のＰＭＯＳトランジスタＰ４３をターンオフさせ、ＮＭＯＳトランジスタＮ４８をターンオンさせてＳＷＬラインにＶＳＳを供給する。
【００２３】
尚、本半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の詳細構成は以下の通りである。
図７は本半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の詳細構成図である。
本半導体メモリ装置のカラム選択ドライバの部分的な詳細構成は次の通りである。まず、カラムデコーダ４６は、ソースが電源端に連結され、ゲート入力信号に基づいて制御されるＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ１のドレインにシリアルに連結されるＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４と、ドレイン及びソースがＰＭＯＳトランジスタＰＭ１のドレイン及びソースにそれぞれ連結されるＰＭＯＳトランジスタＰＭ２と、ＰＭＯＳトランジスタＰＭ１、ＰＭ２の出力を反転させるインバータＩＮＶ１と、ソースが電源端に連結され、インバータＩＮＶ１の出力信号により制御されるＰＭＯＳトランジスタＰＭ３とを含む。ここで、ＮＭＯＳトランジスタＮＭ４のソースには接地端が連結される。
【００２４】
レベルシフタ部４８は、上記したように、カラム選択ラインのレベルを制御するための制御信号を出力する制御信号出力部４８ａと、制御信号出力部４８ａの制御信号に基づいて実際にカラム選択ラインのレベルを決定するレベル決定部４８ｂとから構成される。
ここで、制御信号出力部４８ａは、ＰＭＯＳトランジスタＰＭ１のゲートへ入力された信号を一定時間（△ｔ１）遅延させる遅延部４８ｃと、遅延部４８ｃの出力信号と遅延される以前の信号とを論理演算するＮＡＮＤゲートと、ＮＡＮＤゲートの出力信号を反転させる第２インバーターＩＮＶ２と、電圧発生部４８ｄとから構成されている。電圧発生部４８ｄは、ソースが電源端に連結され、第２インバーターＩＮＶ２の出力信号により制御されるＰＭＯＳトランジスタＰＭ４と、ソースが電源端に連結され、ＮＡＮＤゲートの出力信号により制御されるＰＭＯＳトランジスタＰＭ５と、ドレインがＰＭＯＳトランジスタＰＭ４のドレインに連結され、ソースが負電圧（−Ｖｂｂ）端に連結され、ゲートがＰＭＯＳトランジスタＰＭ５のドレインに連結されるＮＭＯＳトランジスタＮＭ５と、ドレインがＰＭＯＳトランジスタＰＭ５のドレインに連結され、ソースが負電圧（−Ｖｂ）端に連結され、ゲートがＰＭＯＳトランジスタＰＭ４のドレインに連結されるＮＭＯＳトランジスタＮＭ６とから構成されている。
ここで、ＮＡＮＤゲートの出力信号は後述するレベル決定部４８ｂの制御信号として使用され、第２インバーターＩＮＶ２の出力信号もレベル決定部４８ｂの出力信号として使用される。電圧発生部４８ｄは、ＮＡＮＤゲート及び第２インバーターＩＮＶ２の出力信号に基づいて電源電圧及び接地電圧を選択的にレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ１１のゲートに印加する。
【００２５】
レベル決定部４８ｂは、ドレインがカラムデコーダ４６の出力端に接続され、制御信号出力部４８ａのＮＡＮＤゲートの出力信号により制御されるＮＭＯＳトランジスタＮＭ７と、ソースは接地端に連結され、カラムデコーダ４６のインバーターＩＮＶ１の出力信号により制御されるＮＭＯＳトランジスタＮＭ８と、ドレインがカラムデコーダ４６の出力端に連結され、カラムデコーダ４６のインバーターＩＮＶ１の出力信号により制御されるＮＭＯＳトランジスタＮＭ９と、ドレインはＮＭＯＳトランジスタＮＭ９のソースに連結され、制御信号出力部４８ａの第２インバーターＩＮＶ２の出力信号により制御されるＮＭＯＳトランジスタＮＭ１０と、ソースは負電圧（−Ｖｂｂ）端に連結され、ドレインがＮＭＯＳトランジスタＮＭ１０のソースに連結され、制御信号出力部４８ａのノードＡの信号により制御されるＮＭＯＳトランジスタＮＭ１１とから構成される。
【００２６】
ここで、負電圧（−Ｖｂｂ）はデータ入出力制御部４９を構成しているＰＭＯＳトランジスタＰＭ６のしきい電圧と同様である。このように、制御信号出力部４８ａ、レベル決定部４８ｂによりカラム選択ライン４７のレベルが決定され、その決定された信号がデータ入出力制御部４９に入力される。ここで、データ入出力制御部４９は、図４に示すように、ビットラインセンスアンプアレイ４５ごとに連結されている。各ビットラインセンスアンプアレイ４５ごとに連結されたデータ入出力制御部４９のうち一つを選択するためには選択信号ＣＢＳＥＬを必要とする。
本実施形態では、選択信号により各ビットラインセンスアンプアレイ４５ごとに連結された全てのデータ入出力制御部４９を選択することなく必要なデータ入出力制御部４９だけを選択するため、電流消費を最小化することができる。
【００２７】
選択されたデータ入出力制御部４９は該当Ｙゲート４５ｂを制御する。Ｙゲート４５ｂがターンオンされると、メモリセルのデータが該当センスアンプ４５ａによりセンスされ、増幅された後、ビットライン及びビットバーラインを介してデータライン及びデータバーラインに伝達されるか、それともデータライン及びデータバーラインを介して伝達されたデータがビットライン及びビットバーラインを介してメモリセルに格納される。選択信号は、図７に示すように、データ入出力制御部４９を構成しているＰＭＯＳトランジスタＰＭ６のソースと連結された選択信号印加線（アクティブ信号印加ライン）４９ａを介して印加される。
【００２８】
このようなデータ入出力制御部４９の構成は以下の通りである。
データ入出力制御部４９は、ＰＭＯＳトランジスタＰＭ６とＮＭＯＳトランジスタＮＭ１２とから構成される。ＰＭＯＳトランジスタＰＭ６のソースにはデータ入出力制御部４９を選択するための選択信号ＣＢＳＥＬを印加する選択信号印加線（アクティブ信号印加ライン）４９ａが連結され、ゲートにはカラム選択ラインが連結される。ＮＭＯＳトランジスタＮＭ１２のゲートにもカラム選択ラインが連結され、ソースには接地端が連結され、ドレインにはＰＭＯＳトランジスタＰＭ６の出力端が連結される。そして、ＰＭＯＳトランジスタＰＭ６の出力端はＹゲート４５ｂに連結される。
【００２９】
以下、このように構成された本半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の動作を説明する。
図８は本半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の駆動による動作タイミング図である。
まず、ｔ１区間では、プレデコーダ部（図示せず）から出力されるカラムアドレスが全てローレベルの信号であるので、カラムデコーダ４６のＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４が全てターンオフ状態である。そして、ＰＭＯＳトランジスタＰＭ１がターンオンされ、インバータＩＮＶ１の入力端にはハイレベルの信号が印加される。従って、インバータＩＮＶ１の出力がロー信号となり、２つのＰＭＯＳトランジスタＰＭ２、ＰＭ３がターンオンする。ＰＭＯＳトランジスタＰＭ３のターンオンで、電源電圧Ｖｃｃがカラム選択ラインに印加される。
その際、図８に示すように、データ入出力制御部４９を選択するための選択信号ＣＢＳＥＬはロー状態を維持しているため、データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６はターンオフ状態となり、ＮＭＯＳトランジスタＮＭ１２はターンオン状態となり、Ｙゲート４５ｂに向かって接地信号Ｖｓｓが出力される。
【００３０】
この後、ｔ２区間では、カラムアドレスがハイレベルになって図７のカラムデコーダ４６のＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４がターンオン状態となり、ＰＭＯＳトランジスタＰＭ１がターンオフ状態となる。これにより、インバータＩＮＶ１の入力端にはＶｓｓ電圧が印加され、インバータＩＮＶ１の出力信号はハイレベルとなる。インバータＩＮＶ１の出力信号によりレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ８、ＮＭ９がターンオン状態となる。このとき、制御信号出力部４８ａのＮＡＮＤゲートの出力は、遅延部４８ｃにより遅延される時間（△ｔ１）だけハイレベルを維持する。ハイレベルのＮＡＮＤゲートの出力信号がレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ７のゲートに印加されることにより、ＮＭＯＳトランジスタＮＭ７がターンオン状態となる。これにより、ＮＭＯＳトランジスタＮＭ８、ＮＭ７を介して接地電圧Ｖｓｓがカラム選択ラインに印加される。
【００３１】
この際、カラム選択ラインにはビットラインセンスアンプアレイ４５に対応してデータ入出力制御部４９がシリアルに連結されるが、このうち一つのみを選択するためには、カラムアドレスをカラムデコーダ４６でデコーディングする瞬間に選択しようとするデータ入出力制御部４９の選択信号印加線（アクティブ信号印加ライン）４９ａにハイレベルの選択信号を印加する。そして、選択しないデータ入出力制御部４９の選択信号印加線４９ａにはローレベルの選択信号を印加する。
ここで、カラム選択ラインの電圧がＶｓｓ電圧なので、各データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６が全てターンオン状態となり、ＮＭＯＳトランジスタＮＭ１２が全てターンオフ状態となる。このように、データ入出力制御部４９を選択するための選択信号ＣＢＳＥＬ及びカラム選択ラインにより一つのビットラインセンスアンプアレイ４５が選択される。
【００３２】
この際、制御信号出力部４８ａのＮＡＮＤゲートの出力は、遅延部４８ｃにより遅延される時間（△ｔ１）だけハイレベルを維持する。ＮＡＮＤゲートの出力信号はインバーターＩＮＶ２を経てローレベルになり、ＰＭＯＳトランジスタＰＭ４はターンオンされる。ＰＭＯＳトランジスタＰＭ４がターンオンされることにより電源電圧ＶｃｃがＮＭＯＳトランジスタＮＭ６のゲートに印加され、ＮＭＯＳトランジスタＮＭ６がターンオン状態となる。これにより、ＮＭＯＳトランジスタＮＭ６を介して負電圧（−Ｖｂｂ）がノードＡ点に印加される。ノードＡ点は、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ１１のゲートに連結されているため、ＮＭＯＳトランジスタＮＭ１１はターンオフされる。ところが、それまでレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ１０はインバーターＩＮＶ２の出力によりターンオフ状態に維持されている。
【００３３】
そのとき、制御信号出力部４８ａの遅延部４８ｃから信号が出力されると、ＮＡＮＤゲートの出力信号がローレベルとなり、インバーターＩＮＶ２の出力信号がハイレベルとなる。これにより、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ７がターンオフ状態になって、それ以上カラム選択ラインに接地電圧が供給されなくなる。そのとき、インバーターＩＮＶ２の出力信号はハイレベルなので、ＮＭＯＳトランジスタＮＭ１０が初めてターンオン状態となり、ＮＡＮＤゲートの出力信号によりＰＭＯＳトランジスタＰＭ５がターンオン状態となる。これにより、ノードＡ点の電位が電源電圧Ｖｃｃとなり、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ１１がターンオンする。これにより、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１０、ＮＭ９を介して負電圧（−Ｖｂｂ）がカラム選択ラインに印加される。
【００３４】
結果的に、遅延部４８ｃで遅延される間にカラム選択ラインは接地電圧Ｖｓｓを維持し、遅延終了後には負電圧（−Ｖｂｂ）を維持する。従って、選択しないデータ入出力制御部４９によりノイズが発生しても、データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６を介してローレベル電位の選択信号印加線４９ａに抜け出る。
【００３５】
そして、選択されたデータ入出力制御部４９は、選択信号印加線４９ａを介して伝達されたハイレベルの信号を該当Ｙゲートに伝達してＹゲートをターンオンさせる。Ｙゲートがターンオンされると、ビットラインのデータがデータラインとデータバーラインに出力(読出し動作）されるか、或いはそれらからデータがメモリセルに格納（書込動作）される。
【００３６】
次いで、カラムアドレスが再びローレベルになると、制御信号出力部４８ａの遅延部４８ｃによる遅延区間（△ｔ１）が来る前にＮＡＮＤゲートの出力信号がハイレベルになるから、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ７がターンオンする。また、ＮＡＮＤゲートに連結されたインバーターＩＮＶ２の出力がローレベルとなり、ＮＭＯＳトランジスタＮＭ１０がターンオフする。この際、ＮＭＯＳトランジスタＮＭ１１のゲートには負電圧（−Ｖｂｂ）が印加され、結局カラム選択ラインにローレベルの信号が印加される。この後、ＰＭＯＳトランジスタＰＭ２がターンオンされることにより、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ８、ＮＭ９がターンオフ状態となる。これにより、それ以上カラム選択ラインにローレベルの信号が印加されることがなくなり、結局カラム選択ラインには電源電圧Ｖｃｃが印加される。したがって、データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６がターンオフし、ＮＭＯＳトランジスタＮＭ１２がターンオンし、該当Ｙゲート４５ｂに向かってローレベルの信号が供給される。そして、ビットラインセンスアンプのビットライン、データライン、及びデータバーラインが連結されたＹゲートがターンオフされることにより、データの読出し又は書込動作が終了する。
【００３７】
【発明の効果】
かかる本発明の半導体メモリ素子には以下のような効果がある。
請求項１の発明によれば、ＭＳＢアドレスでコントロールされるＧＷＬｂ信号がローデコーダから一つだけしか出ないため、ワードラインのオープンまたは短絡の発生を少なくし、所望のＹゲートにのみアクティブ信号を与えるため、電流消費を最小化することができる。
請求項２の発明によれば、ＭＳＢアドレスでコントロールされるＧＷＬｂ信号がローデコーダから一つだけしか出ないため、製造工程時にワードラインのオープンまたは短絡の発生を少なくして歩留まりを高める。
請求項３、４の発明によれば、選択されたＧＷＬｂに−Ｖｂｂ電圧を加えて、ＰＭＯＳトランジスタがノイズキャンセル機能を果たすようにするため、一般なＳＷＤブロックに比べてトランジスタ数を減少させることができる。これは、チップの全体面積を小さくする効果がある。
【００３８】
請求項５、６の発明によれば、カラムデコーダから出力されるカラム選択ラインの信号、及び選択信号印加線を介して入力される選択信号により所望のＹゲートにのみアクティブ信号を与えるため、電流消費を最小化することができる。
請求項７、８の発明によれば、選択されたセンスアンプから出力されるデータのみがデータライン／データバーラインに伝達されるため、必要な電流消費が最小化するとともに、非選択のセンスアンプでビットラインプリチャージ電圧とデータラインプリチャージ電圧とが互いに衝突することがない。更に、素子動作時に、カラム選択ラインにかかる負荷が減少してスピードが向上する効果がある。
【図面の簡単な説明】
【図１】 従来技術の半導体メモリ装置の構成ブロック図。
【図２】 ａは従来技術の半導体メモリ装置の単位ＳＷＤ３の構成図、
ｂは従来技術の半導体メモリ装置のローデコーダ及び単位ＳＷＤ３の駆動に従う動作タイミング図。
【図３】 従来技術の半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の駆動に従う動作タイミング図。
【図４】 本発明の半導体メモリ装置の構成ブロック図。
【図５】 本発明による半導体メモリ装置のローデコーダ及びＳＷＤ３の詳細構成図。
【図６】 本発明による半導体メモリ装置のローデコーダ及びＳＷＤ３の駆動に従う動作タイミング図。
【図７】 本発明による半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の詳細構成図。
【図８】 本発明による半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の駆動に従う動作タイミング図。
【符号の説明】
４０ サブワードラインイネーブル部
４１ ローデコーダ
４２ ＳＷＤブロック
４３ ローデコーディングプリチャージ信号発生部
４４ メモリセルアレイ
４５ ビットラインセンスアンプアレイ
４６ カラムデコーダ
４７ カラム選択ライン
４８ レベルシフタ部
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特にローデコーダの出力信号ＧＷＬＢ、ＳＷＬＥを用いて多数のサブワードラインドライバを駆動し、カラム選択信号を効率よくコントロールすることのできる半導体メモリ装置に関する。
【０００２】
【従来の技術】
以下、添付図面を参照して従来技術の半導体メモリ装置を説明する。
図１は従来の技術の半導体メモリ装置の構成ブロック図である。
従来のメモリ装置は、メモリセルアレイ、サブワードライン駆動部及びカラム選択駆動部とを備えている。
サブワードライン駆動部は、サブワードラインイネーブル（Sub Word Line enable、以下ＳＷＬＥという）１、ローデコーダ２及びサブワードラインドライバ（Sub Word Line Driver、以下ＳＷＤという）３から構成されている。ＳＷＤ３はメモリセルアレイ４のそれぞれのワードラインを駆動するためのものである。ＳＷＬＥ１は、入力されたアドレスの最下位（以下ＬＳＢという）ビットに応じてサブワードラインイネーブル選択信号（以下ＳＷＬＥ選択信号という）を出力し、ローデコーダ２は、アドレスの最上位ビット（以下ＭＳＢという）に応じてグローバルワードライン（Global Word Line、以下ＧＷＬという）信号とグローバルワードラインバー（Global Word Line bar、以下ＧＷＬｂという）信号を出力する。上記ＧＷＬｂ信号はＧＷＬ信号の反転した信号である。
【０００３】
カラム選択駆動部の構成は、各メモリセルアレイ４に連結され、データをセンシングする複数のビットラインセンスアンプアレイ５と、入力されるカラムアドレスをデコーディングする複数のカラムデコーダ６と、各カラムデコーダ６と各ビットラインセンスアンプアレイ５をシリアルに連結するカラム選択ライン７とを含む。ここで、各ビットラインセンスアンプアレイ５はそれぞれのセンスアンプ５ａを備え、各センスアンプ５ａ毎にビットラインとビットバーラインが連結されている。ビットラインセンスアンプアレイ５は、センスアンプ等化及びプリチャージイネーブル部（ＥＱ／ＰＣＨ）を含む。
【０００４】
そして、各ビットラインとビットバーラインはメモリセルアレイ部４のセルに連結される。ビットラインセンスアンプ５ａ毎に連結されたビットラインとビットバーラインにはＹゲート５ｂが連結され、Ｙゲート５ｂのターンオンによりビットラインとビットバーラインが選択されるようになっている。Ｙゲート５ｂのオン／オフは対応するカラムデコーダ６により制御される。すなわち、複数のカラムデコーダ６のうち入力されるアドレスに対応するカラムデコーダ６が選択されると、カラムデコーダ６に連結されたカラム選択ライン７が選択され、カラム選択ライン７に連結されたＹゲート５ｂがターンオンする。このように、選択されたビットラインとビットバーラインを介して入力されるメモリセルのデータは、センスアンプによって増幅されてデータライン及びデータバーラインＤＢ、／ＤＢに伝達される。
【０００５】
以下、かかる構成を持つ従来の技術の半導体メモリ装置の動作を、ローデコーダ２及びＳＷＤ３を中心として説明する。
図２ａは従来の技術の半導体メモリ装置のＳＷＤ３の構成図で、図２ｂは従来の技術の半導体装置のローデコーダ及びＳＷＤ３の駆動による動作タイミング図である。
ＳＷＤ３は、直列に接続され、それぞれのゲートにローデコーダ２のＧＷＬｂ信号が印加されるＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ２２とを有し、かつＧＷＬ信号がゲートに印加され、サブワードラインＳＷＬにソース端子が連結されるＮＭＯＳトランジスタＮ２１とから構成される。ＰＭＯＳトランジスタＰ２０のドレインとＮＭＯＳトランジスタＮ２２のドレインは一緒にサブワードラインに連結される。そして、ＰＭＯＳトランジスタＰ２０のソース及びＮＭＯＳトランジスタＮ２１のドレインにはサブワードラインイネーブル部１のＳＷＬＥ選択信号が印加される。
【０００６】
このように構成された従来の技術の半導体装置のローデコーダ２及びＳＷＤ３においては、図２ｂに示すように、ｔ１区間では、ＧＷＬ信号とＳＷＬＥ選択信号は低電圧で、ＧＷＬｂ信号はブースト電圧で供給されている。従って、ＧＷＬｂラインに連結されたＰＭＯＳトランジスタＰ２０はターンオフし、ＮＭＯＳトランジスタＮ２２はターンオンすることにより、ＳＷＬは低電圧状態に維持される。このとき、ＮＭＯＳトランジスタＮ２１はターンオフ状態となっている。
次いで、ｔ２区間では、ＬＳＢアドレスでデコーディングされたＳＷＬＥ選択信号はブースト電圧を供給する。ＭＳＢアドレスによりデコーディングされたＧＷＬｂ信号は低電圧を供給し、ＧＷＬ信号は高電圧を供給する。従って、ＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ２１はターンオンし、ＮＭＯＳトランジスタＮ２２はターンオフする。これにより、ＳＷＬＥ選択信号のブースト電圧をＳＷＬに伝達してＳＷＬ信号を発生させる。
【０００７】
次に、従来の半導体メモリ装置のカラム選択ドライバの動作を説明する。
図３は従来の技術の半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の駆動に従う動作タイミング図である。
それぞれカラム選択ライン７に連結されている複数のカラムデコーダ６のうち、入力されるアドレスＰＹｉｊ、ＰＹｋｌ、ＰＹｍｎ、ＰＹｘｙに該当するカラムデコーダ６が選択される。カラムデコーダ６が選択されると、それに連結されたカラム選択ライン７がアクティブとなる。これにより、アクティブされたカラム選択ライン７に連結されたＹゲート５ｂがオンとなることにより、メモリセルアレイ部４のうち該当メモリセルのデータがビットラインとビットバーラインを介してセンスアンプ５ａに伝達される。センスアンプ５ａは、ビットラインとビットバーラインを介して入力されるデータをセンシング／増幅してデータラインＤＢとデータバーライン／ＤＢを介して出力する。
【０００８】
このように、従来の技術の半導体メモリ装置のカラム選択ドライバは、カラム選択ライン７にビットラインセンスアンプアレイ５が共通に連結され、データラインとデータバーラインを通じてメモリセルアレイ４にデータを書き込んだり、メモリセルアレイ４のデータを読み出したりする。
【０００９】
【発明が解決しようとする課題】
しかし、このような従来の技術の半導体メモリ装置には下記のような問題点があった。
まず、ローデコーダブロックにおいては、サブワードラインＳＷＤをコントロールするＧＷＬ信号、ＧＷＬｂ信号がローデコーダによって生成され、それらが４つのＳＷＤ３に連結される。これは４本のポリシリコンワードライン毎に２本のメタルラインのＧＷＬｂ、ＧＷＬ信号ラインが存することを意味する。このため、製造工程時に、デザインルールマージンの不足に起因するワードラインの欠陥を発生させて収率を低下させる問題点があった。又、このような半導体メモリ装置では、ワードラインとワードラインとの間、ワードラインとビットラインとの間にカップリングノイズ等を発生させてチップの性能を低下させるという問題点があった。
【００１０】
更に、カラム選択ドライバには下記のような問題点があった。
カラム選択ラインにはビットラインセンスアンプアレイが共通に連結されているため、あるカラム選択ラインがアクティブになっても、それに連結された全てのビットラインセンスアンプアレイがアクティブになる。これは、不必要に消費電流を増加させることを意味する。また、選択されたビットラインセンスアンプアレイが、該当データをデータライン及びデータバーラインに伝達する際、選択されていないビットラインセンスアンプアレイも該当データラインとデータバーラインにデータを伝達するため、非選択のところではビットラインプリチャージ電圧とデータラインプリチャージ電圧とが衝突を起こして、電流消費が更に多くなる。これは、メモリの容量が大きくなるほど一層多くの電流消費が起こる原因となる。更に、カラム選択ラインの負荷が増加するため、処理速度が減少する問題が生じる。処理速度が減少することを補償するためドライバのサイズを大きくする方案があるが、ドライバのサイズが増加するほど電流消費が更にひどくなる。
【００１１】
本発明は上記した従来の技術の半導体メモリ装置の問題点を解決するためになされたものであり、その目的とするところは、ローデコーダの出力信号ＧＷＬＢ、ＳＷＬＥを利用して多数のＳＷＤ３を駆動し、カラム選択信号を効率よくコントロールすることができる半導体メモリ装置を提供することにある。
【００１２】
複数のメモリセルアレイと、前記メモリセルアレイのセルを駆動するための複数のサブワードラインドライバブロックと、ＭＳＢアドレスにデコーディングされた信号によって前記サブワードラインドライバブロックにグローバルワードラインＧＷＬｂ信号を印加するためのローデコーダと、ＬＳＢアドレスにデコーディングされた信号によって前記サブワードラインドライバブロックにサブワードラインイネーブルＳＷＬＥ選択信号を印加するためのサブワードラインイネーブル部と、前記ローデコーダが前記グローバルワードラインＧＷＬｂ信号を接地電圧 ( Ｖ ss) レベルに出力すると、一定時間 ( Δｔ 1) 後前記グローバルワードラインＧＷＬｂ信号を前記接地電圧 ( Ｖ ss) レベルより低い負電圧 ( Ｖ bb) レベルに低下させる手段と、前記カラムデコーダの出力信号によって動作し、複数のビットラインセンスアンプアレイの中で所定のビットラインセンスアンプアレイだけが選択的に動作するように選択信号（ＣＢＳＥＬ）をＹゲートに伝達するためのデータ入出力制御部を含むことを特徴とする半導体メモリ装置。
【００１３】
【発明の実施の形態】
以下、添付図面を参照して本発明実施形態の半導体メモリ装置を説明する。
図４は本半導体メモリ装置の構成ブロック図である。
本半導体メモリ装置は、複数のメモリセルアレイ４４と、各メモリセルアレイ４４ごとに連結され、ビットライン及びビットバーラインを介して各メモリセルアレイ４４のデータをセンシングする複数のビットラインセンスアンプアレイ４５と、入力されるアドレス信号に該当するカラム選択ライン４７をアクティブさせる複数のカラムデコーダ４６と、カラムデコーダ４６に連結されたカラム選択ラインのレベルを制御するレベルシフタ部４８と、レベルシフタ部４８の制御信号により選択されたビットラインセンスアンプアレイ４５から出力されるデータがデータライン及びデータバーラインを介して出力されるように（或いは、データライン及びデータバーラインを介して入力されるデータがビットライン及びビットバーラインを介してメモリセルに格納されるように）、ビットライン及びビットバーラインに連結されたＹゲート４５ｂを制御するデータ入出力制御部４９と、メモリセルアレイ４４のメモリセルを駆動する多数のＳＷＤ(Sub Word Line Driver)ブロック４２と、ＳＷＤブロック４２にＬＳＢアドレスでデコーディングされた多数のＧＷＬｂ信号を印加するローデコーダ４１と、ＭＳＢアドレスでデコーディングされたサブワードラインイネーブル選択信号（ＳＷＬＥ選択信号）を出力するサブワードラインイネーブル部４０と、ＭＳＢアドレスＰＸｂ有しローデコーダ４１のプリチャージ信号とＧＷＬｂ信号にＶｂｂ電圧を加えるローデコーディングプリチャージ信号発生ユニット（ＲＤＰＲｉ／ＶＢＦｉ）４３とを備える。
【００１４】
ここで、レベルシフタ部ＰＹＶＢＦ４８は、カラム選択ライン４７に連結された複数のビットラインセンスアンプアレイ４５のうち一つのビットラインセンスアンプアレイ４５を選択するようにカラム選択ライン４７のレベルを制御する制御信号を出力する。そして、ビットラインセンスアンプアレイ４５はセンスアンプ等化及びプリチャージイネーブル部（ＥＱ／ＰＣＨ）を含む。カラム選択ライン４７は、各カラムデコーダ４６ごとに連結され、複数のビットラインセンスアンプアレイ４５をシリアルに連結する。
【００１５】
以下、このように構成された本発明の半導体装置の各構成ブロックの詳細構成及びその動作について説明する。
図５は本発明の半導体メモリ装置のローデコーダ及びＳＷＤ４２の詳細構成図である。このように構成された本半導体メモリ装置の詳細構成は以下の通りである。
まず、ローデコーダ４１は、Ｖｐｐ電圧がソースに印加される第１、第２、第３ＰＭＯＳトランジスタＰ４０、Ｐ４１、Ｐ４２と、第１、第２ＰＭＯＳトランジスタＰ４０、Ｐ４１のドレインに最初のトランジスタのソースが連結され、ローデコーディングプリチャージ信号発生部４３から出力されるＭＳＢアドレスによるデコーディング信号がゲートに印加され、それぞれ直列連結される第１、第２、第３、第４ＮＭＯＳトランジスタＮ４０、Ｎ４１、Ｎ４２、Ｎ４３と、第１、第２ＰＭＯＳトランジスタＰ４０、Ｐ４１のドレインに連結されるインバーターＩ４０と、第３ＰＭＯＳトランジスタＰ４２のドレインとＧＷＬｂ信号を出力する出力端に最初のトランジスタが連結され、それぞれ直列連結される第５、第６ＮＭＯＳトランジスタＮ４４、Ｎ４５と、インバーターＩ４０の出力端にゲートが連結され、ソースがＧＷＬｂ信号を出力する出力端に連結される第７ＮＭＯＳトランジスタＮ４６と、ソースは接地端子に連結され、ドレインは第７ＮＭＯＳトランジスタＮ４６に連結され、ゲートにＶＢＦ信号が印加される第８ＮＭＯＳトランジスタＮ４７とから構成される。
【００１６】
第２ＰＭＯＳトランジスタＰ４１のゲートはインバーターＩ４０の出力端に連結され、第１ＰＭＯＳトランジスタＰ４０のゲートにはローデコーディングプリチャージ信号が印加される。第５ＮＭＯＳトランジスタＮ４４のゲートにはＶＢＦＢ信号が印加される。
【００１７】
次に、ローデコーディングプリチャージ信号発生部４３の詳細構成について説明する。
ＭＳＢによるデコーディング信号ＰＸｂを入力されてローデコーディングプリチャージ信号を出力するローデコーディングプリチャージ信号発生ユニット（ＲＤＰＲｉ）と、ローデコーディングプリチャージ信号を遅延させる遅延部（Ｄｅｌａｙ）と、遅延されたローデコーディングプリチャージ信号と遅延されないローデコーディングプリチャージ信号とをＮＡＮＤ演算して出力するＮＡＮＤ演算部と、ＮＡＮＤ演算部の出力信号を反転させるインバーターＩ４１と、ソースにＶｃｃが印加され、ゲートにインバーターＩ４１の出力信号、ＮＡＮＤ演算部の出力信号がそれぞれ印加される第１、第２ＰＭＯＳトランジスタＰ４２−１、Ｐ４２−２と、ソースにＶｂｂが印加され、第１ＰＭＯＳトランジスタＰ４２−１のドレインにドレインが連結される第１ＮＭＯＳトランジスタＮ４９−１と、ソースにＶｂｂが印加され、第２ＰＭＯＳトランジスタＰ４２−２のドレイン及びＶＢＦ信号を出力する出力端にドレインが共通連結される第２ＮＭＯＳトランジスタＮ４９−２とから構成される。
【００１８】
そして、各々のＳＷＤブロック４２は、ローデコーダ４１から出力されるＧＷＬｂ信号がそれぞれゲートに印加されるＰＭＯＳトランジスタｐ４３とＮＭＯＳトランジスタＮ４８からなるインバーターとして構成される。ＰＭＯＳトランジスタＰ４３のソースにはサブワードラインイネーブルＳＷＬＥ選択信号が印加され、インバーターの出力端にはサブワードラインを駆動するためのＳＷＬ信号が出力される。
【００１９】
以下、このような本半導体メモリ装置の駆動方法を説明する。
図６は本半導体メモリ装置のローデコーダ４１及びＳＷＤ４２の駆動に従う動作タイミング図である。
図６に示すように、ｔ１区間では、ＭＳＢアドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが低電圧で供給されることにより、ローデコーダ４１の第１、第２、第３ＮＭＯＳトランジスタＮ４０、Ｎ４１、Ｎ４２はターンオフしており、ＭＳＢアドレス（ＰＸｂ）が低電圧で供給されることによりＲＤＰＲｉブロックの出力信号が低電圧で供給される。これにより、第４ＮＭＯＳトランジスタＮ４３はターンオフされ、第１ＰＭＯＳトランジスタＰ４０はターンオンされ、ノードＮ４０−１はブースト電圧となり、インバーターＩ４０を介して第３ＰＭＯＳトランジスタＰ４２に低電圧が供給されてターンオンされることにより、ＧＷＬｂにブースト電圧が供給される。この際、ＳＷＬＥ選択信号は、低電圧を供給している状態で、ＳＷＤブロックのＰＭＯＳトランジスタＰ４３をターンオフさせ、ＳＷＤブロック４２のＮＭＯＳトランジスタＮ４８をターンオンさせてＳＷＬラインにＶＳＳを供給する。
【００２０】
ｔ２区間では、ＭＳＢアドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが高電圧で供給されることによりローデコーダ４１の第１、第２、第３ＮＭＯＳトランジスタＮ４０、Ｎ４１、Ｎ４２がターンオンし、ＭＳＢアドレスＰＸｂが高電圧に供給されることによりＲＤＰＲｉブロックの出力信号がブースト電圧として供給される。これにより、第１ＰＭＯＳトランジスタＰ４０はターンオフとなり、第４ＮＭＯＳトランジスタＮ４３はターンオンとなり、ノードＮ４０−１は低電圧状態となる。ノードＮ４０−１の値は、インバーターＩ４０を経て第６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６にブースト電圧として供給される。従って、第６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６はターンオンする。そして、ＲＤＰＲｉブロックの出力信号は、遅延部及びＮＡＮＤ演算部ＮＤ４０を経て／電圧発生信号ＶＢＦＢ値として出力される。このＶＢＦＢ値はブースト電圧を有する。
【００２１】
そして、ローデコーディングプリチャージ信号発生部を経た電圧発生信号ＶＢＦがＶｂｂ電圧状態なので、すなわち第５、第６、第７ＮＭＯＳトランジスタＮ４４、Ｎ４５、Ｎ４６がターンオンされた状態なので、ＧＷＬｂに低電圧が供給される。この際、選択されたＳＷＬＥ選択信号は、既にブースト電圧を供給している状態であるため、ＳＷＤブロックのＰＭＯＳトランジスタＰ４３をターンオンさせ、ＳＷＤブロック４２のＮＭＯＳトランジスタＮ４８をターンオフさせてＳＷＬラインにブースト電圧を供給する。このとき、△ｔ１時間後、／電圧発生信号ＶＢＦＢ信号が低電圧となり、ＶＦＢ信号が高電圧となることにより、第５ＮＭＯＳトランジスタＮ４４がターンオフし、第８ＮＭＯＳトランジスタＮ４７がターンオンする。これにより、ＧＷＬｂ信号にＶｂｂ信号が供給される。よって、選択さないＳＷＬに不要なノイズが発生しても、ＳＷＤのＰＭＯＳトランジスタＰ４３を介して低電圧の選択されないＳＷＬＥラインに流れ出る。
【００２２】
次のｔ１区間の前に、／電圧発生信号ＶＢＦＢがブースト電圧をＮＭＯＳトランジスタＮ４４に、ＶＢＦがＶｂｂを第８ＮＭＯＳトランジスタＮ４７に加えることにより、ＧＷＬｂラインに低電圧を加える。この後、選択されたＳＷＬＥに低電圧が供給されることにより、ＳＷＬが低電圧に落ちる。その際、ＭＳＢアドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが低電圧で供給されることによりローデコーダ４１の第５、第６ＮＭＯＳトランジスタＮ４０、Ｎ４１がターンオフし、ＭＳＢアドレスＰＸｂが低電圧で供給されることによりＲＤＰＲｉブロックの出力信号が低電圧で供給される。これにより、第４ＮＭＯＳトランジスタＮ４３はターンオフし、第１ＰＭＯＳトランジスタＰ４０はターンオンし、ノードＮ４０−１はブースト電圧となり、第６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６はターンオフされることにより、ＧＷＬｂにブースト電圧が供給される。この際、ＳＷＬＥ選択信号は、低電圧を供給している状態でＳＷＤブロック４２のＰＭＯＳトランジスタＰ４３をターンオフさせ、ＮＭＯＳトランジスタＮ４８をターンオンさせてＳＷＬラインにＶＳＳを供給する。
【００２３】
尚、本半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の詳細構成は以下の通りである。
図７は本半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の詳細構成図である。
本半導体メモリ装置のカラム選択ドライバの部分的な詳細構成は次の通りである。まず、カラムデコーダ４６は、ソースが電源端に連結され、ゲート入力信号に基づいて制御されるＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ１のドレインにシリアルに連結されるＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４と、ドレイン及びソースがＰＭＯＳトランジスタＰＭ１のドレイン及びソースにそれぞれ連結されるＰＭＯＳトランジスタＰＭ２と、ＰＭＯＳトランジスタＰＭ１、ＰＭ２の出力を反転させるインバータＩＮＶ１と、ソースが電源端に連結され、インバータＩＮＶ１の出力信号により制御されるＰＭＯＳトランジスタＰＭ３とを含む。ここで、ＮＭＯＳトランジスタＮＭ４のソースには接地端が連結される。
【００２４】
レベルシフタ部４８は、上記したように、カラム選択ラインのレベルを制御するための制御信号を出力する制御信号出力部４８ａと、制御信号出力部４８ａの制御信号に基づいて実際にカラム選択ラインのレベルを決定するレベル決定部４８ｂとから構成される。
ここで、制御信号出力部４８ａは、ＰＭＯＳトランジスタＰＭ１のゲートへ入力された信号を一定時間（△ｔ１）遅延させる遅延部４８ｃと、遅延部４８ｃの出力信号と遅延される以前の信号とを論理演算するＮＡＮＤゲートと、ＮＡＮＤゲートの出力信号を反転させる第２インバーターＩＮＶ２と、電圧発生部４８ｄとから構成されている。電圧発生部４８ｄは、ソースが電源端に連結され、第２インバーターＩＮＶ２の出力信号により制御されるＰＭＯＳトランジスタＰＭ４と、ソースが電源端に連結され、ＮＡＮＤゲートの出力信号により制御されるＰＭＯＳトランジスタＰＭ５と、ドレインがＰＭＯＳトランジスタＰＭ４のドレインに連結され、ソースが負電圧（−Ｖｂｂ）端に連結され、ゲートがＰＭＯＳトランジスタＰＭ５のドレインに連結されるＮＭＯＳトランジスタＮＭ５と、ドレインがＰＭＯＳトランジスタＰＭ５のドレインに連結され、ソースが負電圧（−Ｖｂ）端に連結され、ゲートがＰＭＯＳトランジスタＰＭ４のドレインに連結されるＮＭＯＳトランジスタＮＭ６とから構成されている。
ここで、ＮＡＮＤゲートの出力信号は後述するレベル決定部４８ｂの制御信号として使用され、第２インバーターＩＮＶ２の出力信号もレベル決定部４８ｂの出力信号として使用される。電圧発生部４８ｄは、ＮＡＮＤゲート及び第２インバーターＩＮＶ２の出力信号に基づいて電源電圧及び接地電圧を選択的にレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ１１のゲートに印加する。
【００２５】
レベル決定部４８ｂは、ドレインがカラムデコーダ４６の出力端に接続され、制御信号出力部４８ａのＮＡＮＤゲートの出力信号により制御されるＮＭＯＳトランジスタＮＭ７と、ソースは接地端に連結され、カラムデコーダ４６のインバーターＩＮＶ１の出力信号により制御されるＮＭＯＳトランジスタＮＭ８と、ドレインがカラムデコーダ４６の出力端に連結され、カラムデコーダ４６のインバーターＩＮＶ１の出力信号により制御されるＮＭＯＳトランジスタＮＭ９と、ドレインはＮＭＯＳトランジスタＮＭ９のソースに連結され、制御信号出力部４８ａの第２インバーターＩＮＶ２の出力信号により制御されるＮＭＯＳトランジスタＮＭ１０と、ソースは負電圧（−Ｖｂｂ）端に連結され、ドレインがＮＭＯＳトランジスタＮＭ１０のソースに連結され、制御信号出力部４８ａのノードＡの信号により制御されるＮＭＯＳトランジスタＮＭ１１とから構成される。
【００２６】
ここで、負電圧（−Ｖｂｂ）はデータ入出力制御部４９を構成しているＰＭＯＳトランジスタＰＭ６のしきい電圧と同様である。このように、制御信号出力部４８ａ、レベル決定部４８ｂによりカラム選択ライン４７のレベルが決定され、その決定された信号がデータ入出力制御部４９に入力される。ここで、データ入出力制御部４９は、図４に示すように、ビットラインセンスアンプアレイ４５ごとに連結されている。各ビットラインセンスアンプアレイ４５ごとに連結されたデータ入出力制御部４９のうち一つを選択するためには選択信号ＣＢＳＥＬを必要とする。
本実施形態では、選択信号により各ビットラインセンスアンプアレイ４５ごとに連結された全てのデータ入出力制御部４９を選択することなく必要なデータ入出力制御部４９だけを選択するため、電流消費を最小化することができる。
【００２７】
選択されたデータ入出力制御部４９は該当Ｙゲート４５ｂを制御する。Ｙゲート４５ｂがターンオンされると、メモリセルのデータが該当センスアンプ４５ａによりセンスされ、増幅された後、ビットライン及びビットバーラインを介してデータライン及びデータバーラインに伝達されるか、それともデータライン及びデータバーラインを介して伝達されたデータがビットライン及びビットバーラインを介してメモリセルに格納される。選択信号は、図７に示すように、データ入出力制御部４９を構成しているＰＭＯＳトランジスタＰＭ６のソースと連結された選択信号印加線（アクティブ信号印加ライン）４９ａを介して印加される。
【００２８】
このようなデータ入出力制御部４９の構成は以下の通りである。
データ入出力制御部４９は、ＰＭＯＳトランジスタＰＭ６とＮＭＯＳトランジスタＮＭ１２とから構成される。ＰＭＯＳトランジスタＰＭ６のソースにはデータ入出力制御部４９を選択するための選択信号ＣＢＳＥＬを印加する選択信号印加線（アクティブ信号印加ライン）４９ａが連結され、ゲートにはカラム選択ラインが連結される。ＮＭＯＳトランジスタＮＭ１２のゲートにもカラム選択ラインが連結され、ソースには接地端が連結され、ドレインにはＰＭＯＳトランジスタＰＭ６の出力端が連結される。そして、ＰＭＯＳトランジスタＰＭ６の出力端はＹゲート４５ｂに連結される。
【００２９】
以下、このように構成された本半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の動作を説明する。
図８は本半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の駆動による動作タイミング図である。
まず、ｔ１区間では、プレデコーダ部（図示せず）から出力されるカラムアドレスが全てローレベルの信号であるので、カラムデコーダ４６のＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４が全てターンオフ状態である。そして、ＰＭＯＳトランジスタＰＭ１がターンオンされ、インバータＩＮＶ１の入力端にはハイレベルの信号が印加される。従って、インバータＩＮＶ１の出力がロー信号となり、２つのＰＭＯＳトランジスタＰＭ２、ＰＭ３がターンオンする。ＰＭＯＳトランジスタＰＭ３のターンオンで、電源電圧Ｖｃｃがカラム選択ラインに印加される。
その際、図８に示すように、データ入出力制御部４９を選択するための選択信号ＣＢＳＥＬはロー状態を維持しているため、データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６はターンオフ状態となり、ＮＭＯＳトランジスタＮＭ１２はターンオン状態となり、Ｙゲート４５ｂに向かって接地信号Ｖｓｓが出力される。
【００３０】
この後、ｔ２区間では、カラムアドレスがハイレベルになって図７のカラムデコーダ４６のＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４がターンオン状態となり、ＰＭＯＳトランジスタＰＭ１がターンオフ状態となる。これにより、インバータＩＮＶ１の入力端にはＶｓｓ電圧が印加され、インバータＩＮＶ１の出力信号はハイレベルとなる。インバータＩＮＶ１の出力信号によりレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ８、ＮＭ９がターンオン状態となる。このとき、制御信号出力部４８ａのＮＡＮＤゲートの出力は、遅延部４８ｃにより遅延される時間（△ｔ１）だけハイレベルを維持する。ハイレベルのＮＡＮＤゲートの出力信号がレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ７のゲートに印加されることにより、ＮＭＯＳトランジスタＮＭ７がターンオン状態となる。これにより、ＮＭＯＳトランジスタＮＭ８、ＮＭ７を介して接地電圧Ｖｓｓがカラム選択ラインに印加される。
【００３１】
この際、カラム選択ラインにはビットラインセンスアンプアレイ４５に対応してデータ入出力制御部４９がシリアルに連結されるが、このうち一つのみを選択するためには、カラムアドレスをカラムデコーダ４６でデコーディングする瞬間に選択しようとするデータ入出力制御部４９の選択信号印加線（アクティブ信号印加ライン）４９ａにハイレベルの選択信号を印加する。そして、選択しないデータ入出力制御部４９の選択信号印加線４９ａにはローレベルの選択信号を印加する。
ここで、カラム選択ラインの電圧がＶｓｓ電圧なので、各データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６が全てターンオン状態となり、ＮＭＯＳトランジスタＮＭ１２が全てターンオフ状態となる。このように、データ入出力制御部４９を選択するための選択信号ＣＢＳＥＬ及びカラム選択ラインにより一つのビットラインセンスアンプアレイ４５が選択される。
【００３２】
この際、制御信号出力部４８ａのＮＡＮＤゲートの出力は、遅延部４８ｃにより遅延される時間（△ｔ１）だけハイレベルを維持する。ＮＡＮＤゲートの出力信号はインバーターＩＮＶ２を経てローレベルになり、ＰＭＯＳトランジスタＰＭ４はターンオンされる。ＰＭＯＳトランジスタＰＭ４がターンオンされることにより電源電圧ＶｃｃがＮＭＯＳトランジスタＮＭ６のゲートに印加され、ＮＭＯＳトランジスタＮＭ６がターンオン状態となる。これにより、ＮＭＯＳトランジスタＮＭ６を介して負電圧（−Ｖｂｂ）がノードＡ点に印加される。ノードＡ点は、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ１１のゲートに連結されているため、ＮＭＯＳトランジスタＮＭ１１はターンオフされる。ところが、それまでレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ１０はインバーターＩＮＶ２の出力によりターンオフ状態に維持されている。
【００３３】
そのとき、制御信号出力部４８ａの遅延部４８ｃから信号が出力されると、ＮＡＮＤゲートの出力信号がローレベルとなり、インバーターＩＮＶ２の出力信号がハイレベルとなる。これにより、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ７がターンオフ状態になって、それ以上カラム選択ラインに接地電圧が供給されなくなる。そのとき、インバーターＩＮＶ２の出力信号はハイレベルなので、ＮＭＯＳトランジスタＮＭ１０が初めてターンオン状態となり、ＮＡＮＤゲートの出力信号によりＰＭＯＳトランジスタＰＭ５がターンオン状態となる。これにより、ノードＡ点の電位が電源電圧Ｖｃｃとなり、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ１１がターンオンする。これにより、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１０、ＮＭ９を介して負電圧（−Ｖｂｂ）がカラム選択ラインに印加される。
【００３４】
結果的に、遅延部４８ｃで遅延される間にカラム選択ラインは接地電圧Ｖｓｓを維持し、遅延終了後には負電圧（−Ｖｂｂ）を維持する。従って、選択しないデータ入出力制御部４９によりノイズが発生しても、データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６を介してローレベル電位の選択信号印加線４９ａに抜け出る。
【００３５】
そして、選択されたデータ入出力制御部４９は、選択信号印加線４９ａを介して伝達されたハイレベルの信号を該当Ｙゲートに伝達してＹゲートをターンオンさせる。Ｙゲートがターンオンされると、ビットラインのデータがデータラインとデータバーラインに出力(読出し動作）されるか、或いはそれらからデータがメモリセルに格納（書込動作）される。
【００３６】
次いで、カラムアドレスが再びローレベルになると、制御信号出力部４８ａの遅延部４８ｃによる遅延区間（△ｔ１）が来る前にＮＡＮＤゲートの出力信号がハイレベルになるから、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ７がターンオンする。また、ＮＡＮＤゲートに連結されたインバーターＩＮＶ２の出力がローレベルとなり、ＮＭＯＳトランジスタＮＭ１０がターンオフする。この際、ＮＭＯＳトランジスタＮＭ１１のゲートには負電圧（−Ｖｂｂ）が印加され、結局カラム選択ラインにローレベルの信号が印加される。この後、ＰＭＯＳトランジスタＰＭ２がターンオンされることにより、レベル決定部４８ｂのＮＭＯＳトランジスタＮＭ８、ＮＭ９がターンオフ状態となる。これにより、それ以上カラム選択ラインにローレベルの信号が印加されることがなくなり、結局カラム選択ラインには電源電圧Ｖｃｃが印加される。したがって、データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６がターンオフし、ＮＭＯＳトランジスタＮＭ１２がターンオンし、該当Ｙゲート４５ｂに向かってローレベルの信号が供給される。そして、ビットラインセンスアンプのビットライン、データライン、及びデータバーラインが連結されたＹゲートがターンオフされることにより、データの読出し又は書込動作が終了する。
【００３７】
【発明の効果】
かかる本発明の半導体メモリ素子には以下のような効果がある。
請求項１の発明によれば、ＭＳＢアドレスでコントロールされるＧＷＬｂ信号がローデコーダから一つだけしか出ないため、ワードラインのオープンまたは短絡の発生を少なくし、所望のＹゲートにのみアクティブ信号を与えるため、電流消費を最小化することができる。
請求項２の発明によれば、ＭＳＢアドレスでコントロールされるＧＷＬｂ信号がローデコーダから一つだけしか出ないため、製造工程時にワードラインのオープンまたは短絡の発生を少なくして歩留まりを高める。
請求項３、４の発明によれば、選択されたＧＷＬｂに−Ｖｂｂ電圧を加えて、ＰＭＯＳトランジスタがノイズキャンセル機能を果たすようにするため、一般なＳＷＤブロックに比べてトランジスタ数を減少させることができる。これは、チップの全体面積を小さくする効果がある。
【００３８】
請求項５、６の発明によれば、カラムデコーダから出力されるカラム選択ラインの信号、及び選択信号印加線を介して入力される選択信号により所望のＹゲートにのみアクティブ信号を与えるため、電流消費を最小化することができる。
請求項７、８の発明によれば、選択されたセンスアンプから出力されるデータのみがデータライン／データバーラインに伝達されるため、必要な電流消費が最小化するとともに、非選択のセンスアンプでビットラインプリチャージ電圧とデータラインプリチャージ電圧とが互いに衝突することがない。更に、素子動作時に、カラム選択ラインにかかる負荷が減少してスピードが向上する効果がある。
【図面の簡単な説明】
【図１】 従来技術の半導体メモリ装置の構成ブロック図。
【図２】 ａは従来技術の半導体メモリ装置の単位ＳＷＤ３の構成図、
ｂは従来技術の半導体メモリ装置のローデコーダ及び単位ＳＷＤ３の駆動に従う動作タイミング図。
【図３】 従来技術の半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の駆動に従う動作タイミング図。
【図４】 本発明の半導体メモリ装置の構成ブロック図。
【図５】 本発明による半導体メモリ装置のローデコーダ及びＳＷＤ３の詳細構成図。
【図６】 本発明による半導体メモリ装置のローデコーダ及びＳＷＤ３の駆動に従う動作タイミング図。
【図７】 本発明による半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の詳細構成図。
【図８】 本発明による半導体メモリ装置のカラムデコーダ及びビットラインセンスアンプアレイ部の駆動に従う動作タイミング図。
【符号の説明】
４０ サブワードラインイネーブル部
４１ ローデコーダ
４２ ＳＷＤブロック
４３ ローデコーディングプリチャージ信号発生部
４４ メモリセルアレイ
４５ ビットラインセンスアンプアレイ
４６ カラムデコーダ
４７ カラム選択ライン
４８ レベルシフタ部
Claims (8)
- 複数のメモリセルアレイと、
前記メモリセルアレイのセルを駆動するための複数のサブワードラインドライバブロックと、
ＭＳＢアドレスによるデコーディングされた信号によって前記サブワードラインドライバブロックにグローバルワードラインＧＷＬｂ信号を印加するためのローデコーダと、
ＬＳＢアドレスにデコーディングされた信号によって前記サブワードラインドライバブロックにサブワードラインイネーブルＳＷＬＥ選択信号を印加するためのサブワードラインイネーブル部と、
前記ローデコーダが前記グローバルワードラインＧＷＬｂ信号を接地電圧（Ｖｓｓ）レベルに出力すると、一定時間（Δｔ１）後前記グローバルワードラインＧＷＬｂ信号を前記接地電圧（Ｖｓｓ）レベルより低い負電圧（Ｖｂｂ）レベルに低下させる手段と、
前記カラムデコーダの出力信号によって動作し、複数のビットラインセンスアンプアレイの中で所定のビットラインセンスアンプアレイだけが選択的に動作するように選択信号（ＣＢＳＥＬ）をＹゲートに伝達するためのデータ入出力制御部を含むことを特徴とする半導体メモリ装置。 - グローバルワードラインＧＷＬｂ信号を前記接地電圧（Ｖｓｓ）レベルより低い負電圧（Ｖｂｂ）レベルに低下させる前記手段が、前記ローデコーダへ、ローデコーディングプリチャージ信号（ＲＤＰＲ）と、前記グローバルワードラインＧＷＬｂ信号とを前記負電圧（Ｖｂｂ）レベルに作るための第１及び第２信号（ＶＢＦ、ＶＢＦＢ）とを出力することを特徴とする請求項１に記載の半導体メモリ装置。
- 前記ローデコーダは、
Ｖｐｐ電圧がソースに印加されてゲートに前記ローデコーディングプリチャージ信号（ＲＤＰＲ）が印加される第１ＰＭＯＳトランジスタ（Ｐ４０）と、
前記第１ＰＭＯＳトランジスタ（Ｐ４０）のドレインに入力端に連結されたインバーター（Ｉ４０）と、
前記Ｖｐｐ電圧がソースに印加されてゲートで前記インバーター（Ｉ４０）の出力端が連結される第２及び第３ＰＭＯＳトランジスタ（Ｐ４１、Ｐ４２）と、
前記第１、第２ＰＭＯＳトランジスタ（Ｐ４０、Ｐ４１）のドレインに直列に接続されてゲートにＭＳＢアドレスによるデコーディング信号が印加される第１、第２、第３ＮＭＯＳトランジスタ（Ｎ４０、Ｎ４１、Ｎ４２）と、
前記第３ＮＭＯＳトランジスタ（Ｎ４２）と接地電圧（Ｖｓｓ）端子の間に接続されてゲートに前記ローデコーディングプリチャージ信号（ＲＤＰＲ）が印加される第４ＮＭＯＳトランジスタ（Ｎ４３）と、
前記第３ＰＭＯＳトランジスタ（Ｐ４２）のドレイン端子に接続されてゲートに前記第２信号（ＶＢＦＢ）が印加される第５ＮＭＯＳトランジスタ（Ｎ４４）と、
前記第５ＮＭＯＳトランジスタ（Ｎ４４）と前記接地電圧（Ｖｓｓ）端子の間に接続されてゲートが前記インバーター（Ｉ４０）の出力端と連結される第６ＮＭＯＳトランジスタ（Ｎ４５）と、
前記第３ＰＭＯＳトランジスタ（Ｐ４２）のドレイン端子に接続されてゲートが前記インバーター（Ｉ４０）の出力端と連結される第７ＮＭＯＳトランジスタ（Ｎ４６）と、
前記第７ＮＭＯＳトランジスタ（Ｎ４６）と前記接地電圧（Ｖｓｓ）端子の間に接続されてゲートに前記第１信号（ＶＢＦ）が印加される第８ＮＭＯＳトランジスタ（Ｎ４７）を含み、
前記第３ＰＭＯＳトランジスタ（Ｐ４２）と前記第５ＮＭＯＳトランジスタ（Ｎ４４）の接続点で前記グローバルワードラインＧＷＬｂ信号が出力されることを特徴とする請求項２に記載の半導体メモリ装置。 - 前記手段は、
ＭＳＢによるデコーディング信号（ＰＸｂ）を入力されて前記ローデコーディングプリチャージ信号（ＲＤＰＲ）を出力するローデコーディングプリチャージ信号発生ユニット（ＲＤＰＲｉ）と、
前記ローデコーディングプリチャージ信号（ＲＤＰＲ）を遅延させる遅延部と、
遅延されたローデコーディングプリチャージ信号と、遅延されないローデコーディングプリチャージ信号（ＲＤＰＲ）とをＮＡＮＤ演算して前記第２信号（ＶＢＦＢ）を出力するＮＡＮＤ演算部と、
前記第２信号（ＶＢＦＢ）を反転させるインバーター（Ｉ４１）と、
ソースにＶｃｃが印加され、ゲートにインバーター（Ｉ４１）の出力信号、ＮＡＮＤ演算部の出力信号がそれぞれ印加される第１、第２ＰＭＯＳトランジスタ（Ｐ４２−１、Ｐ４２−２）と、
ソースにＶｂｂが印加され、第１ＰＭＯＳトランジスタ（Ｐ４２−１）のドレインにドレインが連結される第１ＮＭＯＳトランジスタ（Ｎ４９−１）と、
ソースにＶｂｂが印加され、第２ＰＭＯＳトランジスタ（Ｐ４２−２）のドレインと前記第１信号（ＶＢＦ）を出力する出力端とにドレインが共通連結される第２ＮＭＯＳトランジスタ（Ｎ４９−２）とから構成されることを特徴とする請求項２に記載の半導体メモリ装置。 - 前記カラムデコーダは、
Ｖｃｃ電圧がソースに印加されてゲートにアドレス信号（ＰＹｉｊ）が印加される第１ＰＭＯＳトランジスタ（ＰＭ１）と、
前記第１ＰＭＯＳトランジスタ（ＰＭ１）のドレインに入力端が連結されたインバーター（ＩＮＶ１）と、
前記Ｖｃｃ電圧がソースに印加されてゲートに前記インバーター（ＩＮＶ１）の出力端が連結される第２及び第３ＰＭＯＳトランジスタ（ＰＭ２、ＰＭ３）と、
ドレインが前記第１、第２ＰＭＯＳトランジスタ（ＰＭ１、ＰＭ２）のドレインに接続されてゲートに前記アドレス信号（ＰＹｉｊ）が印加される第１ＮＭＯＳトランジスタ（ＮＭ１）と、
前記第１ＮＭＯＳトランジスタ（ＮＭ１）のソースと接地電圧（Ｖｓｓ）端子の間に直列に接続されてゲートにアドレス信号（Ｐｙｋｌ、Ｐｙｍｎ、Ｐｙｘｙ）がそれぞれ印加される第２、第３、第４ＮＭＯＳトランジスタ（ＮＮ２、ＮＮ３、ＮＮ４）を含み、
前記第３ＰＭＯＳトランジスタ（ＰＭ３）のドレインで前記データ入出力制御部に印加される信号が出力されることを特徴とする請求項１に記載された半導体メモリ装置。 - 前記カラムデコーダの出力信号が前記接地電圧（Ｖｓｓ）レベルになれば一定時間（Δｔ１）後 前記カラムデコーダの出力信号を前記負電圧（Ｖｂｂ）レベルにするためのレベルシフタ部（４８）をさらに含み、前記レベルシフタ部（４８）は、前記カラムデコーダの出力信号が前記接地電圧（Ｖｓｓ）レベルになれば一定時間（Δｔ１）後に前記カラムデコーダの出力信号を前記負電圧（Ｖｂｂ）レベルにするための第１ないし第３制御信号を出力する制御信号出力部（４８ａ）と、
前記第１ないし第３制御信号によって実際にカラム選択ラインのレベルを前記負電圧（Ｖｂｂ）レベルにするレベル決定部（４８ｂ）を含むことを特徴とする請求項１記載の半導体メモリ装置。 - 制御信号出力部（４８ａ）は、
前記アドレス信号（ＰＹｉｊ）を一定時間（Δｔ１）遅延させる遅延部（４８ｃ）と、
前記アドレス信号（ＰＹｉｊ）と前記アドレス信号（ＰＹｉｊ）の遅延信号を論理演算し、前記レベル決定部に前記第１制御信号を出力する論理ゲートと、
前記論理ゲートの出力を反転させ、前記レベル決定部に前記第２制御信号を出力するインバーターと、
第１、第２制御信号に基づいて前記レベル決定部に電源電圧（Ｖｃｃ）又は負電圧（Ｖｂｂ）を前記第３制御信号に出力する電圧発生部（４８ｄ）とを含むことを特徴とする請求項６記載の半導体メモリ装置。 - 前記レベル決定部は、
ドレインは前記グローバルワードラインＧＷＬｂ信号が印加されるカラム選択ラインに連結され、制御信号出力部から出力される第１制御信号により制御されるＮＭＯＳトランジスタ（ＮＭ７）と、
ソースが接地電圧端に連結され、ドレインがＮＭＯＳトランジスタＮＭ７のソースに連結され、前記ローデコーダのインバーター（ＩＮＶ１）の出力信号により制御されるＮＭＯＳトランジスタ（ＮＭ８）と、
ドレインはカラム選択ラインに連結され、前記ローデコーダのインバーター（ＩＮＶ１）の出力信号により制御されるＮＭＯＳトランジスタ（ＮＭ９）と、
ドレインはＮＭＯＳトランジスタ（ＮＭ９）のソースに連結され、制御信号出力部から出力される第２制御信号により制御されるＮＭＯＳトランジスタ（ＮＭ１０）と、
ドレインがＮＭＯＳトランジスタ（ＮＭ１０）のドレインに連結され、ソースが負電圧（Ｖｂｂ）端に連結され、電圧発生部の出力信号により制御されるＮＭＯＳトランジスタ（ＮＭ１１）とを含むことを特徴とする請求項６記載の半導体メモリ装置。
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| US7995682B2 (en) * | 2001-05-18 | 2011-08-09 | Broadcom Corporation | Method and apparatus for performing signal processing using historical correlation data |
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| US7860172B2 (en) * | 2004-05-13 | 2010-12-28 | International Business Machines Corporation | Self clock generation structure for low power local clock buffering decoder |
| JP2005353204A (ja) * | 2004-06-11 | 2005-12-22 | Elpida Memory Inc | 半導体記憶装置 |
| US7298665B2 (en) * | 2004-12-30 | 2007-11-20 | Sandisk 3D Llc | Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation |
| KR100666173B1 (ko) * | 2005-02-04 | 2007-01-09 | 삼성전자주식회사 | 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법 |
| KR100604935B1 (ko) * | 2005-03-24 | 2006-07-28 | 삼성전자주식회사 | 코어 면적을 감소시킨 반도체 메모리 장치 |
| KR100688540B1 (ko) * | 2005-03-24 | 2007-03-02 | 삼성전자주식회사 | 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치 |
| KR100621554B1 (ko) * | 2005-08-01 | 2006-09-11 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US7697364B2 (en) | 2005-12-01 | 2010-04-13 | Broadcom Corporation | Memory architecture having multiple partial wordline drivers and contacted and feed-through bitlines |
| JP2007172715A (ja) * | 2005-12-20 | 2007-07-05 | Fujitsu Ltd | 半導体記憶装置およびその制御方法 |
| KR100781980B1 (ko) * | 2006-11-02 | 2007-12-06 | 삼성전자주식회사 | 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법 |
| KR101311713B1 (ko) * | 2007-07-31 | 2013-09-26 | 삼성전자주식회사 | 메모리 코어, 이를 포함하는 반도체 메모리 장치 |
| KR100927790B1 (ko) * | 2008-10-28 | 2009-11-20 | 매그나칩 반도체 유한회사 | 멀티 기능 집적회로 및 이를 갖는 소스 드라이버 장치 |
| CN101452740B (zh) * | 2008-12-26 | 2013-11-06 | 复旦大学 | 一种用于同时选中多条位线的列译码器 |
| JP4913878B2 (ja) * | 2009-05-27 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | ワード線選択回路、ロウデコーダ |
| US9142266B2 (en) * | 2013-11-19 | 2015-09-22 | Arm Limited | Memory circuitry using write assist voltage boost |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214602A (en) * | 1990-04-06 | 1993-05-25 | Mosaid Inc. | Dynamic memory word line driver scheme |
| JP2835215B2 (ja) * | 1991-07-25 | 1998-12-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH05189996A (ja) * | 1991-09-05 | 1993-07-30 | Hitachi Ltd | 半導体記憶装置 |
| US5255224A (en) * | 1991-12-18 | 1993-10-19 | International Business Machines Corporation | Boosted drive system for master/local word line memory architecture |
| US5406526A (en) * | 1992-10-01 | 1995-04-11 | Nec Corporation | Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed |
| US5521887A (en) * | 1993-07-30 | 1996-05-28 | Trimble Navigation Limited | Time transfer system |
| JPH07111084A (ja) * | 1993-10-13 | 1995-04-25 | Oki Micro Design Miyazaki:Kk | 半導体集積回路装置 |
| US5506816A (en) * | 1994-09-06 | 1996-04-09 | Nvx Corporation | Memory cell array having compact word line arrangement |
| JP3781793B2 (ja) * | 1995-01-10 | 2006-05-31 | 株式会社ルネサステクノロジ | ダイナミック型半導体記憶装置 |
| JP3252666B2 (ja) * | 1995-08-14 | 2002-02-04 | 日本電気株式会社 | 半導体記憶装置 |
| US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
-
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