JP2002184181A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP2002184181A
JP2002184181A JP2001025235A JP2001025235A JP2002184181A JP 2002184181 A JP2002184181 A JP 2002184181A JP 2001025235 A JP2001025235 A JP 2001025235A JP 2001025235 A JP2001025235 A JP 2001025235A JP 2002184181 A JP2002184181 A JP 2002184181A
Authority
JP
Japan
Prior art keywords
sub
circuit
signal
row
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001025235A
Other languages
English (en)
Inventor
Hiroki Shimano
裕樹 島野
Katsumi Dosaka
勝己 堂阪
Kazutami Arimoto
和民 有本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001025235A priority Critical patent/JP2002184181A/ja
Priority to US09/795,077 priority patent/US6452859B1/en
Publication of JP2002184181A publication Critical patent/JP2002184181A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Abstract

(57)【要約】 【課題】 データ保持モード時における消費電力を低減
する。 【解決手段】 サブワード線の対（ＳＷＬＰ）を同時に
選択し、ビット線対（ＢＬ，ＺＢＬ）それぞれにメモリ
セル（ＭＣ１，ＭＣ２）を結合して、センスアンプ回路
（Ｓ／Ａ）によるセンス動作を行なう。これらの２つの
メモリセルには相補なデータが書込まれるため、センス
動作時のビット線間電圧は十分大きくすることができ、
リフレッシュ間隔を長くすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、半導体記憶装置の低消費電力化のための構
成に関する。より特定的には、この発明は、システムＬ
ＳＩに用いられる混載ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）の低消費電力化のための構成に
関する。
【０００２】
【従来の技術】ＤＲＡＭをプロセッサまたはＡＳＩＣ
（特定用途向けＩＣ）などのロジックと混載するシステ
ムＬＳＩにおいては、ＤＲＡＭとロジックの間が、１２
８ビットから５１２ビットの多ビットの内部データバス
で接続される。この内部データバスは、チップ上配線で
あり、その寄生容量および寄生抵抗は、ボード上配線に
比べて小さく、汎用の高速ＤＲＡＭに比べて、高速のデ
ータ転送速度を実現することができる。また、汎用ＤＲ
ＡＭがロジックの外部に設けられ、ボード上配線を介し
てロジックと汎用ＤＲＡＭを接続する構成に比べて、ロ
ジックの外部データ入出力ピン端子数を低減でき、かつ
ロジックとＤＲＡＭとの間のデータのバス線の負荷容量
も１桁以上低減することができるため、このシステムＬ
ＳＩは、消費電流を大幅に低減することができる。これ
らの利点から、システムＬＳＩは、３次元グラフィック
処理、画像・音声処理等の大量のデータを扱う情報機器
の高性能化に大きく寄与している。
【０００３】図６７は、システムＬＳＩに用いられる従
来の混載ＤＲＡＭの全体の構成を概略的に示す図であ
る。図６７において、混載ＤＲＡＭは、複数のメモリア
レイＭＡ０−ＭＡｎと、メモリアレイＭＡ０−ＭＡｎの
間に配設されるセンスアンプ帯ＳＢ１−ＳＢｎと、メモ
リアレイＭＡ０およびＭＡｎの外部に配置されるセンス
アンプ帯ＳＢ０およびＳＢｎ＋１を含む。メモリアレイ
ＭＡ０−ＭＡｎの各々は、サブワードドライバ帯ＳＷＤ
Ｂにより複数のメモリサブアレイＭＳＡに分割される。
【０００４】メモリサブアレイＭＳＡにおいては行列状
にメモリセルが配列され、各行に対応してサブワード線
ＳＷＬが配置される。メモリアレイＭＡ０−ＭＡｎの各
々において、サブワードドライバ帯ＳＷＤＢにより分割
されるメモリサブアレイＭＳＡに共通にメインワード線
ＭＷＬが配設される。メインワード線ＭＷＬは、対応の
メモリアレイの各メモリサブアレイＭＳＡの所定数のサ
ブワード線に対応してそれぞれ配置される。
【０００５】サブワードドライバ帯ＳＷＤＢにおいて
は、サブワード線ＳＷＬに対応してサブワードドライバ
が配置される。このサブワードドライバは、対応のメイ
ンワード線ＭＷＬ上の信号と図示しないサブデコード信
号とに従って対応のサブワード線を選択状態へ駆動す
る。
【０００６】センスアンプ帯ＳＢ０−ＳＢｎ＋１におい
ては、それぞれ対応のメモリアレイの列に対応してセン
スアンプ回路が配置される。センスアンプ帯ＳＢ１−Ｓ
Ｂｎの各々は、隣接メモリアレイにより共有される。メ
モリアレイＭＡ０−ＭＡｎに対応してメインワード線を
ロウアドレス信号に従って選択するロウデコーダが配置
され、またロウデコーダと整列して、コラムアドレス信
号に従ってメモリアレイから列を選択するための列選択
信号を列選択線ＣＳＬ上に伝達するコラムデコーダが配
置される。列選択線ＣＳＬはセンスアンプ帯に配設さ
れ、選択時所定数のセンスアンプ回路を内部データバス
線対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰ
は、所定数がメモリアレイＭＡ０−ＭＡｎ上をわたって
延在して配設され、ローカルデータ線ＬＩＯを介して、
選択されたセンスアンプ回路と結合される。ロウデコー
ダおよびコラムデコーダをロウ／コラムデコーダ帯ＲＣ
ＤＢに整列して配置することにより、列選択線ＣＳＬ上
の列選択信号の伝搬距離を短くし、高速の列選択を実現
する。
【０００７】内部データ線対ＧＩＯＰは、１２８ビット
から５１２ビット設けられ、プリアンプおよびライトド
ライバを含むデータパス帯ＤＰＢに結合される。このデ
ータパス帯ＤＰＢにおいては、グローバルデータ線対Ｇ
ＩＯＰそれぞれに対応してプリアンプおよびライトドラ
イバが配置される。グローバルデータ線対ＧＩＯＰは、
書込データおよび読出データ両者を伝達するデータ線対
であってもよく、また読出データを伝達するバス線対お
よび書込データを伝達する書込データ線対が別々にグロ
ーバルデータ線対として設けられてもよい。
【０００８】混載ＤＲＡＭは、さらに、ロジックから与
えられるたとえば１３ビットＡ０−Ａ１２の外部アドレ
スを受けるロウアドレス回路／リフレッシュカウンタＲ
ＡＦＫおよびコラムアドレス入力回路ＣＡＫと、ロジッ
クから与えられる外部制御信号を受け、各種動作を指定
する内部制御信号を生成するコマンドデコーダ／制御回
路ＣＤＣと、データパス帯ＤＰＢとロジックとの間でデ
ータの転送を行なうためのデータ入出力コントローラＤ
ＩＯＫを含む。
【０００９】コマンドデコーダ／制御回路ＣＤＣは、ク
ロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥお
よびデータマスク信号ＤＭを受け、これらの制御信号Ｃ
ＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびＤＭのクロッ
ク信号ＣＬＫの立上がりエッジにおける論理状態に応じ
て指定された動作モードを判別する。ここで、「コマン
ド」は、これらの複数の制御信号ＣＫＥ、／ＲＡＳ、／
ＣＡＳ、／ＷＥのクロック信号ＣＬＫの立上がりエッジ
における論理状態の組合せを示す。データマスク信号Ｄ
Ｍは、データ入出力コントローラＤＩＯＫに与えられる
データに対し、バイト単位で書込のマスクを指示する。
コマンドデコーダ／制御回路ＣＤＣは、ロジックから与
えられるコマンドをデコードし、このコマンドにより指
定される動作モードを指示する動作モード指示信号を生
成し、指定された動作モードを行なうための各種内部制
御信号を生成する。コマンドには、行を選択状態に設定
するためのロウアクティブコマンド、データ読出を指示
するリードコマンド、データ書込を指示するライトコマ
ンド、選択行を非選択状態へおくためのプリチャージコ
マンド、リフレッシュ動作を行なうためのオートリフレ
ッシュコマンド、セルフリフレッシュを行なうためのセ
ルフリフレッシュコマンドなどが含まれる。
【００１０】ロウアドレス入力回路／リフレッシュカウ
ンタＲＡＦＫは、ロウアクティブコマンドが与えられる
と、コマンドデコーダ／制御回路ＣＤＣの制御の下に、
外部アドレスビットＡ０−Ａ１２を、ロウアドレスとし
て取込み、内部ロウアドレス信号を生成する。このロウ
アドレス入力回路／リフレッシュカウンタＲＡＦＫは、
与えられたアドレスビットをバッファ処理するアドレス
バッファと、バッファ回路の出力信号をラッチするアド
レスラッチを含む。ロウアドレス入力回路／リフレッシ
ュカウンタＲＡＦＫに含まれるリフレッシュカウンタ
は、オートリフレッシュコマンドまたはセルフリフレッ
シュコマンドが与えられたとき、リフレッシュ行を指定
するリフレッシュアドレスを生成する。リフレッシュ動
作完了後、このリフレッシュカウンタのカウント値が増
分または減分される。コラムアドレス入力回路ＣＡＫ
は、リードコマンドまたはライトコマンドが与えられる
と、コマンドデコーダ／制御回路ＣＤＣの制御の下に、
所定の外部アドレスビット、たとえば下位の外部アドレ
スビットＡ０−Ａ４を取込み、内部コラムアドレス信号
を生成する。このコラムアドレス入力回路ＣＡＫも、ア
ドレスバッファおよびアドレスラッチを含む。
【００１１】ロウアドレス入力回路／リフレッシュカウ
ンタＲＡＦＫからの内部ロウアドレス信号はロウプリデ
コーダＲＰＤへ与えられ、コラムアドレス入力回路ＣＡ
Ｋからの内部コラムアドレス信号は、コラムプリデコー
ダＣＰＤへ与えられる。ロウプリデコーダＲＰＤは、与
えられたロウアドレス信号をプリデコードして、プリデ
コード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれ
るロウデコーダへ与える。コラムプリデコーダＣＰＤ
は、コラムアドレス入力回路ＣＡＫからの内部コラムア
ドレス信号をプリデコードし、プリデコード信号をロウ
／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダ
へ与える。
【００１２】コマンドデコーダ／制御回路ＣＤＣは、リ
ードコマンドまたはライトコマンドを受けると、データ
入出力コントローラＤＩＯＫおよびデータパス帯ＤＰＢ
に含まれるプリアンプまたはライトドライバの動作の制
御を行なうための内部制御信号を生成する。クロック信
号ＣＬＫは、この混載ＤＲＡＭの内部動作タイミングを
決定する基準信号として利用される。
【００１３】データ入出力コントローラＤＩＯＫは、ク
ロック信号ＣＬＫに同期してデータの入出力を行ない、
またロウアドレス入力回路／リフレッシュカウンタＲＡ
ＦＫのロウアドレス入力回路およびコラムアドレス入力
回路ＣＡＫは、クロック信号ＣＬＫに同期して、与えら
れたアドレスビットの取込みおよびラッチを行なう。
【００１４】混載ＤＲＡＭは、さらに、内部電圧ＶＰ
Ｐ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬ、およびＶＣＰを発生
する内部電圧発生回路と、セルフリフレッシュモードが
指定されたとき（セルフリフレッシュコマンドが与えら
れたとき）、所定の間隔で、リフレッシュ要求信号ＦＡ
Ｙを活性化するセルフリフレッシュタイマを含むブロッ
クＰＨＫを含む。内部電圧ＶＰＰは、選択サブワード線
ＳＷＬ上に伝達される電圧であり、通常、動作電源電圧
よりも高い電圧レベルである。電圧ＶＣＣＳは、センス
アンプ帯ＳＢ０−ＳＢｎ＋１に含まれるセンスアンプ回
路の動作電源電圧であり、図示しない内部降圧回路によ
り生成される。電圧ＶＣＣＰは、周辺電源電圧であり、
ロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコー
ダおよびコラムデコーダ、およびデータパス帯ＤＰＢに
含まれるプリアンプおよびライトドライバなどの周辺回
路へ与えられる動作電源電圧である。電圧ＶＢＬは、後
に説明するビット線プリチャージ電圧である。電圧ＶＣ
Ｐは、メモリセルのセルプレートへ与えられるセルプレ
ート電圧であり、メモリセルデータのＨレベルの電圧お
よびＬレベルの電圧の中間レベルである。これらの電圧
ＶＢＬおよびＶＣＰは、通常アレイ電源電圧（センス電
源電圧）ＶＣＣＳの１／２の中間電圧である。
【００１５】ブロックＰＨＫのセルフリフレッシュタイ
マは、セルフリフレッシュモードに入ると活性化され、
最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイ
ＭＡ０−ＭＡｎのすべての行のリフレッシュが１回完了
するように、所定の間隔で、リフレッシュ要求信号ＦＡ
Ｙを発行する。メモリアレイＭＡ０−ＭＡｎのすべての
行をリフレッシュするのに必要なリフレッシュ回数をＮ
ｒｅｆとすると、リフレッシュ要求信号ＦＡＹは、ｔＲ
ＥＦｍａｘ／Ｎｒｅｆの周期で発行される。たとえば、
Ｎｒｅｆ＝４０９６の４Ｋリフレッシュモードにおいて
は、最大リフレッシュ時間ｔＲＥＦｍａｘが６４ｍｓで
あれば、リフレッシュ要求信号ＦＡＹは、１６μｓごと
に発行される。
【００１６】セルフリフレッシュモードにおいては、メ
モリセルの記憶データを保持するために、所定の周期で
メモリアレイ内においてメモリセルデータのリフレッシ
ュが実行される。セルフリフレッシュモードは、通常、
スリープモード時、すなわち、システムＬＳＩが長期に
わたってスタンバイ状態にあるときに設定される。した
がって、このスリープモードにおいては、メモリセルの
記憶データを保持することが要求されるだけであり、消
費電力の観点からリフレッシュ間隔はできるだけ長くす
るのが望ましい。
【００１７】図６８は、センスアンプ帯に含まれるセン
スアンプ回路およびその周辺部の構成を示す図である。
図６８において、センスアンプＳＡＫは、ビット線ＢＬ
ＬおよびＺＢＬＬにビット線分離ゲートＢＩＧＬを介し
て結合され、またビット線分離ゲートＢＩＧＲを介して
他方のメモリブロックのビット線ＢＬＲおよびＺＢＬＲ
に結合される。ビット線分離ゲートＢＩＧＬおよびＢＩ
ＧＲは、それぞれビット線分離指示信号ＢＬＩＬおよび
ＢＬＲＲに応答して、導通／非導通状態となる。
【００１８】センスアンプＳＡＫは、ビット線ＢＬＬお
よびＢＬＲにビット線分離ゲートＢＩＧＬおよびＢＩＧ
Ｒを介して結合される共通ビット線ＣＢＬおよびビット
線分離ゲートＢＩＧＬおよびＢＩＧＲを介してビット線
ＺＢＬＬおよびＺＢＬＲに結合される共通ビット線ＺＣ
ＢＬ上の電位を差動増幅する。センスアンプＳＡＫは、
交差結合されるＰチャネルＭＯＳトランジスタＰ１およ
びＰ２と、交差結合されるＮチャネルＭＯＳトランジス
タＮ１およびＮ２を含む。
【００１９】センスアンプ活性化信号ＺＳＯＰの活性化
に応答して導通しセンス電源電圧ＶＣＣＳをセンスアン
プＳＡＫのセンス電源ノードＳ２Ｐに伝達するセンス活
性化用のＰチャネルＭＯＳトランジスタＰ３と、センス
活性化信号ＳＯＮの活性化時導通し、センス接地ノード
Ｓ２Ｎを接地ノードに結合するセンス活性化用Ｎチャネ
ルＭＯＳトランジスタＮ３がセンスアンプ駆動回路とし
て設けられる。共通ビット線ＣＢＬおよびＺＣＢＬは、
また、列選択ゲートＣＳＧを介してローカルデータ線対
ＬＩＯに結合される。このローカルデータ線対ＬＩＯ
は、グローバルデータ線ＧＩＯおよびＺＧＩＯに結合さ
れる。
【００２０】また、ビット線ＢＬＬおよびＺＢＬＬに対
して、ビット線イコライズ指示信号ＢＬＥＱＬの活性化
に応答して活性化され、ビット線ＢＬＬおよびＺＢＬＬ
にビット線プリチャージ電圧ＶＢＬを伝達するビット線
プリチャージ／イコライズ回路ＢＥＱＬが設けられ、ビ
ット線ＢＬＲおよびＺＢＬＲに対し、ビット線イコライ
ズ指示信号ＢＬＥＱＲに応答して活性化され、ビット線
ＢＬＲおよびＺＢＬＲにビット線プリチャージ電圧ＶＢ
Ｌを伝達するビット線プリチャージ／イコライズ回路Ｂ
ＥＱＲが設けられる。
【００２１】ビット線ＢＬＬおよびＺＢＬＬおよびビッ
ト線ＢＬＲおよびＺＢＬＲに交差する方向に、それぞれ
サブワード線が設けられ、交差部に、メモリセルＭＣが
配置される。図４９において、ビット線ＢＬＬおよびＺ
ＢＬＬに交差するサブワード線ＳＷＬと、サブワード線
ＳＷＬとビット線ＺＢＬＬの交差部に対応して配置され
るメモリセルＭＣを代表的に示す。メモリセルＭＣは、
情報を記憶するためのメモリキャパシタＭＱと、サブワ
ード線ＳＷＬの電位に応答して導通し、メモリキャパシ
タＭＱをビット線ＺＢＬＬに結合するＮチャネルＭＯＳ
トランジスタで構成されるアクセストランジスタＭＴを
含む。このメモリキャパシタＭＱのストレージノードＳ
Ｎの電位が、記憶情報に応じて決定され、また、このス
トレージノードと対向するセルプレートには、セルプレ
ート電圧ＶＣＰが印加される。
【００２２】スタンバイ状態においては、ビット線分離
指示信号ＢＬＩＬおよびＢＬＩＲは、たとえば昇圧電圧
ＶＰＰレベルのＨレベルであり、ビット線分離ゲートＢ
ＩＧＬおよびＢＩＧＲは導通状態にあり、ビット線ＢＬ
Ｌ、ＣＢＬおよびＢＬＲが結合されかつ補のビット線Ｚ
ＢＬＬ、ＺＣＢＬおよびＺＢＬＲが結合される。このと
き、また、ビット線イコライズ指示信号ＢＬＥＱＬおよ
びＢＬＥＱＲも活性状態にあり、ビット線プリチャージ
／イコライズ回路ＢＥＱＬおよびＢＥＱＲにより、ビッ
ト線ＢＬＬ、ＣＢＬ、およびＢＬＲならびに補のビット
線ＺＢＬＬ、ＺＣＢＬ、およびＺＢＬＲは、プリチャー
ジ電圧ＶＢＬにプリチャージされかつイコライズされて
いる。
【００２３】ロウアクティブコマンドが与えられ、ロウ
アクセスが行なわれるとき、選択行（サブワード線）を
含むメモリブロックのビット線分離ゲートは導通状態を
維持し、一方、この選択メモリアレイ（選択サブワード
線を含むメモリアレイ）とセンスアンプを共有する非選
択のメモリアレイのビット線分離ゲートは非導通状態と
なる。今、図６８に示すサブワード線ＳＷＬが選択され
る場合を想定する。この場合には、ビット線イコライズ
信号ＢＬＥＱＬがＬレベルの非活性状態となり、ビット
線プリチャージ／イコライズ回路ＢＥＱＬが非活性化さ
れる。また、ビット線分離指示信号ＢＬＩＲが、Ｌレベ
ルへ駆動され、ビット線分離ゲートＢＩＧＲが非導通状
態となり、ビット線ＢＬＲおよびＺＢＬＲは、共通ビッ
ト線ＣＢＬおよびＺＣＢＬから切り離される。この状態
においては、選択メモリアレイのビット線ＢＬＬおよび
ＺＢＬＬは、プリチャージ電圧ＶＢＬでフローティング
状態となる。ビット線イコライズ指示信号ＢＬＥＱＲは
Ｈレベルの活性状態にあり、ビット線ＢＬＲおよびＺＢ
ＬＲは、ビット線プリチャージ電圧ＶＢＬレベルにビッ
ト線プリチャージ／イコライズ回路ＢＥＱＲにより保持
される。
【００２４】次いで、行選択動作が行なわれ、選択サブ
ワード線の電位が立上がる。すなわちサブワード線ＳＷ
Ｌのレベルが上昇すると、メモリセルＭＣのメモリアク
セストランジスタＭＴが導通し、メモリキャパシタＭＱ
のストレージノードＳＮが対応のビット線（ＺＢＬＬ）
に結合される。したがって、このメモリセルのキャパシ
タＭＱに蓄積された電荷が、ビット線ＺＢＬＬ上に読出
される。ビット線ＢＬＬには、選択メモリセルは接続さ
れていないため、ビット線ＢＬＬは、中間電圧レベルの
ビット線プリチャージ電圧ＶＢＬに保持されている。
今、ビット線ＢＬＬおよびＺＢＬＬそれぞれの寄生容量
をＣＢ、メモリキャパシタＭＱのキャパシタンス値をＣ
Ｓとし、ストレージノードＳＮの電位をＶ（ＳＮ）とす
ると、このビット線ＢＬＬおよびＺＢＬＬの間の電位差
ΔＶは、次式で表わされる。
【００２５】ΔＶ＝０．５・Ｖ（ＳＮ）・ＣＳ／（ＣＳ
＋ＣＢ） 次いで、センスアンプ活性化信号ＺＳＰおよびＳＯＮが
活性化され、センスアンプ活性化用のＭＯＳトランジス
タＰ３およびＮ３が導通し、センス電源供給ノードＳ２
ＰおよびＳ２Ｎへ、センス電源電圧ＶＣＣＳおよび接地
電圧がそれぞれ伝達される。センス電源ノードＳ２Ｐお
よびセンス接地ノードＳ２Ｎにセンス電源電圧ＶＣＣＳ
および接地電圧が伝達されると、センスアンプＳＡＫが
活性化されセンス動作を開始する。一般的に、Ｎチャネ
ルＭＯＳトランジスタＮ１およびＮ２のしきい値電圧
が、ＰチャネルＭＯＳトランジスタＰ１およびＰ２のし
きい値電圧の絶対値より小さいため、先に、ＭＯＳトラ
ンジスタＮ１およびＮ２によるＮセンスアンプがセンス
動作を開始し、ビット線ＢＬＬおよびＺＢＬＬから共通
ビット線ＣＢＬおよびＺＣＢＬに伝達された電位差を増
幅する。すなわちこのＭＯＳトランジスタＮ１およびＮ
２により、共通ビット線ＣＢＬおよびＺＣＢＬの低電位
の共通ビット線が接地電圧レベルに駆動される。少し遅
れて、ＰチャネルＭＯＳトランジスタＰ１およびＰ２よ
り、これらの共通ビット線ＣＢＬおよびＺＣＢＬの高電
位の共通ビット線電位が、センス電源電圧ＶＣＣＳレベ
ルまで駆動される。
【００２６】共通ビット線ＣＢＬおよびＺＣＢＬにＬレ
ベルのデータが伝達された場合、このＬレベルのデータ
を受ける共通ビット線の電圧は、プリチャージ電圧ＶＢ
Ｌよりも低い。一方、Ｈレベルデータが読出された場合
には、このＨレベルデータを受ける共通ビット線の電圧
はプリチャージ電圧ＶＢＬよりも高い。したがって、Ｍ
ＯＳトランジスタＮ１およびＮ２は、Ｌレベルデータが
読出された場合にはそのゲート−ソース間電圧がＨレベ
ルデータが読出された場合よりも低くなるため、Ｈレベ
ルデータ読出時に比べてＬレベル読出時にはＮチャネル
ＭＯＳトランジスタＮ１およびＮ２のセンス動作が遅く
なる。
【００２７】センスアンプＳＡＫがセンスする電圧は、
メモリセルＭＣのストレージノードＳＮの電圧Ｖ（Ｓ
Ｎ）に比例する大きさを有する。したがって、センスア
ンプＳＡＫが正確に動作するようにセンスマージンを大
きくするためには、このメモリセルから読出される電荷
量をできるだけ大きくする必要がある。ストレージノー
ドＳＮのＬレベル時のデータの記憶時の電圧レベルは接
地電圧ＶＳＳレベルであり、またこのストレージノード
ＳＮに、Ｈレベルデータが記憶される場合には、ストレ
ージノードＳＮの電圧Ｖ（ＳＮ）はセンス電源電圧ＶＣ
ＣＳレベルである。このストレージノードＳＮのＨレベ
ルデータ記憶時の電圧レベルをできるだけ高くするため
に、サブワード線ＳＷＬへは、昇圧電圧ＶＰＰが伝達さ
れる。この昇圧電圧ＶＰＰは、センス電源電圧ＶＣＣＳ
とアクセストランジスタＭＴのしきい値電圧の和よりも
十分高い電圧レベルである。この昇圧電圧ＶＰＰをサブ
ワード線ＳＷＬに伝達することにより、メモリアクセス
トランジスタＭＴのしきい値電圧損失を伴うことなく、
センス電源電圧ＶＣＣＳを、ストレージノードＳＮに伝
達することができる。
【００２８】センスアンプＳＡＫによるセンス動作が完
了すると、ビット線ＢＬＬおよびＺＢＬＬは、センス電
源電圧ＶＣＣＳおよび接地電圧レベルに駆動される。こ
の後、リードコマンドまたはライトコマンド（コラムア
クセスコマンド）が与えられると、列選択動作が行なわ
れ、列選択線ＣＳＬ上の列選択信号が活性化され、列選
択ゲートＣＳＧが導通し、共通ビット線ＣＢＬおよびＺ
ＣＢＬが、ローカルデータ線ＬＩＯを介してグローバル
データ線ＧＩＯおよびＺＧＩＯに結合されて、データの
書込または読出が行なわれる。
【００２９】図６９は、メモリセルの断面構造を概略的
に示す図である。図６９において、Ｐ型基板領域９００
表面に、間をおいてＮ型不純物領域９０１ａおよび９０
１ｂが形成される。これらの不純物領域９０１ａおよび
９０１ｂの間のチャネル領域上に、図示しないゲート絶
縁膜を介してワード線ＷＬとなる第１の導電層９０２が
形成される。不純物領域９０１ａは、ビット線ＢＬとな
る第２の導電層９０３に接続され、不純物領域９０１ｂ
は、ストレージノードＳＮとなる第３の導電層９０４に
接続される。この第３の導電層９０４は、不純物領域９
０１ｂに接続される脚部と、この脚部上部の中空構造の
円筒形部分とを有する。この円筒形部分にキャパシタ絶
縁膜９０５を介してセルプレート電極となる第４の導電
層９０６が配設される。このセルプレートとなる第４の
導電層９０６は、メモリサブアレイ単位で対応のメモリ
サブアレイ上に延在して配設されかつ共通にセルプレー
ト電圧ＶＣＰを受ける。第３の導電層９０４の上部の円
筒形領域と第４の導電層９０６のキャパシタ絶縁膜９０
５を介して対向する領域が、メモリセルキャパシタとし
て機能する。
【００３０】メモリアクセストランジスタＭＴは、不純
物領域９０１ａおよび９０１ｂと、第１の導電層９０２
とで形成され、基板領域９００が、このメモリアクセス
トランジスタのバックゲートとして機能する。基板領域
９００へは、負電圧Ｖｂｂが印加される。第３の導電層
９０４の電位が、記憶データに応じて決定される。しか
しながら、図６５に破線で示すように、このストレージ
ノードＳＮの接合容量（不純物領域９０１ｂと基板領域
９００の間のＰＮ接合）におけるリーク電流および第２
の導電層９０２の下のチャネル領域に対するリーク電
流、およびキャパシタ絶縁膜９０５に対するリーク電流
などの種々のリーク電流により、このメモリキャパシタ
に蓄積された電荷が減少する。
【００３１】図７０は、ストレージノードＳＮの電位レ
ベルの時間変化を示す図である。この図７０において
は、ビット線ＢＬにはプリチャージ電圧ＶＢＬ（＝ＶＣ
ＣＳ／２）が印加され、ワード線ＷＬ（サブワード線Ｓ
ＷＬ）に接地電圧ＶＳＳが印加されたときの電圧変化を
示す。リーク電流によりストレージノードＳＮの電圧Ｖ
（ＳＮ）は、次式で表わされる時間依存性を有する。
【００３２】Ｖ（ＳＮ）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂ
ｂ）・ｅｘｐ（−Ｔ／τａ） ここでＴは時間を示す。係数τａは、メモリセルの
“Ｈ”データ書込時の電荷保持特性を示す特性値であ
る。この特性値τａが大きければ、メモリセルの電荷保
持時間が長いことを示す。
【００３３】ストレージノードＳＮに、Ｈレベルデータ
が書込まれたとき、このストレージノードの電圧Ｖ（Ｓ
Ｎ）は、センス電源電圧ＶＣＣＳレベルである。時間Ｔ
が経過するにつれて、接合間のリーク電流に従ってスト
レージノード電圧Ｖ（ＳＮ）が徐々に低下する。時刻Ｔ
１におけるストレージノードの電圧Ｖｃｒのときにメモ
リセルデータをビット線に読出した場合、ビット線間の
電位差（Ｖｃｒ−ＶＢＬ）・（Ｃｓ／（Ｃｓ＋Ｃｂ））
がセンスアンプの感度以下となる。ここで、Ｃｓおよび
Ｃｂは、それぞれ、メモリセルキャパシタおよびビット
線寄生容量の容量値を示す。すなわち、この時間Ｔ１を
経過すると、センスアンプが誤動作し、Ｈレベルデータ
をＬレベルデータへと増幅するＨデータの読出エラーが
生じる。したがって、このメモリセルに対し、時間Ｔ１
以内に、リフレッシュを行なう必要がある。特性値τａ
は、メモリセルごとにより異なり（製造パラメータのば
らつきによる）、リフレッシュ間隔は最悪ケースで決定
される。すなわち、この半導体記憶装置内で一番短いデ
ータ保持時間を有する、すなわち特性値τａの最も小さ
い値により、リフレッシュ間隔ｔＲＥＦｍａｘが決定さ
れる。
【００３４】
【発明が解決しようとする課題】混載ＤＲＡＭのプロセ
スにおいては、同一チップ上に集積化されるロジックと
同一の製造プロセスが適用される。したがって、ロジッ
クのトランジスタの性能を引出すために、ロジックプロ
セスにおいては標準となっているトランジスタのソース
およびドレイン拡散層へのサリサイドプロセス等も混載
ＤＲＡＭのプロセスに導入されている。したがって、メ
モリキャパシタ形成時の高熱処理のサーマルバジェット
（熱処理の実行時間と温度との積）を低減している。そ
のため、混載ＤＲＡＭは、汎用ＤＲＡＭに比べて、不純
物領域および絶縁膜に十分な時間所定の温度で熱処理で
きず、接合リーク電流およびキャパシタ絶縁膜のリーク
電流が少し大きい。
【００３５】また、図６９に示すような、円筒型のスタ
ックトキャパシタセル構造を有する場合、ＤＲＡＭ部と
ロジック部との間に大きな段差が生じる。ＣＭＰ（ケミ
カル・メカニカル・ポリッシング）プロセスにより、配
線間の層間絶縁膜をある程度平坦化しても、段差を完全
になくすことはできない。したがって、写真製版工程に
おける露光工程での段差部における反射光の乱反射等に
より、メタル配線のピッチを十分小さくすることができ
ない。このため、ロジックの高密度ライブラリに必要と
されるメタル配線ピッチを実現することが困難となる。
そこで、メモリセルキャパシタの容量値をある程度犠牲
にして、スタックトキャパシタのストレージノードの高
さを低くする（円筒形部分の高さを低くする）ことによ
り、配線間の層間絶縁膜の完全な平坦化を図り、ＤＲＡ
Ｍ部とロジック部との段差をなくして、ロジックライブ
ラリのゲート密度を高くしている。したがって、このメ
モリセルキャパシタの容量値が汎用ＤＲＡＭに比べて小
さくなっており、蓄積電荷量も応じて低減される。
【００３６】また、混載ＤＲＡＭは、高速動作するロジ
ック部と同一半導体チップ上に集積化されている。この
ため、高速動作するロジック部からの熱伝導により、汎
用ＤＲＡＭに比べて、混載ＤＲＡＭ部の温度が高くなる
傾向があり、またこのロジック部の高速動作により、混
載ＤＲＡＭ部の電源線および基板へのノイズも受けやす
くなる。これらのプロセス上またはチップ動作上の種々
の要因により、混載ＤＲＡＭのリフレッシュ特性が汎用
ＤＲＡＭに比べて劣化する。また、動作期間中におい
て、混載ＤＲＡＭのリフレッシュ間隔を、汎用ＤＲＡＭ
に比べて短くする必要があり、データ保持のための消費
電流が増大する。
【００３７】また、スリープモード時などのように、ロ
ジック部が動作を停止している場合に、混載ＤＲＡＭの
記憶データを保持するために、周期的にリフレッシュを
実行するセルフリフレッシュを行なう必要がある。この
場合においても、セルフリフレッシュモード時のリフレ
ッシュ間隔が、汎用ＤＲＡＭに比べて短くなるため、ス
リープモード時の消費電流が増大する。特に、電池駆動
の携帯情報機器およびデジタルカメラ等の製品に混載Ｄ
ＲＡＭを用いたシステムＬＳＩを応用する場合、記憶容
量の増大よりも、低消費電力が重要な要因となる。した
がって、上述のようなリフレッシュ特性の悪化に伴う消
費電流の増大は、電池駆動の機器への用途に対し大きな
問題となる。
【００３８】また、ＤＲＡＭは、ロジックと同一半導体
基板上に集積化される。混載ＤＲＡＭは、したがって、
できるだけ高速動作するロジックの動作速度に応じて動
作し、ロジックのウェイト時間を短くするのが好まし
い。従来の混載ＤＲＡＭにおいては、階層ワード線構成
が用いられ、この行選択に対する時間を短くすることが
図られている。したがって、消費電流を低減するととも
に、このロウアクセス時間（行選択に要する時間）をで
きるだけ短くするのが好ましい。
【００３９】また、低消費電流を実現する場合、内部構
成を変更した場合、冗長置換による不良救済構成が変更
されても、不良救済効率を低下させるのを防止して歩留
りを改善する必要がある。
【００４０】それゆえ、この発明の目的は、低消費電力
を実現することのできる半導体記憶装置を提供すること
である。
【００４１】この発明の他の目的は、リフレッシュ特性
が改善される混載ＤＲＡＭを提供することである。
【００４２】この発明のさらに他の目的は、低消費電力
でかつロウアクセス時間を短縮することのできる半導体
記憶装置を提供することである。
【００４３】この発明のさらに他の目的は、リフレッシ
ュ特性およびロウアクセス時間が共に改善される混載Ｄ
ＲＡＭを提供することである。この発明のさらに他の目
的は、効率的にロウの不良を救済することのできる低消
費電流の半導体記憶装置を提供することである。
【００４４】この発明のさらに他の目的は、不良ロウの
救済効率を改善することのできる、ツインセルモードで
動作する半導体記憶装置を提供することである。
【００４５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、各
行に対応して配置され、各々に対応の行のメモリセルが
接続する複数のワード線と、各列に対応して配置され、
各々に対応の列のメモリセルが接続する複数のビット線
とを備える。これら複数のビット線は対をなして配設さ
れ、かつ各メモリセルは、対をなすビット線の一方と対
応のワード線との交差部に対応して配置される。
【００４６】この発明に係る半導体記憶装置は、さら
に、アドレス信号に従ってアドレス指定された行および
関連の行のワード線を同時に選択するための行選択手段
を備える。この行選択手段は、アドレス指定された行お
よび関連の行と対をなすビット線との交差部それぞれに
対応してメモリセルが配置されるようにアドレスに従っ
て関連の行を選択する。この行選択手段はアドレス指定
された行および関連の行をそれぞれ個々に選択状態へ駆
動するためのドライブ回路を含む。
【００４７】この発明に係る半導体記憶装置は、さら
に、各ビット線対に対応して配置され、活性化時対応の
ビット線対の電位を差動増幅するセンスアンプ回路を備
える。
【００４８】また、アドレス信号は複数ビットの信号で
あり、行選択手段は、好ましくは、アドレス信号の所定
のビットを縮退してアドレス指定された行および関連の
行を同時に指定する手段を含む。
【００４９】また、複数のメモリセルの１つの配置にお
いては、対応のビット線へ接続するためのビット線コン
タクトが行方向に整列して配置され、またビット線コン
タクトは、行方向において１列きに配置され、かつさら
にこのビット線コンタクトは列方向に隣接するメモリセ
ルで共有される。この配置では、対をなすビット線は、
行方向において隣接されるビット線であり、アドレス指
定される行のワード線および関連の行のワード線は、列
方向において隣接するワード線である。
【００５０】また、これに代えて、列方向に隣接するメ
モリセルが対応のビット線に接続するためのビット線コ
ンタクトを共有する。ビット線コンタクトを共有する２
つのメモリセルを単位として、列方向にこの単位が２行
おきに配置されかつ隣接列のビット線コンタクトは１行
ずれて配置されるように配置される。この配置では、対
をなすビット線は１列間をおいたビット線であり、ま
た、アドレス指定される行のワード線および関連の行の
ワード線は１行間をおいたワード線である。
【００５１】また、行選択手段は、好ましくは、動作モ
ード指示信号が第１の動作モードを指定するときには複
数ビットのアドレス信号の特定のビットを縮退状態と
し、これによりアドレス指定された行および関連の行を
同時に指定される状態に設定し、かつ動作モード指示信
号が第２の動作モードを指定するときには、このアドレ
ス信号に従ってアドレス指定された行を選択しかつ関連
の行は非選択状態に維持するためのモード切換回路を備
える。
【００５２】また、メモリセルは、情報を記憶するため
の、ストレージノードと一定電圧レベルのセルプレート
電圧を受けるセルプレートノードとを有するキャパシタ
を含む。好ましくは、複数のワード線が非選択状態にあ
るスタンバイ状態時においては、セルプレート電圧のセ
ルプレートノードへの供給を停止するためのセルプレー
ト電圧制御回路が設けられる。
【００５３】また、動作モード指示信号は、たとえば、
メモリセルの電荷保持特性を試験するためのリフレッシ
ュ不良テストモード指示信号である。
【００５４】また、好ましくは、複数のメモリセルの不
良行を救済するための冗長行をさらに備える。この冗長
行の数は、アドレス指定される行および関連の行の合計
数の整数倍である。
【００５５】また、この場合、アドレス指定される行お
よび関連の行の少なくとも一方が不良行のとき、少なく
ともアドレス指定される行および関連の行を同時に冗長
行で置換するための冗長回路を備える。
【００５６】また、好ましくは、ドライブ回路は複数の
ワード線各々に対応して配置され、かつ複数のワード線
の両側に交互に配置される。複数のワード線において互
いに関連して配置されるワード線は、導電層により両側
で電気的に接続される。
【００５７】別の観点に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有する複数のメ
モリサブアレイと、各メモリサブアレイにおいて、各メ
モリセル行に対応して配置され、各々に対応の行のメモ
リセルが接続される複数のサブワード線と、複数のメモ
リサブアレイに共通に行方向に延在して設けられかつ各
々が各メモリサブアレイの所定数のサブワード線に対応
して配置される複数のメインワード線と、複数のサブワ
ード線に対応して配置され、各々が対応のメインワード
線とサブデコード信号とに従って対応のサブワード線を
選択状態へ駆動するための複数のサブワード線ドライバ
を備える。サブデコード信号は、所定数のサブワード線
において２本のサブワード線を同時に特定する。
【００５８】この発明の別の観点に係る半導体記憶装置
は、さらに、各メモリサブアレイにおいてメモリセル列
に対応して設けられ、各々に対応の列のメモリセルが接
続する複数のビット線対と、これら複数のビット線対に
対応して設けられ、各々が対応のビット線対の電圧を差
動増幅するための複数のセンスアンプ回路を備える。各
ビット線対においては、サブデコード信号が同時に特定
する２本のサブワード線との各交差部に対応して、各ビ
ット線にメモリセルが接続される。また、サブデコード
信号により同時に特定されるサブワード線の対は、それ
らの両端において導電層により接続される。
【００５９】好ましくは、同時に選択されるサブワード
線は列方向において隣接するサブワード線である。
【００６０】この発明のさらに他の観点に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、メ
モリセルの各行に対応して配置され、各々に対応の行の
メモリセルが接続する複数のワード線と、メモリセルの
各列に対応して配置され、各々に対応の列のメモリセル
が接続する複数の列線と、これらの列線に対応して設け
られ、スタンバイ状態時対応の列線を所定電圧レベルに
保持するための複数の列電圧保持回路とを備える。これ
ら複数の列電圧保持回路は、電流制限された電圧を上記
所定電圧として対応の列線へ伝達する。
【００６１】好ましくは、電圧保持回路をスタンバイ状
態時活性化するための電圧制御回路が設けられる。この
電圧制御回路は、電圧保持回路をスタンバイ状態時高抵
抗の導通状態に設定しかつメモリセル選択動作時電圧保
持回路を高抵抗の非導通状態に設定する。
【００６２】好ましくは、各電圧保持回路は、導通時所
定電圧を対応の列線に伝達するトランジスタを含む。電
圧制御回路は、スタンバイ状態時には、電圧保持回路の
トランジスタを低抵抗の導通状態に設定し、次いで高抵
抗の導通状態に設定する。
【００６３】また複数のメモリセルは複数の行ブロック
に好ましくは分割される。電圧制御回路は、行ブロック
を特定するブロック選択信号とメモリセル選択を指示す
るロウアクティブ信号の遅延信号とに応答して制御信号
を生成する回路と、この制御信号とブロック選択信号と
に応答して対応の行ブロックの電圧保持回路に電圧保持
指示信号を発生するドライブ回路と、このドライブ回路
の出力ノードを定電圧にクランプするための電流駆動能
力の小さなクランプ用素子とを備える。この定電圧レベ
ルの電圧保持指示信号により、電圧保持回路が高抵抗の
導通状態となる。
【００６４】また好ましくは、ドライブ回路は、第１の
基準電圧と第２の基準電圧を動作電源電圧として受け、
クランプ用素子は、ドライブ回路の出力ノードと第１お
よび第２の基準電圧の間の定電圧を供給するノードとの
間に結合されかつゲートに第3の基準電圧を受ける高抵
抗のトランジスタである。
【００６５】また、好ましくは、所定電圧は、メモリセ
ルの記憶データのハイレベルデータに対応する電圧レベ
ルである。各電圧保持回路は、Ｐチャネルの絶縁ゲート
型電界効果トランジスタを構成要素として含む。
【００６６】好ましくは、複数の電圧保持回路の所定数
の電圧保持回路の組ごとにサブ電源回路が対応して設け
られる。このサブ電源回路は、対応の電圧保持回路の組
に所定電圧を伝達する。これらのサブ電源回路の各々
は、電流制限機能を有する。
【００６７】また、複数の列の不良列を救済するための
冗長列が好ましくは設けられる。この冗長列は、電圧保
持回路の組に対応する列の組に対応して設けられる。
【００６８】また、内部データを伝達するための複数の
内部データ線がさらに設けられる。この内部データ線の
各々は、電圧保持回路の組にそれぞれ対応して設けられ
る。
【００６９】また、各電圧保持回路に対応してサブ電源
回路が設けられ、そのトランジスタ素子は、対応の電圧
保持回路に所定電圧を伝達する。
【００７０】好ましくは、トランジスタ素子は、抵抗接
続されるＰチャネルの絶縁ゲート型電界効果トランジス
タである。所定電圧は、メモリセルの記憶データのハイ
レベルデータに対応する電圧レベルである。
【００７１】また、半導体記憶装置は、好ましくは、ロ
ジック回路と同一半導体基板上に集積化される。サブ電
源回路のトランジスタ素子は、電界効果トランジスタで
あり、好ましくは、ロジック回路の構成要素の電界効果
トランジスタとゲート絶縁膜膜厚およびゲート絶縁膜の
材料が同じである。
【００７２】また、好ましくは、さらに、特定動作モー
ド時複数のワード線から同時に２本のワード線をアドレ
ス信号に従って選択するための行選択回路が設けられ
る。列線は、相補データを伝達するビット線の対を含
む。複数のメモリセルは、同時に選択される２本のワー
ド線と各列線のビット線との交差部に対応して配置され
る。
【００７３】また、さらに、好ましくは、半導体記憶装
置は、ロジック回路と同一半導体基板上に集積化されて
形成される。電圧保持回路は、好ましくは、このロジッ
ク回路の構成要素の電界効果型トランジスタとゲート絶
縁膜の膜厚および材料が同じである電界効果型トランジ
スタを構成要素として含む。
【００７４】この発明のさらに別の観点に係る半導体記
憶装置は、行列状に配列される複数のノーマルメモリセ
ルと、各ノーマルメモリセル行に対応して配置され、各
々に対応の行のノーマルメモリセルが接続する複数のノ
ーマルサブワード線と、各々が所定数のノーマルサブワ
ード線に対応して配置される複数のノーマルメインワー
ド線と、少なくとも所定数の行に配置される複数のスペ
アメモリセルと、このスペアメモリセルの行に対応して
配置され、各々に対応の行のスペアメモリセルが接続す
る複数のスペアサブワード線と、複数のスペアサブワー
ド線の所定数のサブワード線に対応して各々が配置され
る少なくとも１本のスペアメインワード線と、アドレス
信号に従って不良のノーマルサブワード線が指定された
か否かを判定する第１のスペア判定回路と、このアドレ
ス信号に従って不良ノーマルメインワード線が指定され
たか否かを判定する第２のスペア判定回路と、アドレス
信号と第１および第２の判定回路の出力信号とに従って
ノーマルメインワード線およびノーマルサブワード線を
選択的に選択状態に駆動するノーマル行選択回路と、こ
れらのアドレス信号と第１および第２の判定回路の出力
信号とに従ってスペアメインワード線およびスペアサブ
ワード線を選択的に選択状態に駆動するスペア行選択回
路とを含む。
【００７５】ノーマル行選択回路は、第１の判定回路の
不良検出時にはノーマルメインワード線および対応のノ
ーマルサブワード線を非選択状態とし、かつ第２の判定
回路の不良検出時には、アドレス指定されたメインワー
ド線を選択状態に駆動しかつ対応の所定数のノーマルサ
ブワード線のうち予め定められたノーマルサブワード線
をアドレス信号にかかわらず非選択状態に保持しつつア
ドレス指定されたノーマルサブワード線を選択状態に選
択的に駆動する。
【００７６】スペア行選択回路は、第１の判定回路の不
良検出時には、アドレス信号に従って対応のスペアメイ
ンワード線およびスペアサブワード線を選択状態に駆動
し、かつ第２の判定回路の不良検出時には、対応のスペ
アメインワード線を選択状態に駆動しかつ対応のスペア
サブワード線のうち予め定められたノーマルサブワード
線に対応するスペアサブワード線を除くスペアサブワー
ド線を非選択状態に保持しつつアドレス信号に対応する
スペアサブワード線を選択的に選択状態に駆動する。
【００７７】好ましくは、アドレス信号に従って不良ノ
ーマルメインワード線が指定されたか否かを判定する第
３の判定回がさらに設けられる。この第３の判定回路
は、第２の判定回路が検出する不良と異なる態様の不良
をノーマルメインワード線が有するかを判定する。ノー
マル行選択回路は、第３の判定回路の検出信号に応答し
てノーマルサブワード線の予め定められたノーマルサブ
ワード線を非選択状態に保持しつつアドレス信号に従っ
てノーマルメインワード線およびノーマルサブワード線
を選択的に選択状態に駆動する。スペア行選択回路は、
第３の判定回路の検出信号に応答してスペアサブワード
線の予め定められたスペアサブワード線を非選択状態に
保持しつつアドレス信号に従ってスペアサブワード線を
選択的に選択状態に駆動する。
【００７８】好ましくは、予め定められたノーマルサブ
ワード線は、物理的に隣接するノーマルサブワード線で
ある。
【００７９】また、好ましくは、これらの予め定められ
たノーマルサブワード線は、同一のノーマルメインワー
ド線に対応して配置される。
【００８０】またこれに代えて、予め定められたノーマ
ルサブワード線は、隣接ノーマルメインワード線に対応
して配置される。
【００８１】また、好ましくは、ノーマル行選択回路
は、第１の動作モード時には、アドレス信号に従って不
良非検出時には各列に相補メモリセルデータが読出され
るように２本のノーマルサブワード線を同時に選択状態
に駆動し、かつ第２の動作モード時には、アドレス信号
に従って不良非検出時には１本のノーマルサブワード線
を選択状態に駆動する。
【００８２】この発明のさらに別の観点に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、各
メモリセル行に対応して配置され、各々に対応の行のメ
モリセルが接続する複数のワード線と、特定動作モード
時には、複数のワード線のうち１本間をおいたワード線
の対を同時に選択状態へ駆動するための行選択回路とを
含む。
【００８３】好ましくは、各メモリセル列に対応してビ
ット線対が配置される。特定動作モード時においては、
各ビット線対に相補データが読み出され、通常の１本の
ワード線が選択される時には、各ビット線対において１
本のビット線にメモリセルデータが読み出されるように
メモリセルが配置される。
【００８４】好ましくは、メモリセルは、「ハーフピッ
チセル配置」に配置される。１ビットの情報を２つのメ
モリセルで記憶する。これらの２つのメモリセルにはセ
ンスアンプ回路により相補データが書込まれる。したが
って、メモリセル選択時、対をなすビット線には、相補
な信号が伝達され、ビット線間の電位差は大きくなる。
したがって、Ｈレベルデータを記憶するメモリセルの電
荷がリーク電流により減少しても、十分な大きさの電位
差をビット線間に生じさせることができ、応じてリフレ
ッシュ間隔を長くすることができる。これにより、デー
タ保持モード時におけるリフレッシュ回数を低減して、
消費電力を低減することができる。
【００８５】また、同時に選択状態へ駆動されるサブワ
ード線を、その両端において導電層で接続することによ
り、両側から、サブワード線ドライバにより駆動される
ため、高速でサブワード線を選択状態へ駆動することが
でき、応じて高速でメモリセルデータをビット線対に読
出すことができる。したがって、センスアンプ回路のセ
ンス開始タイミングを早くでき、ロウアクセス時間を短
くすることができる。
【００８６】また、ビット線へ所定電圧（プリチャージ
電圧）を電流制限機能を通して伝達することにより、ビ
ット線とたとえばサブワード線との間にマイクロショー
トが存在する場合においても、このマイクロショートに
おけるスタンバイ状態時のリーク電流を低減することが
でき、応じてマイクロショートが多数存在する場合にお
いても、消費電流を低減することができる。
【００８７】ツインセルモード時においては、２本のサ
ブワード線が同時に選択状態へ駆動される。このサブワ
ード線対を単位としてスペアサブワード線で置換する場
合、隣接対のサブワード線間においてショートなどの不
良が存在した場合、これらの２対のサブワード線を冗長
置換する必要が生じ、不良救済効率が低下する。この不
良の形態に応じて、冗長置換の態様を変更する。これに
より、隣接対のサブワード線間にたとえばショートなど
の不良が存在する場合においても、この対をなすサブワ
ード線において不良のサブワード線を冗長置換するだけ
で不良救済を行なうことができ、不良救済効率が改善さ
れる。
【００８８】また、ツインセルモードなどの特定動作モ
ード時において、１本のワード線を間においてワード線
対を選択することにより、相補データを格納するメモリ
セル単位のメモリセル間距離を大きくすることができ、
隣接メモリセルのセルプレート間のリーク電流の影響を
小さくすることができ、データ保持特性が改善される。
【００８９】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図１においては、メモリセ
ルＭＣは、列方向に隣接するメモリセルがビット線コン
タクトＢＣＴを共有するように配置される。ビット線コ
ンタクトＢＣＴを共有する２つのメモリセルＭＣにより
１つのレイアウト単位ＬＵが構成される。このレイアウ
ト単位ＬＵは、列方向において１列おきに配置され、ま
た行方向において２行おきに配置される。ビット線コン
タクトＢＣＴも、したがって、列方向に整列して４行お
きに配置され、また行方向においてもビット線コンタク
トＢＣＴは１列おきに配置される。行方向においては、
レイアウト単位ＬＵが１列ずれて配置される。図１に示
すように、ビット線コンタクトＢＣＴを斜め方向に結ん
で求められるメモリセルＭＣの最小ピッチ長のビット線
方向への斜影した長さが、メモリセルＭＣの列方向の配
置ピッチの１／２であり、この図１に示すメモリセル配
置は、「ハーフピッチセル」配置と呼ばれる。
【００９０】メモリセルＭＣ（レイアウト単位ＬＵ）の
各列に対応してビット線ＢＬおよびＺＢＬが交互に配置
される。これらのビット線ＢＬおよびＺＢＬは対をなし
て配設され、各ビット線対に対しセンスアンプ回路Ｓ／
Ａが配置される。
【００９１】メモリセルＭＣの各行に対応してサブワー
ド線ＳＷＬが配置され、サブワード線ＳＷＬには、それ
ぞれ対応の行のメモリセルＭＣが接続される。サブワー
ド線ＳＷＬは、メモリサブアレイＭＳＡの両側に配置さ
れるサブワードドライバ帯ＳＷＤＥＢおよびＳＷＤＯＢ
に含まれるサブワードドライバにより駆動される。サブ
ワードドライバ帯ＳＷＤＥＢに含まれるサブワードドラ
イバＳＷＤＥ０、ＳＷＤＥ１およびＳＷＤＥ２は、それ
ぞれ偶数のサブワード線ＳＷＬＬ０、ＳＷＬＬ２、ＳＷ
ＬＬ４、ＳＷＬＬ６、およびＳＷＬＬ８を、図示しない
対応のメインワード線およびサブデコード信号ＳＤ＜０
＞およびＳＤ＜２＞に従って駆動する。これらのサブワ
ードドライバＳＷＤＥ０、ＳＷＤＥ１およびＳＷＤＥ２
は、対応のメインワード線が選択状態のとき、サブデコ
ード信号ＳＤ＜０＞およびＳＤ＜２＞に従って、対応の
２つのサブワード線のうちの一方を選択状態へ駆動する
（サブデコード信号が選択状態のとき）。
【００９２】サブワードドライバ帯ＳＷＤＯＢにおいて
は、奇数サブワード線ＳＷＬＲ１、ＳＷＬＲ３、ＳＷＬ
Ｒ５およびＳＷＬＲ７に対してサブワードドライバＳＷ
ＤＯ０、ＳＷＤＯ１およびＳＷＤＯ２が設けられる。こ
れらのサブワードドライバＳＷＤＯ０、ＳＷＤＯ１、Ｓ
ＷＤＯ２には、それぞれ２つのサブワード線が対応して
設けられ、これらのサブワードドライバＳＷＤＯ０、Ｓ
ＷＤＯ１およびＳＷＤＯ２は、図示しないメインワード
線上の信号とサブデコード信号ＳＤ＜３＞およびＳＤ＜
１＞に従って対応のサブワード線を選択状態へ駆動す
る。
【００９３】メインワード線は、４本のサブワード線に
対して１本配置される。すなわち、サブワード線ＳＷＬ
Ｌ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ３に対し
て１つのメインワード線が位置され、サブワード線ＳＷ
ＬＬ４、ＳＷＬＲ５、ＳＷＬＬ６およびＳＷＬＲ７に対
して１つのメインワード線が配置される。
【００９４】行選択時においては、隣接するサブワード
線を同時に選択する。すなわち、アドレス信号に従っ
て、アドレス指定されたサブワード線およびこの隣接す
るサブワード線の対ＳＷＬＰを同時に選択する。図１に
示すように、たとえばサブワード線ＳＷＬＬ０およびＳ
ＷＬＲ１が同時に選択される。メモリセルＭＣ１および
ＭＣ２を１ビット／２セルモード（ツインセルモード）
時のメモリ単位（以下、ツインセル単位と称す）ＭＴＵ
として、１ビット情報を記憶する。すなわち、メモリセ
ルＭＣ１およびＭＣ２の一方に、Ｈレベルデータを書込
み、他方のメモリセルにＬレベルデータを書込む。セン
スアンプ回路Ｓ／Ａは、ビット線ＢＬおよびＺＢＬの電
位を差動増幅している。したがって、ビット線ＢＬおよ
びＺＢＬに、常に相補メモリセルデータが読出されるた
め、ＨレベルデータおよびＬレベルデータがビット線Ｂ
ＬおよびＺＢＬに伝達され、これをセンスアンプ回路Ｓ
／Ａで差動増幅する。
【００９５】すなわち、列方向において最も近いビット
線コンタクトの間に配置される２つのサブワード線を同
時に選択する。ハーフピッチセル配置であるため、ビッ
ト線コンタクトの間に配置されるサブワード線を同時に
２本選択状態へ駆動することにより、行および列方向に
おいて隣接するレイアウト単位ＬＵの近接メモリセルＭ
Ｃがビット線ＢＬおよびＺＢＬにそれぞれ結合される。
これにより、ツインセルモード時におけるメモリ単位Ｍ
ＴＵの２つのメモリセルにＨレベルデータおよびＬレベ
ルデータを書込む。
【００９６】たとえば、図２に示すように、隣接するサ
ブワード線ＳＷＬａおよびＳＷＬｂとビット線ＺＢＬお
よびＢＬの交差部には、それぞれメモリセルＭＣ１およ
びＭＣ２が配置される。これらの２つのメモリセルＭＣ
１およびＭＣ２を、１ビット／２セルモード（以下、ツ
インセルモードと称す）においては、１ビット情報を記
憶するための単位ＭＴＵとして用いる。ビット線ＢＬお
よびＺＢＬは、センスアンプ回路Ｓ／Ａに結合されてお
り、それらの電位が差動増幅される。したがって、常
に、メモリセルＭＣ１およびＭＣ２には、相補なデータ
が記憶される。
【００９７】図３は、図２に示すツインセル単位ＭＴＵ
のビット“０”の記憶情報読出時におけるビット線の電
位変化を示す信号波形図である。スタンバイ状態時すな
わちサブワード線ＳＷＬａおよびＳＷＬｂが非選択状態
のとき、ビット線ＢＬおよびＺＢＬは、中間電圧ＶＣＣ
Ｓ／２の電圧レベルにプリチャージされかつイコライズ
されている。ロウアクティブコマンドが与えられ行選択
動作が行なわれ、サブワード線が選択状態へ駆動される
と、サブワード線ＳＷＬａおよびＳＷＬｂがともに、昇
圧電圧ＶＰＰレベルに駆動される。このサブワード線Ｓ
ＷＬａおよびＳＷＬｂが選択状態へ駆動されると、メモ
リセルＭＣ１からＨレベルデータがビット線ＺＢＬ上に
読出され、一方、メモリセルＭＣ２からＬレベルデータ
がビット線ＢＬ上に読出される。したがって、ビット線
ＺＢＬは、中間電圧ＶＣＣＳ／２から読出電圧ΔＶ１だ
けその電圧レベルが上昇し、またビット線ＢＬは、中間
電圧ＶＣＣＳ／２から読出電圧ΔＶ２だけその電圧レベ
ルが低下する。これが、セルデータ読出期間である。
【００９８】このセルデータ読出期間が完了すると、セ
ンスアンプ活性化信号ＳＯＮおよびＺＳＯＰを活性化
し、センスアンプ回路Ｓ／Ａを活性化する。センスアン
プ回路Ｓ／Ａは、ビット線ＢＬおよびＺＢＬの電位差
（ΔＶ１＋ΔＶ２）を差動増幅する。したがって、セン
スアンプ回路Ｓ／Ａに含まれるＮチャネルＭＯＳトラン
ジスタＮ１およびＮ２の一方は、センスアンプ活性化信
号ＳＯＮが活性化されると、即座に導通し、ローレベル
のビット線を接地電圧レベルへ駆動する。すなわち、こ
のセンスアンプ回路Ｓ／Ａに対しては常に、ツインセル
単位ＭＴＵの記憶データの“１”および“０”のいずれ
にかかわらず、Ｈレベルの読出電圧およびＬレベルの読
出電圧が伝達されるため、このセンスアンプ回路Ｓ／Ａ
のＮチャネルＭＯＳトランジスタＮ１およびＮ２は高速
でセンス動作を、センスアンプ活性化信号ＳＯＮの活性
化時実行する。したがって、従来の１ビット／１セルの
動作モードに比べて、高速センスが可能となる。また、
ビット線ＢＬおよびＺＢＬの電位差は（ΔＶ１＋ΔＶ
２）であり、１ビット／１セルの動作モードに比べて、
読出電圧は大きく、センスマージンを十分に確保するこ
とができる。
【００９９】図４は、図２に示すツインセル単位ＭＴＵ
のメモリセルＭＣ１およびＭＣ２の蓄積電荷量の時間変
化を示す図である。メモリセルＭＣ１のストレージノー
ドＳＮ１の電圧Ｖ（ＳＮ１）は、Ｈレベルデータが書込
まれているため、初期時アレイ電源電圧ＶＣＣＳレベル
である。一方メモリセルＭＣ２は、Ｌレベルデータを記
憶しているため、ストレージノードＳＮ２の電圧Ｖ（Ｓ
Ｎ２）は、初期時、接地電圧ＶＳＳ（＝０Ｖ）である。
この状態でスタンバイ状態に入り、サブワード線ＳＷＬ
ａおよびＳＷＬｂを接地電圧レベルに設定し、かつビッ
ト線ＢＬおよびＺＢＬを中間電圧ＶＣＣＳ／２の電圧レ
ベルに設定する。メモリトランジスタの基板領域には、
負電圧Ｖｂｂが印加される。この場合、ストレージノー
ドＳＮ１およびＳＮ２の電圧の時間変化は次式で表わさ
れる。
【０１００】Ｖ（ＳＮ１）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂ
ｂ）・ｅｘｐ（−Ｔ／τａ）、 Ｖ（ＳＮ２）≒Ｖｂｂ・｛１−ｅｘｐ（−Ｔ／τｂ）｝ この場合、ビット線ＢＬおよびＺＢＬの読出電圧差ΔＶ
ＢＬは次式で表わされる。
【０１０１】ΔＶＢＬ＝Ｃｓ・（Ｖ（ＳＮ１）−Ｖ（Ｓ
Ｎ２））／（Ｃｓ＋Ｃｂ） 時刻Ｔ１は、従来の１ビット／１セル構成のＤＲＡＭ
で、センスマージンが不十分となり、読出エラーが生じ
る時間である。しかしながら、１ビット／２セルの動作
モードにおいては、この時刻Ｔ１においても、ストレー
ジノード電圧Ｖ（ＳＮ１）およびＶ（ＳＮ２）の差は十
分な大きさを有している。ストレージノードＳＮ１の電
圧Ｖ（ＳＮ１）が中間電圧ＶＣＣＳ／２の電圧レベルに
まで低下しても、ストレージノードＳＮ２の電圧Ｖ（Ｓ
Ｎ２）も同様に低下しており、これらの電圧Ｖ（ＳＮ
１）およびＶ（ＳＮ２）の電圧差は十分な大きさを有し
ている。
【０１０２】時刻Ｔ２においては、データの読出を行な
った場合、ビット線ＺＢＬには、中間電圧ＶＣＣＳ／２
が伝達され、その電圧レベルは変化せず、一方、ビット
線ＢＬに、Ｌレベルデータの読出電圧（−ΔＶ２）が伝
達される。
【０１０３】図５は、この図４に示す時刻Ｔ２における
メモリセルデータのセンス動作を示す信号波形図であ
る。すなわち、図５に示すように、図４に示す時刻Ｔ２
においてメモリセルデータを読出した場合、ビット線Ｚ
ＢＬ上の読出電圧ΔＶ１は０Ｖに等しい。一方、ビット
線ＢＬ上には、ストレージノードＳＮ２の電圧レベルに
応じた読出電圧−ΔＶ２が伝達される。従来の１ビット
／１セル構成のＤＲＡＭにおけるＬレベルデータ読出時
の読出電圧とほぼ同じ大きさの読出電圧が、ビット線Ｂ
Ｌ上に読出される。したがって、従来の１ビット／１セ
ル構成のＤＲＡＭのＬレベルデータ読出時のセンス動作
時の信号波形と同じような波形が得られ、従来のＤＲＡ
Ｍと同様のセンス速度で正常にセンス動作を行なうこと
ができる。
【０１０４】図４に再び戻って、時間がさらに時刻Ｔ２
を超えて経過し、ストレージノードＳＮ１の電圧Ｖ（Ｓ
Ｎ１）がビット線プリチャージ電圧ＶＣＣＳ／２よりも
低くなっても、ビット線ＢＬおよびＺＢＬの電位差が、
センスアンプ回路のセンス感度以上であれば、センス動
作は遅くなるものの（ＮチャネルＭＯＳトランジスタの
オン状態への移行速度が低下する）、正常にメモリセル
データの検知増幅を行なうことができる。
【０１０５】したがって、最大リフレッシュ時間ｔＲＥ
Ｆｍａｘを大きくするロングリフレッシュモードを設定
することができる。このロングリフレッシュモードにお
いては、図６７に示すリフレッシュ要求信号ＦＡＹの周
期を、１桁近く大きくすることができ、データ保持のた
めの消費電流を低減することができる。
【０１０６】また、ビット線ＢＬおよびＺＢＬの対に読
出される相補データにより、Ｈレベルデータの読出電圧
ΔＶ１が小さい場合でも、Ｌレベルデータの読出電圧−
ΔＶ２が十分な大きさであれば、正常なセンスを行なう
ことができる。したがって、ストレージノードＳＮに対
しフルＶＣＣＳを伝達する必要がなくなる。これは、ワ
ード線（メイン／サブワード線）の駆動電圧に必要な電
圧レベルが、アレイ電源電圧（センス電源電圧）ＶＣＣ
Ｓとメモリセルのアクセストランジスタのしきい値電圧
（Ｖｔｈｃ）よりも十分大きくしなければならないとい
う制約が緩和されることを意味する。すなわち、昇圧電
圧ＶＰＰの電圧レベルを適当に下げることができ、昇圧
電圧ＶＰＰを発生する昇圧電圧発生回路（通常チャージ
ポンプ回路で構成される）の消費電流を低減でき、応じ
て半導体記憶装置の通常動作時の消費電流をも小さくす
ることができる。
【０１０７】図６は、サブワードドライバの構成を示す
図である。図６においては、メインワード線ＺＭＷＬ０
に関連する部分の構成を示す。
【０１０８】メモリサブアレイＭＳＡにおいては、この
メインワード線ＺＭＷＬ０に対して、４本のサブワード
線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２、およびＳＷＬ
Ｒ３が配設される。
【０１０９】このメインワード線ＺＭＷＬ０に対し、奇
数サブワードドライバＳＷＤＯがサブワードドライバ帯
の一方に配設され、また他方のサブワードドライバ帯Ｓ
ＷＤＢにおいて偶数サブワードドライバＳＷＤＥが配設
される。偶数サブワードドライバＳＷＤＥは、メインワ
ード線ＺＭＭＷＬ０上の信号とサブデコード信号ＳＤ＜
０＞およびＺＳＤ＜０＞に従ってサブワード線ＳＷＬＲ
０を駆動するサブワードドライブ回路ＳＷＤＲ０と、メ
インワード線ＺＭＷＬ０の信号とサブデコード信号ＳＤ
＜２＞およびＺＳＤ＜２＞に従ってサブワード線ＳＷＬ
Ｒ２およびＳＷＬＬ２を駆動するサブワードドライブ回
路ＳＷＤＲ２を含む。１つのサブワードドライブ回路Ｓ
ＷＤＲにより、２つのメモリサブアレイにおけるサブワ
ード線を駆動することによりサブワードドライバ帯の占
有面積を低減する。
【０１１０】サブワードドライバＳＷＤＯは、メインワ
ード線ＺＭＷＬ０上の信号とサブデコード信号ＳＤ＜１
＞およびＺＳＤ＜１＞に従ってサブワード線ＳＷＬＲ１
およびＳＷＬＬ１を駆動するサブワードドライブ回路Ｓ
ＷＤＲ１と、メインワード線ＺＭＷＬ０上の信号とサブ
デコード信号ＳＤ＜３＞およびＺＳＤ＜３＞に従ってサ
ブワード線ＳＷＬＲ３およびＳＷＬＬ３を駆動するサブ
ワードドライブ回路ＳＷＤＲ３を含む。これらのサブワ
ードドライブ回路ＳＷＤＲ１およびＳＷＤＲ３各々は、
２つのメモリサブアレイのサブワード線を同時に駆動す
る。
【０１１１】サブデコード信号ＳＤ＜０＞−ＳＤ＜３＞
およびＺＳＤ＜０＞−ＳＤ＜３＞は、センスアンプ帯Ｓ
ＡＢを延在する信号線上を伝達されるサブデコードファ
ースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜３＞から生成さ
れる。すなわち、サブデコード信号ＳＤ＜０＞は、サブ
デコードファースト信号ＺＳＤＦ＜０＞を受けるインバ
ータＩＶ０から生成され、補のサブデコード信号ＺＳＤ
＜０＞は、インバータＩＶ０の出力信号を受けるインバ
ータＩＶ１から生成される。サブデコード信号ＳＤ＜２
＞は、サブデコードファースト信号ＺＳＤＦ＜２＞を受
けるインバータＩＶ２から生成され、サブデコード信号
ＺＳＤ＜２＞は、インバータＩＶ２の出力信号を受ける
インバータＩＶ３が生成される。サブデコード信号ＳＤ
＜１＞は、サブデコード信号ＺＳＤＦ＜１＞を受けるイ
ンバータＩＶ４から生成され、サブデコード信号ＺＳＤ
＜１＞は、インバータＩＶ４の出力信号を受けるインバ
ータＩＶ５から生成される。サブデコード信号ＳＤ＜３
＞は、サブデコードファースト信号ＺＳＤＦ＜３＞を受
けるインバータＩＶ６から生成される。サブデコード信
号ＺＳＤ＜３＞は、インバータＩＶ６の出力信号を受け
るインバータＩＶ７から生成される。これらのインバー
タＩＶ０−ＩＶ７の出力信号線は、メモリサブアレイＭ
ＳＡ内にのみ延在する。センスアンプ帯ＳＡＢとサブワ
ードドライバ帯ＳＷＤＢの交差部に、これらのインバー
タＩＶ０−ＩＶ７が、配置される。
【０１１２】サブワードドライブ回路ＳＷＤＲ０−ＳＷ
ＤＲ３は、同一構成を有する。すなわち、サブワードド
ライブ回路ＳＷＤＲｉ（ｉ＝０−３）は、メインワード
線ＺＭＷＬ０上の信号がＬレベルのときオン状態とな
り、サブデコード信号ＳＤ＜ｉ＞を伝達するＰチャネル
ＭＯＳトランジスタＱ１と、メインワード線ＺＭＷＬ０
上の信号電位がＨレベルのとき導通し、対応のサブワー
ド線ＳＷＬＲｉおよびＳＷＬＬｉを接地電位レベルに保
持するＮチャネルＭＯＳトランジスタＱ２と、サブデコ
ード信号ＺＳＤ＜ｉ＞がＨレベルのとき導通し、対応の
サブワード線ＳＷＬＲｉおよびＳＷＬＬｉを接地電位レ
ベルに保持するＮチャネルＭＯＳトランジスタＱ３を含
む。
【０１１３】メインワード線ＺＭＷＬ０は、選択時、接
地電位レベルに駆動される。このときには、ＭＯＳトラ
ンジスタＱ２はオフ状態である。ＰチャネルＭＯＳトラ
ンジスタＱ１は、サブデコード信号ＳＤ＜ｉ＞がＨレベ
ルのときには導通し、対応のサブワード線ＳＷＬＲｉ
に、サブデコード信号ＳＤ＜ｉ＞を伝達する。このと
き、補のサブデコード信号ＺＳＤ＜ｉ＞はＬレベルであ
り、ＮチャネルＭＯＳトランジスタＱ３はオフ状態にあ
る。
【０１１４】一方、サブデコード信号ＳＤ＜ｉ＞がＬレ
ベルのときには、ＰチャネルＭＯＳトランジスタＱ１
は、ソースおよびゲートが同一電位となり、オフ状態と
なる。このときには、サブデコード信号ＺＳＤ＜ｉ＞が
オン状態となり、対応のサブワード線ＳＷＬＲｉおよび
ＳＷＬＬｉが接地電位レベルに保持される。これによ
り、非選択サブワード線がフローティング状態となるの
を防止する。サブデコード信号ＳＤ＜０＞−ＳＤ＜３＞
は、所定のロウアドレスビットをデコードして生成され
る。１つのメインワード線ＺＭＷＬに４本のサブワード
線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ
３が配置される４ウェイ階層ワード線の構成の場合、同
時に選択状態に駆動されるサブワード線は、ＳＷＬＬ０
およびＳＷＬＲ１の組またはＳＷＬＬ２およびＳＷＬＲ
３の組である。したがって、サブデコード信号ＳＤ＜１
＞およびＳＤ＜０＞を同時に選択状態に設定するかまた
は、サブデコード信号ＳＤ＜２＞およびＳＤ＜３＞を同
時に選択状態に設定する。
【０１１５】図７は、サブデコードファースト信号発生
部の構成を概略的に示す図である。図７において、サブ
デコードファースト信号発生部は、ロウアドレスイネー
ブル信号ＲＡＤＥの活性化に応答して、ロジックから与
えられるロウアドレスの２ビットＲＡ＜１：０＞を取込
み内部ロウアドレスビットＲＡＦ＜１：０＞を生成する
入力バッファ／ラッチ回路１と、内部ロウアドレスビッ
トＲＡＦ＜１：０＞をプリデコードしてプリデコード信
号Ｘ＜３：０＞を生成するプリデコード回路２と、ワー
ド線活性化信号ＲＸＡＣＴの活性化に応答してプリデコ
ード信号Ｘ＜３：０＞に従ってサブデコードファースト
信号ＺＳＤＦ＜３：０＞を生成するサブデコード信号発
生回路３を含む。
【０１１６】プリデコード回路２は、ツインセルモード
指示信号Ｔ＿ＭＯＤＥ＿ｎが非活性状態（Ｈレベル）の
ときには、内部ロウアドレスビットＲＡＦ＜１：０＞を
プリデコードして４ビットのプリデコード信号Ｘ＜３：
０＞を生成する。ツインセルモード指示信号Ｔ＿ＭＯＤ
Ｅ＿ｎが活性状態にあり１ビット／２セルの動作モード
を指定するときには、プリデコード回路２は、内部ロウ
アドレスビットＲＡＦ＜０＞を縮退してプリデコード信
号Ｘ＜３：０＞を生成する。サブデコードファースト信
号ＺＳＤＦ＜３：０＞は、ワード線活性化信号ＲＸＡＣ
Ｔが活性化されると、プリデコード信号Ｘ＜３：０＞と
１対１対応で生成される。したがって、ツインセルモー
ド指示信号Ｔ＿ＭＯＤＥ＿ｎの活性化時、サブデコード
ファースト信号ＺＳＤＦ＜３：０＞も、２つが同時に選
択状態に駆動される。
【０１１７】図８は、図７に示すプリデコード回路２の
構成の一例を示す図である。図８において、プリデコー
ド回路２は、内部ロウアドレスビットＲＡＦ＜０＞を受
けるインバータ２ａと、インバータ２ａの出力信号を受
けるインバータ２ｂと、インバータ２ａの出力信号とツ
インセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けるＮＡ
ＮＤゲート２ｃと、インバータ２ｂの出力信号とツイン
セルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けるＮＡＮＤ
回路２ｄを含む。ＮＡＮＤ回路２ｃから内部ロウアドレ
スビットＲＡＤ＜０＞が生成され、ＮＡＮＤ回路２ｄか
ら補の内部ロウアドレスビットＺＲＤ＜０＞が出力され
る。
【０１１８】プリデコード回路２は、さらに、ロウアド
レスビットＲＡＦ＜１＞を受けるインバータ２ｅと、イ
ンバータ２ｅの出力ビットＺＲＡＤ＜１＞を受けるイン
バータ２ｆと、インバータ２ｆからのロウアドレスビッ
トＲＡＤ＜１＞とＮＡＮＤ回路２ｃからのロウアドレス
ビットＲＡＤ＜０＞を受け、プリデコード信号Ｘ＜３＞
を生成するＡＮＤ回路２ｇと、インバータ２ｅからのロ
ウアドレスビットＺＲＡＤ＜１＞とＮＡＮＤ回路２ｃか
らのロウアドレスビットＲＡＤ＜０＞を受けてプリデコ
ード信号Ｘ＜１＞を生成するＡＮＤ回路２ｈと、インバ
ータ２ｆからのロウアドレスビットＲＡＤ＜１＞とＮＡ
ＮＤ回路２ｄからのロウアドレスビットＺＲＡＤ＜０＞
を受けてプリデコード信号Ｘ＜２＞を生成するＡＮＤ回
路２ｉと、インバータ２ｅからのロウアドレスビットＺ
ＲＡＤ＜１＞とＮＡＮＤ回路２ｄからのロウアドレスビ
ットＺＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜０＞
を生成するＡＮＤ回路２ｊを含む。
【０１１９】ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿
ｎは、１ビット／２セルのツインセル動作モードが指定
されたときにＬレベルに設定される。この状態において
は、ＮＡＮＤ回路２ｃおよび２ｄから出力されるロウア
ドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞がとも
にＨレベルの選択状態となり、ロウアドレスビットＲＡ
＜０＞が縮退状態に設定される。したがって、インバー
タ２ａおよび２ｆからのロウアドレスビットＺＲＡＤ＜
１＞およびＲＡＤ＜１＞の論理値に従って、プリデコー
ド信号Ｘ＜０＞およびＸ＜１＞の組およびプリデコード
信号Ｘ＜２＞およびＸ＜３＞の組の一方がＨレベルの選
択状態へ駆動される。したがって常に、隣接ワード線の
組が選択状態へ駆動される。
【０１２０】ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿
ｎをＨレベルに設定すると、ＮＡＮＤ回路２ｃおよび２
ｄはインバータとして動作する。したがって、ロウアド
レスビットＲＡ＜１：０＞をプリデコードして、４つの
プリデコード信号Ｘ＜０＞−Ｘ＜３＞の１つが選択状態
へ駆動される。このツインセルモード指示信号Ｔ＿ＭＯ
ＤＥ＿ｎにより、１ビット／１セルモードおよびツイン
セルモードを切換えることができる。
【０１２１】図９は、図７に示すロウ系制御信号発生部
の構成を概略的に示す図である。図９において、ロウ系
制御信号発生回路は、クロック信号ＣＬＫの立上がりエ
ッジで外部からの制御信号／ＲＡＳ、／ＣＡＳおよび／
ＷＥを取込み、制御信号がロウアクティブコマンドのと
き、行選択動作活性化信号ＲＡＣＴを発生するコマンド
デコード回路４と、この行選択動作活性化信号ＲＡＣＴ
に従ってロウアドレスイネーブル信号ＲＡＤＥ、ワード
線活性化信号ＲＸＡＣＴなどの行系制御信号を発生する
行系制御信号発生回路５を含む。この行系制御信号発生
回路５は、センスアンプ回路、ビット線プリチャージ／
イコライズ回路およびロウデコーダなどの行系回路に対
しても制御信号を生成する。ワード線活性化信号ＲＸＡ
ＣＴに従ってまた、メインワード線が選択状態へ駆動さ
れる。
【０１２２】図１０は、図７に示すサブデコード信号発
生回路３の構成の一例を示す図である。図１０において
は、１つのサブデコードファースト信号ＺＳＤＦ＜ｉ＞
に対する構成を示す。図１０において、サブデコード信
号発生回路３は、プリデコード信号Ｘ＜ｉ＞とワード線
活性化信号ＲＸＡＣＴを受けるＮＡＮＤ回路３ａを含
む。このＮＡＮＤ回路３ａから、周辺電源電圧Ｖｃｃｐ
レベルの信号を高電圧Ｖｐｐレベルの信号に変換するレ
ベルシフタ３ｂを介してサブデコードファースト信号Ｚ
ＳＦＤ＜ｉ＞が生成される。サブデコードファースト信
号ＺＳＤＦ＜ｉ＞は、プリデコード信号Ｘ＜ｉ＞に従っ
て生成されており、２つのプリデコード信号Ｘ＜０＞お
よびＸ＜１＞またはＸ＜２＞およびＸ＜３＞が選択状態
へ駆動されるとき、応じて２つのサブデコードファース
ト信号も選択状態のＬレベルへ駆動される。したがっ
て、プリデコード回路２においてツインセルモード指示
信号Ｔ＿ＭＯＤＥ＿ｎにおいてロウアドレスビットを１
ビット縮退させることにより、２本のサブワード線を同
時に選択状態へ駆動することができる。
【０１２３】図１１は、リフレッシュアドレスを発生す
るリフレッシュカウンタ６の構成の一例を示す図であ
る。図１１において、リフレッシュカウンタ６は、クロ
ック入力に与えられる信号の立上がりに応答して入力Ｄ
へ与えられる信号を取込みかつ出力するＤ型フリップフ
ロップ６ａ０−６ａ１０と、ツインセルモード指示信号
Ｔ＿ＭＯＤＥ＿ｎを受けるインバータ６ｂと、インバー
タ６ｂの出力信号に応答して、リフレッシュ動作完了指
示信号ＲＥＦ＿ＲおよびＤ型フリップフロップ６ａ０の
出力ＺＱからの信号の一方を選択して、Ｄ型フリップフ
ロップ６ａ１のクロック入力へ与えるマルチプレクサ６
ｃを含む。
【０１２４】Ｄ型フリップフロップ６ａ０−６ａ１０の
各々は、自身の出力ＺＱからの出力信号をＤ入力に受け
る。Ｄ型フリップフロップ６ａ１−６ａ１０は、それぞ
れ、出力ＺＱからの信号を次段のＤ型フリップフロップ
のクロック入力へ与える。初段のＤ型フリップフロップ
６ａ０は、そのクロック入力にリフレッシュ動作完了指
示信号ＲＥＦ＿Ｒを受ける。またこれらのＤ型フリップ
フロップ６ａ０−６ａ１０は、リセット信号ＲＳＴに応
答して、その出力Ｑからの信号が“０”にリセットされ
る。
【０１２５】この図１１に示すリフレッシュカウンタ６
は、リプルカウンタをベースにしたカウンタであり、Ｄ
型フリップフロップ６ａ０−６ａ１０の出力Ｑから、リ
フレッシュアドレスビットＱＡ＜０＞−ＱＡ＜１０＞が
出力されて、次段のプリデコーダへ与えられる。マルチ
プレクサ６ｃは、ツインセルモード指示信号Ｔ＿ＭＯＤ
Ｅ＿ｎがＬレベルであり、１ビット／２セルのツインセ
ルモードを示すときには、リフレッシュ動作完了信号Ｒ
ＥＦ＿Ｒを選択する。したがって、この１ビット／２セ
ルモード（ツインセルモード）のときには、リフレッシ
ュ動作ごとに、ビットＱＡ＜１＞−ＱＡ＜１０＞のカウ
ント値が１ずつ増分される。１ビット／１セルモード時
においては、マルチプレクサ６ｃは、Ｄ型フリップフロ
ップ６ａ０の出力ＺＱからの出力信号を選択しており、
したがって、ビットＱＡ＜０＞−ＱＡ＜１０＞のカウン
ト値が、リフレッシュ動作ごとに、１ずつ増分される。
【０１２６】図１２（Ａ）および（Ｂ）は、図１１に示
すリフレッシュアドレスカウンタ６の動作を示すタイミ
ングチャート図である。以下、図１２（Ａ）および
（Ｂ）を参照して、この図１１に示すリフレッシュ動作
カウンタ６の動作について説明する。
【０１２７】また、図１２（Ａ）において、ツインセル
モード指示信号Ｔ＿ＭＯＤＥ＿ｎがＨレベルの状態に設
定された１ビット／１セルモードでの動作について説明
する。この場合、マルチプレクサ６ｃは、Ｄ型フリップ
フロップ６ａ０の出力ＺＱからの信号を選択している。
したがって、リフレッシュ動作完了指示信号ＲＥＦ＿Ｒ
が発生されるごとに、初段のＤ型フリップフロップ６ａ
０からの出力ビットＱＡ＜０＞は、０および１を繰返
す。残りのフリップフロップ６ａ１−６ａ１０は、それ
ぞれ前段のＤ型フリップフロップの出力ＺＱがＨレベル
に立上がるとき、すなわち前段のＤ型フリップフロップ
６ａｊからのアドレスビットＱＡ＜ｊ＞が０に立下がる
ときに、その出力ビットの状態を変化させる。したがっ
て、ビットＱＡ＜１０：１＞のカウント値は、リフレッ
シュ動作完了指示信号ＲＥＦ＿Ｒが２つ発生されるごと
に１ずつ増分される。したがって、この場合リフレッシ
ュアドレスは、ビットＱＡ＜１０：０＞の１１ビットの
アドレスであるため、リフレッシュ動作完了指示信号Ｒ
ＥＦ＿Ｒが発生されるごとに１ずつ増分される。この１
１ビットのリフレッシュアドレスであり、２Ｋ回リフレ
ッシュ動作が完了すると、１つのロウのリフレッシュ動
作が完了する。
【０１２８】次に、図１２（Ｂ）を参照して、ツインセ
ルモードの動作について説明する。ツインセルモード時
においては、マルチプレクサ６ｃは、リフレッシュ動作
完了指示信号ＲＥＦ＿Ｒを選択してＤ型フリップフロッ
プ６ａ１のクロック入力へ与える。初段のＤ型フリップ
フロップ６ａ０にも、リフレッシュ動作完了指示信号Ｒ
ＥＦ＿Ｒが与えられている。したがって、このフリップ
フロップ動作完了指示信号ＲＥＦ＿Ｒが発生されるごと
に、ビットＱＡ＜０＞が、０および１を繰返す。一方、
アドレスビットＱＡ＜１０：１＞も、リフレッシュ動作
完了指示信号ＲＥＦ＿Ｒのカウント値であり、ビットＱ
Ａ＜１０：１＞のカウント値が、０、１、２、…とリフ
レッシュ動作完了指示信号ＲＥＦ＿Ｒが発生されるごと
に１ずつ増分する。
【０１２９】ツインセルモード時においては、アドレス
ビットＱＡ＜０＞は、プリデコーダにより縮退される。
したがって、リフレッシュアドレスは（０，１）、
（２，３）、（４，５）、…と２ずつ増分し、２つのロ
ウアドレスの行（サブワード線）が同時に選択される。
１Ｋ回リフレッシュを行なえば全ロウが１回リフレッシ
ュされる。これにより、ツインセルモード時および１ビ
ット／１セルモード時いずれにおいても、正確にリフレ
ッシュを行なうことができる。
【０１３０】図１３は、リフレッシュ動作完了指示信号
発生部の構成を概略的に示す図である。図１３におい
て、リフレッシュ動作完了指示信号発生部は、リフレッ
シュ要求信号ＦＡＹに応答してメモリセルデータのリフ
レッシュに必要な内部ＲＡＳ幅（ロウアクティブ期間）
を決定する所定の時間幅を有するワンショットのパルス
信号を発生するワンショットパルス発生回路７と、ワン
ショットパルス発生回路７からのパルス信号ＡＣＴｒの
立下がり（非活性化）に応答してワンショットのパルス
信号を発生するワンショットパルス発生回路８を含む。
このワンショットパルス発生回路８から、リフレッシュ
動作完了指示信号ＲＥＦ＿Ｒが出力される。ワンショッ
トパルス発生回路７からのパルス信号ＡＣＴｒが、行選
択動作活性化信号として行系制御回路へ与えられる。こ
のパルス信号ＡＣＴｒが活性状態の間、行系制御回路
が、先の図９に示すようなワード線活性化信号ＲＸＡＣ
Ｔなどを所定のシーケンスで発生する。
【０１３１】図１４は、この発明の実施の形態１に従う
混載ＤＲＡＭの全体の構成を概略的に示す図である。こ
の図１４においては、ロウアドレス入力回路／リフレッ
シュカウンタ１６およびロウプリデコーダ２０へは、ツ
インセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが制御信号と
して与えられる。また、内部電圧発生回路／セルフリフ
レッシュタイマブロック２５に対しても、ツインセルモ
ード指示信号Ｔ＿ＭＯＤＥ＿ｎが与えられる。このロウ
プリデコーダ２０は、図７および図８に示すプリデコー
ド回路を含み、ツインセルモード時においては、最下位
のアドレスビットを縮退する。ロウアドレス入力回路／
リフレッシュカウンタ１６は、図１１に示すリフレッシ
ュカウンタ６を含み、ツインセルモード時においてはリ
フレッシュ回数が１／２倍となるようにそのアドレス発
生態様を変更する。
【０１３２】ブロック２５においては、昇圧電圧ＶＰＰ
を発生する回路およびリフレッシュ要求信号ＦＡＹを発
生するためのセルフリフレッシュタイマが含まれる。ツ
インセルモード時においては、昇圧電圧ＶＰＰの電圧レ
ベルを低下させ、またセルフリフレッシュ間隔を長くす
る。他の構成は図２９に示す構成と同じであり、対応す
る部分には同一参照符号を付す。
【０１３３】図１５は、図１４に示す内部電圧発生回路
／セルフリフレッシュタイマブロック２５に含まれるＶ
ＰＰ発生回路の構成を概略的に示す図である。図１５に
おいて、ＶＰＰ発生回路２５ａは、昇圧電圧Ｖｐｐを所
定の分圧比で分圧して分圧電圧Ｖｐｐｄを生成する分圧
回路２０ａと、セルフリフレッシュモード指示信号ＳＲ
ＥＦの非活性化時起動され、基準電圧Ｖｒｅｆ１と分圧
回路２６ａの出力する分圧電圧Ｖｐｐｄの電圧レベルを
比較するレベル検出回路２６ｂと、レベル検出回路２６
ｂからのイネーブル信号ＥＮ１の活性化時起動され、所
定の周期で発振動作を行なうリングオシレータ２６ｃ
と、リングオシレータ２６ｃからの発振信号に従ってチ
ャージポンプ動作を行なって昇圧電圧ＶＰＰを生成する
チャージポンプ回路２６ｄを含む。レベル検出回路２６
ｂは、この基準電圧Ｖｒｅｆ１よりも分圧電圧Ｖｐｐｄ
が低くなった場合にイネーブル信号ＥＮ１を活性化し、
昇圧電圧ＶＰＰを、電圧ＶＰ１の電圧レベルに保持す
る。このチャージポンプ２６ｄは、セルフリフレッシュ
モード指示信号ＳＲＥＦの非活性化時チャージポンプ動
作を行なうため、比較的大きな電荷供給能力を有してい
る。
【０１３４】ＶＰＰ発生回路２５ａは、さらに、セルフ
リフレッシュモード指示信号ＳＲＥＦが活性状態にあ
り、かつツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが
非活性状態のＨレベルのときに活性化され、基準電圧Ｖ
ｒｅｆ１と分圧電圧Ｖｐｐｄとを比較するレベル検出回
路２６ｅと、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿
ｎの非活性化時導通し、レベル検出回路２６ｅからのイ
ネーブル信号ＥＮ２を伝達するトランスファーゲート２
６ｇと、セルフリフレッシュ指示信号ＳＲＥＦが活性状
態にありかつツインセルモード指示信号Ｔ＿ＭＯＤＥ＿
ｎが活性状態のときに活性化され、基準電圧Ｖｒｅｆ２
と分圧電圧Ｖｐｐｄとを比較するレベル検出回路２６ｆ
と、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性
状態のとき導通し、レベル検出回路２６ｆからのイネー
ブル信号ＥＮ３を伝達するトランスファーゲート２６ｈ
と、トランスファーゲート２６ｇおよび２６ｈから与え
られるイネーブル信号の活性化時起動され所定の周期で
発振動作を行なうリングオシレータ２６ｉと、リングオ
シレータ２６ｉからの発振信号に従ってチャージポンプ
動作を行なって昇圧電圧ＶＰＰを生成するチャージポン
プ２６ｊを含む。
【０１３５】レベル検出回路２６ｅは、セルフリフレッ
シュモード時において１ビット／１セルモードの動作時
に活性化され、分圧電圧Ｖｐｐｄが、基準電圧Ｖｒｅｆ
１よりも低くなるとイネーブル信号ＥＮ２を活性化す
る。１ビット／１セルモード時においては、トランスフ
ァーゲート２６ｇが導通状態であり、リングオシレータ
２６ｉが、このレベル検出回路２６ｅからのイネーブル
信号ＥＮ２に従って発振動作を実行する。このチャージ
ポンプ２６ｊは、セルフリフレッシュモード時に動作す
るだけであり、その電荷供給能力は、比較的小さくされ
る。レベル検出回路２６ｅにより、昇圧電圧ＶＰＰは、
電圧ＶＰ１の電圧レベルに保持される。
【０１３６】レベル検出回路２６ｆは、セルフリフレッ
シュモード時において、ツインセルモードが指定された
ときに活性化され、基準電圧Ｖｒｅｆ２よりも、分圧電
圧Ｖｐｐｄが低くなったときに、イネーブル信号ＥＮ３
を活性化する。ツインセルモード時にはトランスファー
ゲート２６ｈがオン状態となり、リングオシレータ２６
ｉは、レベル検出回路２６ｆからのイネーブル信号ＥＮ
３に従って発振動作を行なう。したがって、このレベル
検出回路２６ｆは、昇圧電圧ＶＰＰを、電圧ＶＰ０の電
圧レベルに設定する。上述のように、基準電圧Ｖｒｅｆ
２が、基準電圧Ｖｒｅｆ１よりも低い電圧レベルであ
り、電圧ＶＰ１＞ＶＰ０の関係を満たす。
【０１３７】ツインセルモードが指定されたときには、
昇圧電圧Ｖｐｐが電圧ＶＰ０の電圧レベルに維持され、
１ビット／１セルモード時においては、昇圧電圧ＶＰＰ
は、電圧ＶＰ１のレベルに維持される。したがって、こ
の１ビット／１セルモードおよび１ビット／２セルモー
ド（ツインセルモード）に応じて昇圧電圧ＶＰＰの電圧
レベルを容易に変更することができる。
【０１３８】なお、図１５に示す構成においては、ツイ
ンセルモードは、セルフリフレッシュモードが設定され
たときに設定されている。しかしながら、このツインセ
ルモードが通常動作モード時において設定される場合に
おいては、レベル検出回路２６ｂと並列に、基準電圧Ｖ
ｒｅｆ２と分圧電圧Ｖｐｐｄとを比較する追加のレベル
検出回路を設け、この追加のレベル検出回路とレベル検
出回路２６ｂからのイネーブル信号の一方を１ビット／
１セルモードおよびツインセルモードに応じてリングオ
シレータ２６ｃへ与える。
【０１３９】なお、レベル検出回路２６ｂ，２６ｅおよ
び２６ｆの構成としては、通常用いられているレベル検
出回路を利用することができる。すなわち、昇圧電圧Ｖ
ＰＰをダイオード接続されたＭＯＳトランジスタにより
電圧降下した後、基準電圧をゲートに受ける比較用ＭＯ
Ｓトランジスタのソースへ、この電圧降下された昇圧電
圧を印加する。昇圧電圧ＶＰＰが所定のレベルに到達し
たか否かを、この比較用ＭＯＳトランジスタの導通／非
導通により区別することができる。
【０１４０】図１６は、図１４に示す内部電圧発生回路
／セルフリフレッシュタイマブロック２５に含まれるセ
ルフリフレッシュタイマ２５ｂの構成を概略的に示す図
である。図１６において、セルフリフレッシュタイマ２
５ｂは、セルフリフレッシュモード指示信号ＳＲＥＦの
活性化時活性化され所定の周期で発振動作を行なうリン
グオシレータ２６ｉと、リングオシレータ２６ｉの出力
する発振信号をカウントし所定のカウント値に到達する
とリフレッシュ要求信号ＦＡＹを発行するカウンタ２６
ｊを含む。リングオシレータ２６ｉへは、ツインセルモ
ード指示信号Ｔ＿ＭＯＤＥ＿ｎが与えられる。このツイ
ンセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態のと
きには、リングオシレータ２６ｉの発振周期が長くされ
る。１ビット／１セルモード時においては、リングオシ
レータ２６ｉの発振周期は短くされる。リングオシレー
タの反転遅延段の段数がツインセルモード指示信号Ｔ＿
ＭＯＤＥ＿ｎに応じて切換えられる。ツインセルモード
時においては、リングオシレータ２６ｉの発振周期が長
くなるため、カウンタ２６ｊがカウントアップ値に到達
する時間が長くなり、リフレッシュ要求信号ＦＡＹが発
行される周期が長くなる。
【０１４１】一方、１ビット／１セルモード時において
は、リングオシレータ２６ｉの発振周期が短くされ、カ
ウンタ２６ｊは、たとえば通常の汎用ＤＲＡＭと同様の
リフレッシュ間隔で、リフレッシュ要求信号ＦＡＹを発
行する。
【０１４２】なお、この図１６において破線で信号経路
を示すように、ツインセルモード指示信号Ｔ＿ＭＯＤＥ
＿ｎをカウンタ２６ｊへ与え、カウンタ２６ｊのカウン
トアップ値を、１ビット／１セルモード時とツインセル
モード時とで切換えるように構成してもよい。カウンタ
の段数を切換えることによりカウントアップ値の増減
（変更）は容易に実現される（図１１に示すリフレッシ
ュカウンタの構成参照）。
【０１４３】図１４に戻り、この図１４に示す混載ＤＲ
ＡＭの構成は、内部電圧発生回路／セルフリフレッシュ
タイマブロック２５、ロウプリデコーダ２０、およびロ
ウアドレス入力回路／リフレッシュカウンタ１６へ、ツ
インセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが与えられる
点が従来の混載ＤＲＡＭとその構成が異なるだけであ
り、他の構成は同じである。したがって、従来の混載Ｄ
ＲＡＭの全体の構成を利用して、１ビット／１セルモー
ドおよび１ビット／２セルモード（ツインセルモード）
のいずれでも動作する混載ＤＲＡＭを実現することがで
きる。
【０１４４】なお、ツインセルモード指定信号Ｔ＿ＭＯ
ＤＥ＿ｎは、特定のパッドの電位を固定して生成されて
もよく、モードレジスタにコマンドにより設定されても
よい。
【０１４５】［変更例］図１７は、この発明の実施の形
態１の変更例のアレイ部の構成を概略的に示す図であ
る。図１７に示す構成においては、ワード線は８ウェイ
階層構造を有しており、１つのメインワード線ＭＷＬに
対し、８本のサブワード線ＳＷＬＬ０、ＳＷＬＲ１、Ｓ
ＷＬＬ２、ＳＷＬＲ３、ＳＷＬＬ４、ＳＷＬＲ５、ＳＷ
ＬＬ６、およびＳＷＬＲ７が設けられる。偶数サブワー
ド線ＳＷＬＬ０、ＳＷＬＬ２、ＳＷＬＬ４およびＳＷＬ
Ｌ６に対し、偶数サブワードドライブ回路ＳＷＤＥ０−
ＳＷＤＥ３がそれぞれ配置される。奇数サブワード線Ｓ
ＷＬＲ１、ＳＷＬＲ３、ＳＷＬＲ５およびＳＷＬＲ７に
対し、奇数サブワードドライブ回路ＳＷＤＯ０−ＳＷＤ
Ｏ３がそれぞれ配置される。
【０１４６】メモリセルは、図１に示す配置と同様、ハ
ーフピッチセルであり、ビット線コンタクトが、行方向
および列方向それぞれにおいて１列おきおよび３行おき
に配置される。
【０１４７】これらの８本のサブワード線ＳＷＬＬ０−
ＳＷＬＬ７から１つのサブワード線を選択するために、
８ビットのサブデコードファースト信号ＺＳＤＦ＜０＞
−ＺＳＤＦ＜７＞が生成される。これらのサブデコード
ファースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜７＞それぞ
れに対し、相補サブデコード信号を生成するドライブ回
路ＤＲ０−ＤＲ７が設けられる。これらのドライブ回路
ＤＲ０−ＤＲ７は、図６に示すサブワードドライブ回路
と同様の構成を有しており、サブデコードファースト信
号ＺＳＤＦ＜ｉ＞から、相補なサブデコード信号ＳＤ＜
ｉ＞およびＺＳＤ＜ｉ＞がドライブ回路ＤＲｉから生成
される。
【０１４８】奇数サブドライブ回路ＤＲ１、ＤＲ３、Ｄ
Ｒ５およびＤＲ７からの相補サブデコード信号が、それ
ぞれ、サブワードドライブ回路ＳＷＤＯ０−ＳＷＤＯ３
へ与えられる。またドライブ回路ＤＲ０、ＤＲ２、ＤＲ
４およびＤＲ６からの相補サブデコード信号が、それぞ
れ、偶数サブワードドライブ回路ＳＷＤＥ０。ＳＷＤＥ
１、ＳＷＤＥ２およびＳＷＤＥ３へ与えられる。
【０１４９】図１７に示す８ウェイ階層ワード線構成に
おいても、メモリセルの配置が、ハーフピッチセル配置
であり、隣接サブワード線の組（ＳＷＬＬ０，ＳＷＬＲ
１）、（ＳＷＬＬ２，ＳＷＬＲ３）、（ＳＷＬＬ４，Ｓ
ＷＬＲ５）、および（ＳＷＬＬ６，ＳＷＬＲ７）の１つ
が選択状態へ駆動される。これにより、２本のサブワー
ド線によりビット線ＢＬおよびＺＢＬ上に、相補メモリ
セルデータが読出される。
【０１５０】図１８は、サブデコードファースト信号Ｚ
ＳＤＦ＜７：０＞を発生する部分の構成を概略的に示す
図である。図１８において、サブデコードファースト信
号発生部は、先の４ウェイ階層ワード線構成の場合と同
様、ロウアドレスイネーブル信号ＲＡＤＥに従って外部
ロウアドレスビットＲＡ＜２：０＞から内部ロウアドレ
スビットＲＡＦ＜２：０＞を生成する入力バッファ／ラ
ッチ回路３１と、内部ロウアドレスビットＲＡＦ＜２：
０＞をプリデコードしてプリデコード信号Ｘ＜７：０＞
を生成するプリデコード回路３２と、ワード線活性化信
号ＲＸＡＣＴに応答して活性化され、プリデコード信号
Ｘ＜７：０＞に従ってサブデコードファースト信号ＺＳ
ＤＦ＜７：０＞を生成するサブデコード信号発生回路３
３を含む。入力バッファ／ラッチ回路３１は、図１４に
示すロウアドレス入力回路／リフレッシュカウンタ１６
に含まれ、プリデコード回路３２は、図１４に示すロウ
プリデコーダ２０に含まれる。サブデコード信号発生回
路３３は、ロウ／コラムデコーダ帯ＲＣＤＢに含まれ
る。
【０１５１】プリデコード回路３２は、ツインセルモー
ド指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態のＬレベルのと
き、ロウアドレスビットＲＡＦ＜０＞を縮退状態に設定
してプリデコードを行ない、プリデコード信号Ｘ＜７：
０＞のうち２つのプリデコード信号を選択状態へ駆動す
る。サブデコード信号発生回路３３は、活性化時プリデ
コード信号Ｘ＜７：０＞に従ってサブデコードファース
ト信号ＺＳＤＦ＜７：０＞を生成しており、したがっ
て、２つのサブデコードファースト信号が選択状態へ駆
動される。
【０１５２】図１９は、図１８に示すプリデコード回路
３２の構成の一例を示す図である。図１９において、こ
のロウプリデコード回路３２において、２ビットのロウ
アドレスＲＡＦ＜０＞およびＲＡＦ＜１＞から内部信号
Ｃ＜３＞−Ｃ＜０＞を生成する部分の構成は、図８に示
すプリデコード回路２の構成と同じであり、対応する部
分には同一参照番号を付し、詳細説明は省略する。
【０１５３】プリデコード回路３２は、さらに、ロウア
ドレスビットＲＡＦ＜２＞を受けて補の内部アドレスビ
ットＺＲＡＤ＜２＞を生成するインバータ２ｓと、イン
バータ２ｓの出力信号を反転して内部ロウアドレスビッ
トＲＡＤ＜２＞を生成するインバータ２ｔと、ＡＮＤ回
路２ｇの出力信号Ｃ＜３＞とインバータ２ｔの出力ビッ
トＲＡＤ＜２＞を受けてプリデコード信号Ｘ＜７＞を生
成するＡＮＤ回路２ｋと、インバータ２ｓの出力ビット
ＺＲＡＤ＜２＞とＡＮＤ回路２ｇの出力信号Ｃ＜３＞を
受けてプリデコード信号Ｘ＜５＞を生成するＡＮＤ回路
２ｌと、ＡＮＤ回路２ｈの出力信号Ｃ＜１＞とインバー
タ２ｔからのビットＲＡＤ＜２＞を受けてプリデコード
信号Ｘ＜３＞を生成するＡＮＤ回路２ｍと、ＡＮＤ回路
２ｈの出力信号Ｃ＜１＞とインバータ２ｓの出力ビット
ＺＲＡＤ＜２＞とを受けてプリデコード信号Ｘ＜１＞を
生成するＡＮＤ回路２ｎと、ビットＲＡＤ＜２＞とＡＮ
Ｄ回路２ｉの出力信号Ｃ＜２＞を受けてプリデコード信
号Ｘ＜６＞を生成するＡＮＤ回路２ｏと、ビットＺＲＡ
Ｄ＜２＞とＡＮＤ回路２ｉの出力信号Ｃ＜２＞を受けて
プリデコード信号Ｘ＜４＞を生成するＡＮＤ回路２ｐ
と、ＡＮＤ回路２ｊの出力信号Ｃ＜０＞とビットＲＡＤ
＜２＞を受けてプリデコード信号Ｘ＜２＞を生成するＡ
ＮＤ回路２ｑと、ビットＺＲＡＤ＜２＞とＡＮＤ回路２
ｊの出力信号Ｃ＜０＞を受けてプリデコード信号Ｘ＜０
＞を生成するＡＮＤ回路２ｒを含む。
【０１５４】ツインセルモード時においてはツインセル
モード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルとなり、内
部ロウアドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０
＞がともに選択状態となる。この状態においては、信号
Ｃ＜３＞およびＣ＜２＞の組および信号Ｃ＜１＞および
Ｃ＜０＞の組の一方がロウアドレスビットＲＡＤ＜１＞
の値に応じて選択状態へ駆動される。今、信号Ｃ＜３＞
およびＣ＜２＞がともにＨレベルの状態を考える。この
場合には、ビットＲＡＤ＜２＞およびＺＲＡＤ＜２＞に
より、プリデコード信号Ｘ＜７＞およびＣ＜６＞がとも
に選択されるかまたはプリデコード信号Ｘ＜５＞および
Ｘ＜４＞が同時に選択状態へ駆動される。同様、信号Ｃ
＜１＞およびＣ＜０＞がともに選択状態のときには、ロ
ウアドレスビットＲＡＤ＜２＞の値に応じて、プリデコ
ード信号Ｘ＜３＞およびＸ＜２＞が同時に選択されるか
または、プリデコード信号Ｘ＜１＞およびＸ＜０＞が同
時に選択される。
【０１５５】したがって、プリデコード信号Ｘ＜０＞−
Ｘ＜７＞において、隣接する２つのプリデコード信号の
組が、同時に選択状態へ駆動される。したがって、８ウ
ェイ階層ワード線構成においても、隣接するサブワード
線を選択状態へ駆動して、行および列方向において最も
近いメモリセルを同時に選択してビット線ＢＬおよびＺ
ＢＬに接続することができ、１ビット／２セルモードを
実現することができる。
【０１５６】制御部の構成は、先の４ウェイ階層ワード
線構成と同じである。以上のように、この発明の実施の
形態１に従えば、２つのメモリセルで１ビットの情報を
記憶するように構成しており、これらの２つのセルが相
補ビット線に接続されているため、ビット線間電圧を長
期にわたって保持することができ、リフレッシュ回数を
低減でき、応じてデータ保持モード時の消費電力を低減
することができる。
【０１５７】また、単に制御信号に従ってアドレスビッ
トの縮退を行なってツインセルモードを実現しているだ
けであり、簡易な回路構成で、１ビット／１セルモード
および１ビット／２セルモードの切換を実現することが
できる。
【０１５８】［実施の形態２］図２０は、この発明の実
施の形態２に従う半導体記憶装置のメモリサブアレイＭ
ＳＡの構成を概略的に示す図である。この図２０に示す
構成においては、メモリセルＭＣは、いわゆるクォータ
ピッチセルであり、また４ウェイ階層ワード線構成が採
用される。クォータピッチセルの場合、メモリセルを対
応のビット線に接続するビット線コンタクトＢＣＴが４
列ごとおよび４行ごとに配置される。ビット線コンタク
トＢＣＴを斜め方向に結んで求められるメモリセルＭＣ
の最小ピッチ長のビット線方向へ斜影した長さが、メモ
リセルＭＣの列方向の配置ピッチの１／４である。すな
わち、行および列方向において最も近いメモリ単位ＭＴ
Ｕは、列方向において１行ずれている。行方向において
は、メモリセルは、２行おきに２つのメモリセルを有す
るレイアウト単位ＬＵが配置される。
【０１５９】このクォータピッチセル構成の場合、対を
なすビット線は１列おきのビット線であり、センスアン
プ回路Ｓ／Ａは、それぞれ間に別のセンスアンプ回路に
接続するビット線を挟むビット線の対に結合される。こ
のクォータピッチセルの場合、ツインセルモード時の単
位ＭＴＵは、１列離れたかつ１行離れたメモリセルで構
成される。図２０においては、メモリセルＭＣ１および
ＭＣ２がツインセル単位ＭＴＵを構成する状態を一例と
して示す。したがって、１行おきまたはメモリセルＭＣ
１およびＭＣ２を同時に選択するため、サブワード線
は、１行おいたサブワード線を対として選択する必要が
ある。
【０１６０】このメモリセル行それぞれに対応してサブ
ワード線ＳＷＬＬ０、ＳＷＬＲ２、ＳＷＬＬ１、ＳＷＬ
Ｒ３、ＳＷＬＬ４、ＳＷＬＲ６、ＳＷＬＬ５、ＳＷＬＲ
７およびＳＷＬＬ８が配置される。サブワード線ＳＷＬ
Ｌ０およびＳＷＬＬ１は、サブワード線ドライバＳＷＤ
Ｅ０により駆動され、サブワード線ＳＷＬＲ３およびＳ
ＷＬＲ６は、サブワード線ドライバＳＷＤＥ１により駆
動され、サブワード線ＳＷＬＬ８（および図示しないサ
ブワード線ＳＷＬＬ９）が、サブワード線ドライバＳＷ
ＤＥ２により駆動される。これらのサブワード線ドライ
バＳＷＤＥ０−ＳＷＤＥ２へは、サブデコード信号ＳＤ
＜０＞およびＳＤ＜２＞の相補信号対が与えられる。
【０１６１】サブワード線ＳＷＬＲ２およびＳＷＬＲ３
は、サブワード線ドライバＳＷＤＯ０により駆動され、
サブワード線ＳＷＬＲ６およびＳＷＬＲ７が、サブワー
ド線ドライバＳＷＤＯ１により駆動される。これらのサ
ブワード線ドライバＳＷＤＯ０−ＳＷＤＯ２には、サブ
デコード信号ＳＤ＜１＞およびＳＤ＜３＞の相補信号対
が与えられる。同時に選択状態へ駆動されるサブワード
線の組ＳＷＬＰは、サブワード線（ＳＷＬＬ０，ＳＷＬ
Ｌ１）、（ＳＷＬＲ２，ＳＷＬＲ３）、（ＳＷＬＬ４，
ＳＷＬＬ５）、（ＳＷＬＲ６，ＳＷＬＲ７）である。こ
れらのサブワード線対は、それぞれ１行、間をおいて配
置されている。常に、ビット線ＢＬおよびＺＢＬ上に、
メモリセルが記憶するデータが読出され、センスアンプ
回路Ｓ／Ａにより、差動増幅することにより、実施の形
態１と同様の効果を得ることができる。
【０１６２】図２１は、この発明の実施の形態２におけ
るサブデコード信号の配置を示す図である。図２１にお
いては、メインワード線ＺＭＷＬ０に関連する４つのサ
ブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２、およ
びＳＷＬＲ３を示す。サブワード線ＳＷＬＬ０およびＳ
ＷＬＲ１に対しサブワード線ドライブ回路ＳＷＤＲ０お
よびＳＷＤＲ１がそれぞれ配置され、サブワード線ＳＷ
ＬＲ２およびＳＷＬＲ３に対しサブワード線ドライブ回
路ＳＷＤＲ２およびＳＷＤＲ３がそれぞれ配置される。
サブワード線ドライブ回路ＳＷＤＲ０には、サブデコー
ド信号ＳＤ＜０＞およびＺＳＤ＜０＞が与えられ、サブ
ワード線ドライブ回路ＳＷＤＲ１に対しては、サブデコ
ード信号ＳＤ＜１＞およびＺＳＤ＜１＞が与えられる。
サブワード線ＳＷＬＲ２を駆動するサブワード線ドライ
ブ回路ＳＷＤＲ２へは、サブデコード信号ＺＳＤ＜２＞
およびＳＤ＜２＞が与えられる。サブワード線ＳＷＬＲ
３を駆動するサブワード線ドライブ回路ＳＷＤＲ３へ
は、サブデコード信号ＳＤ＜３＞およびＺＳＤ＜３＞が
与えられる。これらのサブデコード信号ＳＤ＜０＞−Ｓ
Ｄ＜３＞は、サブデコードファースト信号ＺＳＤＦ＜０
＞−ＺＳＤＦ＜３＞から生成される。この図２１に示す
配置においてはサブデコード信号ＳＤ＜１＞およびＺＳ
Ｄ＜１＞とサブデコード信号ＳＤ＜２＞およびＺＳＤ＜
２＞の位置が、実施の形態１の構成と較べて交換されて
いる。
【０１６３】ツインセルモード時においては、同じサブ
ワードドライバ帯ＳＷＤＢを伝達されるサブデコード信
号が選択状態へ駆動される。したがって、実施の形態１
と同様のアドレスビット縮退を行なうことにより、１行
おきのサブワード線を選択状態へ駆動することができ、
実施の形態１と同様の効果を得ることができる。
【０１６４】以上のように、この発明の実施の形態２に
従えば、クォータピッチセルにおいては、１行おきのサ
ブワード線をツインセルモード時に同時に選択するよう
に構成してかつ１列おいたビット線を対として用いてい
るため、容易にセンスアンプ回路に接続される相補ビッ
ト線対に相補なメモリセルデータを読出すことができ
る。
【０１６５】［実施の形態３］図２２は、この発明の実
施の形態３の半導体記憶装置の要部の構成を概略的に示
す図である。図２２においては、メモリマットのメモリ
アレイＭＡ０−ＭＡｎそれぞれに対し、ＶＣＰ発生回路
２５ｃからのセルプレート電圧ＶＣＰを伝達するための
ＶＣＰ制御回路４０−０〜４０−ｎが配置される。これ
らのＶＣＰ制御回路４０−０〜４０−ｎは、対応のメモ
リアレイＭＡｉを選択するブロック選択信号ＢＳｉが選
択状態のときには対応のメモリアレイＭＡｉへセルプレ
ート電圧ＶＣＰを伝達し、対応のブロック選択信号ＢＳ
ｉが非選択状態のときには、対応のメモリアレイへのセ
ルプレート電圧ＶＣＰの供給を停止し、対応のメモリア
レイＭＡｉ内におけるセルプレート電極をハイインピー
ダンス状態に設定する。
【０１６６】ＶＣＰ制御回路４０−０〜４０−ｎは、ブ
ロック選択信号ＢＳｉに応答して動作するトランスミッ
ションゲートでたとえば構成される。
【０１６７】図２３は、ツインセルモード時のツインセ
ル単位の等価的構成を示す図である。同時に選択される
サブワード線を１本のサブワード線ＳＷＬで示す。ツイ
ンセルモード時においては、メモリアレイ内においてど
のような蓄積データパターンであっても、メモリアレイ
の半分のメモリセルにＨレベルデータが書込まれ、残り
の半分のメモリセルにＬレベルデータが書込まれる。こ
の図２３におけるメモリキャパシタＭＱ１にＨレベルデ
ータが書込まれた場合、メモリキャパシタＭＱ２にはＬ
レベルデータが書込まれる。セルプレート容量Ｃｐ全体
の１／２がＨレベルデータが書込まれたセルおよびＬレ
ベルデータが書込まれたセルにそれぞれ割付けられる。
したがって、セルプレートノードＣＰにセルプレート電
圧ＶＣＰ（＝ＶＣＣＳ／２）を供給するＶＣＰ制御回路
４０−ｉを対応のメモリアレイのスタンバイ状態におい
て、出力ハイインピーダンス状態に設定する。この場
合、セルプレートノードがフローティング状態となり、
Ｈ側またはＬ側のストレージノードの電位低下とほぼ同
じ大きさの電位低下が、ＬまたはＨレベルデータを記憶
するストレージノードに容量結合によって現われる。こ
のスタンバイ状態時において、ストレージノードＳＮ１
およびＳＮ２の電圧は、 Ｖ（ＳＮ１）＝ＶＣＣＳ−δＶ１−δＶ２′、 Ｖ（ＳＮ２）＝０Ｖ−δＶ１′−δＶ２ で表わされる。ここで、δＶ１およびδＶ２は、接合リ
ーク電流またはチャネルリーク電流などによる電位低下
量である。δＶ１′およびδＶ２′は、ストレージノー
ドＳＮ１およびＳＮ２の電位低下δＶ１およびδＶ２の
容量結合によって生じる電位変化である。したがって、
これらは、δＶ１およびδＶ２は、それぞれδＶ１′お
よびδＶ２′とほぼ同じ大きさとなる。
【０１６８】メモリアレイが選択され、行が選択される
ロウアクティブ状態に戻る場合に、再び、このＶＣＰ制
御回路４０−ｉにより、対応のメモリアレイＭＡｉのセ
ルプレートノードへセルプレート電圧ＶＣＰ（＝ＶＣＣ
Ｓ／２）を供給する。この場合、セルプレートノードＣ
Ｐのリーク電流により低下したセルプレート電圧ＶＣＰ
が上昇するため、その容量結合により、ストレージノー
ドＳＮ１およびＳＮ２に対しほぼ同じ大きさの電位変化
δＶ３およびδＶ３′が生じる。ワード線選択前のスト
レージノードＳＮ１およびＳＮ２の電圧Ｖ（ＳＮ１）お
よびＶ（ＳＮ２）は、それぞれ次式で表わされる。
【０１６９】 Ｖ（ＳＮ１）＝ＶＣＣＳ−δＶ１−δＶ２＋δＶ３、 Ｖ（ＳＮ２）＝０Ｖ−δＶ１′−δＶ２＋δＶ３′ ツインセルモード時における単位セルＭＴＵの２つのセ
ルのストレージノードＳＮ１およびＳＮ２の間の電位差
は、次式で表わされる。
【０１７０】 Ｖ（ＳＮ１）−Ｖ（ＳＮ２）＝ＶＣＣＳ−δ、 δは、１よりも極めて小さな値であり、ツインセル単位
ＭＴＵに蓄積していたデータの変化量が失われる量は極
めて少なくなる。したがって、単にセルプレート電圧Ｖ
ＣＰを制御するだけで、擬似的にリフレッシュフリーと
することができるくらいリフレッシュ時間を長くするこ
とができる。
【０１７１】ツインセルモード時においては、スタンバ
イ状態時セルプレートモードをハイインピーダンス状態
にし、アクティブ状態のときにセルプレート電圧を供給
しているため、ストレージノードとセルプレートの間の
容量結合により、ほぼ同じ大きさの電位変化をツインセ
ル単位内のストレージノード対に生じさせることがで
き、ツインセル単位内の２つのメモリセルのストレージ
ノードの電圧差を、ほぼアレイ電源電圧ＶＣＣＳレベル
に保持することができ、擬似的にリフレッシュフリーと
することができ、データ保持のためのリフレッシュ回数
を極端に少なくすることができ、消費電流を大幅に低減
することができる。
【０１７２】なお、ブロック選択信号ＢＳ０−ＢＳｎ
は、ロウアドレスビットの適当なビットをデコードする
ことにより生成される。このブロック選択信号は対応の
メモリアレイがロウアクティブ状態の間活性状態に維持
される。また、セルプレート電圧ＶＣＰの制御は、メモ
リアレイＭＡ０−ＭＡｎに対し共通に実行されてもよ
い。
【０１７３】［実施の形態４］図２４は、この発明の実
施の形態４に従う半導体記憶装置（混載ＤＲＡＭ）の要
部の構成を概略的に示す図である。図２４においては、
ノーマルメインワード線ＮＺＭＷＬに対して、スペアメ
インワード線ＳＺＭＷＬが配設される。このスペアメイ
ンワード線ＳＺＭＷＬは、メモリアレイごとに配置され
てもよく、救済専用のメモリブロックが設けられてお
り、その救済専用メモリブロック内にメモリアレイ共通
に設けられたスペアメインワード線により不良ノーマル
メインワード線が救済される構成であってもよい。
【０１７４】このノーマルメインワード線ＮＺＭＷＬに
対してはノーマルロウデコーダ５０が配置され、またス
ペアメインワード線ＳＺＭＷＬにはスペアロウデコーダ
５０が配置される。ノーマルロウデコーダ５０は、ロウ
アドレスビットをデコードして対応のメインワード線が
選択時、対応のノーマルメインワード線ＮＺＭＷＬを選
択状態（Ｌレベル）へ駆動する。
【０１７５】この冗長置換を行なうために、不良アドレ
スをメインワード線レベルでプログラムして記憶するた
めの不良アドレスプログラム回路５２と、不良アドレス
プログラム回路５２からの信号に従って不良メインワー
ド線がアドレス指定されたか否かを判定するスペア判定
回路５３が設けられる。不良アドレスプログラム回路５
２の構成としては、不良アドレスプログラム回路５２
が、内部ロウアドレスビットＲＡＤの各ビットと不良ア
ドレスプログラム回路に格納された不良アドレスの各ビ
ットとの比較結果を示す信号をスペア判定回路５３へ与
え、このスペア判定回路５３が各ビットごとの判定結果
に基づいてノーマルロウデコーダ５０およびスペアロウ
デコーダ５１の一方を活性化する構成が用いられてもよ
い。また、スペアメインワード線ＳＺＭＷＬが複数個設
けられている場合、不良アドレスプログラム回路５２が
それぞれスペアメインワード線ＳＺＭＷＬに対応して設
けられており、複数の不良アドレスプログラム回路５２
からの比較結果に従ってスペア判定回路５３が冗長置換
判定を行なうように構成されてもよい。このスペア判定
回路５３は、メインワード線レベルで、冗長置換を行な
うか否かを判定する機能を有していればよい。
【０１７６】なお、ウェハレベルでのプロセス完了後、
最終工程として、ウェハレベルでの判定試験の１つに不
良ビット救済のための冗長テストがある。この場合、不
良行が存在するか否かの判定および不良行が存在した場
合の不良救済を行なう必要がある。この冗長テストにお
いて、不良項目がリフレッシュ特性の場合に１ビット／
２セルモード（ツインセルモード）を用いた場合、リフ
レッシュ周期が長く設定されているため、テスト時間が
大幅に長くなる。したがって、この冗長テストのリフレ
ッシュ特性をテストする場合、１ビット／１セルモード
でリフレッシュ特性を検査する。これにより、テスト時
間を短縮する。
【０１７７】この場合、不良行は、１ビット／１セル単
位の行であり、各行単位で良／不良の判定が行なわれ
る。したがって、不良救済を行なう場合、メインワード
線単位で冗長置換を行なう。ツインセルモード時におい
て、サブデコード信号は、スペアメインワード線のサブ
ワード線デコーダへも与えられるため、同じ対応関係
で、２つのスペアサブワード線を同時に選択状態へ駆動
することができる。したがって、１行の不良救済の場合
においても、ツインセルモード時において同時に選択状
態へ駆動されるサブワード線が冗長置換され、正確に、
スペアサブワード線を、ツインセルモード時において
も、対をなすように選択状態へ駆動することができる。
【０１７８】［変更例１］図２５は、この発明の実施の
形態４の変更例１の構成を概略的に示す図である。この
図２５においていは、サブワード線の対単位で冗長置換
が行なわれる。ノーマルメインワード線ＮＺＭＷＬに対
して、ノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３が
配設される。ツインセルモード時においては、ノーマル
サブワード線ＮＳＷＬ０およびＮＳＷＬ１が同時に選択
状態へ駆動されるか、またはノーマルサブワード線ＮＳ
ＷＬ２およびＮＳＷＬ３が同時に選択状態へ駆動され
る。
【０１７９】スペアメインワード線ＳＺＭＷＬに対して
も同様に、スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３
が配設される。ノーマルスペアワード線対ＳＷＬＰ単位
で冗長置換を行なう。すなわち、ノーマルサブワード線
ＮＳＷＬ０およびＮＳＷＬ１の対が、スペースサブワー
ド線ＳＳＷＬ０およびＳＳＷＬ１またはスペアサブワー
ド線ＳＳＷＬ２およびＳＳＷＬ３の対ＳＳＷＬＰで置換
される。このサブワード線の対単位での置換を行なうた
め、各サブワード線の対ごとに不良アドレスをプログラ
ムする不良アドレスプログラム回路６２が設けられる。
この不良アドレスプログラム回路６２においては、サブ
ワード線対レベルのアドレスがプログラムされる（最下
位ロウアドレスビットが縮退状態に設定される）。また
スペアサブワード線の対それぞれに対応するスペアサブ
デコード回路を含むスペースサブデコーダ６４が設けら
れる。このスペアサブデコーダ６４は、不良アドレスプ
ログラム回路６２の各アドレスプログラム回路それぞれ
に対応するスペアサブデコード回路を含む。
【０１８０】スペアサブデコーダ６４においては、不良
アドレスプログラム回路６２からの不良アドレス一致検
出信号が与えられると、対応のスペアサブデコード回路
がイネーブルされ、与えられた内部ロウアドレスビット
ＡＤ０（ビットＲＡＤ〈０〉に相当）に従ってスペアサ
ブデコード信号を生成する。これらのスペアサブデコー
ド信号ＳＳＤ〈０〉およびＳＳＤ〈１〉が１つのスペア
サブデコード回路から生成され、またスペアサブデコー
ド信号ＳＳＤ〈２〉およびＳＳＤ〈３〉が１つのスペア
サブデコード回路から生成される。不良アドレスプログ
ラム回路６２からの不良アドレス一致検出信号に応じて
活性化されたスペアサブデコード回路が、そのアドレス
ビットＡＤ０に従って、スペアサブデコード信号の一方
を選択状態へ駆動する。このスペアサブデコード回路
は、スペアサブワード線の対に対応して設けられてい
る。
【０１８１】この不良アドレスプログラム回路６２から
の一致検出信号はスペア判定回路６３へ与えられる。ス
ペア判定回路６３は、不良アドレスプログラム回路６２
のいずれかのプログラム回路から一致検出信号が与えら
れるとノーマルロウデコーダ６０を非活性化しかつスペ
アロウデコーダ６１を活性化する。不良アドレスがアド
レス指定された場合には、スペアロウデコーダ６１が活
性化され、スペアメインワード線ＳＺＭＷＬが選択状態
へ駆動される。一方、ノーマルロウデコーダ６０は非活
性状態にありノーマルメインワード線ＮＺＭＷＬは非選
択状態を維持する。次いで、このスペアサブデコーダ６
４のスペアサブデコード回路が、不良アドレスプログラ
ム回路６２からの一致検出信号に応答して活性化され、
アドレスビットＡＤ０をデコードする。たとえば、スペ
アサブワード線ＳＳＷＬ０およびＳＳＷＬ１の組に対応
する不良アドレスプログラム回路が一致を検出した場
合、スペアサブデコーダ６４においては、スペアサブデ
コード信号ＳＳＤ〈０〉およびＳＳＤ〈１〉の一方がア
ドレスビットＡＤ０に従って活性化する（１ビットセル
モード時）。これにより、１ビット／１セルモード時に
おいては、スペアサブワード線ＳＳＷＬ０およびＳＳＷ
Ｌ１の一方が選択状態へ駆動される。ツインセルモード
時においては、このアドレスビットＡＤ０が縮退状態と
され、スペアサブデコード信号ＳＳＤ〈０〉およびＳＳ
Ｄ〈１〉がともに選択状態へ駆動され、スペアサブワー
ド線ＳＳＷＬ０およびＳＳＷＬ１がともに選択状態へ駆
動され、ツインセルモード動作が行なわれる。スペアサ
ブワード線ＳＳＷＬ２およびＳＳＷＬ３の組についても
同じであり、スペアサブデコード信号ＳＳＤ〈２〉およ
びＳＳＤ〈３〉が、アドレスビットＡＤ０に従って選択
状態へ駆動される。
【０１８２】したがって、このようなサブワード線の対
単位で冗長置換を行なう場合においても、正確に、対を
なすスペアサブワード線が選択状態へ駆動され、正確に
不良ビット救済を行なうことができかつツインセルモー
ドで動作させることができる。
【０１８３】［変更例２］図２６は、この発明の実施の
形態４の変更例２の構成を概略的に示す図である。図２
６においては、ノーマルメインワード線ＮＺＭＷＬに対
し８本のノーマルスペアワード線ＮＳＷＬが配設され
る。同様に、スペアメインワード線ＳＺＭＷＬに対して
８本のスペアサブワード線ＳＳＷＬが配設される。ツイ
ンセルモード時においては、ノーマルサブワード線ＮＳ
ＷＬの対ＳＷＬＰが同時に選択状態へ駆動される。この
場合、４本のノーマルスペアサブワード線ＮＳＷＬを単
位としてスペアサブワード線との置換を行なう。この４
本のサブワード線単位での冗長置換を行なった場合で
も、冗長置換時においては、同時に選択されるスペアサ
ブワード線の対を同時に選択されるノーマルサブワード
線の対ＳＷＬＰに対応付けることができ、正確な不良ビ
ット救済を行なうことができる。
【０１８４】この４本単位での置換に対しては、図２５
に示す構成を利用することができ、スペアサブデコーダ
６４に対し２ビットのアドレス信号が与えられる。残り
の上位アドレスビットについてプログラムが行なわれ
る。このスペアサブデコーダ６４において、１ビット／
１セルモード時においては、４：１デコード動作が行な
われ、ツインセルモード時においては、４：２デコード
動作が行なわれ、対をなすスペアサブワード線が同時に
選択状態へ駆動される。
【０１８５】一般に、冗長置換時においては、ツインセ
ルモード時において同時に選択状態へ駆動されるサブワ
ード線の整数倍のスペアサブワード線で冗長置換を行な
うことにより、対をなすノーマルサブワード線が、異な
る対のスペアサブワード線に置換されるのが防止され
る。
【０１８６】以上のように、この発明の実施の形態４に
従えば、ツインセルモード時の単位となるノーマルサブ
ワード線の数の整数倍のスペアサブワード線を単位とし
て冗長置換を行なっており、容易に、１ビット／１セル
モードでリフレッシュ特性不良を検出する場合において
も、対をなすノーマルサブワード線が異なる対のスペア
サブワード線で置換されるのを防止でき、正確に不良ビ
ット救済を行なうことができる。
【０１８７】［実施の形態５］図２７は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を示す図
である。この図２７は、図１に示す構成と同様、ハーフ
ピッチセル配置を有し、２つのメモリセルＭＣを有する
レイアウト単位ＬＵがビット線ＢＬおよびＺＢＬに交互
に接続される。
【０１８８】このツインセルモード時において同時に選
択状態へ駆動されるサブワード線対ＳＷＬＰを、サブワ
−ドドライバ帯において、たとえばサブワード線と同一
の配線層を用いて相互接続する。図２７において、サブ
ワードドライバ帯ＳＷＤＥＢにおいて、導電線ＤＳＬＥ
により、サブワード線対ＳＷＬＰが相互接続され、また
奇数サブワードドライバ帯ＳＷＤＯＢにおいても、サブ
ワード線対ＳＷＬＰが、導電線ＤＳＬＯにより相互接続
される。他の構成は図１に示す構成と同じである。同一
部分には同一参照番号を付し、詳細説明は省略する。
【０１８９】この図２７に示す構成において、サブワー
ド線対ＳＷＬＰが、両側の偶数サブワードドライバＳＷ
ＤＢおよび奇数サブワードドライバＳＷＤＯにより駆動
される。したがって、サブワード線対ＳＷＬＰにおい
て、その中央部に配置されたメモリセルが最も遅いタイ
ミングで選択状態へ駆動される。一方側に配置されたサ
ブワードドライバのみでサブワード線を駆動する場合、
サブワードドライバから最も離れた位置のメモリセルが
最も遅いタイミングで選択状態へ駆動される。したがっ
て、一方側のサブワードドライバでサブワード線を駆動
する構成に比べて、このサブワード線に接続される１行
のメモリセルが選択状態に駆動される時間を十分短くす
ることができ、特に、センスアンプ回路の動作開始タイ
ミングを早くすることができる。
【０１９０】図２８は、１つのサブワード線に関連する
部分の構成を示す図である。この図２８に示す構成は、
図６に示す構成に対応する。この図２８に示す構成にお
いては、ツインセルモードにおいて同時に選択状態へ駆
動されるサブワード線ＳＷＬＬ０およびＳＷＬＲ１が、
それぞれ両端において、導電線ＤＳＬＥ０およびＤＳＬ
Ｏ０により相互接続される。また、サブワード線ＳＷＬ
Ｌ２およびＳＷＬＲ３が、その両端において、導電線Ｄ
ＳＬＥ１およびＤＳＬＯ１によりそれぞれ相互接続され
る。偶数サブワード線ＳＷＬＬ０は、偶数サブワード線
ドライ部回路ＳＷＤＲ０により駆動され、またサブワー
ド線ＳＷＬＲ１は、奇数サブワード線ドライブ回路ＳＷ
ＤＬ１により駆動される。このツインセルモードにおい
て、サブワード線ドライブ回路ＳＷＤＲ１およびＳＷＤ
Ｒ０が、サブデコードファースト信号ＺＳＤＦ＜０＞お
よびＺＳＤＦ＜１＞により同時に選択される。したがっ
て、これらのサブワード線ＳＷＬＬ０およびＳＷＬＲ１
が、これらのサブワード線ドライブ回路ＳＷＤＲＯおよ
びＳＷＤＲ１により両側から同時に選択状態へ駆動され
る。
【０１９１】またサブワード線ＳＷＬ２およびＳＷＬＲ
３は、その両端において、導電線ＤＳＬＥ１およびＤＳ
ＬＯ１により相互接続される。ツインセルモードにおい
て、サブワード線ドライブ回路ＳＷＤＲ２およびＳＷＤ
Ｒ３が、サブデコードファースト信号ＺＳＤＦ＜２＞お
よびＺＳＤＦ＜３＞により同時に選択される。これらの
サブワード線ＳＷＬ２およびＳＷＬＲ３も、したがっ
て、同時にその両側から選択状態へ駆動される。
【０１９２】また、他のサブワード線ＳＷＬＬ１および
ＳＷＬＬ３においても、対をなすサブワード線（ＳＷＬ
Ｒ０およびＳＷＬＲ２）に対し、奇数サブワードドライ
バ対ＳＷＤＯにおいて導電線ＤＳＬＥにより相互接続さ
れる。同様に、サブワード線ＳＷＬＲ０およびＳＷＬＲ
２についても、偶数サブワードドライバ帯ＳＷＤＥにお
いて、導電線ＤＳＬＯにより、対応のサブワード線と相
互接続される。したがって、いずれのサブワード線もそ
の両端に設けられたサブワード線ドライブ回路により同
時に選択状態へ駆動され、選択サブワード線対を高速で
選択状態へ駆動することができる。サブワード線選択が
高速化されると、メモリセルデータの対応のビット線の
読出タイミングが早くなり、応じてセンスアンプ活性化
タイミングを早くできる。応じて、メモリセルデータの
確定タイミングが早くなり、ロウアクセスを高速化でき
る。
【０１９３】なお、このサブワード線と同一の配線層で
必要なサブワード線を相互接続した場合、ツインセルモ
ード指示信号Ｔ＿ＭＯＤＥ＿ｎは、Ｌレベルに固定され
る。常に、このＤＲＡＭは、ツインセルモードで動作す
るためである。一方、通常のＤＲＡＭと同様、１セル／
１ビットモードで動作する場合には、この導電線ＤＳＬ
ＯおよびＤＳＬＥは設けられず、サブワード線がすべて
分離される。このときには、ツインセルモード指示信号
Ｔ＿ＭＯＤＥ＿ｎが、Ｈレベルに固定されてもよいし、
また単にツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎに
より、１セル／１ビットモードおよびツインセルモード
に、図２８に示すツインセルモード指示信号Ｔ＿ＭＯＤ
Ｅ＿ｎにより選択的に設定されてもよい。この、ツイン
セルの構成においては、４ウエイ階層ワード線構成にお
いて、列方向において隣接するサブワード線が同時に選
択状態へ駆動される。８ウエイ階層ワード線構成であっ
ても、同時に選択されるサブワード線は、隣接サブワー
ド線であり、これらのサブワード線対の両端を、たとえ
ば第１層メタル配線で相互接続することにより、同様の
効果を得ることができる。
【０１９４】［実施の形態６］図２９は、この発明の実
施の形態６に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２９においては、メモリブロックＭ
ＢＬ（メモリアレイＭＡＬ）とメモリブロックＭＢＲ
（メモリアレイＭＡＲ）のビット線対に共有されるセン
スアンプＳＡＫに関連する部分の構成を示す。
【０１９５】図２９において、メモリブロックＭＢＬに
おいては、ビット線ＢＬＬおよびＺＢＬＬに対し、イコ
ライズ制御回路１０２ｌからのビット線イコライズ指示
信号ＢＬＥＱＬに応答してビット線ＢＬＬおよびＺＢＬ
Ｌをプリチャージ電圧ＶＢＬにプリチャージしかつイコ
ライズするためのビット線プリチャージ／イコライズ回
路ＢＥＱＬが設けられる。ビット線ＺＢＬＬとサブワー
ド線ＳＷＬａの交差部に対応してメモリセルＭＣａが配
置され、ビット線ＢＬＬとサブワード線ＳＷＬｂの交差
部に対応してメモリセルＭＣｂが配置される。メモリセ
ルＭＣａは、セルプレート電圧ＶＣＰをセルプレート電
極に受けるメモリセルキャパシタＭＱと、サブワード線
ＳＷＬａ上の信号に応答してメモリセルキャパシタＭＱ
のストレージノードＳＮをビット線ＺＢＬＬに接続する
アクセストランジスタＭＴを含む。メモリセルＭＣｂ
は、同様、セルプレート電圧ＶＣＰを受けるメモリキャ
パシタＭＱと、サブワード線ＳＷＬｂ上の信号に応答し
てメモリキャパシタＭＱをビット線ＢＬＬに結合するア
クセストランジスタＭＴを含む。
【０１９６】このメモリブロックＭＢＬにおいては、メ
モリセルは、１ビット／１セルモードで情報を記憶する
かまたは、１ビット／２セルモード（ツインセルモー
ド）でデータを記憶する。このツインセルモードにおい
ては，サブワード線対ＳＷＬａおよびＳＷＬｂが活性化
され，ビット線ＢＬＬおよびＺＢＬＬにメモリセルＭＣ
ｂおよびＭＣａがそれぞれ接続される。
【０１９７】ビット線プリチャージ／イコライズ回路Ｂ
ＥＱＬは、ビット線イコライズ指示信号ＢＬＥＱＬに応
答して導通しビット線ＢＬＬおよびＺＢＬＬを電気的に
短絡するイコライズ用ＮチャネルＭＯＳトランジスタＴ
１と、ビット線イコライズ指示信号ＢＬＥＱＬに応答し
て導通し、ビット線ＢＬＬおよびＺＢＬＬにビット線プ
リチャージ電圧ＶＢＬを伝達するプリチャージ用Ｎチャ
ネルＭＯＳトランジスタＴ３およびＴ２を含む。このプ
リチャージ電圧ＶＢＬは、中間電圧ＶＣＣＳ／２または
アレイ電源電圧（センス電源電圧）ＶＣＣＳの電圧レベ
ルである。
【０１９８】ビット線ＢＬＬおよびＺＢＬＬは共通ビッ
ト線ＣＢＬおよびＺＣＢＬにビット線分離ゲートＢＩＧ
Ｌを介して結合される。ビット線分離ゲートＢＩＧＬ
は、分離制御回路１０４ｌからのビット線分離指示信号
ＢＬＩＬに応答して選択的に導通／非導通状態となる。
【０１９９】この共通ビット線ＣＢＬおよびＺＣＢＬに
対しセンスアンプ（センスアンプトランジスタ）ＳＡＫ
が設けられる。センスアンプ（センスアンプトランジス
タ）ＳＡＫは、交差結合されるＰチャネルＭＯＳトラン
ジスタＰ１およびＰ２と、交差結合されるＮチャネルＭ
ＯＳトランジスタＮ１およびＮ２を含む。このセンスア
ンプ（センスアンプトランジスタ）ＳＡＫに対し、セン
ス制御回路１０６からのセンスアンプ活性化信号ＺＳＯ
Ｐに応答して導通し、センス共通電源ノードＳ２Ｐへセ
ンス電源電圧ＶＣＣＳを伝達するセンス駆動用Ｐチャネ
ルＭＯＳトランジスタＰ３と、センス制御回路１０６か
らのセンスアンプ活性化信号ＳＯＮに応答して導通し、
センス共通接地ノードＳ２Ｎに接地電圧を伝達するセン
ス駆動用ＮチャネルＭＯＳトランジスタＮ３が設けられ
る。センスアンプ（センスアンプトランジスタ）ＳＡＫ
は、これらのセンス共通電源ノードＳ２Ｐおよびセンス
共通接地ノードＳ２Ｎがそれぞれセンス電源電圧ＶＣＣ
Ｓおよび接地電圧ＧＮＤレベルとなると活性化されて、
共通ビット線ＣＢＬおよびＺＣＢＬの電圧を差動増幅し
かつラッチする。
【０２００】この共通ビット線ＣＢＬおよびＺＣＢＬ
が、また、メモリブロックＭＢＲのビット線ＢＬＲおよ
びＺＢＬＲにビット線分離ゲートＢＩＧＲを介して結合
される。このビット線分離ゲートＢＩＧＲは、分離制御
回路１０４ｒからのビット線分離指示信号ＢＬＩＲに応
答して選択的に導通／非導通状態となる。ビット線ＢＬ
ＲおよびＺＢＬＲに対しても、イコライズ制御回路１０
２ｒからのビット線イコライズ指示信号ＢＬＥＱＲに応
答して活性化されるビット線プリチャージ／イコライズ
回路ＢＥＱＲが設けられる。このビット線プリチャージ
／イコライズ回路ＢＥＱＲも、ビット線プリチャージ／
イコライズ回路ＢＥＱＬと同様、イコライズ用のＮチャ
ネルＭＯＳトランジスタＴ１と、プリチャージ用のＮチ
ャネルＭＯＳトランジスタＴ２およびＴ３を含む。
【０２０１】共通ビット線ＣＢＬおよびＺＣＢＬは、列
選択信号ＣＳＬに応答して導通する列選択ゲートＣＳＧ
を介してローカルデータ線対ＬＩＯＰに結合される。こ
のローカルデータ線対ＬＩＯＰは、複数のメモリブロッ
ク（メモリアレイ）に共通に設けられるグローバルデー
タ線対ＧＩＯＰに結合される。
【０２０２】この図２９に示す構成において、イコライ
ズ制御回路１０２ｌは、アレイ活性化信号ＲＡＳとブロ
ック選択信号ＢＳＬに応答して、このビット線イコライ
ズ指示信号ＢＬＥＱＬを３値駆動する。分離制御回路１
０４ｌは、ブロック選択信号ＢＳＲとアレイ活性化信号
ＲＡＳに従ってビット線分離指示信号ＢＬＩＬを２値駆
動する。センス制御回路１０６は、アレイ活性化信号Ｒ
ＡＳとブロック選択信号ＢＳＬおよびＢＳＲに従ってセ
ンス活性化信号ＺＳＯＰおよびＳＯＮを２値駆動する。
分離制御回路１０４ｒは、ブロック選択信号ＢＳＬおよ
びアレイ活性化信号ＲＡＳに従ってビット線分離指示信
号ＢＬＩＲを２値駆動する。またイコライズ制御回路１
０２ｒは、アレイ活性化信号ＲＡＳとブロック選択信号
ＢＳＲに従ってビット線イコライズ指示信号ＢＬＥＱＲ
を３値駆動する。
【０２０３】ブロック選択信号ＢＳＬおよびＢＳＲは、
それぞれメモリブロックＭＢＬおよびＭＢＲを指定す
る。アレイ活性化信号ＲＡＳは、外部からのロウアクセ
スコマンドの印加時活性化され、この半導体記憶装置内
において行選択が行なわれる間活性状態に保持される
（プリチャージコマンドの印加により非活性化され
る）。
【０２０４】図３０は、図２９に示す構成の動作を示す
信号波形図である。図３０においては、メモリブロック
ＭＢＬにおいてサブワード線ＳＷＬが選択される場合の
信号波形を示す。
【０２０５】アドレス指定された行が選択されかつ選択
状態に保持されるロウアクティブ期間中は、アレイ活性
化信号ＲＡＳがＨレベルの活性状態にあり、応じてサブ
ワード線ＳＷＬも選択状態にある。この状態においては
センスアンプ活性化信号ＳＯＮが周辺電源電圧ＶＣＣＰ
レベルのＨレベル、センスアンプ活性化信号ＺＳＯＰは
接地電位レベルである。メモリブロックＭＢＬにおいて
サブワード線ＳＷＬが選択されているため、ビット線イ
コライズ指示信号ＢＬＥＱＬは、接地電圧レベルであ
り、ビット線プリチャージ／イコライズ回路ＢＥＱＬは
非活性状態にあり、ＭＯＳトランジスタＴ１−Ｔ３は、
すべてオフ状態にある（高抵抗、非導通状態にある）。
また、ビット線分離指示信号ＢＬＩＬは、ビット線ＢＬ
ＬおよびＺＢＬＬを、共通ビット線ＣＢＬおよびＺＣＢ
Ｌに接続するため、Ｈレベル（昇圧電圧ＶＰＰレベル）
にある。
【０２０６】一方、メモリブロックＭＢＲは、センスア
ンプＳＡＫと切り離されるため、ビット線分離指示信号
ＢＬＩＲはＬレベルであり、ビット線分離ゲートＢＩＧ
Ｒは、非導通状態にある。この状態においては、メモリ
ブロックＭＢＲはプリチャージ状態を維持するため、ビ
ット線イコライズ指示信号ＢＬＥＱＲは、Ｈレベル時よ
りも電圧レベルの低い中間電圧レベル（電圧Ｖａレベ
ル）にある。したがって、これらのビット線プリチャー
ジ／イコライズ回路ＢＥＱＲのＭＯＳトランジスタＴ１
−Ｔ３は、高抵抗でかつ導通状態にあり、その電流供給
能力が制限されて、ビット線ＢＬＲおよびＺＢＬＲに、
所定電圧レベルのプリチャージ電圧ＶＢＬを伝達する。
【０２０７】ロウアクティブ期間が完了すると、アレイ
活性化信号ＲＡＳがＬレベルに立下がり、応じてサブワ
ード線ＳＷＬも非選択状態へ駆動される。次いで、セン
ス制御回路１０６からのセンスアンプ活性化信号ＳＯＮ
およびＺＳＯＰが非活性状態となり、それぞれＬレベル
およびＨレベルとなる。ビット線イコライズ指示信号Ｂ
ＬＥＱＬは、このアレイ活性化信号ＲＡＳの非活性化に
応答して、イコライズ制御回路１０２ｌの制御の下に、
一旦周辺電源電圧ＶＣＣＰレベルに駆動され、ビット線
プリチャージ／イコライズ回路ＢＥＱＬが導通状態とな
り、ＭＯＳトランジスタＴ１−Ｔ３が、比較的大きな電
流供給能力で、ビット線ＢＬＬおよびＺＢＬＬに、プリ
チャージ電圧ＶＢＬを伝達する。ビット線ＢＬＬおよび
ＺＢＬＬが、所定電圧ＶＢＬレベルにプリチャージされ
ると、このビット線イコライズ指示信号ＢＬＥＱＬは、
中間電圧Ｖａレベルに低下する。この中間電圧Ｖａの電
圧レベルは、ＶＣＣＳ／２の電圧レベル（プリチャージ
電圧が中間電圧レベルの時）またはセンス電源電圧ＶＣ
ＣＳ（プリチャージ電圧がアレイ電源電圧レベルの時）
の電圧レベルである。したがって、この状態において
は、ビット線プリチャージ／イコライズ回路ＢＥＱＬの
ＭＯＳトランジスタＴ１−Ｔ３のコンダクタンスが小さ
くなり、高抵抗の導通状態となり、その電流供給能力が
低減される。
【０２０８】ビット線分離指示信号ＢＬＩＲが、このス
タンバイ期間中再びＨレベルとなり、共通ビット線ＣＢ
ＬおよびＺＣＢＬはビット線ＢＬＬ，ＢＬＲおよびＺＢ
ＬＬ、ＺＢＬＲにそれぞれ結合される。この状態におい
てはビット線プリチャージ／イコライズ回路ＢＥＱＬお
よびＢＥＱＲは、電流供給能力が低減された状態で、所
定電圧レベルのプリチャージ電圧ＶＢＬを伝達する。
【０２０９】再びロウアクティブ期間が始まると、アレ
イ活性化信号ＲＡＳが活性化される。このロウアクティ
ブ期間においてメモリブロックＭＢＬのサブワード線Ｓ
ＷＬが選択されるとき、ビット線イコライズ指示信号Ｂ
ＬＥＱＬがＬレベルとなり、ビット線分離指示信号ＢＬ
ＩＲが接地電圧レベルとなる。ビット線イコライズ指示
信号ＢＬＥＱＲは、中間電圧Ｖａの電圧レベルを維持す
る。
【０２１０】すなわち、スタンバイ状態のメモリブロッ
クにおいては、ビット線プリチャージ／イコライズ回路
ＢＥＱ（ＢＥＱＬ，ＢＥＱＲ）を、高抵抗の導通状態に
設定し、その電流供給能力を低減する。このビット線プ
リチャージ／イコライズ回路の電流供給能力を低減し、
いわゆる「電流リミッタ」として動作させることによ
り、以下に述べるような、マイクロショートによる消費
電流を低減する。
【０２１１】今、図３１に示すように、サブワード線Ｓ
ＷＬとビット線ＺＢＬＬの間に、製造工程時のパーティ
クル混入などにより、マイクロショートＭＲが存在する
場合を考える。このマイクロショートＭＲは、高抵抗で
あるものの、電流リークパスを形成する。このマイクロ
ショートＭＲは、高抵抗であり微小電流を流すだけであ
り、ロウアクティブ期間中においては、センスアンプの
センス動作およびラッチ動作には悪影響を及ぼさない。
また、このマイクロショートＭＲを介して流れる電流は
微小であり、ロウアクティブ期間中の消費電流には大き
な影響を及ぼさない。
【０２１２】しかしながら、スタンバイ状態時において
は、サブワード線ＳＷＬがＬレベルとなり、ビット線Ｂ
ＬＬおよびＺＢＬＬは、ビット線プリチャージ／イコラ
イズ回路ＢＥＱ（ＢＥＱＬ，ＢＥＱＲ）により、プリチ
ャージ電圧ＶＢＬレベルにプリチャージされかつイコラ
イズされる。このマイクロショートＭＲが数多く存在し
た場合、ビット線プリチャージ／イコライズ回路ＢＥＱ
により、これらの多くのマイクロショートＭＲを介して
非選択状態のサブワード線ＳＷＬに微小電流が流れ、そ
の合計電流が大きくなり、スタンバイ電流が大きくな
る。スタンバイ期間中、ビット線イコライズ指示信号Ｂ
ＬＥＱの電圧レベルを中間電圧Ｖａレベルに設定し、Ｍ
ＯＳトランジスタＴ１−Ｔ３のチャネル抵抗Ｒを大きく
し、ビット線プリチャージ電圧ＶＢＬの供給源からビッ
ト線ＢＬＬ（ＺＢＬＬ）およびマイクロショートＭＲを
介してサブワード線ＳＷＬへ流れる電流を制限する。こ
れにより、マイクロショートＭＲが数多く存在する場合
においても、このＭＯＳトランジスタＴ２およびＴ３の
電流制限機能により、スタンバイ期間中のリーク電流を
低減することができ、スタンバイ電流の増大を抑制する
ことができる。
【０２１３】このビット線プリチャージ／イコライズ回
路ＢＥＱのＭＯＳトランジスタＴ１−Ｔ３のチャネル抵
抗Ｒを大きくした場合、マイクロショートＭＲによるリ
ーク電流のために、ビット線のプリチャージ電圧が、た
とえ、センス電源電圧（アレイ電源電圧）ＶＣＣＳまた
は中間電圧ＶＣＣＳ／２レベルの所定のプリチャージ電
圧レベルからずれても、１ビット／２セルモード（ツイ
ンセルモード）でデータを記憶している場合、ビット線
ＢＬＬおよびＺＢＬＬには、相補データが読出されるた
め、センス動作には悪影響は及ぼさない。すなわち、こ
のビット線プリチャージ／イコライズ回路ＢＥＱの電流
駆動能力を小さくして、ビット線ＢＬＬおよびＺＢＬＬ
のプリチャージ電圧レベルが、中間電圧ＶＢＬレベルよ
りもずれても、正確に、ツインセルモード時センス動作
を行なうことができる。
【０２１４】図３２は、図２９に示すイコライズ制御回
路１０２ｌおよび１０２ｒの構成を示す図である。これ
らのイコライズ制御回路１０２ｌおよび１０２ｒは、与
えられるブロック選択信号が異なるだけであり、その内
部構成は同じである。したがって、図３２においては、
イコライズ制御回路１０２の構成を代表的に示す。
【０２１５】図３２においては、イコライズ制御回路１
０２は、アレイ活性化信号ＲＡＳを反転して補のアレイ
活性化信号ＺＲＡＳを生成するインバータ１１０と、ア
レイ活性化信号ＲＡＳおよびＺＲＡＳに従って、ブロッ
ク選択信号ＢＳを通過させるＣＭＯＳトランスミッショ
ンゲート１１１と、ＣＭＯＳトランスミッションゲート
１１１を介して与えられるブロック選択信号ＢＳをラッ
チするインバータラッチ１１２と、アレイ活性化信号Ｒ
ＡＳを所定時間遅延する遅延回路１１３と、遅延回路１
１３からの遅延活性化信号ＲＡＳ＿ＤＬとインバータラ
ッチ１１２からのラッチブロック選択信号ＢＳ＿ＬＣＨ
を受けるＮＯＲ回路１１４と、ラッチブロック選択信号
ＢＳ＿ＬＣＨを受けるインバータ１１５と、ＮＡＮＤ回
路１１４の出力信号φ１およびインバータ回路１１５の
出力信号φ２に従ってノード１１８を２値駆動するトラ
イステートインバータバッファ１１６と、ノード１１８
の電圧レベルを、電圧Ｖａレベルにプルダウンするため
のＮチャネルＭＯＳトランジスタ１１７を含む。
【０２１６】遅延回路１１３は、このイコライズ制御回
路１０２内に設けられるように示すが、この遅延回路１
１３は、中央制御回路に設けられていてもよい。アレイ
活性化信号ＲＡＳおよびブロック選択信号ＢＳは、中央
に配置された制御回路から伝達されて、各センスアンプ
帯に対応して設けられるイコライズ制御回路へ伝達され
る。
【０２１７】トライステートインバータバッファ１１６
は、ＮＡＮＤ回路１１４の出力信号がＬレベルのとき導
通し、ノード１１８を周辺電源電圧ＶＣＣＰレベルに充
電するＰチャネルＭＯＳトランジスタ１１６ａと、イン
バータ１１５の出力信号φ２に従って、ノード１１８を
接地電圧レベルに放電するＮチャネルＭＯＳトランジス
タ１１６ｂを含む。
【０２１８】プルダウン用ＭＯＳトランジスタ１１７
は、ゲートに一定電圧Ｖｂを受ける。この一定電圧Ｖｂ
は、センス電源電圧ＶＣＣＳまたは中間電圧ＶＣＣＳ／
２の電圧レベルのいずれかであり、また電圧Ｖａも、セ
ンス電源電圧ＶＣＣＳまたは中間電圧ＶＣＣＳ／２の電
圧レベルである。これらの電圧ＶｂおよびＶａは、Ｖｂ
≧Ｖａの関係を満たす。また、このプルダウン用のＭＯ
Ｓトランジスタ１１７の電流駆動能力は充分に小さくさ
れる。これは、オン抵抗（チャネル抵抗）を大きくする
かまたはサイズ（チャネル幅とチャネル長の比）を小さ
くすることにより実現される。
【０２１９】このプルダウン用ＭＯＳトランジスタ１１
７は、上述のように、高チャネル抵抗を有するかまた
は、トライステートインバータバッファ１１６に含まれ
るＭＯＳトランジスタ１１６ａおよび１１６ｂに比べて
その電流駆動能力は十分小さくされており、ノード１１
８を、電圧Ｖａレベルにプルダウンするプルダウン素子
として機能する。次に、この図３２に示すイコライズ制
御回路１０２の動作を、図３３に示す信号波形図を参照
して説明する。
【０２２０】図３３においては、破線で、クロック信号
ＣＬＫの立上がりエッジを示す。メモリセル行選択を指
示するロウアクティブコマンドＲＡＣＴが与えられる
と、このときまたロウアドレス信号が与えられる。この
ロウアドレス信号の最上位ビットをクロック信号ＣＬＫ
と非同期でデコードして、ブロック選択信号ＢＳを選択
状態へ駆動する。クロック信号ＣＬＫが立上がると、こ
のロウアクティブコマンドＲＡＣＴに従ってアレイ活性
化信号ＲＡＳが活性化される。クロック信号の立上がり
前では、ＣＭＯＳトランスミッションゲート１１１は導
通状態にあり、ブロック選択信号ＢＳを通過させ、イン
バータラッチ１１２が、このブロック選択信号ＢＳをラ
ッチし、応じてラッチブロック選択信号ＢＳ＿ＬＣＨが
Ｌレベルに低下する。このラッチブロック選択信号ＢＳ
＿ＬＣＨの立上がりに応答してインバータ１１５からの
信号φ２がＨレベルに立上がる。遅延回路１１３からの
遅延活性化信号ＲＡＳ＿ＤＬはＬレベルであるため、Ｎ
ＡＮＤ回路１１４からの信号φ１は、Ｈレベルであり、
トライステートインバータバッファ１１６においてＮチ
ャネルＭＯＳトランジスタ１１６ｂがオン状態、Ｐチャ
ネルＭＯＳトランジスタ１１６ａがオフ状態となり、ノ
ード１１８からのビット線イコライズ指示信号ＢＬＥＱ
がＬレベルに立下がる。
【０２２１】クロック信号ＣＬＫの立上がりエッジで、
アレイ活性化信号ＲＡＳがＨレベルとなると、ＣＭＯＳ
トランスミッションゲート１１１が非導通状態となり、
ラッチブロック選択信号ＢＳ＿ＬＣＨはＬレベルに保持
される。このラッチブロック選択信号ＢＳ＿ＬＣＨがＬ
レベルの間、ＮＡＮＤ回路１１４からの信号φ１がＨレ
ベル、インバータ回路１１５からの信号φ２がＨレベル
であり、ビット線イコライズ指示信号ＢＬＥＱはＬレベ
ルを維持する。プルダウン用ＭＯＳトランジスタ１１７
の電流駆動能力は、ＮチャネルＭＯＳトランジスタ１１
６ｂの電流駆動能力より小さく、ビット線イコライズ指
示信号ＢＬＥＱは、高速でＬレベルに放電される。
【０２２２】行選択終了を指示するプリチャージコマン
ドＰＲＧが与えられると、メイン制御回路において、ア
レイ活性化信号ＲＡＳがリセットされてＬレベルに立下
がる。アレイ活性化信号ＲＡＳがＬレベルに立下がる
と、ＣＭＯＳトランスミッションゲート１１１が導通
し、Ｌレベルのブロック選択信号ＢＳに従って、ラッチ
ブロック選択信号ＢＳ＿ＬＣＨがＨレベルに立上がる。
遅延回路１１３からの遅延活性化信号ＲＡＳ＿ＤＬは、
Ｈレベルを維持しており、したがって、ＮＡＮＤ回路１
１４からの信号φ１がＬレベルとなる。一方、インバー
タ１１５からの信号φ２は、ラッチブロック選択信号Ｂ
Ｓ＿ＬＣＨの立上がりに応答してＬレベルとなってい
る。したがって、トライステートインバータバッファ１
１６において、ＰチャネルＭＯＳトランジスタ１１６ａ
がオン状態、ＭＯＳトランジスタ１１６ｂがオフ状態と
なり、ノード１１８が、ＭＯＳトランジスタ１１６ａを
介して周辺電源電圧ＶＣＣＰレベルにまで充電され、ビ
ット線イコライズ指示信号ＢＬＥＱが、応じて、周辺電
源電圧ＶＣＣＰレベルにまで上昇する。
【０２２３】遅延回路１１３が有する遅延時間が経過す
ると、遅延活性化信号ＲＡＳ＿ＤＬがＬレベルとなり、
応じてＮＡＮＤ回路１１４の出力信号φ１がＨレベルと
なり、トライステートインバータバッファ１１６は、出
力ハイインピーダンス状態となる。したがって、ノード
１１８は、プルダウン用ＭＯＳトランジスタ１１７によ
り放電され、ビット線イコライズ指示信号ＢＬＥＱは、
中間電圧Ｖａの電圧レベルとなる。
【０２２４】この図３２に示す構成を利用することによ
り、ビット線イコライズ指示信号ＢＬＥＱを、３値駆動
することができ、ビット線プリチャージ／イコライズ回
路を、スタンバイ期間内において、高抵抗の導通状態に
設定することができる。
【０２２５】このビット線イコライズ指示信号ＢＬＥＱ
を、低抵抗の導通状態に設定することにより、ビット線
ＢＬＬおよびＺＢＬＬを中間電圧ＶＢＬにプリチャージ
する期間は、遅延回路１１３の有する遅延時間により決
定される。この期間は、いわゆるＲＡＳプリチャージ期
間の時間幅であればよい。この遅延回路１１３の遅延時
間は、ビット線ＢＬＬおよびＺＢＬＬの負荷に応じて、
すなわち、これらのビット線ＢＬＬおよびＺＢＬＬの中
間電圧レベルへの充放電に要する時間に応じて適当に定
められればよい。
【０２２６】なお、ツィンセルモードでデータを保持す
る場合、プルダウン用のＭＯＳトランジスタ１１７のゲ
ートへセルフリフレッシュ指示信号ＳＲＦ（セルフリフ
レッシュモード指示信号ＳＲＥＦ）を与えてもよい。す
なわち、セルフリフレッシュ指示信号ＳＲＦのＨレベル
を電圧Ｖｂレベルとする。通常のアクセスモード時に
は、プルダウン用のＭＯＳトランジスタ１１７を高抵抗
のオフ状態として、ビット線イコライズ指示信号ＢＬＥ
ＱをＨレベルおよびＬレベルの間で変化させる２値駆動
をする。１ビット／１セルモードでデータを記憶する通
常動作モード時のスタンバイ期間中の消費電流が増加す
るものの正確にビット線を所定の電圧レベルにプリチャ
ージすることができる。
【０２２７】［変更例］図３４は、この発明の実施の形
態６の変更例に従うビット線プリチャージ／イコライズ
回路の構成を示す図である。図３４において、ビット線
プリチャージ／イコライズ回路ＢＥＱは、ビット線イコ
ライズ指示信号ＺＢＬＥＱがＬレベルのときに導通する
ＰチャネルＭＯＳトランジスタＰＴ１−ＰＴ３を含む。
ＭＯＳトランジスタＰＴ１は、導通時、ビット線ＢＬＬ
およびＺＢＬＬを電気的に短絡する。ＭＯＳトランジス
タＰＴ２およびＰＴ３は、それぞれ、導通時、センス電
源電圧（アレイ電源電圧）ＶＣＣＳをビット線ＺＢＬＬ
およびＢＬＬに伝達する。
【０２２８】この図３４に示すビット線プリチャージ／
イコライズ回路ＢＥＱの構成においては、ビット線ＢＬ
ＬおよびＺＢＬＬは、スタンバイ期間、センス電源電圧
（アレイ電源電圧）ＶＣＣＳレベルにプリチャージされ
かつイコライズされる。このビット線ＶＣＣＳプリチャ
ージ方式においても、ビット線プリチャージ／イコライ
ズ回路ＢＥＱを、スタンバイ期間、高抵抗導通状態と
し、その電流駆動力を小さくし、ビット線ＢＬＬおよび
ＺＢＬＬに対するアレイ電源からの電流を制限する。
【０２２９】図３５は、この図３４に示すビット線イコ
ライズ指示信号を発生する部分の構成を示す図である。
図３５において、イコライズ制御回路１０２は、ラッチ
ブロック選択信号ＢＳ＿ＬＣＨをバッファ処理して制御
信号φ３を生成するバッファ回路１２０と、ラッチブロ
ック選択信号ＢＳ＿ＬＣＨと遅延活性化信号ＲＡＳ＿Ｄ
Ｌを受けて制御信号φ４を生成するＡＮＤ回路１２１
と、制御信号φ３およびφ４に従ってノード１１８を周
辺電源電圧ＶＣＣＰまたは接地電圧レベルに駆動するト
ライステートインバータバッファ１１６と、ノード１１
８を中間電圧レベルにプルアップするプルアップ用のＮ
チャネルＭＯＳトランジスタ１１７ａを含む。ＭＯＳト
ランジスタ１１７ａは、ドレインに電圧Ｖｃを受け、ゲ
ートに電圧Ｖｄを受ける。このＭＯＳトランジスタ１１
７ａも、その電流駆動能力は充分に小さくされる。
【０２３０】ビット線イコライズ指示信号ＺＢＬＥＱ
は、活性化時接地電圧レベルのＬレベルであり、ＭＯＳ
トランジスタ１１７ａのソースノードはノード１１８に
接続するノードである。したがって、この電圧Ｖｃが、
周辺電源電圧ＶＣＣＰであっても、電圧Ｖｄが、アレイ
電源電圧ＶＣＣＳまたは中間電圧ＶＣＣＳ／２であれ
ば、このビット線イコライズ指示信号ＺＢＬＥＱの電圧
レベルを、周辺電源電圧ＶＣＣＰよりも低い電圧レベル
に設定することができる。したがって、これらの電圧Ｖ
ｃおよびＶｄの電圧レベルは、利用可能な電圧に応じて
適当に定められればよい。
【０２３１】トライステートインバータバッファ１１６
は、制御信号φ３をゲートに受けるＰチャネルＭＯＳト
ランジスタ１１６ａと、制御信号φ４をゲートに受ける
ＮチャネルＭＯＳトランジスタ１１６ｂを含む。
【０２３２】ラッチブロック選択信号ＢＳ＿ＬＣＨおよ
び遅延活性化信号ＲＡＳ＿ＤＬは、図３２に示すインバ
ータラッチ１１２および遅延回路１１３からそれぞれ生
成される。次に、この図３５に示すイコライズ制御回路
の動作を図３６に示す信号波形図を参照して説明する。
【０２３３】スタンバイ期間中、制御信号φ３は、ラッ
チブロック選択信号ＢＳ＿ＬＣＨがＨレベルであるた
め、Ｈレベルであり、ＭＯＳトランジスタ１１６ａはオ
フ状態を維持する。また、制御信号φ４は、遅延活性化
信号ＲＡＳ＿ＤＬがＬレベルであるため、Ｌレベルであ
り、ＭＯＳトランジスタ１１６ｂがオフ状態である。し
たがって、トライステートインバータバッファ１１６は
出力ハイインピーダンス状態にあり、ビット線イコライ
ズ指示信号ＺＢＬＥＱは、ＭＯＳトランジスタ１１７ａ
により電圧ＶｃおよびＶｄの電圧レベルの関係により定
められる中間電圧レベルに維持される。
【０２３４】アクティブ期間においては、先の図３３に
示す信号波形と同様、選択メモリブロックに対しラッチ
ブロック選択信号ＢＳ＿ＬＣＨがＬレベルに立下がり、
応じて制御信号φ３がＬレベルとなり、ビット線イコラ
イズ指示信号ＺＢＬＥＱがＨレベルとなり（周辺電源電
圧ＶＣＣＰレベル）、図３４に示すＭＯＳトランジスタ
ＰＴ１−ＰＴ３がすべてオフ状態となる。制御信号φ４
は、ラッチブロック選択信号ＢＳ＿ＬＣＨが選択時Ｌレ
ベルに立下がるため、Ｌレベルを維持する。ロウアクテ
ィブ期間中この状態が維持され、遅延活性化信号ＲＡＳ
＿ＤＬが、アレイ活性化信号ＲＡＳよりも遅れてＨレベ
ルに立上がる。
【０２３５】ロウアクティブ期間が終了し、スタンバイ
期間が始まると、アレイ活性化信号ＲＡＳがプリチャー
ジコマンドＰＲＧに従ってＬレベルとなり、応じて、ラ
ッチブロック選択信号ＢＳ＿ＬＣＨがＨレベルに立上が
る。このラッチブロック選択信号ＢＳ＿ＬＣＨがＨレベ
ルに立上がると、制御信号φ３がＨレベルとなり、ＭＯ
Ｓトランジスタ１１６ａがオフ状態となる。一方、遅延
活性化信号ＲＡＳ＿ＤＬがＨレベルであり、このＡＮＤ
回路１２１からの制御信号φ４がＨレベルとなり、ＭＯ
Ｓトランジスタ１１６ｂがオン状態となり、ＭＯＳトラ
ンジスタ１１７ａよりもおきな電流駆動力でノード１１
８が接地電圧レベルへ放電される。すなわち、ビット線
イコライズ指示信号ＺＢＬＥＱが接地電圧レベルに放電
され、図３０に示すＭＯＳトランジスタＰＴ１−ＰＴ３
がオン状態となり、ビット線ＢＬＬおよびＺＢＬＬが、
アレイ電源電圧ＶＣＣＳレベルにプリチャージされかつ
イコライズされる。
【０２３６】遅延活性化信号ＲＡＳ＿ＤＬがＬレベルに
立下がると、ＡＮＤ回路１２１からの制御信号φ４がＬ
レベルとなり、ＭＯＳトランジスタ１１６ｂがオフ状態
となり、トライステートインバータバッファ１１６が出
力ハイインピーダンス状態となる。したがって、この場
合には、ノード１１８は、プルアップ用ＭＯＳトランジ
スタ１１７により、ノ−ド１１８は、電圧ＶｃおよびＶ
ｄで決定される電圧レベルにまでプルアップされ、ビッ
ト線イコライズ指示信号ＺＢＬＥＱが中間電圧レベル
（ＶＣＣＳレベルまたはＶＣＣＳ／２の電圧レベル）に
保持される。
【０２３７】このプルアップ用のＭＯＳトランジスタ１
１７ａを、ＭＯＳトランジスタ１１６ａおよび１１６ｂ
の電流駆動能力よりも十分小さくすることにより、容易
に、ビット線イコライズ指示信号ＺＢＬＥＱを３値駆動
することができる。
【０２３８】なお、この構成においても、セルフリフレ
ッシュ指示信号ＳＲＦをＭＯＳトランジスタ１１７ａの
ゲートへ与えて、ツィンセルモードの時にのみ、ビット
線イコライズ信号ＢＬＥＱを３値駆動してもよい。
【０２３９】以上のように、この発明の実施の形態６に
従えば、ビット線プリチャージ／イコライズ回路を３値
駆動し、特にスタンバイ期間中、一旦低抵抗の導通状態
とした後に高抵抗の導通状態としてその電流駆動力を小
さくしており、マイクロショートがサブワード線とビッ
ト線の間に数多く存在する場合においても、スタンバイ
状態時におけるリーク電流を低減でき、応じてスタンバ
イ電流を低減することができる。
【０２４０】なお、上述の発明においては、各ビット線
対に対してビット線プリチャージ／イコライズ回路が設
けられている。しかしながら、ビット線プリチャージ／
イコライズ回路は、センスアンプ回路に隣接して配置さ
れ、隣接ビット線対において共有される構成であっても
よい。
【０２４１】また、サブワード線とビット線との間のマ
イクロショートの存在を取扱っているが、すなわち階層
ワード線構成をワード線は有しているが、通常のワード
線構成であっても、本実施の形態６は適用可能である。
【０２４２】［実施の形態７］図３７は、この発明の実
施の形態７に従う半導体記憶装置を含む半導体集積回路
装置の構成を概略的に示す図である。図３７において、
半導体集積回路装置１３０は、所定の処理を行なうロジ
ック１３２と、このロジック１３２に対する主記憶装置
または作業用メモリとして機能するＤＲＡＭマクロ１３
４を含む。このＤＲＡＭマクロ１３４は、本実施の形態
１から６において説明した半導体記憶装置の構成を有す
る。ロジック１３２は高速動作をするため、その構成要
素であるＭＯＳトランジスタは、しきい値電圧は絶対値
の小さい低しきい値電圧ＭＯＳトランジスタ（Ｌ−Ｖｔ
ｈトランジスタ）である。一方、ＤＲＡＭマクロ１３４
のメモリセルトランジスタ（アクセストランジスタ）
は、そのゲートには昇圧電圧が与えられるため、または
サブスレッショルドリーク電流を低減するため、そのし
きい値電圧はロジック１３２の構成要素であるロジック
トランジスタ（Ｔｒ）のしきい値電圧の絶対値よりも大
きくされる。このロジックトランジスタをビット線プリ
チャージ／イコライズ回路において利用する。
【０２４３】図３８は、この発明の実施の形態７に従う
ビット線プリチャージ／イコライズ回路の構成を示す図
である。図３８において、ビット線プリチャージ／イコ
ライズ回路ＢＥＱは、ビット線イコライズ指示信号ＺＢ
ＬＥＱに応答して導通する低しきい値電圧ＰチャネルＭ
ＯＳトランジスタＬＰ１−ＬＰ３を含む。これらのＭＯ
ＳトランジスタＬＰ１−ＬＰ３は、ロジックトランジス
タと同一構造を有する。すなわち、これらのＭＯＳトラ
ンジスタＬＰ１−ＬＰ３は、ロジックトランジスタと、
そのゲート絶縁膜膜厚およびゲート絶縁膜材料が同じで
ある。
【０２４４】この図３８に示すビット線プリチャージ／
イコライズ回路ＢＥＱに対し、ビット線イコライズ指示
信号ＺＢＬＥＱを、図３６に示すように３値駆動する。
したがって、この場合、アレイ電源電圧ＶＣＣＳ電圧レ
ベルが低い場合でも、確実に、これらのＭＯＳトランジ
スタＬＰ１−ＬＰ３のしきい値電圧損失の影響を伴うこ
となく、ビット線ＢＬＬおよびＺＢＬＬをアレイ電源電
圧ＶＣＣＳレベルにプリチャージしかつイコライズする
ことができる。また、これらのＭＯＳトランジスタＬＰ
１−ＬＰ３は低しきい値電圧ＭＯＳトランジスタであ
り、ビット線イコライズ指示信号ＺＢＬＥＱの活性化に
応答して高速でオン状態となり、ビット線ＢＬＬおよび
ＺＢＬＬを高速でアレイ電源電圧ＶＣＣＳレベルにプリ
チャージすることができる。
【０２４５】この図３８に示すビット線イコライズ指示
信号ＺＢＬＥＱを発生する回路としては、図３５に示す
構成を利用することができる。図３６の信号波形図に見
られるように、スタンバイ移行時、これらのＭＯＳトラ
ンジスタＬＰ１−ＬＰ３をオン状態として高速でビット
線ＢＬＬおよびＺＢＬＬをアレイ電源電圧ＶＣＣＳレベ
ルにプリチャージした後、これらのＭＯＳトランジスタ
ＬＰ１−ＬＰ３を、中間電圧レベルのビット線イコライ
ズ指示信号ＺＢＬＥＱにより、高抵抗の導通状態として
その電流駆動能力を低減して電流を制限する。
【０２４６】［変更例］図３９は、この発明の実施の形
態７の変更例の構成を示す図である。図３９において
は、ビット線プリチャージ／イコライズ回路ＢＥＱは、
ビット線イコライズ指示信号ＢＬＥＱに応答して導通す
る低しきい値電圧ＮチャネルＭＯＳトランジスタＬＮ１
−ＬＮ３を含む。ＭＯＳトランジスタＬＮ１が、導通時
ビット線ＢＬＬおよびＺＢＬＬをイコライズし、ＭＯＳ
トランジスタＬＮ２およびＬＮ３が、導通時、ビット線
ＺＢＬＬおよびＢＬＬに、アレイ電源電圧ＶＣＣＳを伝
達する。
【０２４７】これらのＭＯＳトランジスタＬＮ１−ＬＮ
３は、ロジックトランジスタで構成され、低しきい値電
圧を有する。したがって、アレイ電源電圧ＶＣＣＳと周
辺電源電圧ＶＣＣＰの電圧差は、これらのＭＯＳトラン
ジスタＬＮ１−ＬＮ３のしきい値電圧以上であれば、確
実に、これらのＭＯＳトランジスタＬＮ１−ＬＮ３の導
通時ビット線ＢＬＬおよびＺＢＬＬをアレイ電源電圧Ｖ
ＣＣＳレベルにプリチャージすることができる。この場
合、特に、ビット線イコライズ指示信号ＢＬＥＱを昇圧
する必要がなく、アレイ電源電圧ＶＣＣＳおよび周辺電
源電圧ＶＣＣＰを利用して、ビット線ＢＬＬおよびＺＢ
ＬＬのプリチャージ／イコライズを行なうことができ
る。
【０２４８】なお、図３９に示す構成の場合、ビット線
プリチャージ電圧ＶＢＬは、中間電圧ＶＣＣＳ／２であ
ってもよい。
【０２４９】以上のように、この発明の実施の形態７に
従えば、ビット線プリチャージ／イコライズ回路の構成
要素として、半導体記憶装置と同一基板上に集積化され
るロジックの構成要素のロジックトランジスタと同一構
造のトランジスタを有しており、しきい値電圧の損失を
受けることなくビット線ＢＬＬおよびＺＢＬＬを、アレ
イ電源電圧ＶＣＣＳレベルなどの所定電圧レベルにに高
速でプリチャージしかつイコライズすることができる。
【０２５０】［実施の形態８］図４０は、この発明の実
施の形態８に従うメモリアレイ部の構成を概略的に示す
図である。図４０において、メモリブロックＭＢＡおよ
びＭＢＢが、センスアンプ帯ＳＢを共有する。メモリブ
ロックＭＢＡは、８個のサブアレイＭＳＡＡ０−ＭＳＡ
Ａ７に分割され、またメモリブロックＭＢＢは、サブア
レイＭＳＡＢ０−ＭＳＡＢ７に分割される。これらのサ
ブアレイ内においてサブワード線が配置される。
【０２５１】この図４０に示す構成においては、不良列
救済は、内部データ線対（グローバルデータ線対）の置
換をすることにより行なわれる。２つの行方向に隣接す
るサブアレイを１つのスペアＩＯ線対の置換範囲（１つ
のスペアＩＯ線対により救済される不良列（不良ＩＯ線
対）の範囲）として不良列の救済が行なわれる。すなわ
ち、サブアレイＭＳＡＡ０、ＭＳＡＡ１、ＭＳＡＢ０、
ＭＳＡＢ１に対し１つのスペアＩＯ線対が配置され、同
様、サブアレイＭＳＡＡ６、ＭＳＡＡ７、ＭＳＡＢ６、
ＭＳＡＢ７に対し１つのスペアＩＯ線対が配置される。
すなわち、メモリアレイにおいて、列方向に整列する２
つの列ブロック（列方向に整列して配置されるメモリブ
ロック）が１つの不良列救済単位として不良列の救済が
行なわれる。
【０２５２】図４１は、内部データ線対（ＩＯ線対）と
スペアデータ線対との対応関係を概略的に示す図であ
る。図４１において、１つのサブアレイに対しては、内
部データ線対が１６対設けられる。図４１においては、
メモリサブアレイＭＳＡａに対し内部データ線対（ＩＯ
線対）ＩＯ０−ＩＯ１５が配置され、メモリサブアレイ
ＭＳＡｂに対し、内部データ線対ＩＯ１６−ＩＯ３１が
配置される。これらのメモリサブアレイＭＳＡａに対
し、さらに、スペアデータ線対（ＩＯ線対）ＳＩＯ１が
配置される。すなわち、３２個の内部データ線対ＩＯ０
−ＩＯ３１に対し１つのスペアデータ線対ＳＩＯ１が配
置される。
【０２５３】図４２は、スペア列（スペアビット線対）
と通常列（通常ビット線対）との対応を概略的に示す図
である。図４２において、内部データ線対ＩＯａおよび
ＩＯｂおよびスペアデータ線対ＳＩＯを示す。１つのサ
ブアレイにおいて、図１に示すように、センスアンプＳ
Ａは、交互配置される。したがって、この図４２に示す
ように、内部データ線対ＩＯａに対し、１つのメモリサ
ブアレイにおいて、上側のセンスアンプ群ＳＡＧａｕお
よび下側のセンスアンプ群ＳＡＧａｌが配置される。こ
こで、内部データ線対ＩＯｂに対し、上側のセンスアン
プ群ＳＡＧｂｕおよび下側のセンスアンプ群ＳＡＧｂｌ
が配置される。
【０２５４】これらのセンスアンプ群ＳＡＧａｕ，ＳＡ
Ｇｂｕ，ＳＡＧａｌ，ＳＡＧｂｌは、それぞれ８個のセ
ンスアンプＳＡを含む。したがって、１つの内部データ
線対に対し１６ビット線対（ＢＬＰ）が配置される。ス
ペアデータ線対ＳＩＯに対しては、上側スペアセンスア
ンプ群ＳＳＡＧｕおよび下側スペアセンスアンプ群ＳＳ
ＡＧｌが配置される。
【０２５５】スペアデ−タ線対に対し、上側スペアセン
スアンプ群ＳＳＡＧｕおよび下側スペアセンスアンプ群
ＳＳＡＧｌが配置される。これらのスペアセンスアンプ
群ＳＳＡＧｕおよびＳＳＡＧｌは、それぞれ、８個のス
ペアセンスアンプを含む。したがって、このスペアデー
タ線対ＳＩＯに対し、１６スペアビット線対（ＳＢＬ
Ｐ）が配置される。
【０２５６】上側センスアンプ群ＳＡＧａｕ，ＳＡＧｂ
ｕおよびＳＳＡＧｕに対し共通に８ビットの上側列選択
信号ＵＣＳＬが与えられ、またセンスアンプ群ＳＡＧａ
ｌ，ＳＡＧｂｌおよびＳＳＡＧｌに対し共通に、８ビッ
トの下側列選択信号ＬＣＳＬが伝達される。列選択信号
ＵＣＳＬおよびＬＣＳＬが、ワード線と同一方向に沿っ
て伝達されるため、スペアセンスアンプおよび通常セン
スアンプが同時に選択されて、それぞれスペアデ−タ線
対ＳＩＯおよび通常内部データ線対ＩＯａおよびＩＯｂ
にメモリセルデータが伝達される。
【０２５７】不良列を救済するために、内部データ線対
（以下、単にＩＯ線対と称す）ＩＯａに対し、マルチプ
レクサ（ＭＵＸ）ＳＲＫａが設けられ、内部データ線対
ＩＯｂに対しマルチプレクサＳＲＫｂが設けられる。マ
ルチプレクサＳＲＫａは、スペアヒット信号ＳＰＨａに
従って、ＩＯ線対ＩＯａおよびスペアＩＯ線対ＳＩＯの
一方を内部データ線対ＤＢａに結合する。マルチプレク
サＳＲＫｂは、ＩＯ線対ＩＯｂおよびスペアＩＯ線対Ｓ
ＩＯｂの１つを、スペアヒット信号ＳＰＨｂに従って内
部データ線対ＤＢｂに結合する。これらのスペアヒット
信号ＳＰＨａおよびＳＰＨｂの生成については、各メモ
リブロック（メモリアレイ）単位で、不良列アドレスを
３２ＩＯ線対ごとに記憶しており、列アクセス時、この
３２ＩＯ線対を単位として、不良列のアクセスの判定が
行なわれる。
【０２５８】サブアレイにおいて、マイクロショートが
多数存在し、ビット線のプリチャージ／イコライズを正
確に行なうことができず、メモリセルデータの正確な書
込／読出を行なうことができない場合、ＩＯ置換によ
り、この不良列は救済することができる。しかしなが
ら、このマイクロショート自体は、半導体記憶装置内に
存在しており、そのリーク電流によりスタンバイ電流を
増大させる。そこで、本実施の形態８においては、この
不良救済単位となる８ビット線対ごとに、ビット線プリ
チャージ電圧の電流を制限するためのクランプトランジ
スタを設ける。
【０２５９】図４３は、この発明の実施の形態８に従う
センスアンプ帯の構成を概略的に示す図である。図４３
において、センスアンプ帯において、センスアンプ群Ｓ
ＡＧａ−ＳＡＧｎが配置される。これらのセンスアンプ
群ＳＡＧａ−ＳＡＧｎは、ビット線分離回路１１９を介
して、イコライズ回路群ＥＱＧａ−ＥＱＧｎに結合され
る。センスアンプ群ＳＡＧａ−ＳＡＧｎは、各々、不良
置換単位であり、一例として８個のセンスアンプＳＡを
含む。これらのイコライズ回路群ＥＱＧａ−ＥＱＧｎ
も、センスアンプ群ＳＡＧａ−ＳＡＧｎのセンスアンプ
と１対１に配置されるイコライズ回路を含み、それぞ
れ、８個のイコライズ回路を含む。
【０２６０】イコライズ回路群ＥＱＧａ−ＥＱＧｎそれ
ぞれに対応して、サブプリチャージ電圧線１２４ａ−１
２４ｎが配設される。これらのサブプリチャージ電圧線
１２４ａ−１２４ｎの各々は、クランプトランジスタ１
２２ａ−１２２ｎを介してメインプリチャージ電圧線１
２０に結合される。クランプトランジスタ１２２ａ−１
２２ｎは、それぞれ、抵抗接続されるＮチャネルＭＯＳ
トランジスタで構成される。これらのクランプトランジ
スタ１２２ａ−１２２ｎの各々の電流駆動能力は十分小
さくされる（チャネル幅とチャネル長の比が小さくされ
るかまたは、チャネル抵抗が高くされる）。
【０２６１】したがって、この構成の場合、不良列救済
単位に対応して、クランプトランジスタ１２２ａ−１２
２ｎが配設されているため、たとえマイクロショートに
より、ビット線不良が生じても、そのマイクロショート
に対する電流を対応のクランプトランジスタ１２２（１
２２ａ−１２２ｎのいずれか）により制限することがで
き、不良列救済後においても存在するマイクロショート
によるスタンバイ電流の増大を抑制することができる。
【０２６２】なお、この図４３に示す構成においても、
クランプトランジスタ１２２ａ−１２２ｎの各々は、セ
ルフリフレッシュ指示信号ＳＲＦによりオン／オフが制
御されてもよい。
【０２６３】図４４は、イコライズ回路群ＥＱＧａ−Ｅ
ＱＧｎの構成の一例を示す図である。図４４において
は、１つのセンスアンプ帯における不良列救済単位であ
る８個のセンスアンプＳＡＫ０−ＳＡＫ７に対応するイ
コライズ回路群の構成を示す。一方側のメモリブロック
においてイコライズ回路群ＥＱＧａｕが配置され、他方
側のメモリブロックにおいてイコライズ回路群ＥＱＧａ
ｌが配置される。イコライズ回路群ＥＱＧａｕは、セン
スアンプＳＡＫ０−ＳＡＫ７にそれぞれビット線分離ゲ
ートＢＩＧＬ０−ＢＩＧＬ７を介して結合されるイコラ
イズ回路ＢＥＱｕ０−ＢＥＱｕ７を含む。これらのイコ
ライズ回路ＢＥＱｕ０−ＢＥＱｕ７に共通に、サブプリ
チャージ電圧線１２４ｕが配置される。このサブプリチ
ャージ電圧線１２４ｕはクランプトランジスタ１２２ｕ
を介してメインプリチャージ電圧線１２４に結合され
る。サブプリチャージ電圧線１２４ｕは、ビット線プリ
チャージ／イコライズ回路ＢＥＱｕ０−ＢＥＱｕ７のプ
リチャージ用ＭＯＳトランジスタに結合される。
【０２６４】イコライズ回路群ＥＱＧａｌは、センスア
ンプＳＡＫ０−ＳＡＫ７それぞれにビット線分離ゲート
ＢＩＧＲ０−ＢＩＧＲ７を介して結合されるビット線プ
リチャージ／イコライズ回路ＢＥＱｌ０−ＢＥＱｌ７を
含む。これらのビット線プリチャージ／イコライズ回路
ＢＥＱｌ０−ＢＥＱｌ７に共通にサブプリチャージ電圧
線１２４ｌが配設される。このサブプリチャージ電圧線
１２４ｌが、ビット線プリチャージ／イコライズ回路Ｂ
ＥＱｌ０−ＢＥＱｌ７のプリチャージ用のトランジスタ
に共通に結合される。サブプリチャージ電圧線１２４ｌ
は、クランプトランジスタ１２２ｌを介してメインプリ
チャージ電圧線１２０に結合される。
【０２６５】センスアンプＳＡＫ０−ＳＡＫ７は、共通
に、センス共通電源線（ノード）Ｓ２Ｐおよびセンス共
通接地線（ノード）Ｓ２Ｎに結合される。
【０２６６】クランプトランジスタ１２２ｕおよび１２
２ｌは、それぞれのゲートが、メインプリチャージ電圧
線１２０に結合される。これらのクランプトランジスタ
１２２ｕおよび１２２ｌは、そのチャネル幅とチャネル
長の比が小さくされるかまたはチャネル抵抗が大きくさ
れており、その電流駆動能力は十分小さくされる。した
がって、この不良救済単位でビット線プリチャージ電圧
の供給電流を調整することにより、不良メモリサブアレ
イにおいてマイクロショートが数多く存在して不良ビッ
ト線が数多く存在しても、スタンバイ時の電流を制限す
ることができ、消費スタンバイ電流を低減することがで
きる。
【０２６７】なお、このクランプトランジスタ１２２ｕ
および１２２ｌの電流駆動能力が小さくされていても、
ビット線イコライズ動作により、Ｈレベルのビット線の
電荷がＬレベルのビット線へ伝達されるため、単に、こ
れらのクランプトランジスタ１２２ｕおよび１２２ｌ
は、リーク電流によるビット線プリチャージ電圧の低下
を抑制することが要求されるだけであり、特にビット線
のプリチャージ／イコライズ動作に悪影響を及ぼさな
い。
【０２６８】なお、この図４３および４４に示す構成に
おいてクランプトランジスタ１２２ａ−１２２ｎおよび
１２２ｕおよび１２２ｌは、そのゲートが接地電圧レベ
ルに保持され、いわゆるサブスレッショルドリーク電流
により、マイクロショートを流れる微小電流を補償する
ように構成されてもよい。この場合、先の実施の形態７
におけるようにロジックトランジスタでクランプトラン
ジスタが構成されてもよい。
【０２６９】なお、クランプトランジスタとしてＮチャ
ネルＭＯＳトランジスタが用いられている。しかしなが
ら、ＰチャネルＭＯＳトランジスタが用いられてもよ
く、またＰチャネルＭＯＳトランジスタのゲートをアレ
イ電源電圧または周辺電源電圧に固定して、そのサブス
レッショルドリーク電流により、マイクロショートを流
れる電流を補償するように構成されてもよい。
【０２７０】上述の説明においては、クランプトランジ
スタが、不良列救済単位に対応して配置されている。し
かしながら、このクランプトランジスタは、所定数のビ
ット線プリチャージ／イコライズ回路に対応して設けら
れていれば良い。たとえば、クランプトランジスタは、
メモリブロックごとに配置されてもよく、またメモリサ
ブアレイごとに設けられてもよい。
【０２７１】また、オフリーク電流を利用する場合のみ
ならず、電流制限用のクランプトランジスタは、ロジッ
クトランジスタで構成されても良い（ＮＭＯＳおよびＰ
ＭＯＳ途端ジスタのいずれが用いられる場合でも）。
【０２７２】また、ビット線イコライズ指示信号ＢＬＥ
ＱＬおよびＢＬＥＱＲは、先の実施の形態６または７に
おけるように、３値駆動されてもよい。さらに、マイク
ロショートにおけるリーク電流を低減することができ
る。また、これらのビット線イコライズ指示信号ＢＬＥ
ＱＬおよびＢＬＥＱＲは、２値駆動されてもよい。
【０２７３】また、不良列救済単位は、１６個のセンス
アンプでなくてもよい。以上のように、この発明の実施
の形態８に従えば、所定数のビット線プリチャージ／イ
コライズ回路ごとにクランプトランジスタを設け、この
クランプトランジスタを介してプリチャージ電圧ＶＢＬ
を伝達しており、マイクロショートが多数存在する場合
においても、このクランプトランジスタによる電流制限
機能により、リーク電流を抑制することができ、応じて
スタンバイ電流の増大を抑制することができる。
【０２７４】［実施の形態９］図４５は、この発明の実
施の形態９に従う半導体記憶装置のビット線イコライズ
部の構成を概略的に示す図である。図４５において、ビ
ット線対ＢＬＰａ−ＢＬＰｎそれぞれに対応して、ビッ
ト線プリチャージ／イコライズ回路ＢＥＱａ−ＢＥＱｎ
が配置される。ビット線対ＢＬＰａ−ＢＬＰｎの各々
は、ビット線ＢＬＬおよびＺＢＬＬを含む。
【０２７５】ビット線プリチャージ／イコライズ回路Ｂ
ＥＱａ−ＢＥＱｎそれぞれに対応して、クランプトラン
ジスタ１２２ａ−１２２ｎが設けられる。これらのクラ
ンプトランジスタ１２２ａ−１２２ｎは、それぞれ、メ
インプリチャージ電圧線１２０上のプリチャージ電圧Ｖ
ＢＬを、対応のビット線プリチャージ／イコライズ回路
ＢＥＱａ−ＢＥＱｎに伝達する。これらのクランプトラ
ンジスタ１２２ａ−１２２ｎのゲートは、それぞれ、メ
インプリチャージ電圧線１２０に結合され、抵抗モード
で動作する。これらのクランプトランジスタ１２２ａ−
１２２ｎのサイズ（チャネル幅とチャネル長の比）が小
さくされるかオン抵抗（チャネル抵抗）が十分高くされ
て、それらの電流駆動能力は十分小さくされる。
【０２７６】この図４５に示すように、ビット線プリチ
ャージ／イコライズ回路ＢＥＱａ−ＢＥＱｎそれぞれに
対応して、クランプトランジスタ１２２ａ−１２２ｎを
配置することにより、対応のビット線対においてサブワ
ード線との間のマイクロショートが存在する場合におい
ても、そのサブワード線非選択時におけるプリチャージ
電圧線１２０から非選択サブワード線へのリーク電流を
低減することができ、応じてスタンバイ電流を低減する
ことができる。
【０２７７】図４６は、この発明の実施の形態９に従う
イコライズ回路部の構成を具体的に示す図である。図４
６においては、センスアンプ帯において、センスアンプ
ＳＡＫａ−ＳＡＫｎが配置される。これらのセンスアン
プＳＡＫａ−ＳＡＫｎに対し、センス共通電源ノードＳ
２Ｐおよびセンス共通接地ノードＳ２Ｎが配置される。
これらのセンス共通電源ノード（線）Ｓ２Ｐおよびセン
ス共通接地ノード（線）Ｓ２Ｎは、所定数のセンスアン
プごとに設けられる。これらのセンス共通電源線（ノー
ド）Ｓ２Ｐおよびセンス共通接地線（ノード）Ｓ２Ｎ
は、センスアンプ駆動トランジスタを介してセンス電源
線およびセンス接地線に接続される。これらのセンス駆
動トランジスタは、所定数のセンスアンプごとに設けら
れる。
【０２７８】これらのセンスアンプＳＡＫａ−ＳＡＫｎ
それぞれに対応して、ビット線プリチャージ／イコライ
ズ回路ＢＥＱＬａ−ＢＥＱＬｎが配置される。これらの
ビット線プリチャージ／イコライズ回路ＢＥＱＬａ−Ｂ
ＥＱＬｎは、ビット線イコライズ指示信号ＢＬＥＱＬに
応答して、対応のビット線対ＢＬＰＬａ−ＢＬＰＬｎを
プリチャージ電圧ＶＢＬレベルにプリチャージする。こ
れらのビット線プリチャージ／イコライズ回路ＢＥＱＬ
ａ−ＢＥＱＲｎそれぞれに対応して、クランプトランジ
スタ１２２ｌａ−１２２ｌｎが配置される。
【０２７９】これらのクランプトランジスタ１２２ｌａ
−１２２ｌｎは、ローカルプリチャージ電圧線１２０ｌ
に並列に結合され、かつそれぞれのゲートがローカルプ
リチャージ線１２０ｌに接続され、それぞれ対応のビッ
ト線プリチャージ／イコライズ回路ＢＥＱＬａ−ＢＥＱ
Ｒｎに、プリチャージ電圧ＶＢＬを供給する。このロー
カルプリチャージ電圧線１２０ｌは、メインプリチャー
ジ電圧線１２０ｍに結合される。センスアンプＳＡＫａ
−ＳＡＫｎとビット線プリチャージ／イコライズ回路Ｂ
ＥＱＬａ−ＢＥＱＬｎはそれぞれ、ビット線分離指示信
号ＢＬＩＬに応答するビット線分離ゲートＢＩＧＬａ−
ＢＩＧＬｎを介してセンスアンプＳＡＫａ−ＳＡＫｎに
結合される。
【０２８０】他方のメモリブロックにおいても、ビット
線対ＢＬＰＲａ−ＢＬＰＲｎそれぞれに対応してビット
線プリチャージ／イコライズ回路ＢＥＱＲａ−ＢＥＱＲ
ｎが配設される。これらのビット線プリチャージ／イコ
ライズ回路ＢＥＱＲａ−ＢＥＱＲｎそれぞれに対応し
て、クランプトランジスタ１２２ｒａ−１２２ｒｎが配
置される。これらのクランプトランジスタ１２２ｒａ−
１２２ｒｎは、ローカルプリチャージ電圧線１２０ｒに
結合されかつそれぞれのゲートがローカルプリチャージ
電圧線に接続され、抵抗モードで動作してローカルプリ
チャージ電圧線１２０ｒから対応のビット線プリチャー
ジ／イコライズ回路ＢＥＱＲａ−ＢＥＱＲｎにプリチャ
ージ電圧ＶＢＬを供給する。ローカルプリチャージ電圧
線１２０ｒは、またメインプリチャージ電圧線１２０ｍ
に結合される。メインプリチャージ電圧線１２０ｍが、
複数のメモリブロックに共通に設けられ、このローカル
プリチャージ電圧線１２０ｌおよび１２０ｒが、それぞ
れ、メモリブロックごとに、行方向に延在して配設され
て、対応のビット線プリチャージ／イコライズ回路にプ
リチャージ電圧ＶＢＬを供給する。
【０２８１】クランプトランジスタ１２２ｌａ−１２２
ｌｎのゲートは、ローカルプリチャージ電圧線１２０ｌ
に結合され、それぞれ、ビット線プリチャージ／イコラ
イズ回路ＢＥＱＬａ−ＢＥＱＬｎのプリチャージ用のト
ランジスタにプリチャージ電圧ＶＢＬを供給する。同
様、クランプトランジスタ１２２ｒａ−１２２ｒｎも、
そのゲートが、ローカルプリチャージ電圧線１２０ｒに
結合され、対応のビット線プリチャージ／イコライズ回
路ＢＥＱＲａ−ＢＥＱＲｎに含まれるプリチャージ用ト
ランジスタにビット線プリチャージ電圧ＶＢＬを供給す
る。
【０２８２】したがって、この各ビット線対ごとに、ク
ランプトランジスタを設けることにより、ビット線とサ
ブワード線の間のマイクロショートによるリーク電流を
確実に抑制することができる。
【０２８３】［変更例］図４７（Ａ）は、この発明の実
施の形態９の変更例の構成を概略的に示す図である。図
４７（Ａ）においては、ビット線プリチャージ／イコラ
イズ回路ＢＥＱとメインプリチャージ電圧線１２０の間
のクランプトランジスタ１３３が、低しきい値電圧（Ｌ
−Ｖｔｈ）ＭＯＳトランジスタで構成される。このクラ
ンプトランジスタ１３３は、たとえばロジックトランジ
スタで構成され、ビット線プリチャージ／イコライズ回
路ＢＥＱに対するプリチャージ電圧ＶＢＬの供給時、し
きい値電圧損失による電圧降下をできるだけ抑制して、
ビット線プリチャージ／イコライズ電圧ＶＢＬを対応の
ビット線プリチャージ／イコライズ回路ＢＥＱに伝達す
る。
【０２８４】この図４７（Ａ）に示すクランプトランジ
スタ１３３は、ＰチャネルＭＯＳトランジスタで構成さ
れており、抵抗モードで動作するが、その電流供給能力
は十分小さくされる。このクランプトランジスタ１３３
は、ロジック回路と同じ構造のＮＭＯＳトランジスタで
構成されてもよい。
【０２８５】［変更例２］図４７（Ｂ）は、この発明の
実施の形態９の変更例２の構成を概略的に示す図であ
る。この図４７（Ｂ）においては、ＰチャネルＭＯＳト
ランジスタ１３４をクランプトランジスタとして利用し
て、メインプリチャージ電圧線１２０から対応のビット
線プリチャージ／イコライズ回路ＢＥＱへ、プリチャー
ジ電圧ＶＢＬを供給する。この図４７（Ｂ）において
は、ゲートがメイン（ローカル）プリチャージ線圧線１
２０に接続されるＰチャネルＭＯＳトランジスタが、ク
ランプトランジスタとして利用されている。したがっ
て、このクランプトランジスタは常時オフ状態であり、
オフリーク電流（サブスレッショルド電流）Ｉｏｆｆに
より、ビット線プリチャージ／イコライズ回路ＢＥＱ
へ、プリチャージ電圧ＶＢＬを伝達する。
【０２８６】この図４７（Ｂ）に示すＰチャネルＭＯＳ
トランジスタで構成されるクランプトランジスタ１３４
も、またロジックトランジスタで構成されてもよい。
【０２８７】なお、この実施の形態８および９において
は、ビット線プリチャージ電圧ＶＢＬは、中間電圧ＶＣ
ＣＳ／２の電圧レベルでもよく、またセンス電源電圧
（アレイ電源電圧）ＶＣＣＳレベルであってもよい。
【０２８８】また、この図４７（Ａ）に示す構成におい
て、クランプトランジスタ１３３としてＰＭＯＳトラン
ジスタが用いられている。しかしながら、ＮチャネルＭ
ＯＳトランジスタがクランプトランジスタとして用いら
れてもよい。この場合、ＮＭＯＳトランジスタのゲート
はメインプリチャージ電圧線１２０に接続される。ま
た、これに代えて、ＮＭＯＳクランプトランジスタのゲ
ートをビット線プリチャージ／イコライズ回路ＢＥＱの
プリチャージ用トランジスタに接続し、このＮＭＯＳク
ランプトランジスタのオフリーク電流により、ビット線
プリチャージ電圧ＶＢＬを供給するように構成してもよ
い。
【０２８９】また、これらのクランプトランジスタのゲ
ートにセルフリフレッシュ指示信号ＳＲＦを与え、これ
らのクランプトランジスタの電流駆動能力をツィンセル
モード時に低減するように構成してもよい。
【０２９０】以上のように、この発明の実施の形態９に
従えば、ビット線プリチャージ／イコライズ回路それぞ
れに電流制限用のクランプトランジスタを設けているた
め、ビット線とサブワード線の間にマイクロショートが
存在しても、確実にこのマイクロショートを流れるリー
ク電流を抑制することができ、応じてスタンバイ電流の
増大を抑制することができる。
【０２９１】なお、この実施の形態９においても、ビッ
ト線イコライズ指示信号ＢＬＥＱ（ＢＥＱＬ，ＢＥＱ
Ｒ）は、３値駆動されてもよく、また２値駆動されても
よい。
【０２９２】また、この各ビット線対ごとに、電流制限
用のクランプトランジスタを設けた場合、プリチャージ
電圧供給が遅れるものの、ツインセルモード時において
は、そのビット線プリチャージ電圧が中間電圧レベルか
らずれてきても、十分にセンス動作を行なうことがで
き、データ保持モード時におけるリフレッシュを正確に
行なうことができる。
【０２９３】［実施の形態１０］図４８は、メモリサブ
アレイＭＳＡの構成を示す図である。この図４８におい
ては、「ハーフピッチセル」配置に従って、メモリセル
ＭＣが配置される。この図４８に示すメモリサブアレイ
ＭＳＡの構成は、図１に示す構成と同じであり、対応す
る部分には同一参照番号を付し、その詳細説明は省略す
る。サブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２
およびＳＷＬＲ３に対応して、メインワード線ＺＭＷＬ
＜０＞が配置され、サブワード線ＳＷＬＬ４、ＳＷＬＲ
５、ＳＷＬＬ６およびＳＷＬＲ７に対応して、メインワ
ード線ＺＭＷＬ＜１＞が配置される。
【０２９４】今、図４８に示すように、サブワード線Ｓ
ＷＬＲ１およびＳＷＬＬ２の間に、サブワード線間ショ
ートＲＺが存在する場合を考える。ツインセルモード
時、サブワード線ＳＷＬＲ１は、サブワード線ＳＷＬＬ
０と同時に選択状態へ駆動され、サブワード線ＳＷＬＬ
２は、サブワード線ＳＷＬＲ３と同時に選択状態へ駆動
される。先に、図２５を参照して説明した冗長置換の構
成では、ツインセルモード時に、同時に選択状態へ駆動
されるサブワード線対ＳＷＬＰ単位で、不良救済のため
の冗長置換が行なわれる。したがって、この場合、この
サブワード線間ショートＲＺにより、メインワード線Ｚ
ＭＷＬ＜０＞に対応して配置される４本のサブワード線
ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ３
がすべてスペアサブワード線と置換されることになる。
このようなサブワード線間不良を、より効率的に救済す
るための構成について以下に説明する。
【０２９５】図４９は、この発明の実施の形態１０に従
う行選択に関連する回路の構成を概略的に示す図であ
る。この図４９においては、図２５と同様、１つの行ブ
ロックに対応して配置される行選択系回路の構成を示
す。このノーマルメインワード線ＮＺＭＷＬに対応し
て、４本ノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３
が配置され、また１つのスペアメインワード線ＳＺＭＷ
Ｌに対応して、４本のスペアサブワード線ＳＳＷＬ０−
ＳＳＷＬ３が配置される。
【０２９６】ノーマルサブワード線ＮＳＷＬ０およびＮ
ＳＷＬ１が、サブワード線対ＳＷＬＰを構成し、ノーマ
ルサブワード線ＮＳＷＬ２およびＮＳＷＬ３が、サブワ
ード線対ＳＷＬＰを構成する。通常の図２５に示す冗長
置換においては、スペアサブワード線ＳＳＷＬ０および
ＳＳＷＬ１が、サブワード線対ＳＷＬＰを構成し、スペ
アサブワード線ＳＳＷＬ２およびＳＳＷＬ３が、サブワ
ード線対ＳＷＬＰを構成する。サブワード線対ＳＷＬＰ
は、物理的に隣接するサブワード線により構成される。
したがって、サブワード線対ＳＷＬＰは、偶数サブワー
ドドライバ帯ＳＷＤＥＢおよび奇数サブワードドライバ
帯の対向して配置されるサブワード線ドライバによりそ
れぞれドライブされる。
【０２９７】行選択系回路は、ロウアドレス信号ＲＡＦ
をプリデコードするノーマルプリデコード回路２６０
と、ノーマルプリデコード回路２６０からのプリデコー
ド信号をデコードして、ノーマルサブワード線ＮＳＷＬ
０−ＮＳＷＬ３のうちの１つを特定するサブデコード信
号ＮＺＳＤＦ＜３：０＞を生成するノーマルサブデコー
ダ２６２と、ノーマルプリデコード回路２６０からのプ
リデコード信号をデコードし、ノーマルメインワード線
ＮＺＭＷＬを駆動するノーマルロウデコーダ２６４と、
このノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３の対
のレベルでの不良ロウアドレスを格納する不良アドレス
プログラム回路２５０と、不良アドレスプログラム回路
２５０からの不良アドレス指定検出結果に従って、ノー
マルワード線（メインワード線／サブワード線）を選択
状態へ駆動するか否かを判定してスペア判定結果信号Ｓ
Ｐ１を生成するスペア判定回路２５２を含む。
【０２９８】この不良アドレスプログラム回路２５０
は、ノーマルサブワード線対ＳＰＷＬＰごとに不良アド
レスをプログラムする。すなわち、この場合、不良アド
レスプログラム回路２５０においては、ロウアドレスビ
ットＲＡ＜ｍ：０＞の最下位ロウアドレスビットＲＡ０
が縮退状態に設定されてプログラムされる。不良アドレ
スプログラム回路２５０は、複数のプログラム回路を含
み、与えられたアドレスＲＡ（ノーマルプリデコード回
路２６０からの内部バッファアドレス信号ＲＡＤ）にし
たがって、不良ロウアドレスが指定されたかの判定を行
ない、該判定結果を示す信号をスペア判定回路２５２へ
出力する。
【０２９９】スペア判定回路２５２は、この不良アドレ
スプログラム回路２５０からの複数の検出信号に従っ
て、スペア判定結果信号ＳＰ１を生成する。ノーマルロ
ウデコーダ２６４は、このスペア判定結果信号ＳＰ１の
活性化時、非活性状態とされ、またノーマルサブデコー
ダ２５２も、非活性状態とされ、ノーマルメインワード
線／ノーマルサブワード線は非選択状態に置かれる。
【０３００】行選択系回路は、さらに、メインワード線
レベルでの不良アドレスを格納する不良アドレスプログ
ラム回路２５４と、不良アドレスプログラム回路２５４
からの不良検出結果指示に従って冗長置換を行なうか否
かの判定を行なうスペア判定回路２５６と、これのスペ
ア判定回路２５２および２５６からのスペア判定結果信
号ＳＰ１およびＳＰ２に従って、対応のスペアメインワ
ード線ＳＺＭＷＬを選択状態へ駆動するスペアロウデコ
ーダ２６６と、ツインセルモード指示信号Ｔ＿ＭＯＤＥ
＿ｎとロウアドレスビットＲＡ＜１：０＞とを受け、選
択的にこれらのスペア判定結果信号ＳＰ１およびＳＰ２
に従ってプリデコードを行なうスペア用プリデコード回
路２６８と、スペア用プリデコード回路２６８のプリデ
コード信号をデコードして、スペアサブワード線ＳＳＷ
Ｌ０−ＳＳＷＬ３に対するスペアサブデコード信号ＳＺ
ＳＤＦ＜０＞−ＳＺＳＤＦ＜３＞を生成するスペアサブ
デコーダ２７０を含む。
【０３０１】図４８に示すような、１つのノーマルメイ
ンワード線に対応して設けられるノーマルサブワード線
対ＳＷＬＰ間のショート不良を認識するために、不良ア
ドレスプログラム回路２５４には、このようなノーマル
サブワード線対間不良を有するメインワード線のアドレ
スＲＡ＜ｍ：２＞を格納する。
【０３０２】不良アドレスプログラム回路２５４は、複
数のプログラム回路を含み、各プログラム回路に格納さ
れる不良メインワード線アドレスが外部からのアドレス
ＲＡ（ノーマルプリデコード回路からの内部バッファア
ドレスＲＡＤ）と一致しているか否かを判定し、それぞ
れの判定結果を出力する。スペア判定回路２５６は、複
数の判定結果の１つが一致を示しているとき、スペア判
定結果信号ＳＰ２を活性化する。このスペア判定結果信
号ＳＰ２の活性化時、ノーマルロウデコーダ２６４およ
びスペアロウデコーダ２６６はともに活性化されて、デ
コード動作を行ない対応のノーマルメインワード線ＮＺ
ＭＷＬおよびスペアメインワード線ＳＺＭＷＬを選択状
態へ駆動する。
【０３０３】スペア用プリデコード回路２６８は、ツイ
ンセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎに従って、最下
位ロウアドレスビットＲＡ＜０＞を縮退状態に選択的に
設定する。このスペアプリデコード回路２６８は、ま
た、このスペア判定結果信号ＳＰ１およびＳＰ２に従っ
て、選択的にプリデコード動作を行なう。スペア判定結
果信号ＳＰ１の活性化時には、ロウアドレスビットＲＡ
＜１：０＞をプリデコードする。スペア判定結果信号Ｓ
Ｐ２の活性化時、スペア用プリデコード回路２６８は、
隣接サブワード線対ＳＷＬＰにおいて隣接するスペアサ
ブワード線ＳＳＷＬ１およびＳＳＷＬ２の１つを選択状
態とするようにプリデコード動作を実行する。したがっ
て、ツインセルモード時においては、ノーマルサブワー
ド線対間においてショートなどの不良が存在する場合に
は、ノーマルロウデコーダ２６４により選択されたノー
マルメインワード線ＮＺＭＷＬに対して１つのノーマル
サブワード線ＮＳＷＬ３またはＮＳＷＬ０が選択状態へ
駆動され、またスペアサブワード線ＳＳＷＬ１およびＳ
ＳＷＬ２の一方が選択状態へ駆動される。この結果、ノ
ーマルサブワード線対間の不良においても、サブワード
線単位での救済を行なうことができ、置換効率を改善す
ることができる。
【０３０４】図５０は、ロウアドレスビットＲＡ＜１：
０＞からサブデコード信号ＺＳＤＦ＜３：０＞およびＳ
ＺＳＤＦ＜３：０＞を生成する信号の経路を概略的に示
す図である。図５０において、中央の制御部において、
外部からのロウアドレスビットＲＡ＜１：０＞をロウア
ドレスイネーブル信号ＲＡＤＥに従ってラッチし、内部
ロウアドレスビットＲＡＦ＜１：０＞を生成する入力バ
ッファ／ラッチ回路３６０が設けられる。この入力バッ
ファ／ラッチ回路３６０は、複数のメモリブロック（行
ブロック）に共通に設けられて、内部ロウアドレスビッ
トＲＡＦ＜１：０＞を各メモリブロックに対応して設け
られるローカルロウ選択回路（プリデコーダ／デコー
ダ）へ伝達する。
【０３０５】この入力バッファ／ラッチ回路３６０から
のロウアドレスビットＲＡＦ＜１：０＞は、ノーマルプ
リデコード回路２６０に設けられるノーマルプリデコー
ド回路２６０Ｓおよびスペアプリデコード回路２６８へ
与えられる。ノーマルプリデコード回路２６０Ｓは、ツ
インセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎとスペア判定
結果信号ＳＰ２とに従って、ロウアドレスビットＲＡＦ
＜１：０＞をプリデコードし、プリデコード信号Ｘ＜
３：０＞を生成する。ノーマルプリデコード回路２６０
残りのプリデコード回路は、残りの上位ロウアドレスビ
ットＲＲＡ＜ｍ：２＞をプリデコードして、プリデコー
ド信号をノーマルロウデコーダ２６４へ与える。
【０３０６】一方、スペアプリデコード回路２６８は、
この入力バッファ／ラッチ回路３６０からの２ビットの
ロウアドレスビットＲＡＦ＜１：０＞を、ツインセルモ
ード指示信号Ｔ＿ＭＯＤＥ＿ｎおよびスペア判定結果信
号ＳＰ１およびＳＰ２に従って決定された態様で、プリ
デコードし、スペアプリデコード信号ＳＸ＜３：０＞を
生成する。
【０３０７】これらのノーマルプリデコード回路２６０
Ｓおよびスペア用プリデコード回路２６８は、複数のメ
モリブロックに共通に設けられてもよく、またメモリブ
ロックそれぞれにおいて設けられてもよい。
【０３０８】メモリブロックそれぞれにおいて、このノ
ーマルプリデコード回路２６０Ｓからのプリデコード信
号Ｘ＜３：０＞を受けてサブデコード信号ＺＳＤＦ＜
３：０＞を生成するノーマルサブデコーダ２６２が設け
られる。また、スペアプリデコード回路２６８からのス
ペアプリデコード信号ＳＸ＜３：０＞はスペアサブデコ
ーダ２７０へ与えられる。スペアサブデコーダ２７０
は、ワード線駆動タイミング信号ＲＸＡＣＴの活性化に
応答して、スペアプリデコード信号ＳＸ＜３：０＞をデ
コードして、スペアサブデコード信号ＳＺＳＤＦ＜３：
０＞を生成する。このスペアサブデコーダ２７０は、メ
モリブロックそれぞれに、スペアワード線が配置される
ため、各メモリブロックに対応して配置される。後に説
明するように、ツインセルモード時においては、サブワ
ード線間不良救済時においては、ノーマルおよびスペア
のサブワード線を一本づつ選択して相補データをビット
線対に読み出すため、各メモリブロック単位で不良救済
が行われる。
【０３０９】これらのサブデコード信号ＺＳＤＦ＜３：
０＞およびＳＺＳＤＦ＜３：０＞は、それぞれバッファ
回路を介してノーマルサブワード線ドライバおよびスペ
アサブワード線ドライバへ与えられる。ノーマルサブデ
コーダ２６２は、活性化時、ノーマルプリデコード信号
Ｘ＜３：０＞をレベル変換してノーマルサブデコード信
号ＺＳＤＦ＜３：０＞を生成し、スペアサブデコーダ２
７０は、活性化時、スペアプリデコード信号ＳＸ＜３：
０＞をレベル変換してスペアサブデコード信号ＳＺＳＤ
Ｆ＜３：０＞を生成する。これらのノーマルサブデコー
ダ２６２およびスペアサブデコーダ２７０の構成は、図
１０に示す構成と同様である。
【０３１０】図５１は、図５０に示すノーマルプリデコ
ード回路２６０Ｓの構成を示す図である。この図５１に
示すノーマルプリデコード回路２６０Ｓの構成は、図８
に示すプリデコード回路２の構成と以下の点において異
なっている。すなわち、図４９に示すスペア判定回路２
５６からのスペア判定結果信号ＳＰ２を反転するインバ
ータ回路２６０ａが、このノーマルプリデコード回路２
６０Ｓ内に設けられる。図８に示すＡＮＤ型デコード回
路２ｈおよび２ｉに代えて、アドレスビットＺＲＡＤ＜
１＞およびＲＡＤ＜０＞とインバータ回路２６０ａの出
力信号とを受けて、プリデコード信号Ｘ＜１＞を生成す
るＡＮＤ回路２６０ｂと、ロウアドレスビットＲＡＤ＜
１＞およびＺＲＡＤ＜０＞とインバータ回路２６０ａの
出力信号とを受けてプリデコード信号Ｘ＜２＞を生成す
るＡＮＤ回路２６０ｃが設けられる。他の構成は、図８
に示すプリデコード回路の構成と同じであり、対応する
部分には同一参照番号を付しその詳細説明は省略する。
【０３１１】この図５１に示す構成において、プリデコ
ード信号Ｘ＜０＞−Ｘ＜３＞は、それぞれノーマルサブ
ワード線ＳＷＬ０−ＳＷＬ３を指定する。
【０３１２】この図５１に示す構成において、ツインセ
ルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＨレベルであり、
１ビット／１セルモードが指定されている場合には、ア
ドレスビットＲＡＦ＜０＞およびＲＡＦ＜１＞に従って
４ビットのプリデコード信号Ｘ＜３＞−Ｘ＜０＞の１つ
が活性化される（スペア判定結果信号ＳＰ２がＬレベル
のとき）。この１ビット／１セルモードにおいてスペア
判定結果信号ＳＰ２がＨレベルとなると、インバータ回
路２６０ａの出力信号はＬレベルとなり、ＡＮＤ回路２
６０ｂおよび２６０ｃからのプリデコード信号Ｘ＜１＞
およびＸ＜２＞は、アドレスビットＲＡＦ＜０＞および
ＲＡＦ＜１＞の論理値にかかわらず、Ｌレベルに設定さ
れる。すなわち、このプリデコード信号Ｘ＜１＞および
Ｘ＜２＞に対応するノーマルサブワード線ＮＳＷＬ１お
よびＮＳＷＬ２が、非選択状態とされる。
【０３１３】この場合、ノーマルプリデコード信号Ｘ＜
１＞およびＸ＜２＞が選択状態へ駆動されるべきときに
は、対応のスペアプリデコード信号が選択状態へ駆動さ
れる。
【０３１４】ツインセルモード時においては、ツインセ
ルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルであり、
アドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞がと
もにＨレベルとなり、プリデコード信号Ｘ＜０＞および
Ｘ＜２＞またはプリデコード信号Ｘ＜１＞およびＸ＜３
＞の対が指定される。図４８に示すようなショート不良
ＲＺが存在する場合、スペア判定結果信号ＳＰ２がＨレ
ベルとなり、インバータ回路２６０ａの出力信号はＬレ
ベルとなり、プリデコード信号Ｘ＜１＞およびＸ＜２＞
がともにＬレベルとなる。プリデコード信号Ｘ＜０＞お
よびＸ＜３＞の一方が、アドレスビットＲＡＦ＜１＞に
従って選択状態へ駆動される。したがって、ノーマルサ
ブワード線の１つが選択状態へ駆動される。他のサブワ
ード線は非活性状態を維持する。
【０３１５】このとき、後に説明するように、スペアサ
ブワード線が１つ選択状態へ駆動される。これにより、
ビット線対に、ノーマルおよびスペアサブワード線に接
続されるメモリセルからの相補データが読出されること
になり、ツインセルモードでのデータの読出を行なうこ
とができる。したがって、この場合、各メモリブロック
においてノーマルメモリブロックおよびスペアメモリブ
ロックがともに配置される。
【０３１６】図５２は、図５０に示すスペアサブデコー
ダ２７０の構成を示す図である。図５２において、スペ
アサブデコーダ２７０は、アドレスビットＲＡＦ＜０＞
を反転するインバータ回路２７０ａと、インバータ回路
２７０ａの出力信号とツインセルモード指示信号Ｔ＿Ｍ
ＯＤＥ＿ｎを受けてロウアドレスビットＲＡＤ＜０＞を
生成するＮＡＮＤ回路２７０ｂと、インバータ回路２７
０ａの出力信号を反転するインバータ回路２７０ｃと、
インバータ回路２７０ｃの出力信号とツインセルモード
指示信号Ｔ＿ＭＯＤＥ＿ｎとを受けて補のアドレスビッ
トＺＲＡＤ＜０＞を生成するＮＡＮＤ回路２７０ｄと、
アドレスビットＲＡＦ＜１＞を反転して補のアドレスビ
ットＺＲＡＤ＜１＞を生成するインバータ回路２７０ｅ
と、補のアドレスビットＺＲＡＤ＜１＞を反転し、アド
レスビットＲＡＤ＜１＞を生成するインバータ回路２７
０ｆと、スペア判定結果信号ＳＰ１およびＳＰ２を受け
るＯＲ回路２７０ｇと、アドレスビットＲＡＤ＜１＞お
よびＲＡＤ＜０＞とスペア判定結果信号ＳＰ１とを受
け、スペアプリデコード信号ＳＸ＜３＞を生成するＡＮ
Ｄ回路２７０ｈと、アドレスビットＺＲＡＤ＜１＞およ
びＲＡＤ＜０＞とＯＲ回路２７０ｅの出力信号とを受け
てスペアプリデコード信号ＳＸ＜１＞を生成するＡＮＤ
回路２７０ｉと、ＯＲ回路２７０ｅの出力信号とアドレ
スビットＲＡＤ＜１＞およびＺＲＡＤ＜０＞とを受けて
スペアプリデコード信号ＳＸ＜２＞を生成するＡＮＤ回
路２７０ｊと、アドレスビットＺＲＡＤ＜１＞およびＺ
ＲＡＤ＜０＞とスペア判定結果信号ＳＰ１を受けてスペ
アプリデコード信号ＳＸ＜０＞を生成するＡＮＤ回路２
７０Ｋを含む。
【０３１７】この図５２に示すスペア用プリデコード回
路２６８の構成において、スペア判定結果信号ＳＰ１が
活性状態のときには、スペアプリデコード信号ＳＸ＜３
＞―ＳＸ＜０＞の１つがスペアサブデコード信号にした
がって、活性化される。スペア判定結果信号ＳＰ２がＨ
レベルの活性状態となったときに、スペアプリデコード
信号ＳＸ＜１＞およびＳＸ＜２＞の一方が選択状態へ駆
動される。スペア判定結果信号ＳＰ１およびＳＰ２がと
もにＬレベルのときには、これらのＡＮＤ回路２７０ｈ
−２７０ｋからのスペアプリデコード信号ＳＸ＜３＞―
ＳＸ＜０＞は全てＬレベルの非活性状態を維持する。こ
の状態の場合には、不良は存在しないため、ノーマルプ
リデコード回路２６０およびノーマルサブデコーダ２６
２により、ノーマルサブワード線が指定されて、ノーマ
ルメインワード線上の信号とノーマルサブデコード信号
とに従って、正常なノーマルサブワード線が選択状態へ
駆動される。次に、図５１および図５２に示すプリデコ
ード回路２６０および２６８の動作について簡単に説明
する。
【０３１８】（１） スペア判定結果信号ＳＰ１の場
合：対をなす（同時に選択状態へ駆動される）ノーマル
サブワード線がショートしているかまたは１つのサブワ
ード線が不良のときには、図４９に示す不良アドレスプ
ログラム回路２５０に、最下位ロウアドレスビットＲＡ
＜０＞を縮退したアドレスをプログラムする。すなわ
ち、上位ロウアドレスビットＲＡ＜ｍ：１＞またはそれ
に対応するプリデコード信号が、図４９に示す不良アド
レスプログラム回路２５０にプログラムされる。
【０３１９】このプログラム状態においては、図５３に
示すように、サブワード線ＳＷＬ０およびＳＷＬ２の間
に、ショートＲＺａが存在するか、またはサブワード線
ＳＷＬ２が不良である。
【０３２０】１ビット／１セルモードおよびツインセル
モード時において、ノーマルサブワード線ＳＷＬ２がア
ドレス指定された場合には、不良アドレスプログラム回
路２５０からのスペア判定結果信号ＳＰ１が活性化さ
れ、ノーマルロウデコーダ２６４は、デコード動作を行
なわない。対応のノーマルメインワード線は非活性状態
を維持する。スペア用プリデコード回路２６８、スペア
ロウデコーダ２６６およびスペアサブデコーダ２７０が
動作する。
【０３２１】１ビット／１セルモード時においては、ツ
インセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＨレベルで
あるため、スペアプリデコード信号ＳＸ＜０＞−ＳＸ＜
３＞の１つが選択状態へ駆動される。したがって、ノー
マルサブワード線ＳＷＬ２がアドレス指定された場合に
は、スペアサブワード線ＳＳＷＬ２が選択状態へ駆動さ
れる。
【０３２２】ツインセルモード時においては、ツインセ
ルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルであり、
アドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞がと
もに選択状態へ駆動される。この場合、スペアプリデコ
ード信号ＳＸ＜０＞およびＳＸ＜１＞の組またはスペア
プリデコード信号ＳＸ＜２＞およびＳＸ＜３＞が選択状
態へ駆動される。したがって、スペアサブワード線ＳＷ
Ｌ２がアドレス指定された場合、ロウアドレスビットＲ
ＡＤ＜１＞がＨレベルであり、対応のスペアサブワード
線ＳＳＷＬ２およびＳＳＷＬ３がともに選択状態へ駆動
され、不良救済が行なわれる。
【０３２３】（２） 今、隣接サブワード線対間に、シ
ョート不良が存在した場合を考える。具体的に、図５４
に示すようにサブワード線ＳＷＬ１およびＳＷＬ２の間
に、ショートＲＺｂが存在する場合を考える。この場
合、メインワード線レベルでのアドレスＲＡ＜ｍ：２＞
を不良アドレスプログラム回路２５４にプログラムす
る。対応のメインワード線（不良ノーマルメインワード
線）がアドレス指定された場合には、スペア判定結果信
号ＳＰ２が活性化される。ショートの形態が異なるた
め、この場合、不良アドレスプログラム回路２５０から
の検出信号ＳＰ１は非活性状態である。
【０３２４】ここで、不良アドレスプログラム回路２５
４にメインワード線レベルでのアドレスＲＡ＜ｍ：２＞
をプログラムしており、一方、不良アドレスプログラム
回路２５０には、サブワード線対レベルでのアドレスＲ
Ａ＜ｍ：１＞をプログラムしている。しかしながら、１
つのノーマルメインワード線については、サブワード線
間不良またはサブワード線対間不良のうちの１つのワー
ド線ショート不良が存在するとしており、これらの不良
アドレスプログラム回路２５０および２５４には、異な
るメインワード線レベルでのロウアドレスが格納される
ため、不良判定結果信号ＳＰ１およびＳＰ２が同時に活
性化されることはない。
【０３２５】仮に、これらの不良判定結果信号ＳＰ１お
よびＳＰ２が同時に活性化されても、ノーマルロウデコ
ーダ２６４が非活性状態であり、スペアサブワード線に
より不良救済が実行されるだけであり、このような状況
が生じても、特に問題ない。
【０３２６】このスペアワード線ＳＷＬ１およびＳＷＬ
２の間にショートＲＺｂが存在する場合、スペア判定結
果信号ＳＰ２が活性化され、図５１に示すノーマルプリ
デコード回路２６０において、ノーマルプリデコード信
号Ｘ＜１＞およびＸ＜２＞はともにＬレベルの非活性状
態となる。
【０３２７】１ビット／１セルモード時において、ノー
マルサブワード線ＳＷＬ１およびＳＷＬ２の一方が指定
された場合には、スペア用プリデコード回路２６８にお
いて、スペアプリデコード信号ＳＸ＜１＞およびＳＸ＜
２＞の一方が選択状態へ駆動され、不良救済が行なわれ
る。一方、ノーマルプリデコード信号Ｘ＜３＞およびＸ
＜０＞の一方が選択状態へ駆動される場合には、スペア
判定結果信号ＳＰ１がＬレベルのため、スペアプリデコ
ード信号ＳＸ＜３＞およびＳＸ＜０＞が非選択状態を維
持する。したがって、ノーマルメインワード線およびス
ペアサブワード線がともに選択状態に駆動されても、デ
ータ衝突が生じる可能性はない。
【０３２８】１ビット／１セルモード時においては、不
良アドレスプログラム回路２５４からのスペア判定結果
信号ＳＰ２が活性化されると、したがって、ノーマルお
よびスペアメインワード線が選択状態へ駆動されても、
サブワード線単位での不良救済が行なわれる。
【０３２９】ツインセルモード時においては、２本のサ
ブワード線同時に選択状態へ駆動する必要が生じる。ノ
ーマルサブワード線ＳＷＬ２が指定されたときには、ノ
ーマルサブワード線ＳＷＬ３も同時に指定される。この
とき、スペア判定結果信号ＳＰ１はＬレベルであり、Ａ
ＮＤ回路２７０ｈおよび２７０ｋはディスエーブル状態
であり、したがって、スペアプリデコード信号ＳＸ＜２
＞が選択状態へ駆動され、ノーマルサブワード線ＳＷＬ
０とスペアサブワード線ＳＳＷＬ２とが選択状態へ駆動
される。これらのワード線ＳＷＬ０およびＳＳＷＬ２に
よりビット線対にメモリセルデータが読み出され、ツイ
ンセルモード時のメモリセル単位、すなわち、ツインセ
ルユニットのメモリセルが、ノーマルメモリセルとスペ
アメモリセルとにより構成される。
【０３３０】このスペア判定結果信号ＳＰ２が活性化さ
れる時同時にスペア判定結果信号ＳＰ１が活性化される
時には、３本のノーマルサブワード線間においてショー
ト不良が存在する。この場合には、スペア判定結果信号
ＳＰ１が活性化されるため、ノーマルロウデコーダ２６
４が非活性状態であり、スペアメインワード線のみが選
択されてスペアサブワード線対により不良救済が実行さ
れる（スペア判定結果信号ＳＰ１が活性状態の時にはＡ
ＮＤ回路２７０ｈ−２７０ｋが全て活性状態にある）。
この場合においても、ツインセルモードにしたがってサ
ブワード線を選択することができる。
【０３３１】したがって、隣接サブワード線対間にリー
クショート不良が存在しても、メインワード線単位で置
換する必要がなく（４ウェイ階層ワード線構成の場
合）、サブワード線単位で不良救済のための冗長置換を
することができ、スペアサブワード線を他の不良ロウア
ドレスに使用することができ、冗長置換救済効率が改善
される。
【０３３２】なお、上述の説明では、４ウェイ階層構造
を示している。しかしながら、１つのメインワード線に
８本のサブワード線が配置される８ウェイ階層ワード線
構成においても適用することができる。
【０３３３】［変更例１］図５５は、この発明の実施の
形態１０における変更例が救済するサブワード線間ショ
ート不良の態様を示す図である。図５５においては、ノ
ーマルサブワード線ＳＷＬＲ３およびＳＷＬＬ４の間に
ショートＲＺＺが存在する。ノーマルサブワード線ＳＷ
ＬＲ３は、ノーマルメインワード線ＺＭＷＬ＜０＞に対
応して配置されており、ノーマルサブワード線ＳＷＬＬ
４は、ノーマルメインワード線ＺＭＷＬ＜１＞に対応し
て配置される。すなわち、サブワード線間ショートＲＺ
Ｚは、異なるメインワード線に対応して設けられるサブ
ワード線間に存在する。サブワード線対単位で冗長置換
を行なう場合、このような場合においても、２つのサブ
ワード線対を冗長置換する必要があり、冗長使用効率が
低い。そこで、このような異なるメインワード線に対応
して配置されるサブワード線間のショート不良を、効率
的に救済する構成を以下に示す。
【０３３４】図５６は、この発明の実施の形態１０の変
更例１に従う行選択系回路の構成を概略的に示す図であ
る。この図５６に示す構成においては、図４９に示す構
成に加えて、さらに、メインワード線対レベルでの不良
アドレスを記憶するための不良アドレスプログラム回路
３００と、この不良アドレスプログラム回路３００の一
致検出動作に従ってスペア判定を行なってスペア判定結
果信号ＳＰ３を活性化するスペア判定回路３０２が設け
られる。
【０３３５】この不良アドレスプログラム回路３００に
おいては、メインワード線レベルのアドレスの最下位ビ
ットがドントケア状態にされ、すなわちロウアドレスビ
ットＲＡ＜ｍ：３＞がプログラムされ、メインワード線
対レベルでの不良判定が行われる。不良アドレスプログ
ラム回路２５０および２５４には、先の図４９に示す構
成と同様、それぞれアドレスビットＲＡ＜ｍ：１＞およ
びＲＡ＜ｍ：２＞を用いて不良アドレスが格納される。
【０３３６】スペア判定結果信号ＳＰ２およびＳＰ３の
一方が活性化されると、ＯＲ回路２９０により、スペア
ロウデコーダ２６６が活性化されて対応のスペアメイン
ワード線ＳＺＭＷＬを選択状態へ駆動する。
【０３３７】また、スペアプリデコード信号ＳＸ＜３：
０＞を生成するスペアプリデコード回路３０４へは、ス
ペア判定結果信号ＳＰ１、ＳＰ２およびＳＰ３が与えら
れ、これらスペア判定結果信号ＳＰ１−ＳＰ３に従っ
て、そのプリデコードの態様を変更する。
【０３３８】中央の制御回路部に設けられた入力バッフ
ァ／ラッチ回路からノーマルサブデコード信号ＮＺＳＤ
Ｆ＜３：０＞およびスペアサブデコード信号ＳＺＳＤＦ
＜３：０＞を生成する信号の経路は、先の図５０に示す
構成と同じである。すなわち、中央の制御回路部に設け
られたアドレス入力バッファ／ラッチ回路から内部ロウ
アドレス信号ＲＡＦが生成されてノーマルプリデコード
回路２６０へ与えられ、ノーマルサブデコード信号Ｘ＜
０＞−Ｘ＜３＞が生成され、また、スペアプリデコード
回路３０４へ与えられ、選択的にスペアプリデコード信
号ＳＸ＜３：０＞が生成される。
【０３３９】図５７は、図５６に示すノーマルプリデコ
ード回路２６０に含まれるサブワード線選択のためのプ
リデコード信号Ｘ＜３＞−Ｘ＜０＞を生成するプリデコ
ード回路の構成の一例を示す図である。この図５７に示
すノーマルプリデコード回路２６０においては、図５１
に示すノーマルプリデコード回路２６０Ｓの構成に対
し、スペア判定結果信号ＳＰ３とアドレス信号ビットＲ
ＡＤ＜２＞とに従って、ノーマルプリデコード信号Ｘ＜
０＞およびＸ＜３＞を選択的に非活性状態に保持するた
めの構成が設けられる。アドレス信号ビットＲＡＤ＜２
＞は、メインワード線アドレス信号ＲＡＤ＜ｍ：２＞の
最下位ビットであり、選択メインワード線が奇数メイン
ワード線であるか偶数ワード線であるのかを示す。スペ
ア判定結果信号ＳＰ３は、偶数ノーマルメインワード線
が選択されたとき、対応の４本のサブワード線のうち３
番のサブワード線ＮＳＷＬ３が隣接ノーマルメインワー
ド線の０番のノーマルサブワード線ＮＳＷＬ０と短絡し
ていることか、または、奇数ノーマルメインワード線が
選択されたときには、対応の４本のノーマルサブワード
線のうち０番のノーマルサブワード線ＳＷＬ０が隣接ノ
ーマルメインワード線の３番のノーマルサブワード線Ｓ
ＷＬ３と短絡していることを示す。選択ノーマルメイン
ワード線の奇数／偶数に応じてプリデコード信号Ｘ＜０
＞およびＸ＜３＞を非活性状態に強制的に設定する。
【０３４０】ノーマルプリデコード信号Ｘ＜０＞に対し
て、スペア判定結果信号ＳＰ３とアドレス信号ビットＲ
ＡＤ＜２＞とを受けるＮＡＮＤ回路３１０ｂと、アドレ
ス信号ビットＺＲＡＤ＜１＞およびＺＲＡＤ＜０＞とＮ
ＡＮＤ回路３１０ｂの出力信号とを受けるＡＮＤ回路３
１０ｄが設けられる。ノーマルプリデコード信号Ｘ＜３
＞に対しては、補のアドレス信号ビットＺＲＡＤ＜２＞
とスペア判定結果信号ＳＰ３とを受けるＮＡＮＤ回路３
１０ａと、このＮＡＮＤ回路３１０ａの出力信号とアド
レス信号ビットＲＡＤ＜０＞およびＲＡＤ＜１＞とを受
けるＡＮＤ回路３１０ｃが設けられる。他の構成は、図
５１に示すノーマルプリデコード回路２６０Ｓの構成と
同じであり、対応する部分には同一参照番号を付し、詳
細説明は省略する。なお、この図５７に示すプリデコー
ド回路２６０の構成においてアドレス信号ビットＲＡＤ
＜２＞が用いられているが、このアドレス信号ビットＲ
ＡＤ＜２＞は、プリデコード信号の活性／非活性の制御
のために用いられており、他のプリデコード回路の部分
において、ノーマルメインワード線を選択するために、
用いられている（プリデコードされている）。
【０３４１】この図５７に示すノーマルプリデコード回
路２６０の構成においては、スペア判定結果信号ＳＰ３
がＨレベルとなると、ＮＡＮＤ回路３１０ａおよび３１
０ｂがイネーブルされ、ＮＡＮＤ回路３１０ａおよび３
１０ｂの出力信号の論理レベルは、アドレス信号ビット
ＲＡＤ＜２＞により決定される。
【０３４２】アドレス信号ビットＲＡＤ＜２＞がＨレベ
ルの時には、奇数ノーマルメインワード線が指定されて
おり、ＮＡＮＤ回路３１０ｂの出力信号がＬレベルとな
り、ＡＮＤ回路３１０ｄからのプリデコード信号Ｘ＜０
＞が非活性状態に保持される。対応のノーマルサブワー
ド線のうち短絡不慮を生じている０番のノーマルサブワ
ード線ＳＷＬ０を非選択状態に保持する。
【０３４３】一方、アドレス信号ビットＲＡＤ＜２＞が
Ｌレベルの時には、補のアドレス信号ビットＲＡＤ＜２
＞がＨレベルとなり、ＮＡＮＤ回路３１０ａの出力信号
がＬレベルに固定される。偶数のノーマルメインワード
線が選択され、３番のノーマルサブワード線ＳＷＬ３が
短絡不良を生じているため、対応のプリデコード信号Ｘ
＜３＞を非選択状態に保持する。
【０３４４】スペア判定結果信号ＳＰ３がＬレベルの時
には、隣接メインワード線のノーマルサブワード線との
短絡は生じていない。この状態においては、ＮＡＮＤ回
路３１０ａおよび３１０ｂはともにＨレベルの信号を出
力しており、図５１に示すプリデコード回路２６０Ｓと
同様の動作を行なう。
【０３４５】図５８は、図５６に示すスペア用プリデコ
ード回路３０４の構成を示す図である。図５８におい
て、スペア用プリデコード回路３０４は、スペア判定結
果信号ＳＰ１およびＳＰ３を受ける複合ゲート回路３０
４ａおよび３０４ｂが、隣接メインワード線におけるサ
ブワード線間ショート不良を置換救済するために設けら
れる。複合ゲート回路３０４ａは、スペア判定結果信号
ＳＰ３とアドレス信号ビットＺＲＡＤ＜２＞とを受ける
ＡＮＤ回路と、このＡＮＤ回路の出力信号とスペア判定
結果信号ＳＰ１とを受けるＯＲ回路とを等価的に含む。
複合ゲート回路３０４ｂは、アドレス信号ビットＲＡＤ
＜２＞とスペア判定意結果信号ＳＰ３とを受けるＡＮＤ
回路と、このＡＮＤ回路の出力信号とスペア判定結果信
号ＳＰ１とを受けるＯＲ回路とを等価的に含む。
【０３４６】スペア用プリデコード回路３０４におい
て、スペアプリデコード信号ＳＸ＜３＞に対して、アド
レス信号ビットＲＡＤ＜１＞およびＲＡＤ＜０＞と複合
ゲート回路３０４ａの出力信号とを受けるＡＮＤ回路３
０４ｃが設けられる。スペアプリデコード信号ＳＸ＜０
＞に対しては、アドレス信号ビットＺＲＡＤ＜１＞およ
びＺＲＡＤ＜０＞と複合ゲート回路３０４ｂの出力信号
とを受けるＡＮＤ回路３０４ｄが設けられる。他の構成
は、図５２に示すスペア用プリデコード回路３０４の構
成と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。
【０３４７】今、図５９に示すように、奇数ノーマルメ
インワード線ＮＺＭＷＬ＜１＞に対して設けられるノー
マルサブワード線ＳＷＬ０１と、偶数ノーマルメインワ
ード線ＮＺＭＷＬ＜０＞に対して設けられるサブワード
線ＳＷＬ３０の間にショートＲＺｃが存在する場合を考
える。このショート不良の場合には、図５６に示す不良
アドレスプログラム回路３００において、ノーマルメイ
ンワード線ＮＺＭＷＬ＜０＞およびＮＺＭＷＬ＜１＞に
ついて、ロウアドレスＲＡＤ＜ｍ：３＞がプログラムさ
れる（最下位メインワード線アドレスビットＲＡＤ＜２
＞を縮退状態に設定する）。
【０３４８】（１） １ビット／１セルモード時：今、
１ビット／１セルモード時において、ノーマルサブワー
ド線ＳＷＬ０１がアドレス指定された場合を考える。ノ
ーマルメインワ−ド線ＮＺＭＷＬ＜１＞は奇数のメイン
ワード線であり、アドレス信号ビットＲＡＤ＜２＞は、
Ｈレベルであリ、補のアドレス信号ビットＺＲＡＤ＜２
＞はＬレベルである。この場合、スペア判定結果信号Ｓ
Ｐ３が活性化され、図５７に示すノーマルプリデコード
回路２６０において、ＮＡＮＤ回路３１０ｂの出力信号
がＬレベルとなり、ＡＮＤ回路３１０ｄはディスエーブ
ル状態とされ、ノーマルプリデコード信号Ｘ＜０＞は、
Ｌレベルの非活性状態に保持される。ＮＡＮＤ回路３１
０ａの出力信号はＨレベルであり、ＡＮＤ回路３１０ｃ
は、イネーブルされデコード動作を行なう。
【０３４９】ノーマルサブワード線ＳＷＬ０１がアドレ
ス指定されているため、図５７に示すノーマルプリデコ
ード回路２６０において、ＡＮＤ回路２６０ｂ、２６０
ｃおよび３１０Ｃからのノーマルプリデコード信号Ｘ＜
１＞、Ｘ＜２＞およびＸ＜３＞もＬレベルである。
【０３５０】一方、スペア用プリデコード回路３０４に
おいては、図５８に示すように、複合ゲート回路３０４
ｂの出力信号がＨレベル、かつ複合ゲート回路３０４ａ
の出力信号がＬレベルとなり、ＡＮＤ回路３０４ｄがイ
ネーブルされ、かつＡＮＤ回路３０４ｃが、ディスエー
ブルされる。スペアプリデコード信号ＳＸ＜３＞が強制
的にＬレベルに保持される。ノーマルサブワード線ＳＷ
Ｌ０１がアドレス指定されているため、ノーマルプリデ
コード信号Ｘ＜０＞に対応するスペアプリデコード信号
ＳＸ＜０＞が活性化され、残りのスペアプリデコード信
号ＳＸ＜１＞−ＳＸ＜３＞はすべてＬレベルである。
【０３５１】したがって、スペアロウデコーダ２６６が
活性化されて、対応のスペアメインワード線が選択状態
へ駆動され、スペアサブワード線ＳＳＷＬ０により、こ
のノーマルサブワード線ＳＷ０１が置換されてアクセス
される。ノーマルロウデコーダ２６４は、スペア判定結
果信号ＳＰ３の活性化時活性化されて、与えられたロウ
アドレス信号にしたがって、ノーマルメインワード線を
選択状態に駆動する。この場合、ノーマルプリデコード
信号Ｘ＜０＞−Ｘ＜３＞がすべてＬレベルの非活性状態
であり、ノーマルメインワード線ＮＺＭＷＬ＜１＞およ
びスペアメインワード線ＳＺＭＷＬがともに選択状態へ
駆動されても、特に問題は生じない。この場合、１ビッ
ト／１セルモード時には、スペア判定結果信号が活性化
される時には、ノーマルロウデコーダが非活性化される
ように構成されてもよい。
【０３５２】次に、この１ビット／１セルモード時にお
いてサブワード線ＳＷＬ１１がアドレス指定された場合
を考える。この状態においては、同様、スペア判定結果
信号ＳＰ３がＨレベルとなり、同様、図５７に示すノー
マルプリデコード回路２６０において、複合ゲート回路
３１０ａの出力信号はＬレベル、複合ゲート回路３１０
ｂの出力信号がＨレベルとなっても、アドレス信号ビッ
トＲＡＤ＜１：０＞に従って、ＡＮＤ回路３１０ｃおよ
び３１０ｄからのプリデコード信号Ｘ＜０＞およびＸ＜
３＞はともにＬレベルに保持される。このとき、スペア
判定結果信号ＳＰ２がＬレベルであり、インバータ回路
２６０ａの出力信号がＨレベルであるため、ＡＮＤ回路
２６０ｂにより、ノーマルプリデコード信号Ｘ＜１＞が
Ｈレベルへ駆動され、ノーマルサブワード線ＳＷＬ１１
が選択状態へ駆動される。対応のノーマルメインワード
線は、ノーマルロウデコーダにより選択状態へ駆動され
る。
【０３５３】一方、スペアロウプリデコード回路３０４
においては、ＡＮＤ回路３０４ｃまたは３０４ｄがイネ
ーブルされても、アドレス信号ビットＲＡＤ＜１：０＞
は、サブワード線ＳＷＬ１１を指定しており、ＡＮＤ回
路２７０ｉおよび２７０ｊは、ディスエーブル状態にあ
り、スペアプリデコード信号ＳＸ＜１＞およびＳＸ＜２
＞は、Ｌレベルを維持し、スペアプリデコード信号ＳＸ
＜０＞−ＳＸ＜３＞はすべてＬレベルの非選択状態を維
持する。したがって、この場合には、何ら置換は行なわ
れず、ノーマルサブワード線ＳＷＬ１１が選択状態へ駆
動される。
【０３５４】サブワード線ＳＷＬ３０がアドレス指定さ
れた場合には、ノーマルメインワード線ＮＺＭＷＬ＜０
＞が指定されるため、アドレス信号ビットＲＡＤ＜２＞
がＬレベル、補のアドレス信号ビットＺＲＡＤ＜２＞が
Ｈレベルとなる。ノーマルプリデコード回路２６０にお
いて、スペア判定結果信号ＳＰ３がＨレベルとなるた
め、残りのプリデコード信号Ｘ＜２：０＞は、アドレス
信号ビットＲＡＤ＜１：０＞に従ってＬレベルを維持す
る。
【０３５５】スペアプリデコード回路においては、複合
ゲート回路３０４ａの出力信号がＨレベルとなり、アド
レス信号ビットＲＡＤ＜１：０＞に従って、スペアプリ
デコード信号ＳＸ＜３＞がＨレベルとなる。従って、ノ
ーマルプリデコード信号Ｘ＜３＞が非活性状態、一方、
スペアプリデコード信号ＳＸ＜３＞がＨレベルとなり、
スペアサブワード線ＳＳＷＬ３が選択状態へ駆動され
る。
【０３５６】なお、ノーマルサブワード線ＳＷＬ３１
が、隣接ノーマルメインワード線ＮＺＭＷＬ＜２＞のノ
ーマルサブワード線ＳＷＬ０２と短絡を生じている場
合、スペア判定結果信号ＳＰ３は非活性状態を維持する
ため、置換救済は行なわれない。これは、メインワード
線アドレスの最下位ビットを縮退して不良アドレスを指
定しているため、ノーマルメインワード線ＮＸＭＷＬ＜
１＞およびＮＺＭＷＬ＜２＞は、アドレス信号ビットＲ
ＡＤ＜３＞のビット値が異なるためである。したがっ
て、アドレス信号ビットＲＡＤ＜ｍ：３＞が同一である
メインワード線においてサブワード線が短絡不良を生じ
ている時にこの短絡不良を救済することができる。
【０３５７】（２） ツインセルモード時：ツインセル
モード時においては、アドレスビットＲＦ＜０＞が縮退
状態に設定される。この状態において、サブワード線Ｓ
ＷＬ１１およびＳＷＬ０１がアドレス指定された場合を
考える。このときには、ノーマルプリデコード信号Ｘ＜
１＞は、Ｈレベルに駆動され、一方、ノーマルプリデコ
ード信号Ｘ＜０＞は、スペア判定結果信号ＳＰ３がＨレ
ベルでありかつアドレス信号ビットＲＡＤ＜２＞がＨレ
ベルであるため、Ｌレベルを維持する。したがって、ノ
ーマルメインワード線ＮＺＭＷＬ＜１＞が、ノーマルロ
ウデコーダにより選択状態へ駆動された場合、ノーマル
サブワード線ＳＷＬ１１が選択状態へ駆動される。一
方、スペア用プリデコード回路３０４においては、ＡＮ
Ｄ回路３０４ｄにより、スペアプリデコード信号ＳＸ＜
０＞がＨレベルへ駆動され、スペアサブワード線ＳＳＷ
Ｌ０が選択状態へ駆動される。したがって、この場合、
ノーマルサブワード線ＳＷＬ１１およびスペアサブワー
ド線ＳＳＷＬ０が同時に選択状態へ駆動される。
【０３５８】同様にして、ノーマルサブワード線ＳＷＬ
２０およびＳＷＬ３０が同時にアドレス指定された場合
には、ノーマルサブワード線ＳＷＬ２０およびスペアサ
ブワード線ＳＳＷＬ３が選択状態へ駆動される。したが
って、ツインセルモード時には、ノーマルサブワード線
ＳＷＬ１およびスペアサブワード線ＳＳＷＬ０が対をな
して、また、ノーマルサブワード線ＳＷＬ２０とスペア
サブワード線ＳＳＷＬ３が対をなして、同時に選択状態
へ駆動される。
【０３５９】なお、スペア判定結果信号ＳＰ２およびＳ
Ｐ３が同時に選択状態へ駆動される場合には、メインワ
ード線単位での冗長置換が行われる。
【０３６０】なお、この変更例の構成においても、４ウ
ェイ階層ワード線構成が用いられているが、８ウェイ階
層ワード線構成に対しても容易に拡張可能である。
【０３６１】［変更例２］図６０は、この発明の実施の
形態１０の変更例２のスペア判定部の構成を概略的に示
す図である。図６０においては、図５６に示す不良アド
レスプログラム回路３００に加えて、さらに、メインワ
ード線対間のノーマルサブワード線間のショート不良を
検出するための構成が設けられる。すなわち、メインワ
ード線対間不良検出部は、電源ノードとノード３５０ｄ
の間に接続され、かつそのゲートにプリチャージ指示信
号／ＰＲＧを受けるＰチャネルＭＯＳトランジスタ３５
０ａと、ロウアドレスビットＲＡＤ＜２＞およびＲＡＤ
＜１＞がともにＨレベル（“１”）のとき、ノード３５
０ｄを接地電圧レベルに駆動する第１の一致検出回路３
５０ｂと、ロウアドレスビットＲＡＤ＜２＞およびＲＡ
Ｄ＜１＞がともにＬレベル（“０”）のときに、ノード
３５０ｄを接地電圧レベルに駆動する第２の一致検出回
路３５０ｃを含む。
【０３６２】第１の一致検出回路３００ｂは、ノード３
５０ｂと接地ノードの間に直列に接続されるＮチャネル
ＭＯＳトランジスタを含む。第２の一致検出回路３５０
ｃは、ロウアドレスビットＲＡＤ＜２＞およびＲＡＤ＜
１＞をそれぞれ反転するインバータ回路と、ノード３５
０ｄと接地ノードの間に接続されかつそれぞれのゲート
にインバータ回路の出力信号を受けるＮチャネルＭＯＳ
トランジスタを含む。
【０３６３】このメインワード線対間不良検出部３５０
は、さらに、不良アドレスプログラム回路３００からの
一致検出信号ＳＰ３Ｆとメインワード線対間不良検出部
からの一致検出信号ＳＰ３Ｃとを受け、最終一致検出信
号ＳＰ３Ｄを生成するＡＮＤ回路３５０ｅを含む。この
ＡＮＤ回路３５０ｅからの最終一致検出信号ＳＰ３Ｄ
が、図５６に示すスペア判定回路３０２へ与えられる。
【０３６４】不良アドレスプログラム回路３００には、
メインワード線レベルのアドレスＲＡＤ＜ｍ：２＞のう
ち最下位ビットを縮退したアドレスが格納される。した
がって、不良アドレスプログラム回路３００において
は、ロウアドレスビットＲＡＤ＜ｍ：３＞がプログラム
される。不良アドレスプログラム回路３００により、メ
インワード線対間のサブワード線間の不良を有するメイ
ンワード線が検出される。一方、メインワード線対間不
良検出部においては、アドレスビットＲＡＤ＜２＞およ
びＲＡＤ＜１＞がともにその論理レベルが一致している
場合に、一致検出信号ＳＰ３ＣをＬレベルに駆動する。
これにより、ツインセルモード時において、ショートを
生じているサブワード線対を含むサブワード線が指定さ
れたときのみ、最終一致検出信号ＳＰ３Ｄを活性状態へ
駆動する。
【０３６５】図６１は、メインワード線ＮＺＭＷＬ＜０
＞およびＮＺＭＷＬ＜１＞およびサブワード線ＳＷＬ０
−ＳＷＬ３の各対応のロウアドレスビットを示す図であ
る。ノーマルメインワード線ＮＺＭＷＬ＜０＞およびＮ
ＺＭＷＬ＜１＞は、それぞれ、ロウアドレスビットＲＡ
Ｄ＜２＞が“０”および“１”のときに指定される。
【０３６６】一方、ノーマル／スペアサブワード線ＳＷ
Ｌ０−ＳＷＬ３は、ロウアドレスビットＲＡＤ＜１：０
＞により特定される。これらのノーマル／スペアサブワ
ード線ＳＷＬ０−ＳＷＬ３は、ＲＡＤ＜１：０＞＝
（０，０）、（０，１）、（１，０）、および（１，
１）により指定される。
【０３６７】不良アドレスプログラム回路３００におい
ては、ノーマルメインワード線ＮＺＭＷＬ＜０＞および
ＮＺＭＷＬ＜１＞一方がアドレス指定されたときに、そ
の一致検出信号ＳＰ３Ｆを活性状態（Ｈレベル）へ駆動
される。今、ノーマルメインワード線ＮＺＭＷＬ＜１＞
においてノーマルサブワード線ＳＷＬ３がアドレス指定
された場合を考える。このときには、ロウアドレスビッ
トＲＡＤ＜２＞が“１”でありかつロウアドレスビット
ＲＡＤ＜１＞が“１”であり、したがって、ノード３５
０ｄからの一致検出信号ＳＰ３ＣがＬレベルとなり、最
終一致検出信号ＳＰ３ＤはＬレベルを維持する。したが
って、この場合、冗長置換は行なわれず、ツインセルモ
ード時においてはノーマルサブワード線ＳＷＬ２および
ＳＷＬ３が選択状態へ駆動される。
【０３６８】一方、ノーマルメインワード線ＮＺＭＷＬ
＜１＞においてノーマルサブワード線ＳＷＬ０が指定さ
れた場合には、ロウアドレスビットＲＡＤ＜２＞が
“１”、ロウアドレスビットＲＡＤ＜１＞が、“０”と
なり、図６０においてメインワード線間不良検出部のプ
リチャージノード３５０ｄからの一致検出信号ＳＰ３Ｃ
は、Ｈレベル（プリチャージ状態）を維持し、したがっ
て、不良アドレスプログラム回路３００からの一致検出
信号ＳＰ３ＦがＨレベルであるため、最終一致検出信号
ＳＰ３ＤがＨレベルとなる。この場合には、スペア判定
結果信号ＳＰ３が活性化され、ノーマルサブワード線Ｓ
ＷＬ０がスペアサブワード線と置換され、ツインセルモ
ード時においては、ノーマルサブワード線ＳＷＬ１およ
びスペアサブワード線ＳＳＷＬ０が同時に選択される。
【０３６９】同様、ノーマルメインワード線ＮＺＭＷＬ
＜０＞が指定されかつサブワード線ＳＷＬ１が指定され
た場合には、ロウアドレスビットＲＡＤ＜２＞およびＲ
ＡＤ＜１＞がともに“０”であり、メインワード線対間
不良検出部からの一致検出信号ＳＰ３ＣがＬレベルとな
り、冗長置換は行なわれない。一方、サブワード線ＳＷ
Ｌ３が指定された場合には、ロウアドレスビットＲＡＤ
＜２＞およびＲＡＤ＜１＞が、それぞれ“０”および
“１”となり、一致検出信号ＳＰ３ＣがＨレベルとな
り、サブワード線単位での冗長置換が実行される。
【０３７０】１ビット／１セルモード時においては、同
様にして、サブワード線単位での冗長置換が行われる。
【０３７１】したがって、ノーマルメインワード線にお
いて、上部対のサブワード線が指定されたか下部対のサ
ブワード線が指定されたか、およびメインワード線対に
おいて上部のメインワード線が指定されたかまたは下部
のメインワード線が指定されたかに応じて選択的に冗長
置換を行なうことにより、ツインセルモード時および１
ビット／１セルモード時において、サブワード線間不良
が生じていないサブワード線がアドレス指定された場合
において、正確に、ノーマルサブワード線の対を選択状
態へ駆動することができ（ツインセルモード時）、より
不良救済効率を改善することができる。
【０３７２】なお、このメインワード線アドレスをグレ
イコード表示とし、隣接メインワード線のアドレスが、
１ビットのみその論理レベルが異なる構成とすると、こ
の１ビットのアドレスを縮退状態とするように不良アド
レスプログラム回路３００にプログラムすれば、任意の
メインワード線の対におけるサブワード線間ショート不
良を救済することができる。この場合も、縮退状態とさ
れたロウアドレスビットとサブワード線対レベルのロウ
アドレスビットＲＡＤ＜１＞との論理レベルの一致／不
一致を見ることにより、ショートの存在しないサブワー
ド線対の選択時冗長置換を行なうことなくノーマルサブ
ワード線の対をツインセルモード時選択状態へ駆動する
ことができる。ただし、この場合、グレイコード表示さ
れたアドレスは順次大きくなる必要がある。一般のグレ
イコード表示のロウアドレスを利用する場合、その不良
メインワード線対のグレイコード表示されたアドレスと
実際のビット値に応じて、上側のサブワード線がアドレ
ス指定されたか下側のサブワード線がアドレス指定され
たかを判定するように構成すればよい。
【０３７３】また、上述の構成においては、４ウェイ階
層ワード線構成が示されている。しかしながら、８ウェ
イ階層ワード線構成においても、同様メインワード線対
間とのサブワード線間ショートの場合、隣接サブワード
線ＳＷＬ０およびＳＷＬ７に対応するプリデコード信号
Ｘ＜０＞およびＸ＜７＞を、スペア判定結果信号ＳＰ３
に従って非活性状態に駆動する構成を利用することによ
り、容易にこの冗長救済構成を、４ウェイ階層ワード線
構成から８ウェイ階層ワード線構成へ拡張することがで
きる。
【０３７４】［スペア判定結果信号とプログラムロウア
ドレスビットの対応］図６２は、この発明の実施の形態
１０におけるロウアドレスビットＲＡＤ＜ｍ：０＞とス
ペア判定結果信号ＳＰ１−ＳＰ３またはＳＰ３Ｄの対応
関係を概略的に示す図である。ロウアドレスビットＲＡ
Ｄ＜ｍ：１＞によりサブワード線対が特定され、同一メ
インワード線に接続されるサブワード線対の不良が救済
される。この場合にはスペア判定結果信号ＳＰ１が活性
化され、ノーマルメインワード線は非選択状態を維持す
る。
【０３７５】一方、ロウアドレスビットＲＡＤ＜ｍ：２
＞より、メインワード線が特定される。その場合、１つ
のメインワード線において隣接サブワード線対間のショ
ート不良が検出され、スペア判定結果信号ＳＰ２が活性
化される。この場合には、スペアメインワード線および
ノーマルメインワード線がともに選択状態へ駆動され
る。
【０３７６】一方、ロウアドレスビットＲＡＤ＜ｍ：３
＞により、メインワード線対レベルのショートが検出さ
れ、スペア判定結果信号ＳＰ３が活性化される。
【０３７７】また、これに代えて、ロウアドレスビット
ＲＡＤ＜ｍ：３＞と、ロウアドレスビットＲＡＤ＜２：
１＞の不一致検出信号ＳＰ３Ｃとの論理積により、隣接
メインワード線対におけるサブワード線対のショートが
検出され、一致検出信号ＳＰ３Ｄが活性化される。これ
らの場合においても、ノーマルメインワード線およびス
ペアメインワード線が選択状態へ駆動される。
【０３７８】ショートの存在する位置に応じて、適当
に、不良アドレスが対応の不良アドレスプログラム回路
にプログラムされる。
【０３７９】なお、図６０においては、不良アドレスプ
ログラム回路からの一致検出信号ＳＰ３Ｆと一致検出信
号ＳＰ３Ｃとに従って、最終一致検出信号ＳＰ３Ｄを生
成してスペア判定回路３０２へ与えている。しかしなが
ら、この一致検出信号ＳＰ３Ｃをスペア判定回路３０２
へ与え、スペア判定回路３０２が、複数の不良アドレス
プログラム回路からの一致検出信号ＳＰ３Ｃに従ってス
ペア判定結果信号ＳＰ３の活性／非活性を行なうように
構成されてもよい。
【０３８０】また、この図６０に示す回路構成を利用す
る場合、差金図５７および図５８に示すプリデコード回
路の構成を以下のように構成してもよい。すなわち、図
５７に示すノーマルプリデコード回路２６０の構成にお
いて、ＮＡＮＤ回路３１０ａおよび３１０ｂに代えて、
スペア判定結果信号ＳＰ３を受けるインバータ開とが配
置される。図５８に示すスペアプリデコード回路の構成
において、複合ゲート回路３０４ａおよび３０４ｂに代
えて、スペア判定結果信号ＳＰＳＰ１およびＳＰ３を受
けるＯＲ回路を配置する。この構成の場合、不良アドレ
スとして、メインワード線レベルのアドレスＲＡＤ＜
ｍ：２＞をここにプログラムする。隣接メインワード線
の対の制限が生じることがなく、メインワード線間の短
絡不良を救済することができる。
【０３８１】以上のように、この発明の実施の形態１０
に従えば、ショートの存在するサブワード線対の位置に
応じてプリデコードを行なう態様を変更しており、隣接
サブワード線対間のショートを効率的に救済することが
でき、置換効率を改善することができる。
【０３８２】［実施の形態１１］図６３は、この発明の
実施の形態１１に従うプリデコード回路の構成を示す図
である。この図６３に示すプリデコード回路は、図７に
示すプリデコード回路２の構成に対応し４ウェイ階層ワ
ード線構成において、４つのプリデコード信号Ｘ＜０＞
−Ｘ＜３＞のうちの２つをツインセルモード時選択状態
へ駆動する。
【０３８３】図６３において、プリデコード回路２は、
内部ロウアドレスビットＲＡＦ＜１＞を受けるインバー
タ４０２ａと、インバータ４０２ａの出力信号を受ける
インバータ４０２ｂと、インバータ４０２ａの出力信号
とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受ける
ＮＡＮＤゲート４０２ｃと、インバータ４０２ｂの出力
信号とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受
けるＮＡＮＤ回路４０２ｄを含む。ＮＡＮＤ回路４０２
ｃから内部ロウアドレスビットＲＡＤ＜１＞が生成さ
れ、ＮＡＮＤ回路４０２ｄから補の内部ロウアドレスビ
ットＺＲＡＤ＜１＞が出力される。
【０３８４】プリデコード回路２は、さらに、ロウアド
レスビットＲＡＦ＜０＞を受けるインバータ４０２ｅ
と、インバータ４０２ｅの出力ビットＺＲＡＤ＜０＞を
受けるインバータ４０２ｆと、インバータ４０２ｆから
のロウアドレスビットＲＡＤ＜０＞とＮＡＮＤ回路４０
２ｃからのロウアドレスビットＲＡＤ＜１＞を受け、プ
リデコード信号Ｘ＜３＞を生成するＡＮＤ回路４０２ｇ
と、インバータ４０２ｅからのロウアドレスビットＺＲ
ＡＤ＜０＞とＮＡＮＤ回路４０２ｃからのロウアドレス
ビットＲＡＤ＜１＞を受けてプリデコード信号Ｘ＜２＞
を生成するＡＮＤ回路４０２ｈと、インバータ４０２ｆ
からのロウアドレスビットＲＡＤ＜０＞とＮＡＮＤ回路
４０２ｄからのロウアドレスビットＺＲＡＤ＜１＞を受
けてプリデコード信号Ｘ＜１＞を生成するＡＮＤ回路４
０２ｉと、インバータ４０２ｅからのロウアドレスビッ
トＺＲＡＤ＜０＞とＮＡＮＤ回路４０２ｄからのロウア
ドレスビットＺＲＡＤ＜１＞を受けてプリデコード信号
Ｘ＜０＞を生成するＡＮＤ回路４０２ｊを含む。
【０３８５】ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿
ｎは、１ビット／２セルのツインセル動作モードが指定
されたときにＬレベルに設定される。この状態において
は、ＮＡＮＤ回路４０２ｃおよび４０２ｄから出力され
るロウアドレスビットＲＡＤ＜１＞およびＺＲＡＤ＜１
＞がともにＨレベルの選択状態となり、ロウアドレスビ
ットＲＡ＜１＞が縮退状態に設定される。これらのプリ
デコード信号Ｘ＜０＞−Ｘ＜３＞は互いに隣接するサブ
ワード線ＳＷＬ０−ＳＷＬ３に対応する。したがって、
インバータ４０２ｅおよび４０２ｆからのロウアドレス
ビットＺＲＡＤ＜０＞およびＲＡＤ＜０＞の論理値に従
って、プリデコード信号Ｘ＜０＞およびＸ＜２＞の組お
よびプリデコード信号Ｘ＜１＞およびＸ＜３＞の組の一
方がＨレベルの選択状態へ駆動される。したがって常
に、１本のワード線（サブワード線）を間に置いた隣接
ワード線の組ＳＷＬ０およびＳＷＬ２またはＳＷＬ１お
よびＳＷＬ３が同時に選択状態へ駆動される。
【０３８６】ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿
ｎをＨレベルに設定すると、ＮＡＮＤ回路４０２ｃおよ
び４０２ｄはインバータとして動作する。したがって、
ロウアドレスビットＲＡ＜１：０＞をプリデコードし
て、４つのプリデコード信号Ｘ＜０＞−Ｘ＜３＞の１つ
が選択状態へ駆動される。このツインセルモード指示信
号Ｔ＿ＭＯＤＥ＿ｎにより、１ビット／１セルモードお
よびツインセルモードを切換えることができる。
【０３８７】すなわち、本実施の形態１１においては、
ロウアドレスビットＲＡ＜１＞をツインセルモード時に
縮退状態に設定している点が、図８に示すプリデコーダ
２の構成と異なる。
【０３８８】図６４は、メモリサブアレイ部の構成を概
略的に示す図である。この図６４に示すように、メモリ
セルＭＣは、図１に示す配置と同様、「ハーフピッチセ
ル配置」に配置されており、ビット線コンタクトＢＣＴ
が、列方向において、４行おきに配置され、行方向にお
いて、１列おきに配置される。
【０３８９】レイアウト単位ＬＴが、２行おきに列方向
に沿って配置され、各列においてビット線ＢＬおよびＺ
ＢＬに交互にレイアウト単位ＬＴが接続される。ここ
で、メモリセルの１列にビット線ＢＬおよびＺＢＬが配
置されるとする。
【０３９０】図１に示す配置においては、ツインセルモ
ード時におけるセル単位、すなわち、ツインセル単位Ｍ
ＴＵは、行方向において隣接するメモリセルＭＣ１およ
びＭＣ２である。しかしながら、本実施の形態１１にお
いては、隣接サブワード線は、同時に選択されず、１本
のサブワード線を間においたサブワード線の対が選択さ
れるため、ツインセル単位ＭＴＵは、メモリセルＭＣ１
およびＭＣ３で構成される。すなわち、同時に選択され
るサブワード線のピッチが、ツインセル単位ＬＴのメモ
リセルＭＣ１およびＭＣ３のビット線コンタクトの列方
向におけるピッチに等しくなる。
【０３９１】いま、図６４に示すように、メモリセルＭ
Ｃ１およびＭＣ２のキャパシタコンタクトＣＣＴに接続
されるマイクロショートＭＲＺが存在する状態を考え
る。メモリセルＭＣ１およびＭＣ２がツインセル単位Ｍ
ＴＵを構成する場合、これらのメモリセルＭＣ１および
ＭＣ２に常に相補データが格納される。したがって、マ
イクロショートＭＲＺが存在する場合、Ｈレベルデータ
を格納するストレージノードからＬレベルデータを格納
するストレージノードにリーク電流が流れる。これによ
り、ツインセルモード時のデータ保持特性が劣化しロン
グリフレッシュ特性が損なわれるという問題が生じる可
能性がある。
【０３９２】しかしながら、ツインセル単位ＭＴＵをビ
ット線コンタクトＢＣＴの配置ピッチだけ離れたメモリ
セルＭＣ１およびＭＣ３で構成することにより、このよ
うなマイクロショートＭＲＺが隣接メモリセルのストレ
ージノード間において生じていても、これらの隣接メモ
リセルＭＣ１およびＭＣ２に相補データが格納される可
能性を低減することができ、データ保持特性を改善する
ことができる。
【０３９３】図６５は、この発明の実施の形態１１に従
うリフレッシュアドレスを発生するリフレッシュカウン
タ６の構成の一例を示す図である。この図６５に示すリ
フレッシュカウンタ６は、図１１に示すリフレッシュカ
ウンタ６の構成に対応する。
【０３９４】図６５において、リフレッシュカウンタ６
は、クロック入力に与えられる信号の立上がりに応答し
て入力Ｄへ与えられる信号を取込みかつ出力するＤ型フ
リップフロップ６ａ０−６ａ１０と、ツインセルモード
指示信号Ｔ＿ＭＯＤＥ＿ｎを受けるインバータ６ｂと、
インバータ６ｂの出力信号に応答して、Ｄ型フリップフ
ロップ６ａ０の出力ＺＱからの信号を次段のＤ型フリッ
プフロップ６ａ１およびさらに次段のＤ型フリップフロ
ップ６ａ２の一方へ与えるデマルチプレクサ６ｅを含
む。
【０３９５】初段のＤ型フリップフロップ６ａ０はクロ
ック入力にリフレッシュ動作完了指示信号ＲＥＦ#Ｒを
受け、リフレッシュ動作完了ごとに、リフレッシュアド
レスビットＱＡ＜０＞を変化させる。
【０３９６】デマルチプレクサ６ｅは、ツインセルモー
ド指示信号Ｔ#ＭＯＤＥ#ｎが、Ｈレベルのときには、Ｄ
型フリップフロップ６ａ０の出力ＺＱからの信号を次段
のＤ型フリップフロップ６ａ１のクロック入力へ与え
る。デマルチプレクサ６ｅは、ツインセルモード指示信
号がＬレベルにあり、ツインセルモードを指示している
時には、Ｄ型フリップフロップ６ａ０の出力ＺＱからの
出力信号をさらに次段のＤ型フリップフロップ６ａ２に
転送する。この時には、Ｄ型フリップフロップ６ａ１
は、そのクロック入力の信号レベルが固定されるため、
リフレッシュアドレスビットＱＡ＜１＞は、ツインセル
モード時においては、リセット状態に保持される。
【０３９７】リフレッシュカウンタ６は、さらに、イン
バータ６ｂの出力信号にしたがって、Ｄ型フリップフロ
ップ６ａ１の出力ＺＱからの信号とデマルチプレクサ６
ｅからの信号の一方を選択してＤ型フリップフロップ６
Ａ２のクロック入力へ与えるマルチプレクサ６ｆを含
む。このマルチプレクサ６ｆは、ツインセルモード指示
信号Ｔ#ＭＯＤＥ#ｎがＨレベルにあり、１ビット／１セ
ルモードを指定している時には、Ｄ型フリップフロップ
６ａ１からの出力信号を選択し、一方、ツインセルモー
ド指示信号Ｔ#ＭＯＤＥ#ｎがＬレベルの時には、デマル
チプレクサ６ｅからの信号を選択する。
【０３９８】Ｄ型フリップフロップ６ａ０−６ａ１０の
各々は、自身の出力ＺＱからの出力信号をＤ入力に受け
る。Ｄ型フリップフロップ６ａ２−６ａ１０は、それぞ
れ、自身の出力ＺＱからの信号を次段のＤ型フリップフ
ロップのクロック入力へ与える。また、これらのＤ型フ
リップフロップ６ａ０−６ａ１０は、リセット信号ＲＳ
Ｔに応答して、その出力Ｑからの信号が“０”にリセッ
トされる。
【０３９９】この図６５に示すリフレッシュカウンタ６
は、図１１に示すリフレッシュカウンタ６と同様、リプ
ルカウンタをベースにしたカウンタであり、Ｄ型フリッ
プフロップ６ａ０−６ａ１０の出力Ｑから、リフレッシ
ュアドレスビットＱＡ＜０＞−ＱＡ＜１０＞が出力され
て、次段のプリデコーダへ与えられる。
【０４００】デマルチプレクサ６ｅは、ツインセルモー
ド指示信号Ｔ＿ＭＯＤＥ＿ｎがＨレベルであり、１ビッ
ト／１セルモードを示すときには、Ｄ型フリップフロッ
プ６ａ０の出力信号を次段のＤ型フリップフロップ６ａ
１のクロック入力へ与える。この時、マルチプレクサ６
ｆが、Ｄ型フリップフロップ６ａ１の出力信号を選択し
て次段のＤ型フリップフロップ６ａ２のクロック入力へ
与える。したがって、この１ビット／１セルモードのと
きの動作は、図１２（Ａ）を参照して説明したものと同
じであり、プリデコード信号Ｘ＜０＞−Ｘ＜３＞が、１
つずつ、順次リフレッシュアドレスビットにしたがって
選択時状態へ駆動される。
【０４０１】次に、図６６を参照して、ツインセルモー
ド時の動作について説明する。ツインセルモード時にお
いては、デマルチプレクサ６ｅは、Ｄ型フリップフロッ
プ６ａ０の出力信号をＤ型フリップフロップ６ａ２のク
ロック入力へマルチプレクサ６ｆを介して与える。初段
のＤ型フリップフロップ６ａ０には、リフレッシュ動作
完了指示信号ＲＥＦ＿Ｒが与えられている。このフリッ
プフロップ動作完了指示信号ＲＥＦ＿Ｒが発生されるご
とに、ビットＱＡ＜０＞が、０および１を繰返す。リフ
レッシュアドレスビットＱＡ＜１＞は、リセット状態の
“０“である。一方、アドレスビットＱＡ＜１０：２＞
は、ビットＱＡ＜０＞がＬレベルに立下がるごとに１増
分される。ビットＱＡ＜１０：２＞のカウント値が、
０、１、２、…とリフレッシュ動作完了指示信号ＲＥＦ
＿Ｒが２回発生されるごとに１ずつ増分する。
【０４０２】ツインセルモード時においては、アドレス
ビットＱＡ＜１＞は、図６３に示すプリデコーダ６によ
り縮退される。したがって、リフレッシュアドレスは、
れフレッシュ動作完了指示信号ＲＥＦ#Ｒが活性化され
るごとに、（０，２）、（１，３）、（４，６）、…と
増分し、各リフレッシュ動作時において奇数または偶数
の２つのロウアドレスの行（サブワード線）が同時に選
択される。アドレスビットが１１ビットであり１ビット
のアドレスビットＱＡ＜１＞が縮退状態とされるため、
１Ｋ回リフレッシュを行なえば全ロウが１回リフレッシ
ュされる。これにより、ツインセルモード時および１ビ
ット／１セルモード時いずれにおいても、正確にリフレ
ッシュを行なうことができる。
【０４０３】なお、図６６に示すリフレッシュアドレス
の変化から明らかなように、８ウェイ階層ワード線構成
においても、アドレスビットＲＡＤ＜１＞をツインセル
モード時に縮退状態とすれば、同様に、ビット線コンタ
クトピッチと同じピッチだけ離れたサブワード線の対を
選択することができる。アドレスビットＲＡＤ＜０＞−
ＲＡＤ＜２＞にしたがってプリデコード信号Ｘ＜０＞−
Ｘ＜７＞を生成する構成において、アドレスビットＲＡ
Ｄ＜１＞を縮退するだけでよく、プリデコーダの構成と
しては、図１９に示す構成を利用することができる。図
１９において、ＮＡＮＤ回路２ｃおよび２ｄとインバー
タ２ｅおよび２ｆとを入替えることにより、容易に８ウ
ェイ階層ワード線に対する構成を実現することができ
る。
【０４０４】また、この実施の形態１１における行選択
に関連する部分の構成は、実施の形態１において用いら
れた構成を利用することができる。全体の構成として
は、したがって図１１に示す構成と同じとなる。
【０４０５】［他の構成］上述の実施の形態６から９に
おいては、データ保持を行なうセルフリフレッシュモー
ド時においてのみ、ビット線イコライズ指示信号の３値
駆動およびクランプトランジスタの電流制限機能を有効
とする構成が用いられてもよい。すなわち、セルフリフ
レッシュ指示信号ＳＲＦの活性化に応答して、ビット線
イコライズ指示信号ＢＬＥＱを３値駆動し、通常アクセ
ス時においてはこのビット線イコライズ指示信号を２値
駆動する構成が用いられてもよい。これは、単に、プル
アップ／プルダウン用トランジスタを、セルフリフレッ
シュモード時においてのみ動作させることにより実現で
きる（セルフリフレッシュモード指示信号ＳＲＦ活性化
時、プルアップ／プルダウントランジスタをオン状態と
し、それ以外、オフ状態とする）。
【０４０６】また、クランプトランジスタをセルフリフ
レッシュモード時においてのみ動作させる場合、クラン
プトランジスタのゲートへ、セルフリフレッシュ指示信
号ＳＲＦを与え、このセルフリフレッシュ指示信号ＳＲ
Ｆを、セルフリフレッシュモード時には、ビット線プリ
チャージ電圧ＶＢＬレベルとし、それ以外のときには、
これらクランプトランジスタを低抵抗の導通状態に設定
する昇圧電圧レベル（ＮチャネルＭＯＳトランジスタを
クランプトランジスタとして利用する場合）に設定す
る。ＰチャネルＭＯＳトランジスタをクランプトランジ
スタとして利用する場合には、セルフリフレッシュモー
ド指示信号ＳＲＦの非活性化時、これを接地電圧レベル
にしてクランプ用トランジスタのゲートに与える。これ
により、セルフリフレッシュモード時において、ツイン
セルモードでデータの保持が行なわれる場合、スタンバ
イ電流を確実に抑制しかつ正確にデータを保持すること
ができる。また、通常アクセス動作時の１ビット／１セ
ルモード時においては、高速で、ビット線のプリチャー
ジ／イコライズを実行することができる。
【０４０７】また、上述の実施の形態６−９において
は、ツィンセルモードで動作する半導体記憶装置を対象
としている。しかしながら、通常の１ビット／１セルで
データを記憶する半導体記憶装置であっても、これらの
実施の形態６−９は適用可能である。不良と判定されな
いマイクロショートが存在する場合のスタンバイ電流を
低減することができる。
【０４０８】［他の適用例］上述の説明においては、混
載ＤＲＡＭが述べられている。しかしながら、本発明
は、一般のＤＲＡＭ単体に対しても適用可能である。
【０４０９】
【発明の効果】以上のように、この発明に従えば、２本
のワード線を同時に選択して、相補ビット線対にそれぞ
れメモリセルが結合するように構成しており、長期にわ
たってデータを保持することができ、リフレッシュ回数
を大幅に低減でき、応じてデータ保持モードにおける消
費電力を低減することができる。
【０４１０】また、単にアドレス信号の所定のビットを
縮退して同時にワード線対を選択することにより、簡易
な回路構成で、同時にワード線対を選択状態へ駆動する
ことができ、また１ビット／１セルモードと１ビット／
２セルモードとの切換も容易となる。
【０４１１】また、ハーフピッチセルの場合、隣接行の
ワード線を同時に選択することにより、確実に隣接ビッ
ト線対にメモリセルを結合させることができる。
【０４１２】また、クォータピッチセルの場合、一列間
をおいたビット線を対とし、また１行間をおいたワード
線を同時に選択することにより、相補ビット線対に対し
同時にメモリセルを結合することができる。
【０４１３】また、１ビット／１セルモード時において
アドレス信号に従って行選択を行ない、かつ１ビット／
２セルモード時には、アドレス信号の所定のビットを縮
退して行選択を行なうことにより、容易に、１ビット／
１セルモードおよび１ビット／２セルモードの切換を行
なうことができ、従来のＤＲＡＭの構成を利用して、１
ビット／２セルモードで動作するＤＲＡＭを容易に実現
できる。
【０４１４】また、セルプレートノードをスタンバイ状
態時ハイインピーダンス状態とし、アクティブ状態時に
所定のセルプレート電圧を印加することにより、容量結
合でＨレベルデータを保持するストレージノードおよび
Ｌレベルデータを保持するストレージノードに同様の電
位変化を生じさせることができ、応じて、相補ビット線
対に結合されるメモリセルのストレージノードの電位差
を一定に保持することができ、リフレッシュ間隔を大幅
に長くすることができ、消費電力を低減することができ
る。
【０４１５】また、リフレッシュ不良テストモード時
に、１ビット／１セルモードで動作させることにより、
短時間でリフレッシュ特性をテストすることができる。
【０４１６】また、冗長行を、この１ビット／２セルモ
ード時の同時に選択されるワード線の数の整数倍設けて
おくことにより、同時に選択されるワード線の組単位で
冗長置換を行なうことが可能となり、不良ビット救済時
において同時に選択されるワード線が異なる組のスペア
ワード線に置換されるのを防止できる。
【０４１７】また、この１ビット／２セルモード時にお
いて同時に選択されるワード線の組の整数倍の冗長行で
同時に置換する構成とすることにより、確実に、同時に
選択されるワード線は、同時に選択される冗長ワード線
で置換することができる。
【０４１８】また、サブワード線ドライブ回路をワード
線の両側に交互に配置するとともに、同時に関連して選
択状態へ駆動されるワード線をその両端において導電線
により相互接続することにより、高速でサブワード線を
選択状態へ駆動することができ、応じてメモリセルデー
タを高速で対応のビット線に読出すことができ、センス
開始タイミングを早くでき、応じてロウアクセス時間を
短縮することができる。また、対をなして同時に選択状
態へ駆動されるサブワード線の両端において導電線に相
互接続し、その両側に配置されるサブワードドライバで
同時に選択状態を駆動することにより、階層ワード線構
成による高速のサブワード線選択に加えてさらに高速に
サブワード線を選択状態へ駆動することができ、ロウア
クセス時間を短縮することができる。
【０４１９】また、隣接するサブワード線を、同時に選
択状態へ駆動される組として配置しており、導電線のレ
イアウトが容易となる。
【０４２０】列線に対応して設けられる列電圧保持回路
に電流制限機能された電流を伝達するように構成するこ
とにより、列線にマイクロショートなどのような不良が
存在する場合においても、リーク電流を低減することが
でき、応じてスタンバイ時の消費電流の増大を抑制する
ことができる。
【０４２１】この列線電圧保持回路を、スタンバイ時に
高抵抗の導通状態に設定し、メモリセル選択動作時には
高抵抗の非導通状態に設定することにより、マイクロシ
ョートなどの不良が存在しても、簡易な制御構成でメモ
リセル選択動作に悪影響を及ぼすことなくスタンバイ電
流を低減することができる。
【０４２２】電圧保持回路のトランジスタを、スタンバ
イ時に一旦低抵抗の導通状態に設定してから高抵抗の導
通状態に設定することにより、確実に列線（ビット線
対）を所定電圧レベルに設定してこの列線の所定電圧レ
ベルからのずれを小さくすることができ、正確なメモリ
セルデータの検知を行なうことができる。これにより、
スタンバイ時の消費電流をメモリセルの保持データに悪
影響を及ぼすことなく低減することができる。
【０４２３】また、列線電圧保持回路の制御回路を、メ
モリブロック単位で設け、遅延アレイ活性化信号とブロ
ック選択信号とにより制御信号出力ノードをドライブ
し、かつこの出力ノードにクランプトランジスタを配置
することにより、選択メモリブロックのスタンバイ復帰
時に列線を所定電圧レベルに設定した後、列線電圧保持
回路を高抵抗導通状態に設定することができ、確実に、
メモリブロック単位で列線電圧保持回路を３値駆動して
スタンバイ時の消費電流を低減することができる。
【０４２４】また、このクランプトランジスタを電流駆
動能力の小さなトランジスタで構成することにより、こ
の制御回路の消費電流を低減して、列線電圧保持回路を
３値駆動することができる。
【０４２５】また、さらに、列線の所定電圧をメモリセ
ルデータのハイレベルデータに相当する電圧レベルとす
るとき、クランプトランジスタとしてＰチャネルＭＯＳ
トランジスタを利用することにより、列線電圧保持回路
を、たとえアレイ電源電圧レベルに列線をプリチャージ
する構成の場合でも、３値駆動することができ、また正
確に、電圧保持回路のトランジスタのしきい値の影響を
受けることなく、このハイレベルデータに相当する電圧
を列線に伝達することができる。
【０４２６】また、列線電圧保持回路の所定数ごとに電
流制限機能を有するサブ電源回路を配置し、これらのサ
ブ電源回路を介して所定電圧を列線電圧保持回路に伝達
することにより、小占有面積で列線電圧保持回路の消費
電流を容易に低減することができる。
【０４２７】また、このサブ電源回路を不良列救済単位
ごとに配置することにより、不良列救済時においても存
在する不良に起因するリーク電流を確実に低減すること
ができる。
【０４２８】また、内部データ線置換による不良列救済
の構成においても、不良列救済単位に対応するようにサ
ブ電源回路を配置することにより、正確に不良ブロック
（不良列救済単位）の不良に起因するリーク電流を低減
することができ、スタンバイ電流の増大を抑制すること
ができる。
【０４２９】また、列線電圧保持回路それぞれに対応し
てサブ電源回路を配置し、電流制限機能を有するトラン
ジスタ素子を介して対応の電圧保持回路へ所定電圧を伝
達することにより、列線単位でリーク電流を低減するこ
とができ、確実にスタンバイ時の消費電流の増大を抑制
することができる。
【０４３０】また、電流制限用のトランジスタ素子とし
て、ＰＭＯＳトランジスタを利用することにより、アレ
イ電源電圧レベルに列線をプリチャージする方式におい
ても、正確にプリチャージ電圧レベルに低消費電流で列
線を保持することができる。
【０４３１】また、電流制限用のトランジスタとして、
ロジックトランジスタを利用することにより、トランジ
スタのしきい値電圧の影響を十分小さくして、列線の電
圧保持を行なうことができる。
【０４３２】また、ツインセルモードでデータを保持す
ることにより、リーク電流の補償が十分でなく列線の電
圧レベルが所定電圧レベルからずれる場合においても、
その影響を受けることなく正確にデータの保持およびセ
ンスを行なうことができる。
【０４３３】また、電圧保持回路をロジックトランジス
タで構成することにより、たとえ列線の所定電圧がハイ
レベルデータに対応する電圧レベルであっても、トラン
ジスタのしきい値電圧の影響を受けることなく正確に所
定電圧レベルに列線を保持することができる。
【０４３４】また、サブワード線単位で不良判定を行な
う第１のスペア判定回路と、メインワード線単位で不良
を判定する第２のスペア判定回路とを設け、これらの判
定回路の判定結果に応じて、サブワード線の選択態様を
変更することにより、効率的にサブワード線における不
良の形態に応じて冗長置換形態を変更することができ、
冗長置換効率を改善することができる。
【０４３５】また、メインワード線レベルでの不良判定
を行なう第３の判定回路をさらに設けることにより、よ
り数多くのサブワード線不良の形態に応じて柔軟に冗長
置換形態を変更することができ、サブワード線のショー
トの種類に応じて、不良救済のための冗長置換を全てサ
ブワード線単位で行なうことができ、不良救済効率を改
善することができる。
【０４３６】また、予め定められたサブワード線を物理
的に隣接するサブワード線とすることにより、隣接サブ
ワード線間のショートなどの不良をサブワード線単位の
冗長置換により容易に救済することができる。
【０４３７】また、同一のメインワード線に対応して配
置されたノーマルサブワード線を不良検出時非選択状態
とすることにより、同一メインワード線に接続される隣
接サブワード線間のショート等の不良を冗長置換により
サブワード線単位で容易に効率的に救済することができ
る。
【０４３８】また、隣接ノーマルメインワード線に対応
して配置される隣接サブワード線を不良検出時非選択状
態とすることにより、隣接サブワード線間のショートな
どの不良をサブワード線単位の冗長置換により救済する
ことができる。
【０４３９】また、この半導体記憶装置において、ツイ
ンセルモード時、不良検出時スペアサブメインワード線
およびノーマルメインワード線を選択状態へ駆動するこ
とにより、サブワード線単位での冗長置換においても、
正確にビット線対に相補メモリセルデータを読出すこと
ができ、ツインセルモードで動作する不良救済効率の優
れた低消費電力の半導体記憶装置を実現することができ
る。
【０４４０】また、特定モード時において、１本間をお
いたワード線の対を同時に選択状態へ駆動することによ
り、隣接メモリセルのストレージノード間にマイクロシ
ョートが存在しても、これらのストレージノードに相補
データが格納される可能性が、隣接メモリセルによりツ
インセル単位を構成する場合に比べて低くなり、リーク
電流を低減することができ、データ保持特性が劣化する
のを防止することができる。
【０４４１】また、ビット線対に特定動作モード時にお
いては、相補データが読み出される構成とすることによ
り、ビット線に現われる読出電圧が等価的に大きくな
り、リフレッシュ間隔を長くすることができ、消費電流
を低減することができる。
【０４４２】また、メモリセル配置を「ハーフピッチセ
ル」配置とすることにより、選択ワード線対とビット線
対との間にメモリセルを配置すことができ、ツインセル
モードを容易に実現することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装
置のアレイ部の構成を概略的に示す図である。
【図２】 この発明の実施の形態１における同時に選択
されるメモリセルの構成を示す図である。
【図３】 図２に示すメモリセルのデータ読出動作を示
す信号波形図である。
【図４】 図２におけるメモリセルのストレージノード
の電圧の時間変化を示す図である。
【図５】 図４の時刻Ｔ２におけるメモリセルデータ読
出時の信号波形を示す図である。
【図６】 この発明の実施の形態１に従う半導体記憶装
置のワード線駆動部の構成を示す図である。
【図７】 図６に示すサブデコード信号発生部の構成を
概略的に示す図である。
【図８】 図７に示すプリデコード回路の構成を示す図
である。
【図９】 図７に示す制御信号発生部の構成を概略的に
示す図である。
【図１０】 図７に示すサブデコード信号発生回路の構
成を示す図である。
【図１１】 リフレッシュアドレスを発生するリフレッ
シュカウンタの構成の一例を示す図である。
【図１２】 （Ａ）および（Ｂ）は、図１１に示すリフ
レッシュカウンタの動作を示すタイミングチャート図で
ある。
【図１３】 図１１に示すリフレッシュ動作完了指示信
号発生部の構成を概略的に示す図である。
【図１４】 この発明の実施の形態１に従う半導体記憶
装置の全体の構成を概略的に示す図である。
【図１５】 図１４に示す内部電圧発生回路ブロックに
含まれる昇圧電圧発生回路の構成を概略的に示す図であ
る。
【図１６】 図１４に示すセルフリフレッシュタイマブ
ロックに含まれるセルフリフレッシュタイマの構成を概
略的に示す図である。
【図１７】 この発明の実施の形態１の変更例の構成を
概略的に示す図である。
【図１８】 図１７に示すサブデコード信号発生部の構
成を概略的に示す図である。
【図１９】 図１８に示すプリデコード回路の構成を示
す図である。
【図２０】 この発明の実施の形態２に従う半導体記憶
装置のアレイ部の構成を概略的に示す図である。
【図２１】 図２０に示すサブワードドライバの構成を
示す図である。
【図２２】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図２３】 この発明の実施の形態３に従う半導体記憶
装置の動作を説明するための図である。
【図２４】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図２５】 この発明の実施の形態４の変更例１の構成
を概略的に示す図である。
【図２６】 この発明の実施の形態４の変更例２の構成
を概略的に示す図である。
【図２７】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図２８】 図２７に示す半導体記憶装置の１組のサブ
ワード線に関連する部分の構成をより具体的に示す図で
ある。
【図２９】 この発明の実施の形態６に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図３０】 図２９に示す回路の動作を示す信号波形図
である。
【図３１】 この発明の実施の形態６におけるビット線
プリチャージ／イコライズ回路の動作を模式的に示す図
である。
【図３２】 図２９に示すイコライズ制御回路の構成を
示す図である。
【図３３】 図３２に示すイコライズ制御回路の動作を
示す信号波形図である。
【図３４】 この発明の実施の形態６の変更例のビット
線プリチャージ／イコライズ回路の構成を示す図であ
る。
【図３５】 この発明の実施の形態６の変更例のための
イコライズ制御回路の構成を示す図である。
【図３６】 図３５に示すイコライズ制御回路の動作を
示す信号波形図である。
【図３７】 この発明の実施の形態７に従う半導体集積
回路装置の全体の構成を概略的に示す図である。
【図３８】 この発明の実施の形態７に従うビット線プ
リチャージ／イコライズ回路の構成を示す図である。
【図３９】 この発明の実施の形態７の変更例を示す図
である。
【図４０】 この発明の実施の形態８に従う半導体記憶
装置のアレイ部の構成を概略的に示す図である。
【図４１】 この発明の実施の形態８におけるスペアＩ
Ｏ線対とＩＯ線対の対応関係を概略的に示す図である。
【図４２】 この発明の実施の形態８における不良列救
済単位を模式的に示す図である。
【図４３】 この発明の実施の形態８に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図４４】 図４３に示すイコライズ回路群の構成をよ
り具体的に示す図である。
【図４５】 この発明の実施の形態９に従うイコライズ
回路部の構成を概略的に示す図である。
【図４６】 この発明の実施の形態９に従うイコライズ
回路部の構成をより具体的に示す図である。
【図４７】 （Ａ）および（Ｂ）は、この発明の実施の
形態９の変更例をそれぞれ示す図である。
【図４８】 この発明の実施の形態１０におけるメモリ
サブアレイの配置およびショートを示す図である。
【図４９】 この発明の実施の形態１０に従う行選択系
回路の構成を概略的に示す図である。
【図５０】 この発明の実施の形態１０におけるサブデ
コード信号の伝達経路を概略的に示す図である。
【図５１】 図５０に示すノーマルプリデコードの回路
の構成を示す図である。
【図５２】 図５０に示すスペアプリデコード回路の構
成を示す図である。
【図５３】 図４９に示すサブワード線対レベルの不良
アドレスプログラム時の冗長置換の対応を概略的に示す
図である。
【図５４】 任意ワード線レベルでの不良アドレスプロ
グラム時における冗長置換の対応を概略的に示す図であ
る。
【図５５】 この発明の実施の形態１０の変更例におけ
るショートの一例を示す図である。
【図５６】 この発明の実施の形態１０の変更例１にお
ける行選択系回路の構成を概略的に示す図である。
【図５７】 図５６に示すノーマルプリデコード回路の
構成を示す図である。
【図５８】 図５６に示すスペア用プリデコード回路の
構成を示す図である。
【図５９】 メインワード線対での不良アドレスプログ
ラム時の冗長置換の対応の一例を示す図である。
【図６０】 この発明の実施の形態１０の変更例２にお
ける不良アドレスプログラム部の構成を概略的に示す図
である。
【図６１】 この発明の実施の形態１０の変更例２にお
けるロウアドレスビットとノーマルメインワード線およ
びノーマルサブワード線の対応を示す図である。
【図６２】 この発明の実施の形態１０における不良ロ
ウアドレスビットと対応のスペア判定結果信号の対応関
係を模式的に示す図である。
【図６３】 この発明の実施の形態１１に従うプリデコ
ーダの構成を示す図である。
【図６４】 この発明の実施の形態１１におけるツイン
セル単位の構成を概略的に示す図である。
【図６５】 この発明の実施の形態１１におけるリフレ
ッシュアドレスを発生するリフレッシュカウンタの構成
を概略的に示す図である。
【図６６】 この発明の実施の形態１１におけるリフレ
ッシュアドレスの発生シーケンスの一例を示す図であ
る。
【図６７】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
【図６８】 従来の半導体記憶装置のアレイ部の構成を
概略的に示す図である。
【図６９】 従来の半導体記憶装置のメモリセルの断面
構造を概略的に示す図である。
【図７０】 従来の半導体記憶装置のメモリセルの記憶
電荷量の時間変化を示す図である。
【符号の説明】
ＭＣ メモリセル、ＭＴＵ ツインセル単位、Ｓ／Ａ
センスアンプ回路、ＳＷＤＥ０−ＳＷＤＥ２，ＳＷＤＯ
０−ＳＷＤＯ２ サブワード線ドライバ、ＢＬ，ＺＢＬ
ビット線、ＳＷＬＰ ツインセルモード時のワード線
対、１ 入力バッファ／ラッチ回路、２ プリデコード
回路、３ サブデコード信号発生回路、２ｃ，２ｄ Ｎ
ＡＮＤ回路、２ｇ−２ｊ ＡＮＤ回路、６ リフレッシ
ュカウンタ、１６ ロウアドレス入力回路／リフレッシ
ュカウンタ、２０ ロウプリデコーダ、２５ 内部電圧
発生回路／セルフリフレッシュタイマブロック、ＭＡ０
−ＭＡｎ メモリアレイ、ＭＳＡ メモリサブアレイ、
２５ａ ＶＰＰ発生回路、２５ｂ セルフリフレッシュ
タイマ、ＳＷＤＥ３，ＳＷＤＯ３ サブワード線ドライ
ブ、３１ 入力バッファ／ラッチ回路、３２ プリデコ
ード回路、３３ サブデコード信号発生回路、２ｋ−２
ｒ ＡＮＤ回路、ＳＷＤＲ０−ＳＷＤＲ３サブワード線
ドライブ回路、２５ｃ ＶＣＰ発生回路、４０−０−４
０−ｎ ＶＣＰ制御回路、ＮＺＭＷＬ ノーマルメイン
ワード線、ＳＺＭＷＬ スペアメインワード線、６０
ノーマルロウデコーダ、５１ スペアロウデコーダ、５
２不良アドレスプログラム回路、５３ スペア判定回
路、６０ ノーマルロウデコーダ、６１ スペアロウデ
コーダ、６２ 不良アドレスプログラム回路、６３スペ
ア判定回路、６４ スペアサブデコーダ、ＮＳＷＬ ノ
ーマルサブワード線、ＳＳＷＬ スペアサブワード線、
ＤＳＬＥ，ＤＳＬＥ０−ＤＳＬＥ１，ＤＳＬＯ，ＤＳＬ
Ｏ１，ＤＳＬＯ１ 導電線、Ｔ１−Ｔ３ ＭＯＳトラン
ジスタ、１０２，１０２ｌ，１０２ｒ イコライズ制御
回路、１１２ インバータラッチ、１１３ 遅延回路、
１１４ ＮＡＮＤ回路、１１５ インバータ回路、１１
６ トライステートインバータバッファ、１１７ プル
ダウントランジスタ、ＰＴ１−ＰＴ３ ＭＯＳトランジ
スタ、１１７ａ プルアップトランジスタ、ＬＰ１−Ｌ
Ｐ３，ＬＮ１−ＬＮ３ ＭＯＳトランジスタ（ロジック
トランジスタ）、ＳＩＯスペアＩＯ線対、ＩＯａ，ＩＯ
ｂ，ＩＯ ＩＯ線対、ＥＱＧａ，ＥＱＧｎ，ＥＱＧａ
ｕ，ＥＱＧａｌ イコライズ回路群、１２２ａ−１２２
ｎ クランプ用ＭＯＳトランジスタ、１２０ メインプ
リチャージ電圧線、ＢＥＱａ−ＢＥＱｎビット線プリチ
ャージ／イコライズ回路、１２４ａ−１２４ｎ サブプ
リチャージ電圧線、１２０ｍ メインプリチャージ電圧
線、１２０ｌ，１２０ｒ ローカルプリチャージ電圧
線、１２２ｌａ−１２２ｌｎ，１２２ｒａ−１２２ｒｎ
クランプトランジスタ、１３３，１３４ クランプト
ランジスタ、２５０，２５４不良アドレスプログラム回
路、２５２，２５５ スペア判定回路、２６０ ノーマ
ルプリデコード回路、２６２ ノーマルサブデコーダ、
２６４ ノーマルロウデコーダ、２６６ スペアロウデ
コーダ、２６８ スペア用プリデコード回路、２７０
スペアサブデコーダ、３００ 不良アドレスプログラム
回路、３０２スペア判定回路、３０４ スペア用プリデ
コード回路、３５０ メインワード線間不良検出部、３
５０ｂ，３５０ｃ メインワード線間不良検出部、３５
０ｅＡＮＤ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｇ１１Ｃ 11/34 ３７１Ａ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ 21/8242 (72)発明者 有本 和民 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA01 BA05 BA07 BA13 BA18 BA21 BA23 BA27 CA07 CA17 CA21 DA18 EA04 5F083 KA03 LA03 LA09 LA21 ZA10 5L106 AA01 CC02 CC11 CC17 CC21 CC32 DD12 GG05

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配列される複数のメモリセル、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続する複数のワード線、および各前記列に対応
    して配置され、各々に対応の列のメモリセルが接続する
    複数のビット線を備え、前記複数のビット線は対をなし
    て配設され、かつ各メモリセルは、対をなすビット線の
    一方と対応のワード線との交差部に対応して配置され、
    さらにアドレス信号に従ってアドレス指定された行およ
    び関連の行のワード線を同時に選択するための行選択手
    段を備え、前記アドレス指定された行および前記関連の
    行と対をなすビット線との交差部それぞれに対応してメ
    モリセルが配置されるように前記関連の行が選択され、
    前記行選択手段は前記アドレス指定された行および前記
    関連の行をそれぞれ個別に選択状態へ駆動するためのド
    ライブ回路を含み、さらに各ビット線対に対応して配置
    され、活性化時対応のビット線対の電位を差動増幅する
    ためのセンスアンプ回路を備える、半導体記憶装置。
  2. 【請求項２】 前記アドレス信号は複数ビットの信号で
    あり、 前記行選択手段は、前記アドレス信号の所定のビットを
    縮退して、アドレス指定された行および前記関連の行を
    同時に指定するための手段を含む、請求項１記載の半導
    体記憶装置。
  3. 【請求項３】 前記複数のメモリセルは、対応のビット
    線へ接続するためのビット線コンタクトが行方向に整列
    し、かつ行方向において１列おきにメモリセルが配置さ
    れかつビット線コンタクトが列方向に隣接するメモリセ
    ルで共有されかつビット線コンタクトが、整列行におい
    て１列おきに配置されるように配置され、 前記対をなすビット線は、行方向において隣接するビッ
    ト線であり、 前記アドレス指定されるワード線と関連のワード線は、
    列方向において隣接するワード線である、請求項１記載
    の半導体記憶装置。
  4. 【請求項４】 前記複数のメモリセルは、メモリセルを
    対応のビット線に接続するためのビット線コンタクトが
    行方向において整列して配置されかつ各ビット線コンタ
    クトの整列行においてビット線コンタクトが４列ごとに
    配置されかつビット線コンタクトは列方向において隣接
    するメモリセルにより共有されるように、配置され、 前記対をなすビット線は、１列間をおいたビット線であ
    り、 前記アドレス指定されるワード線および関連のワード線
    は、１行間をおいたワード線である、請求項１記載の半
    導体記憶装置。
  5. 【請求項５】 前記アドレス信号は複数ビットを有し、 前記行選択手段は、 動作モード指示信号が第１の動作モードを指定するとき
    には前記アドレス信号の所定のビットを縮退状態として
    前記アドレス指定された行および前記関連の行を同時に
    指定する状態に設定し、かつ前記動作モード指示信号が
    第２のモードを指定するとき前記アドレス信号に従って
    アドレス指定された行を選択しかつ関連の行を非選択状
    態とするためのモード切換回路を備える、請求項１記載
    の半導体記憶装置。
  6. 【請求項６】 各前記メモリセルは、情報を記憶するた
    めのストレージノードと一定電圧レベルのセルプレート
    電圧を受けるセルプレートノードとを有するキャパシタ
    を含み、 前記半導体記憶装置は、前記複数の行が非選択状態にあ
    るスタンバイ状態時前記セルプレート電圧の前記セルプ
    レートノードへの供給を停止するためのセルプレート電
    圧制御回路をさらに備える、請求項１記載の半導体記憶
    装置。
  7. 【請求項７】 前記動作モード指示信号は、前記メモリ
    セルの電荷保持特性を試験するためのリフレッシュ不良
    テストモードを指示するリフレッシュテストモード指示
    信号である、請求項５記載の半導体記憶装置。
  8. 【請求項８】 前記複数のメモリセルの不良行を救済す
    るための冗長行をさらに備え、 前記冗長行の数は、前記アドレス指定される行および関
    連の行の合計数の整数倍である、請求項１記載の半導体
    記憶装置。
  9. 【請求項９】 前記アドレス指定される行および関連の
    行の少なくとも一方が不良行のとき、少なくとも前記ア
    ドレス指定される行および関連の行を同時に冗長行で置
    換するための冗長回路をさらに備える、請求項８記載の
    半導体記憶装置。
  10. 【請求項１０】 前記ドライブ回路は、前記複数のワー
    ド線各々に対応して配置され、かつ前記複数のワード線
    の両側に交互に配置され、かつさらに、前記複数のワー
    ド線において互いに関連して同時に選択されるワード線
    は導電層により両側で電気的に接続される、請求項１記
    載の半導体記憶装置。
  11. 【請求項１１】 各々が行列状に配列される複数のメモ
    リセルを有する複数のメモリサブアレイ、 各前記メモリサブアレイにおいて各メモリセル行に対応
    して配置され、各々に対応する行のメモリセルが接続さ
    れる複数のサブワード線、 前記複数のメモリサブアレイに共通に行方向に延在して
    設けられ、かつ各々が、各前記メモリサブアレイの所定
    数のサブワード線に対応して配設される複数のメインワ
    ード線、および前記複数のサブワード線に対応して配置
    され、各々が対応のメインワード線上の信号とサブデコ
    ード信号とに従って対応のサブワード線を選択状態へ駆
    動するための複数のサブワード線ドライバを備え、前記
    サブデコード信号は、前記所定数のサブワード線におい
    て２本のサブワード線を同時に特定し、２つの前記サブ
    デコード信号により特定される２つのサブワード線は、
    両端において導電層により接続され、さらに各前記メモ
    リサブアレイにおいて各メモリセル列に対応して設けら
    れ、各々に対応の列のメモリセルが接続する複数のビッ
    ト線対を備え、各ビット線対において前記サブデコード
    信号が特定され２本のサブワード線との各交差部に対応
    して各ビット線にメモリセルが接続され、さらに前記複
    数のビット線対に対応して設けられ、かつさらに対応の
    ビット線対の電圧を差動増幅するための複数のセンスア
    ンプ回路を備える、半導体記憶装置。
  12. 【請求項１２】 前記サブデコード信号は、前記所定数
    のサブワード線において列方向において隣接するサブワ
    ード線の対を同時に特定する、請求項１１記載の半導体
    記憶装置。
  13. 【請求項１３】 行列状に配列される複数のメモリセル
    と、 前記メモリセルの各行に対応して配置され、各々に対応
    の行のメモリセルが接続する複数のワード線、 前記メモリセルの各列に対応して配置され、各々に対応
    の列のメモリセルが接続する複数の列線、および前記列
    線に対応して設けられ、スタンバイ状態時、対応の列線
    を所定電圧レベルに保持するための複数の列電圧保持回
    路を備え、前記複数の列電圧保持回路は、電流制限され
    た電圧を前記所定電圧として対応の列線に伝達する、半
    導体記憶装置。
  14. 【請求項１４】 前記電圧保持回路を前記スタンバイ状
    態時活性化するための電圧制御回路をさらに備え、前記
    電圧制御回路は、前記電圧保持回路を前記スタンバイ状
    態時高抵抗の導通状態に設定しかつメモリセル選択動作
    時前記電圧保持回路を高抵抗の非導通状態に設定する、
    請求項１３記載の半導体記憶装置。
  15. 【請求項１５】 各前記電圧保持回路は、導通時前記所
    定電圧を対応の列線に伝達するためのトランジスタを含
    み、 前記電圧制御回路は、前記スタンバイ状態時、前記電圧
    保持回路のトランジスタを低抵抗の導通状態に設定し、
    次いで前記高抵抗の導通状態に設定する、請求項１４記
    載の半導体記憶装置。
  16. 【請求項１６】 前記複数のメモリセルは複数の行ブロ
    ックに分割され、 前記電圧制御回路は前記複数の行ブロックの行ブロック
    を特定するブロック選択信号とメモリセル選択を指示す
    るロウアクティブ信号の遅延信号とに応答して制御信号
    を生成する回路と、前記制御信号と前記ブロック選択信
    号とに応答して対応の行ブロックの電圧保持回路に電圧
    保持指示信号を発生するドライブ回路と、前記ドライブ
    回路の出力ノードを定電圧にクランプするための電流駆
    動能力の小さなクランプ用の素子とを備え、前記定電圧
    レベルの電圧保持指示信号により、前記電圧保持回路が
    高抵抗導通状態となる、請求項１４記載の半導体記憶装
    置。
  17. 【請求項１７】 前記ドライブ回路は、第１の基準電圧
    と第２の基準電圧を動作電源電圧として受け、前記クラ
    ンプ用の素子は、前記ドライブ回路の出力ノードと前記
    第１および第２の基準電圧の間の前記定電圧を供給する
    ノードとの間に結合されかつゲートに第３の基準電圧を
    受けるトランジスタである、請求項１６記載の半導体記
    憶装置。
  18. 【請求項１８】 前記所定電圧は、前記メモリセルの記
    憶データのハイレベルデータに対応する電圧レベルであ
    り、 各前記電圧保持回路は、Ｐチャネル絶縁ゲート型電界効
    果トランジスタを構成要素として含む、請求項１３記載
    の半導体記憶装置。
  19. 【請求項１９】 前記複数の電圧保持回路の１以上の所
    定数の電圧保持回路の組ごとに各々が対応して設けら
    れ、各々が対応の電圧保持回路の組に前記所定電圧を伝
    達する複数のサブ電源回路をさらに備え、前記複数のサ
    ブ電源回路の各々は、電流制限機能を有するトランジス
    タ素子を含む、請求項１３記載の半導体記憶装置。
  20. 【請求項２０】 前記複数の列の不良列を救済するため
    の冗長列をさらに備え、前記冗長列は、前記電圧保持回
    路の組に対応する列の組に対応して設けられる、請求項
    １９記載の半導体記憶装置。
  21. 【請求項２１】 内部データを伝達するための複数の内
    部データ線をさらに備え、各前記内部データ線は、前記
    電圧保持回路の前記組に対応して設けられる、請求項１
    ９記載の半導体記憶装置。
  22. 【請求項２２】 前記サブ電源回路は、各前記電圧保持
    回路に対応して設けられ、前記トランジスタ素子が、対
    応の電圧保持回路に前記所定電圧を伝達する、請求項１
    ９記載の半導体記憶装置。
  23. 【請求項２３】 各前記トランジスタ素子は、抵抗接続
    されるＰチャネルの電界効果型トランジスタであり、前
    記所定電圧は、前記メモリセルの記憶データのハイレベ
    ルデータに対応する電圧レベルである、請求項２２記載
    の半導体記憶装置。
  24. 【請求項２４】 前記半導体記憶装置はロジック回路と
    同一半導体基板上に集積化され、前記トランジスタ素子
    は、前記ロジック回路の構成要素の電界効果トランジス
    タとゲート絶縁膜膜厚およびゲート絶縁膜材料が同じで
    ある電界効果トランジスタである、請求項２２記載の半
    導体記憶装置。
  25. 【請求項２５】 特定動作モード時前記複数のワード線
    から同時に２本のワード線をアドレス信号に従って選択
    するための行選択回路をさらに備え、 各前記列線は相補データを伝達するビット線の対を備
    え、 前記複数のメモリセルは、同時に選択される２本のワー
    ド線と各前記列線の各ビット線との交差部に対応して配
    置される、請求項１３記載の半導体記憶装置。
  26. 【請求項２６】 前記半導体記憶装置は、ロジック回路
    と同一半導体基板上に集積化されて形成され、前記電圧
    保持回路は、前記ロジック回路の構成要素の電界効果型
    トランジスタとゲート絶縁膜の膜厚および材料が同じ電
    界効果型トランジスタで構成される、請求項１３記載の
    半導体記憶装置。
  27. 【請求項２７】 行列状に配列される複数のノーマルメ
    モリセル、 各前記ノーマルメモリセル行に対応して配置され、各々
    に対応の行のノーマルメモリセルが接続する複数のノー
    マルサブワード線、 各々が所定数のノーマルサブワード線に対応して配置さ
    れる複数のノーマルメインワード線、 少なくとも前記所定数の行に配置される複数のスペアメ
    モリセル、 前記スペアメモリセル行に対応して配置され、各々に対
    応の行のスペアメモリセルが接続する複数のスペアサブ
    ワード線、 前記複数のスペアサブワード線の前記所定数のサブワー
    ド線に各々が対応して配置される少なくとも１本のスペ
    アメインワード線、 アドレス信号に従って不良のノーマルサブワード線が指
    定されたか否かを判定する第１のスペア判定回路、 前記アドレス信号に従って不良ノーマルメインワード線
    が指定されたか否かを判定する第２のスペア判定回路、
    および前記アドレス信号と前記第１の判定回路および第
    ２の判定回路の出力信号とに従って前記ノーマルメイン
    ワード線およびノーマルサブワード線を選択的に選択状
    態に駆動するためのノーマル行選択回路を備え、前記ノ
    ーマル行選択回路は、前記第１の判定回路の不良検出時
    には、前記ノーマルメインワード線および対応のノーマ
    ルサブワード線を非選択状態とし、第２の判定回路の不
    良検出時には、アドレス指定されたメインワード線を選
    択状態に駆動しかつ対応の所定数のノーマルサブワード
    線のうち予め定められたノーマルサブワード線を前記ア
    ドレス信号にかかわらず非選択状態に保持しつつアドレ
    ス指定されたノーマルサブワード線を選択状態に選択的
    に駆動し、さらに、 前記アドレス信号と前記第１および第２の判定回路の出
    力信号に従って、前記スペアメインワード線および対応
    のスペアサブワード線を選択状態に駆動するためのスペ
    ア行選択回路を備え、前記スペア行選択回路は、前記第
    １の判定回路が不良検出をしているときには、前記アド
    レス信号に従って対応のスペアメインワード線およびス
    ペアサブワード線を選択状態に駆動し、かつ前記第２の
    判定回路が不良を検出しているときには前記スペアメイ
    ンワード線を選択状態に駆動しかつ対応のスペアサブワ
    ード線のうち前記予め定められたノーマルサブワード線
    に対応するスペアサブワード線を除くスペアサブワード
    線を非選択状態に保持しつつ前記アドレス信号に対応す
    るスペアサブワード線を選択的に選択状態に駆動する、
    半導体記憶装置。
  28. 【請求項２８】 前記アドレス信号に従って不良ノーマ
    ルメインワード線が指定されたか否かを判定する第３の
    判定回路をさらに備え、前記第３の判定回路は、前記第
    ２の判定回路が検出する不良と異なる態様の不良を前記
    ノーマルメインワード線が有するかを判定し、 前記ノーマル行選択回路は、前記第３の判定回路の検出
    信号に応答して、前記ノーマルサブワード線の前記予め
    定められたノーマルサブワード線を除くノーマルサブワ
    ード線を非選択状態に保持しつつ前記アドレス信号に従
    ってノーマルメインワード線およびノーマルサブワード
    線を選択的に選択状態に駆動し、 前記スペア行選択回路は、前記第３の判定回路の検出信
    号に応答して、前記スペアサブワード線の前記予め定め
    られたスペアサブワード線を非選択状態に保持しつつ前
    記アドレス信号に従ってスペアサブワード線を選択的に
    選択状態に駆動する、請求項２７記載の半導体記憶装
    置。
  29. 【請求項２９】 前記予め定められたノーマルサブワー
    ド線は、物理的に隣接するノーマルサブワード線であ
    る、請求項２７記載の半導体記憶装置。
  30. 【請求項３０】 前記予め定められたノーマルサブワー
    ド線は、同一のノーマルメインワード線に対応して配置
    される、請求項２９記載の半導体記憶装置。
  31. 【請求項３１】 前記予め定められたノーマルサブワー
    ド線は、隣接ノーマルメインワード線に対応して配置さ
    れる、請求項２９記載の半導体記憶装置。
  32. 【請求項３２】 前記ノーマル行選択回路は、第１の動
    作モード時、前記アドレス信号に従って、不良非検出時
    には、各列に相補メモリセルデータが読出されるように
    ２本のノーマルサブワード線を同時に選択状態に駆動
    し、かつ第２の動作モード時には、前記アドレス信号に
    従って、不良非検出時には１本のノーマルサブワード線
    を選択状態に駆動する、請求項２７記載の半導体記憶装
    置。
  33. 【請求項３３】 行列状に配列される複数のメモリセ
    ル、 各前記メモリセル行に対応して配置され、各々に対応の
    メモリセルが接続する複数のワード線、 特定動作モード時には、前記複数のワード線のうち一本
    間をおいたワード線の対を同時に選択状態へ駆動するた
    めの行選択回路を備える、半導体記憶装置。
  34. 【請求項３４】 前記メモリセル列に対応して配置され
    る複数のビット線対をさらに備え、前記メモリセルは、
    前記特定動作モード時には、各ビット線対に相補データ
    が読み出され、かつ通常モード時において１本のワード
    線が選択される時には、各ビット線対において１ビット
    のメモリセルのデータが読み出されるように配置され
    る、請求項３３記載の半導体記憶装置。
  35. 【請求項３５】 前記メモリセルは、ハーフピッチセル
    配置に配置される、請求項３３記載の半導体記憶装置。
JP2001025235A 2000-03-24 2001-02-01 半導体記憶装置 Pending JP2002184181A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001025235A JP2002184181A (ja) 2000-03-24 2001-02-01 半導体記憶装置
US09/795,077 US6452859B1 (en) 2000-03-24 2001-03-01 Dynamic semiconductor memory device superior in refresh characteristics

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2000084555 2000-03-24
JP2000187660 2000-06-22
JP2000-187660 2000-10-02
JP2000301957 2000-10-02
JP2000-301957 2000-10-02
JP2000-84555 2000-10-02
JP2001025235A JP2002184181A (ja) 2000-03-24 2001-02-01 半導体記憶装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2010228427A Division JP2011040161A (ja) 2000-03-24 2010-10-08 半導体記憶装置
JP2010228426A Division JP2011054270A (ja) 2000-03-24 2010-10-08 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2002184181A true JP2002184181A (ja) 2002-06-28

Family

ID=27481141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001025235A Pending JP2002184181A (ja) 2000-03-24 2001-02-01 半導体記憶装置

Country Status (2)

Country Link
US (1) US6452859B1 (ja)
JP (1) JP2002184181A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004095467A1 (ja) * 2003-04-24 2004-11-04 Fujitsu Limited 半導体メモリ
CN100452239C (zh) * 2003-04-24 2009-01-14 富士通微电子株式会社 半导体存储器
JP2010186535A (ja) * 2009-02-10 2010-08-26 Taiwan Semiconductor Manufacturing Co Ltd メモリ回路、およびメモリ回路にアクセスする方法
JP2010192107A (ja) * 2003-04-29 2010-09-02 Hynix Semiconductor Inc 半導体メモリ装置

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5742544A (en) 1994-04-11 1998-04-21 Mosaid Technologies Incorporated Wide databus architecture
US6047352A (en) * 1996-10-29 2000-04-04 Micron Technology, Inc. Memory system, method and predecoding circuit operable in different modes for selectively accessing multiple blocks of memory cells for simultaneous writing or erasure
JP2001068650A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体集積回路装置
DE10004958A1 (de) * 2000-02-04 2001-08-09 Infineon Technologies Ag Verfahren zum Testen der Refresheinrichtung eines Informationsspeichers
US6714467B2 (en) * 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
US6449203B1 (en) 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
JP2002373491A (ja) * 2001-06-15 2002-12-26 Fujitsu Ltd 半導体記憶装置
US6549479B2 (en) 2001-06-29 2003-04-15 Micron Technology, Inc. Memory device and method having reduced-power self-refresh mode
JP5119563B2 (ja) * 2001-08-03 2013-01-16 日本電気株式会社 不良メモリセル救済回路を有する半導体記憶装置
US6751159B2 (en) 2001-10-26 2004-06-15 Micron Technology, Inc. Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
JP3966718B2 (ja) * 2001-11-28 2007-08-29 富士通株式会社 半導体記憶装置
JP2003197769A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
US6838331B2 (en) 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6751143B2 (en) 2002-04-11 2004-06-15 Micron Technology, Inc. Method and system for low power refresh of dynamic random access memories
US6693837B2 (en) 2002-04-23 2004-02-17 Micron Technology, Inc. System and method for quick self-refresh exit with transitional refresh
JP2004193483A (ja) * 2002-12-13 2004-07-08 Renesas Technology Corp 半導体記憶装置
US6961277B2 (en) * 2003-07-08 2005-11-01 Micron Technology, Inc. Method of refreshing a PCRAM memory device
US7345940B2 (en) * 2003-11-18 2008-03-18 Infineon Technologies Ag Method and circuit configuration for refreshing data in a semiconductor memory
KR100653686B1 (ko) * 2003-12-31 2006-12-04 삼성전자주식회사 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법
US7126837B1 (en) * 2004-03-26 2006-10-24 Netlogic Microsystems, Inc. Interlocking memory/logic cell layout and method of manufacture
JP4646106B2 (ja) * 2004-05-25 2011-03-09 株式会社日立製作所 半導体集積回路装置
US7254089B2 (en) * 2004-12-29 2007-08-07 Infineon Technologies Ag Memory with selectable single cell or twin cell configuration
US20070223296A1 (en) * 2006-03-24 2007-09-27 Christopher Miller Bitline isolation control to reduce leakage current in memory device
US7492648B2 (en) * 2006-03-24 2009-02-17 Infineon Technologies Ag Reducing leakage current in memory device using bitline isolation
US7403439B2 (en) * 2006-05-01 2008-07-22 Qimonda North America Corp. Bitline leakage limiting with improved voltage regulation
US7855924B2 (en) * 2006-05-19 2010-12-21 Arm Limited Data processing memory circuit having pull-down circuit with on/off configuration
JP2008065971A (ja) * 2006-08-10 2008-03-21 Fujitsu Ltd 半導体メモリおよびメモリシステム
JP2008310425A (ja) * 2007-06-12 2008-12-25 Seiko Epson Corp 集積回路装置、電子機器
US7916536B2 (en) * 2007-07-26 2011-03-29 Micron Technology, Inc. Programming based on controller performance requirements
TW200943295A (en) * 2008-04-14 2009-10-16 Nanya Technology Corp Operation method for memory
KR100954112B1 (ko) * 2008-07-09 2010-04-23 주식회사 하이닉스반도체 반도체 메모리 소자
US8407400B2 (en) * 2008-11-12 2013-03-26 Micron Technology, Inc. Dynamic SLC/MLC blocks allocations for non-volatile memory
TWI406290B (zh) * 2009-06-26 2013-08-21 Etron Technology Inc 一種字元線缺陷之偵測裝置與方法
US8854882B2 (en) 2010-01-27 2014-10-07 Intelligent Intellectual Property Holdings 2 Llc Configuring storage cells
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
US9245653B2 (en) 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
JP5529661B2 (ja) * 2010-07-23 2014-06-25 ラピスセミコンダクタ株式会社 半導体メモリ
US8681576B2 (en) * 2011-05-31 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-charge and equalization devices
WO2015047337A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Apparatus and method to optimize stt-mram size and write error rate
US9478273B2 (en) 2013-10-31 2016-10-25 Intel Corporation Low resistance bitline and sourceline apparatus for improving read and write operations of a nonvolatile memory
KR102647419B1 (ko) * 2016-09-28 2024-03-14 에스케이하이닉스 주식회사 반도체장치
WO2021168622A1 (zh) * 2020-02-24 2021-09-02 华为技术有限公司 存储器、芯片及存储器的修复信息的保存方法
KR20210142889A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 반도체 메모리 장치의 전압 공급 회로
CN116209253B (zh) * 2022-09-23 2024-02-20 北京超弦存储器研究院 存储单元、动态存储器、其读取方法及电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0498679A (ja) * 1990-08-16 1992-03-31 Nec Ic Microcomput Syst Ltd 半導体メモリ
JPH07130172A (ja) * 1993-11-09 1995-05-19 Sony Corp 半導体メモリ装置
JPH11163291A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 半導体集積回路装置
JP2000057763A (ja) * 1998-08-07 2000-02-25 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP2001084760A (ja) * 1999-09-09 2001-03-30 Toshiba Corp 半導体記憶装置
JP2002015565A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置
JP2002170386A (ja) * 2000-03-30 2002-06-14 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0478098A (ja) 1990-07-13 1992-03-12 Toshiba Corp 半導体記憶装置の動作方法
KR100186300B1 (ko) * 1996-04-04 1999-04-15 문정환 계층적 워드라인 구조를 갖는 반도체 메모리 소자
KR100228530B1 (ko) * 1996-12-23 1999-11-01 윤종용 반도체 메모리 장치의 웨이퍼 번인 테스트회로
US5875149A (en) * 1997-02-06 1999-02-23 Hyndai Electronics America Word line driver for semiconductor memories
US6111808A (en) * 1998-03-02 2000-08-29 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device
US6236618B1 (en) * 2000-04-03 2001-05-22 Virage Logic Corp. Centrally decoded divided wordline (DWL) memory architecture

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0498679A (ja) * 1990-08-16 1992-03-31 Nec Ic Microcomput Syst Ltd 半導体メモリ
JPH07130172A (ja) * 1993-11-09 1995-05-19 Sony Corp 半導体メモリ装置
JPH11163291A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 半導体集積回路装置
JP2000057763A (ja) * 1998-08-07 2000-02-25 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP2001084760A (ja) * 1999-09-09 2001-03-30 Toshiba Corp 半導体記憶装置
JP2002170386A (ja) * 2000-03-30 2002-06-14 Mitsubishi Electric Corp 半導体記憶装置
JP2002015565A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004095467A1 (ja) * 2003-04-24 2004-11-04 Fujitsu Limited 半導体メモリ
US7154799B2 (en) 2003-04-24 2006-12-26 Fujitsu Limited Semiconductor memory with single cell and twin cell refreshing
CN100452239C (zh) * 2003-04-24 2009-01-14 富士通微电子株式会社 半导体存储器
JP2010192107A (ja) * 2003-04-29 2010-09-02 Hynix Semiconductor Inc 半導体メモリ装置
JP2010186535A (ja) * 2009-02-10 2010-08-26 Taiwan Semiconductor Manufacturing Co Ltd メモリ回路、およびメモリ回路にアクセスする方法

Also Published As

Publication number Publication date
US6452859B1 (en) 2002-09-17

Similar Documents

Publication Publication Date Title
JP2002184181A (ja) 半導体記憶装置
JP4707244B2 (ja) 半導体記憶装置および半導体装置
KR100329328B1 (ko) 반도체기억장치
US7092305B2 (en) Semiconductor memory device
US6449199B2 (en) Semiconductor memory device with improved flexible redundancy scheme
US6424142B1 (en) Semiconductor device operable in a plurality of test operation modes
KR0165908B1 (ko) 반도체 기억장치
JP4614481B2 (ja) 半導体集積回路装置
JP2002216471A (ja) 半導体記憶装置
KR100621554B1 (ko) 반도체 메모리 장치
US7414903B2 (en) Nonvolatile memory device with test mechanism
KR100292701B1 (ko) 고속으로워드선을연속적으로선택하여테스트할수있는반도체기억장치
US20040085845A1 (en) Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit
US6373764B2 (en) Semiconductor memory device allowing static-charge tolerance test between bit lines
JP4868661B2 (ja) 半導体記憶装置
US6667919B1 (en) Semiconductor memory device and test method thereof using row compression test mode
JP2004152399A (ja) 半導体記憶装置
JP2011054270A (ja) 半導体記憶装置
JP2011090778A (ja) 半導体記憶装置
JP2004110863A (ja) 半導体記憶装置
JP4986345B2 (ja) 半導体集積回路
JP2002025267A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071115

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100519

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110125