JP2010186535A - メモリ回路、およびメモリ回路にアクセスする方法 - Google Patents

メモリ回路、およびメモリ回路にアクセスする方法 Download PDF

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Abstract

【課題】半導体回路に関するメモリ回路、システム、およびビット線イコライズ電圧の提供方法を提供する。
【解決手段】メモリ回路であって、データを表す電荷を蓄え、ワード線およびビット線対の第１のビット線に接続される少なくとも１つのメモリセルと、ビット線対の第１のビット線と第２のビット線との間に接続された少なくとも１つのビット線イコライズトランジスタと、ビット線イコライズトランジスタに接続され、メモリセルのアクセスサイクル前の待機期間中、第１のビット線および第２のビット線の電圧を実質的に均等化するためにパルスをビット線イコライズトランジスタに提供するように構成されるビット線イコライズ回路とを含む、メモリ回路。
【選択図】図１

Description

関連出願との相互参照
本願は、２００９年２月１０日に出願された米国仮番号６１／１５１，２３０に基づいており、その優先権を主張し、米国仮番号６１／１５１，２３０の開示はここで引用によって全文が本明細書に援用される。
本願は、また、２００９年２月１０日に出願された「メモリ回路、システム、およびその動作方法（MEMORY CIRCUITS, SYSTEMS, AND OPERATING METHODS THEREOF）」と題される米国出願番号第６１／１５１，３６４号（代理人整理番号Ｔ５０５７−Ｂ００９（ＴＳＭＣ２００８−０７６６））に関連し、米国出願番号６１／１５１，３６４は引用によって全文が本明細書に援用される。
技術分野
本発明は、一般に半導体回路の分野に関し、特に、メモリ回路、システム、およびビット線イコライズ電圧（bit line equalization voltages; BLEQs）の提供方法に関するものである。
背景
メモリ回路は各種のアプリケーションに用いられている。メモリ回路はＤＲＡＭ回路とＳＲＡＭ回路とを含むことができる。ＤＲＡＭ回路は、複数のメモリセルを含む。容量性保存（capacitive storage）メモリセルのアレイが設けられるダイナミックメモリセルでは、各メモリセルがアクセストランジスタを有する。このようなメモリセルに保存されるデータは、実際には、小型コンデンサに蓄えられる電荷である。データが出力される時、アクセストランジスタは、トランジスタのゲートまたは制御端子に接続されるワード線（WL）によって起動される。続いてアクセストランジスタは、コンデンサをビット線（BL）に接続し、センスアンプに接続されてコンデンサの電圧（電荷）を検知する。
概要
半導体回路に関するメモリ回路、システム、及びビット線イコライズ電圧の提供方法を提供する。
１つまたは１つ以上の実施例では、メモリ回路は、データを表す電荷を蓄えるための少なくとも１つのメモリセルを含む。メモリセルは、ワード線およびビット線対の第１のビット線に接続される。少なくとも１つのビット線イコライズトランジスタは、ビット線対の第１のビット線と第２のビット線との間に接続される。ビット線イコライズ回路は、ビット線イコライズトランジスタに接続される。ビット線イコライズ回路は、メモリセルのアクセスサイクル前の待機期間中、第１のビット線および第２のビット線の電圧を実質的に均等化するためにパルスをビット線イコライズトランジスタに提供するように構成される。
他の実施例では、データを表す電荷を蓄えるための少なくとも１つのメモリセルを有するメモリ回路にアクセスする方法が提供される。前記方法は、メモリセルのアクセスサイクル前の待機期間中、ビット線対の電圧を実質的に均等化するために、ビット線対間に接続された少なくとも１つのビット線イコライズトランジスタにパルスを提供するステップを含む。
これらのおよび他の実施例、ならびにそれらの特徴について、添付の図面を参照して以下でさらに詳細に説明する。
本発明は、添付の図面とともに読むと、以下の詳細な説明から最もよく理解される。業界での標準的慣行に従って、各種の特徴は、一定の比例に応じて描かれておらず、説明の目的でのみ用いられることが強調される。実際、各種の特徴の数および寸法は、説明を明確にするために、任意に増やされたり減らされたりしてもよい。
例示的なメモリ回路を示す概略図である。 メモリセルのデータへの連続アクセスを示す概略的なタイミング図である。 メモリセルのデータへの非連続アクセスを示す概略的なタイミング図である。 例示的なビット線イコライズ回路を示す概略図である。 メモリセルのデータへの連続アクセスを示す例示的なBLEQのタイミング図である。 メモリセルのデータへの非連続アクセスを示す例示的なBLEQのタイミング図である。 例示的なメモリ回路を含むシステムを示す概略図である。
詳細な説明
VPPに等しいビット線イコライズ電圧BLEQが提供され、ビット線対の間に接続されたビット線イコライズトランジスタをオンにする。技術が４０ｎｍまたはそれ以下に縮小した時、電源電圧VPP（例えば、内部電源電圧VDD＋０．７Ｖ）は、ビット線イコライズトランジスタのゲートと基板との間の漏れ電流を招く可能性があることが知られている。漏れ電流は、メモリ回路の電力を消耗する。漏れ電流を減少させるために、内部電源電圧VDDがビット線イコライズ電圧BLEQとして用いられ、ビット線イコライズトランジスタをオンにする。プロセス−電圧−温度（Process-Voltage-Temperature）（ＰＶＴ）変動の最悪の場合では、内部電源電圧VDDは、ビット線イコライズトランジスタを完全にオンにするのに低過ぎる可能性があることが知られている。ビット線イコライズトランジスタの不完全なオンによって、ビット線対の電圧が実質的に均等化されなくなる。ビット線対の電圧差によって、アクセスサイクル中、メモリセルに保存されたデータをセンスアンプが検知することができなくなる可能性がある。
上述に基づいてメモリ回路とその動作方法が説明される。
下記は、異なる特徴を実現するための多くの異なる実施例または例を提供していると理解される。以下に示す素子と配置の具体例は、本発明を簡易化するものである。これらは、例示のためのものでこれを限定するものではない。例えば、以下の説明の中の第１の特徴が第２の特徴の上に形成されるというのは、第１および第２の特徴が直接接触して形成された実施例を含んでもよく、その他の特徴が第１の特徴と第２の特徴との間に形成されることで第１および第２の特徴が直接接触しなくなる実施例も含んでもよい。また、本発明は各種の例において参照番号および／または文字を繰返し用いることができる。この繰返しは、簡易化と明確化を目的とするもので、この繰返し自体が、記載される各種実施例および／または構成間の関係を決定づけるものではない。
例示的な実施例は、メモリ回路、システム、およびビット線イコライズ電圧（BLEQs）を提供する方法に関している。１つまたは１つ以上の実施例では、メモリ回路は、待機期間中、パルスを提供して、メモリセルと接続されたビット線対を実質的に均等化することができるビット線イコライズ回路を含むことができる。例えば、パルスは、内部電源電圧VDDから電源電圧VPPに上昇することができる。待機期間中、ビット線イコライズ電圧BLEQとして内部電源電圧VDDを加えることで、ゲートから基板への漏れ電流が望ましく減少されることができる。待機期間中、内部電源電圧VDDから電源電圧VPPに上昇するパルスは、ビット線対の電圧を実質的に均等化することができる。ビット線対に接続されたセンスアンプは、メモリセルに保存されたデータを望ましく検出し、検知ミスを減少させることができる。
図１は、例示的なメモリ回路を示す概略図である。図１では、メモリ回路１００は、複数のワード線と複数のビット線とを含むメモリアレイ１０１を含むことができる。メモリ回路１００は、ダイナミックランダムアクセスメモリ（dynamic random access memory）（ＤＲＡＭ）回路、埋め込み型ＤＲＡＭ回路、スタティックランダムアクセスメモリ（static random access memory）（ＳＲＡＭ）回路、埋め込み型ＳＲＡＭ回路、または他のメモリ回路であることができる。メモリアレイ１０１は、少なくとも１つのメモリセル１０１ａを含むことができる。メモリセル１０１ａは、メモリアレイ１０１のビット線（BL）およびワード線（WL）に接続されることができる。ＤＲＡＭセルを用いる実施例では、メモリセル１０１ａは、メモリトランジスタ（Tc）とコンデンサ（Cc）とを含むことができる。コンデンサCcは、例えば、“０”または“１”のデータを表す電荷を蓄えることができる。
なお、１つのメモリセル１０１ａのみが表されているが、他のセル（図示せず）が複数のワード線およびビット線のそれぞれの交差点に配置されることができる。メモリ回路１００の一部は、ワード幅に配置されることができる８、１６、３２、６４、１２８またはそれ以上の列を有していてもよい。１つまたは１つ以上の実施例では、ワード線は、ビット線に実質的に直交して配置されることができる。他の実施例では、ワード線およびビット線の他の配置が提供されることができる。
図１を参照して、メモリ回路１００は、ビット線イコライズトランジスタ１２０ａ〜１２０ｃなどの少なくとも１つのビット線イコライズトランジスタを含むことができる。ビット線イコライズトランジスタ１２０ａ〜１２０ｃは、ビット線BLとビット線バーBLBとの間に接続されることができる。ビット線イコライズトランジスタ１２０ａ〜１２０ｃは、ビット線BLおよびビット線バーBLBのビット線イコライズを制御するように構成される。１つまたは１つ以上の実施例では、ビット線イコライズトランジスタ１２０ａ〜１２０ｃのゲートは、ビット線イコライズ回路１１０と接続されることができる。ビット線イコライズトランジスタ１２０ｂと１２０ｃとの間のノードは、ビット線基準電圧VBLrefと接続されることができる。１つまたは１つ以上の実施例では、ビット線基準電圧VBLrefは、例えば１／２の固定されたVBLref/VDD比、または調整可能なVBLref/VDD比を有することができる。調整可能なVBLref/VDD比の適用例は、２００９年２月１０日に出願された米国特許出願第６１／１５１，３６４号（代理人整理番号Ｔ５０５７−Ｂ００９（ＴＳＭＣ２００８−０７６６））に掲載されており、その内容全体を本明細書に引用によって援用する。なお、ビット線イコライズトランジスタ１２０ａ〜１２０ｃの数は、単に例である。各種の数のビット線イコライズトランジスタが用いられてもよい。
１つまたは１つ以上の実施例では、センスアンプ（図示せず）は、ビット線BLおよびビット線バーBLBに接続されることができる。ビット線BLおよびビット線バーBLBは、列選択制御線（図示せず）および列選択接続トランジスタ（図示せず）を用いることによって、それぞれグローバルビット線GBL（図示せず）およびグローバルビット線バーGBLB（図示せず）にそれぞれ更に接続されることができる。このように、メモリセルの多数の列は、サブアレイの状態で配置され、グローバルビット線に選択的に接続されてもよい。
以下は、メモリセルのアクセスサイクルに関する説明である。ダイナミックメモリは、セル内に蓄えられた電荷が時間とともに漏れる可能性があるため、定期的にリフレッシュされることができる。タイミング回路（図示せず）は、メモリセルに最後にアクセスした後に経過した時間を追跡することができ、必要な時に回路にセルを“リフレッシュさせる”。リフレッシュは、例えば、セルへの復元または“ライトバック（write back）”サイクルの後に続いて読み込みを実行することで行なわれることができる。
なお、メモリセル１０１ａのメモリセルのどの読み込みも電荷漏れを招く可能性がある。セルはサイクルの最後で復元または書き換えられることができる。“書き込み”は、単に、サイクルの“復元”部中にそれぞれの局部ビット線に与えられた書き込みデータを用いた読み込みサイクルであることができる。書き込みでは、読み込みデータは、書き込みデータと置き換えられて、または上書きされて、セルに書き込まれることができる。数千またはひいては数百万ものこれらのメモリセルが用いられて実際のダイナミックメモリデバイスを形成することができる。
図２では、メモリセル１０１ａ（図１に図示）のアクセスサイクルは、起動周期とプリチャージ周期とを含むことができる。メモリセル１０１ａが連続的にアクセスされない、１つまたは１つ以上の実施例では、待機期間は、ビット線BLおよびビット線バーBLBをプリチャージするように起動周期より前に加えられることができる。待機期間中、ビット線イコライズ回路１１０（図１に図示）は、ビット線イコライズ電圧BLEQをビット線イコライズトランジスタ１２０ａ〜１２０ｃ（図１に図示）に提供することができる。待機期間の開始時では、ビット線イコライズ電圧BLEQは、内部電源電圧VDDなどの電源電圧に実質的に等しいことができる。通常の動作では、内部電源電圧VDDがビット線イコライズトランジスタ１２０ａ〜１２０ｃに加えられて、ビット線イコライズトランジスタ１２０ａ〜１２０ｃをオンにし、ビット線BLおよびビット線バーBLBの電圧をビット線基準電圧VBLref、即ち１／２VDDに実質的に均等化することができる。約０.９Ｖの公称電圧を用いた１つまたは１つ以上の実施例では、ビット線イコライズトランジスタ１２０ａ〜１２０ｃは、約０．４７Ｖのしきい電圧Vthを有することができる。１つまたは１つ以上の実施例では、メモリセル１０１ａは、約−４０℃の低温のプロセス−電圧−温度（ＰＶＴ）変動のSSSコーナー（corner）に入る可能性がある。SSSコーナーは、ＮＭＯＳ、ＰＭＯＳ、およびメモリ回路１００のメモリトランジスタTcの速度が遅いことを示す。SSSコーナーでは、内部電源電圧VDDは、約０.７６５Ｖに低下する可能性があり、ビット線基準電圧VBLrefは、１／２VDDを追従し約０.３８３Ｖに変化する可能性がある。０.７６５Ｖの内部電源電圧VDDは、ビット線イコライズトランジスタ１２０ａ〜１２０ｃの少なくとも１つを完全にオンにすることができない可能性があり、ビット線BLとビット線バーBLBとの間の電圧差ΔVBL（図２に図示）を生じさせることが知られている。電圧差ΔVBLは、アクセスサイクル中、検知ミスを生じる可能性がある。しかし、内部電源電圧VDDは、ビット線イコライズトランジスタ１２０ａ〜１２０ｃの漏れ電流を望ましく減少させることができる。
図２を再度参照して、起動信号が検出された後、ビット線イコライズ回路１１０は、メモリセル１０１ａのアクセスサイクル前の待機期間中、パルスをビット線イコライズトランジスタ１２０ａ〜１２０ｃに提供することができる。パルスは、ビット線イコライズトランジスタ１２０ａ〜１２０ｃを望ましくオンにし、ビット線BLおよびビット線バーBLBの電圧をビット線基準電圧VBLref、例えば１／２VDDに実質的に均等化することができる。１つまたは１つ以上の実施例では、起動信号は、クロック信号がアクティブで、チップイネーブルバー（chip enable bar）が検出され、バンクアドレス（bank address）が検出された時、検出される。他の実施例では、アレイ起動信号（array activation signal）は、リードコマンド、ライトコマンド、バンクアドレスコマンド、任意の起動コマンド（activation command）、および／またはそれらの組み合わせを含むことができる。
パルスは、電圧ΔVpと期間Tpとを有することができる。１つまたは１つ以上の実施例では、電圧ΔVpは、電圧差ΔVBLに対応することができる。例えば、電圧差ΔVBLは、約０.０９Ｖであることができる。電圧ΔVpは、ビット線BLおよびビット線バーBLBの電圧を実質的に均等化することができる、０.０９Ｖに実質的に等しいか、またはそれ以上であることができる。０.９Ｖの公称電圧を用いた１つまたは１つ以上の実施例では、電圧ΔVpは、約０.０９Ｖと約０.７Ｖとの間であることができる。他の実施例では、電圧ΔVpは、内部電源電圧VDDから電源電圧VPPに上昇されることができる。期間Tpは、約２００ピコセカンドと約５００ピコセカンドとの間であることができる。１つまたは１つ以上の実施例では、期間Tpは、約３００ピコセカンドであることができる。実質的に均等化されたビット線BLおよびビット線バーBLBは、電圧差ΔVBLから生じる検知ミスを望ましく減少させることができる。なお、上述のパルスの電圧ΔVpおよび期間Tpは、単に例である。当業者は、ビット線BLおよびビット線バーBLBの電圧を実質的に均等化するように電圧ΔVpおよび期間Tpを変更することができる。
上述のように、ビット線イコライズ回路１１０（図１に図示）は、アレイ起動信号が検出される前の待機期間中、内部電源電圧VDDを提供することができる。内部電源電圧VDDをビット線イコライズトランジスタ１２０ａ〜１２０ｃに加えることは、ビット線イコライズトランジスタ１２０ａ〜１２０ｃのゲートと基板との間の漏れ電流を望ましく減少させることができる。アレイ起動信号が検出された場合、ビット線イコライズ回路１１０は、パルスを提供してビット線BLおよびビット線バーBLBの電圧を実質的に均等化することができる。ビット線BLおよびビット線バーBLBの電圧の実質的な均等化は、ビット線BLとビット線バーBLBとの電圧差ΔVBLから生じる検知ミスを望ましく防ぐことができる。
図２を参照して、起動周期は、待機期間の後に続いてもよい。起動周期では、ワード線WLは、高い正電圧、例えばVPPに遷移して、トランジスタTcにコンデンサCcをビット線BLに接続させることができる。ワード線WLは、メモリアレイ１０１に前に提供されたアドレスに基づいて、メモリアレイ１０１のどの行がアクティブにされるかを判断することができるアドレスデコーダ回路（図示せず）と接続されることができる。ワード線WLが正電圧レベルに遷移されることでアクティブになってまもなく、アクセストランジスタTcは、メモリセル１０１ａのコンデンサCcをビット線BLに接続することができる。メモリセル１０１ａのコンデンサCcをビット線BLに接続する部分は、“電荷共有”部と言われることができる。電荷共有部では、ビット線イコライズ回路１１０は、VSSまたは接地などの低電圧を提供し、ビット線イコライズトランジスタ１２０ａ〜１２０ｃをオフにすることができる。メモリセル１０１ａに保存されたデータが論理“１”の場合、コンデンサCcは、電荷共有動作中、電圧をビット線BLに加えることができる。これに応えて小さい電圧増加がビット線BLで見られる。保存されたデータが論理“０”の場合、コンデンサCcは、例えばビット線BLからメモリセル１０１ａのコンデンサCcを充電することで、ビット線BLから電圧を差し引くことができる。
“電荷共有”部の直後、起動周期の検知部が生じてもよい。検知部では、ビット線イコライズ回路１１０は、VSSまたは接地などの低電圧で維持され、ビット線イコライズトランジスタ１２０ａ〜１２０ｃをオフにすることができる。選択されたメモリセル１０１ａからの小さい差動入力電圧は、ビット線BLに接続されたセンスアンプSA（図示せず）によって検知されることができる。
検知部の後、復元部が続いてもよい。復元部では、ビット線イコライズ回路１１０は、VSSまたは接地などの低電圧を維持し、ビット線イコライズトランジスタ１２０ａ〜１２０ｃをオフにすることができる。サイクルの復元部では、ビット線BLの電圧は、電圧Vdd／２（ビット線BLの初期電圧）と検知された差動電圧との和から論理“１”の高電圧に上昇、またはほぼ内部電源電圧VDDに上昇することができる。ビット線バーBLBの電圧は、VSSまたは接地などの低電圧に引き下げられることができる。ビット線BLおよびビット線バーBLBは、それぞれ論理“１”と論理“０”にあり、即ち、完全なロジック電圧レベルにある。ワード線WLが高いままに保持されることができるため、ビット線BLの高電圧は、メモリセル１０１ａに接続されることができる。即ちメモリセル１０１ａのアクセストランジスタTcは、高電圧をコンデンサCcに接続し、メモリセル１０１ａに更にアクセスするように、蓄えられた電荷を復元することができる。
起動周期後、図２に示されるようにプリチャージ周期が生じてもよい。プリチャージ周期では、ビット線イコライズ回路１１０（図１に図示）は、VPPなどの電源電圧を提供し、ビット線イコライズトランジスタ１２０ａ〜１２０ｃをオンにしてビット線BLおよびビット線バーBLBの電圧を実質的に均等化することができる。ワード線WLの電圧は、接地より低くてもよいVBBなどの低電圧に遷移することができる。
図２を再度参照して、他のアレイ起動信号がプリチャージ周期中、またはプリチャージ周期後の既定周期Td中に検出されなかった場合、ビット線イコライズ回路１１０は、電源電圧VPPを内部電源電圧VDDなどの電圧状態に引き下げることができる。既定周期Tdは、時間遅延と言われることもできる。１つまたは１つ以上の実施例では、既定周期Tdは、約３ナノセカンドまたは他の適当な時間周期であることができる。プリチャージ周期または既定周期Td中にアレイ起動信号が検出されないため、ビット線イコライズ回路１１０は、電源電圧VPPを内部電源電圧VDDなどの電圧状態に引き下げ、ビット線イコライズトランジスタ１２０ａ〜１２０ｃの漏れ電流を望ましく減少させることができる。
他の実施例では、他のアレイ起動信号がプリチャージ周期中、またはプリチャージ周期後の既定周期Td中に検出された場合、ビット線イコライズ回路１１０は、電源電圧VPPを内部電源電圧VDDより低い接地などの電圧状態に引き下げることができる（図３に図示）。他のアレイ起動信号の検出は、メモリセル１０１ａに保存されたデータの連続的なアクセスを示している。他のアレイ起動信号がプリチャージ周期中、またはプリチャージ周期後の既定周期Td中に検出されるため、ビット線イコライズ回路１１０は、電源電圧VPPをVSSまたは接地などの低電圧に引き下げて、ビット線イコライズトランジスタ１２０ａ〜１２０ｃをオフにすることができる。ワード線WLの電圧は、電源電圧VPPに引き上げられ、メモリセル１０１ａに連続的にアクセスするようにトランジスタTcをオンにすることができる。
図４は、例示的なビット線イコライズ回路を示す概略図である。図４では、ビット線イコライズ回路１１０は、高から低のトランジスタ検出器などの第１の遷移検出器（transition detector）４０１と、低から高のトランジスタ検出器などの第２の遷移検出器４０３とを含むことができる。遷移検出器４０１および４０３は、ビット線イコライズ回路１１０の入力端の状態遷移を検出することができる。ビット線イコライズ回路１１０は、遷移検出器４０１および４０３の出力端に接続されたＯＲロジックゲートなどの第１のロジックゲート４１１を含むことができる。第１のロジックゲート４１１は、遷移検出器４０１および４０３の出力のためのＯＲロジック動作などのロジック動作を行うことができる。
ビット線イコライズ回路１１０は、低から高の遅延回路などの第１の遅延回路４０５と、高から低の遅延回路などの第２の遅延回路４０７とを含むことができる。遅延回路４０５および４０７は、ビット線イコライズ回路１１０の入力端で受けた状態遷移信号を遅延させることができる。遅延回路４０５は、約２００ピコセカンドと約５００ピコセカンドとの間の低から高の遷移遅延を提供することができる。遅延回路４０７は、約３ナノセカンドの高から低の遷移遅延を提供することができる。１つまたは１つ以上の実施例では、遅延回路４０５および４０７ならびに遷移検出器４０１および４０３は、分離した回路であることができる。他の実施例では、遅延回路４０５および４０７は、遷移検出器４０３および４０１内にそれぞれ統合されてもよい。
図４を参照して、ビット線イコライズ回路１１０は、遅延回路４０５の出力端に接続された第１のインバータ４２１を含むことができる。インバータ４２１は、遅延回路４０５の出力を反転させることができる。ＮＡＮＤロジックゲートなどの第２のロジックゲート４１３は、ロジックゲート４１１、インバータ４２１、および遅延回路４０７の出力端に接続されることができる。ロジックゲート４１３は、ロジックゲート４１１、インバータ４２１、および遅延回路４０７の出力に対して、例えばＮＡＮＤロジック動作のロジック動作を行なうことができる。ビット線イコライズ回路１１０は、インバータ４２１の出力端に接続された第２のインバータ４２３を含むことができる。インバータ４２３は、インバータ４２１の出力を反転させることができる。
ビット線イコライズ回路１１０は、ロジックゲート４１３、インバータ４２３、および遅延回路４０７の出力端に接続された少なくとも１つのレベルシフタ回路４１５を含むことができる。レベルシフタ回路４１５は、内部電源電圧VDDなどの電源電圧をVPPなどの他の電源電圧にシフトすることができる。１つまたは１つ以上の実施例では、レベルシフタ回路４１５は、レベルシフタ４１５ａ〜４１５ｃを含むことができ、各レベルシフタ４１５ａ〜４１５ｃは、ロジックゲート４１３、またはインバータ４２３、または遅延回路４０７の出力に接続される。なお、図４に示されたレベルシフタ４１５ａ〜４１５ｃの数は、単に例である。本発明は、他の形式も含むことができる。
ビット線イコライズ回路１１０は、ＰＭＯＳトランジスタなどの１つ目の第１型トランジスタ４４１を含むことができる。トランジスタ４４１のゲートは、レベルシフタ回路４１５の第１の出力端に接続される。１つまたは１つ以上の実施例では、トランジスタ４４１のゲートは、レベルシフタ４１５ａの出力端に接続され、トランジスタ４４１は、VPPなどの第１の電源電圧に接続されることができる。
１つ目の第２型トランジスタ４４３は、例えばＮＭＯＳトランジスタである。トランジスタ４４３のゲートは、レベルシフタ回路４１５の第２の出力端に接続される。１つまたは１つ以上の実施例では、トランジスタ４４３のゲートは、レベルシフタ４１５ｂの出力端に接続される。トランジスタ４４３は、VSSまたは接地などの第２の電源電圧に接続されることができる。
２つ目の第１型トランジスタ４４５は、例えばＰＭＯＳトランジスタであることができる。トランジスタ４４５のゲートは、レベルシフタ回路４１５の第３の出力端に接続される。１つまたは１つ以上の実施例では、トランジスタ４４５のゲートは、レベルシフタ４１５ｃの出力端に接続される。トランジスタ４４５は、内部電源電圧VDDなどの第３の電源電圧に接続されることができる。トランジスタ４４１、４４３、および４４５は、ビット線イコライズ回路１１０の出力端に接続され、ビット線イコライズ電圧BLEQを提供する。なお、上述の検出器、遅延回路、ロジックゲート、インバータ、レベルシフタ回路、およびトランジスタの数および／または種類は、単に例である。本発明は、他の形式も含むことができる。
下記は、ビット線イコライズ回路１１０の例示的な動作の説明である。図５は、メモリセルのデータへの非連続アクセスを示す例示的なBLEQのタイミング図である。図４と図５を参照して、最初は、アレイ起動信号が検出されない。レベルシフタ４１５ａは、高状態の信号ZBLEQ_VPPを出力し、トランジスタ４４１をオフにすることができる。レベルシフタ４１５ｂは、低状態の信号BLEQ_VSSを出力し、トランジスタ４４３をオフにすることができる。レベルシフタ４１５ｃは、低状態の信号ZBLEQ_VDDを出力し、トランジスタ４４５をオンにすることができる。オンにされたトランジスタ４４５は、内部電源電圧VDDなどの電源電圧をビット線イコライズ回路１１０の出力端に接続することができる。ビット線イコライズ回路１１０は、内部電源電圧VDDをビット線イコライズトランジスタ１２０ａ〜１２０ｃ（図１に図示）に提供することができる。
アレイ起動信号が検出された場合、ビット線イコライズ回路１１０の入力（BLT）は、低から高に遷移され得る。レベルシフタ４１５ａは、低状態の信号ZBLEQ_VPPを出力し、トランジスタ４４１をオンにすることができる。レベルシフタ４１５ｂは、低状態の信号BLEQ_VSSを出力し、トランジスタ４４３をオフにすることができる。レベルシフタ４１５ｃは、高状態の信号ZBLEQ_VDDを出力し、トランジスタ４４５をオフにすることができる。オンにされたトランジスタ４４１は、電源電圧VPPなどの電源電圧をビット線イコライズ回路１１０の出力端に接続することができる。ビット線イコライズ回路１１０は、電源電圧VPPをビット線イコライズトランジスタ１２０ａ〜１２０ｃ（図１に図示）に提供することができる。
上述のように、アレイ起動信号が検出された場合、ビット線イコライズ回路１１０は、例えば、内部電源電圧VDDから電源電圧VPPに上昇するパルスを提供することができる。パルスは、約２００ピコセカンドと約５００ピコセカンドとの間の期間を有することができる。上述のように、内部電源電圧VDDから上昇するパルスをビット線イコライズトランジスタ１２０ａ〜１２０ｃに提供することは、ビット線BLおよびビット線バーBLB（図１に図示）の電圧を実質的に均等化することができる。
パルスの後、図２とともに上述の起動周期が生じる可能性がある。レベルシフタ４１５ａは、高状態の信号ZBLEQ_VPPを出力し、トランジスタ４４１をオフにすることができる。レベルシフタ４１５ｂは、高状態の信号BLEQ_VSSを出力し、トランジスタ４４３をオンにすることができる。レベルシフタ４１５ｃは、高状態の信号ZBLEQ_VDDを出力し、トランジスタ４４５をオフにすることができる。オンにされたトランジスタ４４３は、VSSまたは接地などの電源電圧をビット線イコライズ回路１１０の出力端に接続することができる。
図２とともに上述の起動周期の後、プリチャージ周期が続くことができる。プリチャージ周期では、ビット線イコライズ回路１１０の入力（BLT）の状態は、高から低に遷移する。レベルシフタ４１５ａは、低状態の信号ZBLEQ_VPPを出力し、トランジスタ４４１をオンにすることができる。レベルシフタ４１５ｂは、低状態の信号BLEQ_VSSを出力し、トランジスタ４４３をオフにすることができる。レベルシフタ４１５ｃは、高状態の信号ZBLEQ_VDDを出力し、トランジスタ４４５をオフにすることができる。オンにされたトランジスタ４４１は、電源電圧VPPなどの電源電圧をビット線イコライズ回路１１０の出力端に接続することができる。
他のアレイ起動信号がプリチャージ周期またはプリチャージ周期の後の既定周期中に検出された場合、レベルシフタ４１５ａは、高状態の信号ZBLEQ_VPPを出力し、トランジスタ４４１をオフにすることができる。レベルシフタ４１５ｂは、高状態の信号BLEQ_VSSを出力し、トランジスタ４４３をオンにすることができる。レベルシフタ４１５ｃは、高状態の信号ZBLEQ_VDDを出力し、トランジスタ４４５をオフにすることができる。オンにされたトランジスタ４４３は、接地などの電源電圧をビット線イコライズ回路１１０の出力端に接続することができる。メモリセルに保存されたデータのアクセスは、連続することができる。
１つまたは１つ以上の実施例では、メモリセルに保存されたデータが非連続的にアクセスされた時、図６に示されるようにアレイ起動信号は、プリチャージ周期またはプリチャージ周期の後の既定周期内に検出されない。レベルシフタ４１５ａは、高状態の信号ZBLEQ_VPPを出力し、トランジスタ４４１をオフにすることができる。レベルシフタ４１５ｂは、低状態の信号BLEQ_VSSを出力し、トランジスタ４４３をオフにすることができる。レベルシフタ４１５ｃは、低状態の信号ZBLEQ_VDDを出力し、トランジスタ４４５をオンにすることができる。オンにされたトランジスタ４４５は、内部電源電圧VDDをビット線イコライズ回路１１０の出力端に接続することができる。内部電源電圧VDDをビット線イコライズ電圧BLEQとしてビット線イコライズトランジスタ１２０ａ〜１２０ｃ（図１に図示）に提供することは、ビット線イコライズトランジスタ１２０ａ〜１２０ｃのゲートから基板への漏れ電流を望ましく減少させることができる。
図７は、例示的なメモリ回路を含むシステムを示す概略図である。図７では、システム７００は、メモリ回路１００と接続されたプロセッサ７１０を含むことができる。プロセッサ７１０は、メモリ回路１００のメモリセル１０１ａ（図１に図示）に保存されたデータにアクセスすることができる。１つまたは１つ以上の実施例では、プロセッサ７１０は、プロセッシングユニット、中央演算処理装置、デジタルシグナルプロセッサ、またはメモリ回路のデータにアクセスするのに適当な他のプロセッサであることができる。
１つまたは１つ以上の実施例では、プロセッサ７１０およびメモリ回路１００は、プリント配線基板またはプリント回路基板（printed circuit board）（ＰＣＢ）に物理的および電気的に接続されることができるシステム内に形成され、電子アセンブリを形成することができる。電子アセンブリは、コンピュータ、無線通信装置、コンピュータ関連周辺機器、娯楽機器などの電子システムの一部であることができる。
１つまたは１つ以上の実施例では、メモリ回路１００を含むシステム７００は、システム全体を１つのICで提供することができ、いわゆるシステムオンチップ（system on a chip）（ＳＯＣ）またはシステムオン集積回路（system on integrated circuit）（ＳＯＩＣ）デバイスであることができる。これらのＳＯＣデバイスは、例えば携帯電話、ＰＤＡ、デジタルＶＣＲ、デジタルカムコーダ、デジタルカメラ、ＭＰ３プレーヤなどを単一の集積回路で実現するために必要な回路の全てを提供することができる。
上記は、当業者が本発明の局面をよりよく理解できるようにいくつかの実施例の特徴を概説している。当業者は、本明細書で紹介された実施例の目的と同じもしくは類似の目的を成し遂げるため、および／または、本明細書で紹介された実施例の利点と同じもしくは類似の利点を達成するための他のプロセスならびに構造を設計または変更する根拠として本発明を容易に用いることができることを理解すべきである。当業者は、また、このような等価な構築物が本発明の精神および範囲から逸脱することはなく、本発明の精神および範囲から逸脱することなく本明細書において各種の修正、置換および変更をなし得ることを認識すべきである。
１００ メモリ回路
１０１ メモリアレイ
１０１ａ メモリセル
１１０ ビット線イコライズ回路
１２０ａ〜１２０ｃ ビット線イコライズトランジスタ
４０１ 第１の遷移検出器
４０３ 第２の遷移検出器
４０５ 第１の遅延回路
４０７ 第２の遅延回路
４１１ 第１のロジックゲート
４１３ 第２のロジックゲート
４１５ レベルシフタ回路
４１５ａ〜４１５ｃ レベルシフタ
４２１ 第１のインバータ
４２３ 第２のインバータ
４４１ 第１型トランジスタ
４４３ 第２型トランジスタ
４４５ 第１型トランジスタ
７００ システム
７１０ プロセッサ

Claims (15)

  1. メモリ回路であって、
    データを表す電荷を蓄え、ワード線およびビット線対の第１のビット線に接続される少なくとも１つのメモリセルと、
    前記ビット線対の前記第１のビット線と第２のビット線との間に接続された少なくとも１つのビット線イコライズトランジスタと、
    前記ビット線イコライズトランジスタに接続され、前記メモリセルのアクセスサイクル前の待機期間中、前記第１のビット線および前記第２のビット線の電圧を実質的に均等化するためにパルスを前記ビット線イコライズトランジスタに提供するように構成されるビット線イコライズ回路とを備える、メモリ回路。
  2. 前記パルスの電圧差は、前記第１のビット線および前記第２のビット線の電圧間の電圧差に対応する、請求項１に記載のメモリ回路。
  3. 前記パルスの前記電圧差は、約０.１Ｖと約０.７Ｖとの間である、請求項２に記載のメモリ回路。
  4. 前記ビット線イコライズ回路は、前記パルスを第１の電源電圧VDDから第２の電源電圧VPPに上昇させるように構成される、請求項１に記載のメモリ回路。
  5. 前記ビット線イコライズ回路は、
    前記メモリセルの前記アクセスサイクルのプリチャージ周期中、前記第２の電源電圧VPPを提供し、かつ
    前記第２の電源電圧VPPをある電圧状態に引き下げるようにさらに構成され、
    アレイ起動信号が前記プリチャージ周期中、または前記プリチャージ周期後の既定周期中に検出された場合、前記電圧状態は、前記第１の電源電圧VDDより低く、
    前記アレイ起動信号が前記プリチャージ周期中、および前記プリチャージ周期後の前記既定周期中に検出されなかった場合、前記電圧状態は、前記第１の電源電圧VDDに実質的に等しい、請求項４に記載のメモリ回路。
  6. 前記既定周期は、約３ナノセカンドである、請求項５に記載のメモリ回路。
  7. 前記パルスは、約２００ピコセカンドから約５００ピコセカンドの期間を有する、請求項１に記載のメモリ回路。
  8. 前記ビット線イコライズ回路は、
    起動信号の第１の遷移を検出する第１の遷移検出器と、
    前記起動信号の第２の遷移を検出する第２の遷移検出器と、
    前記第１および第２の遷移検出器の出力端に接続された第１のロジックゲートと、
    前記起動信号の前記第１の遷移に応答する第１の遅延回路と、
    前記起動信号の前記第２の遷移に応答する第２の遅延回路と、
    前記第１の遅延回路の出力端に接続された第１のインバータと、
    前記第１のロジックゲート、前記第１のインバータ、および前記第２の遅延回路の出力端に接続された第２のロジックゲートと、
    前記第１のインバータの前記出力端に接続された第２のインバータと、
    前記第２のロジックゲート、前記第２のインバータ、および前記第２の遅延回路の出力端に接続された少なくとも１つのレベルシフタ回路と、
    ゲートが前記レベルシフタ回路の第１の出力端に接続され、第１の電源電圧を受けるように接続された第１型の第１のトランジスタと、
    ゲートが前記レベルシフタ回路の第２の出力端に接続され、前記第１のトランジスタに接続された第２型の第２のトランジスタと、
    ゲートが前記レベルシフタ回路の第３の出力端に接続され、第２の電源電圧を受けるように接続された第１型の第３のトランジスタとを備える、請求項１に記載のメモリ回路。
  9. メモリ回路であって、
    データを表す電荷を蓄え、ワード線およびビット線対の第１のビット線に接続された少なくとも１つのメモリセルと、
    前記ビット線対の前記第１のビット線と第２のビット線との間に接続された少なくとも１つのビット線イコライズトランジスタと、
    前記少なくとも１つのビット線イコライズトランジスタに接続されたビット線イコライズ回路とを備え、前記ビット線イコライズ回路は、
    第１の遷移検出器と、
    前記第１の遷移検出器に接続された第２の遷移検出器と、
    前記第１および第２の遷移検出器の出力端に接続された第１のロジックゲートと、
    前記第１および第２の遷移検出器に接続された第１の遅延回路と、
    前記第１および第２の遷移検出器に接続された第２の遅延回路と、
    前記第１の遅延回路の出力端に接続された第１のインバータと、
    前記第１のロジックゲート、前記第１のインバータ、および前記第２の遅延回路の出力端に接続された第２のロジックゲートと、
    前記第１のインバータの前記出力端に接続された第２のインバータと、
    前記第２のロジックゲート、前記第２のインバータ、および前記第２の遅延回路の出力端に接続された少なくとも１つのレベルシフタ回路と、
    ゲートが前記レベルシフタ回路の第１の出力端に接続され、第１の電源電圧を受けるように接続された第１型の第１のトランジスタと、
    ゲートが前記レベルシフタ回路の第２の出力端に接続され、前記第１のトランジスタに接続された第２型の第２のトランジスタと、
    ゲートが前記レベルシフタ回路の第３の出力端に接続され、第２の電源電圧を受けるように接続された第１型の第３のトランジスタとを備える、メモリ回路。
  10. データを表す電荷を蓄えるための少なくとも１つのメモリセルを有するメモリ回路にアクセスする方法であって、前記方法は、
    前記メモリセルのアクセスサイクル前の待機期間中、ビット線対の電圧を実質的に均等化するために、前記ビット線対間に接続された少なくとも１つのビット線イコライズトランジスタにパルスを提供するステップを備える、方法。
  11. 前記パルスを提供するステップは、前記パルスを第１の電源電圧から第２の電源電圧に上昇させるステップを備える、請求項１０に記載の方法。
  12. 前記第１および第２の電源電圧の電圧差は、約０.１Ｖと約０.７Ｖとの間である、請求項１１に記載の方法。
  13. 前記第１の電源電圧は、内部電源電圧VDDであり、前記第２の電源電圧は、電源電圧VPPである、請求項１１に記載の方法。
  14. 前記メモリセルの前記アクセスサイクルのプリチャージ周期中、前記第２の電源電圧VPPを前記少なくとも１つのビット線イコライズトランジスタに提供するステップと、
    前記少なくとも１つのビット線イコライズトランジスタに提供された前記第２の電源電圧VPPをある電圧状態に引き下げるステップとをさらに備え、
    アレイ起動信号が前記プリチャージ周期中、または前記プリチャージ周期後の既定周期中に検出された場合、前記電圧状態は、前記第１の電源電圧VDDより低く、
    前記アレイ起動信号が前記プリチャージ周期中、および前記プリチャージ周期後の前記既定周期中に検出されなかった場合、前記電圧状態は、前記第１の電源電圧VDDに実質的に等しい、請求項１３に記載の方法。
  15. 前記パルスは、約２００ピコセカンドから約５００ピコセカンドの期間を有する、請求項１０に記載の方法。
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